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40 nmプロセス・ノードによる最先端のカスタム・ロジック・デバイス
White Paper 40 nm プロセス・ノードによる 最先端のカスタム・ロジック・デバイスの実現 はじめに 2008 年第 2 四半期におけるアルテラの Stratix® IV および HardCopy® IV デバイス・ファミリの発表は、世界初の 40 nm FPGA および業界唯一の 40 nm ASIC へのリスクのない移行を実現する手段として注目を集めています。アルテ ラにとって、これは妥協のない製品リーダーシップを示すカスタム・ロジック・デバイスを供給するために、ファウ ンドリ・パートナである TSMC との 3 年間以上に及ぶ徹底した計画、開発、連携の結果実現したものです。表 1 に、 アルテラの世界初の 40 nm FPGA 開発の履歴を示します。 表 1. アルテラ 40 nm デバイス開発の年表 時期 マイルストーン Q1 2005 アルテラが 40 nm FPGA および HardCopy ASIC ファミリの開発を開始、40 nm プロセスに関して TSMC との連携を 開始 Q4 2005 アルテラ、40 nm デバイスの最初の 9 個のテスト・チップをテープアウト。 Q2 2006 テスト・チップ構造の評価 Q4 2007 TSMC、製造品質の 45 nm プロセスおよびアルテラとの提携強化を発表 Q1 2008 TSMC、40 nm プロセスを発表 Q2 2008 アルテラ、世界初の 40 nm FPGA、Stratix IV デバイス・ファミリおよび初の 40 nm HardCopy IV ASIC を発表 40 nm プロセス・ノードは特に重要な意味を持ちます。最高の性能、最高の集積度、最小の消費電力、最もコスト効 果の高い FPGA および HardCopy ASIC の提供において、アルテラのリーダーとしての地位を確立するための強力な 基礎となるためです。 40 nm プロセス・テクノロジーの重要性 40 nm プロセスは、65 nm ノードや最近の 45 nm ノードを含む従来のノードに比べて、明確な利点を備えています。 最も魅力的な利点の 1 つに高い統合性があり、これによって半導体メーカーは小さな物理的面積により高度な機能を 搭載することができます。このような集積度の向上による成果は、主要半導体メーカーがプロセス・テクノロジー研 究の結果を公表する国際電子デバイス会議（IEDM）で報告されています。ベンチマーク測定は SRAM セル・サイズ であり、表 2 にこれまでの IEDM 会議で報告された最新のプロセス・ノードの SRAM セル・サイズを示します（45 nm プロセスのセル・サイズを小さい順に記載）。この表に示すように、プロセス強化によって半導体メーカーは、より小 さな面積できわめて高度な機能を提供することができます。 表 2. 65 nm および 45 nm プロセス・ノードに対して報告された最小 SRAM セル・サイズ (1) メーカー / 協定 (2) TSMC 45 nm SRAM 32 nm SRAM 65 nm SRAM セル・サイズ（µm2） セル・サイズ（µm2） セル・サイズ（µm2） nr (3) 0.242 0.15 ST Micro, Freescale, NXP nr 0.25 nr Fujitsu nr 0.255 nr Intel 0.57 0.346 nr IBM 0.54 0.37 nr Texas Instruments 0.49 nr nr IBM, Chartered, Infineon, Samsung 0.54 nr nr IBM, Toshiba, Sony, AMD 0.65 nr nr 注: (1) 出典 : Real World Technologies, 「Process Technology Advancements at IEDM 2007（IEDM 2007 のプロセス・テクノロジー の進化）」 (2) 65 nm または 45 nm SRAM セル・サイズを報告している企業 / 組織のみ掲載。 (3) nr = 報告なし WP-01058-1.0/JP 2008 年 5 月 ver 1.0 1 40 nm プロセス・ノードを利用した世界最先端のカスタム・ロジック・デバイスの実現 Altera Corporation 40 nm プロセスは、性能面においても明らかに有利です。40 nm の最小トランジスタ・ゲート長は、65 nm のゲート 長と比べて約 38.5%、45 nm プロセスのゲート長と比べて 11% 短くなっています。これによって抵抗が小さくなるた め、40 nm ではドライブ強度が大きくなり、トランジスタの性能が向上します。 アルテラは歪みシリコン技法を駆使して、さらに性能を高めることに成功しています。例えば、アルテラのデバイス は、キャップ・レイヤによる NMOS トランジスタでの張力歪み、ソースとドレインに埋め込まれたシリコン・ゲル マニウムによる PMOS トランジスタの圧縮歪みのメリットを享受しています（図 1 を参照）。これらの歪みシリコン 技法では、電子および正孔の移動度が最大 30% 向上し、結果としてトランジスタの性能が最大 40% 向上します。 図 1. 40 nm の歪みシリコン技法によるトランジスタ性能の向上 NMOS PMOS 集積度と性能の向上は価値ある利点ですが、今日のシステム開発者が最も圧力を受けるデザイン上の検討事項は消費 電力です。この分野でも 40 nm ノードが有利です。プロセス・ジオメトリが小型化され、ダイナミック消費電力を大 きくする寄生キャパシタンスが低減されるためです。特に、TSMC の 40 nm プロセス・テクノロジーは、45 nm プロ セス・テクノロジーと比較して最大 15% もアクティブ消費電力を低減します。 ただし、プロセス・ジオメトリの縮小によって、待機時消費電力も対策をとらない場合は許容できないほど高くなり ます。このような消費電力の増加の問題に対処するために、アルテラは 40 nm デバイスでアクティブおよびスタンバ イ消費電力の両方を低減するために積極的な対策をとってきました。 重要なシステム・デザイン・ニーズに対応する先端プロセスとデバイス・アーキテクチャの 結合 40 nm ノードへの移行により、ムーアの法則による集積度と性能の向上を期待できます。これらのプロセスの利点を 利用し、それらをデバイス・アーキテクチャの革新技術に結び付けることにより、アルテラは業界で最大かつ最高の 性能を持つカスタム・ロジック・デバイスを提供し続けています。それゆえ、アルテラの Stratix IV FPGA と HardCopy IV ASIC は、それぞれ 650K を超えるロジック・エレメント（LE）数と 13M の ASIC ゲート数を実現して います。性能面では、アルテラの 40 nm デバイス・ファミリは 600 MHz を超えるロジック性能、最大 8.5 Gbps のト ランシーバ性能を達成する一方で、最大 1.6 Gpbs の業界をリードする LVDS I/O 性能、最大 1066 Mbps のシングル・ エンド I/O 性能を達成でき、すべてシグナル・インテグリティを損なうことなく維持します。 アルテラは、最高の集積度と性能に加えて、最小の消費電力の実現に向けても、積極的に取り組んでいます。今日、 低消費電力に対するニーズを駆り立てているのは、フォーム・ファクタの小型化、ポータビリティ、電力効率性への 流れです。製品システムのエンクロージャは、劇的に薄型化および小型化が進み、通風、ヒート・シンク・サイズ、 その他の熱管理ソリューションが制限されます。さらに、運用コストにおけるエネルギー要素も多くのアプリケーショ ンの最優先課題となっており、競争上、低消費電力が断然有利になり、多くの場合で必須となっています。このよう なデザイン目標の変化を受けて、消費電力がシステム・コンポーネントで最優先の選択基準となりつつあります。 FPGA ベンダが消費電力を管理する上で直面する課題は増え続けています。その理由として、FPGA ベンダのデバイ スは増え続けるボード機能に対応することが重要となり、多くのケースでシステムの心臓部を実装するまでに拡大し ていることが挙げられます。より高い性能に対する要求と、それに伴って増加する消費電力量のバランスを図ること が重要な作業です。 2 Altera Corporation 40 nm プロセス・ノードを利用した世界最先端のカスタム・ロジック・デバイスの実現 サブミクロン・ジオメトリでは、より高度なプロセスへの移行時にスタティック電力が大幅に増加する可能性がある ため、半導体の消費電力が重要な問題となります。物理的距離を縮めると、リーク電流が発生しやすくなります。ド レイン・ソース間のリークとゲートのリークはいずれも、それぞれチャネル長とゲート・オキサイド厚に反比例し、 図 2 に示すように、これらの長さと厚さが縮小すると大幅に増加する場合があります。 図 2. トランジスタにおけるリーク電流の発生源 Gate Leakage current Gate oxide Gate -oxide Source Drain source - to - drain leakage Drain-to-source leakage leakage Channel length サブスレッショルド・リークとも呼ぶソース・ドレイン間リークが主なリークです。ここでは、トランジスタのゲー トがオフの場合でも、ソースからトランジスタのドレインに電流が流れます。トランジスタが小型化するほど、この 電流を防止するのが困難になります。したがって、小型 40 nm トランジスタは大型プロセスのトランジスタと比べ て、他のすべてのパラメータは同じでもソース・ドレイン間のリークが大幅に増加する傾向があります。 トランジスタのスレッショルド電圧（Vt）は、ソース・ドレイン間のリーク量にも影響します。トランジスタの Vt は、ソースとドレイン間のチャネルに電流が流れる際の電圧です。小型で高速のトランジスタは、ゲート制御によっ てトランジスタをオン / オフできる速度を維持するのに必要な Vt は低くなりますが、トランジスタのチャネルを完 全にオフにできないためリークが増加します。ドーピングと並んで、Vt に影響するもう一つの問題がゲート・オキサ イド厚です。ゲート・オキサイドが薄いほど、トランジスタのオン / オフのスイッチングを高速化できますが、ゲー トからオキサイドを通じてサブストレートに流れるリーク電流が増加します。図 3 に示すように、プロセス・ジオメ トリが縮小してより短いゲート長が可能になると、これらのリーク電流の発生源が増加します。 3 40 nm プロセス・ノードを利用した世界最先端のカスタム・ロジック・デバイスの実現 Altera Corporation 図 3. プロセス・ジオメトリの小型化に伴うスタティック消費電力の大幅な増加 100 300 Subthreshold and gate-oxide leakage 1 200 10-2 150 Power Dissipation Physical Gate Length [nm] 250 100 Technology Node 10-4 50 10-6 0 1990 1995 2000 2005 2010 2015 2020 Data from International Technology Roadmap for Semiconductors ITRS Roadmap アルテラでは、表 3 で説明するように、主に 5 つの方法でリーク電流を低減しています。これらのすべてが性能に影 響し、トランジスタ速度は最速時よりも遅くなります。しかし、アルテラではトランジスタ・レベルで性能に代えて 消費電力を抑えるという賢明な選択を行って、デバイスの全体的な性能を維持しています。アルテラの IC 設計者は、 ターゲット・デバイスのアーキテクチャの回路パスを解析することによって、高性能トランジスタを最適に活用でき る箇所、および低性能トランジスタでリークを抑制可能な箇所を区別しています。このように、40 nm プロセスはア ルテラ IC 設計者に最も広い制御範囲と最高性能ターゲットおよび最も積極的な消費電力目標を同時に達成する許容 範囲を実現するプラットフォームを提供します。 表 3. リーク電流を低減するためにアルテラが採用した手法 手法 電力低減への影響 性能への影響 ドーピングによりトランジスタ Vt を増大 ソース・ドレイン間のリーク電流を低減 トランジスタのターンオン時の電圧を高め、 スイッチング速度を低減 トランジスタのチャネル長を延長 ソース・ドレイン間のリーク電流を低減 トランジスタのスイッチング速度を低減 厚いゲート・オキサイドを適用 ゲート・サブストレート間のリーク電流を トランジスタ Vt を上昇させ、スイッチング速 低減 度を低減 プログラマブル・パワー・テクノロ ソース・ドレイン間のリーク電流を低減 ジーによりトランジスタ Vt を増大 トランジスタのターンオン時の電圧を高くし、 スイッチング速度を低減 VCC を低減 スイッチング速度を低減 全体のリーク電流を低減 上記の 5 つの方法に加えて、アルテラでは独自のプログラマブル・パワー・テクノロジーを適用してスタティック電 力を低減しています。この特許取得済み機能は、Stratix IV デバイスのシリコンに組み込まれており、デザイン要件 に基づいて性能と消費電力のトレードオフを図るために、Quartus® II 開発ソフトウェアでトランジスタ Vt を変更で きます。図 4 に、プログラマブル・パワー・テクノロジーの非常に高いレベルの実装を示しています。ここで、 Quartus II ソフトウェアはタイミング・ドリブン・コンパイルに基づいて、ユーザーの FPGA デザインを解析し、ロ ジック・アレイ内で高速化すべきトランジスタと低電力化すべきトランジスタを選別します。バック・バイアス電圧 を使用してトランジスタ Vt を変更することによって、トランジスタの非タイミング・クリティカル・パスのリーク が減少（Vt が上昇）し、消費電力が低減されますが、必要な箇所では高性能が維持されます。 4 Altera Corporation 40 nm プロセス・ノードを利用した世界最先端のカスタム・ロジック・デバイスの実現 図 4. プログラマブル・パワー・テクノロジー (1) により、トランジスタのプログラマブル・バック・ バイアスを通じた消費電力 / 性能のトレードオフ High speed Gnd Power Gate Channel Low power Threshold voltage High Speed logic High-speed Logic Low Power logic Low-power Logic 注: (1) これはプログラマブル・パワー・テクノロジーの大幅に簡略化した“モデル”です。実際の実装はこれとは異なり、特許取得済 みです。 アルテラ・デバイスのダイナミック消費電力を抑えるために、アルテラは 40 nm デバイスのコア電圧を従来のデバイ ス・ファミリで使用されていた 1.1V から 0.9V に下げました。スイッチング時にトランジスタで消費される電力は、 V2C に比例するため（C はキャパシタンス）、供給電圧の低下によってダイナミック電力はほぼ二次関数的に減少しま す。 コア電圧を低くするとトランジスタの性能にも影響しますが、アルテラはここでも 40 nm ノードの高い性能を活かし て、デバイス・レベルで高性能を維持しています。前述のとおり、アルテラは 40 nm ノードでの特定のトランジスタ のドライブ強度を従来のノードよりも大幅に改善しており、IC 設計者はこのドライブ強度と低消費電力のトレードオ フを図ることができます。 さらにアルテラは、トランシーバ内のトランスミッタおよびレシーバ・チャネルの個々のパワー・ダウンを可能にし、 さらなる省電力化を達成しています。アルテラの Stratix IV FPGA は、ダイナミック On-Chip Termination（OCT） の実装により、アクティブ消費電力も低減します。ダイナミック OCT により、アルテラ・デバイスの終端抵抗を必 要に応じてオン / オフにできます。メモリのリード / ライト・サイクル中は不要になる終端抵抗をオフにすることに よって、終端抵抗両端の電圧降下をなくし、72 ビット・インタフェースで最大 1.2 ワットの消費電力を削減します。 全体として、アルテラの Stratix IV FPGA における省電力化により、65 nm Stratix III FPGA に実装されているよう なデザインと比較して、総消費電力（スタンバイ＋ダイナミック）を平均で 30% 削減できます。 テクノロジー・リーダーシップからスムーズな生産の立ち上げ 初の 40 nm FPGA の達成は重要な出来事ですが、アルテラの目標はさらに、従来のプロセス・ノードの製品で実証さ れていた高品質および信頼が置ける製品供給の維持にまで拡大されます。このような努力により、アルテラは強力な テスト・チップ・プラン、徹底したデバイス・チェックアウト手順、歩留まり改善のための独自の優位性など、堅牢 な開発手法によって成功を収める体制を十分に整えています。これらの活動はすべて、業界最強のファウンダリ・パー トナーシップにより補強およびサポートされています。 アルテラのファウンダリ・パートナーである TSMC は専業ファンドリの中で 50% を超える世界市場シェアを持ち、 年間の研究開発投資額は最も近い競合他社を 55% 上回っています。これらの投資により、TSMC はリソグラフィお よび DFM（Design-For-Manufacturability）において業界の牽引役の地位を確立し、先進プロセス世代の製品提供の 成功を確実にしています。最も重要なことは、40 nm ノードでは TSMC は液浸リソグラフィ（リソグラフィのレンズ を純度の高い液体と組み合わせて高解像度光を生成し、より小型で高集積度パッケージのデバイスを実現する技術） のパイオニアであることです。液浸リソグラフィは、45 nm 以下のノードの開発を進める半導体企業の大半で採用さ れているプロセスであり、一般に 32 nm ノードに必須機能になると認識されています。 5 40 nm プロセス・ノードを利用した世界最先端のカスタム・ロジック・デバイスの実現 Altera Corporation TSMC との提携により、アルテラは電力 / 性能、モデリング、テスト・チップ・プラン、メモリ、信頼性、ポリ・ ヒューズ、DFM、RF/ アナログ、ESD、パッケージングなど、プロセス開発のすべての局面に取り組む、多くの共同 プロセス開発チームを積極的に編成しています。各チームとも成果物およびリーダーを両社から合意の上で選出し、 明確な連帯と包括的な計画遂行を着実に行っています。 業界で最も堅牢なテスト・チップ手法 アルテラは、130 nm、90 nm、65 nm デバイスの開発において、テスト・チップが新しい半導体プロセスのアーキテ クチャとデバイス機能を早期評価および改善のための貴重なツールであることを実証しました。この戦略により、ア ルテラはこれらのデバイスを量産体制にスムーズに移行することができました。これはプログラマブル・ロジック業 界における先駆的な出来事であることが実証されました。アルテラは 9 個のテスト・チップによる強力なプランを策 定した 40 nm ノードにより、最新世代の製品のための強固な基礎を確立しています。 このようなテスト・チップの使用は、多くのマスク・セットが使用されるため相当の投資を意味します。アルテラは TSMC との緊密な連携により、プロセスを効率的に維持しコストを抑えます。例えば、TSMC は独自のものから完全 に特性が評価されチューニングされた製造手法まで、多数のテスト・ウェハを保有しています。緊密な業務提携によっ て、早期段階でファウンドリのウェハ構造を“ピギーバック”テストし、アルテラ製品の生産までの時間を短縮し、 お客様が可能な限り早期に最先端技術を利用できるようになります。アルテラは、同社のマスクを使用した追加テス トを実行する機会を TSMC に提供しています。両社ともこれらの結果からメリットを得ています。 テスト・チップのデータの収集と解析を通じて、アルテラはランダムおよび意図的な変動による影響に対する有益な 認識を得て、それらの影響を低減または除去するためのデザイン戦略を構築しています。アルテラのテスト・チップ への多額の投資は、最先端の半導体デザインに伴う数多くのリスクからお客様を保護します。アルテラのリスク管理 重視の姿勢は、新しいテクノロジーを高い信頼性で提供し、お客様に一貫した継続的な製品供給を行い、仕様通りに 動作しない製品を提供しないというアルテラの方針を反映したものです。 系統的なチェックアウト手順 アルテラはテスト・チップ段階以降も、開発から製造段階にかけて厳しいチェックを実施し、すべてのシリコン製品 が仕様通りに動作することを確認します。チェックアウトは以下の手順で進められます。 1. 2. 3. 4. 5. 6. 7. 8. アルテラの IC デザイン・チームは、統計的シミュレーションを含む多数のシミュレーションを通じて、デザイ ンが機能、性能、および消費電力の仕様に適合するようにします。 アルテラの CAD およびレイアウト・グループは、厳しいチェック・プログラムを通じて、デザインの実装がア ルテラおよび TSMC のすべてのマスク・ルールに適合し、デザインを正しく処理できるかどうかを確認できます。 クロスファンクショナル・チームは、重要なダイ面積に関する DFM（design-for-manufacturability）解析を実行 して、信頼性の高い製造を保証します。歩留まりを最大化するためのプロセス・テクノロジーの知識に基づいて、 マージナリティを除去しレイアウトを最適化するために、デザイン・レイアウトが詳細に見直されます。 TSMC はマスクが適切に製造されることを保証しています。製品はマスク寸法のマージナリティまたは欠陥によ る歩留りや機能上の問題を起こすことなく、大量に製造できます。 アルテラは TSMC と連携して、シリコンが適切に製造され、該当するすべてのインライン物理仕様（レイアウト の厚さ、ライン幅など）、およびエンドオブライン電気的仕様（トランジスタ特性、メタル・ライン抵抗など）に 適合することを保証します。 アルテラの製品エンジニアは、ウェハ・レベルとパッケージ・ユニット・レベルの両方で完全な特製評価を実行 し、最終製品が規定されるすべての機能、性能、消費電力の仕様に適合することを保証します。また動作しない ユニットの特性評価も行い、他のアルテラ・チームと共同で歩留りロスの原因を特定し、その情報が歩留り改善 対策のために TSMC にフィードバックされます。 アルテラのアプリケーション・チームは、ユーザーの観点でデバイスをテストし、すべてのデバイス機能のエキ ササイズ、Quartus II ソフトウェアによるコンフィギュレーション・ファイルの開発およびデバイスのプログラ ム、I/O 電圧レベルのテスト、すべてのアーキテクチャ・エレメントの機能の検証を行います。 アルテラの信頼性グループは、テスト・チップと最終製品の両方に対して厳しい環境テストを実施し、お客様に 発送する前に最終製品の短期的および長期的な品質を保証します。 アルテラから新しいデバイス・ファミリが提供されるたびに、この同一プロセスが使用され改善されます。すべての 製品に対してこうした厳格なテストおよびチェックアウト手順を適用することによって、アルテラは製品の確実な供 給に加え、最高レベルの品質と信頼をお約束します。 6 Altera Corporation 40 nm プロセス・ノードを利用した世界最先端のカスタム・ロジック・デバイスの実現 独自の冗長性テクノロジーによるデバイス歩留りの改善 アルテラは、特許取得済みの冗長性テクノロジーを活用する唯一のプログラマブル・ロジック・ベンダです。冗長性 は、デバイスの歩留りやデバイスの可用性を改善するための非常に効果的な方法です。アルテラは、回路の剰余カラ ムすなわち“冗長”カラムを FPGA に埋め込むことによって、このテクノロジーを応用します。カラムに製造上の欠 陥が見つかった場合は、そのカラムを無効にし、電気ヒューズを使用して冗長カラムを有効にすることができます。 このテクノロジーはダイを節約し、それによってシリコン・ウェハのトータルの歩留りを向上させます。 冗長性は、特にプロセスの早期段階やデバイス寿命の早期において、欠陥の影響を受ける可能性が高い大型ダイでは 非常に効果的です。プロセスへの冗長性の追加によって、大型ダイ・デバイスの歩留りが最大 8 倍改善されます。こ のように、冗長性によってプロセスのライフ・サイクルの早期において製品の歩留りが改善され、より迅速にコスト・ ダウンが実現し、全体的な可用性が高まります。製造プロセスが成熟し、欠陥密度が改善されても、冗長性は継続し て重要な役割を果たすため、アルテラは長期的に大幅な歩留りの改善を達成できます（図 5 を参照）。全体として、ア ルテラ製品に対する生産品質ステータスの達成能力、および特に高集積度製品において他のプログラマブル・ロジッ ク・ベンダよりも短期間で信頼性の高い量産を実現する能力において、冗長性は重要な役割を果たしています。 Ratio of good die for redundancy vs. nonredundancy devices 図 5. 製品寿命サイクル全体を通して冗長性による高い歩留りの達成 7X 7X to to 8X 8X 7X to 8X Higher Yield Higher Yield higher yield Early in Early in early in process Process Process 8.0 0.5 DD 7.0 0.1 DD 6.0 5.0 2X 2X Higher higher Higher Yield yield inthe the Yield in in the Long longRun run Long Run 4.0 3.0 2.0 1.0 100 150 200 250 300 350 400 450 500 550 Die size (mm ) 2 このような手法でサポートされ、またアルテラではすべての 90 nm デバイスは納期どおり納品されており、世界初の 低コスト 65 nm FPGA である Cyclone III ファミリはテープアウト後わずか 3 か月で納品された実績が示すように、 アルテラは 40 nm 製品を安定して納品できる態勢を整えています。アルテラの 65 nm 製品は、立ち上げから 1 年未 満で TSMC の 2ヶ所の 300 mm GigaFab で製造に入った Cyclone III FPGA に代表されるとおり、スムーズな生産へ の移行を示しています。 7 40 nm プロセス・ノードを利用した世界最先端のカスタム・ロジック・デバイスの実現 Altera Corporation まとめ 40 nm プロセスでは、対応すべき新規デザイン上の課題があり、エラーのペナルティも高いものになっています。マ スク・コストは世代ごとに約 50% ずつ増加し、40 nm ノードでは 300 万ドルにも上っています。同様に重要なこと は、デザイン作業のコストが高騰していることです。これはゲート数とチップの複雑さが原因であり、マスク・コス トよりも急速に増加しています。このような障壁のため、40 nm デザインを扱える企業はますます少なくなってきて います。 しかし、アルテラのビジネス・モデルは、最先端半導体プロセスを使用した製品開発への重点的な投資と標準製品の 供給を実現します。多年にわたる計画、開発、および世界をリードする独立系ファンダリとの緊密な協業体制によっ て、アルテラの Stratix IV FPGA ファミリと HardCopy IV ASIC ファミリは、他では実現不可能な 40 nm テクノロ ジーへの早期かつ幅広い利用を可能にします。アルテラは、お客様に今日のシステム設計者が求められる最も切迫し たニーズに対応する能力、性能、集積度、消費電力を備えた最先端カスタム・ロジック製品を提供します。 詳細情報について ■ ■ ■ アルテラの 40 nm： ジッタ、シグナル・インテグリティ、消費電力、およびプロセスが最適化されたトランシー バ: www.altera.co.jp/literature/wp/wp-01057-stratix-iv-jitter-signal-integrity-optimized-transceivers_j.pdf 40 nm プロセスにおける消費電力管理および利点 : www.altera.co.jp/literature/wp/wp-01059-stratix-iv-40nm-power-management_j.pdf Quartus II インクリメンタル・コンパイルによる生産性向上 : www.altera.co.jp/literature/wp/wp-01062-quartus-ii-increasing-productivity-incremental-compilation_j.pdf 謝辞 ■ Martin S. Won, Senior Member of Technical Staff, Customer Success Programs, Altera Corporation この資料は英語版を翻訳したもので、内容に相違が生じる場合には原文を優先します。こちらの日本語版は参考用としてご利用 ください。設計の際には、最新の英語版で内容をご確認ください。 101 Innovation Drive San Jose, CA 95134 www.altera.com 8 Copyright © 2008 Altera Corporation. All rights reserved. Altera, The Programmable Solutions Company, the stylized Altera logo, specific device designations, and all other words and logos that are identified as trademarks and/or service marks are, unless noted otherwise, the trademarks and service marks of Altera Corporation in the U.S. and other countries. All other product or service names are the property of their respective holders. Altera products are protected under numerous U.S. and foreign patents and pending applications, maskwork rights, and copyrights. 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