Spartan-3A/3AN スタータ キット ボード ユーザー ガイド (UG330)

Spartan-3A/3AN
ス タ ー タ キ ッ ト ボー ド
ユーザー ガ イ ド
UG334 (v1.0) 2007 年 5 月 28 日
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Xilinx (以下 「ザ イ リ ン ク ス」 と いい ます) では、 ザ イ リ ン ク ス FPGA におけ る デザ イ ンの開発目的のみに こ の文書を開示 し ま
す。 こ の文書に明記 さ れてい る 場合を除 き 、 電子、 機械、 複写、 録音を含め、 いかな る 形態ま たは手段において も 、 ザ イ リ ン
ク ス の書面に よ る 事前の許可な く 資料を コ ピー、複製、配布、再発行、 ダ ウ ン ロ ー ド 、表示、掲載、転送す る こ と はで き ません。
ザ イ リ ン ク ス では、 こ の文書の適用お よ び使用に よ り 生 じ る 損害の責任を一切負い ません。 ま た、 こ こ に明記 さ れてい る 場合
を除 き 、 こ の法定通知のいずれの部分 も 、 黙示、 禁反言、 その他の法律論理に よ る 特許、 商標、 著作権、 その他の知的資産権
の ラ イ セ ン スや権利の付与 と は見な さ れません。 こ の文書の内容の使用お よ び実施に必要ないかな る 権利の取得 も ユーザー個
人の責任 と な り ます。 文書中のエ ラ ーの訂正や、 ユーザーに提供 さ れ る エン ジニア リ ン グの ソ フ ト ウ ェ ア サポー ト お よ びヘル
プの正確性や正当性については責任を負いかね ます。 ま た、 文書を ア ッ プデー ト す る 確約 も いた し ません。 ザ イ リ ン ク ス は こ
れ ら の条件お よ び条項を独自の判断に よ っ て変更す る 権利を有 し ます。
こ の文書は 「現状の ま ま」 で提供 さ れ、 ユーザーは自己責任で こ の文書を使用す る こ と に同意 し た も の と みな さ れます。 ザ イ
リ ン ク ス、 ザ イ リ ン ク ス の従業員、 お よ びザ イ リ ン ク ス の販売特約店の従業員に よ る その他の口頭ま たは書面に よ る いかな る
情報、 ア ド バ イ ス等に よ っ て も 、 新た な内容の保証が創設 さ れた り 上記の制限保証の範囲を拡大 さ せた り す る も のではあ り ま
せん。 ザ イ リ ン ク ス では、 特許や著作権その他の知的資産権の不侵害、 商品性、 お よ び特定目的への適合性は明示黙示を問わ
ず保証いた し ません。
ザ イ リ ン ク ス では、 文書の使用ま たは使用不能の結果生 じ た間接的、 懲罰的、 特別、 ま たは付随的ないかな る 損害 (利益の損
失、 業務の中断、 交換品の費用、 情報の消失や破損を含む) については、 その可能性を事前に通告 さ れていた場合で も 一切責
任を負い ません。 ユーザーに対す る ザ イ リ ン ク ス の損害賠償責任総額は、 いかな る 場合に も ユーザーがザ イ リ ン ク ス に支払っ
た文書の代金を上限 と し ます。 た と えいかな る 救済手段 も その実質的目的を達せない場合で も 、 上記の制限責任お よ び免責条
項が法律上最大限認め ら れ る 限度で適用 さ れます。
こ の文書は、安全装置が必要 と な る よ う な危険な環境でのオン ラ イ ン制御装置 と し ての使用を目的に し た も のではあ り ません。
原子力施設、 航空機操縦 ・ 通信シ ス テ ム、 航空管制、 生命維持装置、 武器の作動 ・ 運転等 （以下高 リ ス ク 行為 と し ます）、 安全
装置が必要 と な る よ う な危険な環境でのオン ラ イ ン制御装置 と し ての使用、 再販売を意図 し ての設計 ・ 製造ま たは停止 ・ 誤作
動対策措置がな さ れた も のではあ り ません。 ザ イ リ ン ク ス は、 高 リ ス ク 行為用途への適性に関す る 明示的 ・ 黙示的を問わず一
切の保証を、 こ こ に明確に排除 し ます。 ザ イ リ ン ク ス は、 高 リ ス ク 行為用途への適性に関す る 明示的 ・ 黙示的を問わず一切の
保証を、 こ こ に明確に排除 し ます。
© 2006-2007 Xilinx, Inc. All rights reserved. 本文書に記載 さ れてい る 「Xilinx」、 ザ イ リ ン ク ス の ロ ゴ、 お よ びザ イ リ ン ク ス が
所有す る 製品名等は、 米国 Xilinx Inc. の米国におけ る 登録商標です。 PCI EXPRESS は、 PCI-SIG の登録商標です。 その他に
記載 さ れてい る 会社名お よ び製品名等は、 各社の商標ま たは登録商標です。
改訂履歴
次の表に、 こ の文書の改訂履歴を示 し ます。
日付
バージ ョ ン
2007 年 5 月 28 日
1.0
Spartan-3A/3AN ス タ ー タ キ ッ ト ボー ド
ユーザー ガ イ ド
改訂内容
初期 リ リ ース
japan.xilinx.com
UG334 (v1.0) 2007 年 5 月 28 日
目次
こ のマニ ュ アルについて
謝辞 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 10
マニ ュ アルの内容 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 10
関連情報 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 11
第 1 章 : 概要
入門 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
デフ ォル ト のサ ンプル デザ イ ンの動作 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
VGA デ ィ ス プ レ イ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
ロ ー タ リ ー ノ ブ/プ ッ シ ュ ボ タ ン メ ニ ュ ー シ ス テ ム . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
マルチブー ト コ ン フ ィ ギ ュ レーシ ョ ン イ メ ージの選択 . . . . . . . . . . . . . . . . . . . . . . . . . . . .
Scroll or Rotate Graphic モー ド . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
Scroll or Scale Graphic モー ド . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
Restart AutoPilot、 Speaker Volume Control モー ド . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
LCD 画面の制御オプシ ョ ン . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
省電力一時停止モー ド . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
RS-232 シ リ アル ポー ト 制御オプシ ョ ン . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
主要な コ ンポーネ ン ト お よび機能 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
シ ス テ ム レベルでの変更 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
多様な コ ン フ ィ ギ ュ レーシ ョ ン方法 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
アプ リ ケーシ ョ ンで使用す る 電圧 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
Spartan-3A/3AN ス タ ー タ キ ッ ト のデザ イ ン例 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
Spartan-3 ジ ェ ネ レーシ ョ ン ス タ ー タ キ ッ ト ボー ド の選択 . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
Spartan-3A/3AN FPGA の機能 と エンべデ ッ ド プ ロ セ ッ シ ン グ機能 . . . . . . . . . . . . . . . . . .
その他の Spartan-3 ジ ェ ネ レーシ ョ ン開発ボー ド . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
Spartan-3A お よ び Spartan-3AN FPGA . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
関連情報 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
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第 2 章 : ス イ ッ チ、 ボ タ ン、 ロー タ リ ー ノ ブ
ス ラ イ ド ス イ ッチ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
配置場所お よ び ラ ベル . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
動作 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
UCF ロ ケーシ ョ ン制約 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
SUSPEND ス イ ッ チ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
プッシュ ボタン ス イ ッチ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
配置場所お よ び ラ ベル . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
動作 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
PROG_B プ ッ シ ュ ボ タ ン ス イ ッ チ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
UCF ロ ケーシ ョ ン制約 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
ロー タ リ ー プ ッ シ ュ ボ タ ン ス イ ッ チ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
配置場所お よ び ラ ベル . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
動作 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
プッシュ ボタン ス イ ッチ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
ロ ー タ リ ー軸エン コ ーダ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
UCF ロ ケーシ ョ ン制約 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
個別の LED . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
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配置場所お よ び ラ ベル . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
動作 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
UCF ロ ケーシ ョ ン制約 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
オプシ ョ ンの LED . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
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AWAKE LED . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 34
INIT_B LED . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 34
UCF ロ ケーシ ョ ン制約 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 35
第 3 章 : ク ロ ッ ク ソ ース
概要 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
ク ロ ッ ク 接続 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
オンボー ド の 50MHz オシ レー タ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
補助 ク ロ ッ ク オシ レー タ ソ ケ ッ ト . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
SMA ク ロ ッ ク 入力 (出力コ ネ ク タ ) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
UCF 制約 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
ロ ケーシ ョ ン制約 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
PERIOD 制約 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
関連情報 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
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第 4 章 : FPGA コ ン フ ィ ギ ュ レーシ ョ ン オプ シ ョ ン
コ ン フ ィ ギ ュ レーシ ョ ン モー ド ジ ャ ンパ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
ザ イ リ ン ク ス プ ラ ッ ト フ ォーム フ ラ ッ シ ュ コ ン フ ィ ギ ュ レーシ ョ ン PROM . . . . . . . . . . . . . . .
PROM プ ッ シ ュ ボ タ ン ス イ ッ チ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
DONE ピ ン LED . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
USB を使用 し た FPGA ま たはプ ラ ッ ト フ ォーム フ ラ ッ シ ュ PROM のプ ロ グ ラ ム . . . . . . . . . . .
USB ケーブルの接続 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
『Spartan-3 Generation Configuration User Guide』 に含まれ る プ ラ ッ ト フ ォーム
フ ラ ッ シ ュ のプ ロ グ ラ ム例 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
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第 5 章 : キ ャ ラ ク タ LCD
概要 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
キ ャ ラ ク タ LCD の イ ン ターフ ェ イ ス信号 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
電圧の互換性 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
UCF ロ ケーシ ョ ン制約 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
LCD コ ン ト ロ ー ラ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
メモ リ マップ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
DD RAM . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
CG ROM . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
CG RAM . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
コマン ド セ ッ ト . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
デ ィ ス エーブル . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
Clear Display . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
Return Cursor Home . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
Entry Mode Set . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
Display On/Off . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
Cursor and Display Shift . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
Function Set . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
Set CG RAM Address . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
Set DD RAM Address . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
Read Busy Flag and Address . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
Write Data to CG RAM or DD RAM . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
Read Data from CG RAM or DD RAM . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
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動作 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
4 ビ ッ ト デー タ イ ン タ ーフ ェ イ ス . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
4 ビ ッ ト イ ン タ ーフ ェ イ スへの 8 ビ ッ ト デー タ の転送 . . . . . . . . . . . . . . . . . . . . . . . . . . . .
デ ィ ス プ レ イ の初期化 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
電源投入時の初期化 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
デ ィ ス プ レ イ の コ ン フ ィ ギ ュ レーシ ョ ン . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
デ ィ ス プ レ イ へのデー タ の書 き 込み . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
使用 さ れていない LCD のデ ィ ス エーブル . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
関連情報 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
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第 6 章 : VGA デ ィ ス プ レ イ ポー ト
60Hz、 640 X 480 VGA デ ィ ス プ レ イ の信号の タ イ ミ ン グ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
VGA 信号の タ イ ミ ン グ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
UCF ロ ケーシ ョ ン制約 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
関連情報 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
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第 7 章 : RS-232 シ リ アル ポー ト
概要 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 67
UCF ロ ケーシ ョ ン制約 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 68
第 8 章 : PS/2 マウス /キーボー ド のポー ト
キーボー ド . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
マウ ス . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
電源 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
Y 字型ス プ リ ッ タ ケーブルを使用 し たセカ ン ド PS/2 ポー ト の追加 . . . . . . . . . . . . . . . . . . . . . . .
UCF ロ ケーシ ョ ン制約 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
関連情報 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
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第 9 章 : アナログ キ ャ プ チ ャ回路
アナ ロ グ入力か ら デジ タ ル出力への変換 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
プ ロ グ ラ マブル プ リ ア ンプ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
イ ン タ ーフ ェ イ ス . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
増幅率 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
SPI 制御 イ ン ターフ ェ イ ス . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
UCF ロ ケーシ ョ ン制約 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
AD コ ンバー タ (ADC) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
イ ン タ ーフ ェ イ ス . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
SPI 制御 イ ン ターフ ェ イ ス . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
UCF ロ ケーシ ョ ン制約 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
アナ ロ グ入力の接続 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
関連情報 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
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第 10 章 : DA コ ンバー タ (DAC)
SPI 通信 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
イ ン タ ーフ ェ イ ス信号 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
SPI 通信の詳細 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
通信プ ロ ト コ ル . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
DAC 出力電圧の指定 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
UCF ロ ケーシ ョ ン制約 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
関連情報 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
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第 11 章 : パラ レル NOR フ ラ ッ シ ュ PROM
フ ラ ッ シ ュ の接続 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
SPI フ ラ ッ シ ュ お よびプ ラ ッ ト フ ォーム フ ラ ッ シ ュ のデー タ ラ イ ンの共有 . . . . . . . . . . . .
UCF ロ ケーシ ョ ン制約 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
アドレス . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
デー タ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
制御 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
FPGA モー ド セ レ ク ト ピ ンの設定 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
パ ラ レル フ ラ ッ シ ュ の コ ン フ ィ ギ ュ レーシ ョ ン イ メ ージの作成お よ びプ ロ グ ラ ム . . . . . . . . . . .
関連情報 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
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第 12 章 : SPI シ リ アル フ ラ ッ シ ュ
SPI フ ラ ッ シ ュ PROM のセ レ ク ト ジ ャ ンパ (J1) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 97
SPI フ ラ ッ シ ュ お よびプ ラ ッ ト フ ォーム フ ラ ッ シ ュ のデー タ ラ イ ンの共有 . . . . . . . . . . . . 98
選択 し た SPI フ ラ ッ シ ュ PROM か ら FPGA を コ ン フ ィ ギ ュ レーシ ョ ンする ための
ジ ャ ンパ設定 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 99
UCF ロ ケーシ ョ ン制約 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 100
SPI シ リ アル フ ラ ッ シ ュ の コ ン フ ィ ギ ュ レーシ ョ ン イ メ ージの作成お よびプ ロ グ ラ ム . . . . . . 100
SPI フ ラ ッ シ ュ PROM のプ ロ グ ラ ム オプシ ョ ン . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 100
直接プ ロ グ ラ ムす る 場合 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 101
エンべデ ッ ド USB JTAG プ ロ グ ラ マの使用 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 101
別個の JTAG パ ラ レ ル プ ロ グ ラ ム ケーブルの使用 (オプシ ョ ン ) . . . . . . . . . . . . . . . 102
iMPACT を使用 し た SPI フ ラ ッ シ ュ の直接プ ロ グ ラ ム . . . . . . . . . . . . . . . . . . . . . . . 104
間接的にプ ロ グ ラ ムす る 場合 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 106
ジ ャ ンパ設定 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 107
iMPACT を使用 し た SPI フ ラ ッ シ ュ の間接的プ ロ グ ラ ム . . . . . . . . . . . . . . . . . . . . . 107
関連情報 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 111
第 13 章 : DDR2 SDRAM
DDR2 SDRAM の接続 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
UCF ロ ケーシ ョ ン制約 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
アドレス . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
デー タ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
制御 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
FPGA の VREF ピ ン . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
レ イ ア ウ ト に関す る 推薦事項 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
関連情報 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
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第 14 章 : 10/100 イ ーサネ ッ ト 物理レ イヤ イ ン タ ー フ ェ イ ス
イ ーサネ ッ ト PHY の接続 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
MicroBlaze イ ーサネ ッ ト IP コ ア . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
UCF ロ ケーシ ョ ン制約 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
関連情報 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
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第 15 章 : 拡張コ ネ ク タ
ヒ ロ セ電機社製 100 ピ ン FX2 エ ッ ジ コ ネ ク タ (J17) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
拡張 コ ネ ク タ の機能 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
コ ネ ク タ への電源供給 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
コ ネ ク タ の ピ ン配置 と FPGA の接続 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
FX2 コ ネ ク タ 互換ボー ド . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
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レ セプ タ ク ル コ ネ ク タ の接続 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
UCF ロ ケーシ ョ ン制約 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
差動 I/O コ ネ ク タ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
差動入力の使用 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
差動出力の使用 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
差動 ト レース レ イ ア ウ ト での考慮事項 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
34 導体ケーブル アセ ンブ リ (2 X 17) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
UCF ロ ケーシ ョ ン制約 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
6 ピ ン ア ク セサ リ ヘ ッ ダ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
J18 ヘ ッ ダ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
J19 ヘ ッ ダ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
J20 ヘ ッ ダ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
Digilent 社ペ リ フ ェ ラ ル モジ ュ ール . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
UCF ロ ケーシ ョ ン制約 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
コ ネ ク タ レ ス デバ ッ グ ポー ト ラ ンデ ィ ン グ パ ッ ド (J34) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
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第 16 章 : 小型ス テ レ オ オーデ ィ オ ジ ャ ッ ク
サポー ト さ れ る オーデ ィ オ デバ イ ス . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
FPGA 接続 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
UCF ロ ケーシ ョ ン制約 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
関連情報 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
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第 17 章 : 電源供給
電圧供給ジ ャ ンパ間の電力の測定 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
I2C 電圧調整 イ ン ターフ ェ イ ス . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
変更可能な電圧 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
デフ ォ ル ト 電圧の復元 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
UCF ロ ケーシ ョ ン制約 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
関連情報 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
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Spartan-3A/3AN ス タ ー タ キ ッ ト ボー ド
ユーザー ガ イ ド
UG334 (v1.0) 2007 年 5 月 28 日
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Spartan-3A/3AN ス タ ー タ キ ッ ト ボー ド
ユーザー ガ イ ド
UG334 (v1.0) 2007 年 5 月 28 日
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このマニ ュ アルについて
こ のユーザー ガ イ ド では、 SpartanTM-3A/3AN FPGA ス タ ー タ キ ッ ト ボー ド の機能お よ びデザ イ
ンの基本的な情報について説明 し ます。 ボー ド に含ま れたペ リ フ ェ ラ ルの機能の使用法について も
説明 し ます。 VHDL お よ び Verilog の ソ ース コ ー ド を含む リ フ ァ レ ン ス デザ イ ンの詳細は、次のサ
イ ト を参照 し て く だ さ い。
•
Spartan-3A/3AN ス タ ー タ キ ッ ト ボー ド の Web ページ
http://japan.xilinx.com/s3astarter
Spartan-3A/3AN ス タ ー タ キ ッ ト には、 複数のバージ ョ ンが あ り ます。 こ のユーザー ガ イ ド では、
リ ビ ジ ョ ン C の Spartan-3A ス タ ー タ キ ッ ト ボー ド のア ッ プグ レー ド バージ ョ ンであ る リ ビ ジ ョ
ン D の Spartan-3A/3AN ス タ ー タ キ ッ ト ボー ド を含む 3 つのキ ッ ト を説明 し ます。 次の表に、キ ッ
ト の一覧を示 し ます。
デバイ ス
Spartan-3AN
スタータ キッ ト
パーツ番号
HW-SPAR3AN-SK-UNI-G
デバ イ ス
XC3S700AN
ボー ド の
リ ビジ ョ ン
DDR2
メモリ
HW-SPAR3ADDR2-DKUNI-G
HW-SPAR3A-SK-UNI-G
XC3S700A
リ ビジ ョ ン D
リ ビジ ョ ン C
補助 ソ ケ ッ ト の 133MHz ク リ ス タ ル オシ レー タ に よ る サポー ト
ボー ド に変更を加え てパ
フ ォーマン ス を向上 さ せ
る 必要あ り
UG334 (本マニ ュ アル)
UG330
ユーザー
ガイ ド
Web ページ
Spartan-3A DDR2 SDRAM Spartan-3A ス タ ー タ Spartan-3A ス タ ー タ
イ ン タ ー フ ェ イ ス開発キ ッ ト キ ッ ト 、 リ ビ ジ ョ ン D キ ッ ト 、 リ ビ ジ ョ ン C
japan.xilinx.com/s3anstarter
japan.xilinx.com/s3addr2
japan.xilinx.com/s3astarter
リ ビ ジ ョ ン C と リ ビ ジ ョ ン D のボー ド の機能は、 ほぼ同一ですがシル ク ス ク リ ーンが異な り ます。
こ のマニ ュ アルで使用 さ れてい る 画像は、 リ ビ ジ ョ ン D ボー ド の も のです。 リ ビ ジ ョ ン C のボー ド
を使用 し てい る 場合は、 ユーザー ガ イ ド UG330 を参照 し て く だ さ い。 次の図に、 リ ビ ジ ョ ン C
ボー ド でのボー ド リ ビ ジ ョ ン コ ー ド の確認位置を示 し ます。
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このマニ ュ アルについて
䊗䊷䊄䈱䊥䊎䉳䊢䊮㩷䉮䊷䊄
REV C
UG334_01_052707
謝辞
Spartan-3A/3AN ス タ ー タ キ ッ ト ボー ド のサポー ト に対 し 、 次の各社のご協力を得てい ます。
•
ST マ イ ク ロ エ レ ク ト ロ ニ ク ス社製 32Mb パ ラ レ ル NOR フ ラ ッ シ ュ お よ び 16Mb SPI シ リ ア
ル フラ ッシュ メモ リ
•
Atmel 社製 16Mb SPI シ リ アル DataFlash メ モ リ
•
Linear Technology 社製 SPI 互換 A/D およ び D/A コ ン バータ およ びプロ グ ラ マブル プリ ア
ンプ
•
SMSC 社製 10/100 イ ーサネ ッ ト PHY
•
ナシ ョ ナル セ ミ コ ン ダ ク タ ー社製 4 レール電圧レ ギ ュ レー タ (FPGA お よ びすべてのペ リ フ ェ
ラ ル コ ンポーネ ン ト への電源)
•
ザ イ リ ン ク ス、 コ ン フ ィ ギ ュ レーシ ョ ン ソ リ ュ ーシ ョ ン部門 (XCF04S プ ラ ッ ト フ ォーム フ
ラ ッ シ ュ PROM お よ びエンベデ ッ ド USB プ ロ グ ラ マ サポー ト )
マニ ュ アルの内容
こ のマニ ュ アルには、 次の章が含ま れてい ます。
10
•
第 1 章 「概要」 では、Spartan-3A/3AN ス タ ー タ キ ッ ト ボー ド の主な機能の概要を説明 し ます。
•
第 2 章 「ス イ ッ チ、 ボ タ ン、 ロ ー タ リ ー ノ ブ」 では、 Spartan-3A/3AN ス タ ー タ キ ッ ト ボー
ド の ス イ ッ チ、 ボ タ ン、 ノ ブについて説明 し ます。
•
第 3 章 「 ク ロ ッ ク ソ ース」 では、 Spartan-3A/3AN ス タ ー タ キ ッ ト ボー ド で使用で き る さ ま
ざ ま な ク ロ ッ ク ソ ース について説明 し ます。
•
第 4 章 「FPGA コ ン フ ィ ギ ュ レーシ ョ ン オプシ ョ ン」 では、 Spartan-3A/3AN ス タ ー タ キ ッ
ト ボー ド で使用で き る FPGA の コ ン フ ィ ギ ュ レーシ ョ ン オプシ ョ ンについて説明 し ます。
•
第 5 章 「キ ャ ラ ク タ LCD」 では、 キ ャ ラ ク タ LCD の機能を説明 し ます。
•
第 6 章 「VGA デ ィ ス プ レ イ ポー ト 」 では VGA の機能を説明 し ます。
•
第 7 章 「RS-232 シ リ アル ポー ト 」 では、 RS-232 シ リ アル ポー ト の機能を説明 し ます。
•
第 8 章 「PS/2 マ ウ ス / キーボー ド のポー ト 」 では、 PS/2 マ ウ スお よ びキーボー ド ポー ト の機能
を説明 し ます。
•
第 10 章 「DA コ ンバー タ (DAC)」 では D/A コ ンバー タ の機能を説明 し ます。
•
第 9 章 「アナ ロ グ キ ャ プチ ャ 回路」 では、増幅率設定可能なプ リ ア ンプを備えた A/D コ ンバー
タ について説明 し ます。
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Spartan-3A/3AN ス タ ー タ キ ッ ト ボー ド
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こ のマニ ュ アルについて
•
第 11 章 「パ ラ レ ル NOR フ ラ ッ シ ュ PROM」 では、 ST マ イ ク ロ エ レ ク ト ロ ニ ク ス社製パ ラ レ
ル NOR PROM の機能について説明 し ます。
•
第 12 章 「SPI シ リ アル フ ラ ッ シ ュ 」 では、 SPI シ リ アル フ ラ ッ シ ュ メ モ リ イ ン タ ーフ ェ イ ス
の機能を説明 し ます。
•
第 13 章 「DDR2 SDRAM」 では、 DDR2 SDRAM メ モ リ イ ン タ ーフ ェ イ ス の機能について説
明 し ます。
•
第 14 章 「10/100 イ ーサネ ッ ト 物理レ イ ヤ イ ン タ ーフ ェ イ ス」 では、 10/100Base-T イ ーサネ ッ
ト 物理レ イ ヤ イ ン ターフ ェ イ ス の機能を説明 し ます。
•
第 15 章 「拡張 コ ネ ク タ 」 では、 Spartan-3A/3AN ス タ ー タ キ ッ ト ボー ド で使用で き る さ ま ざ
ま な コ ネ ク タ について説明 し ます。
•
第 16 章 「小型ス テ レ オ オーデ ィ オ ジ ャ ッ ク 」 では、 オーデ ィ オ イ ン タ ーフ ェ イ ス を説明 し ま
す。
•
第 17 章 「電源供給」 では、 ボー ド の電力分配シ ス テ ムについて説明 し ます。
関連情報
その他の資料については、 次の Web サ イ ト か ら 参照 し て く だ さ い。
http://japan.xilinx.com/literature.
シ リ コ ン、 ソ フ ト ウ ェ ア、 IP に関す る 質問お よ び解答を ア ン サー デー タ ベース で検索 し た り 、 テ
ク ニ カル サポー ト の ウ ェ ブ ケース を開 く には、次のザ イ リ ン ク ス Web サ イ ト を参照 し て く だ さ い。
http://japan.xilinx.com/support.
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第1章
概要
ザ イ リ ン ク ス SpartanTM-3A/3AN ス タ ー タ キ ッ ト をお買い上げいただ き あ り が と う ご ざい ます。 こ
の開発ボー ド を活用 し て、 Spartan-3A ま たは Spartan-3AN FPGA アプ リ ケーシ ョ ンの開発にお役
立て く だ さ い。
入門
Spartan-3A/3AN ス タ ータ キッ ト ボード は、すぐ に使用でき る 状態で出荷さ れていま す。 フ ラ ッ シュ
に格納さ れている デザイ ン では、VGA ディ ス プレ イ やシリ アル ポート など の多様な I/O デバイ ス を
実行し たり 、 選択可能なマルチブート モード およ び消費電力を 節約する 一時停止 (SUSPEND) モー
ド など の FPGA の新機能を 実現でき ま す。
こ のボー ド を使用す る には、 図 1-1 に示す手順に従い ます。
1 䉳䊞䊮䊌⸳ቯ䈱⏕⹺㩷㩸
2 䉥䊒䉲䊢䊮㩷㪑㩷㩷㪭㪞㪘㩷䊂䉞䉴䊒䊧䉟䉕ធ⛯
3 䉥䊒䉲䊢䊮㩷㪑㩷㩷䊓䉾䊄䊐䉤䊮䉁䈢䈲䉝䊮䊒
5 㪘㪚㩷ო㕙䉝䉻䊒䉺䈮ធ⛯
៞タ䉴䊏䊷䉦䊷䈮ធ⛯
PS/2 RS-232
9
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10
4
㪪㪬㪪㪧㪜㪥㪛㩷䉴䉟䉾䉼䉕
㪩㪬㪥㩷૏⟎䈮⸳ቯ
8
䊨䊷䉺䊥㪆䊒䉾䉲䊠㩷䊗䉺䊮䉕
૶↪䈚䈩േ૞䉕೙ᓮ
7 㪣㪚㪛㩷䉨䊞䊤䉪䉺
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䊜䉾䉶䊷䉳䈍䉋䈶
ᚻ㗅䉕⴫␜
UG334_c1_01_052407
図 1-1 : ス タ ー タ キ ッ ト ボー ド の使用開始手順
1. 14 ページの図 1-2 に示す よ う に、 ボー ド のジ ャ ンパ位置を確認 し ます。 こ れ ら は、 サ ンプル デ
ザ イ ン を正 し く コ ン フ ィ ギ ュ レーシ ョ ンす る ために設定す る 必要があ り ます。
2. VGA デ ィ ス プ レ イ デバ イ ス を接続 し ます ( オプシ ョ ン )。 デ ィ ス プ レ イ デバ イ ス には、 CRT、
フ ラ ッ ト パネル、 ま たはプ ロ ジ ェ ク タ を使用す る こ と も で き ま です。
3. ヘ ッ ド フ ォ ン ま たはア ンプ搭載ス ピーカーを オーデ ィ オ ジ ャ ッ ク に接続 し ます ( オプシ ョ ン )。
4. SUSPEND ス イ ッ チを RUN に設定 し ます。
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入門
5. 付属の AC アダプ タ を壁面 コ ンセ ン ト お よ びボー ド に接続 し ます。 こ の AC アダプ タ には、 世
界各地の壁面 コ ン セン ト に接続す る ための付属品 も 含まれてい ます。
6. 電源を入れます。
7. キ ャ ラ ク タ LCD お よ び VGA デ ィ ス プ レ イ が接続 さ れてい る 場合は、 情報 メ ッ セージお よ び
手順が表示 さ れます。 オーデ ィ オ デバ イ ス が接続 さ れてい る 場合は、 多様な言語に よ る 歓迎の
言葉が再生 さ れます。
8. 回転/プ ッ シ ュ ボ タ ン ス イ ッ チを使用 し て、 ボー ド の機能を切 り 替え ます。
9. サンプル デザ イ ンの 1 つを サポー ト す る ために、 オプシ ョ ンで PS/2 型のキーボー ド を接続 し
ます。
10. 標準の 9 ピ ン シ リ アル ケーブルを使用 し て、 PC と ボー ド を直接接続 し ます ( オプシ ョ ン )。
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䊒䊤䉾䊃䊐䉤䊷䊛㩷䊐䊤䉾䉲䊠㩷䉳䊞䊮䊌
J1
㩿䉳䊞䊮䊌㒰෰㪀
DONE
CE
PROM
GND
㔚Ḯ䉳䊞䊮䊌
㩿䈜䈼䈩䈱䉳䊞䊮䊌៞タ㪀
J42
J 13
J 12
J 10
J46
J41
J 40
J 11
J9
M0
M1
M2
J26
㪝㪧㪞㪘㩷䊝䊷䊄㩷䉶䊧䉪䊃㩷䉳䊞䊮䊌
㩿ਅ஥㩷㪉㩷䈧䈱䉳䊞䊮䊌៞タ㪀
㩿㪪㪧㪠㩷䊝䊷䊄㪀
UG334_c1_02_052707
図 1-2 : ス タ ー タ キ ッ ト ボー ド 用のデ フ ォル ト のジ ャ ンパ設定
サンプル デザ イ ンの詳細は、 次の Web ページ を参照 し て く だ さ い。
•
•
Spartan-3A/3AN ス タ ー タ キ ッ ト のサンプル デザ イ ンの概要
japan.xilinx.com/products/boards/s3astarter/reference_designs.htm#demo
初期設定の フ ラ ッ シ ュ プ ロ グ ラ ムの復元
japan.xilinx.com/products/boards/s3astarter/reference_designs.htm#out
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第 1 章 : 概要
デ フ ォル ト のサン プル デザイ ンの動作
Spartan-3A/3AN ス タ ー タ キ ッ ト ボー ド にプ ロ グ ラ ム さ れてい る サ ンプル デザ イ ンでは、 接続 さ
れてい る I/O やデ ィ ス プ レ イ デバ イ ス に対応 し て さ ま ざ ま な出力情報が提供 さ れます。 VGA お よ
びオーデ ィ オ ポー ト か ら は、 さ ま ざ ま な操作を実行で き ます。
VGA デ ィ ス プ レ イ
VGA デ ィ ス プ レ イ を ボー ド に接続 し た場合、ス タ ー タ キ ッ ト ボー ド に よ り 図 1-3 に示す よ う なグ
ラ フ ィ ッ ク が表示 さ れます。
ロ ー タ リ ー ノ ブの周 り にあ る 4 つのプ ッ シ ュ ボ タ ン (29 ページの図 2-5) の 1 つが押 さ れ る ま で、
デ ィ ス プ レ イ 上 で は グ ラ フ ィ ッ ク 画像 が 自動的 に 回転 し 、 縮 小/ 拡大表示 さ れ ま す。 こ れ は、
AutoPilot と 呼ばれ る モー ド です。 ボー ド の概要は画面左側に表示 さ れ、 メ ニ ュ ー シ ス テ ムは画面
下部に青色で表示 さ れます。
⺑᣿
䉫䊤䊐䉞䉾䉪䈱࿁ォ䈍䉋䈶᜛ᄢ⴫␜
䊨䊷䉺䊥㪆䊒䉾䉲䊠㩷䊗䉺䊮㩷䊜䊆䊠䊷㩷䉲䉴䊁䊛
UG330_c1_03_032207
図 1-3 : VGA 画面上のグ ラ フ ィ ッ ク の回転/拡大表示および メ ニ ュ ー シ ス テムの表示
ロー タ リ ー ノ ブ / プ ッ シ ュ ボ タ ン メ ニ ュ ー シ ス テム
Spartan-3A/3AN ス タ ー タ キ ッ ト ボー ド のサンプル デザ イ ンでは、 ロー タ リ ー ノ ブ と その周囲の
プ ッ シ ュ ボ タ ン (29 ページの図 2-5) を使用 し て メ ニ ュ ー シ ス テ ムが イ ンプ リ メ ン ト さ れます。 こ
の メ ニ ュ ー表示は、 VGA 出力画面の下部に青色の文字で表示 さ れます。 こ の メ ニ ュ ーの機能は、 表
1-1 お よ び図 1-4 に示 さ れてい ます。
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デ フ ォル ト のサン プル デザイ ンの動作
表 1-1 : メ ニ ュ ー制御の機能
ノ ブ を押す
次の メ ニ ュ ー選択、 次の
モー ド に移動 し ます。
プ ッ シ ュ ボ タ ン を押す
ノ ブ を回す
現在のモー ド に よ っ て異な り ま
現在のモー ド に よ っ て異な り ま
す。 図 1-4 を参照 し て く だ さ い。 す。 図 1-4 を参照 し て く だ さ い。
䉰䊮䊒䊦㩷䊂䉱䉟䊮䈱㐿ᆎ
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䊗䊷䊄䈻䈱㔚Ḯᛩ౉
㪧㪩㪦㪞㪶㪙㩷䉕᛼䈜
Config. 1
Config. 2
Config. 3
Config. 4
䊙䊦䉼䊑䊷䊃
㪪㪺㫉㫆㫃㫃㪆㪩㫆㫋㪸㫋㪼㩷㪞㫉㪸㫇㪿㫀㪺㩷䊝䊷䊄
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回転
䊉䊑䉕᛼䈜
㩷㩷㩷㩷㩷㩷䊗䉺䊮㩷㪑㩷㩷↹௝䈱䉴䉪䊨䊷䊦
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䊉䊑䉕᛼䈜
AutoPilot
䊗䊥䊠䊷䊛
AutoPilot
AutoPilot
㩷㩷㩷㩷㩷㩷䊗䉺䊮㩷㪑㩷㩷㪘㫌㫋㫆㪧㫀㫃㫆㫋㩷䈱ౣ㐿
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AutoPilot
UG334_c1_04_052707
図 1-4 : ロー タ リ ー ノ ブ / プ ッ シ ュ ボ タ ン メ ニ ュ ー システム
マルチ ブー ト コ ン フ ィ ギ ュ レーシ ョ ン イ メ ージの選択
Spartan-3A/3AN FPGA では、選択可能なマルチブー ト コ ン フ ィ ギ ュ レーシ ョ ン イ ン タ ーフ ェ イ ス
がサポー ト さ れてい ま す。 FPGA でマ ス タ コ ン フ ィ ギ ュ レ ーシ ョ ン モー ド の 1 つが コ ン フ ィ ギ ュ
レーシ ョ ン さ れ る 場合、 電源投入時ま たは PROG_B ボ タ ンが押 さ れた と き に、 常に フ ラ ッ シ ュ の
ア ド レ ス 0 に格納 さ れてい る イ メ ージが FPGA に読み込まれます。
ロ ー タ リ ー ノ ブを回 し て新 し い FPGA の コ ン フ ィ ギ ュ レーシ ョ ン イ メ ージ を選択 し ます。 デ ィ ス
プ レ イ 下部の青色の文字列は、 ロ ー タ リ ー ノ ブを ク リ ッ ク する たびに更新 さ れます。 た と えば、 ア
プ リ ケーシ ョ ンで 「Buttons Load Configuration x」 と 示 さ れます。 x は、 表 1-2 に示すビ ッ ト ス ト
リ ーム イ メ ージ を指 し ます。 表 1-2 に、 ボー ド にあ ら か じ め読み込まれてい る ビ ッ ト ス ト リ ームの
説明を示 し ます。
イ メ ージ を選択 し て、 ロ ー タ リ ー ノ ブの周囲にあ る 4 つのプ ッ シ ュ ボ タ ンの 1 つを押 し ます。 こ
れで、 選択 し た イ メ ージが外部フ ラ ッ シ ュ メ モ リ か ら FPGA に読み込まれます。
「Scroll or Rotate Graphic モー ド 」 に切 り 替え る 場合は、 ロ ー タ リ ー ノ ブを押 し ます。
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Spartan-3A/3AN ス タ ー タ キ ッ ト ボー ド
ユーザー ガ イ ド
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第 1 章 : 概要
表 1-2 : ス タ ー タ キ ッ ト ボー ド であ らか じ めプ ログ ラム さ れてい る FPGA コ ン フ ィ ギ ュ レーシ ョ ン ビ ッ ト
FPGA コ ン フ ィ ギ ュ
レ ーシ ョ ン
ビ ッ ト ス ト リ ーム
FPGA ア プ リ ケーシ ョ ン / リ フ ァ レ ン ス デザイ ン例
ス タ ー ト キ ッ ト ボー ド のサンプル デザ イ ン : 電源投入時に読み込まれます。
0
(デフ ォ ル ト )
japan.xilinx.com/products/boards/s3astarter/reference_designs.htm#demo
Device DNA リ ーダー : FPGA の固有のデバ イ ス ID の値を読み出 し 、 キ ャ ラ ク タ LCD の画面に表示 し
ます。
1
japan.xilinx.com/products/boards/s3astarter/reference_designs.htm#dna_reader
Fractal Generator : フ ラ ク タ ル画像を リ アル タ イ ムで算出 し て、VGA ポー ト に表示 し ます。 Mattias Alles
氏に よ り 提供 さ れたユーザー デザ イ ンです。 ノ ブ を回転 さ せて フ ラ ク タ ル画像を拡大表示 し 、 プ ッ シ ュ
ボ タ ン を押 し て画像を ス ク ロ ール し ます。
2
www-user.rhrk.uni-kl.de/~alles/fpga/files.htm
ASCII タ ー ミ ナル : 接続 さ れてい る VGA デ ィ ス プ レ イ と PS/2 キーボー ド を使用 し て、 テ キ ス ト タ ー
ミ ナルを イ ンプ リ メ ン ト し 、 RS-232 シ リ アル接続を介 し て PC のハ イ パー タ ー ミ ナル と 通信 し ます。
japan.xilinx.com/products/boards/s3astarter/reference_designs.htm#out.
3
ST マ イ ク ロ エ レ ク ト ロ ニ ク ス社製 M29DW323DT パ ラ レル フ ラ ッ シ ュ プ ロ グ ラ マ : RS-232 シ リ アル
接続を介 し てハ イ パー タ ー ミ ナルか ら PC に通信 し ます。 ス タ ー タ キ ッ ト ボー ド 上の ST マ イ ク ロ エ レ
ク ト ロ ニ ク ス社製 M29DW323DT パ ラ レ ル フ ラ ッ シ ュ PROM のプ ロ グ ラ ム、 消去、 読み出 し を実行 し
ます。
4
japan.xilinx.com/products/boards/s3astarter/reference_designs.htm#parallel_flash_programmer
Spartan-3AN
FPGA
内部フ ラ ッ シ ュ ペ イ ン ト アプ リ ケーシ ョ ン : マ ウ ス を使用 し て描画 し 、イ ン シ ス テ ム フ ラ ッ シ ュ か ら 読
み出すか ま たは書き 込みます。 Spartan-3AN ス タ ー タ キ ッ ト ボー ド の内部 SPI フ ラ ッ シ ュ か ら 読み出 さ
れます。 43 ページの表 4-1 に示す よ う に、モー ド ピ ン を内部マ ス タ SPI モー ド に設定す る 必要があ り ま
す。 Spartan-3AN ス タ ー タ キ ッ ト ボー ド のみで使用で き ます。
japan.xilinx.com/products/boards/s3astarter/reference_designs.htm#paint
Scroll or Rotate Graphic モー ド
こ のモー ド では、 ノ ブを回 し てグ ラ フ ィ ッ ク 画像を右回 り ま たは左回 り に回転 さ せます。
4 つのプ ッ シ ュ ボ タ ン ス イ ッ チを使用す る と 、 グ ラ フ ィ ッ ク 画像を上向 き 、 下向 き 、 左向 き 、 右向
き に ス ク ロ ールで き ます。
ロ ー タ リ ー ノ ブを押 し て 「Scroll or Scale Graphic モー ド 」 モー ド に切 り 替え ます。
Scroll or Scale Graphic モー ド
こ のモー ド では、 ノ ブを回 し てグ ラ フ ィ ッ ク 画像のサ イ ズ を変更 (拡大/縮小) し ます。
4 つのプ ッ シ ュ ボ タ ン ス イ ッ チを使用す る と 、 グ ラ フ ィ ッ ク 画像を上向 き 、 下向 き 、 左向 き 、 右向
き に ス ク ロ ールで き ます。
ロ ー タ リ ー ノ ブを押 し て 「Restart AutoPilot、 Speaker Volume Control モー ド 」 モー ド に切 り 替え
ます。
Restart AutoPilot、 Speaker Volume Control モー ド
こ のモー ド では、 ノ ブを回 し て ス ピーカーの出力ボ リ ュ ーム を調整 し ます。
いずれかのプ ッ シ ュ ボ タ ン ス イ ッ チを押 し て、 AutoPilot 機能を再起動 し ます。
ロ ー タ リ ー ノ ブ を押 し て 「マルチブー ト コ ン フ ィ ギ ュ レーシ ョ ン イ メ ージの選択」 モー ド に切 り
替え ます。
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ユーザー ガ イ ド
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デ フ ォル ト のサン プル デザイ ンの動作
LCD 画面の制御オプ シ ョ ン
サンプル デザ イ ンは、 接続 さ れてい る VGA デ ィ ス プ レ イ 上で最適に動作 し ますが、 図 1-5 に示す
よ う にオ ン ボー ド の LCD 画面で も 動作 し ま す。 VGA デ ィ ス プ レ イ が接続 さ れてい ない場合は、
「Scroll or Rotate Graphic モー ド 」、 「Scroll or Scale Graphic モー ド 」、 お よ び 「Restart AutoPilot、
Speaker Volume Control モー ド 」 の機能は、 ス ピーカー と オーデ ィ オ ジ ャ ッ ク の接続時のボ リ ュ ー
ム調整を除いて、 ほ と ん ど使用で き ません。
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Welcome to XLNX
S3A Starter Kit
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FPGA コンフィギュ
レーションの選択
Btns: Load Cfg 1
Spin: Select Cfg
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Config. 1
Config. 2
Config. 3
Config. 4
䊉䊑䉕᛼䈜
࿁ォ
䊉䊑䉕᛼䈜
Press Knob 3x
For Boot Menu
䊉䊑䉕᛼䈜
㪪㪺㫉㫆㫃㫃㪆㪪㪺㪸㫃㪼㩷㪞㫉㪸㫇㪿㫀㪺㩷䊝䊷䊄
䉰䉟䉵ᄌᦝ
Press Knob 2x
For Boot Menu
AutoPilot
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AutoPilot
Press Knob 1x
For Boot Menu
䊉䊑䉕᛼䈜
AutoPilot
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AutoPilot
UG334_c1_05_052707
図 1-5 : メ ニ ュ ー シ ス テムを使用 し た LCD 画面出力
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Spartan-3A/3AN ス タ ー タ キ ッ ト ボー ド
ユーザー ガ イ ド
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第 1 章 : 概要
省電力一時停止モー ド
あ ら か じ め読み込ま れてい る FPGA コ ン フ ィ ギ ュ レーシ ョ ン ビ ッ ト ス ト リ ームでは、 すべて省電
力一時停止 (SUSPEND) モー ド が イ ネーブルに さ れてい ます。 一時停止モー ド では、 FPGA アプ リ
ケーシ ョ ン の現在の状態お よ び FPGA の コ ン フ ィ ギ ュ レーシ ョ ン デー タ を保持 し なが ら 、 FPGA
の消費電力が節約 さ れます。 28 ページの 「SUSPEND ス イ ッ チ」 に示す よ う に、 SUSPEND ス イ ッ
チを RUN ま たは SUSPEND に設定 し ます。
143 ページの 「電圧供給ジ ャ ンパ間の電力の測定」 に示す よ う に、 外部マルチ メ ー タ を 1 つま たは
2 つ使用 し て、 消費電流を計測 し ます。
注意 : 表 1-2 に示 さ れてい る コ ン フ ィ ギ ュ レ ーシ ョ ン ビ ッ ト ス ト リ ーム #4 を使用 し た パ ラ レ ル NOA フ
ラ ッ シ ュ PROM のプ ロ グ ラ ム中には、 SUSPEND ス イ ッ チ を SUSPEND に設定 し ないで く だ さ い。
RS-232 シ リ アル ポー ト 制御オプ シ ョ ン
オプシ ョ ンでシ リ アル ポー ト か ら PC ま たは ワー ク ス テーシ ョ ンに接続 し て、サンプル デザ イ ン を
制御 し ます。 PC では、 図 1-6 に示す よ う に、 ハ イ パー ター ミ ナル プ ロ グ ラ ム を使用 し て FPGA ア
プ リ ケーシ ョ ン と 通信 し ます。 67 ページの図 7-1 に示す よ う に、 標準の 9 ピ ン シ リ アル ケーブル
を使用 し て、 PC の 9 ピ ン RS-232 ポー ト と ボー ド の DCE コ ネ ク タ を接続 し ます。
UG334_c1_06_052707
図 1-6 : ハイパー タ ー ミ ナルおよび標準のシ リ アル ケーブルを使用 し たボー ド への接続
サンプル デザ イ ンの動作が開始す る と 、 シ リ アル ポー ト を使用 し て メ ッ セージが伝送 さ れます。
PC で表 1-2 に示さ れている マルチブート ビ ッ ト ス ト リ ーム の番号と 一致する 番号キーを 押し ま す。
主要な コ ンポーネ ン ト および機能
次に、 Spartan-3A ス タ ー タ キ ッ ト ボー ド ま たは Spartan-3AN ス タ ー タ キ ッ ト ボー ド の主な機能
を示 し ます。
•
Spartan-3A ス タ ー タ キ ッ ト ボー ド : 鉛フ リ ー 484 ボール BGA パ ッ ケージ (FGG484)、 70 万
ゲー ト の XC3S700A Spartan-3A FPGA
Spartan-3A/3AN ス タ ー タ キ ッ ト ボー ド
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主要な コ ンポーネン ト および機能
•
Spartan-3AN ス タ ー タ キ ッ ト ボー ド : 鉛フ リ ー 484 ボール BGA パ ッ ケージ (FGG484)、 70
万ゲー ト の XC3S700AN Spartan-3AN 不揮発性 FPGA
♦ 内部 8Mb イ ン シ ス テ ム フ ラ ッ シ ュ メ モ リ
♦ FPGA コ ン フ ィ ギ ュ レーシ ョ ン ビ ッ ト ス ト リ ーム ま たは不揮発性デー タ の格納
•
4Mb プ ラ ッ ト フ ォーム フ ラ ッ シ ュ コ ン フ ィ ギ ュ レーシ ョ ン PROM
•
64MB (512Mb) の DDR2 SDRAM、 32M X 16 デー タ イ ン タ ーフ ェ イ ス
•
4MB (32Mb) の パ ラ レ ル NOR フ ラ ッ シ ュ
♦ FPGA コ ン フ ィ ギ ュ レーシ ョ ン格納
♦ MicroBlazeTM コ ー ド 格納/ シ ャ ド ウ化
♦
•
コ ン フ ィ ギ ュ レーシ ョ ン後の x8 ま たは x16 デー タ イ ン タ ーフ ェ イ ス
2 つの 16MB SPI シ リ アル フ ラ ッ シ ュ
♦ ST マ イ ク ロ エ レ ク ト ロ ニ ク スお よ び Atmel DataFlash シ リ アル アーキ テ ク チ ャ
♦ FPGA コ ン フ ィ ギ ュ レーシ ョ ン格納
-
1 つのコ ン フ ィ ギュ レ ーショ ン ビ ッ ト ス ト リ ーム ま たは複数のマルチブート コ ン フ ィ
ギ ュ レーシ ョ ン ビ ッ ト ス ト リ ームのサポー ト
♦ 不揮発性デー タ の格納
♦ MicroBlaze コ ー ド シ ャ ド ウ イ ン グ
•
2 行 X 16 桁 LCD 画面
•
PS/2 ポー ト
♦ PS/2 互換のマ ウ ス ま たはキーボー ド のサポー ト
♦ Y ス プ リ ッ タ ケーブル ( キ ッ ト には含まれてい ません) を使用 し たマ ウ ス と キーボー ド の
両方のサポー ト
•
VGA デ ィ ス プ レ イ ポー ト 、 12 ビ ッ ト カ ラ ー
•
10/100 イ ーサネ ッ ト PHY (FPGA では イ ーサネ ッ ト MAC が必要)
•
9 ピ ン RS-232 ポー ト 2 つ (DTE お よ び DCE)
•
オン ボー ド USB ベース プ ロ グ ラ ム ソ リ ュ ーシ ョ ン
♦ FPGA ダ ウ ン ロ ー ド /デバ ッ グ
♦ SPI シ リ アル フ ラ ッ シ ュ イ ン シ ス テ ム ダ イ レ ク ト プ ロ グ ラ ム
•
50MHz ク ロ ッ ク オシ レー タ
•
補助 ク ロ ッ ク オシ レー タ用の 8 ピ ン DIP ソ ケ ッ ト
•
ク ロ ッ ク 入力ま たは ク ロ ッ ク 出力用 SMA コ ネ ク タ
•
最大 43 個の FPGA ユーザー I/O を持つ 100 ピ ン ヒ ロ セ電機社製 FX2 拡張 コ ネ ク タ
♦ Digilent FX2 ア ド オン カー ド と の互換性
•
高速差動 I/O コ ネ ク タ
♦ レ シーバ : デー タ チ ャ ネル 6 個ま たは ク ロ ッ ク が付いたデー タ チ ャ ネル 5 個
♦
ト ラ ン ス ミ ッ タ : デー タ チ ャ ネル 6 個ま たは ク ロ ッ ク が付いたデー タ チ ャ ネル 5 個
♦ LVDS、 RSDS、 mini-LVDS を含む複数の差動 I/O 規格のサポー ト
♦ 最大 24 個のシ ン グルエン ド I/O のサポー ト
♦ 34 コ ン ダ ク タ ケーブルの使用
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Spartan-3A/3AN ス タ ー タ キ ッ ト ボー ド
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第 1 章 : 概要
•
Digilent 社ペ リ フ ェ ラ ル モジ ュ ール用 6 ピ ン拡張コ ネ ク タ 2 つ
•
SPI ベース 4 出力 DA コ ンバー タ (DAC)
•
SPI ベース 2 入力 AD コ ンバー タ (ADC) ( プ ロ グ ラ マブル プ リ ア ンプ付 き )
•
デジ タ ル I/O ピ ン を使用 し た ス テ レ オ オーデ ィ オ ジ ャ ッ ク
•
ChipScopeTM SoftTouch デバ ッ グ ポー ト
•
プ ッ シ ュ ボ タ ン軸付 き ロー タ リ ー エン コーダ
•
LED 8 個
•
スラ イ ド スイ ッチ 4 個
•
プッ シュボタン ス イ ッチ 4 個
シ ス テム レ ベルでの変更
Spartan-3A/3AN ス タ ー タ キ ッ ト ボー ド の機能を提供す る ため、 シ ス テ ム レ ベルでの変更が加え
ら れてい ます。
多様な コ ン フ ィ ギ ュ レーシ ョ ン方法
通常、 FPGA アプ リ ケーシ ョ ンでは コ ン フ ィ ギ ュ レーシ ョ ン イ メ ージの格納に不揮発性 メ モ リ を 1
つだけ使用 し ます。 典型的な Spartan-3AN 不揮発性 FPGA アプ リ ケーシ ョ ン では、 外部 メ モ リ は
不要です。 ス タ ー タ キ ッ ト ボー ド では、 Spartan-3A お よ び Spartan-3AN FPGA の新 し い機能を紹
介す る ために、コ ン フ ィ ギ ュ レーシ ョ ン メ モ リ ソ ース を 4 つ使用 し てい ます。こ れ ら の メ モ リ ソ ー
スは同時に動作 し ます。 コ ン フ ィ ギ ュ レーシ ョ ン フ ァ ン ク シ ョ ンが余分にあ る ため、ス タ ー タ キ ッ
ト ボー ド は通常の FPGA アプ リ ケーシ ョ ン よ り も 複雑です。
ス タ ー タ キ ッ ト ボー ド には、USB ベース のオン ボー ド JTAG プ ロ グ ラ ム イ ン タ ーフ ェ イ ス も 含ま
れてい ます。 オ ンチ ッ プ回路であ る ため、 デバ イ ス のプ ロ グ ラ ムは簡略化 さ れ ます。 典型的な アプ
リ ケーシ ョ ンでは、 JTAG プ ロ グ ラ ムのハー ド ウ ェ アは、 オフ ボー ド ま たはザ イ リ ン ク ス プ ラ ッ ト
フ ォーム ケーブル USB の よ う な別個のプ ロ グ ラ ミ ン グ モジ ュ ールに存在 し ます。
ア プ リ ケーシ ョ ン で使用する電圧
Spartan-3A/3AN FPGA は、 通常 1.2V お よ び 3.3V の 2 つの電力供給 レ ールを使用 し て動作 し ま
す。 Spartan-3A/3AN ス タ ー タ キ ッ ト ボー ド には、 National Semiconductor 社の ト リ プル出力 レ
ギ ュ レー タ が搭載 さ れてい ます。 こ れは、 Spartan-3 ジ ェ ネ レーシ ョ ン FPGA 用に開発 さ れた も の
です。 こ の レ ギ ュ レー タ は、ほ と ん ど の ス タ ン ド ア ロ ンの FPGA アプ リ ケーシ ョ ンに使用で き ます。
Spartan-3A/3AN ス タ ー タ キ ッ ト のデザイ ン例
Spartan-3A/3AN ス タ ー タ キ ッ ト のデザ イ ン例を示す Web ページにア ク セ ス し て、 ス タ ー タ キ ッ
ト ボー ド 用に開発 さ れた最新のアプ リ ケーシ ョ ン を ダ ウ ン ロー ド し て使用 し て く だ さ い。
•
Spartan-3A ス タ ー タ キ ッ ト のデザ イ ン例の Web ページ
japan.xilinx.com/products/boards/s3astarter/reference_designs.htm
こ のページには、 継続的にデザ イ ンが追加 さ れてい ます。 ま た最新の ソ フ ト ウ ェ ア リ リ ース に合わ
せてアプ リ ケーシ ョ ン も ア ッ プデー ト さ れてい ます。 次に、 デザ イ ン例の一部を示 し ます。
•
Spartan-3A/3AN ス タ ー タ キ ッ ト のサンプル デザ イ ンの概要
japan.xilinx.com/products/boards/s3astarter/reference_designs.htm#demo
Spartan-3A/3AN ス タ ー タ キ ッ ト ボー ド
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Spartan-3 ジ ェ ネ レーシ ョ ン ス タ ー タ キ ッ ト ボー ド の選択
ボー ド と 共に提供 さ れ る サンプル デザ イ ンについて説明 し ます。 設定方法や動作方法、 マルチ
ブー ト お よ び一時停止モー ド の評価、 お よ び手法の詳細 も 含まれてい ます。
•
初期設定の フ ラ ッ シ ュ プ ロ グ ラ ムの復元
japan.xilinx.com/products/boards/s3astarter/reference_designs.htm#out
ス タ ー タ キ ッ ト ボー ド の概要お よ び初期状態への復元方法が説明 さ れてい ま す。 ZIP フ ァ イ
ルには、 ボー ド が配布 さ れ る 前に フ ラ ッ シ ュ メ モ リ にあ ら か じ めプ ロ グ ラ ム さ れてい る MCS
フ ァ イ ル も 含まれてい ます。 PDF フ ァ イ ルには、通常の使用中に コ ン フ ィ ギ ュ レーシ ョ ン メ モ
リ が上書 き さ れて し ま っ た よ う な場合に、 こ れ ら の MCS フ ァ イ ルを使用 し てボー ド を初期設
定に復元す る 方法が示 さ れてい ます。
•
Spartan-3A/3AN ス タ ー タ キ ッ ト ボー ド 検証デザ イ ン
japan.xilinx.com/products/boards/s3astarter/reference_designs.htm#test
こ のサンプルには、 ボー ド のテ ス ト 仕様お よ びテ ス ト デザ イ ンが含まれてい ます。 こ のデザ イ
ンは、 初期ボー ド の検証中に使用 さ れた も ので、 フ ァ ン ク シ ョ ンの一部は製品テ ス ト 中に使用
さ れ ます。 ボー ド が予期どお り に動作 し ない場合は、 こ のサ ン プルを使用 し て検証 し ます。 デ
ザ イ ン フ ァ イ ルは、 こ の目的以外で も 一般的に使用で き ます。 こ の ZIP フ ァ イ ルには、 デザ イ
ン ソ ース、 実行ス ク リ プ ト 、 その結果 コ ンパ イ ル さ れた フ ァ イ ルが含まれてい ます。
•
ST マ イ ク ロ エ レ ク ト ロ ニ ク ス社製 M29DW323DT パ ラ レル NOA フ ラ ッ シ ュ のプ ロ グ ラ マ
japan.xilinx.com/products/boards/s3astarter/reference_designs.htm#parallel_flash_programmer
こ のデザ イ ンでは、 Spartan-3A ま たは Spartan-3AN FPGA を 32Mb の ST マ イ ク ロ エ レ ク ト
ロ ニ ク ス 社製 M29DW323DT パ ラ レ ル NOR フ ラ ッ シ ュ メ モ リ のプ ロ グ ラ マに変換 し ま す。
こ の メ モ リ は、オプシ ョ ンで FPGA の コ ン フ ィ ギ ュ レーシ ョ ン イ メ ージ を格納 し 、ま た FPGA
に イ ンプ リ メ ン ト さ れてい る その他のアプ リ ケーシ ョ ンに対 し て汎用の不揮発性ス ト レージ を
提供 し ます。 こ のアプ リ ケーシ ョ ンでは、 単純な タ ー ミ ナル プ ロ グ ラ ム を使用 し て次の機能を
提供 し ます。
♦
メ モ リ の一部ま たは全部消去
♦ 内容検証のための メ モ リ の読み出 し
♦ 標準の MCS フ ァ イ ルを使用 し た完全 コ ン フ ィ ギ ュ レーシ ョ ン イ メ ージのダ ウ ン ロ ー ド
♦ 個別バ イ ト の手動プ ロ グ ラ ム
♦ デバ イ ス識別子お よ び 64 ビ ッ ト の固有デバ イ ス番号
•
Spartan-3A/3AN Device DNA リ ーダー
japan.xilinx.com/products/boards/s3astarter/reference_designs.htm#dna_reader
こ のデザ イ ンでは、 PicoBlazeTM プ ロ セ ッ サ を使用 し て各 Spartan-3A/3AN に埋め込まれてい
る 固有の Device DNA 識別子を読み出 し て、 LCD 画面に表示 し ます。
Spartan-3 ジ ェ ネ レ ーシ ョ ン ス タ ー タ キ ッ ト ボー ド の選択
Spartan-3A お よ び Spartan-3AN ス タ ー タ キ ッ ト ボー ド は、 Spartan-3A/3AN FPGA ア プ リ ケー
シ ョ ンのプ ロ ト タ イ プに最適です。 ただ し 、 要件が特殊な場合は、 ザ イ リ ン ク スお よ びサー ド パー
テ ィ でその要件に最適な開発ボー ド を提供 し ます。
Spartan-3A/3AN FPGA の機能 と エ ンべデ ッ ド プ ロ セ ッ シ ング機能
Spartan-3A/3AN ス タ ー タ キ ッ ト ボー ド は、 Spartan-3A お よ び Spartan-3AN FPGA フ ァ ミ リ 特有
の機能を備え た、 エ ンベデ ッ ド プ ロ セ ッ シ ン グの アプ リ ケーシ ョ ン の開発に便利な開発ボー ド で
す。 こ のボー ド は、 次の機能を備え てい ます。
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Spartan-3A/3AN ス タ ー タ キ ッ ト ボー ド
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第 1 章 : 概要
•
Spartan-3AN 特有の機能
♦ 内部 SPI フ ラ ッ シ ュ をに よ る 不揮発性 コ ン フ ィ ギ ュ レーシ ョ ン
•
Spartan-3A/3AN 特有の機能
♦ パ ラ レ ル NOR フ ラ ッ シ ュ コ ン フ ィ ギ ュ レーシ ョ ン
♦ ST マ イ ク ロ エ レ ク ト ロ ニ ク ス社ま たは Atmel 社の DataFlash アーキ テ ク チ ャ を使用 し た
SPI シ リ アル フ ラ ッ シ ュ コ ン フ ィ ギ ュ レーシ ョ ン
♦ パ ラ レ ル NOR お よ び SPI シ リ アル フ ラ ッ シ ュ PROM か ら のマルチブー ト FPGA コ ン
フ ィ ギ ュ レーシ ョ ン
•
エンベデ ッ ド 開発
♦ MicroBlaze 32 ビ ッ ト エンベデ ッ ド RISC プ ロ セ ッ サ
♦ PicoBlaze 8 ビ ッ ト エンベデ ッ ド コ ン ト ロ ー ラ
•
一時停止モー ド (SUSPEND モー ド ) を使用 し た消費電力管理
•
DDR2 SDRAM メ モ リ イ ン タ ーフ ェ イ ス
その他の Spartan-3 ジ ェ ネ レーシ ョ ン開発ボー ド
Spartan-3A/3AN ス タ ー タ キ ッ ト ボー ド では、 Spartan-3A お よ び Spartan-3AN FPGA フ ァ ミ リ お
よ びザ イ リ ン ク ス ISETM 開発 ソ フ ト ウ ェ アの完全機能が示 さ れます。
Spartan-3E FPGA フ ァ ミ リ 特定の開発ボー ド には、 Spartan-3E の ス タ ー タ キ ッ ト ボー ド を使用 し
て く だ さ い。 電源を含め る か ど う かに よ っ て、 注文 コ ー ド が異な り ます。
•
Spartan-3E ス タ ー タ キ ッ ト ボー ド (HS-SPAR3E-SK_xx)
japan.xilinx.com/s3estarter
MicroBlaze の開発には、 XC3S1600E エンべデ ッ ド 開発ボー ド を使用 し て く だ さ い。
•
XC3S1600E エンべデ ッ ド 開発ボー ド (DO-SP3E1600E-DK-UNI-G)
japan.xilinx.com/sp3e1600e
PCI ExpressTM アプ リ ケーシ ョ ンには、Spartan-3 PCI Express ス タ ー タ キ ッ ト を使用 し て く だ さ い。
•
Spartan-3 PCI Express ス タ ー タ キ ッ ト (HW-S3PCIE-DK)
japan.xilinx.com/s3pcie
Spartan-3 FPGA の単純なアプ リ ケーシ ョ ンには、 基本的な Spartan-3 ス タ ー タ キ ッ ト ボー ド を使
用 し て く だ さ い。
•
Spartan-3 ス タ ー タ キ ッ ト (DO-SPAR3-DK)
japan.xilinx.com/s3starter
ま た、 ザ イ リ ン ク ス パー ト ナーの開発ボー ド も 使用で き ます。
•
Spartan-3 お よ び Spartan-3E ボー ド の検索
japan.xilinx.com/products/devboards/index.htm
Spartan-3A および Spartan-3AN FPGA
Spartan-3AN FPGA プ ラ ッ ト フ ォームは、 Spartan-3A FPGA プ ラ ッ ト フ ォーム と ピ ン の互換性を
持つ不揮発性バージ ョ ンです。 Spartan-3AN FPGA では、Spartan-3A FPGA な ど の同 じ 外部プ ロ グ
ラ ム ソ ー ス がサポー ト さ れ ますが、 内部 SPI フ ラ ッ シ ュ プ ロ グ ラ ム モー ド が追加 さ れてい ます。
内部 SPI フ ラ ッ シ ュ は、 ユーザー デー タ の格納に も 使用で き ます。 Spartan-3A/3AN ス タ ー タ キ ッ
Spartan-3A/3AN ス タ ー タ キ ッ ト ボー ド
ユーザー ガ イ ド
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関連情報
ト ボー ド では、 外部 と Spartan-3AN 内部の両方の コ ン フ ィ ギ ュ レーシ ョ ン オプシ ョ ンがサポー ト
さ れてい ます。
Spartan-3A FPGA では VCCAUX に 2.5V ま たは 3.3V のいずれかを使用で き ますが、 Spartan-3AN
では 3.3V にす る 必要が あ り ま す。 Spartan-3A/3AN ス タ ー タ キ ッ ト ボー ド では、 デ フ ォ ル ト の
3.3V が使用 さ れてい ます。
Spartan-3A お よ び Spartan-3AN FPGA には、 そ れぞれマ ニ ュ ア ルが あ り ま す。 ザ イ リ ン ク ス の
Web ページにて、 最新のバージ ョ ン を確認 し て く だ さ い。
•
Spartan-3A FPGA
♦ Web ページ
japan.xilinx.com/spartan3a
♦ デー タ シー ト
japan.xilinx.com/bvdocs/publications/ds529.pdf
♦ エラ ッ タ
japan.xilinx.com/xlnx/xweb/xil_publications_display.jsp?category=-1212251
♦ その他のマニ ュ アル
japan.xilinx.com/xlnx/xweb/xil_publications_display.jsp?category=-1212246
•
Spartan-3AN FPGA
♦ Web ページ
japan.xilinx.com/spartan3an
♦ デー タ シー ト
japan.xilinx.com/bvdocs/publications/ds557.pdf
♦ エラ ッ タ
japan.xilinx.com/xlnx/xweb/xil_publications_display.jsp?category=-1212871
♦ その他のマニ ュ アル
japan.xilinx.com/xlnx/xweb/xil_publications_display.jsp?category=-1212828
関連情報
詳細については、 次の リ ン ク 先を参照 し て く だ さ い。
•
Spartan-3A/3AN ス タ ー タ キ ッ ト ボー ド
japan.xilinx.com/s3astarter
♦ Spartan-3A/3AN リ ビ ジ ョ ン D ス タ ー タ キ ッ ト ユーザー ガ イ ド
japan.xilinx.com/bvdocs/userguides/j_ug334.pdf
♦ Spartan-3A リ ビ ジ ョ ン C ス ター タ キ ッ ト ユーザー ガ イ ド
japan.xilinx.com/bvdocs/userguides/j_ug330.pdf
♦ ユーザー制約フ ァ イ ル (UCF) の例
japan.xilinx.com/products/boards/s3astarter/files/s3astarter.ucf
♦ ボー ド の回路図 (注釈付 き )
japan.xilinx.com/products/boards/s3astarter/s3astarter_schematic.pdf
♦ BOM (部品表) リ ス ト
japan.xilinx.com/products/boards/s3astarter/s3astarter_bom.xls
♦ デザ イ ン例への リ ン ク
japan.xilinx.com/products/boards/s3astarter/reference_designs.htm
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第 1 章 : 概要
•
ザ イ リ ン ク ス MicroBlaze ソ フ ト プ ロ セ ッ サ
japan.xilinx.com/microblaze
•
ザ イ リ ン ク ス PicoBlaze ソ フ ト プ ロ セ ッ サ
japan.xilinx.com/picoblaze
•
ザ イ リ ン ク ス エンベデ ッ ド 開発キ ッ ト
japan.xilinx.com/ise/embedded_design_prod/platform_studio.htm
•
ザ イ リ ン ク ス ソ フ ト ウ ェ ア チ ュ ー ト リ アル
japan.xilinx.com/support/techsup/tutorials/
•
テ ク ニ カル サポー ト
japan.xilinx.com/support
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第2章
ス イ ッ チ、 ボ タ ン、 ロー タ リ ー ノ ブ
スラ イ ド スイ ッチ
配置場所お よび ラ ベル
SpartanTM-3A/3AN ス タ ー タ キ ッ ト ボー ド には、図 2-1 に示す よ う に、 4 つの ス ラ イ ド ス イ ッ チが
あ り ます。 配置場所はボー ド の右下隅で、 SW3 か ら SW0 の ラ ベルが付いてい ます。 一番左が SW3
で、 一番右が SW0 です。
HIGH, ‘1’
LOW, ‘0’
SW3
(T9)
SW2
(U8)
SW1
(U10)
SW0
(V8)
UG330_c2_01_021507
図 2-1 : 4 つのス ラ イ ド ス イ ッ チ
動作
ス イ ッ チがオン (上) の と き は、 FPGA ピ ンは 3.3V の ロ ジ ッ ク High に接続 さ れ、 オ フ (下) の と き
はグ ラ ン ド の ロ ジ ッ ク Low に接続 さ れます。 こ れ ら の ス イ ッ チでは、 通常 2ms ほ ど の機械的なバ
ウ ン ス が発生 し ます。 ア ク テ ィ ブなデバ ウ ン ス回路はあ り ませんが、 ボー ド でプ ロ グ ラ ム さ れてい
る FPGA デザ イ ンに容易に追加で き ます。
UCF ロ ケーシ ョ ン制約
図 2-2 に、 各ス ラ イ ド ス イ ッ チの I/O ピ ン割 り 当て と I/O 規格を指定す る UCF 制約を示 し ます。
PULLUP 抵抗は必要あ り ませんが、 使用す る と ス イ ッ チの遷移中に入力値が定義 さ れます。
Spartan-3A/3AN ス タ ー タ キ ッ ト ボー ド
ユーザー ガ イ ド
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27
R
SUSPEND ス イ ッ チ
NET
NET
NET
NET
"SW<0>"
"SW<1>"
"SW<2>"
"SW<3>"
LOC
LOC
LOC
LOC
=
=
=
=
"V8" |
"U10"|
"U8" |
"T9" |
IOSTANDARD
IOSTANDARD
IOSTANDARD
IOSTANDARD
=
=
=
=
LVTTL
LVTTL
LVTTL
LVTTL
|
|
|
|
PULLUP
PULLUP
PULLUP
PULLUP
;
;
;
;
図 2-2 : ス ラ イ ド ス イ ッ チの UCF 制約
SUSPEND ス イ ッ チ
SUSPEND ス ラ イ ド ス イ ッ チ (図 2-3) は、 FPGA の SUSPEND 入力ピ ンに直接接続 さ れます。 一
時停止 (SUSPEND) モー ド を FPGA アプ リ ケーシ ョ ン で イ ネーブルに し た場合に、 こ の ス イ ッ チ
を SUSPEND に設定す る と FPGA で こ のモー ド が イ ネーブルに さ れ ま す。 こ の ス イ ッ チ を RUN
に戻す と 、 FPGA では一時停止モー ド にな る 前の状態の動作に戻 り ます。 一時停止モー ド を イ ネー
ブルにす る と 、 FPGA が こ のモー ド であ る こ と を示すために AWAKE ピ ン が保持 さ れ ま す。 詳細
は、 34 ページの 「AWAKE LED」 を参照 し て く だ さ い。
RUN
SUSPEND
UG334_c2_03_052407
図 2-3 : SUSPEND ス イ ッ チ
一時停止モード を イ ネーブルにする には、 図 2-4 に示すコ ン フ ィ ギュ レ ーショ ン 文字列を ユーザー
制約フ ァ イ ル (UCF) に追加し ま す。 ア プリ ケ ーショ ン でこ のモード を イ ネーブルにし な い場合は、
SUSPEND ス イ ッ チによ る デザイ ン への影響はなく 、 AWAKE ピ ン は汎用 I/O と し て使用でき ま す。
CONFIG ENABLE_SUSPEND = “FILTERED” ;
図 2-4 : 一時停止モー ド を イ ネーブルにする UCF 制約
一時停止モー ド の詳細は、 次のアプ リ ケーシ ョ ン ノ ー ト を参照 し て く だ さ い。
•
28
アプ リ ケーシ ョ ン ノ ー ト XAPP480 : 『Using Suspend Mode in Spartan-3 Generation FPGAs』
japan.xilinx.com/bvdocs/appnotes/xapp480.pdf
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第 2 章 : ス イ ッ チ、 ボ タ ン、 ロー タ リ ー ノ ブ
プ ッ シュ ボタ ン スイ ッチ
配置場所お よび ラ ベル
Spartan-3A/3AN ス タ ー タ キ ッ ト ボー ド には、 図 2-5 に示す よ う に、 4 つの モー メ ン タ リ 動作型
プ ッ シ ュ ボ タ ン ス イ ッ チがあ り ます。 ボー ド の右下隅に配置 さ れてお り 、それぞれ BTN_NORTH、
BTN_EAST、 BTN_SOUTH、 BTN_WEST の ラ ベルが付いてい ます。 プ ッ シ ュ ボ タ ンに接続 し た
FPGA ピ ン を図 2-5 のか っ こ 内に、 UCF を図 2-7 に示 し ます。
䊨䊷䉺䊥㩷䊒䉾䉲䊠㩷䊗䉺䊮㩷䉴䉟䉾䉼
BTN_NORTH
(T14)
ROT_A: (T13) ౝㇱ䊒䊦䉝䉾䊒䈏ᔅⷐ
ROT_B: (R14) ౝㇱ䊒䊦䉝䉾䊒䈏ᔅⷐ
ROT_CENTER: (R13) ౝㇱ䊒䊦䉻䉡䊮䈏ᔅⷐ
BTN_WEST
(U15)
BTN_EAST
(T16)
BTN_SOUTH
(T15)
UG334_c2_05_052407
メモ :
1. ラ ベルが BTN_ で始 ま る プ ッ シ ュ ボ タ ン入力にはすべて、 内部プルダ ウ ン抵抗が必要です。
図 2-5 : ロ ータ リ ー プ ッ シュ ボタ ン スイ ッ チの周囲に配置さ れた 4 つのプ ッ シュ ボタ ン スイ ッ チ
動作
プ ッ シ ュ ボ タ ン を押す と 、 図 2-6 に示す よ う に、 対応す る FPGA ピ ンが 3.3V に接続 さ れます。 ボ
タ ン を押 さ ない場合は、 FPGA ピ ン内のプルダ ウ ン抵抗を使用 し て、 ロ ジ ッ ク Low が生成 さ れ ま
す。 図 2-7 に、 UCF でプルダ ウ ン抵抗を指定す る 方法を示 し ます。 プ ッ シ ュ ボ タ ンには、 ア ク テ ィ
ブなデバ ウ ン ス回路はあ り ません。
3.3V
䊒䉾䉲䊠㩷䊗䉺䊮
㪝㪧㪞㪘㩷㪠㪆㪦㩷䊏䊮
BTN_* 信号
UG230_c2_03_021206
図 2-6 : FPGA 入力ピ ン内のプルダウン抵抗を必要 と する プ ッ シ ュ ボ タ ン ス イ ッ チ
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ロー タ リ ー プ ッ シ ュ ボ タ ン ス イ ッ チ
PROG_B プ ッ シ ュ ボ タ ン ス イ ッ チ
34 ページの図 2-14 に示す よ う に、 PROG_B プ ッ シ ュ ボ タ ン ス イ ッ チは FPGA の コ ン フ ィ ギ ュ
レーシ ョ ン回路の一部です。 詳細は、 45 ページの 「PROM プ ッ シ ュ ボ タ ン ス イ ッ チ」 を参照 し て
く だ さ い。
UCF ロ ケーシ ョ ン制約
図 2-7 に、 4 つのプ ッ シ ュ ボ タ ン ス イ ッ チの I/O ピ ン割 り 当て と I/O 規格を指定す る UCF 制約を
示 し ます。
NET
NET
NET
NET
"BTN_EAST"
"BTN_NORTH"
"BTN_SOUTH"
"BTN_WEST"
LOC
LOC
LOC
LOC
=
=
=
=
"T16"
"T14"
"T15"
"U15"
|
|
|
|
IOSTANDARD
IOSTANDARD
IOSTANDARD
IOSTANDARD
=
=
=
=
LVTTL
LVTTL
LVTTL
LVTTL
|
|
|
|
PULLDOWN
PULLDOWN
PULLDOWN
PULLDOWN
;
;
;
;
図 2-7 : プ ッ シ ュ ボ タ ン ス イ ッ チの UCF 制約
ロー タ リ ー プ ッ シ ュ ボ タ ン ス イ ッ チ
配置場所お よび ラ ベル
ロ ータ リ ー プッ シュ ボタ ン ス イ ッ チは、 29 ページ の図 2-5 に示すよ う に、 4 つのプッ シ ュ ボタ
ン ス イ ッ チの中央に配置さ れて いま す。 こ のス イ ッ チから は出力が 3 つ生成さ れま す。 生成さ れる
のは、 軸エン コ ーダ出力であ る ROT_A およ び ROT_B と 中央のプッ シュ ボタ ン ス イ ッ チ ROT_
CENTER です。
動作
ロ ータ リ ー プッ シ ュ ボタ ン ス イ ッ チは、 2 つの異な る 機能を 合わせ持っ ていま す。 ス イ ッ チ軸を
回転する と 、 回転時に値が出力さ れま す。 ま た 、 プッ シ ュ ボタ ン ス イ ッ チのよ う に押すこ と も で
き ま す。
プ ッシュ ボタン スイ ッチ
ロ ー タ リ ー /プ ッ シ ュ ボ タ ン ス イ ッ チの ノ ブを押す と 、 図 2-8 に示す よ う に、 対応す る FPGA ピ ン
が 3.3V に接続 さ れます。 FPGA ピ ン内の内部プルダ ウ ン抵抗を使用 し て、 ロ ジ ッ ク Low を生成 し
ます。 図 2-11 に、 UCF でプルダ ウ ン抵抗を指定する 方法を示 し ます。 プ ッ シ ュ ボ タ ンには、 ア ク
テ ィ ブなデバ ウ ン ス回路はあ り ません。
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第 2 章 : ス イ ッ チ、 ボ タ ン、 ロー タ リ ー ノ ブ
䊨䊷䉺䊥䊷㪆䊒䉾䉲䊠㩷䊗䉺䊮
㪝㪧㪞㪘㩷㪠㪆㪦㩷䊏䊮
3.3V
㪩㪦㪫㪶㪚㪜㪥㪫㪜㪩㩷ାภ
UG230_c2_05_021206
図 2-8 : FPGA 入力ピ ン内のプルア ッ プ抵抗を必要 と する プ ッ シ ュ ボ タ ン ス イ ッ チ
ロー タ リ ー軸エ ン コ ーダ
ロ ー タ リ 軸エ ン コ ーダは中央の軸に接続 し た カ ムの よ う な働 き を し ます。 軸が回転 し て、 図 2-9 に
示す よ う に、 2 つの プ ッ シ ュ ボ タ ン ス イ ッ チを操作 し ます。 軸の回転方向に よ り 、 ど ち ら の ス イ ッ
チが先にオープンす る かが決ま り ます。 同様に、回転 し 続け る と 、開いていた ス イ ッ チが先に ク ロ ー
ズ し ます。 軸が静止 し た状態 (デテ ン ト 位置) では、 ど ち ら の ス イ ッ チ も 閉 じ ます。
FPGA
Vcc o
A= ‘0’
Vcc o
B= ‘1’
GN D
UG230_c2_06_030606
図 2-9 : 基本的な ロー タ リ ー軸エ ン コ ーダ回路の例
ス イ ッ チは ク ロ ーズす る と グ ラ ン ド に接続 さ れ、 ロ ジ ッ ク Low が生成 さ れます。 ス イ ッ チがオープ
ンの と き は、FPGA ピ ン内のプルア ッ プ抵抗に よ り 信号が ロ ジ ッ ク High にプルア ッ プ さ れます。 図
2-11 の UCF 制約に、 プルア ッ プ抵抗の定義方法を示 し ます。
「A」 お よ び 「B」 入力をデ コ ー ド す る FPGA 回路は単純ですが、 入力への機械的な ス イ ッ チ ノ イ
ズ ( チ ャ タ リ ン グ ) を考慮に入れ る 必要があ り ます。 図 2-10 に示す よ う に、 チ ャ タ リ ン グは回転数
や、 回転方向の誤認を引 き 起 こ し ます。
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個別の LED
A
B
UG230_c2_07_030606
図 2-10 : ロー タ リ 軸エ ン コ ーダの出力で発生する機械的チ ャ タ リ ング
UCF ロ ケーシ ョ ン制約
図 2-11 に、 ロ ー タ リ ー エン コーダお よ びプ ッ シ ュ ボ タ ン ス イ ッ チの I/O ピ ン割 り 当て、 I/O 規格、
お よ びプルア ッ プ/プルダ ウ ン抵抗を指定す る UCF 制約を示 し ます。
NET "ROT_A"
LOC = "T13" | IOSTANDARD = LVTTL | PULLUP
;
NET "ROT_B"
LOC = "R14" | IOSTANDARD = LVTTL | PULLUP
;
NET "ROT_CENTER" LOC = "R13" | IOSTANDARD = LVTTL | PULLDOWN ;
図 2-11 : ロー タ リ ー プ ッ シ ュ ボ タ ン ス イ ッ チの UCF 制約
個別の LED
配置場所お よび ラ ベル
Spartan-3A/3AN ス タ ー タ キ ッ ト ボー ド には、 図 2-12 に示す よ う に、 表面実装 さ れた LED が 8
個あ り 、 ス ラ イ ド ス イ ッ チの上に配置 さ れてい ます。 左か ら 順に、 LED7 か ら LED0 の ラ ベルが付
いてい ます。
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LED0: (R20)
LED1: (T19)
LED2: (U20)
LED3: (U19)
LED4: (V19)
LED5: (V20)
LED6: (Y22)
LED7: (W21)
第 2 章 : ス イ ッ チ、 ボ タ ン、 ロー タ リ ー ノ ブ
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図 2-12 : 8 個の LED
動作
各 LED は、 一端がグ ラ ン ド に、 も う 一端が 390Ω 電流制限抵抗を 介し て デバイ ス のピ ン に接続さ れ
ていま す。 それぞれの LED を 点灯さ せる には、 対応する FPGA の制御信号を High に駆動し ま す。
FPGA を ま だ コ ン フ ィ ギ ュ レーシ ョ ン し ていない場合は、 コ ン フ ィ ギ ュ レーシ ョ ン中にプルア ッ プ
抵抗を イ ネーブルにす る ために LED の点灯が暗 く な る 可能性があ り ます。 FPGA の PUDC_B ピ ン
は、 ボー ド のグ ラ ン ド に接続 さ れます。
UCF ロ ケーシ ョ ン制約
図 2-13 に、 4 つのプ ッ シ ュ ボ タ ン ス イ ッ チの I/O ピ ン割 り 当て、 I/O 規格、 出力 ス ルー レ ー ト 、
お よ び出力駆動電流を指定す る UCF 制約を示 し ます。
NET
NET
NET
NET
NET
NET
NET
NET
"LED<7>"
"LED<6>"
"LED<5>"
"LED<4>"
"LED<3>"
"LED<2>"
"LED<1>"
"LED<0>"
LOC
LOC
LOC
LOC
LOC
LOC
LOC
LOC
=
=
=
=
=
=
=
=
"W21"
"Y22"
"V20"
"V19"
"U19"
"U20"
"T19"
"R20"
|
|
|
|
|
|
|
|
IOSTANDARD
IOSTANDARD
IOSTANDARD
IOSTANDARD
IOSTANDARD
IOSTANDARD
IOSTANDARD
IOSTANDARD
=
=
=
=
=
=
=
=
LVTTL
LVTTL
LVTTL
LVTTL
LVTTL
LVTTL
LVTTL
LVTTL
|
|
|
|
|
|
|
|
SLEW
SLEW
SLEW
SLEW
SLEW
SLEW
SLEW
SLEW
=
=
=
=
=
=
=
=
QUIETIO
QUIETIO
QUIETIO
QUIETIO
QUIETIO
QUIETIO
QUIETIO
QUIETIO
|
|
|
|
|
|
|
|
DRIVE
DRIVE
DRIVE
DRIVE
DRIVE
DRIVE
DRIVE
DRIVE
=
=
=
=
=
=
=
=
4
4
4
4
4
4
4
4
;
;
;
;
;
;
;
;
図 2-13 : 8 個の LED の UCF 制約
オプ シ ョ ンの LED
Spartan-3A/3AN ス タ ー タ キ ッ ト ボー ド では、 図 2-14 に示す よ う にオプシ ョ ンの LED が 2 つ提
供 さ れてい ます。 アプ リ ケーシ ョ ンで使用す る 機能に よ っ ては、 こ れ ら の LED 接続はユーザー I/O
ピ ン と し て も 使用で き ます。
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オプ シ ョ ンの LED
㪝㪧㪞㪘㩷㪧㪩㪦㪞㪶㪙㩷䊏䊮
(㪝㪧㪞㪘㩷䉕䊥䉶䉾䊃㪆䊒䊨䉫䊤䊛䈜䉎䈫䈐䈮᛼䈚䉁䈜䇯)
FPGA_INIT_B
(W21)
FPGA_AWAKE
(AB15)
RED
YELLOW
YELLOW
㪝㪧㪞㪘㩷㪛㪦㪥㪜㩷䊏䊮
㩿㪝㪧㪞㪘㩷䈱䉮䊮䊐䉞䉩䊠䊧䊷䉲䊢䊮䈏ቢੌ䈜䉎䈫ὐἮ䈚䉁䈜䇯㪀
GREEN
UG334_c2_14_052407
図 2-14 : AWAKE および INIT_B LED
AWAKE LED
黄色の AWAKE LED は、 FPGA の AWAKE ピ ンに接続 さ れ、 ビ ッ ト ス ト リ ームで FPGA の一時
停止モー ド が イ ネーブルに さ れた場合に使用 さ れ ます。 こ のモー ド を使用 し ない場合は、 こ の ピ ン
はユーザー I/O と し て使用で き ます。
FPGA を ま だ コ ン フ ィ ギ ュ レーシ ョ ン し ていない場合は、 コ ン フ ィ ギ ュ レーシ ョ ン中にプルア ッ プ
抵抗が イ ネーブルに さ れ る ため、 こ の ピ ンの点灯が暗 く な る 可能性があ り ます。 FPGA の PUDC_B
ピ ンは、 ボー ド のグ ラ ン ド に接続 さ れます。
アプ リ ケーシ ョ ン で AWAKE_LED を点灯す る には、 AWAKE ピ ン を High に駆動 し ます。
INIT_B LED
赤色の INIT_B LED は、 次の よ う に動作 し ます。
•
電源投入時ま たは PROG_B ボ タ ン を押 し た と き に、 FPGA で コ ン フ ィ ギ ュ レーシ ョ ン メ モ リ
が消去 さ れてい る 間点滅 し ます。
•
コ ン フ ィ ギ ュ レーシ ョ ンでエ ラ ーが発生 し た場合に、 FPGA の DONE LED は点灯せずに
INIT_B LED が点灯 し ます。 こ れに よ り 、 FPGA で コ ン フ ィ ギ ュ レーシ ョ ンが正 し く 完了 し な
かっ た こ と が示 さ れます。
•
FPGA で コ ン フ ィ ギ ュ レーシ ョ ンが完了す る と 、 INIT_B ピ ンは汎用のユーザー I/O ピ ン と し
て使用で き ます。 INIT_B を駆動す る 信号がない場合は、 プルダ ウ ン抵抗が付いた入力ピ ン と
し て定義 さ れます。 こ の場合、 LED がわずかに点灯す る 場合があ り ます。 LED は、 INIT_B ピ
ン を High に駆動す る と オ フ にな り 、 Low に駆動する と 点灯 し ます。
•
リ ー ド バ ッ ク CRC 機能を使用す る 場合、 INIT_B ピ ンは保持 さ れて コ ン フ ィ ギ ュ レーシ ョ ン
後に CRC エ ラ ーを示 し ます。 こ の よ う なエ ラ ーが発生す る 場合、 FPGA で INIT_B が Low に
駆動 さ れ、 LED が点灯 し ます。
コ ン フ ィ ギ ュ レーシ ョ ン後に INIT_B ピ ン を ユーザー I/O ピ ン と し て使用す る 場合は、ピ ン を Low
に駆動 し て LED を点灯 さ せ る か、High に駆動 し てオ フ に し ます。 44 ページの表 4-2 に示すジ ャ ン
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第 2 章 : ス イ ッ チ、 ボ タ ン、 ロー タ リ ー ノ ブ
パ J46 は、 「デ ィ ス エーブル」 ま たは 「 コ ン フ ィ ギ ュ レ ーシ ョ ン中 イ ネーブル」 のいずれかのモー
ド に設定す る 必要があ り ます。
ジ ャ ンパ J46 に 「常に イ ネーブル」 モー ド を設定す る と 、 ザ イ リ ン ク ス アプ リ ケーシ ョ ン ノ ー ト
XAPP694 『Reading User Data from Configuration PROMs』 に示す よ う に、 コ ン フ ィ ギ ュ レーシ ョ
ン後に FPGA でプ ラ ッ ト フ ォーム フ ラ ッ シ ュ PROM のデー タ が読み出 さ れます。
注意 : FPGA の INIT_B ピ ンは、プ ラ ッ ト フ ォ ーム フ ラ ッ シ ュ PROM の OE/RESET ピ ン に も 接続 さ れ ま
す。 ジ ャ ンパでプ ラ ッ ト フ ォ ーム フ ラ ッ シ ュ PROM が制御 さ れ る 場合に、 44 ページの表 4-2 のジ ャ ンパ
J46 が 「常に イ ネーブル」 に設定 さ れてい る と 、 INIT_B 信号に よ り PROM のア ク テ ィ ブ Low 出力 イ
ネーブル (OE) 入力 ま たはア ク テ ィ ブ High の RESET 入力が制御 さ れ ます。
•
アプ リ ケーシ ョ ン ノ ー ト XAPP694 : 『Reading User Data from Configuration PROMs』
japan.xilinx.com/bvdocs/appnotes/xapp694.pdf
UCF ロ ケーシ ョ ン制約
図 2-15 に、 オプシ ョ ン LED の I/O ピ ン割 り 当て、 I/O 規格、 出力スルー レー ト 、 お よ び出力駆動
電流を指定す る UCF 制約を示 し ます。 ENABLE_SUSPEND 制約は、FPGA_AWAKE LED を使用
す る ために NO に設定す る 必要があ り ます。
NET "FPGA_INIT_B" LOC = "V13" | IOSTANDARD = LVTTL | SLEW = QUIETIO | DRIVE = 4 ;
# The AWAKE LED is only available if Suspend mode is disabled
CONFIG ENABLE_SUSPEND = NO ;
NET "FPGA_AWAKE" LOC = "AB15" | IOSTANDARD = LVTTL | SLEW = QUIETIO | DRIVE = 4 ;
図 2-15 : オプ シ ョ ン LED の UCF 制約
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オプ シ ョ ンの LED
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第3章
ク ロ ッ ク ソ ース
概要
図 3-1 に示す よ う に、SpartanTM-3A/3AN ス タ ー タ キ ッ ト ボー ド では 3 つの主要 ク ロ ッ ク 入力 ソ ー
ス がサポー ト さ れてい ます。
•
オン ボー ド の 50MHz ク ロ ッ ク オシ レー タ
•
SMA コ ネ ク タ を介 し たオ フ ボー ド か ら の ク ロ ッ ク 供給。 ま たは、 FPGA で ク ロ ッ ク 信号ま た
は高速信号を生成 し て、 SMA コ ネ ク タ か ら 供給す る こ と も 可能。
•
CLK_AUX ソ ケ ッ ト に挿入 さ れた 133MHz オシ レー タ 。 オプシ ョ ンで別個の 8 ピ ン DIP ク
ロ ッ ク オシ レー タ を ソ ケ ッ ト に挿入可能 。
CLK_50MHZ
(E12)
CLK_AUX
(V12)
CLK_SMA
(U12)
UG334_c3_01_052407
図 3-1 : ス タ ー タ キ ッ ト ボー ド の ク ロ ッ ク ソ ース
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ク ロ ッ ク 接続
ク ロ ッ ク接続
各 ク ロ ッ ク 入力は、 それぞれグ ロ ーバル バ ッ フ ァ 入力に直接接続 さ れます。 表 3-1 に示す よ う に、
DCM に も 接続 さ れてい ます。
こ の DCM を常に使用で き る のは、 CLK_AUX ま たは CLK_SMA 入力のみです。 ただ し 、 こ れ ら
の入力は両方 と も ク ロ ッ ク 入力 と し て使用で き ます。
表 3-1 : ク ロ ッ ク入力 と 接続 さ れているグローバル バ ッ フ ァ および DCM
ク ロ ッ ク 入力
FPGA ピ ン
I/O バン ク
グローバル
バッ フ ァ
DCM
LOC
CLK_50MHZ
E12
0
GCLK5
上辺、 右
DCM_X2Y3
CLK_AUX
V12
2
GCLK2
下辺、 右
DCM_X2Y0
CLK_SMA
U12
2
GCLK3
オンボー ド の 50MHz オシ レー タ
ボー ド には、 デ ュ ーテ ィ サ イ ク ル 40% ～ 60% の 50MHz オシ レー タ が搭載 さ れてい ます。 こ のオ
シ レー タ は、 ±2500Hz ま たは ±50ppm で動作 し ます。
補助ク ロ ッ ク オシ レー タ ソ ケ ッ ト
補助 ク ロ ッ ク オシ レ ー タ ソ ケ ッ ト (CLK_AUX ) には、 133MHz オシ レー タ が挿入 さ れてい ます。
8 ピ ン ソ ケ ッ ト には、 8 ピ ン DIP (8DIP) フ ッ ト プ リ ン ト がフ ィ ッ ト する ク ロ ッ ク オシ レー タ を挿
入で き ます。 FPGA アプ リ ケーシ ョ ンで 50MHz ま たは 133MHz 以外の周波数が必要な場合は、 こ
の ソ ケ ッ ト に別の オ シ レ ー タ を 挿入で き ま す。 ま た は、 FPGA のデジ タ ル ク ロ ッ ク マ ネージ ャ
(DCM) を使用 し て も 、 50MHz ま たは 133MHz 以外の ク ロ ッ ク を生成で き ます。
注意 : ク リ ス タ ル オシ レー タ を ソ ケ ッ ト に挿入す る と き には、 ピ ン 1 の方向に気を付け て く だ さ い。
SMA ク ロ ッ ク入力 (出力 コ ネ ク タ )
ク ロ ッ ク を外部 ソ ース か ら 供給す る には、 入力 ク ロ ッ ク 信号を SMA コ ネ ク タ に接続 し ます。 ま た、
FPGA に よ り ク ロ ッ ク 信号ま たは高速信号を生成 し て SMA コ ネ ク タ か ら 外部デバ イ ス に供給す る
こ と も 可能です。
UCF 制約
ク ロ ッ ク 入力 ソ ー ス には、 2 種類の制約が必要です。 ロ ケーシ ョ ン制約では、 I/O ピ ン の割 り 当て
と I/O 規格を定義 し ま す。 PERIOD 制約では、 ク ロ ッ ク 周期 と 入力 ク ロ ッ ク 信号のデ ュ ーテ ィ サ
イ ク ルを定義 し ます。
ロ ケーシ ョ ン制約
図 3-2 に、 3 つの ク ロ ッ ク 入力 ソ ース に I/O ピ ン割 り 当て と I/O 規格を指定す る UCF 制約を示 し
ます。
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第 3 章 : ク ロ ッ ク ソ ース
NET "CLK_50MHZ" LOC = "E12"| IOSTANDARD = LVCMOS33 ;
NET "CLK_AUX"
LOC = "V12"| IOSTANDARD = LVCMOS33 ;
NET "CLK_SMA"
LOC = "U12"| IOSTANDARD = LVCMOS33 ;
図 3-2 : ク ロ ッ ク ソ ースの UCF ロケーシ ョ ン制約の例
PERIOD 制約
ザ イ リ ン ク ス ISE 開発 ソ フ ト ウ ェ アでは、 タ イ ミ ン グ ド リ ブンの配置配線が実行 さ れます。 ク ロ ッ
ク に適切な PERIOD 制約を設定 し て く だ さ い。 図 3-3 に、オンボー ド の 50MHz ク ロ ッ ク オシ レー
タ の制約例を示 し ます。 こ の例では、 CLK_50MHZ の周波数は 50MHz (周期 20ns) に設定 さ れて
います。 オシ レー タ の出力デ ュ ーテ ィ サ イ ク ルの範囲は、 40 ～ 60% です。
# Define clock period for 50 MHz oscillator
NET "CLK_50MHZ" PERIOD = 20.0ns HIGH 40%;
図 3-3 : ク ロ ッ クの PERIOD 制約の例
関連情報
詳細については、 次の リ ン ク 先を参照 し て く だ さ い。
•
Epson SG-8002JF シ リ ーズ オシ レー タ のデー タ シー ト
http://www.eea.epson.com/portal/pls/portal/docs/1/539472.PDF
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関連情報
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第4章
FPGA コ ン フ ィ ギ ュ レーシ ョ ン オプ シ ョ ン
SpartanTM-3A/3AN ス ター タ キ ッ ト ボー ド では、 さ ま ざ ま な FPGA コ ン フ ィ ギ ュ レーシ ョ ン オプ
シ ョ ンがサポー ト さ れてい ます。
•
Spartan-3AN の内部 SPI フ ラ ッ シュ メ モリ を プロ グ ラ ム し てから 、電源投入時に FPGA を コ ン
フ ィ ギュ レ ーショ ン し ま す。 こ のオプショ ン は、 Spartan-3A ス タ ータ キッ ト にはあ り ま せん。
•
オン ボー ド の USB イ ン タ ーフ ェ イ ス を使用 し 、 JTAG を介 し て Spartan-3A/3AN FPGA に
FPGA デザ イ ン を直接ダ ウ ン ロ ー ド し ます。 オン ボー ド の USB-JTAG ロ ジ ッ ク を使用す る と 、
オン ボー ド のプ ラ ッ ト フ ォーム フ ラ ッ シ ュ PROM を イ ン シ ス テ ムでプ ロ グ ラ ムす る こ と も 可
能です。 SPI シ リ アル フ ラ ッ シ ュ と StrataFlash は、 別々にプ ロ グ ラ ム さ れます。
•
オン ボー ド の 4Mb ザ イ リ ン ク ス XCF04S シ リ アル プ ラ ッ ト フ ォーム フ ラ ッ シ ュ PROM を
プ ロ グ ラ ム し 、 こ のプ ラ ッ ト フ ォーム フ ラ ッ シ ュ PROM に格納 し た イ メ ージ を使用 し てマ ス
タ シ リ アル モー ド で FPGA を コ ン フ ィ ギ ュ レーシ ョ ン し ます。
•
オン ボー ド の 16Mb ST マ イ ク ロ エ レ ク ト ロ ニ ク ス社製 SPI シ リ アル フ ラ ッ シ ュ PROM ま た
は 16Mb Atmel 社製 SPI ベース DataFlash PROM をプ ロ グ ラ ム し 、 こ の SPI シ リ アル フ ラ ッ
シ ュ PROM に格納 し た イ メ ージ を使用 し て SPI モー ド で FPGA を コ ン フ ィ ギ ュ レーシ ョ ン し
ま す。 ま た、 1 つの FPGA アプ リ ケーシ ョ ン で、 FPGA マルチブー ト モー ド を使用 し て別の
FPGA コ ン フ ィ ギ ュ レーシ ョ ン を読み込む こ と がで き ます。 マルチブー ト 機能の詳細は、 ユー
ザー ガ イ ド UG332 『Spartan-3 Generation Configuration User Guide』 を参照 し て く だ さ い。
SPI シ リ アル フ ラ ッ シ ュ メ モ リ の使用方法に関す る 詳細は、 第 12 章 「SPI シ リ アル フ ラ ッ
シ ュ 」 を参照 し て く だ さ い。
•
オン ボー ド の 32Mb ST マ イ ク ロ エ レ ク ト ロ ニ ク ス社製パ ラ レル NOR フ ラ ッ シ ュ PROM を
プ ロ グ ラ ム し 、こ の フ ラ ッ シ ュ PROM に格納 さ れてい る イ メ ージ を BPI Up コ ン フ ィ ギ ュ レー
シ ョ ン モー ド で FPGA に コ ン フ ィ ギ ュ レーシ ョ ン し ます。 ま た、1 つの FPGA アプ リ ケーシ ョ
ンで、 FPGA マルチブー ト モー ド を使用 し て別の FPGA コ ン フ ィ ギ ュ レーシ ョ ン を読み込む
こ と がで き ます。 マルチブー ト 機能の詳細は、 ユーザー ガ イ ド UG332 『Spartan-3 Generation
Configuration User Guide』 を参照 し て く だ さ い。 パ ラ レル フ ラ ッ シ ュ メ モ リ の使用方法に関
す る 詳細は、 第 11 章 「パ ラ レル NOR フ ラ ッ シ ュ PROM」 を参照 し て く だ さ い。
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図 4-1 に、USB ダ ウ ン ロ ー ド /プ ロ グ ラ ム イ ン タ ーフ ェ イ スお よ び FPGA コ ン フ ィ ギ ュ レーシ ョ ン
を格納で き る オン ボー ド の不揮発性 メ モ リ の位置を示 し ます。
UG334_c4_01_052407
図 4-1 : ス タ ー タ キ ッ ト の FPGA コ ン フ ィ ギ ュ レーシ ョ ン オプ シ ョ ン
電源投入時ま たは PROG ボ タ ン を押 し た と き の コ ン フ ィ ギ ュ レーシ ョ ン モー ド は、 コ ン フ ィ ギ ュ
レーシ ョ ン モー ド ジ ャ ンパに よ っ て決定 さ れます。
FPGA が正常に コ ン フ ィ ギ ュ レーシ ョ ン さ れ る と 、 DONE ピ ン LED が点灯 し ます。
PROG ボ タ ン を押す と 、 FPGA の コ ン フ ィ ギ ュ レーシ ョ ン プ ロ セ ス を強制的に開始で き ます。
ザ イ リ ン ク ス プ ラ ッ ト フ ォーム フ ラ ッ シ ュ PROM は、 FPGA の JTAG プ ロ グ ラ マブル コ ン フ ィ
ギ ュ レーシ ョ ンの簡単な ス ト レージ と し て機能 し ます。プ ラ ッ ト フ ォーム フ ラ ッ シ ュ か ら の FPGA
の コ ン フ ィ ギ ュ レーシ ョ ンには、 マ ス タ シ リ アル モー ド を使用 し ます。
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第 4 章 : FPGA コ ン フ ィ ギ ュ レーシ ョ ン オプ シ ョ ン
コ ン フ ィ ギ ュ レーシ ョ ン モー ド ジ ャ ンパ
表 4-1 に示す よ う に、 FPGA コ ン フ ィ ギ ュ レーシ ョ ン モー ド は J26 ジ ャ ンパ ブ ロ ッ ク 設定に よ り
制御 し ます。 ジ ャ ンパを挿入す る と 、 関連す る モー ド ピ ンがグ ラ ン ド に接続 さ れます。 個々のジ ャ
ンパを挿入ま たは取 り 外 し て、FPGA の コ ン フ ィ ギ ュ レーシ ョ ン モー ド と コ ン フ ィ ギ ュ レーシ ョ ン
メ モ リ ソ ース を選択 し ます。 図 4-1 に、 J26 ジ ャ ンパ ブ ロ ッ ク を示 し ます。
表 4-1 : コ ン フ ィ ギ ュ レーシ ョ ン モー ド のジ ャ ンパ設定
コ ン フ ィ ギ ュ レー
シ ョ ン モー ド
内部マ ス タ SPI
モー ド ピ ン
FPGA コ ン フ ィ ギ ュ レーシ ョ ン
J26
J46
M2:M1:M0
イ メ ージのソ ース
ジ ャ ンパ設定
ジ ャ ンパ設定
0:1:1
Spartan-3AN ス タ ー タ キ ッ ト ボー ド のみ!
こ の モー ド で は、 内部 イ ン シ ス テ ム フ ラ ッ
シ ュ メ モ リ を使用 し て Spartan-3AN FPGA を
コ ン フ ィ ギ ュ レ ーシ ョ ン し ま す。 こ のモー ド
は、Spartan-3A ス タ ー タ キ ッ ト ボー ド ではサ
ポー ト さ れてい ません。
マ ス タ シ リ アル
0:0:0
M0
M1
M2
J26
プ ラ ッ ト フ ォーム フ ラ ッ シ ュ PROM
J46 ジ ャ ンパを設定 (表 4-2 を参照)
M0
DONE
M1
CE
PROM
M2
GND
J26
マ ス タ SPI
(第 12 章 の 「SPI シ
リ アル フ ラ ッ シ ュ 」
を参照)
0:0:1
SPI シ リ アル フ ラ ッ シ ュ PROM ( ア ド レ ス 0
で開始) を選択
ジ ャ ンパ J1 (97 ページの表 12-2) を使用 し て
特定 SPI フ ラ ッ シ ュ PROM を選択
M0
M1
M2
デ ィ ス エーブル
J26
J46 ジ ャ ン パ を 介 し て プ ラ ッ ト フ ォ ー ム フ
ラ ッ シ ュ PROM をデ ィ ス エーブル （表 4-2 を
0:1:0
DONE
CE
PROM
参照）
マ ス タ BPI Up
(第 11 章 の 「パ ラ レ
ル NOR フ ラ ッ シ ュ
PROM」 を参照)
J46
GND
パ ラ レル NOR フ ラ ッ シ ュ PROM ( ア ド レ ス 0
で開始、 ア ド レ ス空間の上限ま で増分)
J46
M0
M1
J46 ジ ャ ン パ を 介 し て プ ラ ッ ト フ ォ ー ム フ
ラ ッ シ ュ PROM をデ ィ ス エーブル （表 4-2 を
M2
J26
参照）
JTAG
1:0:1
USB-JTAG ポー ト を使用 し て ホ ス ト か ら ダ ウ
ン ロ ー ド し ます。
M0
M1
M2
J26
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ザイ リ ン ク ス プ ラ ッ ト フ ォ ーム フ ラ ッ シ ュ コ ン フ ィ ギ ュ レーシ ョ ン PROM
ザイ リ ン ク ス プラ ッ ト フ ォ ーム フ ラ ッ シュ コ ン フ ィ ギュ レ ーショ ン PROM
Spartan-3A/3AN ス タ ー タ キ ッ ト ボー ド には、 ザ イ リ ン ク ス プ ラ ッ ト フ ォ ーム フ ラ ッ シ ュ コ ン
フ ィ ギ ュ レ ーシ ョ ン イ ン タ ーフ ェ イ ス が含 ま れてい ま す。 4Mb の XCF04S プ ラ ッ ト フ ォ ーム フ
ラ ッ シ ュ PROM 1 つが FPGA と 接続 さ れてい る JTAG チ ェーンに含まれてい ます。
注意 : J46 ジ ャ ンパ (44 ページの表 4-2) では、 ボー ド 上のプ ラ ッ ト フ ォ ーム フ ラ ッ シ ュ PROM を イ ネー
ブル ま たはデ ィ ス エーブルに し ま す。 現在の FPGA の 「 コ ン フ ィ ギ ュ レーシ ョ ン モー ド ジ ャ ンパ」 (表
4-1) の設定に よ っ ては、 SPI シ リ アル フ ラ ッ シ ュ と パ ラ レ ル NOR フ ラ ッ シ ュ の D0 ラ イ ン でデー タ の競
合が発生す る 可能性があ る こ と に注意 し て く だ さ い。
注意 : 44 ページの表 4-2 に示 さ れてい る J46 ジ ャ ンパが 「常に イ ネーブル」 に設定 さ れてい る 場合は、
FPGA の INIT_B ピ ン でプ ラ ッ ト フ ォ ーム フ ラ ッ シ ュ PROM の OE/RESET 入力が制御 さ れ ま す。
INIT_B ピ ン でプ ラ ッ ト フ ォ ーム フ ラ ッ シ ュ PROM 以外のデー タ を読み出す場合は、 High にす る 必要が
あ り ま す。
プ ラ ッ ト フ ォーム フ ラ ッ シ ュ PROM を使用 し て FPGA を コ ン フ ィ ギ ュ レーシ ョ ンす る と き は、表
4-2 に示す よ う に、 コ ン フ ィ ギ ュ レーシ ョ ン モー ド ジ ャ ンパを マ ス タ シ リ アル モー ド にす る 必要
があ り ます。その他の コ ン フ ィ ギ ュ レーシ ョ ン モー ド を使用す る 場合は、プ ラ ッ ト フ ォーム フ ラ ッ
シ ュ PROM はデ ィ ス エーブルにする 必要があ り ます。
表 4-2 : プ ラ ッ ト フ ォ ーム フ ラ ッ シ ュ イ ネーブル ジ ャ ンパ (J46)
プ ラ ッ ト フ ォ ーム プ ラ ッ ト フ ォ ーム 許容 さ れる FPGA
フラ ッシュ
フラ ッシュ
コ ン フ ィ ギ ュ レー
モー ド
イ ネーブル (J46)
シ ョ ン モー ド
DONE
デ ィ ス エーブル
CE
PROM
任意
( ジ ャ ンパな し )
GND
(表 4-1 を参照)
J46
DONE
FPGA コ ン フ ィ
ギ ュ レーシ ョ ン
中 イ ネーブル
CE
PROM
GND
J46
マ ス タ シ リ アル
ま たは JTAG
DONE
CE
PROM
GND
J46
常に イ ネーブル
44
マ ス タ シ リ アル
ま たは JTAG
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注意事項/競合
な し 。 プ ラ ッ ト フ ォ ーム フ ラ ッ シ ュ は
デ ィ ス エーブル さ れてい ます。FPGA ア
プ リ ケ ーシ ョ ン は、 コ ン フ ィ ギ ュ レ ー
シ ョ ン 完了後 に SPI シ リ ア ル フ ラ ッ
シ ュ お よ びパ ラ レ ル NOR フ ラ ッ シ ュ
PROM に完全にア ク セ ス で き ます。
な し 。 プ ラ ッ ト フ ォーム フ ラ ッ シ ュ は、
コ ン フ ィ ギ ュ レ ーシ ョ ン中 イ ネーブル
に さ れ、 コ ン フ ィ ギ ュ レ ーシ ョ ン 後に
デ ィ ス エーブルに さ れ ま す。 FPGA ア
プ リ ケ ーシ ョ ン は、 コ ン フ ィ ギ ュ レ ー
シ ョ ン 完了後 に SPI シ リ ア ル フ ラ ッ
シ ュ お よ びパ ラ レ ル NOR フ ラ ッ シ ュ
PROM に完全にア ク セ ス で き ます。
プ ラ ッ ト フ ォ ーム フ ラ ッ シ ュ は、 常に
イ ネ ー ブ ル で す。 FPGA ア プ リ ケ ー
シ ョ ン は、 ア プ リ ケ ー シ ョ ン ノ ー ト
XAPP694 『Reading User Data from
Configuration PROMs』 に示す よ う に、
コ ン フ ィ ギ ュ レ ー シ ョ ン 後 に 追加 の
デ ー タ を 読 み 出 す こ と が で き ま す。
FPGA ア プ リ ケ ーシ ョ ン では、 SPI フ
ラ ッ シ ュ ま たはパ ラ レ ル NOR フ ラ ッ
シ ュ を読み出す こ と はで き ません。
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第 4 章 : FPGA コ ン フ ィ ギ ュ レーシ ョ ン オプ シ ョ ン
PROM プ ッ シ ュ ボ タ ン ス イ ッ チ
PROG プ ッ シ ュ ボ タ ン ス イ ッ チ (図 4-1 を参照) は、 43 ページの 「 コ ン フ ィ ギ ュ レーシ ョ ン モー
ド ジ ャ ンパ」 で選択 さ れた コ ン フ ィ ギ ュ レ ーシ ョ ン メ モ リ ソ ー ス か ら FPGA を強制的に再 コ ン
フ ィ ギ ュ レーシ ョ ン し ます。 こ のボ タ ン を押 し て放す こ と に よ り 、 FPGA の コ ン フ ィ ギ ュ レーシ ョ
ン プ ロ セ ス をいつで も 開始で き ます。
DONE ピ ン LED
DONE ピ ン LED (図 4-1 を参照) は、 FPGA の コ ン フ ィ ギ ュ レ ーシ ョ ン が完了す る と 点灯 し ます。
こ の LED が点灯 し ない場合、 FPGA は コ ン フ ィ ギ ュ レーシ ョ ン さ れてい ません。
USB を使用 し た FPGA またはプ ラ ッ ト フ ォ ーム フ ラ ッ シ ュ PROM のプ
ログ ラ ム
Spartan-3A/3AN ス タ ー タ キ ッ ト には、エンべデ ッ ド USB ベース プ ロ グ ラ ム ロ ジ ッ ク お よ び USB
コ ネ ク タ (B タ イ プ) が含まれてい ます。 USB ケーブルを介 し て ホ ス ト PC と 接続する と 、 iMPACT
プ ロ グ ラ ム ソ フ ト ウ ェ ア を使用 し て、 FPGA、 プ ラ ッ ト フ ォーム フ ラ ッ シ ュ PROM、 お よ びオン
ボー ド の CPLD を直接プ ロ グ ラ ムで き ます。パ ラ レルま たはシ リ アル フ ラ ッ シ ュ PROM の直接プ
ロ グ ラ ムは、 現在の と こ ろサポー ト さ れてい ません。
USB ケーブルの接続
こ の ス タ ー タ キ ッ ト には、図 4-2 に示す よ う な標準 USB A タ イ プ/B タ イ プのケーブルが含まれて
います。 実際の色は、 写真 と 異な る 場合があ り ます。
UG230_c4_04_030306
図 4-2 : 標準 USB タ イ プ A/ タ イ プ B ケーブル
A タ イ プの コ ネ ク タ は、 コ ン ピ ュ ー タ の USB コ ネ ク タ に差 し 込む こ と がで き ます。
ザ イ リ ン ク ス ソ フ ト ウ ェ ア を イ ン ス ト ール し た後、 図 4-3 に示す よ う に、 B タ イ プの コ ネ ク タ を
Spartan-3A/3AN ス タ ー タ キ ッ ト ボー ド に接続 し ま す。 USB コ ネ ク タ は、 ボー ド の左側、 イ ーサ
ネ ッ ト コ ネ ク タ のす ぐ 横にあ り ます。 ボー ド の電源を オンにす る と 、 Windows に よ り ボー ド が自
動的に認識 さ れ、 必要な ド ラ イ バ ソ フ ト ウ ェ アが イ ン ス ト ール さ れます。
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USB を使用 し た FPGA またはプ ラ ッ ト フ ォ ーム フ ラ ッ シ ュ PROM のプ ログ ラ ム
UG334_c4_03_052407
図 4-3 : USB B タ イ プ コ ネ ク タ を ス タ ー タ キ ッ ト ボー ド の コ ネ ク タ に接続
USB ケーブル ド ラ イ バが正常に イ ン ス ト ール さ れ、 ボー ド が正 し く PC と 接続 さ れてい る と 、 緑
色の LED が点灯 し 、 プ ロ グ ラ ム ケーブルの使用準備が完了 し た こ と が示 さ れます。 こ の USB 接
続には、 赤色 LED も あ り 、 ザ イ リ ン ク ス ソ フ ト ウ ェ アで USB イ ン タ ーフ ェ イ ス の フ ァ ーム ウ ェ
ア ア ッ プデー ト が実行 さ れてい る 場合のみ点灯 し ます。
『Spartan-3 Generation Configuration User Guide』 に含まれる プ ラ ッ ト
フ ォ ーム フ ラ ッ シ ュのプ ログ ラ ム例
こ のユーザー ガ イ ド には、 FPGA の ビ ッ ト ス ト リ ーム を用意 し て FPGA ま たは PROM にダ ウ ン
ロ ー ド す る 方法が ス テ ッ プご と に、 ス ク リ ーン シ ョ ッ ト も 含めて説明 さ れてい ます。
•
ユーザー ガ イ ド UG332 : 『Spartan-3 Generation Configuration User Guide』
japan.xilinx.com/bvdocs/userguides/ug332.pdf
プ ラ ッ ト フ ォーム フ ラ ッ シ ュ PROM の フ ォーマ ッ ト お よ びプ ロ グ ラ ムの詳細は、 第 3 章 「Master
Serial Mode」 を参照 し て く だ さ い。
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第5章
キ ャ ラ ク タ LCD
概要
SpartanTM-3A/3AN ス タ ー タ キ ッ ト ボー ド には、2 行 X 16 桁の液晶デ ィ ス プ レ イ (LCD) が搭載 さ
れてい ます。 FPGA は、 図 5-1 に示す よ う に、 8 ビ ッ ト デー タ イ ン タ ーフ ェ イ ス を介 し て LCD を
制御 し ます。 Spartan-3A/3AN ス ター タ キ ッ ト ボー ド では、 その他のザ イ リ ン ク ス開発ボー ド と 互
換性を持たせ る ため、 4 ビ ッ ト デー タ イ ン タ ーフ ェ イ ス も サポー ト さ れてい ます。
注意 : 4 ビ ッ ト モード を 使用する 場合は、 FPGA で LCD_DB<3.0> 信号を High に駆動する 必要があ り
ま す。
(Y15)
(AB16)
(Y16)
(AA12)
(AB12)
(AB17 )
(AA13)
(Y13)
LCD _DB <6>
LCD _DB <5>
LCD _DB <4>
LCD _DB <3>
LCD _DB <2>
LCD _DB <1>
LCD _DB <0>
(AB 4)
(Y14)
(W13)
LCD _ E
LCD _RS
LCD _RW
DB 7
DB 6
DB 5
DB 4
DB 3
DB 2
DB 1
inte rface
䈜䈼䈩
LCD _DB <7> 390 W
E㪏㩷䊎䉾䊃㩷䊂䊷䉺㩷䉟䊮䉺䊷䊐䉢䉟䉴
ight-bit da ta interfa ce
䉨䊞䊤䉪䉺㩷㪣㪚㪛㩷
䊂䉞䉴䊒䊧䉟
F our-bit da ta
㪋㩷䊎䉾䊃㩷䊂䊷䉺㩷䉟䊮䉺䊷䊐䉢䉟䉴
FPGA
DB 0
E
RS
R /W
UG334_c5_01_052407
図 5-1 : キ ャ ラ ク タ LCD のイ ン タ ー フ ェ イ ス
LCD は、 使用法を習得 し て し ま えば、 標準の ASCII 文字や、 ユーザー定義文字を使用 し た情報の
表示に実用的です。 ただ し 、表示速度は速 く あ り ません。 デ ィ ス プ レ イ の ス ク ロ ールは 0.5 秒間隔な
ので、 画像の鮮明 さ に欠け ま す。 表示速度は、 ボー ド 上の 50MHz ク ロ ッ ク よ り も 遅 く な り ま す。
PicoBlaze プ ロ セ ッ サ を使用する と 、 表示 タ イ ミ ン グお よ び表示内容を効果的に制御で き ます。
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キ ャ ラ ク タ LCD のイ ン タ ー フ ェ イ ス信号
キ ャ ラ ク タ LCD のイ ン タ ー フ ェ イ ス信号
表 5-1 に、 キ ャ ラ ク タ LCD の イ ン タ ーフ ェ イ ス信号を示 し ます。
表 5-1 : キ ャ ラ ク タ LCD のイ ン タ ー フ ェ イ ス
信号名
LCD_DB<7>
LCD_DB<6>
LCD_DB<5>
LCD_DB<4>
LCD_DB<3>
FPGA ピ ン
Y15
AB16
Y16
AA12
AB12
デバイ ス
デー タ ビ ッ ト DB7
デー タ ビ ッ ト DB6
デー タ ビ ッ ト DB5
デー タ ビ ッ ト DB4
デー タ ビ ッ ト
DB3
LCD_DB<2>
AB17
デー タ ビ ッ ト
4 ビ ッ ト イ ン タ ーフ ェ イ ス を 使用
する 場合は、 こ れら の 信号を High
に駆動する 必要があ り ま す。
DB2
LCD_DB<1>
AB18
LCD_DB<0>
Y13
LCD_E
AB4
デー タ ビ ッ ト
DB1
デー タ ビ ッ ト
DB0
読み出 し /書き 込み イ ネーブル パルス
0 : デ ィ ス エーブル
1 : 読み出 し /書 き 込み イ ネーブル
LCD_RS
LCD_RW
Y14
レ ジ ス タ の選択
W13
0 : 書 き 込み中は命令レ ジ ス タ 、 読み出 し 中は Busy
Flash。
1 : 読み出 し ま たは書 き 込み動作のデー タ
読み出 し /書き 込み制御
0 : 書 き 込み - LCD がデー タ を受信
1 : 読み出 し - LCD がデー タ を表示
電圧の互換性
キ ャ ラ ク タ LCD の電圧は、 +5V、 FPGA I/O 信号の電圧は 3.3V です。 ただ し 、 FPGA の出力レベ
ルは、LCD に よ り 有効な ロ ジ ッ ク レベル Low ま たは High と し て認識 さ れます。 LCD コ ン ト ロ ー
ラ は 5V TTL 信号レベルを受信 し 、 FPGA が供給す る 3.3V LVCMOS 出力は 5V TTL 電圧レベル
の条件を満た し ます。
デー タ ラ イ ン上の 390Ω の直列抵抗は、キ ャ ラ ク タ LCD が ロ ジ ッ ク High を駆動 し てい る 場合に、
FPGA お よ び StrataFlash の I/O ピ ン に過度の負荷が かか る の を 防 ぎ ま す。 キ ャ ラ ク タ LCD は、
LCD_RW が High の と き にデー タ ラ イ ン を駆動 し ます。 LCD は、 ほ と ん ど のアプ リ ケーシ ョ ンで
書 き 込みのみのペ リ フ ェ ラ ル と 見な さ れ、 デ ィ ス プ レ イ か ら 読み出 さ れ る こ と はあ り ません。
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第 5 章 : キ ャ ラ ク タ LCD
UCF ロ ケーシ ョ ン制約
図 5-2 に、 キ ャ ラ ク タ LCD に I/O ピ ン割 り 当て と I/O 規格を指定す る UCF 制約を示 し ます。
NET "LCD_E"
LOC = "AB4" | IOSTANDARD = LVCMOS33 | DRIVE = 4 | SLEW = QUIETIO ;
NET "LCD_RS" LOC = "Y14" | IOSTANDARD = LVCMOS33 | DRIVE = 4 | SLEW = QUIETIO ;
NET "LCD_RW" LOC = "W13" | IOSTANDARD = LVCMOS33 | DRIVE = 4 | SLEW = QUIETIO ;
NET
NET
NET
NET
NET
NET
NET
NET
"LCD_DB<7>"
"LCD_DB<6>"
"LCD_DB<5>"
"LCD_DB<4>"
"LCD_DB<3>"
"LCD_DB<2>"
"LCD_DB<1>"
"LCD_DB<0>"
LOC
LOC
LOC
LOC
LOC
LOC
LOC
LOC
=
=
=
=
=
=
=
=
"Y15"
"AB16"
"Y16"
"AA12"
"AB12"
"AB17"
"AB18"
"Y13"
|
|
|
|
|
|
|
|
IOSTANDARD
IOSTANDARD
IOSTANDARD
IOSTANDARD
IOSTANDARD
IOSTANDARD
IOSTANDARD
IOSTANDARD
=
=
=
=
=
=
=
=
LVCMOS33
LVCMOS33
LVCMOS33
LVCMOS33
LVCMOS33
LVCMOS33
LVCMOS33
LVCMOS33
|
|
|
|
|
|
|
|
DRIVE
DRIVE
DRIVE
DRIVE
DRIVE
DRIVE
DRIVE
DRIVE
=
=
=
=
=
=
=
=
4
4
4
4
4
4
4
4
|
|
|
|
|
|
|
|
SLEW
SLEW
SLEW
SLEW
SLEW
SLEW
SLEW
SLEW
=
=
=
=
=
=
=
=
QUIETIO
QUIETIO
QUIETIO
QUIETIO
QUIETIO
QUIETIO
QUIETIO
QUIETIO
;
;
;
;
;
;
;
;
図 5-2 : キ ャ ラ ク タ LCD の UCF ロケーシ ョ ン制約
LCD コ ン ト ロー ラ
2 X 16 キ ャ ラ ク タ LCD の内部には、 Sitronix 社製 ST7066U グ ラ フ ィ ッ ク コ ン ト ロー ラ があ り 、
こ の機能は次のデバ イ ス と 同等です。
•
Samsung 社製 S6A0069X ま たは KS0066U
•
日立製 HD44780
•
SMOS 社製 SED1278
メモリ マップ
コ ン ト ロ ー ラ には、 DD RAM、 CG RAM， お よ び CG RAM と い う 内部 メ モ リ 領域が 3 つあ り 、 そ
れぞれが異な っ た用途に使用 さ れてい ます。 デ ィ ス プ レ イ は メ モ リ 領域にア ク セ スす る 前に初期化
さ れ る 必要があ り ます。
DD RAM
DD RAM (Display Data RAM) には、 ス ク リ ーンに表示 さ れ る 文字 コ ー ド が格納 さ れます。 アプ リ
ケーシ ョ ンのほ と ん どは、 主に DD RAM と 対話 し ます。 DD RAM に記憶 さ れた文字 コ ー ド は、 定
義済みの CG ROM 文字セ ッ ト ま たはユーザー定義の CG RAM 文字セ ッ ト に格納 さ れた、 対応す
る文字のビ ッ ト マ ッ プを参照 し ます。
図 5-3 に、 デ ィ ス プ レ イ 上の 32 文字の ロ ケーシ ョ ンのデフ ォ ル ト ア ド レ ス を示 し ます。 1 列目の
文字はア ド レ ス 0x00 ～ 0x0F に、 2 列目の文字はア ド レ ス 0x40 ～ 0x4F に格納 さ れます。
表示 し ないデー タ
のア ド レ ス
表示 さ れる文字のア ド レ ス
1
00
01
02
03
04
05
06
07
08
09
0A
0B
0C
0D
0E
0F
10
...
27
2
40
41
42
43
44
45
46
47
48
49
4A
4B
4C
4D
4E
4F
50
...
67
1
2
3
4
5
6
7
8
9
10
11
12
13
14
15
16
17
...
40
図 5-3 : DD RAM の 16 進数ア ド レ ス (デ ィ ス プ レ イ シ フ ト な し )
物理的には、 全部で 80 文字の ロ ケーシ ョ ンが DD RAM にあ り 、 各行に 40 文字ずつ割 り 当て ら れ
てい ます。 ア ド レ ス 0x10 ～ 0x27 と 0x50 ～ 0x67 の ロ ケーシ ョ ンは、 表示 し ないデー タ の格納に
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使用で き ます。 ま たは、 コ ン ト ロ ー ラ のデ ィ ス プ レ イ シ フ ト 機能を使用 し た場合にのみ表示 さ れ る
文字の格納に使用す る こ と も で き ます。
Set DD RAM Address コ マ ン ド を使用する と 、 DD RAM への読み出 し ま たは書 き 込みの前にア ド
レ ス カ ウ ン タ が初期化 さ れ ま す。 Write Data to CG RAM or DD RAM コ マ ン ド を 使用 し て DD
RAM にデー タ を書 き 込み、 Read Data from CG RAM or DD RAM コ マン ド を使用 し て DD RAM
か ら デー タ を読み出 し ます。
DD RAM のア ド レ ス カ ウ ン タ は読み出 し /書 き 込み後に一定に保たれ る か、ま たは Entry Mode Set
コ マ ン ド で設定 さ れた I/D の定義に応 じ て自動的に 1 ロ ケーシ ョ ンずつ増分/減分 し ます。
CG ROM
CG ROM ( キ ャ ラ ク タ ジ ェ ネ レー タ ROM) には LCD 画面に表示で き る 定義済みの文字の フ ォ ン ト
ビ ッ ト マ ッ プが含まれます。図 5-4 に こ れを示 し ます。 DD RAM に格納 さ れてい る 各文字の ロ ケー
シ ョ ン を示す文字 コ ー ド を使用 し て、 文字が参照 さ れます。 た と えば、 DD RAM ロ ケーシ ョ ンに格
納 さ れた 16 進数の文字 コ ー ド 0x53 は、 「S」 を表 し ます。 0x53 の上位 4 ビ ッ ト は DB[7:4] = 0101
(2 進数) と 等 し く 、 下位 4 ビ ッ ト は DB[3:0] = 0011 (2 進数) と 一致 し ます。 図 5-4 に示す よ う に、
「S」 の文字が ス ク リ ーンに表示 さ れます。
英字は CG ROM に ASCII と 同 じ コ ー ド ア ド レ ス で格納 さ れます。
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਄૏㩷㪋㩷䊎䉾䊃㩷䊂䊷䉺
DB3
DB2
DB1
DB0
ਅ૏㩷㪋㩷䊎䉾䊃㩷䊂䊷䉺
DB7
DB6
DB5
DB4
UG230_c5_02_030306
図 5-4 : LCD 文字セ ッ ト
キ ャ ラ ク タ ROM には、 ASCII 英字セ ッ ト お よ び日本語かな文字が含まれます。
ま た、 CG RAM に格納 さ れた 8 文字のユーザー定義文字ビ ッ ト マ ッ プ も コ ン ト ロ ー ラ よ り 提供 さ
れます。 こ の 8 文字のユーザー定義文字の コ ー ド は、 DD RAM ロ ケーシ ョ ンの 0x00 か ら 0x07 に
格納 さ れます。
CG RAM
CG RAM ( キ ャ ラ ク タ ジ ェ ネ レー タ RAM) には、8 文字のユーザー定義文字ビ ッ ト マ ッ プを作成す
る スペース があ り ます。 ユーザー定義文字の ロ ケーシ ョ ンには、 図 5-5 に示す よ う に、 5 ド ッ ト X
8 行のビ ッ ト マ ッ プが格納 さ れます。
Set CG RAM Address コ マ ン ド を使用す る と 、 CG RAM への読み出 し ま たは書 き 込みの前にア ド
レ ス カ ウ ン タ が初期化 さ れ ま す。 Write Data to CG RAM or DD RAM コ マ ン ド を 使用 し て CG
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LCD コ ン ト ロー ラ
RAM にデー タ を書 き 込み、 Read Data from CG RAM or DD RAM コ マ ン ド を使用 し て CG RAM
か ら デー タ を読み出 し ます。
CG RAM のア ド レ ス カ ウ ン タ は読み出 し /書 き 込み後に一定に保たれ る か、ま たは Entry Mode Set
コ マ ン ド で設定 さ れた I/D の定義に応 じ て自動的に 1 ロ ケーシ ョ ンずつ増減 し ます。
図 5-5 に、 ユーザー定義の市松模様の文字を作成す る 例を示 し ます。 ユーザー定義文字は 4 番目の
CG RAM 文字 ロ ケーシ ョ ン に格納 さ れ、 DD RAM ロ ケーシ ョ ン が 0x03 の と き に表示 さ れ ます。
ユーザー定義文字を書 き 込むには、 まず Set CG RAM Address コ マン ド を使用 し て CG RAM ア ド
レ ス を初期化 し ます。 ア ド レ ス の上位 3 ビ ッ ト はユーザー定義文字の ロ ケーシ ョ ン を指 し 、 下位 3
ビ ッ ト は文字ビ ッ ト マ ッ プの行ア ド レ ス を指 し ます。 Write Data to CG RAM or DD RAM コ マン ド
を使用 し て、 それぞれの文字ビ ッ ト マ ッ プ行を書 き 込みます。 「1」 の部分の ビ ッ ト はデ ィ ス プ レ イ
で点灯 し 、 「0」 の部分の ビ ッ ト は点灯 し ません。 下位の 5 デー タ ビ ッ ト のみが使用 さ れ、 上位の 3
デー タ ビ ッ ト は ド ン ト ケ アです。 ビ ッ ト マ ッ プ デー タ の 8 行目は通常カー ソ ル用で、 すべて 0 の
ま ま です。
上位 4 ビ ッ ト
下位 4 ビ ッ ト
Write Data to CG RAM or DD RAM コ マ ン ド
A5
A4
A3
A2
文字ア ド レ ス
A1
A0
D7
行ア ド レ ス
D6
D5
D4
ド ン ト ケア
D3
D2
D1
D0
文字ビ ッ ト マ ッ プ
0
1
1
0
0
0
-
-
-
0
1
0
1
0
0
1
1
0
0
1
-
-
-
1
0
1
0
1
0
1
1
0
1
0
-
-
-
0
1
0
1
0
0
1
1
0
1
1
-
-
-
1
0
1
0
1
0
1
1
1
0
0
-
-
-
0
1
0
1
0
0
1
1
1
0
1
-
-
-
1
0
1
0
1
0
1
1
1
1
0
-
-
-
0
1
0
1
0
0
1
1
1
1
1
-
-
-
0
0
0
0
0
図 5-5 : 文字コ ー ド 0x03 のユーザー定義の市松模様文字の例
コマン ド セ ッ ト
表 5-2 に、 使用可能な LCD コ ン ト ロ ー ラ コ マ ン ド お よ びビ ッ ト 定義を示 し ます。 デ ィ ス プ レ イ は
4 ビ ッ ト 動作用に設定 さ れてい る ので、 8 ビ ッ ト コ マン ド は 4 ビ ッ ト ずつ、 2 つに分けて送信 さ れ
ます。 上位 4 ビ ッ ト が先に送信 さ れ、 下位 4 ビ ッ ト が続けて送信 さ れます。
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表 5-2 : LCD キ ャ ラ ク タ デ ィ ス プ レ イ コ マ ン ド セ ッ ト (4 ビ ッ ト モー ド )
LCD_RW
DB7
DB6
DB5
DB4
DB3
DB2
DB1
DB0
下位 4 ビ ッ ト
LCD_RS
上位 4 ビ ッ ト
Clear Display
0
0
0
0
0
0
0
0
0
1
Return Cursor Home
0
0
0
0
0
0
0
0
1
-
Entry Mode Set
0
0
0
0
0
0
0
1
I/D
S
Display On/Off
0
0
0
0
0
0
1
D
C
B
Cursor and Display Shift
0
0
0
0
0
1
S/C
R/L
-
-
Function Set
0
0
0
0
1
0
1
0
-
-
Set CG RAM Address
0
0
0
1
A5
A4
A3
A2
A1
A0
Set DD RAM Address
0
0
1
A6
A5
A4
A3
A2
A1
A0
Read Busy Flag and Address
0
1
BF
A6
A5
A4
A3
A2
A1
A0
Write Data to CG RAM or DD RAM
1
0
D7
D6
D5
D4
D3
D2
D1
D0
Read Data from CG RAM or DD RAM
1
1
D7
D6
D5
D4
D3
D2
D1
D0
デバイ ス
コ マ ン ド のデ ィ ス エーブル
LCD_E イ ネーブル信号が Low の場合、 LCD へのほかの入力はすべて無視 さ れます。
Clear Display
デ ィ ス プ レ イ の表示を ク リ ア し 、 カー ソ ルを左上隅のホーム ポジシ ョ ンに戻 し ます。
こ の コ マ ン ド に よ り 、 すべての DD RAM ア ド レ ス に空白スペース (ASCII/ANSI 文字コ ー ド 0x20)
が書 き 込まれます。 ア ド レ ス カ ウ ン タ は 0 (DD RAM の ロ ケーシ ョ ン 0x00) に リ セ ッ ト さ れます。
すべてのオプシ ョ ン設定が ク リ ア さ れます。 I/D 制御ビ ッ ト は、 Entry Mode Set コ マン ド に よ り 1 (
ア ド レ ス カ ウ ン タ増分モー ド ) に設定 さ れます。
実行時間 : 82μs ～ 1.64ms
Return Cursor Home
カー ソ ルを左上隅のホーム ポ ジ シ ョ ンに戻 し ます。 DD RAM の内容は変更 さ れ ません。 ま た、 図
5-3 に示す よ う に、 シ フ ト し たデ ィ ス プ レ イ を元の位置に戻 し ます。
ア ド レ ス カ ウ ン タ は 0 (DD RAM の ロ ケーシ ョ ン 0x00) に リ セ ッ ト さ れます。 デ ィ ス プ レ イ がシ フ
ト し ていれば、 元の状態に戻 り ます。 カー ソ ルま たは点滅は、 左上隅の位置に移動 し ます。
実行時間 : 40μs ～ 1.64ms
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LCD コ ン ト ロー ラ
Entry Mode Set
カー ソ ルの移動方向を設定 し 、 デ ィ ス プ レ イ を シ フ ト す る か ど う かを指定 し ます。
こ の動作は、 デー タ の読み出 し お よ び書 き 込み中に実行 さ れます。
実行時間 : 40μs
ビ ッ ト DB1 : 増分/減分 (I/D)
0
自動減分ア ド レ ス カ ウ ン タ 。 カー ソ ル/点滅は左に移動。
1
自動増分ア ド レ ス カ ウ ン タ 。 カー ソ ル/点滅は右に移動。
こ のビ ッ ト を設定す る と 、Write Data to CG RAM or DD RAM コ マン ド ま たは Read Data from CG
RAM or DD RAM コ マン ド を実行す る たびに、DD RAM お よ び CG RAM ア ド レ ス カ ウ ン タ が自
動的に 1 ロ ケーシ ョ ン分増分ま たは減分 し ます。 カー ソ ルま たは点滅は適切な位置に移動 し ます。
ビ ッ ト DB0 : シ フ ト (S)
0
デ ィ ス エーブル
1
DD RAM への書 き 込み中に、 ビ ッ ト DB1 (I/D) に制御 さ れた方向にデ ィ ス プ レ イ の値全
体を シ フ ト し ます。 カー ソ ル位置は動かず、 デ ィ ス プ レ イ が移動 し た よ う に見え ます。
Display On/Off
デ ィ ス プ レ イ を オン /オ フ に し 、 文字、 カー ソ ル、 カー ソ ル位置を示すア ン ダース コ アの点滅を制御
し ます。
実行時間 : 40μs
ビ ッ ト DB2 : デ ィ ス プ レ イのオ ン / オ フ (D)
0
文字を表示せず、 DD RAM に格納 さ れたデー タ を保持
1
DD RAM に格納 さ れた文字を表示
ビ ッ ト DB1 : カ ー ソルのオ ン / オ フ (C)
カー ソ ルを、 文字の一番下の行の 5 ド ッ ト を使用 し て 下線 と し て表示 し ます。
0
カー ソ ルな し
1
カー ソ ルを表示
ビ ッ ト DB0 : カ ー ソル点滅のオ ン / オ フ (B)
54
0
点滅な し
1
0.5 秒ご と に点滅
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Cursor and Display Shift
DD RAM の内容を変更せずに、 カー ソ ルを移動 し デ ィ ス プ レ イ を左右にシ フ ト し ます。 デ ィ ス プ
レ イ デー タ の読み出 し お よび書 き 込みは、 実行 さ れません。
こ の機能で、 修正する 文字の位置にカー ソ ルを移動 し た り 、 デ ィ ス プ レ イ ウ ィ ン ド ウ を左右に ス ク
ロ ール し て DD RAM に記憶 さ れてい る 16 桁目以降の文字を表示で き ます。 1 行目で文字が 40 桁
を過ぎ る と 、 カー ソ ルは自動的に 2 行目に移動 し ます。 1 行目 と 2 行目は同時にシ フ ト し ます。
表示 さ れたデー タ を シ フ ト さ せ る と 、 両方の行が水平に動 き ます。 2 行目のデー タ が 1 行目に移動
す る こ と はあ り ません。
実行時間 : 40μs
表 5-3 : S/C および R/L ビ ッ ト に基づ く シ フ ト パ タ ーン
DB3 DB2
(S/C) (R/L)
動作
0
0
カー ソ ル位置を左にシ フ ト 。 ア ド レ ス カ ウ ン タ は 1 つ減分。
0
1
カー ソ ル位置を右にシ フ ト 。 ア ド レ ス カ ウ ン タ は 1 つ増分。
1
0
デ ィ ス プ レ イ 全体を左にシ フ ト 。 カー ソ ルはデ ィ ス プ レ イ のシ フ ト と 共に移動。
ア ド レ ス カ ウ ン タ は変更な し 。
1
1
デ ィ ス プ レ イ 全体を右にシ フ ト 。 カー ソ ルはデ ィ ス プ レ イ のシ フ ト と 共に移動。
ア ド レ ス カ ウ ン タ は変更な し 。
Function Set
イ ン タ ーフ ェ イ ス デー タ長、 デ ィ ス プ レ イ 行数、 文字フ ォ ン ト を設定 し ます。
ス タ ー タ キ ッ ト ボー ド では、 値が 0x28 の フ ァ ン ク シ ョ ン セ ッ ト が 1 つサポー ト さ れてい ます。
実行時間 : 40μs
Set CG RAM Address
CG RAM の初期ア ド レ ス を設定 し ます。
こ の コ マ ン ド が実行 さ れた後のデ ィ ス プ レ イ への読み出 し /書 き 込みは、 すべて CG RAM に対 し て
行われます。
実行時間 : 40μs
Set DD RAM Address
DD RAM の初期ア ド レ ス を設定 し ます。
こ の コ マ ン ド が実行 さ れた後のデ ィ ス プ レ イ への読み出 し /書 き 込みは、 すべて DD RAM に対 し て
行われます。 表示 さ れ る 文字のア ド レ スは、 図 5-3 に示す と お り です。
実行時間 : 40μs
Read Busy Flag and Address
BF (Busy Flag) を読み出 し 、 内部動作が進行中かを確認 し 、 現在のア ド レ ス カ ウ ン タ の内容を読み
出 し ます。
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動作
BF = 1 であれば、 内部動作が進行中です。 次の命令は、 BF が ク リ アにな る か、 現在の命令の実行
最大時間を過ぎ る ま で承認 さ れません。
ま た、 こ の コ マ ン ド はア ド レ ス カ ウ ン タ の現在の値を返 し ます。 ア ド レ ス カ ウ ン タ は CG RAM ア
ド レ スお よ び DD RAM ア ド レ ス の両方に使用 さ れます。 ど ち ら の値であ る かは、 直前に発行 さ れ
た コ マ ン ド が Set CG RAM Address お よ び Set DD RAM Address のいずれであ る かに よ り 特定 さ
れます。
実行時間 : 1μs
Write Data to CG RAM or DD RAM
前の コ マ ン ド が Set DD RAM Address コ マン ド であれば、 デー タ は DD RAM に書き 込まれ、 Set
CG RAM Address コ マ ン ド であれば、 CG RAM に書 き 込まれます。
書 き 込み後、 ア ド レ スは Entry Mode Set コ マ ン ド に応 じ て、 ア ド レ ス が自動的に 1 ずつ増分/減分
し ます。 エン ト リ モー ド に よ り 、 デ ィ ス プ レ イ シ フ ト が決定 し ます。
実行時間 : 40μs
Read Data from CG RAM or DD RAM
前の コ マ ン ド が Set DD RAM Address コ マン ド であれば、デー タ は DD RAM よ り 読み出 さ れ、Set
CG RAM Address コ マ ン ド であれば CG RAM よ り 読み出 さ れます。
読み出 し 後、 Entry Mode Set コ マン ド に応 じ て、 ア ド レ ス が自動的に 1 ずつ増分/減分 し ます。 読み
出 し 中は、 デ ィ ス プ レ イ はシ フ ト さ れません。
実行時間 : 40μs
動作
ボー ド には、 キ ャ ラ ク タ LCD と の通信用に 4 ビ ッ ト デー タ イ ン タ ーフ ェ イ ス があ り ます。 その他
のザ イ リ ン ク ス ボー ド では、 4 ビ ッ ト イ ン タ ー フ ェ イ ス が使用 さ れ ま す。 図 5-1 に示す よ う に、
Spartan-3A/3AN ス タ ー タ キ ッ ト ボー ド では互換性を持たせ る ために 8 ビ ッ ト と 4 ビ ッ ト の イ ン
タ ーフ ェ イ ス の両方がサポー ト さ れてい ます。 既存の リ フ ァ レ ン ス デザ イ ンの多 く は、 4 ビ ッ ト イ
ン タ ーフ ェ イ ス を使用 し て構築 さ れてい ます。
4 ビ ッ ト デー タ イ ン タ ー フ ェ イ ス
図 5-6 は、 LCD への書 き 込み動作を図示 し た も のです。 ボー ド 上の 50MHz ク ロ ッ ク (20ns 周期)
を基準に、 セ ッ ト ア ッ プ タ イ ム、 ホール ド タ イ ム、 お よ び イ ネーブル パルス長に許容 さ れ る 最小
時間が示 さ れてい ます。
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CLOCK
㪇㩷㪔㩷䉮䊙䊮䊄䇮㩷㪈㩷㪔㩷䊂䊷䉺
LCD_RS
᦭ല䈭䊂䊷䉺
LCD_DB<7:4>
LCD_RW
LCD_E
230 ns
40 ns
਄૏
㪋㩷䊎䉾䊃
10 ns
ਅ૏
㪋㩷䊎䉾䊃
LCD_RS
LCD_DB<7:4>
LCD_RW
LCD_E
1 ms
40 ms
UG330_c5_03_072106
図 5-6 : キ ャ ラ ク タ LCD イ ン タ ー フ ェ イ スの タ イ ミ ング
LCD_DB<7:4> 上 の デー タ 値、 レ ジ ス タ 選 択 (LCD_RS) 制御 信号 お よ び 読み 出 し / 書 き 込 み
(LCD_RW) 制御信号は、 イ ネーブル LCD_E が High にな る 少な く と も 40ns 前には設定 さ れ、 安
定 し てい る 必要があ り ます。 イ ネーブル信号は、 230ns 以上 High に保持する 必要があ り ます。 こ れ
は、 50MHz での 12 ク ロ ッ ク サ イ ク ル以上 と 同等です。
アプ リ ケーシ ョ ンの多 く では、 LCD_RW 信号は常に Low に接続で き ます。 FPGA では一般的に、
デ ィ ス プ レ イ か ら 情報を読み出す こ と がないか ら です。
4 ビ ッ ト イ ン タ ー フ ェ イ スへの 8 ビ ッ ト デー タ の転送
デ ィ ス プ レ イ が初期化 さ れ、 4 ビ ッ ト モー ド の通信が確立 し た ら 、 コ マ ン ド と デー タ はすべて 8
ビ ッ ト でキ ャ ラ ク タ デ ィ ス プ レ イ に送信 さ れますが、 図 5-6 に示す よ う に、 最低 1μs の間隔を置い
た 2 つの 4 ビ ッ ト 送信に分割 し て送信 さ れます。 上位 4 ビ ッ ト が先に送信 さ れ、 下位 4 ビ ッ ト が続
けて送信 さ れます。 8 ビ ッ ト の書 き 込み動作後は、 最低 40μs の間隔を置いて、 次の通信を開始 し ま
す。 こ の遅延は、 Clear Display コ マン ド の後は、 1.64ms にす る 必要があ り ます。
デ ィ ス プ レ イの初期化
電源投入後、 デ ィ ス プ レ イ を初期化 し て、 必要な通信プ ロ ト コ ルを確立 し ます。 初期化の手順は簡
単で、 効率 の高い 8 ビ ッ ト PicoBlaze エ ン ベデ ッ ド コ ン ト ロ ー ラ に 適 し て い ま す。 初期化後、
PicoBlaze コ ン ト ロ ー ラ は単にデ ィ ス プ レ イ を駆動す る だけではな く 、 も っ と 複雑な制御や操作に
使用で き る よ う にな り ます。
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R
動作
電源投入時の初期化
次の手順に従っ て、FPGA アプ リ ケーシ ョ ンが LCD と の通信に 4 ビ ッ ト デー タ イ ン タ ーフ ェ イ ス
を使用す る よ う 設定 し ます。
1. デ ィ ス プ レ イ は通常、 FPGA が コ ン フ ィ ギ ュ レーシ ョ ン を完了す る と 使用可能ですが、 こ こ で
は 15ms 以上待機 し ます。 15ms は、 50MHz での 750,000 ク ロ ッ ク サ イ ク ル と 同等です。
2. LCD_DB<7:4> = 0x3 を書 き 込み、 パルス LCD_E を 12 ク ロ ッ ク サ イ ク ルの間 High に保持
し ます。
3. 4.1ms 以上待機 し ます。 こ れは、 50MHz. での 205,000 ク ロ ッ ク サ イ ク ル と 同等です。
4. LCD_DB<7:4> = 0x3 を書 き 込み、 パルス LCD_E を 12 ク ロ ッ ク サ イ ク ルの間 High に保持
し ます。
5. 100μs 以上待機 し ます。 こ れは、 50MHz での 5,000 ク ロ ッ ク サ イ ク ル と 同等です。
6. LCD_DB<7:4> = 0x3 を書 き 込み、 パルス LCD_E を 12 ク ロ ッ ク サ イ ク ルの間 High に保持
し ます。
7. 40μs 以上待機 し ます。 こ れは、 50MHz での 2,000 ク ロ ッ ク サ イ ク ル と 同等です。
8. LCD_DB<7:4> = 0x2 を書 き 込み、 パルス LCD_E を 12 ク ロ ッ ク サ イ ク ルの間 High に保持
し ます。
9. 40μs 以上待機 し ます。 こ れは、 50MHz での 2,000 ク ロ ッ ク サ イ ク ル と 同等です。
デ ィ ス プ レ イの コ ン フ ィ ギ ュ レ ーシ ョ ン
電源投入後の初期化が完了す る と 、 4 ビ ッ ト イ ン タ ーフ ェ イ ス が確立 さ れます。 次の手順で、 デ ィ
ス プ レ イ を設定 し ます。
1. Function Set コ マ ン ド 0x28 を発行 し 、 デ ィ ス プ レ イ が Spartan-3A/3AN ス タ ー タ キ ッ ト ボー
ド 上で動作す る よ う 設定 し ます。
2. Entry Mode Set コ マン ド 0x06 を 発行し 、 ア ド レ ス ポイ ン タ が自動的に増分する よ う 設定し
ま す。
3. Display On/Off コ マン ド 0x0C を発行 し 、 デ ィ ス プ レ イ を オンに し て、 カー ソ ル と 点滅をデ ィ
ス エーブルに し ます。
4. 最後に、 Clear Display コ マ ン ド を発行 し ます。 コ マン ド 発行後、少な く と も 1.64ms (82,000 ク
ロ ッ ク サ イ ク ル) 間待機 し ます。
デ ィ ス プ レ イへのデー タ の書き込み
デ ィ ス プ レ イ にデー タ を書 き 込むには、 開始ア ド レ ス を指定 し 、 その後にデー タ 値を指定 し ます。
デー タ を書 き 込む前に、 Set DD RAM Address コ マン ド を発行 し 、 DD RAM の 7 ビ ッ ト の初期ア
ド レ ス を指定 し ます。 DD RAM の ロ ケーシ ョ ンについては、 図 5-3 を参照 し て く だ さ い。
デー タ の書 き 込みには、 Write Data to CG RAM or DD RAM コ マ ン ド を 使用 し ま す。 8 ビ ッ ト の
デー タ 値は、図 5-4 に示す CG ROM ま たは CG RAM へのル ッ ク ア ッ プ ア ド レ ス を表 し てい ます。
CG ROM ま たは CG RAM に格納 さ れた ビ ッ ト マ ッ プは、5 x 8 ド ッ ト マ ト リ ッ ク ス を駆動 し 、対
応す る 文字を表 し ます。
前述の よ う に、 ア ド レ ス カ ウ ン タ が自動増分に設定 さ れていれば、 アプ リ ケーシ ョ ンは複数の文字
コ ー ド を続けて書 き 込む こ と がで き 、 それぞれの文字が自動的に次の空いた ロ ケーシ ョ ンに格納 さ
れ、 表示 さ れます。
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第 5 章 : キ ャ ラ ク タ LCD
文字を書 き 込み続け る と 、 1 行目の終わ り に達 し ます。 それ以降の文字は 2 行目に自動的には表示
さ れません。 DD RAM マ ッ プは 1 行目 と 2 行目で連続 し てい ません。
使用 さ れていない LCD のデ ィ ス エーブル
FPGA アプ リ ケーシ ョ ンで キ ャ ラ ク タ LCD が使用 さ れていなければ、LCD_E ピ ン を Low に駆動
す る こ と でデ ィ ス エーブルにで き ます。 ま た、 LCD_RW ピ ン を Low に駆動す る と 、 LCD 画面に
デー タ を表示 し ない よ う にで き ます。
関連情報
詳細については、 次の リ ン ク 先を参照 し て く だ さ い。
•
PowerTip 社製 PC1602-D キ ャ ラ ク タ LCD (電気的お よ び機械的な基本デー タ )
www.powertipusa.com/pdf/pc1602d.pdf
•
Sitronix 社製 ST7066U キ ャ ラ ク タ LCD コ ン ト ロ ー ラ
www.sitronix.com.tw/sitronix/product.nsf/Doc/ST7066U?OpenDocument
•
Samsung 社製 S6A0069X キ ャ ラ ク タ LCD コ ン ト ロ ー ラ
www.samsung.com/Products/Semiconductor/DisplayDriverIC/MobileDDI/
BWSTN/S6A0069X/S6A0069X.htm
•
デザ イ ンの例 : Device DNA リ ーダーお よ び LCD デ ィ ス プ レ イ コ ン ト ロ ー ラ
japan.xilinx.com/products/boards/s3astarter/reference_designs.htm#dna_reader
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関連情報
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第6章
VGA デ ィ ス プ レ イ ポー ト
SpartanTM-3A/3AN ス タ ー タ キ ッ ト ボー ド には、 標準の高密度 HD-DB15 メ ス コ ネ ク タ を介 し た
VGA デ ィ ス プ レ イ ポー ト が含まれてい ます。 こ のポー ト は、 標準のモニ タ ケーブルを使用 し てほ
と ん ど の PC モニ タ やフ ラ ッ ト パネル LCD に直接接続で き ます。 VGA コ ネ ク タ は、図 6-1 でボー
ド 上部の一番左にあ る コ ネ ク タ です。
FPGA
RED
(C 8 )
(B 8 )
(B 3 )
(A3 )
GR E E N
( D6 )
(C6)
( D5 )
(C5)
B L UE
(C9)
(B 9 )
( D7 )
(C7)
( B 11 )
SYNC
(C 11 )
VGA _R <3> 510 W
1 kW
VGA _R <2>
VGA _R <1>
Red
2 kW
Green
4 kW
VGA _R <0>
Blue
VGA _G <3 > 510 W
1 kW
VGA _G <2 >
VGA _G <1 >
2 kW
5
VGA _G <0 >
15
1 kW
VGA _B <2>
VGA _B <0>
3
2
9
10
VGA _B <3> 510 W
VGA _B <1>
4
1
4 kW
14
2 kW
8
13
7
12
6
11
HD-DB VGA コネクタ
㩿೨㕙㪀
4 kW
㩿㪭㪞㪘㩷䉬䊷䊑䊦䈪䈲䈅䉍䉁䈞䉖䇯㪀
VGA _VSYNC
82. 5 W
VGA _HSYNC
82 . 5 W ᳓ᐔ
ု⋥
UG334_c6_01_052407
図 6-1 : ス タ ー タ キ ッ ト ボー ド か ら VGA への接続
FPGA は、 5 個の VGA 信号を抵抗を介 し て直接駆動 し ます。 赤色、 緑色、 お よ び青色の各信号に
は、 抵抗分配ツ リ ーに供給 さ れ る 4 個の FPGA 出力があ り ます。 こ のアプ ロ ーチに よ り 、 各色で 4
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60Hz、 640 X 480 VGA デ ィ スプ レ イの信号の タ イ ミ ング
ビ ッ ト の解像度、 合計 12 ビ ッ ト 色を生成で き る ため、 4096 色を作 り 出す こ と が可能です。 直流抵
抗を VGA ケーブルに組み込まれた 75Ω の終端 と 組み合わせて使用する と 、 カ ラ ー信号は VGA 指
定の 0V ～ 0.7V の範囲内にな り ます。
VGA_HSYNC 信号お よ び VGA_VSYNC 信号 では、 I/O 規格の LVTTL ま たは LVCMOS33 駆動
レベルが使用 さ れます。
VGA_R[3:0]、 VGA_G[3:0]、 お よび VGA_B[3:0] 信号を High ま たは Low に駆動 し て、 任意の色
を生成 し ます。 アナ ロ グ出力は、 抵抗分配器に よ り 生成 さ れ ます。 こ の抵抗分配器では、 任意の色
に対 し て FPGA のデジ タ ル出力が変換 さ れます。 各色の出力では、論理式 6-1 に示す よ う に、 16 個
の値がサポー ト さ れます。 赤色、 緑色、 お よ び青色を それぞれお個別に制御す る こ と に よ り 、 最大
12 ビ ッ ト 色ま たは 4096 個の値がサポー ト さ れてい ます。
VGA [ 3:0 ]
COLOR OUT = -------------------------- × COLOR
論理式 6-1
15
単純化す る と き は、 FPGA アプ リ ケーシ ョ ンで 4 個のカ ラ ー出力すべて を同 じ デジ タ ル値で駆動 し
て、 VGA ポー ト を 3 ビ ッ ト イ ン タ ーフ ェ イ ス と し て使用す る こ と も で き ます。 表 6-1 に、 こ の場
合の 8 個のベース カ ラ ーの値を示 し ます。
表 6-1 : 表示色のコ ー ド 例
VGA_R[3:0]
VGA_G[3:0]
VGA_B[4:0]
表示色
0000
0000
0000
黒
0000
0000
1111
青
0000
1111
0000
緑
0000
1111
1111
シア ン
1111
0000
0000
赤
1111
0000
1111
マゼ ン タ
1111
1111
0000
黄色
1111
1111
1111
白
60Hz、 640 X 480 VGA デ ィ ス プ レ イの信号の タ イ ミ ング
VGA 信号の タ イ ミ ン グは、 Video Electronics Standards Association (VESA) に よ り 規定、 発行、 著
作権所有、 お よ び販売 さ れてい ます。 次に示す VGA シ ス テ ムお よ び タ イ ミ ン グの情報は、 FPGA
が VGA モニ タ を 640 X 480 モー ド で駆動す る 場合の一例です。 高周波数の VGA の詳細は、VESA
お よ びその他の電子機器関連の Web サ イ ト を参照 し て く だ さ い (65 ページの 「関連情報」 を参照)。
標準の VGA サポー ト はサ ンプル デザ イ ンの一部 と し て含まれてい ますが、 タ イ ミ ン グが高速な コ
ン ト ロ ー ラ を使用すれば、 SVGA な ど VGA の拡張モー ド も 達成可能です。
CRT ベース の VGA デ ィ ス プ レ イ では、振幅変調 さ れた移動性電子ビーム (陰極線) を使用 し て、蛍
光ス ク リ ーン上に情報を表示 し ます。 LCD では、整列 し た ス イ ッ チを使用 し て少量の液晶に電圧を
与え、ピ ク セルご と に液晶を通過す る 光の量を変化 さ せます。 次の記述は CRT デ ィ ス プ レ イ に関す
る も のですが、 LCD の信号 タ イ ミ ン グは CRT と 同 じ に な っ て き てい ま す。 次の情報は、 CRT と
LCD の両方に適用 さ れます。
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第 6 章 : VGA デ ィ ス プ レ イ ポー ト
CRT デ ィ ス プ レ イ では、 コ イ ルを通過す る 電流に よ り 磁場を発生 さ せて電子ビーム を偏向 し 、 デ ィ
ス プ レ イ の表面を左か ら 右、 上か ら 下へ ラ ス タ 走査 し ます。 図 6-2 に示す よ う に、 情報が表示 さ れ
る のは、 ビームが順方向に移動 し てい る と き のみです (左か ら 右お よ び上か ら 下)。 デ ィ ス プ レ イ の
左ま たは上に戻 る と き には表示 さ れ ません。 こ のため、 デ ィ ス プ レ イ 時間の多 く は、 水平ま たは垂
直の新規デ ィ ス プ レ イ パ ス を開始す る ために ビーム を リ セ ッ ト お よ び安定 さ せ る ブ ラ ン キ ン グ期
間 と し て使用 さ れます。
䊏䉪䉶䊦㩷㪇㪃㪇㩷
䊏䉪䉶䊦㩷㪇㪃㪍㪊㪐㩷
䊎䊷䊛䈏↹㕙䉕⿛ᩏ䈜䉎䈢䈶䈮
㪍㪋㪇㩷䊏䉪䉶䊦䉕⴫␜㩷
㪭㪞㪘㩷䊂䉞䉴䊒䊧䉟
䊏䉪䉶䊦㩷㪋㪎㪐㪃㪇㩷
ౣ䊃䊧䊷䉴㩷㪑㩷
䈖䈱㑆䈲
૗䉅⴫␜䈘
䉏䉁䈞䉖䇯
䊏䉪䉶䊦㩷㪋㪎㪐㪃㪍㪊㪐㩷
水平偏向
䉮䉟䊦䈎䉌
の電流
቟ቯ䈚䈢㔚ᵹ䊤䊮䊒㩷㪑㩷㩷䈖䈱ᦼ㑆ਛ䈮ᖱႎ䈏⴫␜䈘䉏䉁䈜䇯
ో᳓ᐔᤨ㑆㩷
᳓ᐔ⴫␜ᤨ㑆
ᤨ㑆
㩹䊐䊨䊮䊃㩷䊘䊷䉼㩹㩷
ౣ䊃䊧䊷䉴ᤨ㑆
㩹䊐䊨䊮䊃㩷䊘䊷䉼㩹㩷
HS
᳓ᐔหᦼାภ䈮䉋䉍ౣ䊃䊧
䊷䉴๟ᵄᢙ䈏⸳ቯ䈘䉏䉎
㩹䊋䉾䉪㩷䊘䊷䉼㩹㩷
UG230_c6_02_021706
図 6-2 : CRT デ ィ ス プ レ イ タ イ ミ ングの例
デ ィ ス プ レ イ の解像度に よ り 、 ビームのサ イ ズ、 走査周波数、 お よ び電子ビームが変調 さ れ る 周波
数が決定 し ます。
現在の VGA デ ィ ス プ レ イ は、 マルチデ ィ ス プ レ イ 解像度を サポー ト し てお り 、 VGA コ ン ト ロ ー
ラ で タ イ ミ ン グ信号を生成 し て ラ ス タ パ タ ーン を制御する こ と に よ り 解像度を指定 し ます。 コ ン ト
ロ ー ラ で TTL レベルの同期パル ス を生成す る こ と に よ り 、 偏向 コ イ ルを流れ る 電流の周波数を設
定 し 、 ピ ク セル デー タ ま たはビデオ デー タ が正 し い時間に電子銃に適用 さ れ る よ う に し ます。
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VGA 信号の タ イ ミ ング
ビデオ デー タ は通常、少な く と も 1 バ イ ト が各ピ ク セル位置に割 り 当て ら れた ビデオ リ フ レ ッ シ ュ
メ モ リ か ら 送 ら れます。 Spartan-3A/3AN ス タ ー タ キ ッ ト ボー ド では、 1 ピ ク セルあ た り 12 ビ ッ
ト を使用 し て、 4096 色中の 1 色を生成 し ます。 コ ン ト ロ ー ラ は、 ビームがデ ィ ス プ レ イ 上を移動す
る 際に ビデオ デー タ バ ッ フ ァ に イ ンデ ッ ク ス を付け、 電子ビーム が特定の ピ ク セルを移動す る 正
確な タ イ ミ ン グでビデオ デー タ を取得 し てデ ィ ス プ レ イ に適用 し ます。
図 6-2 に示す よ う に、 VGA コ ン ト ロ ー ラ は、 水平同期 (HS) タ イ ミ ン グ信号 と 垂直同期 (VS) タ イ
ミ ン グ信号を生成 し 、 ピ ク セル ク ロ ッ ク ご と に ビデオ デー タ を送信 し ます。 ピ ク セル ク ロ ッ ク は、
1 ピ ク セルの情報の表示に使用 さ れ る 時間を定義 し ます。 VS 信号は、デ ィ ス プ レ イ の リ フ レ ッ シ ュ
レー ト 、つま り 1 秒間に画面が再描画 さ れ る 回数を定義 し ます。 最小の リ フ レ ッ シ ュ レー ト は、デ ィ
ス プ レ イ の蛍光お よ び電子ビーム の強度の関数です。 実用的な値は、 60Hz ～ 120Hz の範囲です。
水平帰線周波数は、 特定の リ フ レ ッ シ ュ レー ト で表示 さ れ る 水平線の数で定義 さ れます。
VGA 信号の タ イ ミ ング
表 6-2 は、 25MHz ピ ク セル ク ロ ッ ク お よ び 60Hz ±1 リ フ レ ッ シ ュ レー ト の 640 ピ ク セル X 480
行デ ィ ス プ レ イ の信号 タ イ ミ ン グ を示 し てい ます。図 6-3 に、 タ イ ミ ン グ記号間の関係を示 し ます。
同期パルス幅 (TPW) お よ びフ ロ ン ト /バ ッ ク ポーチ間隔 (TFP お よ び TBP) の タ イ ミ ン グは、 さ ま ざ
ま な VGA デ ィ ス プ レ イ よ り 得 ら れた値に基づいてい ます。 フ ロ ン ト ポーチ間隔は同期パルス前の
時間、 バ ッ ク ポーチ間隔は同期パルス後の時間です。 こ の間は、 情報は表示 さ れません。
表 6-2 : 640 X 480 モー ド の VGA タ イ ミ ング
垂直同期
シ ンボル
水平同期
パラ メ ー タ
時間
クロッ ク
線
時間
クロ ッ ク
同期パルス時間
16.7ms
416,800
521
32µs
800
TDISP
表示時間
15.36ms
384,000
480
25.6µs
640
TPW
パルス幅
64µs
1,600
2
3.84µs
96
TFP
フ ロ ン ト ポーチ
320µs
8,000
10
640ns
16
TBP
バ ッ ク ポーチ
928µs
23,200
29
1.92µs
48
TS
TS
Tfp
Tdisp
Tbp
Tpw
UG230_c6_03_021706
図 6-3 : VGA 制御 タ イ ミ ング
通常、 ピ ク セル ク ロ ッ ク が供給 さ れ る カ ウ ン タ に よ り 、 水平 タ イ ミ ン グが制御 さ れます。 デ コ ー ド
さ れた カ ウ ン タ 値に よ り 、HS 信号が生成 さ れます。 こ のカ ウ ン タ は、あ る 行の現在の ピ ク セル デ ィ
ス プ レ イ 位置を示 し ます。
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第 6 章 : VGA デ ィ ス プ レ イ ポー ト
垂直 タ イ ミ ン グは、別のカ ウ ン タ で制御 さ れます。 垂直同期カ ウ ン タ は HS パルス ご と に増分 し 、デ
コ ー ド さ れた値に よ り VS 信号が生成 さ れます。 こ のカ ウ ン タ は、 現在のデ ィ ス プ レ イ 行を示 し ま
す。 こ れ ら のカ ウ ン タ は常に動作 し てお り 、 ビデオ デ ィ ス プ レ イ バ ッ フ ァ のア ド レ ス を構成 し ま
す。 た と えば、 ボー ド 上の DDR2 SDRAM は、 理想的なデ ィ ス プ レ イ バ ッ フ ァ と な り ます。
HS パル ス の開始時間 と VS パル ス の開始時間の タ イ ミ ン グ関係は指定 さ れていないので、 カ ウ ン
タ を調整す る こ と に よ り 、ビデオ RAM ア ド レ ス の構成ま たは同期パルス生成用のデ コ ー ド ロ ジ ッ
ク の最小化を容易に実現で き ます。
UCF ロ ケーシ ョ ン制約
図 6-4 に、 VGA デ ィ ス プ レ イ ポー ト の I/O ピ ン割 り 当て、 I/O 規格、 出力スルー レー ト 、 お よ び
出力駆動電流を指定す る UCF 制約を示 し ます。
NET
NET
NET
NET
NET
NET
NET
NET
NET
NET
NET
NET
NET
NET
"VGA_R<3>"
LOC = "C8"
"VGA_R<2>"
LOC = "B8"
"VGA_R<1>"
LOC = "B3"
"VGA_R<0>"
LOC = "A3"
"VGA_G<3>"
LOC = "D6"
"VGA_G<2>"
LOC = "C6"
"VGA_G<1>"
LOC = "D5"
"VGA_G<0>"
LOC = "C5"
"VGA_B<3>"
LOC = "C9"
"VGA_B<2>"
LOC = "B9"
"VGA_B<1>"
LOC = "D7"
"VGA_B<0>"
LOC = "C7"
"VGA_HSYNC" LOC = "C11"
"VGA_VSYNC" LOC = "B11"
|
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IOSTANDARD
IOSTANDARD
IOSTANDARD
IOSTANDARD
IOSTANDARD
IOSTANDARD
IOSTANDARD
IOSTANDARD
IOSTANDARD
IOSTANDARD
IOSTANDARD
IOSTANDARD
IOSTANDARD
IOSTANDARD
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LVTTL
LVTTL
LVTTL
LVTTL
LVTTL
LVTTL
LVTTL
LVTTL
LVTTL
LVTTL
LVTTL
LVTTL
LVTTL
LVTTL
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DRIVE
DRIVE
DRIVE
DRIVE
DRIVE
DRIVE
DRIVE
DRIVE
DRIVE
DRIVE
DRIVE
DRIVE
DRIVE
DRIVE
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8
8
8
8
8
8
8
8
8
8
8
8
8
8
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SLEW
SLEW
SLEW
SLEW
SLEW
SLEW
SLEW
SLEW
SLEW
SLEW
SLEW
SLEW
SLEW
SLEW
=
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FAST
FAST
FAST
FAST
FAST
FAST
FAST
FAST
FAST
FAST
FAST
FAST
FAST
FAST
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図 6-4 : VGA デ ィ ス プ レ イ ポー ト の UCF 制約
関連情報
詳細については、 次の リ ン ク 先を参照 し て く だ さ い。
•
VESA
www.vesa.org
•
VGA タ イ ミ ン グ情報
www.epanorama.net/documents/pc/vga_timing.html
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第7章
RS-232 シ リ アル ポー ト
概要
図 7-1 に示す よ う に、 SpartanTM-3A/3AN ス タ ー タ キ ッ ト ボー ド には、 RS-232 シ リ アル ポー ト が
2 つあ り ます。 メ ス型の DB9 DCE コ ネ ク タ と 、 オ ス型の DB9 DTE コ ネ ク タ です。 DCE ス タ イ ル
のポー ト には、 シ リ アル ポー ト コ ネ ク タ を直接接続 し ます。 シ リ アル ポー ト コ ネ ク タ は、 ほ と ん
ど の PC や ワ ー ク ス テーシ ョ ンに付いてお り 、 標準のシ リ アル ケーブルを使用 し て接続で き ます。
典型的なアプ リ ケーシ ョ ンでは、ヌ ル モデム ケーブル、オ ス / メ ス変換、ま たは ク ロ ス オーバー ケー
ブルは不要です。
DTE ス タ イ ル コ ネ ク タ は、 モデムやプ リ ン タ な ど の、 ほかの RS-232 ペ リ フ ェ ラ ルの制御に使用
で き ます。 ま た、 DCE コ ネ ク タ と 共に簡単なループバ ッ ク テ ス ト に も 使用で き ます。
䉮䊮䊏䊠䊷䉺
ᮡḰ㩷㪐㩷䊏䊮
䉲䊥䉝䊦㩷䉬䊷䊑䊦
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ᮡḰ㩷㪐㩷䊏䊮
䉲䊥䉝䊦㩷䉬䊷䊑䊦
RS CS TR RD TD CD
DCE
DTE
㪛㪚㪜
䊜䉴ဳ㩷㪛㪙㪐
5
4
9
J36
3
8
TALK/DATA
TALK
㪛㪫㪜
䉥䉴ဳ㩷㪛㪙㪐
2
1
7
5
6
4
9
3
8
2
7
1
6
J27
GND
GND
(E16) (F15)
RS232_DTE_TXD
RS232_DTE_RXD
RS232_DCE_TXD
RS232_DCE_RXD
㪩㪪㪄㪉㪊㪉㩷㔚࿶ᄌ឵ེ㩷㩿㪠㪚㪊㪀
(F16) (E15)
FPGA
UG334_c7_01_052407
図 7-1 : RS-232 シ リ アル ポー ト
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UCF ロ ケーシ ョ ン制約
図 7-1 に、 FPGA と 2 つの DB9 と の接続を示 し ます。 FPGA では、 LVTTL ま たは LVCMOS レベ
ルを使用 し て シ リ アル出力デー タ を Maxim 社製デバ イ ス に供給 し ま す。 Maxim 社製デバ イ ス で
は、 こ の ロ ジ ッ ク 値を RS-232 に適切な電圧レベルに変換 し ます。 同様に、Maxim 社製デバ イ ス は、
RS-232 シ リ アル入力デー タ を LVTTL レベルに変換 し て FPGA に供給 し ます。Maxim 社製デバ イ
ス の出力ピ ン と FPGA の RXD ピ ンの間の直流抵抗に よ り 、 ヌ ル モデル ケーブルを使用 し たボー
ド への接続な ど に よ る 、 不意の ロ ジ ッ ク の競合が回避 さ れます。 こ の例では、 FPGA と 外部シ リ ア
ル デバ イ ス の両方が、 伝送 ラ イ ンのデー タ を駆動 し てい ます。
コ ネ ク タ では、 ハー ド ウ ェ ア フ ロ ー制御はサポー ト さ れ ま せん。 ポー ト の DCD、 DTR、 お よ び
DSR 信号は、 図 7-1 に示す よ う に、 一緒に接続 さ れます。 同様に、 ポー ト のRTS お よ び CTS 信号
も 一緒に接続 さ れます。
UCF ロ ケーシ ョ ン制約
図 7-2 お よ び 図 7-3 に、 DTE お よ び DCE RS-232 ポー ト の I/O ピ ン割 り 当て と I/O 規格を指定す
る UCF 制約を示 し ます。
NET "RS232_DTE_RXD" LOC = "F16" | IOSTANDARD = LVTTL ;
NET "RS232_DTE_TXD" LOC = "E15" | IOSTANDARD = LVTTL | DRIVE = 4 | SLEW = SLOW ;
図 7-2 : DTE RS-232 シ リ アル ポー ト の UCF ロケーシ ョ ン制約
NET "RS232_DCE_RXD" LOC = "E16" | IOSTANDARD = LVTTL ;
NET "RS232_DCE_TXD" LOC = "F15" | IOSTANDARD = LVTTL | DRIVE = 4 | SLEW = SLOW ;
図 7-3 : DCE RS-232 シ リ アル ポー ト の UCF ロ ケーシ ョ ン制約
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第9章
アナ ログ キ ャ プ チ ャ回路
SpartanTM-3A/3AN ス タ ー タ キ ッ ト ボー ド には、 図 9-1 に示す よ う に、 プ ロ グ ラ ム可能な増幅プ リ
ア ンプ と AD コ ンバー タ (ADC) か ら 構成 さ れ る 2 チ ャ ネルのアナ ロ グ キ ャ プチ ャ 回路が搭載 さ れ
てい ます。
㪣㫀㫅㪼㪸㫉㩷㪫㪼㪺㪿㩷␠⵾㩷㪣㪫㪚㪈㪋㪇㪎㪘㪄㪈㩷䊂䊠䉝䊦㩷㪘㪆㪛㩷㩷
SPI_SCK: (AA20)
AD_CONV: (Y6)
AD_DOUT: (D16)
㪣㫀㫅㪼㪸㫉㩷㪫㪼㪺㪿㩷␠⵾㩷㪣㪫㪚㪍㪐㪈㪉㪄㪈㩷䊂䊠䉝䊦㩷䉝䊮䊒
SPI_MOSI: (AB14)
AMP_CS: (W6)
SPI_SCK: (AA20)
AMP_SHDN: (W15)
AMP_DOUT: (T7)
㪍㩷䊏䊮㩷㪘㪛㪚㩷䊓䉾䉻㩷㩿㪡㪉㪉㪀
UG334_c9_01_052407
図 9-1 : アナログ キ ャ プ チ ャ 回路 と 関連ピ ン ヘ ッ ダ (J22)
アナ ロ グ キ ャ プチ ャ 回路に含まれ る Linear Technology 社製 LTC6912-1 プ ロ グ ラ マブル プ リ ア ン
プは、ヘ ッ ダ J22 に入力 さ れ る アナ ロ グ信号を増幅 し ます。プ リ ア ンプの出力は、Linear Technology
社製 LTC1407A-1 ADC に接続 さ れてい ます。 プ リ ア ンプ と ADC は、 両方 と も FPGA でシ リ アル
にプ ロ グ ラ ム ま たは制御 し ます。
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アナログ入力から デジ タ ル出力への変換
䊓䉾䉻㩷㪡㪉㪉
DAC_REF_AB
(3.3V)
㪛㪘㪚㪶㪩㪜㪝㪶㪚㪛㩷ෳᾖ㔚࿶䈲䇮ㅢᏱ㩷㪊㪅㪊㪭㩷
䈖䈱㔚࿶䈲⺞ᢛน⢻䈭䊧䉩䊠䊧䊷䉺㩷㩷㪣㪧㪊㪐㪇㪍㩷䈱㩷㪠㪚㪈㪏㩷䈎䉌ଏ⛎䈘䉏䇮
2
୯䈲䊧䉩䊠䊧䊷䉺䈱㩷㪠㪉㪚㩷䉟䊮䉺䊷䊐䉢䉟䉴䈎䉌ᄌᦝน⢻䇯
LTC 6912-1 AMP
DAC_REF_CD
(3.3V)
VINA
A
VINB
LTC 1407A-1 ADC
A/D
䉼䊞䊈䊦㩷㪇
B
14
A/D
䉼䊞䊈䊦㩷㪈
GND
VCC
(3.3V)
14
REF = 1.65V
FPGA
(D16)
(T7)
(AB14)
(W6)
(AA20)
(W15)
(Y6)
SPI_MOSI
DIN
AMP_CS
0 1 2 3 0 1 2 3
B GAIN
CS/LD A GAIN
SPI_SCK
SCK
AMP_SHDN
DOUT
㪪㪧㪠㩷೙ᓮ䉟䊮䉺䊷䊐䉢䉟䉴
0
...
13
䉼䊞䊈䊦㩷㪈
SCK
0
... 13
䉼䊞䊈䊦㩷㪇
SDO
㪪㪧㪠㩷೙ᓮ䉟䊮䉺䊷䊐䉢䉟䉴
CONV
SHDN
AD_CONV
AMP_DOUT
AD_DOUT
UG334_c9_02_052407
図 9-2 : アナログ キ ャ プ チ ャ 回路の詳細図
アナログ入力から デジ タ ル出力への変換
アナ ロ グ キ ャ プチ ャ 回路は、 VINA ま たは VINB 上のアナ ロ グ電圧を、 論理式 9-1 の式を使用 し
て 14 ビ ッ ト のデジ タ ル表現 (D[13:0]) に変換 し ます。
( V IN – 1.65 V )
D [ 13:0 ] = GAIN × ---------------------------------- × 8192
1.25 V
論理式 9-1
GAIN (増幅率) は、 プ ロ グ ラ マブル プ リ ア ンプに読み込まれ る 設定を示 し ます。 表 9-2 に、 GAIN
に設定可能な値 と 、 VINA お よ び VINB 入力に適用可能な電圧を示 し ます。
プ リ ア ンプお よ び ADC の参照電圧は 1.65V で、 図 9-2 に示す分圧器に よ り 生成 さ れます。 そのた
め、 VINA ま たは VINB 上の入力電圧か ら 1.65V が差 し 引かれます。
ADC の最大範囲は、 参照電圧の 1.65V を基準に ±1.25V です。 そのため、 上記のアナ ロ グ入力を
増幅す る 式の分母に 1.25V が使用 さ れます。
ADC は、14 ビ ッ ト の 2 の補数デジ タ ル値を出力 し ます。 14 ビ ッ ト の 2 の補数で表 さ れ る 値は -213
～ 213-1 なので、 8192 (213) で増幅 さ れます。
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第 9 章 : アナログ キ ャ プ チ ャ 回路
プ ロ グ ラ マブル プ リ ア ンプの GAIN の設定方法は、 「プ ロ グ ラ マブル プ リ ア ンプ」 を参照 し て く だ
さ い。
VINA ま たは VINB に適用 さ れ る 電圧のデジ タ ル表現への変換については、 リ フ ァ レ ン ス デザ イ
ン フ ァ イ ルに詳細に示 さ れてい ます。 81 ページの 「関連情報」 に示 さ れてい る リ ン ク 先を参照 し て
く だ さ い。
プ ログ ラ マ ブル プ リ ア ン プ
LTC6912-1 は、 増幅率を 設定可能な 2 つの反転ア ン プで構成 さ れてい ま す。 こ れ ら の ア ン プは、
DAC の変換範囲 (1.65±1.25V) を最大限に活用で き る よ う 、VINA ま たは VINB に入力 さ れ る 電圧
を増幅 し ます。
イ ン ターフ ェ イス
表 9-1 に、 FPGA と ア ンプの間の イ ン タ ーフ ェ イ ス信号を示 し ます。 SPI_MOSI お よ び SPI_SCK
信号は、SPI バ ス上のほかのデバ イ ス と 共有 さ れます。AMP_CS 信号は、ア ク テ ィ ブ Low の ス レー
ブ セ レ ク ト 信号です。
表 9-1 : AMP のイ ン タ ー フ ェ イ ス信号
FPGA ピ ン
方向
説明
SPI_MOSI
AB14
FPGA → AMP
シ リ アル デー タ : マ ス タ 出力、 ス レーブ入力。
表 9-2 で定義 さ れ る 8 ビ ッ ト の増幅率設定を示
し ます。
AMP_CS
W6
FPGA → AMP
ア ク テ ィ ブ Low のチ ッ プ セ レ ク ト 。 ア ンプの
増幅率は、 こ の信号が High にな る と 設定 さ れ
ます。
SPI_SCK
AA20
FPGA → AMP
クロック
AMP_SHDN
W15
FPGA → AMP
ア ク テ ィ ブ High のシ ャ ッ ト ダ ウ ン、 リ セ ッ ト 。
AMP_DOUT
T7
FPGA ← AMP
シ リ アル デー タ 。 以前の ア ン プの増幅率設定
を示 し ます。 ほ と ん ど のアプ リ ケーシ ョ ンでは
無視 し て も 問題あ り ません。
信号
増幅率
各アナ ロ グ チ ャ ネルには、 増幅率を設定可能な ア ンプが接続 さ れてい ます (図 9-2 を参照)。 ヘ ッ ダ
J7 の VINA ま たは VINB に入力 さ れた アナ ロ グ信号は、1.65V を基準に増幅 さ れます。 こ の 1.65V
の参照電圧は、 3.3V 電源の分圧器を使用 し て生成 さ れます。
各ア ンプの増幅率は、 表 9-2 に示す よ う に、 -1 ～ -100 の間で設定可能です。
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プ ログ ラ マブル プ リ ア ン プ
表 9-2 : プ リ ア ン プの増幅率設定
A3
A2
A1
A0
B3
B2
B1
B0
0
0
0
0
0
-1
0
0
0
-2
0
0
-5
0
-10
増幅率
入力電圧の範囲
最小
最大
1
0.4
2.9
1
0
1.025
2.275
0
1
1
1.4
1.9
0
1
0
0
1.525
1.775
-20
0
1
0
1
1.5875
1.7125
-50
0
1
1
0
1.625
1.675
-100
0
1
1
1
1.6375
1.6625
SPI 制御イ ン タ ー フ ェ イ ス
図 9-3 に、ア ンプへの SPI ベース の通信 イ ン タ ーフ ェ イ ス を示 し ます。各ア ンプの増幅率は、4 ビ ッ
ト の フ ィ ール ド 2 つで構成 さ れ る 8 ビ ッ ト の コ マ ン ド ワ ー ド と し て送信 さ れ ま す。 最上位ビ ッ ト
B3 が最初に送信 さ れます。
AMP_DOUT
0
SPI_MOSI
㪝㪧㪞㪘
䊙䉴䉺
䉴䊧䊷䊑㩷㪑㩷㩷㪣㪫㪚㪉㪍㪉㪋㪄㪈 7
A0 A1 A2 A3 B 0 B 1 B 2 B 3
AMP_CS
SPI_SCK
㪘㩷Ⴧ᏷
㪙㩷Ⴧ᏷
UG334_c9_03_052407
図 9-3 : ア ン プへの SPI シ リ アル イ ン タ ー フ ェ イ ス
ア ンプの AMP_DOUT 出力は、以前の増幅率設定を示 し ます。 ほ と ん ど のアプ リ ケーシ ョ ンでは無
視 し て も 問題あ り ません。
SPI バス のト ラ ン ザク ショ ン は、 AMP_CS が Low にアサート さ れる と 開始し ま す (図 9-4 を 参照)。
SPI_MOSI 上のシ リ アル デー タ は SPI_SCK ク ロ ッ ク 信号の立ち上が り エ ッ ジでア ン プに取 り 込
まれ、 SPI_SCK の立ち下が り エ ッ ジで AMP_DOUT に出力 さ れます。
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第 9 章 : アナログ キ ャ プ チ ャ 回路
AMP_CS
30
50
50
SPI_SCK
30
SPI_MOSI
7
6
5
4
3
2
(from FPGA)
85 max
AMP_DOUT
Previous 7
6
5
4
3
2
(from AMP)
䈜䈼䈩䈱䉺䉟䊚䊮䉫䈲ᵈ⸥䈏䈭䈇㒢䉍ᦨዊ㩷㩿㫅㫊㪀㩷䈪䈜䇯
UG230_c10_04_022306
図 9-4 : ア ン プ と 通信する際の SPI の タ イ ミ ング
ア ンプ イ ン ターフ ェ イ ス は比較的低速で、 サポー ト さ れ る ク ロ ッ ク 周波数は 約 10MHz です。
UCF ロ ケーシ ョ ン制約
図 9-5 に、 ア ン プ イ ン タ ーフ ェ イ ス の I/O ピ ン 割り 当て と I/O 規格を 指定する UCF 制約を 示し
ま す。
NET
NET
NET
NET
NET
"SPI_MOSI"
"AMP_CS"
"SPI_SCK"
"AMP_SHDN"
"AMP_DOUT"
LOC
LOC
LOC
LOC
LOC
=
=
=
=
=
"AB14"|
"W6" |
"AA20"|
"W15" |
"T7" |
IOSTANDARD
IOSTANDARD
IOSTANDARD
IOSTANDARD
IOSTANDARD
=
=
=
=
=
LVTTL
LVTTL
LVTTL
LVTTL
LVTTL
|
|
|
|
;
SLEW
SLEW
SLEW
SLEW
=
=
=
=
SLOW
SLOW
SLOW
SLOW
|
|
|
|
DRIVE
DRIVE
DRIVE
DRIVE
=
=
=
=
8 ;
4 ;
12 ;
4 ;
図 9-5 : プ リ ア ン プ イ ン タ ー フ ェ イ ス (AMP) の UCF ロケーシ ョ ン制約
AD コ ンバー タ (ADC)
LTC1407A-1 には、 2 つの ADC が含まれます。 AD_CONV 信号が適用 さ れ る と 、 両方のアナ ロ グ
入力が同時にサンプ リ ン グ さ れます。
イ ン ターフ ェ イス
表 9-3 に、FPGA と ADC の間の イ ン ターフ ェ イ ス信号の リ ス ト を示 し ます。 SPI_SCK 信号は、SPI
バ ス上のほかのデバ イ ス と 共有 さ れます。 ア ク テ ィ ブ High の AD_CONV 信号は、 DAC へのア ク
テ ィ ブ Low の ス レーブ セ レ ク ト 入力です。 DAC_CLR 信号は、 ア ク テ ィ ブ High の非同期 リ セ ッ
ト です。
表 9-3 : ADC のイ ン タ ー フ ェ イ ス信号
FPGA ピ ン
方向
AA20
FPGA → ADC
クロック
AD_CONV
Y6
FPGA → ADC
ア ク テ ィ ブ High で変換プ ロ セ ス を開始 し ます。
ADC_OUT
D16
FPGA ← ADC
シ リ アル デー タ 。 サンプ リ ン グ さ れた アナ ロ グ値
をデジ タ ル表現 し た 14 ビ ッ ト の 2 の補数値です。
信号
SPI_SCK
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説明
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AD コ ンバー タ (ADC)
SPI 制御イ ン タ ー フ ェ イ ス
図 9-6 に、 ADC への SPI バス ト ラ ンザ ク シ ョ ンの例を示 し ます。
AD_CONV 信号が High にな る と 、 ADC で両方のアナ ロ グ チ ャ ネルが同時にサンプ リ ン グ さ れま
す。 変換 さ れた値は、 次に AD_CONV がアサー ト さ れた と き に、 1 サンプルの レ イ テ ン シで出力 さ
れます。 最大サンプ リ ン グ レー ト は、 約 1.5MHz です。
ADC は、 サンプ リ ン グ さ れた アナ ロ グ値をデジ タ ル値に変換 し 、 14 ビ ッ ト の 2 の補数値 と し て出
力 し ます。
ADC_OUT
D0 D1 D2 D3 D4 D5 D6 D7 D8 D9 D10 D11 D12 D13
AD_CONV
Z
SPI_SCK
D0 D1 D2 D3 D4 D5 D6 D7 D8 D9 D10 D11 D12 D13
Z
Z
AD_CONV
SPI_SCK
ADC_OUT
13
13
0
13
0
UG334_c9_06_052407
図 9-6 : AD コ ンバー タ のイ ン タ ー フ ェ イ ス
図 9-7 に、 ト ラ ン ザ ク シ ョ ン の タ イ ミ ン グ を示 し ま す。 AD_CONV 信号は、 通常の SPI ス レ ーブ
セ レ ク ト イ ネーブルではあ り ません。 ADC_OUT 信号のハ イ イ ン ピーダ ン ス状態が保持 さ れ る よ
う 、 SPI_SCK 信号を十分な ク ロ ッ ク サ イ ク ル数供給 し て く だ さ い。 図 9-6 に示す よ う に、 34 サ イ
ク ルの通信シーケ ン ス を使用 し て く だ さ い。 14 ビ ッ ト デー タ 転送の前後 2 ク ロ ッ ク サ イ ク ル分、
デー タ 出力が ト ラ イ ス テー ト 状態にな り ます。
4ns min
AD_CONV
19.6ns min
3ns
SPI_SCK
1
4
3
2
6
5
8ns
ADC_OUT
䉼䊞䊈䊦㩷㪇
High-Z
13
12
11
AD_CONV
45ns min
SPI_SCK
ADC_OUT
30
31
33
32
34
6ns
䉼䊞䊈䊦㩷㪈
3
2
1
High-Z
0
㪪㪧㪠㪶㪪㪚㪢㩷㩷䈱㩷㪊㪊㩷䉪䊨䉾䉪㩷䉰䉟䉪䊦ᓟ䈮㩷㪘㪆㪛㩷䉮䊮䊋䊷䉺䈮䉋䉍㩷㪪㪛㪦㩷಴ജ
䊤䉟䊮䈏䊊䉟㩷䉟䊮䊏䊷䉻䊮䉴䈮⸳ቯ䈘䉏䉁䈜䇯
UG330_c10_06_032007
図 9-7 : ADC への SPI の タ イ ミ ング
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第 9 章 : アナログ キ ャ プ チ ャ 回路
UCF ロ ケーシ ョ ン制約
図 9-8 に、 ア ン プ イ ン タ ーフ ェ イ ス の I/O ピ ン 割り 当て と I/O 規格を 指定する UCF 制約を 示し
ま す。
NET "AD_CONV"
NET "SPI_SCK"
NET "AD_DOUT"
LOC = "Y6"
| IOSTANDARD = LVTTL | SLEW = SLOW | DRIVE = 4 ;
LOC = "AA20" | IOSTANDARD = LVTTL | SLEW = SLOW | DRIVE = 12 ;
LOC = "D16" | IOSTANDARD = LVTTL ;
図 9-8 : ADC イ ン タ ー フ ェ イ スの UCF ロ ケーシ ョ ン制約
アナログ入力の接続
AC 信号は、 DC ブ ロ ッ キ ン グ キ ャ パシ タ を介 し て VINA ま たは VINB に接続 し ます。
関連情報
詳細については、 次の リ ン ク 先を参照 し て く だ さ い。
•
ザ イ リ ン ク ス PicoBlaze ソ フ ト プ ロ セ ッ サ
http://japan.xilinx.com/picoblaze
•
LTC6912 シ リ アル デジ タ ル イ ン タ ーフ ェ イ ス を備え たデュ アル プ ロ グ ラ マブル増幅ア ンプ
http://www.linear-tech.co.jp/pc/downloadDocument.do?navId=H0,C1,C1154,C1009,C1121,P7596,D5359
•
LTC1407A-1 シ ャ ッ ト ダ ウ ン付 き シ リ アル 14 ビ ッ ト 同時サンプ リ ン グ ADC
http://www.linear-tech.co.jp/pc/downloadDocument.do?navId=H0,C1,C1155,C1001,C1158,P2420,D1295
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関連情報
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第8章
PS/2 マウス /キーボー ド のポー ト
SpartanTM-3A/3AN ス タ ー タ キ ッ ト ボー ド には、PS/2 マ ウ ス / キーボー ド ポー ト お よ び標準 6 ピ ン
ミ ニ DIN コ ネ ク タ が含 まれてい ます。 こ れは、 ボー ド 上にあ る J28 の ラ ベルが付いた コ ネ ク タ で
す。 図 8-1 に PS/2 コ ネ ク タ 、 表 8-1 に コ ネ ク タ の信号を示 し ます。 マ ウ ス ま たはキーボー ド を ボー
ド に直接接続す る には、 プ ラ イ マ リ 接続を使用 し ます。 ま た、 73 ページの 「Y 字型ス プ リ ッ タ ケー
ブルを使用 し たセカ ン ド PS/2 ポー ト の追加」 も 参照 し て く だ さ い。
䉶䉦䊮䉻䊥ធ⛯
䊒䊤䉟䊙䊥ធ⛯
㩿㪰㩷ሼဳ䉴䊒䊥䉾䉺㩷䉬䊷䊑䊦䈏ᔅⷐ㪀
270W
270W
PS2_DATA1: (V11)
PS2_DATA2: (Y12)
1
2
4
270W
6
3
5
PS2_CLK2: (U11)
270W
PS2_CLK1: (W12)
UG334_c8_01_052407
図 8-1 : PS/2 コ ネ ク タ の位置 と 信号
表 8-1 : PS/2 コ ネ ク タ のピ ン配置
PS/2 DIN ピ ン
1
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V11
PS/2 ス プ リ ッ タ ケーブル使用時のセカ ン ダ リ デー タ 接続
PS2_DATA2
Y12
3
GND
GND
4
+5V
接続な し
6
ユーザー ガ イ ド
プ ラ イ マ リ デー タ 接続
PS2_DATA1
FPGA ピ ン
2
5
Spartan-3A/3AN ス タ ー タ キ ッ ト ボー ド
信号
プ ラ イ マ リ ク ロ ッ ク 接続
PS2_CLK1
PS/2 ス プ リ ッ タ ケーブル使用時のセカ ン ダ リ デー タ 接続
PS2_CLK2
japan.xilinx.com
W12
U11
69
R
キーボー ド
PC マ ウ スお よ びキーボー ド は、 ど ち ら も 2 線式 PS/2 シ リ アル バ ス を使用 し て ホ ス ト デバ イ ス と
通信 し ます。 こ の場合のホ ス ト デバ イ ス は FPGA です。 PS/2 バ ス には、 ク ロ ッ ク と デー タ の両方
が含まれてい ます。 マ ウ ス と キーボー ド はど ち ら も 、バ ス を同 じ 信号 タ イ ミ ン グで駆動 し 、開始ビ ッ
ト 、終了ビ ッ ト 、奇数パ リ テ ィ ビ ッ ト を含む 11 ビ ッ ト ワ ー ド を使用 し ます。 ただ し 、マ ウ ス と キー
ボー ド のデー タ パケ ッ ト の構成方法は異な り ます。 キーボー ド お よ びマ ウ ス の両 イ ン タ ーフ ェ イ ス
では、 双方向にデー タ を転送で き ます。 た と えば、 FPGA ホ ス ト デザ イ ンでキーボー ド の ス テー ト
LED を点灯 さ せた り マ ウ ス の通信速度を変更 し た り で き ます。
PS/2 バ ス の タ イ ミ ン グ を表 8-2 お よび図 8-2 に示 し ます。 ク ロ ッ ク お よ びデー タ 信号はデー タ 転送
中のみ駆動 さ れ、それ以外の と き は、ア イ ド ル ス テー ト ( ロ ジ ッ ク High) に保持 さ れます。 モジ ュ ー
ルか ら ホ ス ト への通信お よ び双方向キーボー ド 通信の信号要件は、 こ の タ イ ミ ン グに よ っ て定義 さ
れ ます。 図 8-2 に示す よ う に、 ク ロ ッ ク 信号が High の と き にキーボー ド ま たはマ ウ ス がデー タ ラ
イ ンに 1 ビ ッ ト 書 き 込み、 ク ロ ッ ク 信号が Low の と き にホ ス ト がデー タ ラ イ ン を読み出 し ます。
表 8-2 : PS/2 バスの タ イ ミ ング
シ ンボル
パラ メ ー タ
最小
最大
TCK
ク ロ ッ ク が High ま たは Low の時間
30μs
50μs
TSU
Data-to-clock セ ッ ト ア ッ プ タ イ ム
5μs
25μs
Clock-to-data ホール ド タ イ ム
5μs
25μs
THLD
䉣䉾䉳㩷㪇
TCK TCK
䉣䉾䉳㩷㪈㪇
CLK (PS2C)
THLD
TSU
DATA (PS2D)
㩾㪇㩾㩷㐿ᆎ䊎䉾䊃㩷
㩾㪈㩾㩷஗ᱛ䊎䉾䊃㩷
UG230_c8_02_021806
図 8-2 : PS/2 バスの タ イ ミ ング波形
キーボー ド
キーボー ド ではオープン コ レ ク タ ド ラ イ バが使用 さ れ る ので、 デバ イ ス ま たはホ ス ト の ど ち ら か
で 2 線式バ ス を駆動で き ます。 ホ ス ト か ら デー タ を送信 し ない場合は、 ホ ス ト で単純な入力ピ ン を
使用 し て も か ま い ません。
PS/2 ス タ イ ルのキーボー ド は、 ス キ ャ ン コ ー ド を使用 し て キーか ら 入力 さ れたデー タ を通信 し ま
す。 キーの 1 つ 1 つに固有の ス キ ャ ン コ ー ド が割 り 当て ら れてお り 、 キーが押 さ れ る と コ ー ド が送
信 さ れます。 図 8-3 に、 ほ と ん ど のキーの ス キ ャ ン コ ー ド を示 し ます。
キーを押 し た ま ま にす る と 、 コ ー ド が約 100ms ご と に繰 り 返 し 送信 さ れ ます。 キーを放す と 、 F0
のキーア ッ プ コ ー ド が送信 さ れ、 続けてそのキーの ス キ ャ ン コー ド が送信 さ れます。 キーに Shift
キーを押 し た場合 と 押 さ ない場合の 2 つの文字が あ る 場合で も 、 Shift キーが押 さ れたか ど う かに
関わ ら ず、 キーが同 じ であれば、同 じ ス キ ャ ン コ ー ド が送信 さ れます。 ど の文字が入力 さ れたかは、
ホ ス ト で判断 さ れます。
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第 8 章 : PS/2 マウス /キーボー ド のポー ト
拡張キーが押 さ れ る と 、 ス キ ャ ン コ ー ド の前に E0 が送信 さ れます。 複数の ス キ ャ ン コ ー ド が送信
さ れ る こ と も あ り ます。 拡張キーが放 さ れ る と 、 E0 F0 のキーア ッ プ コ ー ド が送信 さ れ、 続けて ス
キ ャ ン コ ー ド が送信 さ れます。
ESC
76
`~
0E
1!
16
TA B
0D
Caps Lock
58
Shift
12
F1
05
F2
06
2@
1E
3#
26
Q
15
W
1D
A
1C
F4
0C
4$
25
E
24
S
1B
Z
1Z
Ctrl
14
F3
04
5%
2E
R
2D
D
23
X
22
F5
03
C
21
F6
0B
6^
36
T
2C
F
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7&
3D
Y
35
G
34
V
2A
F8
0A
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3E
U
3C
H
33
B
32
Alt
11
F7
83
9(
46
I
43
J
3B
N
31
0)
45
O
44
K
42
M
3A
F10
09
-_
4E
=+
55
P
4D
L
4B
,<
41
F9
01
[{
54
;:
4C
>.
49
'"
52
/?
4A
Space
29
Alt
E0 11
F11
78
F12
07
E0 75
Back Space
E0 74
66
]}
5B
\|
5D
E0 6B
Enter
5A
E0 72
Shift
59
Ctrl
E0 14
UG230_c8_03_021806
図 8-3 : PS/2 キーボー ド スキ ャ ン コ ー ド
ホ ス ト か ら 、 コ マ ン ド お よびデー タ を キーボー ド に送信する こ と も で き ます。 表 8-3 に、 よ く 使用
さ れ る コ マ ン ド の一覧を示 し ます。
表 8-3 : よ く 使用 さ れる PS/2 キーボー ド コ マ ン ド
コマン ド
説明
ED
Num Lock、 Caps Lock、 お よ び Scroll Lock LED のオン /オ フ : キーボー ド で ED コ マ ン ド が受信 さ れ る と 、
FA が返 さ れます。 その後、 ホ ス ト よ り 次のバ イ ト が送信 さ れ、 LED ス テー タ ス が設定 さ れます。 キーボー
ド LED の ビ ッ ト 位置を次に示 し ます。 特定のビ ッ ト に 1 が書 き 込まれ る と 、 対応す る キーボー ド LED が点
灯 し ます。
7
6
5
4
無視
3
2
1
0
Caps Lock
Num Lock
Scroll Lock
EE
エ コ ー : キーボー ド で echo コ マ ン ド が受信 さ れ る と 、 同 じ ス キ ャ ン コ ー ド EE が返 さ れます。
F3
ス キ ャ ン コ ー ド の リ ピー ト レー ト 設定 : キーボー ド で F3 が受信 さ れ る と 、 FA が返 さ れます。 その後、 ホ ス
ト か ら 次のバ イ ト が送信 さ れ、 リ ピー ト レー ト が設定 さ れます。
FE
再送信 : キーボード で resend コ マン ド が受信さ れる と 、最後に送信さ れたス キ ャ ン コ ード が再送信さ れま す。
FF
リ セ ッ ト : キーボー ド を リ セ ッ ト し ます。
キーボー ド が コ マ ン ド ま たはデー タ を ホ ス ト に送信す る のは、 デー タ ラ イ ン、 ク ロ ッ ク ラ イ ン が
共に High、 つま り ア イ ド ル ス テー ト の と き のみです。
ホ ス ト がバ ス マ ス タ であ る ため、バ ス が駆動 さ れ る 前にホ ス ト がデー タ を送信 し てい る か ど う かが
キーボー ド で確認 さ れます。 ク ロ ッ ク ラ イ ンは、 Clear to Send 信号 と し て も 使用で き ます。 ホ ス ト
が ク ロ ッ ク ラ イ ン を Low に し てい る 場合は、 ク ロ ッ ク が解放 さ れ る ま でキーボー ド か ら デー タ を
送信で き ません。
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マウス
キーボー ド か ら ホ ス ト へのデー タ は、 11 ビ ッ ト ワ ー ド です。 こ のデー タ の内容は、 開始ビ ッ ト 0、
8 ビ ッ ト の ス キ ャ ン コ ー ド (LSB が先)、奇数パ リ テ ィ ビ ッ ト 、終了ビ ッ ト 1 と な っ てい ます。 キー
ボー ド よ り デー タ が送信 さ れ る 場合、 20 ～ 30kHz 程度で 11 ク ロ ッ ク 遷移が生成 さ れ、図 8-2 に示
す よ う に、 デー タ は ク ロ ッ ク の立ち下が り エ ッ ジで有効にな り ます。
マウス
PS/2 互換のマ ウ ス では、 2 つのモー ド がサポー ト さ れてい ます。 ポー リ ン グ モー ド では、 ホ ス ト コ
ン ト ロ ー ラ に よ り マ ウ ス の動作が確認 さ れます。 ス ト リ ー ミ ン グ モー ド では、 移動やキー操作がマ
ウ ス に よ り レ ポー ト さ れます。 こ のモー ド が、 デフ ォ ル ト の動作モー ド です。
ス ト リ ー ミ ン グ モー ド を 使用す る には、 FPGA ホ ス ト か ら マ ウ ス に Set Stream Mode コ マ ン ド
(0xEA) を送信する 必要があ り ます。 マ ウ ス を移動 し た り 、 キーを押 し た り す る と 、 マ ウ ス に よ り ク
ロ ッ ク 信号 と デー タ 信号が生成 さ れます。 こ れ以外の と き は、 信号は High に保持 さ れ、 ア イ ド ル
ス テー ト にな り ます。 マ ウ ス を移動す る たびに、ホ ス ト に 11 ビ ッ ト ワ ー ド が 3 つ送信 さ れます。 11
ビ ッ ト ワ ー ド のそれぞれが、 開始ビ ッ ト 0、 8 デー タ ビ ッ ト (LSB が先)、 奇数パ リ テ ィ ビ ッ ト 、
終了ビ ッ ト 1 を含んでい ます。 転送 さ れ る デー タ は合計 33 ビ ッ ト で、 ビ ッ ト 0、 ビ ッ ト 11、 お よ
びビ ッ ト 22 は 0 (開始ビ ッ ト ) で、 ビ ッ ト 10、 ビ ッ ト 21、 お よ びビ ッ ト 32 は 1 (終了ビ ッ ト ) で
す。 こ の 3 つの 8 ビ ッ ト デー タ フ ィ ール ド には、 図 8-4 に示す よ う に、 移動デー タ が含まれます。
デー タ は ク ロ ッ ク の立ち下が り エ ッ ジで有効にな り ます。 ク ロ ッ ク 周期は 20 ～ 30kHz です。
䊙䉡䉴㩷䉴䊁䊷䉺䉴㩷䊋䉟䊃
1
0
L
R
C
㐿ᆎ䊎䉾䊃
䉝䉟䊄䊦㩷䉴䊁䊷䊃
㪯㩷ᣇะ䊋䉟䊃㩷
1 XS YS XV YV P
1
஗ᱛ䊎䉾䊃
0
㪰㩷ᣇะ䊋䉟䊃
X0 X1 X2 X3 X4 X5 X6 X7 P
1
0 Y0 Y1 Y2 Y3 Y4 Y5 Y6 Y7
஗ᱛ䊎䉾䊃
㐿ᆎ䊎䉾䊃
㐿ᆎ䊎䉾䊃
P
1
஗ᱛ䊎䉾䊃
䉝䉟䊄䊦㩷䉴䊁䊷䊃
UG330_c8_04_032007
図 8-4 : PS/2 マウスの ト ラ ンザク シ ョ ン
PS/2 ス タ イ ルのマ ウ ス では、 相対座標シ ス テ ムが採用 さ れてお り (図 8-5 参照)、 マ ウ ス ポ イ ン タ
を画面の右に動かす と X の値が正にな り 、 左に動かす と 負にな り ます。 同様に、 マ ウ ス ポ イ ン タ を
画面の上に動かす と Y の値が正にな り 、 下に動かす と 負にな り ます。 X と Y の符号は、 それぞれ
ス テー タ ス バ イ ト の XS ビ ッ ト と YS ビ ッ ト に表 さ れます。 1 は、 値が負であ る こ と を示 し ます。
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第 8 章 : PS/2 マウス /キーボー ド のポー ト
+Y 値
(YS=0)
-X 値
(XS=1)
+X 値
(XS=0)
-Y 値
(YS=1)
UG230_c8_05_021806
図 8-5 : マウスの動き を ト ラ ッ ク する相対座標シ ス テム
X お よ び Y の値で、 マ ウ ス の速度を確認で き ます。 速 く な る ほ ど値 も 大 き く な り ます。 ス テー タ ス
バ イ ト の XV お よ び YV ビ ッ ト では、 X ま たは Y の値が最大値を超え、 オーバーフ ロ ーが発生 し
てい る かが示 さ れ ます。 1 はオーバーフ ロ ーが発生 し た こ と を表 し ます。 マ ウ ス を動か し 続け てい
る と 、 33 ビ ッ ト の伝送が約 50ms ご と に発生 し ます。
ス テー タ ス バ イ ト の L、 R、 お よ び C フ ィ ール ド は、 それぞれ左 ク リ ッ ク 、 右 ク リ ッ ク お よ び中 ク
リ ッ ク を意味 し ます。 1 はマ ウ ス ボ タ ンが押 さ れた こ と を示 し ます。
電源
Spartan-3A/3AN ス タ ー タ キ ッ ト ボー ド の PS/2 ポー ト の電源は 5V です。 Spartan-3A/3AN FPGA
は 5V 対応のデバ イ ス ではあ り ませんが、 69 ページの図 8-1 に示す よ う に、 270W の直列電流制限
抵抗を使用すれば 5V デバ イ ス と 通信で き ます。
Y 字型ス プ リ ッ タ ケーブルを使用 し たセ カ ン ド PS/2 ポー ト の追加
PS/2 ポー ト を使用す る アプ リ ケーシ ョ ンのほ と ん ど では、マ ウ ス ま たはキーボー ド が直接 Spartan3A/3AN ス タ ー タ キ ッ ト ボー ド の コ ネ ク タ に接続 さ れ ます。 こ れ ら のアプ リ ケーシ ョ ン では、 69
ページの図 8-1 に示す よ う に、 PS/2 ポー ト へのプ ラ イ マ リ 接続が使用 さ れてい ます。
ただ し 、 PS/2 Y 字型の ス プ リ ッ タ ケーブルを ボー ド の PS/2 コ ネ ク タ に接続す る こ と で、 セカ ン ダ
リ PS/2 ポー ト を含め る こ と がで き ます。図 8-6 に、こ のケーブルの例を示 し ます。 Spartan-3A/3AN
ス タ ー タ キ ッ ト には、 こ の種のケーブルは含まれてい ませんが、 最寄 り の電気機器店や Web サ イ
ト か ら 購入で き ます。 次に、 ベン ダーお よ びその製品番号の例を示 し ます。 ベン ダーお よ び製品に
よ っ て価格が異な る ので、 数種比較 し てか ら 購入す る こ と をお勧め し ます。
•
StarTech 社製 PS/2 キーボー ド /マ ウ ス Y 字型ス プ リ ッ タ ケーブル、 KYC1MF
•
American Power Conversion (APC) 社製 マ ウ スお よ びキーボー ド ス プ リ ッ タ ケーブル、
62305-1
•
Belkin 社製 Pro シ リ ーズ ノ ー ト ブ ッ ク Y ケーブル、 F3G117-01
•
Tripp Lite 社製 P230-001
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UCF ロ ケーシ ョ ン制約
•
QVS 社製 CC321Y
•
ComputerCableStore.com、 8-1718Y-00.5
•
CablesToGo、 08017
UG330_c8_02_012507
図 8-6 : PS/2 Y 字型ス プ リ ッ タ ケーブル
ス プ リ ッ タ ケーブルを使用す る 場合は、69 ページの図 8-1 お よ び 69 ページの表 8-1 に リ ス ト さ れ
てい る FPGA 接続を使用 し ます。 プ ラ イ マ リ 接続 と セカ ン ダ リ 接続は、 Y ス プ リ ッ タ の半面ずつに
配置 さ れてい ます。
UCF ロ ケーシ ョ ン制約
図 8-7 に、 PS/2 ポー ト 接続の I/O ピ ン割 り 当て と I/O 規格を指定す る UCF 制約を示 し ます。
# Primary connection
NET "PS2_CLK1" LOC = "W12" | IOSTANDARD = LVTTL | DRIVE = 8 | SLEW = SLOW ;
NET "PS2_DATA1" LOC = "V11" | IOSTANDARD = LVTTL | DRIVE = 8 | SLEW = SLOW ;
# Secondary connection (requires Y-splitter cable)
NET "PS2_CLK2" LOC = "U11" | IOSTANDARD = LVTTL | DRIVE = 8 | SLEW = SLOW ;
NET "PS2_DATA2" LOC = "Y12" | IOSTANDARD = LVTTL | DRIVE = 8 | SLEW = SLOW ;
図 8-7 : PS/2 ポー ト の UCF ロ ケーシ ョ ン制約
関連情報
詳細については、 次の リ ン ク 先を参照 し て く だ さ い。
74
•
PS/2 マ ウ ス / キーボー ド プ ロ ト コ ル
www.computer-engineering.org/ps2protocol
•
PS/2 キーボー ド イ ン タ ーフ ェ イ ス
www.computer-engineering.org/ps2keyboard
•
PS/2 マ ウ ス イ ン タ ーフ ェ イ ス
www.computer-engineering.org/ps2mouse
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第 10 章
DA コ ンバー タ (DAC)
SpartanTM-3A/3AN ス タ ー タ キ ッ ト ボー ド には、 SPI に準拠 し た 4 チ ャ ネルのシ リ アル DA コ ン
バー タ (DAC) が搭載 さ れてい ます。 搭載 さ れてい る DAC は、Linear Technology 社製 LTC2624 12
ビ ッ ト の符号な し レ ゾ リ ュ ーシ ョ ン付 き の ク ワ ッ ド DAC です。DAC か ら の 4 つの出力は、Digilent
社製 6 ピ ン ペ リ フ ェ ラ ル モジ ュ ール フ ォーマ ッ ト を使用す る ヘ ッ ダ J21 にあ り ます。 DAC お よ び
ヘ ッ ダは、 図 10-1 に示す よ う に、 イ ーサネ ッ ト RJ-45 コ ネ ク タ のす ぐ下に配置 さ れてい ます。
SPI_MOSI: (AB14)
SPI_SCK: (AA20)
DAC_CS: (W7)
DAC_CLR: (AB13)
DAC_OUT: (V7)
UG334_c10_01_052407
図 10-1 : DAC および関連ピ ンヘ ッ ダ (J21)
SPI 通信
図 10-2 に示す よ う に、 FPGA と DAC の 4 つのチ ャ ネルの間でデジ タ ル値を通信す る 際には、 SPI
( シ リ アル ペ リ フ ェ ラ ル イ ン タ ーフ ェ イ ス ) が使用 さ れます。 SPI バ スは、単純な 4 ワ イ ヤ イ ン タ ー
フ ェ イ ス を採用 し た、 全二重の同期キ ャ ラ ク タ 志向チ ャ ネルです。 バ ス マ ス タ ( こ の例の場合は
FPGA) に よ り ク ロ ッ ク 信号 (SPI_SCK) が駆動 さ れ、 選択 し た バ ス ス レ ーブ ( こ の例の場合は
DAC) にシ リ アル デー タ (SPI_MOSI) が送信 さ れます。 同時に、 バ ス ス レーブか ら バス マ ス タ に
シ リ アル デー タ (SPI_MISO) が戻 さ れます。
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SPI 通信
LTC 2624 DAC
䊓䉾䉻㩷㪡㪌
REF A
3.3V
DAC A
VOUTA
A
DAC B
VOUTB
B
DAC C
VOUTC
C
DAC D
VOUTD
D
12
REF B
12
䊂䊐䉤䊦䊃䈪㩷㪊㪅㪊㪭䇯
䊒䊨䉫䊤䊛น⢻䈭ෳᾖ㔚࿶
䈲䇮⺞ᢛน⢻䈭㩷㪣㪧㪊㪐㪇㪍䇮
㪠㪚㩷㪈㪏㩷䈮䉋䈦䈩ଏ⛎䇯
REF C
12
REF D
12
FPGA
(V7)
SPI_MOSI
(AB14)
SDI
DAC_CS
(W7)
SCK
㪪㪧㪠㩷೙ᓮ䉟䊮䉺䊷䊐䉢䉟䉴
VCC
(3.3V)
DAC_CLR
(AB13)
GND
CS/LD
SPI_SCK
(AA20)
SDO
CLR
DAC_OUT
UG334_c10_02_052407
図 10-2 : DAC の接続
イ ン タ ー フ ェ イ ス信号
表 10-1 に、 FPGA と DAC の 間 の イ ン タ ー フ ェ イ ス 信 号 の リ ス ト を 示 し ま す。 SPI_MOSI、
DAC_OUT、 お よ び SPI_SCK 信号は、 SPI バ ス上のほかのデバ イ ス と 共有 さ れます。 DAC_CS 信
号は、 ア ク テ ィ ブ Low の ス レーブ セ レ ク ト 信号です。 DAC_CLR 信号は、 ア ク テ ィ ブ High の非
同期 リ セ ッ ト です。
表 10-1 : DAC のイ ン タ ー フ ェ イ ス信号
信号
FPGA ピ ン
方向
説明
AB14
FPGA → DAC
シ リ アル デー タ : マ ス タ 出力、 ス レーブ入力
DAC_CS
W7
FPGA → DAC
ア ク テ ィ ブ Low のチ ッ ク セ レ ク ト 。デジ タ ル
か ら アナ ロ グへの変換は、こ の信号が High に
な る と 開始 し ます。
SPI_SCK
AA20
FPGA → DAC
クロック
DAC_CLR
AB13
FPGA → DAC
ア ク テ ィ ブ Low の非同期 リ セ ッ ト 入力。
DAC_OUT
V7
FPGA ← DAC
DAC か ら のシ リ アル デー タ
SPI_MOSI
DAC か ら のシ リ アル デー タ 出力は、主に複数の DAC を カ ス ケー ド 接続す る ために使用 し ます。 こ
の信号は SPI バ ス を使用 し た全二重通信で転送 さ れてい ますが、 ほ と ん ど のアプ リ ケーシ ョ ンでは
無視 し て も 問題あ り ません。
SPI 通信の詳細
図 10-3 に、 SPI バ ス タ イ ミ ン グの例を示 し ます。 各ビ ッ ト は、 SPI_SCK ク ロ ッ ク 信号に同期 し て
送受信 さ れます。 バ スは完全に ス タ テ ィ ッ ク で、 ク ロ ッ ク レー ト は最大 50MHz です。 最大ス ピー
ド 付近で動作 さ せ る 場合は、 LTC2624 のデー タ シー ト ですべての タ イ ミ ン グ パ ラ メ ー タ を確認 し
て く だ さ い。
84
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第 10 章 : DA コ ンバー タ (DAC)
DAC_CS
SPI_MOSI
31
30
29
SPI_SCK
DAC_OUT
Previous 31
Previous 30
Previous 29
UG330_c9_03
_071906
図 10-3 : SPI 通信の タ イ ミ ング
DAC_CS ス レーブ セ レ ク ト 信号が Low にアサー ト さ れた後、 SPI_MOSI 信号上のデー タ が MSB
か ら 送信 さ れます。 LTC2624 は、 SPI_SCK の立ち上が り エ ッ ジで入力デー タ (SPI_MOSI) を取 り
込みます。 デー タ は、 立ち上が り エ ッ ジの 4ns 前ま でに有効にな っ てい る 必要があ り ます。
SPI_SCK の立ち下が り エ ッ ジ で DAC のデー タ が DAC_OUT 信号に出力 さ れ ま す。 こ のデー タ
は、 FPGA に よ り SPI_SCK の次の立ち上が り エ ッ ジ で取 り 込 ま れ ま す。 DAC_OUT の最初の値
は、 DAC_CS が Low にな っ てか ら 最初の SPI_SCK の立ち上が り エ ッ ジで取 り 込まれ る 必要があ
り ます。 こ れ以外の場合は、 ビ ッ ト 31 が欠落 し ます。
32 個のデー タ ビ ッ ト がすべて転送 さ れ る と 、DAC_CS ス レーブ セ レ ク ト 信号が再び High にな り 、
SPI バ ス ト ラ ンザ ク シ ョ ン が完了 し ます。 こ の信号の立ち上が り エ ッ ジで、 DAC 内でデジ タ ルか
ら アナ ロ グへの変換が開始 し ます。
通信プ ロ ト コ ル
図 10-4 に、LTC2624 DAC と の イ ン タ ーフ ェ イ ス に必要な通信プ ロ ト コ ルを示 し ます。DAC では、
24 ビ ッ ト お よ び 32 ビ ッ ト のプ ロ ト コ ルがサポー ト さ れてい ます。 こ こ では、 32 ビ ッ ト のプ ロ ト コ
ルを示 し ます。
DAC の内部では、 SPI イ ン タ ーフ ェ イ ス は 32 ビ ッ ト のシ フ ト レ ジ ス タ で形成 さ れてい ま す。 各
32 ビ ッ ト コ マ ン ド ワ ー ド は、 コ マ ン ド 、 ア ド レ ス、 デー タ 値で構成 さ れてい ます。 新 し い コ マ ン
ド が DAC に入力 さ れ る と 、 その前の 32 ビ ッ ト コ マ ン ド ワ ー ド がマ ス タ にエ コ ー バ ッ ク さ れ ま
す。 DAC か ら の応答は無視 し て も 問題あ り ませんが、通信が正 し く 行われてい る かを確認す る のは
有益です。
DAC_OUT
SPI_MOSI
0
31
䉴䊧䊷䊑㩷: LTC2624 DAC
x x x x 0 1 2 3 4 5 6 7 8 9 10 11 a0 a1 a2 a3 c0 c1 c2 c3 x x x x x x x x
DAC_CS
䊙䉴䉺
㪝㪧㪞㪘
SPI_SCK
lsb
Don’t Care
msb
Don’t Care
㪈㪉㩷䊎䉾䊃╓ภ䈭䈚
DATA
a3
0
0
0
0
1
a2
0
0
0
0
1
COMMAND
a1
0
0
1
1
1
a0
0
1
0
1
1
ADDRESS
DAC A
DAC B
DAC C
DAC D
All
UG334_c10_04_052407
図 10-4 : LTC2624 DAC への SPI 通信プ ロ ト コ ル
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DAC 出力電圧の指定
FPGA は、 まず 8 ビ ッ ト のダ ミ ー ( ド ン ト ケ ア ) ビ ッ ト を送信 し てか ら 、 4 ビ ッ ト コ マ ン ド を送信
し ます。 一般的にボー ド で よ く 使用 さ れ る コ マ ン ド は COMMAND[3:0] = 0011 (2 進数) で、 選択
し た DAC 出力が指定のデー タ 値に即ア ッ プデー ト さ れます。 こ の コ マ ン ド の後、 4 ビ ッ ト のア ド
レ ス フ ィ ール ド に よ り 1 つま たはすべての DAC 出力チ ャ ネルが選択 さ れます。 次に、12 ビ ッ ト の
符号な し デー タ 値が送信 さ れ、 DAC に よ り アナ ロ グ値に変換 さ れ、 選択 さ れた出力に送信 さ れ ま
す。 最後に、 32 ビ ッ ト コ マ ン ド ワー ド を形成す る よ う 4 ビ ッ ト のダ ミ ー ( ド ン ト ケ ア ) ビ ッ ト が追
加 さ れます。
DAC 出力電圧の指定
図 10-2 に示す よ う に、 各 DAC 出力の レベルは、 SPI イ ン タ ーフ ェ イ ス を介 し て FPGA か ら DAC
に書 き 込まれた 12 ビ ッ ト の符号な し デジ タ ル値 D[11:0] に対応する アナ ロ グ値です。
出力の電圧は、 通常論理式 10-1 によ り 表さ れま す。 4 つの DAC 出力の参照電圧 VREFERENCE は異
なり 、 チャ ネル A およ び B では 3.3V、 チャ ネル C およ び D では別個の参照電圧があ り 、 IC18 と
示さ れる LP3906 レ ギュ レ ータ によ り 供給さ れま す。 通常の電圧値は、 3.3V です。 チャ ネル C およ
び D の参照電圧は、 144 ページの「 I2C 電圧調整イ ン タ ーフ ェ イ ス 」 に示すよ う に変更でき ま す。
参照電圧自体には ±5% の誤差があ る ので、 出力電圧に も それに応 じ た多少の変動があ り ます。
D [ 11:0 ]
V OUT = --------------------- × V REFERENCE
論理式 10-1
4096
,
UCF ロ ケーシ ョ ン制約
図 10-5 に、DAC イ ン タ ーフ ェ イ ス の I/O ピ ン 割り 当てと I/O 規格を 指定する UCF 制約を 示し ま す。
NET
NET
NET
NET
NET
"SPI_MOSI"
"SPI_SCK"
"DAC_CS"
"DAC_CLR"
"DAC_OUT"
LOC
LOC
LOC
LOC
LOC
=
=
=
=
=
"AB14"
"AA20"
"W7"
"AB13"
"V7"
|
|
|
|
|
IOSTANDARD
IOSTANDARD
IOSTANDARD
IOSTANDARD
IOSTANDARD
=
=
=
=
=
LVTTL
LVTTL
LVTTL
LVTTL
LVTTL
|
|
|
|
;
SLEW
SLEW
SLEW
SLEW
=
=
=
=
SLOW
SLOW
SLOW
SLOW
|
|
|
|
DRIVE
DRIVE
DRIVE
DRIVE
=
=
=
=
4
4
4
4
;
;
;
;
図 10-5 : DAC イ ン タ ー フ ェ イ スの UCF ロ ケーシ ョ ン制約
関連情報
詳細については、 次の リ ン ク 先を参照 し て く だ さ い。
•
LTC2624 ク ワ ッ ド DAC のデー タ シー ト
http://www.linear-tech.co.jp/pc/downloadDocument.do?navId=H0,C1,C1155,C1005,C1156,P2048,D2170
•
ザ イ リ ン ク ス PicoBlaze ソ フ ト プ ロ セ ッ サ
http://japan.xilinx.com/picoblaze
•
Digilent 社製ペ リ フ ェ ラ ル モジ ュ ール
http://www.digilentinc.com/Products/Catalog.cfm?Nav1=Products&Nav2=Peripheral&Cat=Peripheral
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第 11 章
パラ レル NOR フ ラ ッ シ ュ PROM
図 11-1 に示す よ う に、 SpartanTM-3A/3AN ス タ ー タ キ ッ ト ボー ド には、 32Mb (4MB) のパ ラ レ ル
NOR フ ラ ッ シ ュ PROM が含まれてい ます。
STMicro
M29DW323DT
FPGA
NF _CE
LDC0
NF_OE
LDC1
NF_WE
HDC
NF_BYTE
LDC2
NF_STS
User-I/O
NF _RP
User-I/O
User-I/O
User-I/O
D [7:1]
NF_WP
NF _D<14:8>
NF _D<7:1>
SPI_MISO
D[0]
A[21:1]
NF_A<21:1>
A[0]
NF _A< 0>
E
G
W
BYTE
RB
32Mb
RP
WP
DQ[14:8]
DQ[7:1]
DQ[0]
A[20:0]
D15/A-1
A[25:22]
UG334_c11_01_052407
図 11-1 : 32Mb パラ レル NOR フ ラ ッ シ ュ メ モ リ への接続
パ ラ レ ル NOR フ ラ ッ シ ュ PROM には、 次の機能があ り ます。
•
FPGA コ ン フ ィ ギ ュ レーシ ョ ン を 1 つ格納
•
複数の異な る FPGA コ ン フ ィ ギ ュ レーシ ョ ン を格納 し 、 FPGA のマルチブー ト 機能を使用 し
て コ ン フ ィ ギ ュ レーシ ョ ン イ メ ージ を ダ イ ナ ミ ッ ク に切 り 替え可能
•
MicroBlaze プ ロ セ ッ サ コ ー ド を格納 し 、 直接実行
•
MicroBlaze プ ロ セ ッ サ コ ー ド を格納 し 、 実行す る 前に コ ー ド を DDR メ モ リ にシ ャ ド ウ可能
•
FPGA アプ リ ケーシ ョ ンの不揮発性ユーザー デー タ を格納
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フ ラ ッ シ ュの接続
フ ラ ッ シ ュの接続
表 11-1 に、 FPGA と フ ラ ッ シ ュ メ モ リ の接続を示 し ます。
XC3S700A/AN FPGA は、 1 つの未圧縮 コ ン フ ィ ギ ュ レーシ ョ ン イ メ ージにつ き 2Mb を少 し 上回
る メ モ リ し か必要 と し ませんが、 ボー ド 上の FPGA か ら フ ラ ッ シ ュ への イ ン タ ーフ ェ イ ス では、 最
大 256Mb の フ ラ ッ シ ュ がサポー ト さ れてい ま す。 Spartan-3A/3AN ス タ ー タ キ ッ ト ボー ド には、
32Mb デバ イ ス が含まれてい ます。 ア ド レ ス ラ イ ン SF_A<25:22> は、 使用 さ れません。
一般的に フ ラ ッ シ ュ メ モ リ デバ イ スは、 表 11-1 に示す よ う に FPGA に接続 し 、 BPI (バ イ ト ペ リ
フ ェ ラ ル イ ン ターフ ェ イ ス ) コ ン フ ィ ギ ュ レーシ ョ ン をサポー ト し ます。
表 11-1 : FPGA から フ ラ ッ シ ュへの接続
アドレス
カ テゴ リ
88
NOR フ ラ ッ
シ ュの信号名
FPGA の
ピ ン番号
デバイ ス
NF_A25
G17
NF_A24
G18
NF_A23
B21
上位 4 つの フ ラ ッ シ ュ ア ド レ ス は、 ボー ド
では使用 さ れません。 ボー ド には、 32Mb の
パ ラ レル NOR フ ラ ッ シ ュ PROM のみが含
ま れ ます。
NF_A22
B22
NF_A21
C21
FPGA の A[21:0] ピ ン に接続 し て、 BPI コ
NF_A20
C22
ン フ ィ ギ ュ レーシ ョ ン を サポー ト
NF_A19
F21
NF_A18
F22
NF_A17
H20
NF_A16
H21
NF_A15
G22
NF_A14
H22
NF_A13
J20
NF_A12
J21
NF_A11
J22
NF_A10
K22
NF_A9
N17
NF_A8
N18
NF_A7
N19
NF_A6
N20
NF_A5
N21
NF_A4
N22
NF_A3
P18
NF_A2
R19
NF_A1
T18
NF_A0
T17
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第 11 章 : パラ レル NOR フ ラ ッ シ ュ PROM
表 11-1 : FPGA から フ ラ ッ シ ュへの接続 (続き )
デー タ
カ テゴ リ
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NOR フ ラ ッ
シ ュの信号名
FPGA の
ピ ン番号
デバイ ス
NF_D15
(NF_A0)
T17
NF_D14
R21
NF_D13
T22
NF_D12
U22
NF_D11
U21
NF_D10
V22
NF_D9
W22
NF_D8
T20
フ ラ ッ シ ュ が x16 データ 用に 設定さ れて い る
(NF_BYTE=High) と き の 16 ビ ッ ト ハーフ ワ ー
ド の上位 8 ビ ッ ト 。 フ ラ ッ シ ュ には、 専用 D15
ピ ン はあ り ま せんが、その代わり に最下位ア ド レ
ス ピ ン と こ の機能が共有さ れま す。 フ ラ ッ シ ュ
メ モ リ の コ ン ポ ーネ ン ト で は、 こ の ピ ン 名が
D15/A-1 と 記さ れており 、FPGA の A0 アド レ ス
ピ ン に接続さ れま す。コ ン フ ィ ギュ レ ーショ ン 後
に FPGA ア プ リ ケ ーシ ョ ン で NF_BYTE が
High にア サート さ れる 場合は、 NF_A0 を 使用し
て D15 信号を 伝搬し ま す。 その他の上位のデー
タ ラ イ ン を FPGA のユーザー I/O に接続し ま す。
NF_D7
Y9
NF_D6
AB9
NF_D5
Y11
NF_D4
AB11
NF_D3
U13
NF_D2
AA17
NF_D1
Y17
NF_D0
(SPI_MISO)
AB20
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デー タ バ イ ト の上位 7 ビ ッ ト 、ま たは 16 ビ ッ ト
ハーフ ワ ー ド の下位 8 ビ ッ ト 。 FPGA の D[7:1]
ピ ンに接続 し て、BPI コ ン フ ィ ギ ュ レーシ ョ ン を
サポー ト 。
デー タ バ イ ト お よ び 16 ビ ッ ト ハーフ ワ ー ド の
ビ ッ ト 0。 FPGA の D0/DIN ピ ン に接続 し て、
BPI コ ン フ ィ ギ ュ レーシ ョ ン を サポー ト 。ほかの
SPI ペ リ フ ェ ラ ルお よ びプ ラ ッ ト フ ォ ー ム フ
ラ ッ シ ュ PROM と 共有。
89
R
フ ラ ッ シ ュの接続
表 11-1 : FPGA から フ ラ ッ シ ュへの接続 (続き )
カ テゴ リ
NOR フ ラ ッ
シ ュの信号名
FPGA の
ピ ン番号
デバイ ス
NF_BYTE
Y21
ア ク テ ィ ブ Low の フ ラ ッ シ ュ バ イ ト イ ネーブ
ル。 FPGA の LDC2 ピ ンに接続 し て、 BPI コ ン
フ ィ ギ ュ レーシ ョ ン を サポー ト 。
0 : x8 デー タ
1 : x16 デー タ
NF_CE
W20
ア ク テ ィ ブ Low の フ ラ ッ シ ュ チ ッ プ イ ネーブ
ル。 FPGA の LDC0 ピ ンに接続 し て、 BPI コ ン
フ ィ ギ ュ レーシ ョ ン を サポー ト 。
0 : イ ネーブル
1 : デ ィ ス エーブル
NF_OE
W19
ア ク テ ィ ブ Low の フ ラ ッ シ ュ チ ッ プ イ ネーブ
ル。FPGA の LDC1 ピ ンに接続 し 、BPI コ ン フ ィ
ギ ュ レーシ ョ ン を サポー ト 。
0: デー タ 出力 を イ ネ ーブルに し て、 フ ラ ッ
シ ュ のデー タ を読み出 し ます。
制御
1 : デ ィ ス エーブル
NF_RP
R22
ア ク テ ィ ブ Low の フ ラ ッ シ ュ リ セ ッ ト 。 FPGA
のユーザー I/O ピ ンに接続。
0 : リ セッ ト
1 : フラ ッシュ アクテ ィ ブ
NF_STS
P22
フ ラ ッ シ ュ ス テ ータ ス 信号。 フ ラ ッ シ ュ から の
FPGA オ ープ ン ド レ イ ン 出力への オ プ シ ョ ン
入力。
NF_WE
AA22
ア ク テ ィ ブ Low の フ ラ ッ シ ュ 書 き 込み イ ネーブ
ル。 FPGA の HDC ピ ン に接続 し て、 BPI コ ン
フ ィ ギ ュ レーシ ョ ン を サポー ト 。
0 : フ ラ ッ シ ュ デー タ の 書 き 込み動作 を イ
ネーブル
1 : デ ィ ス エーブル
NF_WP
E14
ア ク テ ィ ブ Low のハー ド ウ ェ ア書 き 込み保護。
FPGA のユーザー I/O ピ ンに接続。
0 : 外側 2 つの フ ラ ッ シ ュ ブー ト ブ ロ ッ ク を
すべてのプ ロ グ ラ ムお よ び消去操作か ら 保護
1 : ハー ド ウ ェ アの保護をデ ィ ス エーブル
SPI フ ラ ッ シ ュ およびプ ラ ッ ト フ ォ ーム フ ラ ッ シ ュのデー タ ラ イ ンの共有
フ ラ ッ シ ュ の最下位のデー タ ラ イ ン NF_D<0> は、91 ページの表 11-2 に示す よ う に、シ リ アル SPI
シ リ アル フ ラ ッ シ ュ PROM か ら のデー タ 出力信号お よ びプ ラ ッ ト フ ォーム フ ラ ッ シ ュ PROM か
ら の シ リ アル出力で共有 さ れ ま す。 競合 を 避け る には、 FPGA ア プ リ ケーシ ョ ン で ア ク テ ィ ブ な
デー タ ソ ース を常に 1 つだけに し ます。
90
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第 11 章 : パラ レル NOR フ ラ ッ シ ュ PROM
表 11-2 : SPI_MISO (NF_D<0>) デー タ ラ イ ン におけ るデバイ スの競合
信号または
ジ ャ ンパ
デ ィ ス エーブルにするデバイ ス
デ ィ スエーブル値
ジ ャ ンパ J46
プ ラ ッ ト フ ォーム フ ラ ッ シ ュ
FPGA_INIT_B
PROM
「デ ィ ス エーブル」 ま たは「コ ン フ ィ ギ ュ レー
シ ョ ン中 イ ネーブル」 に設定 (44 ページの表
4-2 を 参照)。 FPGA_INIT_B に よ る 影響は
あ り ません。
「常 に イ ネ ー ブ ル」 に 設 定 し た 場 合、
FPGA_INIT_B を 1 にす る 必要があ り ます。
SPI_SS_B
ジ ャ ン パ J1 で選択 さ れ る SPI
フ ラ ッ シ ュ PROM (97 ページ
の表 12-2 を参照)
1
ALT_SS_B
ジ ャ ン パ J1 で選択 さ れ る SPI
フ ラ ッ シ ュ PROM (97 ページ
の表 12-2 を参照)
1
UCF ロ ケーシ ョ ン制約
ア ド レス
図 11-2 に、 フ ラ ッ シ ュ ア ド レ ス ピ ンの I/O ピ ン割 り 当て と I/O 規格を指定す る UCF 制約を示 し
ます。
NET "NF_A<24>" LOC = "A11" | IOSTANDARD = LVCMOS33 | DRIVE = 4 |
NET "NF_A<23>" LOC = "N11" | IOSTANDARD = LVCMOS33 | DRIVE = 4 |
NET "NF_A<22>" LOC = "V12" | IOSTANDARD = LVCMOS33 | DRIVE = 4 |
NET "NF_A<21>" LOC = "C21" | IOSTANDARD = LVCMOS33 | DRIVE = 4 |
NET "NF_A<20>" LOC = "C22" | IOSTANDARD = LVCMOS33 | DRIVE = 4 |
NET "NF_A<19>" LOC = "F21" | IOSTANDARD = LVCMOS33 | DRIVE = 4 |
NET "NF_A<18>" LOC = "F22" | IOSTANDARD = LVCMOS33 | DRIVE = 4 |
NET "NF_A<17>" LOC = "H20" | IOSTANDARD = LVCMOS33 | DRIVE = 4 |
NET "NF_A<16>" LOC = "H21" | IOSTANDARD = LVCMOS33 | DRIVE = 4 |
NET "NF_A<15>" LOC = "G22" | IOSTANDARD = LVCMOS33 | DRIVE = 4 |
NET "NF_A<14>" LOC = "H22" | IOSTANDARD = LVCMOS33 | DRIVE = 4 |
NET "NF_A<13>" LOC = "J20" | IOSTANDARD = LVCMOS33 | DRIVE = 4 |
NET "NF_A<12>" LOC = "J21" | IOSTANDARD = LVCMOS33 | DRIVE = 4 |
NET "NF_A<11>" LOC = "J22" | IOSTANDARD = LVCMOS33 | DRIVE = 4 |
NET "NF_A<10>" LOC = "K22" | IOSTANDARD = LVCMOS33 | DRIVE = 4 |
NET "NF_A<9>" LOC = "N17" | IOSTANDARD = LVCMOS33 | DRIVE = 4 |
NET "NF_A<8>" LOC = "N18" | IOSTANDARD = LVCMOS33 | DRIVE = 4 |
NET "NF_A<7>" LOC = "N19" | IOSTANDARD = LVCMOS33 | DRIVE = 4 |
NET "NF_A<6>" LOC = "N20" | IOSTANDARD = LVCMOS33 | DRIVE = 4 |
NET "NF_A<5>" LOC = "N21" | IOSTANDARD = LVCMOS33 | DRIVE = 4 |
NET "NF_A<4>" LOC = "N22" | IOSTANDARD = LVCMOS33 | DRIVE = 4 |
NET "NF_A<3>" LOC = "P18" | IOSTANDARD = LVCMOS33 | DRIVE = 4 |
NET "NF_A<2>" LOC = "R19" | IOSTANDARD = LVCMOS33 | DRIVE = 4 |
NET "NF_A<1>" LOC = "T18" | IOSTANDARD = LVCMOS33 | DRIVE = 4 |
NET "NF_A<0>" LOC = "T17" | IOSTANDARD = LVCMOS33 | DRIVE = 4 |
# Upper four address lines, NF_A<25:22>, are unconnected using a
# They are available as user I/Os but do not connect to anything
CONFIG PROHIBIT = B22;
CONFIG PROHIBIT = B21;
CONFIG PROHIBIT = G18;
CONFIG PROHIBIT = G17;
SLEW =
SLEW =
SLEW =
SLEW =
SLEW =
SLEW =
SLEW =
SLEW =
SLEW =
SLEW =
SLEW =
SLEW =
SLEW =
SLEW =
SLEW =
SLEW =
SLEW =
SLEW =
SLEW =
SLEW =
SLEW =
SLEW =
SLEW =
SLEW =
SLEW =
32Mbit
on the
SLOW ;
SLOW ;
SLOW ;
SLOW ;
SLOW ;
SLOW ;
SLOW ;
SLOW ;
SLOW ;
SLOW ;
SLOW ;
SLOW ;
SLOW ;
SLOW ;
SLOW ;
SLOW ;
SLOW ;
SLOW ;
SLOW ;
SLOW ;
SLOW ;
SLOW ;
SLOW ;
SLOW ;
SLOW ;
Flash
board
図 11-2 : フ ラ ッ シ ュのア ド レ ス信号の UCF ロケーシ ョ ン制約
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FPGA モー ド セ レ ク ト ピ ンの設定
デー タ
図 11-3 に、 フ ラ ッ シ ュ のデー タ ピ ン の I/O ピ ン割 り 当て と I/O 規格を指定す る UCF 制約を示 し
ます。
# NET "NF_D<15>" -->
NET "NF_D<14>" LOC =
NET "NF_D<13>" LOC =
NET "NF_D<12>" LOC =
NET "NF_D<11>" LOC =
NET "NF_D<10>" LOC =
NET "NF_D<9>" LOC =
NET "NF_D<8>" LOC =
NET "NF_D<7>" LOC =
NET "NF_D<6>" LOC =
NET "NF_D<5>" LOC =
NET "NF_D<4>" LOC =
NET "NF_D<3>" LOC =
NET "NF_D<2>" LOC =
NET "NF_D<1>" LOC =
NET "SPI_MISO" LOC =
use NF_A<0> on pin T17 when NF_BYTE =
"R21" | IOSTANDARD = LVCMOS33 | DRIVE
"T22" | IOSTANDARD = LVCMOS33 | DRIVE
"U22" | IOSTANDARD = LVCMOS33 | DRIVE
"U21" | IOSTANDARD = LVCMOS33 | DRIVE
"V22" | IOSTANDARD = LVCMOS33 | DRIVE
"W22" | IOSTANDARD = LVCMOS33 | DRIVE
"T20" | IOSTANDARD = LVCMOS33 | DRIVE
"Y9"
| IOSTANDARD = LVCMOS33 | DRIVE
"AB9" | IOSTANDARD = LVCMOS33 | DRIVE
"Y11" | IOSTANDARD = LVCMOS33 | DRIVE
"AB11" | IOSTANDARD = LVCMOS33 | DRIVE
"U13" | IOSTANDARD = LVCMOS33 | DRIVE
"AA17" | IOSTANDARD = LVCMOS33 | DRIVE
"Y17" | IOSTANDARD = LVCMOS33 | DRIVE
"AB20" | IOSTANDARD = LVCMOS33 | DRIVE
High
= 4 |
= 4 |
= 4 |
= 4 |
= 4 |
= 4 |
= 4 |
= 4 |
= 4 |
= 4 |
= 4 |
= 4 |
= 4 |
= 4 |
= 6 |
SLEW
SLEW
SLEW
SLEW
SLEW
SLEW
SLEW
SLEW
SLEW
SLEW
SLEW
SLEW
SLEW
SLEW
SLEW
=
=
=
=
=
=
=
=
=
=
=
=
=
=
=
SLOW
SLOW
SLOW
SLOW
SLOW
SLOW
SLOW
SLOW
SLOW
SLOW
SLOW
SLOW
SLOW
SLOW
SLOW
;
;
;
;
;
;
;
;
;
;
;
;
;
;
;
図 11-3 : フ ラ ッ シ ュのデー タ I/O ピ ンの UCF ロ ケーシ ョ ン制約
制御
図 11-4 に、フ ラ ッ シ ュ の制御ピ ンの I/O ピ ン割 り 当て と I/O 規格を指定す る UCF 制約を示 し ます。
NET
NET
NET
NET
NET
NET
NET
"NF_BYTE"
"NF_CE"
"NF_OE"
"NF_RP"
"NF_STS"
"NF_WE"
"NF_WP"
LOC
LOC
LOC
LOC
LOC
LOC
LOC
=
=
=
=
=
=
=
"Y21"
"W20"
"W19"
"R22"
"P22"
"AA22"
"E14"
|
|
|
|
|
|
|
IOSTANDARD
IOSTANDARD
IOSTANDARD
IOSTANDARD
IOSTANDARD
IOSTANDARD
IOSTANDARD
=
=
=
=
=
=
=
LVCMOS33
LVCMOS33
LVCMOS33
LVCMOS33
LVCMOS33
LVCMOS33
LVCMOS33
|
|
|
|
|
|
|
DRIVE = 4
DRIVE = 4
DRIVE = 4
DRIVE = 4
PULLUP ;
DRIVE = 4
DRIVE = 4
|
|
|
|
SLEW
SLEW
SLEW
SLEW
=
=
=
=
SLOW
SLOW
SLOW
SLOW
;
;
;
;
| SLEW = SLOW ;
| SLEW = SLOW ;
図 11-4 : フ ラ ッ シ ュの制御ピ ンの UCF ロケーシ ョ ン制約
FPGA モー ド セ レ ク ト ピ ンの設定
NOR フ ラ ッ シ ュ か ら FPGA を コ ン フ ィ ギ ュ レーシ ョ ンす る には、表 11-3 に示す よ う に、 FPGA の
コ ン フ ィ ギ ュ レーシ ョ ン モー ド ピ ン を BPI Up モー ド に設定 し ます。 Spartan-3A/3AN FPGA フ ァ
ミ リ では、 Spartan-3E フ ァ ミ リ では使用可能な BPI Down モー ド はサポー ト さ れてい ません。
ま た表 11-3 に示す よ う に、 ジ ャ ンパ J46 を取 り 外 し て、 プ ラ ッ ト フ ォ ーム フ ラ ッ シ ュ PROM を
デ ィ ス エーブルに し て く だ さ い。
92
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ユーザー ガ イ ド
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第 11 章 : パラ レル NOR フ ラ ッ シ ュ PROM
表 11-3 : BPI-Up コ ン フ ィ ギ ュ レーシ ョ ン モー ド (J26) の選択
コ ン フ ィ ギュ
レーシ ョ ン
モー ド
BPI Up
モー ド ピ ン
M2:M1:M0
フ ラ ッ シ ュ での FPGA
コ ン フ ィ ギ ュ レーシ ョ ン イ メ ージ
0:1:0
FPGA は ア ド レ ス 0 で開始 し 、 ア ド
レ ス空間の上限ま で増分
モー ド セ レ ク ト
ジ ャ ンパ設定 (J26)
プ ラ ッ ト フ ォ ーム
フ ラ ッ シ ュ イ ネーブル
(J46)
M0
DONE
M1
CE
PROM
M2
GND
J26
J46
パラ レル フ ラ ッ シ ュの コ ン フ ィ ギ ュ レーシ ョ ン イ メ ージの作成およびプ ロ
グラム
パ ラ レ ル フ ラ ッ シ ュ に対す る FPGA コ ン フ ィ ギ ュ レーシ ョ ン イ メ ージの作成お よ びフ ォーマ ッ ト
方法は、 『Spartan-3 Generation Configuration User Guide』 の 「Master BPI Mode」 の章 を 参照 し
て く だ さ い。
パ ラ レ ル フ ラ ッ シ ュ メ モ リ をプ ロ グ ラ ムす る には、関連のデザ イ ン サンプルを参照 し て く だ さ い。
•
ユーザー ガ イ ド UG332 : 『Spartan-3 Generation Configuration User GuideÅ
japan.xilinx.com/bvdocs/userguides/ug332.pdf
•
デザ イ ンの例 : ST マ イ ク ロ エ レ ク ト ロ ニ ク ス社製 M29DW323DT パ ラ レル NOA フ ラ ッ シ ュ
のプ ロ グ ラ マ
japan.xilinx.com/products/boards/s3astarter/reference_designs.htm#parallel_flash_programmer
関連情報
詳細については、 次の リ ン ク 先を参照 し て く だ さ い。
•
ST マ イ ク ロ エ レ ク ト リ ニ ク ス社製 M29DW323DT 32Mb パ ラ レル NOR フ ラ ッ シ ュ PROM
http://www.st.com/stonline/products/literature/ds/8516/m29dw323dt.pdf
•
デザ イ ンの例 : ST マ イ ク ロ エ レ ク ト ロ ニ ク ス社製 M29DW323DT パ ラ レル NOA フ ラ ッ シ ュ
のプ ロ グ ラ マ
japan.xilinx.com/products/boards/s3astarter/reference_designs.htm#parallel_flash_programmer
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第 12 章
SPI シ リ アル フ ラ ッ シ ュ
SpartanTM-3A/3AN ス タ ー タ キ ッ ト ボー ド には、 図 12-1 に示す よ う に、 異な る 種類の SPI シ リ ア
ル フ ラ ッ シ ュ が 2 つ含まれてい ます。 こ の う ち 1 つのみが FPGA を コ ン フ ィ ギ ュ レーシ ョ ンで き
ます。 ただ し 、 コ ン フ ィ ギ ュ レーシ ョ ンの完了後には、 FPGA アプ リ ケーシ ョ ンか ら 両方の PROM
にア ク セ ス し てデー タ を格納 し た り フ ラ ッ シ ュ を ア ッ プデー ト し た り で き ます。
•
ST マ イ ク ロ エ レ ク ト ロ ニ ク ス社製の M25P16 16Mb SPI シ リ アル フ ラ ッ シ ュ PROM
•
Atmel 社製 AT45DB161D 16Mb SPI シ リ アル DataFlash PROM
Atmel AT45DB161D
STMicro M25P16
UG334_c12_01_052407
図 12-1 : SPI シ リ アル フ ラ ッ シ ュ PROM および関連ジ ャ ンパ
SPI シ リ アル フ ラ ッ シ ュ は、 さ ま ざ ま な アプ リ ケーシ ョ ンで役に立ち ます。 こ の フ ラ ッ シ ュ を使用
し て、 FPGA を コ ン フ ィ ギ ュ レ ーシ ョ ン で き ま す。 こ れは、 Spartan-3E お よ び Spartan-3A/3AN
FPGA の新機能です。 SPI フ ラ ッ シ ュ は、 FPGA の コ ン フ ィ ギ ュ レーシ ョ ン後、 次の よ う な目的で
使用で き ます。
•
単純な不揮発デー タ の格納
•
識別 コ ー ド 、 シ リ アル番号、 IP ア ド レ ス な ど の格納
•
MicroBlaze プ ロ セ ッ サ コ ー ド の格納。 MicroBlaze プ ロ セ ッ サ コ ー ド は、 DDR SDRAM に
シ ャ ド ウ 可能。
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FPGA
( AB 20 )
( AB 14 )
( AA20 )
SPI _MISO
SPI _MOSI
SPI _SCK
16 Mb
AT 45 DB 161 D
SI
( C 14 )
( C 15 )
DATAFLASH _WP
DATAFLASH _RST
16 Mb
M25 P 16
10 W
D
SO
SCK
C
WP
W
RST
‘ 1’
( Y 5)
S
ST _SPI _ WP
= 4. 7kW to 3.3V
ALT _SS _B
ROM -CS 0
CSO -B
( Y 4)
Q
HLD
CS
( C 13 )
10 W
CSO -SEL
ROM -CS 1
SPI _SS _B
㪪㪧㪠㩷䊐䊤䉾䉲䊠㩷
䉶䊧䉪䊃㩷䉳䊞䊮䊌㩷㩿㪡㪈㪀㩷
UG334_c12_02_052407
図 12-2 : SPI シ リ アル フ ラ ッ シ ュのイ ン タ ー フ ェ イ ス
表 12-1 : SPI フ ラ ッ シ ュ PROM のイ ン タ ー フ ェ イ ス信号
信号
FPGA ピ ン
方向
説明
SPI_MISO
AB20
FPGA ← PROM
シ リ アル デー タ : マ ス タ 入力、 ス レーブ出力
SPI_MOSI
AB14
FPGA → PROM
シ リ アル デー タ : マ ス タ 出力、 ス レーブ入力
SPI_SCK
AA20
FPGA → PROM
ク ロ ッ ク 。 コ ン フ ィ ギ ュ レ ーシ ョ ン中 ト グル し ま す。 コ ン フ ィ ギ ュ
レーシ ョ ン後はユーザー I/O と し て使用 し ます。
SPI_SS_B
Y4
FPGA → PROM
非同期、 ア ク テ ィ ブ Low の ス レーブ セ レ ク ト 信号。 SPI フ ラ ッ シ ュ
コ ン フ ィ ギ ュ レーシ ョ ン モー ド 中に Low に駆動 さ れます。 コ ン フ ィ
ギ ュ レーシ ョ ン後はユーザー I/O と し て使用 し ます。 使用 し ない場合
は、High に駆動 し ます。選択 し た 97 ページの「SPI フ ラ ッ シ ュ PROM
のセ レ ク ト ジ ャ ンパ (J1)」 の設定に導 き ます。
ALT_SS_B
Y5
FPGA → PROM
非同期、 ア ク テ ィ ブ Low のセ カ ン ド ス レ ーブ セ レ ク ト 信号。 コ ン
フ ィ ギ ュ レーシ ョ ン中 High にな り ます。 コ ン フ ィ ギ ュ レーシ ョ ン後
はユーザー I/O と し て使用 し ます。 使用 し ない場合は、 High に駆動
し ま す。 選択 し た 97 ページの 「SPI フ ラ ッ シ ュ PROM のセ レ ク ト
ジ ャ ンパ (J1)」 の設定に導 き ます。
DATAFLASH_WP
C14
FPGA → PROM
Atmel 社製 AT45DB161D PROM への書 き 込み保護入力。 PROM を
プ ロ グ ラ ムす る には、 High にす る 必要があ り ます。 外部 4.7Ω プル
ア ッ プ抵抗が付いてい ます。
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第 12 章 : SPI シ リ アル フ ラ ッ シ ュ
表 12-1 : SPI フ ラ ッ シ ュ PROM のイ ン タ ー フ ェ イ ス信号 (続き )
信号
FPGA ピ ン
方向
説明
DATAFLASH_RST
C15
FPGA → PROM
Atmel 社製 AT45DB161D PROM への リ セ ッ ト 入力。 PROM で読み
出 し 、 プ ロ グ ラ ム、 ま たは リ セ ッ ト を実行す る には、 High にす る 必
要があ り ます。 外部 4.7Ω プルア ッ プ抵抗が付いてい ます。
ST_SPI_WP
C13
FPGA → PROM
ST マ イ ク ロ エ レ ク ト ロ ニ ク ス社製 M25P16 PROM への書 き 込み保
護入力。 PROM を プ ロ グ ラ ムする には、 High にす る 必要があ り ます。
外部 4.7Ω プルア ッ プ抵抗が付いてい ます。
SPI フ ラ ッ シ ュ PROM のセ レ ク ト ジ ャ ンパ (J1)
図 12-1 に示す よ う に、 J1 ジ ャ ンパ ブ ロ ッ ク では、 マ ス タ SPI モー ド の コ ン フ ィ ギ ュ レーシ ョ ンの
と き に FPGA に接続す る SPI フ ラ ッ シ ュ PROM お よ びオプシ ョ ン でセカ ン ド SPI ス レーブ セ レ
ク ト 信号を介す る SPI フ ラ ッ シ ュ PROM を定義 し ます。
表 12-2 には、 FPGA の CSO_B 信号がマ ス タ SPI コ ン フ ィ ギ ュ レーシ ョ ン モー ド の と き に、 ど の
よ う に SPI フ ラ ッ シ ュ PROM の 1 つに導かれ る かが示 さ れてい ます。 ジ ャ ンパは、 競合を避け る
よ う に設計 さ れてい ます。
•
両方のジ ャ ンパが縦方向に挿入 さ れてい る 場合、 FPGA は Amtel 社製 SPI フ ラ ッ シ ュ PROM
か ら コ ン フ ィ ギ ュ レーシ ョ ン さ れます。 コ ン フ ィ ギ ュ レーシ ョ ンが完了す る と 、 FPGA アプ リ
ケーシ ョ ン では SPI_SS_B 信号を使用 し て Amtel 社製 PROM が、 ALT_SS_B 信号を使用 し
て ST マ イ ク ロ エ レ ク ト ロ ニ ク ス社製 PROM が選択 さ れます。
•
両方のジ ャ ンパが水平方向に挿入 さ れてい る 場合、 FPGA は ST マ イ ク ロ エ レ ク ト ロ ニ ク ス社
製 SPI フ ラ ッ シ ュ PROM か ら コ ン フ ィ ギ ュ レーシ ョ ン さ れます。 コ ン フ ィ ギ ュ レーシ ョ ンが
完了す る と 、 FPGA アプ リ ケーシ ョ ンでは SPI_SS_B 信号を使用 し て Amtel 社製 PROM が、
ALT_SS_B 信号を使用 し て ST マ イ ク ロ エ レ ク ト ロ ニ ク ス社製 PROM が選択 さ れます。
表 12-2 : SPI フ ラ ッ シ ュ PROM のセ レ ク ト ジ ャ ンパ設定
コ ン フ ィ ギ ュ レーシ ョ ン後
ジ ャ ンパ J1
設定
J1
J1
SPI モー ド コ ン フ ィ
ギ ュ レーシ ョ ン ソ ース
Atmel 社製
AT45DB161D
M25P16
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ST マ イ ク ロ エ レ ク ト ロ
ニ ク ス社製 M25P16
ス レーブ セ レ ク ト 信号 ス レーブ セ レ ク ト 信号
SPI_SS_B
(Y4)
なし
なし
SPI_SS_B
(Y4)
ST マ イ ク ロ エ レ ク ト
ロ ニ ク ス社製
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Atmel 社製
AT45DB161D
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R
SPI フ ラ ッ シ ュ PROM のセ レ ク ト ジ ャ ンパ (J1)
表 12-2 : SPI フ ラ ッ シ ュ PROM のセ レ ク ト ジ ャ ンパ設定 (続き )
コ ン フ ィ ギ ュ レーシ ョ ン後
ジ ャ ンパ J1
設定
ギ ュ レーシ ョ ン ソ ース
J1
J1
Atmel 社製
AT45DB161D
SPI モー ド コ ン フ ィ
ST マ イ ク ロ エ レ ク ト ロ
ニ ク ス社製 M25P16
ス レーブ セ レ ク ト 信号 ス レーブ セ レ ク ト 信号
Atmel 社製
AT45DB161D
ST マ イ ク ロ エ レ ク ト
ロ ニ ク ス社製
M25P16
SPI_SS_B
(Y4)
ALT_SS_B
(Y5)
ALT_SS_B
(Y5)
SPI_SS_B
(Y4)
なし
なし
J1
なし
SPI フ ラ ッ シ ュ およびプ ラ ッ ト フ ォ ーム フ ラ ッ シ ュのデー タ ラ イ ンの共有
2 つの SPI フ ラ ッ シ ュ PROM か ら の SPI_MISO 信号は、表 12-3 に示す よ う に、 パ ラ レ ル NOR フ
ラ ッ シ ュ PROM のデー タ 出力信号お よ びプ ラ ッ ト フ ォ ーム フ ラ ッ シ ュ PROM のシ リ アル出力 と
共有 さ れます。 競合を避け る には、 FPGA アプ リ ケーシ ョ ンでア ク テ ィ ブなデー タ ソ ース を常に 1
つだけに し ます。
表 12-3 : SPI_MISO (NF_D<0>) デー タ ラ イ ンにおけるデバイ スの競合
信号または
ジ ャ ンパ
デ ィ スエーブルにするデバイ ス
デ ィ スエーブル値
ジ ャ ンパ J46
プ ラ ッ ト フ ォーム フ ラ ッ シ ュ
FPGA_INIT_B
PROM
「デ ィ ス エーブル」 ま た は 「コ ン
フ ィ ギ ュ レ ー シ ョ ン 中 イ ネ ーブ
ル」 に設定 (44 ページの表 4-2 を
参照)。 FPGA_INIT_B に よ る 影
響はあ り ません。
「常に イ ネーブル」 に設定 し た場
合、FPGA_INIT_B を 1 にす る 必
要があ り ます。
SPI_SS_B
98
ジ ャ ンパ J1 で選択 さ れ る SPI フ
ラ ッ シ ュ PROM (97 ページの表
12-2 を参照)
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1
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第 12 章 : SPI シ リ アル フ ラ ッ シ ュ
表 12-3 : SPI_MISO (NF_D<0>) デー タ ラ イ ンにおけるデバイ スの競合 (続き )
信号または
ジ ャ ンパ
デ ィ スエーブルにするデバイ ス
デ ィ スエーブル値
ALT_SS_B
ジ ャ ンパ J1 で選択 さ れ る SPI フ
ラ ッ シ ュ PROM (97 ページの表
12-2 を参照)
1
NF_CE
パ ラ レル フ ラ ッ シ ュ PROM
NF_CE = 1 ま たは NF_OE = 1
NF_OE
選択 し た SPI フ ラ ッ シ ュ PROM か ら FPGA を コ ン フ ィ ギ ュ レーシ ョ ンする
ためのジ ャ ンパ設定
FPGA を選択 し た外部 SPI フ ラ ッ シ ュ PROM か ら 正 し く コ ン フ ィ ギ ュ レーシ ョ ンす る には、 次の
よ う に該当す る ジ ャ ンパを設定 し ます。
•
表 12-4 に示す よ う に、 ジ ャ ンパ J26 を使用 し て FPGA コ ン フ ィ ギ ュ レーシ ョ ン モー ド を設定
し ます。
•
表 12-4 に示す よ う に、 ジ ャ ンパ J46 を使用 し てプ ラ ッ ト フ ォーム フ ラ ッ シ ュ PROM をデ ィ
ス エーブルに し ます。
表 12-4 : マス タ SPI モー ド (J26、 J46) の コ ン フ ィ ギ ュ レーシ ョ ン モー ド ジ ャ ンパ設定
コ ン フ ィ ギ ュ レーシ ョ ン
モー ド
モー ド ピ ン
マ ス タ SPI
0:0:1
M2:M1:M0
プ ラ ッ ト フ ォ ーム
フ ラ ッ シ ュ イ ネーブル
ジ ャ ンパ J26 の設定
(J46)
M0
DONE
M1
CE
PROM
GND
M2
J26
•
表 12-2 に示す よ う に、 SPI シ リ アル フ ラ ッ シ ュ PROM の 1 つを SPI コ ン フ ィ ギ ュ レーシ ョ
ン ソ ース と し て選択 し ます。
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UCF ロ ケーシ ョ ン制約
UCF ロ ケーシ ョ ン制約
図 12-3 に、 SPI シ リ アル フ ラ ッ シ ュ PROM の I/O ピ ン割 り 当て と I/O 規格を指定す る UCF 制約
を示 し ます。
# some connections shared with
NET "SPI_MISO" LOC = "AB20" |
NET "SPI_MOSI" LOC = "AB14" |
NET "SPI_SCK"
LOC = "AA20" |
NET "SPI_SS_B" LOC = "Y4"
|
NET "ALT_SS_B" LOC = "Y5"
|
SPI Flash,
IOSTANDARD
IOSTANDARD
IOSTANDARD
IOSTANDARD
IOSTANDARD
DAC, ADC,
= LVTTL ;
= LVTTL |
= LVTTL |
= LVTTL |
= LVTTL |
and AMP
SLEW
SLEW
SLEW
SLEW
=
=
=
=
SLOW
SLOW
SLOW
SLOW
|
|
|
|
DRIVE
DRIVE
DRIVE
DRIVE
=
=
=
=
4 ;
12 ;
4 ;
4 ;
# write-protect and reset controls for Atmel AT45DB161D PROM
NET "DATAFLASH_WP"
LOC = "C14"
| IOSTANDARD = LVTTL | SLEW = SLOW | DRIVE = 4 ;
NET "DATAFLASH_RST" LOC = "C15"
| IOSTANDARD = LVTTL | SLEW = SLOW | DRIVE = 4 ;
# write-protect control for ST M25P16 PROM
NET "ST_SPI_WP"
LOC = "C13"
| IOSTANDARD = LVTTL | SLEW = SLOW | DRIVE = 4 ;
図 12-3 : SPI フ ラ ッ シ ュ接続の UCF ロ ケーシ ョ ン制約
SPI シ リ アル フ ラ ッ シ ュの コ ン フ ィ ギ ュ レーシ ョ ン イ メ ージの作成および
プ ログ ラ ム
SPI シ リ アル フ ラ ッ シ ュ の FPGA コ ン フ ィ ギ ュ レーシ ョ ン イ メ ージの作成お よ びフ ォーマ ッ ト 方
法、 お よ びザ イ リ ン ク ス iMPACT ソ フ ト ウ ェ ア を使用 し た SPI フ ラ ッ シ ュ のプ ロ グ ラ ム方法の詳
細は、 『Spartan-3 Generation Configuration User Guide』 の 「Master SPI Mode」 の章を参照 し て く
だ さ い。
•
ユーザー ガ イ ド UG332 : 『Spartan-3 Generation Configuration User Guide』
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SPI フ ラ ッ シ ュ PROM のプ ログ ラ ム オプ シ ョ ン
ISETM 9.1i サービ ス パ ッ ク 2 以降の iMPACT プ ロ グ ラ ム ソ フ ト ウ ェ アでは、 表 12-5 に示す よ う
に、 接続 さ れてい る SPI フ ラ ッ シ ュ PROM のプ ロ グ ラ ム方法が 2 つサポー ト さ れてい ます。
直接プ ロ グ ラ ムす る 場合、 プ ロ グ ラ ム ケーブルは SPI フ ラ ッ シ ュ PROM と 直接通信で き ま す。
FPGA はプ ロ グ ラ ム プ ロ セ ス には関与せず、 PROM に接続 さ れてい る FPGA の I/O ピ ンはプ ロ グ
ラ ム中ハ イ イ ン ピーダ ン ス (Hi-Z) ス テー ト にす る 必要があ り ます。 I/O をハ イ イ ン ピーダ ン ス に
す る には、 ジ ャ ンパ J16 を使用 し て FPGA の PROG_B 入力を Low に し ます。 FPGA の DONE ピ
ンは Low の ま ま にな り ます。
間接的 に プ ロ グ ラ ム す る 場合、 プ ロ グ ラ ム ケ ー ブ ル を FPGA の JTAG ポ ー ト に 接続 し ま す。
iMPACT ソ フ ト ウ ェ アでは、 SPI PROM プ ロ グ ラ ム を実行す る 特別なデザ イ ン を使用 し て FPGA
がプ ロ グ ラ ム さ れます。 こ の と き JTAG イ ン タ ーフ ェ イ ス がシ リ アル通信ポー ト と し て使用 さ れま
す。 こ のプ ロ セ ス中、 FPGA の DONE 出力は High で、 FPGA がプ ロ グ ラ ム ロ ジ ッ ク を使用 し て
コ ン フ ィ ギ ュ レーシ ョ ン さ れ る と DONE LED が点灯 し ます。 SPI フ ラ ッ シ ュ PROM ま たは JTAG
イ ン タ ーフ ェ イ ス に接続 さ れていない ピ ンにはすべて、 その ピ ン に関連す る VCCO 電源への内部
プルア ッ プ抵抗が付いてい ます。
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第 12 章 : SPI シ リ アル フ ラ ッ シ ュ
表 12-5 : SPI フ ラ ッ シ ュ PROM のプ ログ ラ ム オプ シ ョ ンのサマ リ
直接プ ログ ラ ムする場合
間接的にプ ログ ラ ムする場合
必要な ISE のバージ ョ ン
ISE 9.1i 以降
ISE 9.1i サービ ス パ ッ ク 2 以降
イ ン タ ー フ ェ イ ス /ケーブル接続
SPI PROM に直接接続
FPGA の JTAG ポー ト に接続
プ ログ ラム中の DONE ピ ンの
ス テー タ ス
Low
必要な PROG_B 制御
PROG_B = Low
プ ログ ラム中の SPI ピ ン以外の
ピ ンのス テー タ ス
PROG_B = Low に よ り
ハ イ イ ン ピーダ ン ス
High
(FPGA は特殊なプ ロ グ ラ ム デザ
イ ンで コ ン フ ィ ギ ュ レーシ ョ ン
さ れます。 )
なし
High
(関連 VCCO 供給入力への内部
プルア ッ プ抵抗を使用)
直接プ ログ ラ ムする場合
iMPACT ソ フ ト ウ ェ アでは、SPI シ リ アル フ ラ ッ シ ュ を直接プ ロ グ ラ ムで き ます。Spartan-3A/3AN
ス タ ー タ キ ッ ト ボー ド では、 ボー ド 上のエンべデ ッ ド USB JTAG プ ロ グ ラ マを使用 し た直接プ ロ
グ ラ ムが主にサポー ト さ れてい ますが、オプシ ョ ンで別のプ ロ グ ラ ム ケーブルを使用 し て も SPI フ
ラ ッ シ ュ を プ ロ グ ラ ムで き ます。
エ ンべデ ッ ド USB JTAG プ ロ グ ラ マの使用
次の手順に従い、ボー ド 上のエンべデ ッ ド USB JTAG プ ロ グ ラ マ を使用 し てダ イ レ ク ト SPI フ ラ ッ
シ ュ プ ロ グ ラ ム を実行 し ます。
1. ボー ド の電源をはず し ます。
2. ボー ド と PC 間に USB ケーブルを接続す る か、 ま たは 102 ページの 「別個の JTAG パ ラ レ ル
プ ロ グ ラ ム ケーブルの使用 (オプシ ョ ン )」 に示す よ う に JTAG ケーブルを接続 し ます。
3. 図 12-1 を参照に し て、 J1、 J23、 お よ び J25 ジ ャ ンパの位置を確認 し ます。 ま た、 図 12-4 も
参照 し て く だ さ い。
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101
R
SPI シ リ アル フ ラ ッ シ ュの コ ン フ ィ ギ ュ レーシ ョ ン イ メ ージの作成およびプ ログ ラ ム
STMicro PROM
Atmel PROM
J1
J1
ROM -CS 0
ROM -CS 0
CSO -SEL
CSO -B
VCC
G ND
J 23
SCK
SPI 䊓䉾䉻
S DO
J 25
S DI
㪡㪫㪘㪞㩷䊓䉾䉻
C S O -B
ROM -CS 1
VC C
GND
TC K
TDO
TDI
ROM -CS 1
TMS
CSO -B
CSO -SEL
PROG _B
GND
PROG _B
J 16
UG330_c15_05_032907
図 12-4 : ダ イ レ ク ト SPI フ ラ ッ シ ュ プ ログ ラムのジ ャ ンパ設定
4. 図 12-4 に示す よ う に、 ジ ャ ンパ ブ ロ ッ ク J1 にジ ャ ンパを挿入 し ます。 こ の図には、 ST マ イ
ク ロ エ レ ク ト ロ ニ ク ス 社製 M25P16 PROM の プ ロ グ ラ ム 設定が示 さ れ て い ま す。 ま た は、
Atmel 社製 AT45DB161D DataFlash PROM をプ ロ グ ラ ムす る よ う にジ ャ ンパを設定 し ます。
5. 図 12-4 に示す よ う に、 ジ ャ ンパ ブ ロ ッ ク J25 と J23 の間にジ ャ ンパを 4 個挿入 し ます。 こ れ
ら のジ ャ ンパは、 J23 ジ ャ ンパ ピ ン を介 し て、 J25 ジ ャ ンパ ピ ンに接続 さ れてい る エンべデ ッ
ド USB JTAG プ ロ グ ラ マ を SPI PROM に接続 し ます。
6. 表 12-4 に示す よ う に、 ジ ャ ンパ J26 を使用 し て、 FPGA モー ド セ レ ク ト ピ ン を マ ス タ SPI
モー ド に設定 し ます。 J26 ジ ャ ンパの位置は、 図 12-1 に示 さ れてい ます。
7. 図 12-1 お よ び表 12-4 に示す よ う に、 ジ ャ ンパ J46 を取 り はず し てプ ラ ッ ト フ ォーム フ ラ ッ
シ ュ PROM をデ ィ ス エーブルに し ます。
8. 直接プ ロ グ ラ ムす る 場合は、 FPGA の PROG_B ピ ン を Low に保持す る 必要があ り ます。 図
12-4 に示す よ う に、 ジ ャ ンパ ブ ロ ッ ク J16 にジ ャ ンパを挿入 し ます。 こ れに よ り 、 FPGA の
I/O がすべて ト ラ イ ス テー ト の状態にな り 、 JTAG プ ロ グ ラ マが SPI PROM にア ク セ ス で き る
よ う にな り ます。
9. ボー ド の電源を入れます。
別個の JTAG パ ラ レル プ ロ グ ラ ム ケーブルの使用 ( オプ シ ョ ン )
エ ンべデ ッ ド USB JTAG プ ロ グ ラ マの使用は、 推薦 さ れ る プ ロ グ ラ ム方法です。 J23 お よ び J25
ヘ ッ ダ 間に ジ ャ ン パ を 挿入す る こ と で、 エ ン べデ ッ ド USB プ ロ グ ラ マ が直接 SPI フ ラ ッ シ ュ
PROM と 通信で き ます。 ただ し 、次のプ ロ グ ラ ム ケーブルを使用 し て も SPI フ ラ ッ シ ュ PROM に
直接通信で き ます。
•
ザ イ リ ン ク ス パ ラ レル ケーブル IV ( フ ラ イ ン グ リ ー ド 付 き )
•
Digilent 社製 JTAG3 ま たは JTAG-USB プ ロ グ ラ ム ケーブル
図 12-5 に示す よ う に、 J23 ヘ ッ ダ ブ ロ ッ ク に直接ケーブルを 接続 し ま す。 こ れ ら の ケーブルは、
Spartan-3A/3AN ス タ ー タ キ ッ ト ボー ド には付属 し てい ませんが、 別個に購入で き ます。
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第 12 章 : SPI シ リ アル フ ラ ッ シ ュ
a) JTAG3 䊌䊤䊧䊦㩷䉮䊈䉪䉺
b) 䊐䊤䉟䊮䉫㩷䊥䊷䊄ઃ䈐䊌䊤䊧䊦㩷䉬䊷䊑䊦㩷㪠㪠㪠㩷
䉁䈢䈲䊌䊤䊧䊦㩷䉬䊷䊑䊦㩷㪠㪭㩷
UG334_c12_05_052407
図 12-5 : JTAG パラ レル プ ログ ラ ム ケーブルのボー ド への接続
まず、 ス タ ー タ キ ッ ト ボー ド の電源を切 り ます。
USB ケーブルがボー ド に接続 さ れてい る 場合は、 ボー ド か ら はず し ます。 USB ケーブル と パ ラ レ
ル ケーブルを同時に PC に接続す る と 、 iMPACT ソ フ ト ウ ェ アで正 し く 識別 さ れません。
JTAG パ ラ レル プ ロ グ ラ ム ケーブルの一端を PC のパ ラ レル プ リ ン タ ポー ト に接続 し ます。
図 12-5a に示す よ う に、 も う 一方の終端をヘ ッ ダ J23 に接続 し ます。 J23 ヘ ッ ダは、 JTAG チ ェ ー
ンには接続 さ れずに、 直接 SPI フ ラ ッ シ ュ ピ ンに接続 さ れます。
JTAG3 ケーブルをヘ ッ ダ J23 に直接接続 し ます。 JTAG3 ケーブルの ラ ベルは、J11 ジ ャ ンパ側に向
け ま す。 フ ラ イ ン グ リ ー ド を使用す る 場合は、 図 12-5b お よ び表 12-6 に示す よ う に接続 し ます。
リ ー ド の色分けに注意 し て く だ さ い。 グ レーの INIT リ ー ド は接続 さ れません。
表 12-6 : J23 へのケーブル接続
ケーブル と ラ ベル
接続
J23 ヘ ッ ダ ラ ベル
SEL
SDI
SDO
SCK
GND
VCC
JTAG3 ケーブル ラ ベル
TMS
TDI
TDO
TCK
GND
VCC
TMS/
PROG
TDI/
DIN
TDO/
DONE
TCK/
CCLK
GND/
GND
VREF/
VREF
フ ラ イ ン グ リ ー ド ラ ベル
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SPI シ リ アル フ ラ ッ シ ュの コ ン フ ィ ギ ュ レーシ ョ ン イ メ ージの作成およびプ ログ ラ ム
iMPACT を使用 し た SPI フ ラ ッ シ ュ の直接プ ロ グ ラ ム
次に、iMPACT ソ フ ト ウ ェ ア と ザ イ リ ン ク ス プ ロ グ ラ ム ケーブルを使用 し て SPI PROM を プ ロ グ
ラ ムす る 手順を示 し ます。
1. 図 12-6 に示す よ う に、 iMPACT で [Direct SPI Configuration] を ク リ ッ ク し ます。
3
2
1
UG332_c4_03_101006
図 12-6 : iMPACT でサポー ト さ れる SPI シ リ アル フ ラ ッ シ ュ メ モ リ の直接プ ログ ラ ム
2. 図の 2 に示すエ リ ア を右 ク リ ッ ク し ます。
3. [Add SPI Device] を ク リ ッ ク し ます。
4. 図 12-7 に示す よ う に、 フ ォーマ ッ ト 済みの PROM フ ァ イ ルを選択 し ます。
4
5
UG332_c4_04_101006
図 12-7 : あ ら か じ め フ ォ ーマ ッ ト さ れた PROM フ ァ イルの選択
5. [Open] を ク リ ッ ク し ます。
6. 図 12-8 に示す よ う に、 [Part Name] でサポー ト さ れ る SPI シ リ アル フ ラ ッ シ ュ を選択 し ます。
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第 12 章 : SPI シ リ アル フ ラ ッ シ ュ
6
7
UG332_c4_05_101006
図 12-8 : サポー ト さ れる SPI フ ラ ッ シ ュ メ モ リ デバ ッ グの選択
7. [OK] を ク リ ッ ク し ます。
8. 図 12-9 に示す よ う に、 選択 し た SPI フ ラ ッ シ ュ PROM が iMPACT ソ フ ト ウ ェ アの画面に表
示 さ れます。
8
9
14
UG332_c4_06_101006
図 12-9 : SPI フ ラ ッ シ ュ PROM の直接プ ログ ラム
9. [Program] を ク リ ッ ク し ます。
メ モ : プ ロ グ ラ ムは、 ス テ ッ プ 14 で完了 し ます。
10. 図 12-10 に示す よ う に、 [Programming Properties] ダ イ ア ロ グ ボ ッ ク ス の [Category] で
[Programming Properties] を ク リ ッ ク し ます。
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SPI シ リ アル フ ラ ッ シ ュの コ ン フ ィ ギ ュ レーシ ョ ン イ メ ージの作成およびプ ログ ラ ム
10
11
12
13
UG332_c4_07_101006
図 12-10 : SPI フ ラ ッ シ ュ PROM のプ ログ ラム オプ シ ョ ン
11. [Verify] を ク リ ッ ク し ます。 こ のチ ェ ッ ク ボ ッ ク ス を オ フ にす る と 、 プ ロ グ ラ ム時間を短縮で
き ますが、 iMPACT ソ フ ト ウ ェ アでは検証済みの PROM でのみ正常なプ ロ グ ラ ムが保証 さ れ
ます。
12. [Erase Before Programming] を ク リ ッ ク し ます。 こ のオプシ ョ ン を オ フ にす る と 、 プ ロ グ ラ ム
時間を短縮で き ますが、 新 し い FPGA ビ ッ ト ス ト リ ーム を ダ ウ ン ロ ー ド す る 前に PROM の中
身を消去す る こ と を推奨 し ます。
13. [OK] を ク リ ッ ク し ます。
14. 図 12-9 に示す よ う に、 iMPACT ソ フ ト ウ ェ アに正 し く プ ロ グ ラ ムが完了 し た こ と を示す メ ッ
セージが示 さ れます。
プ ロ グ ラ ムの完了後には、 次を実行 し ます。
15. ボー ド の電源を切 り ます。
16. ジ ャ ンパ J16 を取 り はず し て、 FPGA の PROG_B ピ ン を解放 し ます。
17. ジ ャ ンパ ブ ロ ッ ク J23 お よ び J25 を接続 し てい る ジ ャ ンパ 4 個を取 り はず し ます。
18. 電源を再投入 し ます。
間接的にプ ログ ラ ムする場合
ザ イ リ ン ク ス ISE 9.1i サービ ス パ ッ ク 2 以降では、 間接的なプ ロ グ ラ ムがサポー ト さ れてい ます。
こ のモー ド では、 iMPACT ソ フ ト ウ ェ アに よ り FPGA の JTAG ポー ト を介 し て FPGA に接続 さ れ
てい る メ モ リ を プ ロ グ ラ ム し ます。
プ ロ グ ラ ム プ ロ セ ス中は、 FPGA は特殊なプ ロ グ ラ ム アプ リ ケーシ ョ ン で コ ン フ ィ ギ ュ レーシ ョ
ン さ れます。 こ の結果、 FPGA の DONE ピ ンは High にな り 、 プ ロ グ ラ ム中 DONE LED は点灯 し
た ま ま にな り ます。
メ モ : LCD 画面に表示 さ れ る 情報は、 プ ロ グ ラ ム中変更 さ れません。
プ ロ グ ラ ムは正 し く 完了 し てい る に も 関わ ら ず DONE ピ ンが High にな ら ない場合は、 モー ド ピ
ンの設定を確認 し て く だ さ い。
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第 12 章 : SPI シ リ アル フ ラ ッ シ ュ
ジ ャ ンパ設定
間接的に SPI PROM をプ ロ グ ラ ムす る には、 ボー ド を次の よ う に設定 し ます。
1. ボー ド の電源をはず し ます。
2. 図 12-4 に示す よ う に、 ジ ャ ンパ ブ ロ ッ ク J1 にジ ャ ンパを挿入 し ます。 こ の図には、 ST マ イ
ク ロ エ レ ク ト ロ ニ ク ス 社製 M25P16 PROM の プ ロ グ ラ ム 設定が示 さ れ て い ま す。 ま た は、
Atmel 社製 AT45DB161D DataFlash PROM をプ ロ グ ラ ムす る よ う にジ ャ ンパを設定 し ます。
3. 表 12-4 に示す よ う に、 ジ ャ ンパ J26 を使用 し て、 FPGA モー ド セ レ ク ト ピ ン を マ ス タ SPI
モー ド に設定 し ます。 J26 ジ ャ ンパの位置は、 図 12-1 に示 さ れてい ます。
4. 図 12-1 お よ び表 12-4 に示す よ う に、 ジ ャ ンパ J46 を取 り はず し てプ ラ ッ ト フ ォーム フ ラ ッ
シ ュ PROM をデ ィ ス エーブルに し ます。
5. PROG_B ピ ンは、 こ のモー ド のプ ロ グ ラ ムでは使用 さ れません。 ジ ャ ンパ J16 が取 り はず さ
れてい る こ と (PROG_B が フ ロー ト し てい る こ と ) を確認 し て く だ さ い。
6. 付属の USB ケーブルを使用 し て、 ス タ ー タ キ ッ ト ボー ド と iMPACT を起動 し てい る PC を
接続 し ます。
7. ボー ド の電源を入れます。
iMPACT を使用 し た SPI フ ラ ッ シ ュ の間接的プ ロ グ ラ ム
iMPACT ソ フ ト ウ ェ ア を 使用し て SPI PROM を 間接的にプロ グ ラ ム する には、 次の手順に従い
ま す。
1. 図 12-11 に示す よ う に、iMPACT を起動 し て、[Configure devices using Boundary Scan (JTAG)]
を ク リ ッ ク し ます。
1
2
UG332_c4_22_032807
図 12-11 : JTAG を使用 し た間接的プ ログ ラ ム
2. [Finish] を ク リ ッ ク し ます。
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SPI シ リ アル フ ラ ッ シ ュの コ ン フ ィ ギ ュ レーシ ョ ン イ メ ージの作成およびプ ログ ラ ム
3. 図 12-12 に示す よ う に、 FPGA を プ ロ グ ラ ムす る ビ ッ ト ス ト リ ーム フ ァ イ ル (*.bit) を選択 し
ます。 こ の手順は不要ですが、 iMPACT 9.1i で必要です。 こ の手順は、 iMPACT 9.2i では取 り
除かれ る 予定です。 こ の フ ァ イ ルは、 特殊な FPGA ベース の SPI プ ロ グ ラ ム アプ リ ケーシ ョ
ンではあ り ません。
3
5
4
UG332_c4_23_032807
図 12-12 : FPGA ビ ッ ト ス ト リ ーム フ ァ イルの選択お よび SPI プ ログ ラ ムの使用
4. [Enable Programming of SPI Flash Device Attached to this FPGA] を ク リ ッ ク し ます。
5. [開 く ] を ク リ ッ ク し ます。
6. iMPACT ソ フ ト ウ ェ アでは、 ス タ ー ト ア ッ プ ク ロ ッ ク の ソ ース を JTAG ク ロ ッ ク ピ ン TCK
に変更 し た こ と が警告 メ ッ セージ と し て表示 さ れ ます。 SPI フ ラ ッ シ ュ の イ メ ージには、 影響
あ り ません。 こ の警告 メ ッ セージは、 安全に無視で き ます。
6
UG332_c4_24_032807
図 12-13 : JTAG を介 し て プ ロ グ ラ ムする と き にス タ ー ト ア ッ プ ク ロ ッ ク に JTAG ク ロ ッ ク 入力の TCK を使用
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第 12 章 : SPI シ リ アル フ ラ ッ シ ュ
7. 図 12-14 に示す よ う に、 SPI フ ラ ッ シ ュ PROM のプ ロ グ ラ ム フ ァ イ ルを選択 し ます。
7
8
UG332_c4_26_032907
図 12-14 : SPI フ ラ ッ シ ュ PROM のプ ログ ラム フ ァ イルの選択
8. [開 く ] を ク リ ッ ク し ます。
9. 図 12-15 に示す よ う に、 SPI フ ラ ッ シ ュ PROM のパーツ番号を選択 し ます。
9
10
UG332_c4_27_032907
図 12-15 : SPI フ ラ ッ シ ュ PROM タ イ プの選択
10. [OK] を ク リ ッ ク し ます。
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SPI シ リ アル フ ラ ッ シ ュの コ ン フ ィ ギ ュ レーシ ョ ン イ メ ージの作成およびプ ログ ラ ム
11. 図 12-16 に示す よ う に、プ ラ ッ ト フ ォーム フ ラ ッ シ ュ PROM のプ ロ グ ラ ム フ ァ イ ルを選択す
る ダ イ ア ロ グ ボ ッ ク ス では、 [Bypass] を ク リ ッ ク し ます。
11
UG332_c4_28_032907
図 12-16 : プ ラ ッ ト フ ォ ーム フ ラ ッ シ ュ PROM のバイパス
12. 図 12-17 に示す よ う に、 iMPACT ソ フ ト ウ ェ アの画面に XC3S700A Spartan-3A FPGA の後
ろ に XCF04S プ ラ ッ ト フ ォーム フ ラ ッ シ ュ PROM が接続 さ れた JTAG チ ェ ーンが表示 さ れ
ま す。 XC3S700AN Spartan-3AN FPGA で も 同様な画面が表示 さ れ ま す。 XC3S700A FPGA
に接続 さ れてい る [FLASH] メ モ リ をハ イ ラ イ ト し ます。 こ れに よ り 、 手順 13 で示す コ マン ド
オプシ ョ ンが イ ネーブルにな り ます。
12
18
13
UG332_c4_25_032907
図 12-17 : iMPACT の画面に表示 さ れる JTAG チ ェ ーンのフ ラ ッ シ ュ PROM
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13. [Program] を ダブル ク リ ッ ク し ます。
メ モ : プ ロ グ ラ ムは、 ス テ ッ プ 18 で完了 し ます。
14. 図 12-18 に示す よ う に、 [Programming Properties] ダ イ ア ロ グ ボ ッ ク ス の [Category] で
[Programming Properties] を ク リ ッ ク し ます。
14
15
16
17
UG332_c4_29_032907
図 12-18 : SPI フ ラ ッ シ ュ PROM のプ ログ ラム オプ シ ョ ン
15. [Verify] を ク リ ッ ク し ます。 こ のチ ェ ッ ク ボ ッ ク ス を オ フ にす る と 、 プ ロ グ ラ ム時間を短縮で
き ますが、 iMPACT ソ フ ト ウ ェ アでは検証済みの PROM でのみ正常なプ ロ グ ラ ムが保証 さ れ
ます。
16. [Erase Before Programming] を ク リ ッ ク し ます。 こ のオプシ ョ ン を オ フ にす る と 、 プ ロ グ ラ ム
時間を短縮で き ますが、 新 し い FPGA ビ ッ ト ス ト リ ーム を ダ ウ ン ロ ー ド す る 前に PROM の内
容を消去す る こ と を推奨 し ます。
17. [OK] を ク リ ッ ク し ます。
18. 図 12-18 に示す よ う に、iMPACT ソ フ ト ウ ェ アに正 し く プ ロ グ ラ ムが完了 し た こ と を示す メ ッ
セージが示 さ れます。 FPGA は、 新 し いプ ロ グ ラ ム フ ァ イ ルで コ ン フ ィ ギ ュ レーシ ョ ン さ れて
います。
関連情報
詳細については、 次の リ ン ク 先を参照 し て く だ さ い。
•
ザ イ リ ン ク ス パ ラ レル ケーブル IV ( フ ラ イ ン グ リ ー ド 付 き )
japan.xilinx.com/onlinestore/program_solutions.htm#pc
•
Digilent 社製 JTAG3 プ ロ グ ラ ム ケーブル
www.digilentinc.com/Products/Catalog.cfm?Nav1=Products&Nav2=Cables&Cat=Cable
•
Atmel 社製 AT45DB161D DataFlash デー タ シー ト
www.atmel.com/dyn/resources/prod_documents/doc3500.pdf
•
ST マ イ ク ロ エ レ ク ト ロ ニ ク ス社製 M25P16 SPI シ リ アル フ ラ ッ シ ュ デー タ シー ト
www.st.com/stonline/books/pdf/docs/10027.pdf
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R
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関連情報
•
AN1579 : 『Compatibility between the SO8 Package and the MLP Package for the M25Pxx in
Your Application』
www.st.com/stonline/products/literature/an/9540.pdf
•
RS-232 を介 し た Atmel SPI シ リ アル フ ラ ッ シ ュ プ ロ グ ラ マ ( リ フ ァ レ ン ス デザ イ ン )
japan.xilinx.com/products/boards/s3astarter/reference_designs.htm
atmel_spi_flash_programmer
•
JTAG を使用 し た Universal Scan SPI フ ラ ッ シ ュ のプ ロ グ ラ ムの ト レーニ ン グ ビデオ
www.ricreations.com/JTAG-Software-Downloads.htm
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第 13 章
DDR2 SDRAM
SpartanTM-3A/3AN ス タ ー タ キ ッ ト ボー ド には、 Micron Technology 社製 16 ビ ッ ト デー タ イ ン
タ ー フ ェ イ ス 付 き 512 Mb (32M X 16) DDR2 SDRAM (MT47H32M16) が搭載 さ れて い ま す ( 図
13-1 を参照)。
5.0V
SW 2
LDO2
㩿㪪㪪㪫㪣 _㪈㪏㩷 ⚳┵㔚࿶㪀
1.8V
㩿㪛㪛㪩 㪉㩷㪪㪛㪩㪘㪤㩷㔚Ḯ㪀
1.8V
䊅䉲䊢䊅䊦
䉶䊚䉮䊮䉻䉪䉺䊷␠⵾
㪣㪧㪊㪐㪇㪍
䊧䉩䊠䊧䊷䉺
0.9V 㩿㪪㪪㪫㪣 㪶 㪈㪏㩷 ෳᾖ㔚࿶㪀
FPGA
See Table
(H7)
See Table
(J 1)
See Table
(L8)
(N1)
V R E F _3
(J 8)
(R 6)
(T 1)
RAS #
(M4)
CAS #
(N4)
SD _WE
WE #
(E 3)
SD _UDM
(K 2)
(K 3)
(M5)
(N3)
(M2)
(M1)
(P 1)
SD _UDQS _N
SD _UDQS _P
SD _LDM
SD _LDQS _N
SD _LDQS _P
SD _CS
SD _CKE
SD _CK _N
SD _CK _P
SD _ODT
VREF
VDD
BA[1:0]
SD _CAS
(J 3)
(H4)
DQ[15:0]
SD _BA <2:0>
(M3)
(K 6)
VCCO _3
SD _DQ <15:0>
SD _RAS
(J 5)
(T 6)
Micron 512 Mb
DDR 2 SDRAM
A[12 :0]
SD _A<15:0>
VDDQ
UDM
UDQS#
UDQS
LDM
LDQS #
M T 47H 32M16
(32Mx 16)
REG2
0.9V
SSTL_18 Termination
SW 1
LDQS
CS #
CKE
CK #
CK
ODT
(H3)
SD _LOOP
UG334_c13_01_052407
図 13-1 : FPGA と Micron Technology 社製 512Mb DDR2 SDRAM のイ ン タ ー フ ェ イ ス
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113
R
DDR2 SDRAM の接続
DDR2 SDRAM イ ン タ ーフ ェ イ ス ピ ンはすべて、 FPGA の I/O バン ク 3 に接続 さ れてい ます。 I/O
バ ン ク 3 お よ び DDR2 SDRAM には、 ボー ド の 5V 電源か ら ナシ ョ ナル セ ミ コ ン ダ ク タ ー社製
LP3906 レ ギ ュ レー タ で生成 さ れた 1.8V の電源が供給 さ れます。 FPGA お よ び DDR2 SDRAM で
使用 さ れ る 0.9V の参照電圧 も こ の レ ギ ュ レー タ か ら 供給 さ れます。 詳細は、 ス タ ー ト キ ッ ト の回
路図の 「Voltage Regulators」 を参照 し て く だ さ い。
DDR2 SDRAM の イ ン タ ー フ ェ イ ス 信号 は、 すべ て 終端 さ れ ま す。 ボ ー ド で 使用 さ れ て い る
SSTL18 終端の回路図は、 ス タ ー タ キ ッ ト 回路図の 「DDR2 SDRAM Termination Network」 を参
照 し て く だ さ い。
DDR2 SDRAM の接続
表 13-1 に、FPGA と DDR2 SDRAM の接続を示 し ます。 ス ター タ キ ッ ト 回路図の「32Mx16 DDR2
SDRAM」 も 参照 し て く だ さ い。
表 13-1 : FPGA と DDR2 SDRAM の接続
アド レス
カテゴ リ
114
DDR2 SDRAM の
FPGA の
信号名
ピ ン番号
デバイ ス
SD_A15
W3
512Mb DDR2 SDRAM デバ イ ス では使用 さ れ
SD_A14
V4
ませんが、 将来のア ッ プグ レー ド に対応す る た
め提供 さ れてい ます。
SD_A13
V3
SD_A12
Y2
SD_A11
V1
SD_A10
T3
SD_A9
W2
SD_A8
W1
SD_A7
Y1
SD_A6
U1
SD_A5
U4
SD_A4
U2
SD_A3
U3
SD_A2
R1
SD_A1
T4
SD_A0
R2
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ア ド レ ス入力
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第 13 章 : DDR2 SDRAM
表 13-1 : FPGA と DDR2 SDRAM の接続 (続き )
その他
制御
デー タ
カテゴ リ
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DDR2 SDRAM の
FPGA の
信号名
ピ ン番号
デバイ ス
SD_DQ15
F3
SD_DQ14
G3
デー タ 入力/出力。 ザ イ リ ン ク ス MIG (Memory
Interface Generator) ソ フ ト ウ ェ ア と の互換目
SD_DQ13
F1
SD_DQ12
H5
SD_DQ11
H6
SD_DQ10
G1
SD_DQ9
G4
SD_DQ8
F2
SD_DQ7
H2
SD_DQ6
K4
SD_DQ5
L1
SD_DQ4
L5
SD_DQ3
L3
SD_DQ2
K1
SD_DQ1
K5
SD_DQ0
H1
SD_BA2
P5
SD_BA1
R3
SD_BA0
P3
SD_RAS
M3
SD_CAS
M4
SD_WE
N4
SD_CK_N
M2
SD_CK_P
M1
SD_CKE
N3
ク ロ ッ ク イ ネーブル ( ア ク テ ィ ブ High)
SD_CS
M5
チ ッ プ セ レ ク ト 入力 ( ア ク テ ィ ブ Low)
SD_UDM
E3
デー タ マ ス ク 。 (上位お よ び下位)
SD_LDM
J3
SD_UDQS_N
J5
SD_UDQS_P
K6
SD_LDQS_N
K2
SD_LDQS_P
K3
SD_LOOP_IN
H4
I/O セルフ キ ャ リ ブ レーシ ョ ン ループ。 FPGA
SD_LOOP_OUT
H3
アプ リ ケーシ ョ ン次第で方向を反転可能。
SD_ODT
P1
DDR2 SDRAM のオンデバ イ ス終端制御
japan.xilinx.com
的に定義 さ れてい る 出力。
バン ク ア ド レ ス入力
コ マン ド 入力
差動 ク ロ ッ ク 入力
上位差動デー タ ス ト ロ ーブ
下位差動デー タ ス ト ロ ーブ
115
R
UCF ロ ケーシ ョ ン制約
UCF ロ ケーシ ョ ン制約
ア ド レス
図 13-2 に、 DDR2 SDRAM ア ド レ ス ピ ンの I/O ピ ン割 り 当て と I/O 規格を指定す る UCF 制約を
示 し ます。
NET
NET
NET
NET
NET
NET
NET
NET
NET
NET
NET
NET
NET
NET
NET
NET
"SD_A<15>"
"SD_A<14>"
"SD_A<13>"
"SD_A<12>"
"SD_A<11>"
"SD_A<10>"
"SD_A<9>"
"SD_A<8>"
"SD_A<7>"
"SD_A<6>"
"SD_A<5>"
"SD_A<4>"
"SD_A<3>"
"SD_A<2>"
"SD_A<1>"
"SD_A<0>"
LOC
LOC
LOC
LOC
LOC
LOC
LOC
LOC
LOC
LOC
LOC
LOC
LOC
LOC
LOC
LOC
=
=
=
=
=
=
=
=
=
=
=
=
=
=
=
=
"W3"
"V4"
"V3"
"Y2"
"V1"
"T3"
"W2"
"W1"
"Y1"
"U1"
"U4"
"U2"
"U3"
"R1"
"T4"
"R2"
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
IOSTANDARD
IOSTANDARD
IOSTANDARD
IOSTANDARD
IOSTANDARD
IOSTANDARD
IOSTANDARD
IOSTANDARD
IOSTANDARD
IOSTANDARD
IOSTANDARD
IOSTANDARD
IOSTANDARD
IOSTANDARD
IOSTANDARD
IOSTANDARD
=
=
=
=
=
=
=
=
=
=
=
=
=
=
=
=
SSTL18_II
SSTL18_II
SSTL18_II
SSTL18_II
SSTL18_II
SSTL18_II
SSTL18_II
SSTL18_II
SSTL18_II
SSTL18_II
SSTL18_II
SSTL18_II
SSTL18_II
SSTL18_II
SSTL18_II
SSTL18_II
;
;
;
;
;
;
;
;
;
;
;
;
;
;
;
;
図 13-2 : DDR2 SDRAM のア ド レ ス入力のロケーシ ョ ン制約
デー タ
図 13-3 に、 DDR2 SDRAM デー タ ピ ンの I/O ピ ン割 り 当て と I/O 規格を指定す る UCF 制約を示
し ます。
NET
NET
NET
NET
NET
NET
NET
NET
NET
NET
NET
NET
NET
NET
NET
NET
"SD_DQ<15>"
"SD_DQ<14>"
"SD_DQ<13>"
"SD_DQ<12>"
"SD_DQ<11>"
"SD_DQ<10>"
"SD_DQ<9>"
"SD_DQ<8>"
"SD_DQ<7>"
"SD_DQ<6>"
"SD_DQ<5>"
"SD_DQ<4>"
"SD_DQ<3>"
"SD_DQ<2>"
"SD_DQ<1>"
"SD_DQ<0>"
LOC
LOC
LOC
LOC
LOC
LOC
LOC
LOC
LOC
LOC
LOC
LOC
LOC
LOC
LOC
LOC
=
=
=
=
=
=
=
=
=
=
=
=
=
=
=
=
"F3"
"G3"
"F1"
"H5"
"H6"
"G1"
"G4"
"F2"
"H2"
"K4"
"L1"
"L5"
"L3"
"K1"
"K5"
"H1"
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
IOSTANDARD
IOSTANDARD
IOSTANDARD
IOSTANDARD
IOSTANDARD
IOSTANDARD
IOSTANDARD
IOSTANDARD
IOSTANDARD
IOSTANDARD
IOSTANDARD
IOSTANDARD
IOSTANDARD
IOSTANDARD
IOSTANDARD
IOSTANDARD
=
=
=
=
=
=
=
=
=
=
=
=
=
=
=
=
SSTL18_II
SSTL18_II
SSTL18_II
SSTL18_II
SSTL18_II
SSTL18_II
SSTL18_II
SSTL18_II
SSTL18_II
SSTL18_II
SSTL18_II
SSTL18_II
SSTL18_II
SSTL18_II
SSTL18_II
SSTL18_II
;
;
;
;
;
;
;
;
;
;
;
;
;
;
;
;
図 13-3 : DDR2 SDRAM のデー タ I/O ピ ンの UCF ロケーシ ョ ン制約
116
japan.xilinx.com
Spartan-3A/3AN ス タ ー タ キ ッ ト ボー ド
ユーザー ガ イ ド
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R
第 13 章 : DDR2 SDRAM
制御
図 13-4 に、 DDR2 SDRAM 制御ピ ンの I/O ピ ン割 り 当て と I/O 規格を指定す る UCF 制約を示 し
ます。
NET
NET
NET
NET
NET
NET
NET
NET
NET
NET
NET
NET
NET
NET
NET
NET
NET
NET
NET
"SD_BA<2>" LOC =
"SD_BA<1>" LOC =
"SD_BA<0>" LOC =
"SD_RAS"
LOC =
"SD_CAS"
LOC =
"SD_WE"
LOC =
"SD_CK_N"
LOC =
"SD_CK_P"
LOC =
"SD_CKE"
LOC =
"SD_CS"
LOC =
"SD_UDM"
LOC =
"SD_UDQS_N" LOC =
"SD_UDQS_P" LOC =
"SD_LDM"
LOC =
"SD_LDQS_N" LOC =
"SD_LDQS_P" LOC =
"SD_ODT"
LOC =
"SD_LOOP_IN" LOC
"SD_LOOP_OUT" LOC
"P5" |
"R3" |
"P3" |
"M3" |
"M4" |
"N4" |
"M2" |
"M1" |
"N3" |
"M5" |
"E3" |
"J5" |
"K6" |
"J3" |
"K2" |
"K3" |
"P1" |
= "H4"
= "H3"
IOSTANDARD =
IOSTANDARD =
IOSTANDARD =
IOSTANDARD =
IOSTANDARD =
IOSTANDARD =
IOSTANDARD =
IOSTANDARD =
IOSTANDARD =
IOSTANDARD =
IOSTANDARD =
IOSTANDARD =
IOSTANDARD =
IOSTANDARD =
IOSTANDARD =
IOSTANDARD =
IOSTANDARD =
| IOSTANDARD
| IOSTANDARD
SSTL18_II ;
SSTL18_II ;
SSTL18_II ;
SSTL18_II ;
SSTL18_II ;
SSTL18_II ;
SSTL18_II ;
SSTL18_II ;
SSTL18_II ;
SSTL18_II ;
SSTL18_II ;
SSTL18_II ;
SSTL18_II ;
SSTL18_II ;
SSTL18_II ;
SSTL18_II ;
SSTL18_II ;
= SSTL18_II ;
= SSTL18_II ;
図 13-4 : DDR2 SDRAM の制御ピ ンの UCF ロ ケーシ ョ ン制約
FPGA の VREF ピ ン
I/O バン ク 3 の 5 個の VREF ピ ンは参照電圧入力専用であ り 、 汎用 I/O と し て使用す る こ と はで き
ません。 図 13-5 に、 こ れ ら の ピ ン を使用禁止にす る 制約を示 し ます。
# Prohibit VREF
CONFIG PROHIBIT
CONFIG PROHIBIT
CONFIG PROHIBIT
CONFIG PROHIBIT
CONFIG PROHIBIT
CONFIG PROHIBIT
CONFIG PROHIBIT
CONFIG PROHIBIT
pins on FPGA I/O Bank 3
= H7;
= J1;
= J8;
= L8;
= N1;
= R6;
= T1;
= T6;
図 13-5 : FPGA VREF ピ ンの UCF ロ ケーシ ョ ン制約
レ イ アウ ト に関する推薦事項
ザ イ リ ン ク ス の Memory Interface Generator (MIG) ツール (バージ ョ ン 1.7 以降) では、Spartan-3A
お よ び Spartan-3AN FPGA の DDR2 SDRAM イ ン タ ーフ ェ イ ス が生成 さ れます。MIG イ ンプ リ メ
ン テーシ ョ ンでは、 FPGA の ロ ーカル ク ロ ッ キ ン グ リ ソ ース を使用 し て DDR2 SDRAM の読み出
し デー タ が取 り 込まれます。 こ のため、 メ モ リ デー タ ピ ン (SD_DQ<15:8>, SD_DQ_<7:0>) と 関
連ス ト ロ ーブ信号は、 密接に関係 し てい ます。 MIG ソ フ ト ウ ェ アでは、 こ の要件に基づいて自動的
に ピ ンが割 り 当て ら れ、 Spartan-3A/3AN ス ター タ キ ッ ト ボー ド が こ れに対応 し て設計 さ れます。
Spartan-3A/AN FPGA 用の MIG コ ア には、 読み出 し ス ト ロ ーブの タ イ ミ ン グ を 使用す る ための
ループバ ッ ク 信号が含まれてい ます。こ のループバ ッ ク 信号では、SD_LOOP_IN お よ び SD_LOOP
_OUT と い う 名前の FPGA ピ ン が使用 さ れ ます。 最高のパ フ ォ ーマ ン ス を達成す る ため、 ループ
Spartan-3A/3AN ス タ ー タ キ ッ ト ボー ド
ユーザー ガ イ ド
UG334 (v1.0) 2007 年 5 月 28 日
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117
R
関連情報
バ ッ ク の ト レース長は、FPGA か ら メ モ リ への ク ロ ッ ク 遅延 と メ モ リ か ら FPGA への ス ト ロ ーブの
遅延の合計 と 一致 さ せ る 必要が あ り ま す。 言い換 え れば、 ループバ ッ ク の ト レ ー ス は メ モ リ と
FPGA 間の往復で発生す る 遅延 と 一致 さ せ る 必要があ り ます。 ま た、 ループバ ッ ク 信号は、 最高の
結果を得 る ために、 デー タ イ ン タ ーフ ェ イ ス ピ ン群の中央に配置す る 必要があ り ます。 デー タ イ
ン タ ーフ ェ イ ス ピ ン群の端側や別の FPGA I/O バン ク には配置 し ないで く だ さ い。 こ れに対応す る
よ う に Spartan-3A/3AN ス タ ー タ キ ッ ト ボー ド は設計 さ れてい ます。
そ の 他の レ イ ア ウ ト に 関する 推奨事項は、 ユ ーザ ー ガ イ ド UG086 : 『 Xilinx Memory Interface
Generator (MIG) User Guide』 の付録 A「 Memory Implementation Guidelines」 を 参照し てく ださ い。
ボー ド の レ イ ア ウ ト は、 133MHz お よ び 167MHz 以上の周波数を達成す る よ う に最適化 さ れてい
ます。 最適化 さ れた メ モ リ イ ン タ ーフ ェ イ ス コ ン ト ロ ー ラ を使用す る と 、 DDR400 のパ フ ォーマ
ン ス レベルは 200MHz、 I/O あ た り 400Mbps を達成で き ます。 最新のパ フ ォ ーマ ン ス の改善点を
含む MIG ツールを入手 し て く だ さ い。
•
Memory Interface Generator (MIG)
http://japan.xilinx.com/xlnx/xil_sw_updates_home.jsp
(CORE GeneratorTM シ ス テ ムに含まれてい ます。 )
•
ユーザー ガ イ ド UG086 : 『Xilinx Memory Interface Generator (MIG) User Guide』
(MIG に含まれてい ます。 )
関連情報
詳細については、 次の リ ン ク 先を参照 し て く だ さ い。
118
•
ザ イ リ ン ク ス エンベデ ッ ド 開発キ ッ ト (EDK)
japan.xilinx.com/ise/embedded_design_prod/platform_studio.htm
•
MT47H32M16 (32M x 16) DDR2 SDRAM のデー タ シー ト
download.micron.com/pdf/datasheets/dram/ddr2/512MbDDR2.pdf
•
複数チ ャ ネルの OPB DDR2 コ ン ト ロ ー ラ ザ イ リ ン ク ス IP コ ア
japan.xilinx.com/bvdocs/ipcenter/data_sheet/mch_opb_ddr2.pdf
•
Memory Interface Generator (MIG) バージ ョ ン 1.7以降
japan.xilinx.com/memory
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Spartan-3A/3AN ス タ ー タ キ ッ ト ボー ド
ユーザー ガ イ ド
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R
第 14 章
10/100 イ ーサネ ッ ト 物理レ イ ヤ イ ン タ ー
フ ェ イス
Spartan-3A/3AN ス タ ー タ キ ッ ト ボー ド には、 Standard Microsystems 社製 LAN8700 10/100 イ ー
サネ ッ ト 物理レ イ ヤ (PHY) イ ン タ ーフ ェ イ ス と RJ-45 コ ネ ク タ が搭載 さ れてい ます (図 14-1 を参
照)。 FPGA に イ ンプ リ メ ン ト さ れてい る イ ーサネ ッ ト MAC (Media Access Controller) と 共に使用
す る と 、 標準 イ ーサネ ッ ト ネ ッ ト ワ ー ク に接続で き ま す。 すべての タ イ ミ ン グ は、 オ ン ボー ド の
25MHz ク リ ス タ ル オシ レー タ に よ り 制御 さ れます。
㪩㪡㪄㪋㪌㩷䉟䊷䉰䊈䉾䊃㩷䉮䊈䉪䉺㩷㩿㪡㪊㪉㪀
㩿䊙䉫䊈䊁䉞䉾䉪䉴ౝ⬿㪀
㪪㪤㪪㪚㩷㪣㪘㪥㪏㪎㪇㪇㩷㪈㪇㪆㪈㪇㪇㩷䉟䊷䉰䊈䉾䊃㩷㪧㪟㪰
㪉㪌㪤㪟㫑㩷䉪䊥䉴䉺䊦
UG334_c14_01_052407
図 14-1 : 10/100 イ ーサネ ッ ト PHY と RJ-45 コ ネ ク タ
Spartan-3A/3AN ス タ ー タ キ ッ ト ボー ド
ユーザー ガ イ ド
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119
R
イ ーサネ ッ ト PHY の接続
イ ーサネ ッ ト PHY の接続
FPGA と LAN8700 イ ーサネ ッ ト PHY の接続には、 標準 MII (Media Independent Interface) を使
用 し ます (図 14-2 を参照)。 イ ン タ ーフ ェ イ ス信号の説明 と 対応す る FPGA の ピ ン番号を、 表 14-1
に示 し ます。
FPGA
E_TXD<3:0>
⴫䉕ෳᾖ
E_TX_EN
(D8)
E_TXD<4>
(B2)
E_TX_CLK
(E11)
E_RXD<3:0>
⴫䉕ෳᾖ
E_RX_DV
(H10)
E_RXD<4>
(G10)
E_RX_CLK
(C12)
E_CRS
(H12)
E_COL
(G12)
E_MDC
(D10)
E_MDIO
(E10)
E_NRST
(D15)
SMSC LAN8700
10/100 䉟䊷䉰䊈䉾䊃㩷PHY
TXD[3:0]
TX_EN
TXD4/TX_ER/nINIT
TX_CLK
RJ-45
RXD[3:0]
䉮䊈䉪䉺
㩿䊙䉫䊈䊁䉞
䉾䉪䉴ౝ⬿㪀
RX_DV
RXD4/RX_ER
RX_CLK
CRS/PHYAD4
25.000MHz
COL_MII_CRS-DV
MDC
MDIO
nRST
UG334_c14_02_052407
図 14-2 : MII を使用 し た FPGA と イ ーサネ ッ ト PHY の接続
表 14-1 : FPGA と LAN83C185 イ ーサネ ッ ト PHY の接続
信号名
120
FPGA の
機能
ピ ン番号
E_TXD<4>
B2
E_TXD<3>
F7
E_TXD<2>
E6
E_TXD<1>
E7
E_TXD<0>
F8
E_TX_EN
D8
送信 イ ネーブル
E_TX_CLK
E11
ク ロ ッ ク を 送 信 し ま す。 100Base-TX モ ー ド で は 25MHz、
10Base-T モー ド では 2.5MHz です。
デー タ を PHY に送信 し ま す。 E_TXD<4> は、 MII の送信エ
ラ ー も 示 し ます。
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R
第 14 章 : 10/100 イ ーサネ ッ ト 物理レ イヤ イ ン タ ー フ ェ イ ス
表 14-1 : FPGA と LAN83C185 イ ーサネ ッ ト PHY の接続 (続き )
信号名
FPGA の
機能
ピ ン番号
E_RXD<4>
G10
E_RXD<3>
H9
E_RXD<2>
G9
E_RXD<1>
G8
E_RXD<0>
G7
E_RX_DV
H10
デー タ 有効信号を受信 し ます。
E_RX_CLK
C12
ク ロ ッ ク を 受 信 し ま す。 100Base-TX モ ー ド で は 25MHz、
10Base-T モー ド では 2.5MHz です。
E_CRS
H12
キ ャ リ ア セン ス
E_COL
G12
MII 競合検出
E_MDC
D10
シ リ アル制御 ク ロ ッ ク
E_MDIO
E10
制御デー タ 入力/出力
E_NRST
D15
ア ク テ ィ ブ Low の リ セ ッ ト
PHY か ら デー タ を受信 し ます。
MicroBlaze イ ーサネ ッ ト IP コ ア
イ ーサネ ッ ト PHY は、主に MicroBlaze のアプ リ ケーシ ョ ンで使用す る ので、 EDK の Base System
Builder の一部 と し て イ ーサネ ッ ト MAC が含まれてい ます。 こ れにはフル バージ ョ ン と Lite バー
ジ ョ ンがあ り 、 ど ち ら に も 評価版があ り ます。 イ ーサネ ッ ト Lite MAC コ ン ト ロ ー ラ コ アでは、 使
用 さ れ る FPGA リ ソ ース が フル バージ ョ ン よ り 少な く 、 割 り 込み、 連続デー タ 転送、 統計カ ウ ン
タ を必要 と し ないアプ リ ケーシ ョ ンに適 し てい ます。
イ ーサネ ッ ト MAC コ アでは、 パフ ォーマン ス要件を満たすためにデザ イ ン制約を設定す る 必要が
あ り ま す。 詳細は、 OPB イ ーサネ ッ ト MAC のデー タ シー ト を参照 し て く だ さ い。 OPB バ ス の ク
ロ ッ ク 周波数は、 イ ーサネ ッ ト を 100Mbps で動作 さ せ る 場合は 65MHz 以上、 10Mbps で動作 さ せ
る 場合は 6.5MHz 以上にす る 必要があ り ます。
イ ーサネ ッ ト MAC コ アのハー ド ウ ェ ア評価版は、 シ リ コ ン上で約 8 時間動作 し ます。 正規版を ご
購入 さ れ る 場合は、 次のザ イ リ ン ク ス の Web サ イ ト にア ク セ ス し て く だ さ い。
japan.xilinx.com/ipcenter/processor_central/processor_ip/10-100emac/
10-100emac_order_register.htm
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121
R
UCF ロ ケーシ ョ ン制約
UCF ロ ケーシ ョ ン制約
図 14-3 に、 10/100 イ ーサネ ッ ト PHY イ ン タ ーフ ェ イ ス の I/O ピ ン割 り 当て と I/O 規格を指定す
る UCF 制約を示 し ます。
NET
NET
NET
NET
NET
NET
NET
NET
NET
NET
NET
NET
NET
NET
NET
NET
NET
NET
"E_COL"
"E_CRS"
"E_MDC"
"E_MDIO"
"E_NRST"
"E_RX_CLK"
"E_RX_DV"
"E_RXD<0>"
"E_RXD<1>"
"E_RXD<2>"
"E_RXD<3>"
"E_RXD<4>"
"E_TX_CLK"
"E_TX_EN"
"E_TXD<0>"
"E_TXD<1>"
"E_TXD<2>"
"E_TXD<3>"
LOC
LOC
LOC
LOC
LOC
LOC
LOC
LOC
LOC
LOC
LOC
LOC
LOC
LOC
LOC
LOC
LOC
LOC
=
=
=
=
=
=
=
=
=
=
=
=
=
=
=
=
=
=
"G12"
"H12"
"D10"
"E10"
"D15"
"C12"
"H10"
"G7"
"G8"
"G9"
"H9"
"G10"
"E11"
"D8"
"F8"
"E7"
"E6"
"F7"
NET "E_TXD<4>" LOC = "B2"
;
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
IOSTANDARD
IOSTANDARD
IOSTANDARD
IOSTANDARD
IOSTANDARD
IOSTANDARD
IOSTANDARD
IOSTANDARD
IOSTANDARD
IOSTANDARD
IOSTANDARD
IOSTANDARD
IOSTANDARD
IOSTANDARD
IOSTANDARD
IOSTANDARD
IOSTANDARD
IOSTANDARD
=
=
=
=
=
=
=
=
=
=
=
=
=
=
=
=
=
=
LVCMOS33
LVCMOS33
LVCMOS33
LVCMOS33
LVCMOS33
LVCMOS33
LVCMOS33
LVCMOS33
LVCMOS33
LVCMOS33
LVCMOS33
LVCMOS33
LVCMOS33
LVCMOS33
LVCMOS33
LVCMOS33
LVCMOS33
LVCMOS33
|
;
|
|
|
;
;
|
|
|
|
;
;
|
|
|
|
|
PULLDOWN ;
SLEW = SLOW
SLEW = SLOW
SLEW = SLOW
PULLUP
PULLUP
PULLUP
PULLUP
;
;
;
;
SLEW
SLEW
SLEW
SLEW
SLEW
FAST
FAST
FAST
FAST
FAST
=
=
=
=
=
| DRIVE = 4;
| DRIVE = 4;
| DRIVE = 4;
|
|
|
|
|
DRIVE
DRIVE
DRIVE
DRIVE
DRIVE
=
=
=
=
=
4;
4;
4;
4;
4;
| IOSTANDARD = LVCMOS33 | SLEW = FAST | DRIVE = 4 | PULLUP
図 14-3 : 10/100 イ ーサネ ッ ト PHY イ ン タ ー フ ェ イ スの UCF ロケーシ ョ ン制約
関連情報
詳細については、 次の リ ン ク 先を参照 し て く だ さ い。
•
Standard Microsystems 社製 LAN8700 10/100 イ ーサネ ッ ト PHY
http://www.smsc.com/main/catalog/lan8700.html
•
ザ イ リ ン ク ス OPB イ ーサネ ッ ト MAC (Media Access Controller)
http://japan.xilinx.com/bvdocs/ipcenter/data_sheet/opb_ethernet.pdf
•
ザ イ リ ン ク ス OPB イ ーサネ ッ ト Lite MAC (Media Access Controller)
イ ーサネ ッ ト Lite MAC コ ン ト ロ ー ラ コ アでは、 使用 さ れ る FPGA リ ソ ース が フル バージ ョ
ン よ り 少な く 、 割 り 込み、 連続デー タ 転送、 統計カ ウ ン タ を必要 と し ないアプ リ ケーシ ョ ンに
適 し てい ます。
http://japan.xilinx.com/bvdocs/ipcenter/data_sheet/opb_ethernetlite.pdf
•
122
EDK 資料
http://japan.xilinx.com/ise/embedded/edk_docs.htm
japan.xilinx.com
Spartan-3A/3AN ス タ ー タ キ ッ ト ボー ド
ユーザー ガ イ ド
UG334 (v1.0) 2007 年 5 月 28 日
R
第 15 章
拡張 コ ネ ク タ
Spartan-3A/3AN ス タ ー タ キ ッ ト ボー ド には、オ フ ボー ド の コ ン ポーネ ン ト に簡単に接続で き る よ
う 、 さ ま ざ ま な 拡張コ ネク タ が含ま れていま す。 ボード には、 次の I/O 拡張ヘッ ダが含ま れま す
(図 15-1 を参照)。
•
43 個の FPGA ユーザー I/O を持つ 100 ピ ン ヒ ロ セ電機社製エ ッ ジ コ ネ ク タ
•
2 つの ス テ イ ク ピ ン ヘ ッ ダ。 各ヘ ッ ダでは、 最大 5 個のチ ャ ネル と 差動 ク ロ ッ ク ま たは 12 個
のシ ン グル エン ド I/O 信号をサポー ト 。
•
2 つの 6 ピ ン ペ リ フ ェ ラ ル モジ ュ ール接続お よ び 3 個目のモジ ュ ール用のマ ウ ン ト ホール
•
Agilent 社製ま たは Tektronix 社製 コ ネ ク タ レ ス プ ロ ーブ用の ラ ンデ ィ ン グ パ ッ ド
UG334_c15_01_052407
図 15-1 : 拡張ヘ ッ ダ
Spartan-3A/3AN ス タ ー タ キ ッ ト ボー ド
ユーザー ガ イ ド
UG334 (v1.0) 2007 年 5 月 28 日
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123
R
ヒ ロ セ電機社製 100 ピ ン FX2 エ ッ ジ コ ネ ク タ (J17)
ヒ ロ セ電機社製 100 ピ ン FX2 エ ッ ジ コ ネ ク タ (J17)
100 ピ ン エ ッ ジ コ ネ ク タ は、 ボー ド の右辺に配置 さ れてい ます。 こ の コ ネ ク タ は、 ヒ ロ セ電機社製
FX2-100P-1.27DS ヘ ッ ダ (1.27mm ピ ッ チ) です。 こ のマニ ュ アルでは、 こ の コ ネ ク タ を FX2 コ ネ
ク タ と 呼びます。
図 15-2 に示す よ う に、 FPGA の 43 個の I/O ピ ンが FX2 コ ネ ク タ に接続 さ れてい ます。
䊍䊨䉶㔚ᯏ␠⵾㩷
㪈㪇㪇㩷䊏䊮᜛ᒛ䉮䊈䉪䉺㩷㩿㪡㪈㪎㪀
FPGA
㩿⴫䉕ෳᾖ㪀
FX2_IO<40:1>
(M22)
FX2_CLKIN
(L22)
FX2_CLKOUT
(L21)
FX2_CLKIO
㩿⴫䉕ෳᾖ㪀
(B.46)
(A.47)
(B.48)
VCCO_012 (3.3V)
5.0V
GND
UG334_c15_02_052407
図 15-2 : ヒ ロ セ電機社製 100 ピ ン エ ッ ジ コ ネ ク タ への FPGA の接続
3 つの信号がボー ド と FX2 コ ネ ク タ 間の ク ロ ッ ク 信号用に予約 さ れてい ますが、 I/O ピ ンに接続 さ
れてい ます。
拡張 コ ネ ク タ の機能
大半のアプ リ ケーシ ョ ンでは、 Spartan-3A/3AN ス タ ー タ キ ッ ト ボー ド の FX2 コ ネ ク タ はその他
の ザ イ リ ン ク ス 開発 ボ ー ド と 互換性 が あ り ま す。 Spartan-3E ス タ ー タ キ ッ ト ボ ー ド お よ び
XC3S1600E ス タ ー タ キ ッ ト ボー ド では、オプシ ョ ンで制限付 き の差動 I/O 機能を こ の コ ネ ク タ で
使用で き ます。 Spartan-3A/3AN ス タ ー タ キ ッ ト ボー ド では、 128 ページの 「差動 I/O コ ネ ク タ 」
を使用 し て向上 さ れた差動 I/O サポー ト を提供 し ます。
•
Spartan-3E ス タ ー タ キ ッ ト ボー ド
japan.xilinx.com/s3estarter
•
XC3S1600E MicroBlaze エンべデ ッ ド 開発ボー ド
japan.xilinx.com/sp3e1600e
Spartan-3A/3AN ス タ ー タ キ ッ ト ボー ド では、 こ の他に も 126 ページの 「FX2 コ ネ ク タ 互換ボー
ド 」 がサポー ト さ れてい ます。
コ ネ ク タ への電源供給
Spartan-3A/3AN ス タ ー タ キ ッ ト ボー ド は、 FX2 コ ネ ク タ お よ び接続 さ れてい る ボー ド に対 し て、
2 つの電源か ら 電力を供給 し ます (図 15-2 を参照)。 5.0V の電源は、 接続 さ れてい る ボー ド 上の 5V
ロ ジ ッ ク ま たは電圧レ ギ ュ レー タ に電力を供給 し ます。
124
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Spartan-3A/3AN ス タ ー タ キ ッ ト ボー ド
ユーザー ガ イ ド
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R
第 15 章 : 拡張 コ ネ ク タ
VCCO_012 電源では、 FPGA の I/O バン ク 0、 1、 2 に同じ 電圧を 供給し ま す。 デフ ォ ルト の電圧は
3.3V です。 F2 コ ネク タ に接続さ れる すべての FPGA I/O は、 バン ク 0 ま たはバン ク 1 にあ り ま す。
シ グナル イ ン テ グ リ テ ィ の向上のため、 FX2 コ ネ ク タ の B 側の ピ ンの大部分は GND に接続 さ れ
ます。
コ ネ ク タ のピ ン配置 と FPGA の接続
表 15-1 に、 FX2 コ ネ ク タ の ピ ン配置 と FPGA ピ ンの接続を示 し ます。 FX2 コ ネ ク タ には 50 個の
接続を持つ コ ネ ク タ が 2 列あ り 、 こ の表に黄色で示 さ れてい ます。
こ の ピ ン割 り 当ては、 Spartan-3 E ス タ ー タ キ ッ ト ボー ド で使用 さ れ る 割 り 当て と 同一です。 ただ
し 、 Spartan-3E ボー ド の ピ ン配置では、 入力専用ピ ンが数個含まれてい ます。 Spartan-3A/3AN ス
タ ー タ キ ッ ト ボー ド の ピ ン の割 り 当てでは、 完全な I/O ピ ン のみが使用 さ れ る ので、 Spartan-3E
ス タ ー タ キ ッ ト ボー ド と 互換性があ り ます。
表 15-1 : FX2 コ ネ ク タ のピ ン配置 と FPGA の接続 (J17)
共有
信号名
FPGA ピ ン
FPGA I/O バン ク
0、 1、 2 への電源
J34
B (下)
VCCO_012
1
1
VCCO_012
2
2
TMS_B
3
3
TDO_XC2C
JTSEL
4
4
TCK_B
ピン
信号名
SHIELD
GND
GND
5
5
GND
GND
A13
‹
6
6
GND
GND
FX2_IO2
B13
‹
7
7
GND
GND
FX2_IO3
A14
‹
8
8
GND
GND
FX2_IO4
B15
‹
9
9
GND
GND
FX2_IO5
A15
‹
10
10
GND
GND
FX2_IO6
A16
‹
11
11
GND
GND
FX2_IO7
A17
‹
12
12
GND
GND
FX2_IO8
B17
‹
13
13
GND
GND
FX2_IO9
A18
‹
14
14
GND
GND
FX2_IO10
C18
‹
15
15
GND
GND
FX2_IO11
A19
‹
16
16
GND
GND
FX2_IO12
B19
‹
17
17
GND
GND
FX2_IO13
A20
‹
18
18
GND
GND
FX2_IO14
B20
‹
19
19
GND
GND
FX2_IO15
C19
‹
20
20
GND
GND
FX2_IO16
D19
‹
21
21
GND
GND
FX2_IO17
D18
‹
22
22
GND
GND
FX2_IO18
E17
‹
23
23
GND
GND
FX2_IO19
D20
24
24
GND
GND
FX2_IO20
D21
25
25
GND
GND
FX2_IO21
D22
26
26
GND
GND
FX2_IO22
E22
27
27
GND
GND
FX2_IO23
F18
28
28
GND
GND
FX2_IO24
F19
29
29
GND
GND
FX2_IO1
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FPGA
A (上)
TDO_FX2
ユーザー ガ イ ド
FX2 コ ネ ク タ
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125
R
ヒ ロ セ電機社製 100 ピ ン FX2 エ ッ ジ コ ネ ク タ (J17)
表 15-1 : FX2 コ ネ ク タ のピ ン配置 と FPGA の接続 (J17) (続き )
共有
信号名
FX2_IO25
FPGA ピ ン
FX2_IO26
FX2_IO27
FX2_IO28
J34
FX2 コ ネ ク タ
A (上)
B (下)
F20
30
E20
31
G20
G19
FX2_IO29
FX2_IO30
FPGA
30
ピン
GND
信号名
GND
31
GND
GND
32
32
GND
GND
33
33
GND
GND
H19
34
34
GND
GND
J18
35
35
GND
GND
FX2_IO31
K18
36
36
GND
GND
FX2_IO32
K17
37
37
GND
GND
FX2_IO33
K19
38
38
GND
GND
FX2_IO34
K20
39
39
GND
GND
FX2_IO35
L19
40
40
GND
GND
FX2_IO36
L18
41
41
GND
GND
FX2_IO37
M20
42
42
GND
GND
FX2_IO38
M18
43
43
GND
GND
FX2_IO39
L20
44
44
GND
GND
FX2_IO40
P20
45
45
GND
GND
GND
GND
46
46
M22
FX2_CLKIN
FX2_CLKOUT
L22
47
47
GND
GND
GND
GND
L21
FX2_CLKIO
48
48
5.0V
49
49
5.0V
5.0V
50
50
SHIELD
FX2 コ ネ ク タ 互換ボー ド
次に、 ス タ ー タ キ ッ ト ボー ド に含まれ る FX2 コ ネ ク タ と 互換す る ボー ド を示 し ます。
•
Digilent 社製 FX2 Wirewrap Board (FX2WW)
http://www.digilentinc.com/Products/Detail.cfm?Prod=FX2WW
•
Digilent 社製 FX2 Breadboard (FX2WW)
http://www.digilentinc.com/Products/Detail.cfm?Prod=FX2BB
•
Digilent 社製 Video Decoder Board (VDEC1)
http://www.digilentinc.com/Products/Detail.cfm?Prod=VDEC1
レ セ プ タ クル コ ネ ク タ の接続
Spartan-3A/3AN ス タ ー タ キ ッ ト ボー ド では、ヒ ロ セ電機社製 FX2-100P-1.27DS ヘ ッ ダ コ ネ ク タ
が使用 さ れ ま す。 こ のヘ ッ ダには、 ボー ド 上の コ ネ ク タ や ノ ン ロ ッ キ ン グ ケーブル コ ネ ク タ な ど
の、 互換性のあ る 100 ピ ン レ セプ タ ク ル コ ネ ク タ を接続で き ます。
•
ヒ ロ セ電機社製 コ ネ ク タ
http://www.hirose.co.jp/
•
126
FX2 シ リ ーズ コ ネ ク タ のデー タ シー ト
http://www.hirose.co.jp/catalogj_hp/j57220088.pdf
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ユーザー ガ イ ド
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R
第 15 章 : 拡張 コ ネ ク タ
UCF ロ ケーシ ョ ン制約
図 15-3 に、すべての接続でシ ン グルエン ド I/O 規格が使用 さ れてい る 場合の FX2 の I/O ピ ン と I/O
規格を指定す る UCF 制約を示 し ます。
# ==== FX2 Connector
NET "FX2_CLKIN" LOC
NET "FX2_CLKIO" LOC
NET "FX2_CLKOUT" LOC
NET "FX2_IO<1>" LOC
NET "FX2_IO<2>" LOC
NET "FX2_IO<3>" LOC
NET "FX2_IO<4>" LOC
NET "FX2_IO<5>" LOC
NET "FX2_IO<6>" LOC
NET "FX2_IO<7>" LOC
NET "FX2_IO<8>" LOC
NET "FX2_IO<9>" LOC
NET "FX2_IO<10>" LOC
NET "FX2_IO<11>" LOC
NET "FX2_IO<12>" LOC
NET "FX2_IO<13>" LOC
NET "FX2_IO<14>" LOC
NET "FX2_IO<15>" LOC
NET "FX2_IO<16>" LOC
NET "FX2_IO<17>" LOC
NET "FX2_IO<18>" LOC
NET "FX2_IO<19>" LOC
NET "FX2_IO<20>" LOC
NET "FX2_IO<21>" LOC
NET "FX2_IO<22>" LOC
NET "FX2_IO<23>" LOC
NET "FX2_IO<24>" LOC
NET "FX2_IO<25>" LOC
NET "FX2_IO<26>" LOC
NET "FX2_IO<27>" LOC
NET "FX2_IO<28>" LOC
NET "FX2_IO<29>" LOC
NET "FX2_IO<30>" LOC
NET "FX2_IO<31>" LOC
NET "FX2_IO<32>" LOC
NET "FX2_IO<33>" LOC
NET "FX2_IO<34>" LOC
NET "FX2_IO<35>" LOC
NET "FX2_IO<36>" LOC
NET "FX2_IO<37>" LOC
NET "FX2_IO<38>" LOC
NET "FX2_IO<39>" LOC
NET "FX2_IO<40>" LOC
(FX2) ====
= "M22" | IOSTANDARD = LVCMOS33 ;
= "L21" | IOSTANDARD = LVCMOS33 | SLEW
= "L22" | IOSTANDARD = LVCMOS33 | SLEW
= "A13" | IOSTANDARD = LVCMOS33 | SLEW
= "B13" | IOSTANDARD = LVCMOS33 | SLEW
= "A14" | IOSTANDARD = LVCMOS33 | SLEW
= "B15" | IOSTANDARD = LVCMOS33 | SLEW
= "A15" | IOSTANDARD = LVCMOS33 | SLEW
= "A16" | IOSTANDARD = LVCMOS33 | SLEW
= "A17" | IOSTANDARD = LVCMOS33 | SLEW
= "B17" | IOSTANDARD = LVCMOS33 | SLEW
= "A18" | IOSTANDARD = LVCMOS33 | SLEW
= "C18" | IOSTANDARD = LVCMOS33 | SLEW
= "A19" | IOSTANDARD = LVCMOS33 | SLEW
= "B19" | IOSTANDARD = LVCMOS33 | SLEW
= "A20" | IOSTANDARD = LVCMOS33 | SLEW
= "B20" | IOSTANDARD = LVCMOS33 | SLEW
= "C19" | IOSTANDARD = LVCMOS33 | SLEW
= "D19" | IOSTANDARD = LVCMOS33 | SLEW
= "D18" | IOSTANDARD = LVCMOS33 | SLEW
= "E17" | IOSTANDARD = LVCMOS33 | SLEW
= "D20" | IOSTANDARD = LVCMOS33 | SLEW
= "D21" | IOSTANDARD = LVCMOS33 | SLEW
= "D22" | IOSTANDARD = LVCMOS33 | SLEW
= "E22" | IOSTANDARD = LVCMOS33 | SLEW
= "F18" | IOSTANDARD = LVCMOS33 | SLEW
= "F19" | IOSTANDARD = LVCMOS33 | SLEW
= "F20" | IOSTANDARD = LVCMOS33 | SLEW
= "E20" | IOSTANDARD = LVCMOS33 | SLEW
= "G20" | IOSTANDARD = LVCMOS33 | SLEW
= "G19" | IOSTANDARD = LVCMOS33 | SLEW
= "H19" | IOSTANDARD = LVCMOS33 | SLEW
= "J18" | IOSTANDARD = LVCMOS33 | SLEW
= "K18" | IOSTANDARD = LVCMOS33 | SLEW
= "K17" | IOSTANDARD = LVCMOS33 | SLEW
= "K19" | IOSTANDARD = LVCMOS33 | SLEW
= "K20" | IOSTANDARD = LVCMOS33 | SLEW
= "L19" | IOSTANDARD = LVCMOS33 | SLEW
= "L18" | IOSTANDARD = LVCMOS33 | SLEW
= "M20" | IOSTANDARD = LVCMOS33 | SLEW
= "M18" | IOSTANDARD = LVCMOS33 | SLEW
= "L20" | IOSTANDARD = LVCMOS33 | SLEW
= "P20" | IOSTANDARD = LVCMOS33 | SLEW
=
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FAST
FAST
FAST
FAST
FAST
FAST
FAST
FAST
FAST
FAST
FAST
FAST
FAST
FAST
FAST
FAST
FAST
FAST
FAST
FAST
FAST
FAST
FAST
FAST
FAST
FAST
FAST
FAST
FAST
FAST
FAST
FAST
FAST
FAST
FAST
FAST
FAST
FAST
FAST
FAST
FAST
FAST
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|
|
DRIVE
DRIVE
DRIVE
DRIVE
DRIVE
DRIVE
DRIVE
DRIVE
DRIVE
DRIVE
DRIVE
DRIVE
DRIVE
DRIVE
DRIVE
DRIVE
DRIVE
DRIVE
DRIVE
DRIVE
DRIVE
DRIVE
DRIVE
DRIVE
DRIVE
DRIVE
DRIVE
DRIVE
DRIVE
DRIVE
DRIVE
DRIVE
DRIVE
DRIVE
DRIVE
DRIVE
DRIVE
DRIVE
DRIVE
DRIVE
DRIVE
DRIVE
=
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=
8
8
8
8
8
8
8
8
8
8
8
8
8
8
8
8
8
8
8
8
8
8
8
8
8
8
8
8
8
8
8
8
8
8
8
8
8
8
8
8
8
8
;
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;
;
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図 15-3 : 100 ピ ン FX2 コ ネ ク タ の UCF ロケーシ ョ ン制約
Spartan-3A/3AN ス タ ー タ キ ッ ト ボー ド
ユーザー ガ イ ド
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127
R
差動 I/O コ ネ ク タ
差動 I/O コ ネ ク タ
Spartan-3A/3AN ス タ ー タ キ ッ ト ボー ド には、 高性能の差動 I/O を実現す る シ グナル イ ン テ グ リ
テ ィ が優れた ス テ イ ク ピ ン ヘ ッ ダお よ び イ ン ピーダ ン ス に一致 し た ト レース が含まれてい ます。各
差動ペ ア で は、 約 600Mbps デー タ レ ー ト が サ ポ ー ト さ れ て い ま す。 すべ て の I/O ペ ア で は、
Spartan-3A お よ び Spartan-3AN のデー タ シー ト に示す よ う に、 差動入力終端 (DIFF_TERM) がサ
ポー ト さ れます。
こ のボー ド は、 標準の 34 ピ ン ソ ケ ッ ト ケーブルを使用 し てループバ ッ ク 動作を サポー ト す る よ う
に設計 さ れてい ます。
こ の 2 つの差動 I/O ヘ ッ ダは、 123 ページの図 15-1 に示す よ う に、 2 X 17 で配列 さ れた 0.1 イ ン
チの ス テ イ ク ピ ン で構成 さ れてい ます。 ヘ ッ ダは、 固定 さ れてい ません。 グ ラ ン ド ピ ンは、 ケー
ブルのシ グナル イ ン テ グ リ テ ィ を向上 さ せ る ため、 信号ピ ン を使用 し て分散 さ れてい ます。 ま た、
電源 も 通常の 3.3V レールを介 し て VCCO_012 か ら 供給 さ れ ます。 電源 コ ネ ク タ は、 コ ネ ク タ に
姉妹 コ ネ ク タ を接続す る と き に使用で き ます。
J2 コ ネ ク タ は主に入力デー タ を受信す る ために使用 さ れ、 J15 コ ネ ク タ は主に出力デー タ を送信す
る ために使用 さ れます。 ただ し 、 両方のヘ ッ ダか ら 差動デー タ を同様に送信で き ます。 受信ヘ ッ ダ
には、 受信 し た ク ロ ッ ク 入力を取 り 込むための特別な機能があ り ます。
表 15-2 お よ び表 15-4 に、 J2 受信 コ ネ ク タ の ピ ンの割 り 当て を示 し ます。 FPGA のボール割 り 当て
は、 かっ こ 内に示 さ れてい ます。
表 15-2 : 受信ヘ ッ ダ (J2)
2
6
8
10
12
14
GND GND
RXN_0
(B4)
GND
RXN_1
(A5)
GND
RXN_2
(A6)
GND GND
RXP_0
(A4)
GND
RXP_1
(B6)
GND
RXP_2
(A7)
5
7
9
11
13
1
4
3
16
22
24
26
28
30
3.3V 3.3V 3.3V
RXN_3
(A8)
GND
RXN_4
(C10)
GND
RX_
CLK_N
(A11)
GND GND
3.3V 3.3V 3.3V
RXP_3
(A9)
GND
RXP_4
(A10)
GND
RX_
CLK_P
(A12)
GND GND
21
23
25
27
29
15
18
17
20
19
32
31
34
33
表 15-3 お よ び表 15-4 に、 J15 送信 コ ネ ク タ の ピ ンの割 り 当て を示 し ます。 FPGA のボール割 り 当
ては、 かっ こ 内に示 さ れてい ます。
表 15-3 : 送信ヘ ッ ダ (J15)
2
6
8
10
12
14
GND GND
TXN_0
(AA3)
GND
TXN_1
(AA4)
GND
TXN_2
(AB6)
GND GND
TXP_0
(AB2)
GND
TXP_1
(AB3)
GND
TXP_2
(AA6)
5
7
9
11
13
1
128
4
3
16
22
24
26
28
30
3.3V 3.3V 3.3V
TXN_3
(AB7)
GND
TXN_4
(AB8)
GND
TX_
CLK_N
(AB10)
GND GND
3.3V 3.3V 3.3V
TXP_3
(Y7)
GND
TXP_4
(AA8)
GND
TX_
CLK_P
(AA10)
GND GND
21
23
25
27
29
15
18
17
20
19
japan.xilinx.com
32
31
34
33
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ユーザー ガ イ ド
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R
第 15 章 : 拡張 コ ネ ク タ
表 15-4 に、 差動ペア、 FPGA でのボール割 り 当て、 お よ び接続す る ヘ ッ ダ ピ ン な ど、 ピ ン割 り 当
ての詳細を示 し ます。
表 15-4 : 差動 I/O 接続およびヘ ッ ダ接続
差動ペア
信号名
FPGA
ボール
FPGA ピ ン名
信号の方向
ヘッダ ピン
受信ヘ ッ ダ J2 (上)
RX_<0>
RX_<1>
RX_<2>
RX_<3>
RX_<4>
RXN_<0>
B4
IO_L31N_0
I/O
J2.6
RXP_<0>
A4
IO_L31P_0
I/O
J2.5
RXN_<1>
A5
IO_L28N_0
I/O
J2.10
RXP_<1>
B6
IO_L28P_0
I/O
J2.9
RXN_<2>
A6
IO_L26N_0
I/O
J2.14
RXP_<2>
A7
IO_L26P_0
I/O
J2.13
RXN_<3>
A8
IO_L22N_0
I/O
J2.22
RXP_<3>
A9
IO_L22P_0
I/O
J2.21
RXN_<4>
C10
IO_L21N_0
I/O
J2.26
RXP_<4>
A10
IO_L21P_0
I/O
J2.25
RX_CLK_N
A11
IO_L18N_0
GLK7
I/O
J2.30
RX_CLK_P
A12
IO_L18P_0
GCLK8
I/O
J2.29
TXN_<0>
AA3
IO_L03N_2
I/O
J1..6
TXP_<0>
AB2
IO_L03P_2
I/O
J1.5
TXN_<1>
AA4
IO_L04N_2
I/O
J1.10
TXP_<1>
AB3
IO_L04P_2
I/O
J1.9
TXN_<2>
AB6
IO_L08N_2
I/O
J1.14
TXP_<2>
AA6
IO_L08P_2
I/O
J1.13
TXN_<3>
AB7
IO_L10N_2
I/O
J1.22
TXP_<3>
Y7
IO_L10P_2
I/O
J1.21
TXN_<4>
AB8
IO_L12N_2
I/O
J1.26
TXP_<4>
AA8
IO_L12P_2
I/O
J1.25
TX_CLK_N
AB10
IO_L15N_2
I/O
J1.30
TX_CLK_P
AA10
IO_L15P_2
I/O
J1.29
RX_CLK
送信ヘ ッ ダ J15 (下)
TX_<0>
TX_<1>
TX_<2>
TX_<3>
TX_<4>
TX_CLK
差動入力の使用
LVDS お よ び RSDS 差動入力には、 入力終端が必要です。 こ れには、 通常 2 つの方法があ り ます。
1 つ目の方法では、 図 15-4a に示す よ う に、 外部終端抵抗を使用 し ます。 外部入力終端抵抗は、 差
動 I/O ピ ンに付いてい ません。
2 つ目の方法では、 図 15-4b に示す よ う に、 Spartan-3A/3AN ス タ ー タ キ ッ ト ボー ド のオンチ ッ プ
終端を使用 し ます。 こ の終端を使用す る には、 差動 I/O 信号に DIFF_TERM 属性を設定 し ます。 各
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129
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差動 I/O コ ネ ク タ
差動 I/O ピ ン には、 約 100Ω の内部終端抵抗 と 同様の機能を果たす回路が含 ま れてい ます。 オ ン
チ ッ プ差動終端は、 I/O ペアでのみ使用可能で、 入力のみのペアでは使用で き ません。
差動入力は、 VCCAUX に よ り 電源が投入 さ れ ま す。 通常は、 デフ ォ ル ト の 3.3V が供給 さ れ ます。
差動入力は、 ど の I/O バン ク で も サポー ト さ れてい ます。
㪈㪇㪇㪮㩷↪䈱䊌䉾䊄
⴫㕙ታⵝᛶ᛫
Ꮕേ⚳┵
(~100W)
FPGA
LxxP_0
PAD
IBUFDS or
BUFGDS
LxxP_0
ାภ
LxxN_0
PAD
LxxN_0
㪸㪀㩷ᄖㇱ㪈㪇㪇㪮㩷⚳┵ᛶ᛫
FPGA
㪠㪙㪬㪝㪛㪪㩷䉁䈢䈲
㪙㪬㪝㪞㪛㪪
ାภ
㪹㪀㩷䉥䊮䉼䉾䊒Ꮕേ౉ജ⚳┵
㩿䉴䉺䊷䉺㩷䉨䉾䊃䈪䈲
ឭଏ䈘䉏䈩䈇䉁䈞䉖㪀
UG334_c15_04_052407
図 15-4 : 差動入力終端方法
差動出力の使用
差動出力は、 ど の I/O バン ク で も サポー ト さ れてい ます。 ただ し 、 Spartan-3A お よ び Spartan-3AN
FPGA では、 差動出力が I/O バン ク 0 ま たは 2 でのみサポー ト さ れてい ます。 差動出力は、 対応す
る I/O バン ク の出力電圧 VCCO に よ り 電源が投入 さ れます。Spartan-3A/3AN ス タ ー タ キ ッ ト ボー
ド の I/O バン ク 0、 1、 お よ び 2 には、 すべて 3.3V 電源が投入 さ れます。
FPGA
OBUFDS
PAD
ାภ
LxxP_2
LxxN_2
UG330_c12_06_072706
図 15-5 : 差動出力
差動 ト レース レ イ アウ ト での考慮事項
図 15-6 に、差動 I/O 信号の ト レース をハ イ ラ イ ト し た ス タ ー タ キ ッ ト ボー ド のボー ド レ イ ア ウ ト
を示 し ます。こ れ ら の ト レースは、シ グナル イ ン テ グ リ テ ィ を最適化す る よ う に配線 さ れてい ます。
•
すべての差動ペアは、 パフ ォーマ ン ス を最大限にす る よ う に、 一致 し た 100Ω イ ン ピーダ ン ス
を使用 し て一番上のボー ド レ イ ヤに配線 さ れてい ます。
•
ト レースは、 可能な限 り ビ ア を避けて配線 さ れてい ます。
•
特定のヘ ッ ダ (受信ヘ ッ ダ ま たは転送ヘ ッ ダ ) に配線 さ れてい る 差動ペアの ト レース長は、 0.25
イ ンチ以内で一致 さ れてい ます。
•
FPGA の差動信号の接続では、ブ レ イ ク ア ウ ト 領域の密集を避け る ため外側 2 つのボール リ ン
グが使用 さ れます。
•
130
受信差動 ク ロ ッ ク ペアは、 図 15-6 に青色で示 さ れてお り 、 差動グ ロ ーバル ク ロ ッ ク 入力ペア
であ る GCLK7 お よ び GCLK8 に接続 さ れてい ます。こ れ ら のグ ロ ーバル ク ロ ッ ク 入力を使用
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第 15 章 : 拡張 コ ネ ク タ
す る と 、 差動入力がシ ン グル エン ド の ク ロ ッ ク 信号に変換 さ れます。 こ の ク ロ ッ ク 入力は、 右
上端の DCM_X2Y3 と い う 名前の DCM に供給 さ れます。
Ꮕേ౉ജ䉕૶↪䈜䉎႐ว䈲䇮㪛㪠㪝㪝㪶㪫㪜㪩㪤㪔㪫㪩㪬㪜㩷೙⚂䉕⸳ቯ䇯
䊗䊷䊄䈪ଏ⛎䈘䉏䉎ᄖㇱ⚳┵ᛶ᛫䈭䈚䇯
ฃା䊓䉾䉻㩷㩿㪡㪉㪀
2
34
1
33
䊃䊧䊷䉴䈲䈜䈼䈩䇮㪈㪇㪇㪮㩷䈮৻⥌䈚䈢䉟䊮䊏䊷䉻䊮䉴䈪㈩✢䇯
ฃା䊕䉝䈲䈜䈼䈩䇮㪇㪅㪉㪌㩷䉟䊮䉼એౝ䈮㐳䈘䈏৻⥌䈚䈢䊃䊧䊷䉴
䈪㈩✢䇯
ฃା䉪䊨䉾䉪㩷䊕䉝䈲䇮ฝ਄䈱㩷㪛㪚㪤㩷㩿㪛㪚㪤㪶㪯㪉㪰㪊㪀㩷䈮ଏ⛎䈘䉏䉎
䉫䊨䊷䊋䊦㩷䉪䊨䉾䉪౉ജ㩷㪞㪚㪣㪢㪎㩷䈍䉋䈶㩷㪚㪞㪣㪢㪏㩷䈮ធ⛯䇯
䊋䊮䉪㩷㪇
䊋䊮䉪㩷㪉
FPGA
䊃䊧䊷䉴䈲䈜䈼䈩䇮㪈㪇㪇㪮㩷䈮৻⥌䈚䈢䉟䊮䊏䊷䉻䊮䉴䈪㈩✢䇯
ㅍା䊕䉝䈲䈜䈼䈩䇮㪇㪅㪉㪌㩷䉟䊮䉼એౝ䈮㐳䈘䈏৻⥌䈚䈢䊃䊧䊷䉴
䈪㈩✢䇯
2
1
34
33
UG330_c12_15_012407
ㅍା䊓䉾䉻㩷㩿㪡㪈㪌㪀
図 15-6 : 差動 I/O コ ネ ク タ のレ イ アウ ト
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差動 I/O コ ネ ク タ
34 導体ケーブル ア セ ン ブ リ (2 X 17)
J2 お よ び J15 ヘ ッ ダは、 2 X 17、 0.1 イ ンチ フ ォーム フ ァ ク タ を使用す る 34 導体フ ラ ッ ト リ ボ ン
ケーブル アセ ンブ リ に接続す る よ う に設計 さ れてい ます。
表 15-5 : 34 導体ケーブル アセ ン ブ リ の例
販売代理店
Digi-Key
製造業者
販売代理店
パーツ番号
デー タ 型
長さ
3M
M3AAK-3420K-ND
フ ラ ッ ト リ ボ ン ケーブル、 マルチ カ ラ ー、
ツ イ ス ト ペア、 金 メ ッ キ
50.80cm
(20 イ ンチ)
C3AAG-3406G-ND
フ ラ ッ ト リ ボ ン ケーブル、グ レー、金 メ ッ キ
C3AAG-3406M-ND
フ ラ ッ ト リ ボ ン ケーブル、 マルチ カ ラ ー、
金メ ッキ
C3AAG-3418G-ND
フ ラ ッ ト リ ボ ン ケーブル、グ レー、金 メ ッ キ
C3AAG-3418M-ND
フ ラ ッ ト リ ボ ン ケーブル、 マルチ カ ラ ー、
金メ ッキ
CW Industries
www.digikey.com
CW Industries
15.24cm
(6 イ ンチ)
45.72cm
(18 イ ンチ)
UCF ロ ケーシ ョ ン制約
図 15-7 に、送信お よ び受信ヘ ッ ダの I/O ピ ン割 り 当て と I/O 規格を指定す る UCF 制約を示 し ます。
# High-Speed LVDS 迭eceiveî
NET "RX_CLK_N" LOC = "A11"
NET "RX_CLK_P" LOC = "A12"
NET "RX_N<0>" LOC = "B4"
NET "RX_P<0>" LOC = "A4"
NET "RX_N<1>" LOC = "A5"
NET "RX_P<1>" LOC = "B6"
NET "RX_N<2>" LOC = "A6"
NET "RX_P<2>" LOC = "A7"
NET "RX_N<3>" LOC = "A8"
NET "RX_P<3>" LOC = "A9"
NET "RX_N<4>" LOC = "C10"
NET "RX_P<4>" LOC = "A10"
Connector (RX)
| IOSTANDARD =
| IOSTANDARD =
| IOSTANDARD =
| IOSTANDARD =
| IOSTANDARD =
| IOSTANDARD =
| IOSTANDARD =
| IOSTANDARD =
| IOSTANDARD =
| IOSTANDARD =
| IOSTANDARD =
| IOSTANDARD =
LVDS_33
LVDS_33
LVDS_33
LVDS_33
LVDS_33
LVDS_33
LVDS_33
LVDS_33
LVDS_33
LVDS_33
LVDS_33
LVDS_33
;
;
;
;
;
;
;
;
;
;
;
;
# High-Speed LVDS 典ransmitî Connector (TX)
NET "TX_CLK_N" LOC = "AB10" | IOSTANDARD = LVDS_33
NET "TX_CLK_P" LOC = "AA10" | IOSTANDARD = LVDS_33
NET "TX_N<0>" LOC = "AA3" | IOSTANDARD = LVDS_33
NET "TX_P<0>" LOC = "AB2" | IOSTANDARD = LVDS_33
NET "TX_N<1>" LOC = "AA4" | IOSTANDARD = LVDS_33
NET "TX_P<1>" LOC = "AB3" | IOSTANDARD = LVDS_33
NET "TX_N<2>" LOC = "AB6" | IOSTANDARD = LVDS_33
NET "TX_P<2>" LOC = "AA6" | IOSTANDARD = LVDS_33
NET "TX_N<3>" LOC = "AB7" | IOSTANDARD = LVDS_33
NET "TX_P<3>" LOC = "Y7"
| IOSTANDARD = LVDS_33
NET "TX_N<4>" LOC = "AB8" | IOSTANDARD = LVDS_33
NET "TX_P<4>" LOC = "AA8" | IOSTANDARD = LVDS_33
;
;
;
;
;
;
;
;
;
;
;
;
図 15-7 : 受信および送信ヘ ッ ダの UCF ロケーシ ョ ン制約
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第 15 章 : 拡張 コ ネ ク タ
6 ピ ン ア ク セサ リ ヘ ッ ダ
6 ピ ン ア ク セサ リ ヘ ッ ダでは、さ ま ざ ま な Digilent 社製のペ リ フ ェ ラ ル モジ ュ ールを使用 し て I/O
イ ン タ ーフ ェ イ ス を簡単に拡張で き ます。
J18 ヘ ッ ダ
J18 ヘ ッ ダ (図 15-8) は、 ボー ド の」 右下端、 BTN_EAST プ ッ シ ュ ボ タ ンの右側に配置 さ れてい ま
す。 こ のヘ ッ ダでは、 メ ス型の 6 ピ ン 90° ソ ケ ッ ト を使用 し ます。 4 つの FPGA ピ ンがヘ ッ ダ J18
の J18_IO<4:1> に接続 さ れてい ます。 J18 ソ ケ ッ ト に取 り 付け ら れた ア ク セサ リ ボー ド には、 一
番下の ピ ンか ら 3.3V の電源が供給 さ れます。
J18
FPGA
(AA21)
(AB21)
(AA19)
(AB19)
J18_IO1
J18_IO2
J18_IO3
J18_IO4
GND
3.3V
UG334_c15_08_052407
図 15-8 : J18 ア ク セサ リ ヘ ッ ダへの FPGA の接続
J19 ヘ ッ ダ
J19 ヘ ッ ダ ( 図 15-9) は、 ボ ー ド に 実装 さ れ て い ま せ ん。 4 つ の FPGA ピ ン が ヘ ッ ダ J19 の
J19_IO<4:1> に接続 さ れてい ます。 J19 ソ ケ ッ ト に取 り 付け ら れた ア ク セサ リ ボー ド には、 一番下
の ピ ンか ら 3.3V の電源が供給 さ れます。
J19
FPGA
(Y18)
(W18)
(V17)
(W17)
J19_IO1
J19_IO2
J19_IO3
J19_IO4
GND
3.3V
ᧂታⵝ䈱䊙䉡䊮䊃㩷䊖䊷䊦䈮ធ⛯
UG334_c15_09_052407
図 15-9 : J19 ア ク セサ リ ヘ ッ ダへの FPGA の接続
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6 ピ ン ア ク セサ リ ヘ ッ ダ
J20 ヘ ッ ダ
ヘ ッ ダ J20 は、 図 15-10 に示す よ う に、 ボー ド の右辺にあ る 、 上側の 6 ピ ン コ ネ ク タ です。 こ の
ヘ ッ ダ で は、 メ ス 型の 6 ピ ン 90 ° ソ ケ ッ ト を 使用 し ま す。 4 つの FPGA ピ ン がヘ ッ ダ J19 の
J20_IO<4:1> に接続 さ れてい ます。 J20 ソ ケ ッ ト に取 り 付け ら れた ア ク セサ リ ボー ド には、 一番下
の ピ ンか ら 3.3V の電源が供給 さ れます。
J20
FPGA
(V14)
(V15)
(W16)
(V16)
J20_IO1
J20_IO2
J20_IO3
J20_IO4
GND
3.3V
UG334_c15_10_052407
図 15-10 : J20 ア ク セサ リ ヘ ッ ダへの FPGA の接続
Digilent 社ペ リ フ ェ ラル モ ジ ュ ール
Digilent 社製ペ リ フ ェ ラ ル モジ ュ ール (PMOD) は、 プ ロ グ ラ マブル ロ ジ ッ ク お よ びエンべデ ッ ド
制御ボー ド の機能を拡張す る 理想的な小型 I/O イ ン タ ーフ ェ イ ス です。 こ の イ ン タ ーフ ェ イ ス を使
用す る と 、 信号要件が厳 し い回路お よ び高電力駆動の回路を センサお よ びア ク チ ュ エー タ の近辺に
配置 し て、 動作を最適にす る こ と がで き ます。 PMOD は、 6 ワ イ ヤ ケーブルを使用 し て シ ス テ ム
ボー ド と 通信 し ます。 こ のケーブルでは、 SPI お よ びその他のシ リ アル プ ロ ト コ ルを含み、 最大 4
個のデジ タ ル制御信号を伝送で き ます。 PMOD では、 アナ ロ グ信号お よ び電源を必要な場合にの
み、 デジ タ ル制御ボー ド か ら 離れた位置に配線す る こ と に よ り 、 デザ イ ンのパーテ ィ シ ョ ン を向上
で き ます。
•
134
Digilent 社製ペ リ フ ェ ラ ル モジ ュ ール
http://www.digilentinc.com/Products/Catalog.cfm?Cat=Peripheral
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第 15 章 : 拡張 コ ネ ク タ
UCF ロ ケーシ ョ ン制約
図 15-11 に、 ア ク セサ リ ヘ ッ ダの I/O ピ ン割 り 当て と I/O 規格を指定す る UCF 制約を示 し ます。
# ==== 6-pin header J18 ====
# These four connections are
NET "J18_IO<1>" LOC = "AA21"
NET "J18_IO<2>" LOC = "AB21"
NET "J18_IO<3>" LOC = "AA19"
NET "J18_IO<4>" LOC = "AB19"
shared with the FX2 connector
| IOSTANDARD = LVTTL | SLEW =
| IOSTANDARD = LVTTL | SLEW =
| IOSTANDARD = LVTTL | SLEW =
| IOSTANDARD = LVTTL | SLEW =
# ==== 6-pin header J19 ====
# These four connections are shared with the FX2 connector
# These four connections go to through-hole pads, not to a
NET "J19_IO<1>" LOC = "Y18" | IOSTANDARD = LVTTL | SLEW =
NET "J19_IO<2>" LOC = "W18" | IOSTANDARD = LVTTL | SLEW =
NET "J19_IO<3>" LOC = "V17" | IOSTANDARD = LVTTL | SLEW =
NET "J19_IO<4>" LOC = "W17" | IOSTANDARD = LVTTL | SLEW =
# ==== 6-pin header J20 ====
# These four connections are
NET "J20_IO<1>" LOC = "V14"
NET "J20_IO<2>" LOC = "V15"
NET "J20_IO<3>" LOC = "W16"
NET "J20_IO<4>" LOC = "V16"
shared with
| IOSTANDARD
| IOSTANDARD
| IOSTANDARD
| IOSTANDARD
SLOW
SLOW
SLOW
SLOW
DRIVE
DRIVE
DRIVE
DRIVE
=
=
=
=
8
8
8
8
;
;
;
;
connector.
SLOW | DRIVE
SLOW | DRIVE
SLOW | DRIVE
SLOW | DRIVE
=
=
=
=
8
8
8
8
;
;
;
;
=
=
=
=
8
8
8
8
;
;
;
;
the FX2 connector
= LVTTL | SLEW = SLOW
= LVTTL | SLEW = SLOW
= LVTTL | SLEW = SLOW
= LVTTL | SLEW = SLOW
|
|
|
|
|
|
|
|
DRIVE
DRIVE
DRIVE
DRIVE
図 15-11 : ア ク セサ リ ヘ ッ ダの UCF ロ ケーシ ョ ン制約
コ ネ ク タ レ ス デバ ッ グ ポー ト ラ ンデ ィ ング パ ッ ド (J34)
コ ネ ク タ レ ス デバ ッ グ ポー ト の ラ ンデ ィ ン グ パ ッ ド は、 ヘ ッ ダ J34 と し て供給 さ れます。 ボー ド
上に物理的な コ ネ ク タ はな く 、コ ネ ク タ レ ス プ ローブ (Agilent 社製な ど ) が ロ ジ ッ ク アナ ラ イ ザへ
の イ ン タ ーフ ェ イ ス と な り ます。 こ のデバ ッ グ ポー ト は主に、 ザ イ リ ン ク ス ChipScope Pro ソ フ ト
ウ ェ アで Agilent 社製の FPGA ダ イ ナ ミ ッ ク プ ロ ーブ を使用す る ための も のですが、 FPGA Editor
の プ ロ ーブ コ マ ン ド を 使用 し て、 Agilent 社製 ま た は Tektronix 社製の プ ロ ーブ の ど ち ら で も 、
ChipScope Pro ソ フ ト ウ ェ ア な し で使用で き ます。
•
ザ イ リ ン ク ス ChipScope Pro ツール
japan.xilinx.com/ise/optional_prod/cspro.htm
•
Agilent 社製 B4655A ロ ジ ッ ク アナ ラ イ ザ用 FPGA ダ イ ナ ミ ッ ク プ ロ ーブ
www.home.agilent.com/USeng/nav/-536902581.0/pc.html
•
Agilent 社製 5404A/6A Pro シ リ ーズ ソ フ ト タ ッ チ コ ネ ク タ
http://www.home.agilent.com/agilent/product.jspx?cc=JP&lc=jpn&pageMode=OV&pid=4303
62&ct=PRODUCT&id=430362
•
Tektronix 社製 P69xx D-Max テ ク ノ ロ ジ付 き プ ロ ーブ モジ ュ ール
www.tek.com/products/accessories/logic_analyzers/p6800_p6900.html
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コ ネ ク タ レ ス デバ ッ グ ポー ト ラ ンデ ィ ング パ ッ ド (J34)
表 15-6 に、コ ネ ク タ の ピ ン配置を示 し ます。 コ ネ ク タ に接続 さ れてい る のは 18 個の FPGA ピ ンの
みで、 そ の他の コ ネ ク タ パ ッ ド は接続 さ れて い ま せん。 こ れ ら の 18 個の FPGA ピ ン はすべて、
FX2 コ ネ ク タ (J17) と 共有 さ れ ます。 ど の よ う に共有 さ れ る かは、 125 ページの表 15-1 を参照 し
て く だ さ い。
表 15-6 : コ ネ ク タ レ ス デバ ッ グ ポー ト ラ ンデ ィ ング パ ッ ド (J34)
136
信号名
FPGA ピ ン
FX2_IO1
FX2_IO2
GND
FX2_IO5
FX2_IO6
GND
FX2_IO9
FX2_IO10
GND
FX2_IO13
FX2_IO14
GND
FX2_IO17
FX2_IO18
A13
B13
GND
A15
A16
GND
A18
C18
GND
A20
B20
GND
D18
E17
コネク タ レス
ラ ンデ ィ ング パ ッ ド
A1
A2
A3
A4
A5
A6
A7
A8
A9
A10
A11
A12
A13
A14
B1
B2
B3
B4
B5
B6
B7
B8
B9
B10
B11
B12
B13
B14
A15
A16
A17
B15
B16
B17
A18
A19
A20
B18
B19
B20
A21
A22
A23
B21
B22
B23
A24
B24
A25
A26
B25
B26
A27
B27
japan.xilinx.com
FPGA ピ ン
信号名
GND
A14
B15
GND
A17
B17
GND
A19
B19
GND
C19
D19
GND
GND
FX2_IO3
FX2_IO4
GND
FX2_IO7
FX2_IO8
GND
FX2_IO11
FX2_IO12
GND
FX2_IO15
FX2_IO16
GND
Spartan-3A/3AN ス タ ー タ キ ッ ト ボー ド
ユーザー ガ イ ド
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第 16 章
小型ス テ レ オ オーデ ィ オ ジ ャ ッ ク
SpartanTM-3A/3AN ス タ ー タ キ ッ ト ボー ド には、 図 16-1 に示す よ う に、 小型の ス テ レ オ オーデ ィ
オ ジ ャ ッ ク プ ラ グが含まれてい ます。 ジ ャ ッ ク プ ラ グは、 ボー ド の右上端、 SUSPEND ス ラ イ ド
ス イ ッ チのすぐ 上に配置 さ れてい ます。
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䉕ធ⛯
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UG334_c16_01_052407
図 16-1 : 小型ステ レ オ ジ ャ ッ ク
サポー ト さ れる オーデ ィ オ デバイ ス
ポー ト か ら は、 ヘ ッ ド フ ォ ン ま たはア ン プ搭載 ス ピ ーカーに単純な音声 ト ーン が送 ら れ ま す。 図
16-2 に示す よ う に、オーデ ィ オ デバ イ ス では 3.5mm のオーデ ィ オ ジ ャ ッ ク を使用す る 必要があ り
ます。 ス テ レ オ コ ネ ク タ の使用を推薦 し ます。 表 16-1 に、 FPGA 信号の定義を示 し ます。
モノ ラ ル コ ネク タ でも 動作し ま すが、 次のよ う な 制限があ り ま す。 AUD_L 信号上の信号のみ駆
動さ れ、AUD_R 出力は AUD_L チャ ネルと 競合し な いよ う にハイ イ ン ピ ーダン ス (Hi-Z) にさ れ
ま す。
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FPGA 接続
1/8”
(3.5 mm)
1/4”
(6.3 mm)
2.5 mm
䊝䊉䊤䊦
䉴䊁䊧䉥
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UG330_c16_02_021507
図 16-2 : 小型ステ レ オ ジ ャ ッ ク の例
FPGA 接続
表 16-1 に示す よ う に、 FPGA ではオーデ ィ オ ジ ャ ッ ク 両側を 3.3V のデジ タ ル信号で駆動 し ます。
モ ノ ラ ル コ ネ ク タ では、 左側のチ ャ ネルのみが使用 さ れます。
表 16-1 : ス テ レ オ ミ ニジ ャ ッ クへのデジ タ ル出力
信号名
FPGA ピ ン
ステレオ ジ ャ ッ ク
モ ノ ラル ジ ャ ッ ク
AUD_L
Y10
左側オーデ ィ オ
オーデ ィ オ
チ ャ ネル
AUD_R
V10
右側オーデ ィ オ
ハ イ イ ン ピーダ ン ス
に駆動
UCF ロ ケーシ ョ ン制約
図 16-3 に、 オーデ ィ オ コ ネ ク タ の UCF 制約を示 し ます。
# Controls VCCAUX supply rail (IC19)
NET "AUD_L" LOC = "Y10" | IOSTANDARD = LVTTL | DRIVE = 8 | SLEW = QUIETIO ;
NET "AUD_R" LOC = "V10" | IOSTANDARD = LVTTL | DRIVE = 8 | SLEW = QUIETIO ;
図 16-3 : オーデ ィ オ コ ネ ク タ の UCF 制約
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第 16 章 : 小型ステ レオ オーデ ィ オ ジ ャ ッ ク
関連情報
ボー ド と 共に提供 さ れてい る サンプル デザ イ ンに、 オーデ ィ オの例が含まれてい ます。
•
•
Spartan-3A ス タ ー タ キ ッ ト のサンプル デザ イ ンの概要
japan.xilinx.com/products/boards/s3astarter/reference_designs.htm#demo
初期設定の フ ラ ッ シ ュ プ ロ グ ラ ムの復元
japan.xilinx.com/products/boards/s3astarter/reference_designs.htm#out
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第 17 章
電源供給
図 17-1 に示す よ う に、 電源供給はすべて、 ボー ド の左上端に配置 さ れてい ます。
㪘㪚㩷ო㕙䉝䉻䊒䉺㩷䉮䊈䉪䉺㩷㩿㪌㪭㩷㪛㪚㪀
ボードに電源を供給するスルー
ホール オプション (5V DC)
㔚ജ೙ᓮ
䉴䉟䉾䉼
ON
J 41
LP 3906
(IC 18)
OFF
㪝㪧㪞㪘㩷㪠㪆㪦㩷䊋䊮䉪㩷㪊䇮
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䈻䈱㔚ജଏ⛎
J 42
REG 2_SCL
REG 2_SDA
J 40
J 13
㪠㪚㪈㪏㩷䈻䈱ᄖㇱ㩷㪠㪉㪚㩷
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J 11
J 12
㪝㪧㪞㪘㩷㪠㪆㪦㩷䊋䊮䉪㩷㪇䇮㪈䇮㪉㩷
䈻䈱㔚ജଏ⛎
P OWE R
P OWE R
䊌䊪䊷䉥䊮㩷䉴䊁䊷䉺䉴㩷㪣㪜㪛
LP 3906
(IC 19)
J 10
REG 1_SCL
REG 1_SDA
㪠㪚㪈㪐㩷䈻䈱ᄖㇱ㩷㪠㪉㪚
೙ᓮ౉ജ䉥䊒䉲䊢䊮
J9
㪝㪧㪞㪘㩷䉮䉝㩷㩿㪭㪚㪚㪠㪥㪫㪀
䈻䈱㔚ജଏ⛎
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図 17-1 : Spartan-3A/3AN ス タ ー タ キ ッ ト ボー ド の電源供給
SpartanTM-3A/3AN ス タ ー タ キ ッ ト ボー ド では、 5.0V の DC 電圧入力が必要で、 通常は こ の電源
がキ ッ ト に含まれてい る AC 壁面アダプ タ に よ り 供給 さ れます。 ただ し 、 スルーホール実装パ ッ ド
を使用 し て、 直接ボー ド を 5.0V の DC 電源に接続す る こ と も で き ます。
AC 壁面ア ダ プ タ は、 キ ッ ト に含 ま れ る も の同様、 規定の 5.0V DC 電源で あ る 必要が あ り ま す。
LCD キ ャ ラ ク タ デ ィ ス プ レ イ や PS/2 ポー ト な ど、一部のボー ド の コ ン ポーネ ン ト お よ び イ ン タ ー
フ ェ イ スは、 5.0V の供給レールか ら 直接供給 さ れます。
注意 : AC 壁面ア ダプ タ を接続す る か、 ま たは ス ルーホール実装パ ッ ド のいずれか 1 つのみを使用 し て く
だ さ い。
5.0V 入力電圧は、ボー ド の コ ン ポーネ ン ト で必要な供給電圧に変換 さ れます。こ のサマ リ を表 17-1
に示 し ま す。 5V 以外の電圧はすべて、 コ ン パ ク ト で経済的なナシ ョ ナル セ ミ コ ン ダ ク タ ー社製
LP3906 ク ワ ッ ド 出力電圧レ ギ ュ レー タ 2 つに よ っ て、 供給 さ れます。 各レ ギ ュ レー タ には、 高電
流ス イ ッ チ レ ギ ュ レー タ (バ ッ ク ) と LDO (Low Drop Out) リ ニア レ ギ ュ レー タ がそれぞれ 2 つ含
まれてい ます。
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表 17-1 : 電圧レギ ュ レー タ お よび供給レール
電圧レギ ュ レー タ
ナシ ョ ナル セ ミ
コ ン ダ ク ター社製
レギ ュ レー
タ 出力
電圧レベル
ジ ャ ンパ
制御
SW1
1.2V
J9
SW2
3.3V
J10
LP3906
(IC19)
ナシ ョ ナル セ ミ
コ ン ダ ク ター社製
LP3906
供給 さ れる コ ンポーネン ト
FPGA 内部コ ア電圧、 VCCINT
FPGA I/O バ ン ク 0、 1、 2
(VCCO_0、 VCCO_1、 お よ び
VCCO_2)。 すべて 3.3V コ ン ポー
ネ ン ト です。
LDO1
3.3V
J11
FPGA 内部補助電圧、 VCCAUX
LDO2
1.8V
J12
エンべデ ッ ド USB プ ロ グ ラ マ
SW1
0.9V
J40
DDR2 SDRAM 終端ネ ッ ト ワ ー ク
SW2
1.8V
J13
DDR2 SDRAM コ ン ポーネ ン ト 、
FPGA I/O バン ク 3 (VCCO_3)
LDO1
3.3V
J41
D/A コ ン バー タ チ ャ ネル C お よ
び D への参照電圧
LDO2
1.8V
(0.9V に
分圧)
J42
DDR2 SDRAM 参照電圧、 FPGA
I/O バ ン ク 3 VREF 入力
(VREF_3)
(IC18)
ボー ド では、 4 つの レ ギ ュ レ ー タ すべて が テ ス ト お よ び評価に使用 さ れ ま す。 た だ し 、 典型的な
Spartan-3A/3AN FPGA アプ リ ケーシ ョ ンでは、 使用 さ れ る レール数は少数です。
•
ボー ド では、 VCCAUX に対 し て別個の供給が使用 さ れ、 こ の値はデフ ォル ト で 3.3V に設定
さ れてい ます。 典型的なアプ リ ケーシ ョ ンでは、 FPGA の VCCAUX 供給を FPGA I/O バン ク
0、 1、 お よ び 2 に使用する 3.3V 供給に直接接続で き ます。
♦ デフ ォ ル ト では、 VCCAUX は 3.3V に設定 さ れてい ます。
♦ レ ギ ュ レー タ IC19 の I2C イ ン ターフ ェ イ ス を使用す る と 、 VCCAUX を 2.5V に低減 し
て、 全消費電力を削減 し た り 動作を検証で き ます。
•
DDR2 SDRAM イ ン タ ーフ ェ イ ス では、複数の レ ギ ュ レー タ 出力を使用 し て電圧のマージ ンが
テ ス ト さ れます。
♦ 高電流 1.8V レールでは、DDR2 SDRAM コ ン ポーネ ン ト がサポー ト さ れ、DDR2 SDRAM
に接続 さ れてい る FPGA の I/O バン ク 3 に電力を供給 し ます。
♦ 高電流 0.9V では、 DDR2 SDRAM の終端ネ ッ ト ワ ー ク に電力を供給 し ます。
♦ 低電流 1.8V は、 抵抗を使用 し て分圧 さ れた電圧で、 DDR2 SDRAM コ ン ポーネ ン ト に高
精度の 0.9V 参照電圧を供給 し 、 ま た FPGA の I/O バン ク 3 に VREF 入力を供給 し ます。
♦ 詳細は、 第 13 章 の 「DDR2 SDRAM」 を参照 し て く だ さ い。
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第 17 章 : 電源供給
電圧供給ジ ャ ンパ間の電力の測定
レ ギ ュ レー タ の出力には、 それぞれ表 17-1 お よ び図 17-1 に示すジ ャ ンパが付いてい ます。 こ れに
よ り 、 マルチ メ ー タ 1 つを使用す る だけで簡単に電流を監視で き ます。
た と えば、一時停止 (SUSPEND) モー ド での FPGA の VCCAUX ま たは VCCINT の電流を計測す
る には、 次の手順に従い ます。
注意 : 最初に、 FPGA アプ リ ケーシ ョ ン で一時停止モー ド を イ ネーブルにする 必要があ り ます。 ボー ド と 共
に提供 さ れてい る 初期状態のサンプル デザ イ ン では、 すべて一時停止モー ド が イ ネーブルにな っ てい ます。
•
ボー ド の電源をはず し ます。
•
表 17-2 に示す よ う に、 計測す る 電流に関連す る ジ ャ ンパをはず し ます。 ジ ャ ンパの位置は、 図
17-1 を参照 し て く だ さ い。
表 17-2 : FPGA 電源供給レールおよび関連する電圧供給ジ ャ ンパ
•
FPGA 電源供給レール
関連する電圧供給ジ ャ ンパ
デ フ ォル ト の電圧
VCCINT
J9
1.2V
VCCAUX
J11
3.3V
図 17-2 に示す よ う に、 デジ タ ル マルチ メ ー タ を ジ ャ ンパに接続 し ます。 計測値が負にな る 場
合、 ジ ャ ンパへの接続を反転 さ せます。
㔚ᵹ୯
(mA)
㔚ᵹ䈱▸࿐⸳ቯ
(200mA DC)
VCCAUX (3.3V)
(䉳䊞䊮䊌㩷J11)
VCCINT (1.2V)
(䉳䊞䊮䊌㩷J9)
UG330_c17_02_032207
図 17-2 : マルチ メ ー タ を使用 し た電流 (電力) の測定
•
DC ア ンペア を計測す る よ う に メ ー タ を設定 し ます。 初めに、 メ ー タ を ア ンペア (A) の範囲に
設定 し ます。 電流を計測 し た後に、 必要であれば低い範囲 (200mA な ど ) に切 り 替え ます。
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I2C 電圧調整イ ン タ ー フ ェ イ ス
注意 : メ ー タ で さ ま ざ ま な電流の範囲が提供 さ れてい る 場合は、 まずは広範囲の も のか ら 使用 し て く だ さ
い。 メ ー タ に範囲を大幅に超え る 電流を流す と 、 破損す る 恐れがあ り ます。
•
ボー ド に電源を入れます。
•
ジ ャ ンパの電流を計測 し ます。
•
FPGA デザ イ ンで省電力の一時停止モー ド がサポー ト さ れ る 場合は、 SUSPEND ス イ ッ チ (28
ページの 「SUSPEND ス イ ッ チ」 ) を RUN お よ び SUSPEND の両方の位置に設定 し て、 電流
を計測 し ます。 ス タ ー タ キ ッ ト ボー ド と 共に提供 さ れ る デフ ォル ト の FPGA アプ リ ケーシ ョ
ン では、 一時停止モー ド が使用 さ れ て い ま す。 一時停止モー ド の詳細は、 ユーザー ガ イ ド
UG331 『Spartan-3 ジ ェ ネ レーシ ョ ン FPGA ユーザー ガ イ ド 』 の 「パ ワ ー マネージ メ ン ト ソ
リ ュ ーシ ョ ン」 を参照 し て く だ さ い。
•
計測値を供給電圧で乗算 し て、 電流の単位 (A ま たは mA) を電力の単位 (W ま たは mW) に変
換 し ます。
I2C 電圧調整イ ン タ ー フ ェ イ ス
LP3906 レ ギ ュ レー タ には、 2 ワ イ ヤの I2C シ リ アル イ ン タ ーフ ェ イ ス があ り 、 レ ギ ュ レー タ の出
力電圧な ど、 さ ま ざ ま な機能を オプシ ョ ン で制御で き ま す。 表 17-3 に示す よ う に、 I2C イ ン タ ー
フ ェ イ スは、指定の I/O ピ ン ま たは外部 コ ン ト ロ ー ラ を使用 し て FPGA アプ リ ケーシ ョ ンか ら 制御
で き ます。 外部 コ ン ト ロ ー ラ では、 図 17-1 に示す よ う に、 ボー ド に搭載 さ れてい る ス ルーホール
実装パ ッ ド を使用 し ます。
表 17-3 : I2C 電圧調整イ ン タ ー フ ェ イ ス
レギ ュ レー タ
I2C 制御入力
FPGA 接続
スルーホール接続
SCL
REG2_SCL
(D11)
REG2-SCL
SDA
REG2_SDA
(F13)
REG2-SDA
SCL
REG1_SCL
(E13)
REG1-SCL
SDA
REG1_SDA
(D13)
REG1-SDA
IC18
IC19
変更可能な電圧
試験的な目的で、 次の 2 つの電圧供給の値を変更で き ます。
144
•
デフ ォ ル ト では、 Spartan-3AN FPGA の要件に合わせて、 VCCAUX 供給は 3.3V に設定 さ れて
い ます。 Spartan-3A FPGA では、 2.5V ま たは 3.3V に設定で き ます。 2.5V に設定す る と 、 消
費電力を削減で き ます。 2.5V にす る には、 LP3906 レ ギ ュ レー タ IC19 の LDO1 出力を調整 し
ます。 こ れに対応す る I2C 制御信号は、 REG1_SCL お よ び REG1_SDA です。
•
デフ ォ ル ト では、 D/A コ ンバー タ のチ ャ ネル C お よ び D への参照電圧は 3.3V ですが、 IC18
の LDO1 出力を制御する と 、 1.0V ～ 3.3V に調整で き ます。 こ れに対応す る I2C 制御信号は、
REG2_SCL お よ び REG2_SDA です。 詳細は、 第 10 章 の 「DA コ ンバー タ (DAC)」 を参照
し て く だ さ い。
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第 17 章 : 電源供給
デ フ ォル ト 電圧の復元
電圧の調整は、 いずれ も 一時的な も ので、 5.0V 電源が接続 さ れてい る 間のみ適用 さ れます。 元の出
力電圧に戻すには、 5.0V 電源入力を一度取 り はず し てか ら 接続 し 直 し ます。
注意 : 電源 ス イ ッ チを オ ン、 オ フ に切 り 替え る だけでは、 元の出力電圧は復元 さ れ ま せん。 外部 5.0V 供
給入力を取 り 外 し て接続 し 直す必要があ り ま す。
UCF ロ ケーシ ョ ン制約
図 17-3 に、 レ ギ ュ レー タ への I2C 制御信号の UCF 制約を示 し ます。
# Controls VCCAUX supply rail (IC19)
NET "REG1_SCL" LOC = "E13" | IOSTANDARD = LVTTL | DRIVE = 8 | SLEW = QUIETIO ;
NET "REG1_SDA" LOC = "D13" | IOSTANDARD = LVTTL | DRIVE = 8 | SLEW = QUIETIO ;
# Control D/A Converter reference voltage for Channels C and D (IC18)
NET "REG2_SCL" LOC = "D11" | IOSTANDARD = LVTTL | DRIVE = 8 | SLEW = QUIETIO ;
NET "REG2_SDA" LOC = "F13" | IOSTANDARD = LVTTL | DRIVE = 8 | SLEW = QUIETIO ;
図 17-3 : レギ ュ レー タ I2C 制御信号の UCF 制約
関連情報
詳細については、 次の リ ン ク 先を参照 し て く だ さ い。
•
ナシ ョ ナル セ ミ コ ン ダ ク タ ー社製 LP3906 Dual High-Current Step-Down DC/DC and Dual
Linear Regulator with I2C Compatible Interface
www.national.com/pf/LP/LP3906.html
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