1．2 半導体技術ロードマップ (ITRS)

１．２ 半導体技術ロードマップ
(ITRS)
微細化の効果
1
１．２．１ 製造技術の動向
2
これまでの微細化の進展
設計基準寸法
設計基準寸法
[um](m)
集積度と動作速度の増大は主に微細加工技術の進歩により進められてきた。
しかし時代が進むほど同じペースで微細化技術を進めることは困難に！
6
Digital
製造技術の更新には巨額の設備投資が必要
5
4
設計基準寸法（微細加工精度が保障される寸
法）の減少は、2年～3年に１度行われてきた
3
2
微細化は今後も可能なのだろうか？
1
0
1975
1980
1985
1990
1995
年
2000
2005
2010
3
今後の半導体技術動向
• ITRSを分析することにより知ることができる
• 将来必要とされるVLSIの集積度と各技術分野で
解決すべき課題が記載されている
ダウンロードURI
English（原版）
http://www.itrs.net/
Japanese（翻訳） http://semicon.jeita.or.jp/STRJ/
4
CMOSテクノロジのFeature size
poly-Si gate
Density:
metal-3
via-2
Interconnect layers
feature size = hp(M1)
metal-2
via-1
metal-1
contact
L
SiO2
hp: half pitch
Performance:
n-Si
p-Si
n-Si
MOSFET
feature size = L or Leff
n-Si substrate
2xhp(M1)
Leff
5
DRAM と FlashのFeature size
bit
VDD
word
word
bit
bit
bit
word
contact
VDD
p-Si
n-Si
read SiO2
2xhp(M1)
DRAM
floating
2xhp(poly)
gate
NAND Flash
6
技術世代
•
•
最小加工寸法値または最小配線ピッチの1/2(hp: half pitchと表記するこ
とがある)をFeature size と呼び、微細加工技術の世代を表す
微細加工技術の世代をTechnology node（テクノロジノード）と呼ぶ
– ただし、ITRS 2011以降ではテクノロジノードの用語は使用されなくなった
•
Feature sizeに合わせて集積回路のサイズが縦横高さ方向に縮小される
ことをScaling（比例縮小）と呼ぶ
配線のレイアウト（上面図）
Interconnect
(metal-1 or poly-Si)
Feature size
generation
½ pitch
Minimum Pitch
× 0.7 × 0.7
250 → 180 → 130 → 90 → 65 → 45 → 32 → 22 → 16 (nm)
Technology cycle（技術進歩の速度）
7
MOSFETの微細化
POLY
n+/p+
W
500nm
600nm
350nm
250nm
180nm 130nm 90nm 65nm 40nm 28nm 20nm14nm
最先端
L
1200nm
スケーリングによりMOSFETの面積は小さくなる。
ただし、MOSFET以外の素子は小さくならないものもある。
ディジタル回路はMOSFETしか使用しないのでスケーリング
により小さくなる。
8
スケーリングの動向
1000
ITRS2007, 2011
0.7/2years
Logic hp
DRAM hp
Gate Length L
0.7/2.5years
180nm
Size (nm)
130nm
100nm
100
65nm
0.7/3years
40nm
28nm
3億Tr./Chip
チップ上のトラ
ンジスタ数
26%/年の増
加に相当
(ムーアの法
則とは合わな
いので注意)
20nm
14nm
10
1995 1998 2001 2004 2007 2010 2013 2016 2019
Year
9
ナノテクとの位置関係
Logic Trend
10000
酵母、赤血球
細菌
大腸菌
可視光
の波長
M1 hp (Lithography)
0.7x/3years
100
ウイルス
黄熱ウイルス
Gate Length (Printed)
10
ディーゼル排気粒子
Gate Length (Physical)
ナノテクとして
扱われる領域
分子（低分子量）
色素, 糖類, C60
22
20
20
20
18
20
16
20
14
20
12
20
10
20
08
20
06
20
04
20
02
20
00
1
20
Size (nm)
1000
ITRS 2004, 2005 10
微細加工は何時まで進むのか？
•
•
無限に微細化できないことは明らかだが、これまでに指摘された物理的
限界や技術的限界は優れたアイデアにより突破されてきた
現在予想されている限界には下記のようなものがあるが、現実的には経
済的限界が重要とされている（逆の言い方をすると、技術進歩の必要性
が続く限り技術は進歩する）
• 物理的限界（研究レベルの限界）
– シリコンが半導体でなくなる限界・・・11nm（試作レベルでクリア）
– 絶縁体が絶縁体でなくなる限界・・・45nm（既にクリア）
– 不純物制御の限界（PN接合が作れる限界）・・・45nm（既にクリア）
• PN接合のないMOSFETが研究されている
• 技術的限界（生産レベルの限界）
– 微細加工精度の限界・・・ばらつきの増大によるエラーの増加・・・
65nm（既にクリア）
• 経済的限界（ビジネスでの限界） → 日本のメーカ撤退
– 開発投資の経済合理性の問題・・・7nmあたりまでは予定中
11
集積回路の微細化の利点
スケーリング則のメリットが生かせる（５．３節で詳しく解説）
• 動作速度が速くなる
– 素子寸法1/2倍で速度は2倍
• 消費電力が少なくなる
– スケーリング則に従えば、素子寸法1/2倍で電力は1/4
• 機能あたりの製造コストが低くなる
– 経験的に3年で、1/3~1/4倍（次ページ参照）
スケーリング則以外の利点
• 設計の自由度の増大
– 従来実現できなかったアルゴリズムやアーキテクチャが利用可能
• トランジスタ数の増大による高機能化
– 処理の並列化や同時実行が進む
– 複雑な情報処理を1チップで実行
– 大量のデータをオンチップで扱える
12
ロジックのコスト推移の予想
Transistors per chip (M transistors)
100
10
1000
1
100
2000
2005
2010
2015
MPU cost (microcents/transistor)
1000
10000
0.1
Year
※ 性能重視・小規模SRAM搭載を想定
ITRS2002
13
DRAMのコスト推移の予想
100
10
10
4G
8G
1
2G
1G
1
0.1
512M
0.1
2000
2005
2010
Year
2015
DRAM cost (microcents/bit)
DRAM Capacity (G bit)
32G 64G
0.01
ITRS2002
14
集積回路の微細化の問題点
• 技術上の問題
– 発熱の問題
• 高密度の回路を高速動作させると局所的な発熱が起こる
– 待機時電力の増大
• 微細化するとトランジスタのリーク電流（＝待機消費電流）が増える
– タイミング検証の困難さ
• 配線密度の増大による遅延時間見積りの複雑化
– ロジック・アナログ・メモリ混載による困難さ
• 多種電源電圧やノイズ対策が必要
• 経済性の問題
– 設計量増大による設計生産性の問題
• 製品の市場投入時期を確保することが必要（先見性が必要）
– 設計能力の問題
• 広範な知識を持つシステムアーキテクトの養成が必要
– 開発コスト（製造技術、設計技術ともに）の巨大化
• 開発コストに見合う市場の開拓の問題が常に付きまとう
• 最先端技術をわざと利用しないで性能を上げる方法が必要
15
発熱密度の推移
特別な対策がなければ、動作速度と消費電力は比例する
• Intel社CPUの例
CPU単体の動作速度を上げないマルチコアが主流に！
1000
発熱密度 (W/cm2)
原子炉
100
ホットプレート
Pentium III 1GHz
マルチコア化に進む
Pentium III 400MHz
Pentium II
10
i486
i386 33MHz
16MHz
1
PentiumPro
Pentium
100MHz
1
低電圧版
Mobile Pentium
※ プロセッサは性能／
消費電力で評価する
0.1
テクノロジ (um)
16
（参考）マルチコア・プロセッサの形態
• 組み込み機器とパソコンではマルチコアプロセッサの目
的が異なる
アプリケーション
アプリケーション
OS
OS
CPU
メモリ
CPU
メモリ
機能分散型
DSP
メモリ
CPUやDSPは得意分
野の異なる仕事を受け
持つ（組み込み）
DMAC
スレッド
負荷分散型
スレッド
一つの仕事を複数の
CPUで分担（汎用コン
ピュータ）
MP対応OS
CPU
CPU
共有メモリ
DMAC: Direct Mail Attack ではなくて・・・
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（参考）機能分散型マルチコアプロセッ
サの例
•
電話向けアプリケーションプロセッサの例
基本アプリ
ARM926
Java
ARM926
ストリーム/音声 H.264
ARM926
DSP
カード・イン
タフェース
SDカード
ブリッジ
DMA
入力
イメージ・
プロセッサ
2D/3Dグラ
フィクス
ローテータ
MSE
（メモリ暗号化）
ストリーミング
DDRインタ
フェース
SDRAM
640k Byte
DDRメモリ
LCDコント
ローラ
LCD
18
１．２．２ 設計技術の動向
19
設計技術への微細化の影響
回路の種類
微細化の影響
ディジタル回路
回路規模が増大 → 設計量の増大
高速化 → タイミング余裕の減少
動作時消費電力の削減
アナログ回路
回路規模はあまり増大しない（ディジタル処理に任せる）
高周波化 → シミュレーションの誤差の増大
消費電力の削減
電源電圧の減少 → 処理精度の減少
メモリ
集積度の増大
リーク電流による待機時電力が増大
20
設計量増大のイメージ
•
•
回路規模が2倍になると、設計の手間は4倍程度増加（といわれている）
もし設計自動化技術が進歩しなかったなら下記のような事態に！
2020年
2009年
回路規模
10
127
設計者人数
10人
1613人
21
設計生産性ギャップ
1010
108
W-CDMA TV電話
HDTV受信機
DVDレコーダ
DVDプレーヤ
PHS
109
108
107
107
設計生産
性ギャップ
105
H/W生産性
年率21%増加
年率59%増加
106
104
S/W生産性
年率15%増加
105
106
104
1000
100
論理回路設計
1000
1980
1985
1990
論理合成
1995
2000
高位合成
2005
2010
？
2015
10
2020
年
22
設計抽象度の高位化による設
計生産性向上
設計記述の抽象度を上げると生産性が増大
抽象度の高い記述から低い記述を自動生成する技術が必要
論理回路図では
非常に優秀な設
計者でも2800人・
月が必要
（実質不可能）
記述量の比較
7500万ゲートのチップ（1cm角程度）の
設計記述量の計算例
3.7m
37000枚
75cm
7500枚
7.5cm
750枚
論理回路図
HDL
SystemC
23