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DesignExpress TM
技術解説 TM DesignExpress システム仕様設計からシステム検証まで，トータルにサポートする当 社のデザインサービスです。本稿では，特にFAITHTMの詳細につ いてご紹介します。 としており，アーキテクチャ設計からサインオフまで一貫して受託す 概 要 るターンキィデザインサービスです。アーキテクチャ設計の段階で， 全工程の設計計画と個別のデザインルールを確定することにより， DesignExpressTMはシステムLSI開発におけるデザインサービス です。当社と関係会社との技術力を結集し，お客様のシステム開 設計の手戻りを防ぎます。 ＊サービス提供：富士通ディジタル・テクノロジ株式会社 発を強力にサポートします。本製品には，次の４つのサービスメ VirPROSTM ニューがあります（図１）。 VirPROSTMの名前は「Virtual Prototyping Solution」からとっ FAITHTM ています。システム設計からプロトタイピングまで，各設計フェーズに FAITHTM という名前は「FPGA and ASIC Concurrent 対応した最適な検証手法をご提供します。フロントローディングの思 Implementation Methodology」からとっています。FPGAと 想に基づき，ハードウェアとソフトウェアの設計と検証を並行して行 ASICをコンカレントに開発するデザインサービスです。現在，ビジネ うことにより設計の手戻りを防ぎ，開発期間の短縮と設計品質の向 ス特許出願中です。 上を実現します。 ＊サービス提供：富士通九州ディジタル・テクノロジ株式会社 ＊サービス提供：富士通LSIテクノロジ株式会社 QUALITUSTM CedarTM QUALITUS TMという名前は「Qualified Turnkey Design CedarTMの名前は「C-based Effective Design-flow Apply to Service」からとっています。高速・大規模なASICを主なターゲット Real Design」からとっています。システムLSIの上流設計における 図１ DesignExpressTMのサービスメニュー 一般的なデザインフロー DesignExpressTM システム仕様設計 上流サポート アーキテクチャ設計 システム仕様 ソフトウェア 開発 RTL設計 検証仕様 アーキテクチャ システム検証 （Co-Sim/FPGA/エミュレーション） CedarTM QUALITUSTM RTL 論理合成 FAITHTM ソフトウェア デバッグ UML VirPROSTM 物理設計 タイミング 検証 LSI 製造 6 レイアウト済 ネットリスト レイアウト済 ネットリスト 検証結果 FIND Vol.21 No.5 2003 DesignExpressTM 開発プロセスを根本的に見直し，UMLとC++/SystemCを用いた きます。 デザインサービスです。仕様記述にモデリング言語を導入し，設計 図２に，開発手法の比較にみるFAITHTMの効果を示します。 効率を大幅に改善する真のトップダウン設計です。 コンカレント開発 ＊サービス提供：富士通株式会社 図３にFAITHTMのトップダウン設計を示します。コンカレント開発 を実現するために，RTL設計前のアーキテクチャ設計の段階で， FAITH TM LOB単位に回路を分割します。従来手法では回路を機能的に分 割していましたが，FAITHTMではさらに，ASICとFPGAにおける FAITHTMでは，FPGAとASICのRTLの共通化により，FPGA 依存関係や物理設計のノウハウを導入して細分化します。そして， による実機評価とASICの設計，論理設計と物理設計のコンカレン ビルディング・ブロック方式によるレイアウトにより，フロアプランを先 ト開発を実現します。 行して実施し，その後RTL設計の完了したLOBから順次レイアウ 効果 トを実施します。その結果，論理設計と物理設計のコンカレント開 FPGAで評価したあとASIC化する際に，RTLの再設計が不要 発が可能となります。 となります。その結果，従来手法に比べて開発期間の短縮が可 デザインフロー 能となるため，設計・評価期間はむしろ長期間確保することがで 図４にFAITHTMのデザインフローを示します。 図２ 開発手法の比較にみるFAITHTMの効果 FAITHTM では不要 FPGA 実機評価 従来手法 論理設計・検証 FAITHTM 論理 Fix RTL Fix ASIC 化の ための再設計 サインオフ 物理設計 FPGA 実機評価 論理設計・検証 開発手番短縮 効果その 1 FAITHTM 効果その 2 ASIC LSI の製造 物理設計 FPGA 実機評価 設計期間の長期間確保 論理設計・検証 物理設計 図３ FAITHTMのトップダウン設計（イメージ） チップイメージ 仕様 CORE（デバイス非依存部） フロアプラン 分割 設計 RTL 設計が完了した ブロックを順次 合成＆レイアウト 合成 物理設計完了 P＆R LOB LOB LOB 共通 RTL 共通 RTL 共通 RTL LOB.db LOB.db LOB.db P＆R 済 ネット リスト P＆R 済 ネット リスト P＆R 済 ネット リスト デバイス依存部 ＋ I/O ハードマクロ etc. ＋ 接続情報 LOB.csv P＆R 済 ネット リスト LOB：LSI Operational Block FIND Vol.21 No.5 2003 7 DesignExpressTM お客様がアーキテクチャ設計をする段階で，フロアプラン設計の 成結果を基に，レイアウト作業をコンカレントに実施します。さらに， 実施やコンサルティングを行います。FPGAやASICの論理合成な RTL版数を監視することで，お客様が何回RTLを変更しても，最 どは，後述するMDLSを使ってお客様がFPGAによる実機評価を 新のRTLに基づいてレイアウトをコンカレントに実施します。 実施している間に，LOB単位のレイアウトをコンカレントに実施しま なお，RTLソースファイルなどのインターネットを使用した送受信 す。FPGAによる実機評価が完了し，RTL Fixのあと，最終的な では，暗号化を施すことでセキュリティを確保します。またメール レイアウトと検証を実施してサインオフとなります。 サーバ，FTPサーバ以降は，強固なセキュリティで保護された富 論理合成環境 士通WAN内で作業を実施します。 ■ FAITHTMにおける論理合成は，MDLS（Mail Drop Logic ＊DesignExpressは富士通株式会社の商標です。 を使用します（図５）。このシステムでは，お客様から Synthesis） ＊FAITHは富士通九州ディジタル・テクノロジ株式会社の商標です。 RTLソースファイルをメールに添付するかFTPサーバに送付してい ＊QUALITUSは富士通ディジタル・テクノロジ株式会社の商標です。 ただくと，メールによる合成指示に従って論理合成を実施し，論理 ＊VirPROSは富士通LSIテクノロジ株式会社の商標です。 合成の結果レポートを返します。また，バックエンド側では論理合 ＊Cedarは富士通株式会社の商標です。 図４ FAITHTMのデザインフロー フロアプラン設計 ・規模見積り ・消費電力見積り ・パッケージ見積り ・チップサイズ見積り 回 路 ア ー キ 設 計 ブロック分割 ブロック仕様設計（概略規模算出） ブロック間 I/F 設計（ポート仕様作成） RTL コーディング &検証 Mail Drop Logic Synthesis ASIC 用 CORE 組上げ ASIC 合成 FPGA 合成 フィッティング ブロック P & R レイアウト チップ P & R お客様 FPGA 用 CORE 組上げ タイミング検証 RTL Fix FPGA による 実機評価 OK チップ P & R 富士通 NG ＊評価ボード設計も 個別対応可能 最終レイアウト タイミング検証 バリデーション サインオフ 図５ FAITHTMのMDLS ト バックエンド ン タ ー ネ ッ メールの フィルタリング 依頼メールの スケジューリング イ メールサーバ データ レイアウト メールマネージャ データ 参照 FTPサーバ データ 合成マネージャ P & R 端末 データ 合成 起動 版数 情報 RTL 版数 監視サーバ 版数 情報 合成端末 データ 富士通 WAN 論理合成 お問い合わせ先【技術】：マーケティング統括部 第一マーケティング部 TEL（03）5322-3323 8 FAX（03）5322-3386 【営業】：最寄りの富士通㈱ 営業部（裏表紙をご参照ください） FIND Vol.21 No.5 2003