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4/8bit誤り訂正BCH ECC内蔵 NANDフラッシュメモリ・コントローラIP

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4/8bit誤り訂正BCH ECC内蔵 NANDフラッシュメモリ・コントローラIP
4/8bit誤り訂正BCH ECC内蔵
NANDフラッシュメモリ・コントローラIP「TE5571」
2015/01/16
[TE5571] SLC (Single Level Cell) NANDフラッシュメモリ対応
■ 概要
最近の半導体プロセス微細化技術の進化に因るNANDフラッシュメモリのビット誤り率の
上昇に伴い、NANDフラッシュメモリ・コントローラのビット誤り訂正機能を強化する
必要性が出て来ています。従来のSLC(Single Level Cell)タイプのNANDフラッシュメモリは、
ハミング符号による1bit訂正で対応出来ていましたが、最近のSLCタイプNANDフラッシュ
メモリは、4bit、8bitの誤り訂正が必要になってきました。
TE5571は、BCH(Bose-Chaudhuri-Hocqenghem)符号による4または8bitの誤り訂正機能と
NANDフラッシュメモリからのシステムブート機能も有したSLCタイプNANDフラッシュメモ
リ・コントローラIPです。
■ 特徴・機能
『ハードウェア』
■
HOST I/F:16bit
■
Verilog での提供
■
FLASH I/F:8bit/16bit 選択可能
■
4bit/8bit 訂正を選択可能な BCH 符号化/復号化機能内蔵
『ファームウェア』
■
復号化処理にパイプライン方式を採用
■
C ソースコードでの提供
⇒ データ誤りにかかわらず、一定の処理時間を保つ事が可能
■
2K バイトページサイズ NAND フラッシュメモリ対応
■
NAND フラッシュメモリからのブート機能内蔵
■
システムブートプログラムをサンプルコードでの提供
■
2K バイトページサイズ NAND フラッシュメモリ
■
NAND フラッシュメモリを最大 2 個まで制御可能
■
ブートプログラム用バッファ:1K/2K/4KB 選択可能
■
論理-物理アドレス変換機能内蔵
■
NAND フラッシュメモリを最大 4 個まで接続可能
■
不良ブロック管理内蔵
■
外部入力クロック:Max.100MHz
■
NAND フラッシュメモリの延命機能内蔵
■ ハードウェアブロック図
HOST I/F
FLASH I/F
XRST
XCSB
XCSD
Selecter 2
XRD
FCE(3:0)N
XWR
FWPN
ADR(11:1)
FCLE
HDTI(15:0)
FALE
Sequencer
HDTO(15:0)
HDTC
RAM I/F
FREN
FWEN
ROM I/F
RATE(1:0)
FBSYN
ENDIAN
FDTI(15:0)
PSIZE(1:0)
FDTO(15:0)
Selecter 1
BWAIT
BCH ECC
ENC/DEC
4bit/8bit
BREADY
FDTCL
i_BUF0/1
ECC_CHK
FDTCH
FOUT
ECC_SEL
FINP
F_TYPE(3:0)
F8X16
RS ECC RESULT
ACYC
o_BUF0/1
BOOT_SEL
BCLK
BCLK
BOOT RAM
BCLK
SYNC Single Port RAM
CLK
Program
ROM
BCLK
:電源投入直後、動作する信号線
:BOOT RAMにデータ読み出し後、動作する信号線
:共通に動作する信号線
:バス
:TE5571-hの外部モジュール
4/8bit 誤り訂正 BCH ECC 内蔵 NAND フラッシュメモリ・コントローラ IP
TE5571
■ 主要諸元
TE5571ハードウェア規模
ゲートサイズ
内蔵ROMサイズ
内蔵RAMサイズ
I/O数 *1
ECC用:13KByte
ECC用:4272Byte
『HOST I/F』入力:29本, 出力:3本, 入出力:16本
ブートシーケンサ用:2KByte *3
ブート用:1K~4KByte *3
『FLASH I/F』入力:2本, 出力:10本, 入出力:8本 *2
約120Kゲート
*1 外部端子として必要になるI/O数を示しています。
*2 接続するNANDフラッシュメモリが8bitバス幅の場合になります。また、FINP(汎用入力ポート)は含んでいません。
*3 ブート機能を使用しない場合は、削減する事が可能です。
TE5571ファームウェア規模
外部ROMサイズ
外部RAMサイズ *4
約29KByte
約39KByte
*4: 16Gbit NANDフラッシュメモリ使用時
■ NANDフラッシュメモリ対応表
NAND フラッシュメモリ記憶容量
1Gbit ~ 16Gbit
NAND フラッシュメモリページサイズ
2KByte
■ システム構成
ブートプログラム・プログラムローダー
CPU
TE5571ソフトウェア部
メインプログラム
SDRAM
ディスクデータ
ASIC or FPGA
#2 プログラムローダー
TE5571
ハードウェア部
#3 メインプログラム
NOR
フラッシュ
NAND
フラッシュ
#1 ブートプログラム
<ブート手順>
#1 システム起動時、NANDフラッシュ内の『ブートプログラム』をASICのバッファにロードし、CPUのリセット解除。
CPU, メモリコントローラの初期設定を行う。
#2 プログラムローダーをSDRAMにロード。
#3 ブートローダーがメインプログラムとTE5571ソフトウェア部をSDRAMに展開。
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