ML610Q340/ML610340

FJDL610Q340FULL_01
発行日：2010 年 1 月 7 日
ML610Q340/ML610340
音声機能付 8bit マイクロコントローラ
■ 概要
本 LSI は、8 ビット CPU nX-U8/100 を搭載し、タイマ、同期式シリアルポート、および音声出力機能等の多彩な周辺機
能を集積した高性能 CMOS 8 ビットマイクロコントローラです。
CPU nX-U8/100 は、3 段パイプラインアーキテクチャによる並列処置をすることで 1 命令 1 クロックの効率的な命令実
行が可能です。また、ML610Q340 はマスク ROM 同等の低電圧、低消費電力動作（読み出し時）を実現したフラッシュ
メモリを搭載しており、携帯機器などの電池駆動アプリケーションに最適です。
さらに、オンチップデバッグ機能を搭載しているため、基板実装状態でのソフトウェアのデバッグや書き換えが可能で
す。
■ 特長
z
CPU
― RISC 方式 8 ビット CPU （CPU 名称：nX-U8/100）
― 命令体系：16 ビット長命令
― 命令セット：転送，算術演算，比較，論理演算，乗除算，ビット操作，ビット論理演算，ジャンプ，条件ジャンプ，
コール・リターンスタック操作，算術シフトなど
― オンチップデバッグ機能を内蔵
― 最小命令実行時間
0.244μs（＠4.096MHz システムクロック）
z
内部メモリ
― ML610Q340
96K バイトのフラッシュ ROM（48K×16 ビット）を内蔵（使用不可のテスト領域 1K バイトを含む）
― ML610340
96K バイトのマスク ROM（48K×16 ビット）を内蔵（使用不可のテスト領域 1K バイトを含む）
― 512 バイトの RAM（512×8 ビット）を内蔵
z
割込みコントローラ
― ノンマスカブル割込み 2 要因（内部要因：1、外部要因：１）
― マスカブル割込み 12 要因（内部要因：8、外部要因：4）
z
タイムベースカウンタ
― 低速側タイムベースカウンタ×1ch
― 高速側タイムベースカウンタ×1ch
z
ウォッチドッグタイマ
― オーバフロー1 回目はノンマスカブル割り込み、2 回目はシステムリセット
― フリーラン
― オーバフロー周期選択可能：4 種（125ms,500ms,2s,8s）
z
タイマ
― 8 ビット×2ch（16bit 構成も可能）
1/24
FJDL610Q340FULL-01
ML610Q340/340
z
音声出力機能
― 音声合成方式：4bit ADPCM2 / 8bit non-linear PCM / 8bit PCM / 16bit PCM
― サンプリング周波数：6.4/8/10.7/12.8/16/21.3/25.6/32 kHz
z
スピーカーアンプ
― 1W（5V 時）
z
同期式シリアルポート
― マスタ/スレーブ選択可能
― LSB/MSB ファースト選択可能
― 8 ビット/16 ビット長選択可能
z
汎用ポート
― 入力専用ポート×4ch
― 出力専用ポート×4ch（2 次機能含む）
― 入出力ポート×4ch（2 次機能含む）
z
リセット
― RESET_N 端子リセット
― パワーオン検出リセット
― WDT オーバフローによる検出リセット
z
クロック
― 低速側クロック
内部分周（高速側クロックの 1/128）
― 高速側クロック
水晶/セラミック発振（4.096MHz）、外部クロック入力
z
パワーマネジメント
― HALT モード：CPU の命令実行中断（周辺回路は動作状態）
― STOP モード：低速発振、および高速発振の停止（CPU および周辺回路は動作を停止）
― クロックギア：ソフトウェアにより高速システムクロックの周波数を変更可能（発振クロックの 1/1、1/2、1/4、1/8）
― ブロック制御機能：使用しない機能ブロック回路の動作をパワーダウン（レジスタリセット＆クロック停止）
z
出荷形態
― 30 ピン SSOP
― 高速クロック：水晶/セラミック発振版
フラッシュ ROM 版
：ML610Q340-xxxMB（ブランク品：ML610Q340-NNNMB）
マスク ROM 版
：ML610340-xxxMB
― 高速クロック：外部クロック入力版
フラッシュ ROM 版
：ML610Q340J-xxxMB（ブランク品：ML610Q340J-NNNMB）
マスク ROM 版
：ML610340J-xxxMB
xxx：ROM コード番号
z
動作保証範囲
― 動作温度：-40℃～85℃
― 動作電圧：VDD=2.2V～5.5V、SPVDD =2.3V～5.5V
（全電源端子には、同一の電圧を供給する事）
2/24
FJDL610Q340FULL-01
ML610Q340/340
■ ブロック図
● ML610Q３４０ブロック図
図 1 に ML610Q３４０のブロック図を示します。
“*”は各ポートの 2 次機能又は 3 次機能です。
CPU (nX-U8/100)
EPSW1～3
GREG
0～15
PSW
Timing
Controller
On-Chip
ICE
ALU
TEST
ECSR1～3
LR
DSR/CSR
EA
PC
SP
Instruction
Decoder
Instruction
Register
Data-bus
VDD
VSS
RESET_N
ELR1～3
Program
Memory
(Flash)
96Kbyte
BUS
Controller
INT
1
RESET &
TEST
*
SSIO
RAM
512byte
VPP
SCK0
*
SIN0
*
SOUT0
Interrupt
Controller
OSC0
OSC1
INT
4
OSC
LSCLK*
OUTCLK*
VDDL
INT
2
Power
INT
1
SPVDD
SPVSS
SG
SPP
SPM
AOUT
SPIN
TBC
INT
5
8bit Timer
×2
NMI
P00 to P03
GPIO
P20 to P23
P40 to P43
WDT
INT
1
VOICECNT
図 1 ML610Q340 ブロック図
3/24
FJDL610Q340FULL-01
ML610Q340/340
● ML610３４0 ブロック図
図 1 に ML610３４0 のブロック図を示します。
“*”は各ポートの 2 次機能又は 3 次機能です。
CPU (nX-U8/100)
EPSW1～3
GREG
0～15
PSW
Timing
Controller
On-Chip
ICE
ALU
TEST
ECSR1～3
LR
DSR/CSR
EA
PC
SP
Instruction
Decoder
Instruction
Register
Program
Memory
（Mask）
96Kbyte
BUS
Controller
Data-bus
VDD
VSS
RESET_N
ELR1～3
INT
1
RESET &
TEST
*
SSIO
RAM
512byte
SCK0
*
SIN0
*
SOUT0
Interrupt
Controller
OSC0
OSC1
LSCLK*
OUTCLK*
VDDL
INT
2
Power
INT
1
SPVDD
SPVSS
SG
SPP
SPM
AOUT
SPIN
INT
4
OSC
RC32K
INT
1
TBC
8bit Timer
×2
INT
5
NMI
P00 to P03
GPIO
P20 to P23
P40 to P43
WDT
VOICECNT
図 2 ML610340 ブロック図
4/24
1
2
3
4
5
6
7
8
9
10
11
12
13
14
15
VDD
OSC0
OSC1
VDDL
VPP
P43
P42
P41
P40
VSS
RESET_N
TEST
P03
P02
P01
16
17
18
19
20
21
22
23
24
25
26
27
28
29
30
P00
NMI
P23
P22
P21
P20
VSS
SG
AOUT
SPIN
SPVDD
SPVSS
(NC)
SPM
SPP
FJDL610Q340FULL-01
ML610Q340/340
端子配置
● ML610Q340 SSOP パッケージ品の端子配置図
NC: No Connection
図３ ML610Q340 パッケージ品端子配置図
5/24
7
8
9
10
11
12
P42
P41
P40
VSS
RESET_N
TEST
15
6
P43
P01
5
(NC)
14
4
VDDL
P02
3
OSC1
13
2
OSC0
P03
1
VDD
16
17
18
19
20
21
22
23
24
25
26
27
28
29
30
P00
NMI
P23
P22
P21
P20
VSS
SG
AOUT
SPIN
SPVDD
SPVSS
(NC)
SPM
SPP
FJDL610Q340FULL-01
ML610Q340/340
● ML610340 SSOP パッケージ品の端子配置図
NC: No Connection
図 4 ML610340 パッケージ品端子配置図
6/24
FJDL610Q340FULL-01
ML610Q340/340
端子一覧
PAD
No
1 次機能
2 次機能
3 次機能
端子名
I/O
機能
端子名
I/O
機能
端子名
I/O
機能
10,22
1
Vss
VDD
⎯
⎯
⎯
⎯
⎯
⎯
⎯
⎯
⎯
⎯
⎯
⎯
⎯
⎯
4
VDDL
⎯
⎯
⎯
⎯
⎯
⎯
⎯
27
SPVSS
⎯
⎯
⎯
⎯
⎯
⎯
⎯
26
SPVDD
⎯
⎯
⎯
⎯
⎯
⎯
⎯
5
VPP*
⎯
⎯
⎯
⎯
⎯
⎯
⎯
12
11
2
3
24
TEST
RESET_N
OSC0
OSC1
AOUT
Ι/Ο
Ι
Ι
Ο
Ο
⎯
⎯
⎯
P11
⎯
⎯
⎯
⎯
I
⎯
⎯
⎯
⎯
入力ポート
⎯
⎯
⎯
⎯
⎯
⎯
⎯
⎯
⎯
⎯
⎯
⎯
⎯
⎯
⎯
⎯
25
SPIN
Ι
⎯
⎯
⎯
⎯
⎯
⎯
23
SG
Ο
⎯
⎯
⎯
⎯
⎯
⎯
30
SPP
O
⎯
⎯
⎯
⎯
⎯
⎯
29
SPM
O
⎯
⎯
⎯
⎯
⎯
⎯
17
NMI
I
⎯
⎯
⎯
⎯
⎯
⎯
16
P00/EXI0
I
⎯
⎯
⎯
⎯
⎯
⎯
15
P01/EXI1
I
⎯
⎯
⎯
⎯
⎯
⎯
14
P02/EXI2
I
⎯
⎯
⎯
⎯
⎯
⎯
13
P03/EXI3
I
⎯
⎯
⎯
⎯
⎯
⎯
21
20
19
18
9
P20/LED0
P21/LED1
P22/LED2
P23/LED2
P40
O
O
O
O
I/O
マイナス側電源端子
プラス側電源端子
内部ロジック用電源端
子（内部発生）
内蔵スピーカーアンプ
用マイナス側電源端子
内蔵スピーカーアンプ
用プラス側電源端子
フラッシュ ROM 用電源
端子
テスト用入出力端子
リセット入力端子
高速クロック発振端子
高速クロック発振端子
LINE 出力
内蔵スピーカーアンプ
へのアナログ入力
内蔵スピーカーアンプ
の基準電源端子
内蔵スピーカーアンプ
のプラス側出力端子
内蔵スピーカーアンプ
のマイナス側出力端子
入力ポート、
ノンマスカブル割込み
入力ポート、
外部割込み
入力ポート、
外部割込み
入力ポート、
外部割込み
入力ポート、
外部割込み
出力ポート、LED 駆動
出力ポート、LED 駆動
出力ポート、LED 駆動
出力ポート、LED 駆動
入出力ポート
LSCLK
OUTCLK
⎯
⎯
⎯
O
O
⎯
⎯
⎯
⎯
⎯
⎯
⎯
SIN0
⎯
⎯
⎯
⎯
I
8
P41
I/O
入出力ポート
⎯
⎯
SCK0
I/O
7
6
P42
P43
I/O
I/O
入出力ポート
入出力ポート
⎯
⎯
⎯
⎯
SOUT0
⎯
O
⎯
低速クロック出力
高速クロック出力
⎯
⎯
⎯
⎯
⎯
⎯
⎯
⎯
⎯
⎯
SSIO0 データ入力
SSIO0 同期クロック入
出力
SSIO0 データ出力
⎯
*ML610Q340 時
7/24
FJDL610Q340FULL-01
ML610Q340/340
■ 端子説明
1 次/
端子名
I/O
説 明
2 次/ 論理
3次
電源
VSS
— マイナス側電源端子です。
—
—
VDD
— プラス側電源端子です。
—
—
VDDL
— 内部ロジック用プラス側電源（内部発生）端子です。VSSとの間にコンデンサCL（測
定回路 1 参照）を接続します。
—
—
SPVSS
— 内蔵スピーカーアンプ用マイナス側電源端子
—
—
SPVDD
— 内蔵スピーカーアンプ用プラス側電源端子
—
—
VPP*
— フラッシュ ROM 用電源端子
—
—
I/O テスト用入出力端子です。プルダウン抵抗が内蔵されています。
—
正
—
負
—
—
—
—
テスト用
TEST
システム
RESET_N
I
リセット入力端子です。この端子を”L”レベルにするとシステムリセットモードになり内部
が初期化され、その後端子を”H”レベルにするとプログラム実行を開始します。プルアッ
プ抵抗が内蔵されています。
OSC0
I
OSC1
O
高速クロック用水晶振動子接続端子です。
4.096MHz 水晶振動子（測定回路1 参照）を接続し、必要に応じVSS と
の間にコンデンサCDH, CGH を接続します。
LSCLK
O
低速クロック出力です。P20 端子の 2 次機能に割り付けられています。
2次
—
OUTCLK
O
高速クロック出力です。P21 端子の 2 次機能に割り付けられています。
2次
—
I
汎用入力ポートです。
1次
正
O
汎用出力ポート。
1次
二次機能を持つので、二次機能を使用する場合、ポートとして使用できません。
正
汎用入力ポート
P00～P03
汎用出力ポート
P20～P23
汎用入出力ポート
P40～P43
I/O 汎用入出力ポート。
二次機能を持つので、二次機能を使用する場合、ポートとして使用できません。
1次
正
8/24
FJDL610Q340FULL-01
ML610Q340/340
1 次/
端子名
I/O
論
2次
理
/3 次
説 明
同期シリアル（SSIO）
SIN0
I
同期シリアルデータ入力端子です。P40 端子の 3 次機能に割り付けられています。
3次
正
SCK0
I/O
同期シリアルクロック入出力端子です。P41 端子の 3 次機能に割り付けられていま
す。
3次
—
SOUT0
O
同期シリアルデータ出力端子です。P42 端子の 3 次機能に割り付けられています。
3次
正
NMI
I
外部ノンマスカブル割込み入力端子です。両エッジにて割込みが発生します。
1 次 正/
負
EXI0～3
I
外部マスカブル割込み入力端子です。ソフトウェアにてビット毎に割込み許可と割込
みエッジ選択ができます。P00～P03 端子の 1 次機能に割り付けられています。
1 次 正/
負
O
LED 直接駆動が可能な NMOS オープンドレイン端子です。P20～P23 端子の 1 次機 1 次 正/
能に割り付けられています。
負
O
LINE 出力端子です。内蔵スピーカアンプを使用する場合は SPIN 端子と接続してく
ださい。
—
—
SPIN
I
内部スピーカーアンプのアナログ入力端子です。
—
—
SG
O
内部スピーカーアンプの基準電圧出力端子です。
—
—
SPP
O
内蔵スピーカーアンプのプラス側出力端子です。
—
—
SPM
O
内蔵スピーカーアンプのマイナス側出力端子です。
—
—
外部割込
LED 駆動
LED0～3
音声出力機能
AOUT
*ML610Q340 時適用
9/24
FJDL610Q340FULL-01
ML610Q340/340
■ 未使用端子処理
●未使用端子の処理方法
端子
VPP
RESET_N
TEST
SPVDD
SPVSS
AOUT
SPIN
SG
SPP
SPM
P00～P03
P20～P23
P40～P43
推奨端子処理
オープン
オープン
オープン
VSS
VSS
オープン
オープン
オープン
オープン
オープン
VDDまたはVSS
オープン
オープン
【注意】
未使用の入力ポートおよび入出力ポートは、ハイインピーダンス入力設定状態で端子をオープンのままにしておく
と消費電流が過大に流れる恐れがありますので、プルダウン抵抗付き入力モード／プルアップ抵抗付き入力モー
ド、もしくは出力モードに設定することを推奨します。
10/24
FJDL610Q340FULL-01
ML610Q340/340
■ 電気的特性
●絶対最大定格
（VSS= SPVSS=0V）
項
目
記
号
条
件
定
格
値
単位
電源電圧 1
VDD
Ta=25℃
-0.3～+7.0
V
電源電圧 2
SPVDD
Ta=25℃
-0.3～+7.0
V
電源電圧 3
VDDL
Ta=25℃
-0.3～+3.6
V
電源電圧 4
VPP
Ta=25℃
-0.3～+9.5
V
入力電圧
VIN
Ta=25℃
-0.3～VDD+0.3
V
出力電圧
VOUT
Ta=25℃
-0.3～VDD+0.3
V
出力電流 1
IOUT1
ポート 4 系、Ta=25℃
-12～+11
mA
出力電流 2
IOUT2
ポート 2 系、Ta=25℃
-12～+20
mA
許容損失
PD
Ta=25℃
861
mW
保存温度
TSTG
―
-55～+150
℃
●推奨動作条件
（VSS= SPVSS=0V）
項
目
動作温度
動作電圧
動作周波数（CPU）
高速水晶/セラミック
発振周波数
高速水晶発振
外付け容量
VDDL端子外付け容量
SG 端子外付け容量
記
号
条
件
範
囲
単位
TOP
―
-40～+85
VDD
―
2.2～5.5
SPVDD
―
2.3～5.5
fOP
―
437k～4.2M
Hz
fXTH
―
4.0M , 4.096M
Hz
CDH
CGH
CL
CSG
―
―
―
―
15～32
15～32
10±30%
0.1±30%
℃
V
pF
μF
μF
11/24
FJDL610Q340FULL-01
ML610Q340/340
●フラッシュメモリ動作条件
（VSS= SPVSS=0V）
項
目
記 号
動作温度
TOP
VDD
VDDL
VPP
CEP
YDR
動作電圧
書き換え回数
データ保持年数
条
件
範
囲
単 位
0～+40
2.7～5.5
2.5～2.75
7.7～8.3
80
10
書き込み／消去時
書き込み／消去時
書き込み／消去時*1
書き込み／消去時*1
―
―
℃
V
回
年
*1：フラッシュROM書き込み／消去時はVDDL端子に上記規定範囲の電圧を供給する必要があります。
VPP端子にはプルダウン抵抗を内蔵しています。
●直流特性(1/5)
（特に指定のない場合は、VDD=SPVDD= 2.2～5.5V, VSS= SPVSS=0V, Ta=-40～+85℃）
高速発振開始時間
TXTH
―
Min.
―
規 格 値
Typ.
2
リセットパルス幅
リセットノイズ除去
パルス幅
パワーオンリセット発生
電源立ち上がり時間
PRST
―
100
―
―
PNRST
―
―
―
0.4
TPOR
―
―
―
10
項
目
記 号
条
件
Max.
20
単位
測定
回路
ms
us
1
ms
●リセット
VIL1
RESET_N
VIL1
PRST
RESET_N 端子リセット
0.9×VDD
VDD
0.1×VDD
TPOR
パワーオンリセット
12/24
FJDL610Q340FULL-01
ML610Q340/340
●直流特性(2/5)
（特に指定のない場合は、VDD= SPVDD=2.3～5.5V, VSS= SPVSS=0V, Ta=-40～+85℃）
項
目
LINE アンプ出力負荷抵抗
記 号
RLA
条
件
1/2VDD出力時
Min.
10
VDDX
1/6
0.95x
VDD/2
規 格 値
Typ.
Max.
⎯
⎯
⎯
VDDX
5/6
1.05x
VDD/2
単位
kΩ
V
LINE アンプ出力電圧範囲
VAD
出力負荷時
SG 出力電圧
VSG
―
SG 出力抵抗
RSG
―
57
96
135
kΩ
SPM、SPP 出力負荷抵抗
RLSP
―
8
―
―
Ω
—
0.5
—
W
—
1
—
W
-50
—
50
mV
PSPO1
スピーカアンプ出力電力
PSPO2
無信号時 SPM-SPP 間
出力オフセット電圧
SPVDD=3.3V，f=1kHz ,
RSPO=8Ω，THD≧10%
SPIN 入力時
SPVDD=5.0V，f=1kHz ,
RSPO=8Ω，THD≧10%
SPIN 入力時
VDD/2
測定
回路
V
1
SPVDD=3.0V，
VOF
SPIN-SPM 利得=+6dB ,
8Ω 負荷時
13/24
FJDL610Q340FULL-01
ML610Q340/340
●直流特性(ML610Q340)
（特に指定のない場合は、VDD= SPVDD=2.2～5.5V, VSS= SPVSS=0V, Ta=-40～+85℃）(3/5)
項
目
記 号
条
消費電流 1
IDD1
CPU が STOP 状態
高速発振停止
消費電流 4
IDD4
CPU が 4.096MHz 動作状態
*1
水晶/ｾﾗﾐｯｸ発振状態
消費電流 5
IDD5
規 格 値
件
CPU が 4.096MHz 動作状態
水晶/ｾﾗﾐｯｸ発振状態*1
音声再生中(出力無負荷)
Min.
Typ.
Max.
Ta≦+40℃
―
0.5
2.0
Ta≦+85℃
VDD=SPVDD
=3.0V
VDD=SPVDD
=5.0V
VDD=SPVDD
=3.0V
VDD=SPVDD
=5.0V
―
0.5
8
―
1.7
4
―
2.2
4
単位
測定
回路
μA
1
mA
―
3
12
―
8
12
1
* ：4.096MHz水晶振動子CHC49SFWB（京セラ株式会社）を使用
●直流特性(ML610340)
（特に指定のない場合は、VDD= SPVDD=2.2～5.5V, VSS= SPVSS=0V, Ta=-40～+85℃）(3/5)
項
目
記 号
条
件
消費電流 1
IDD1
CPU が STOP 状態
高速発振停止
消費電流 4
IDD4
CPU が 4.096MHz 動作状態
*1
水晶/ｾﾗﾐｯｸ発振状態
消費電流 5
IDD5
CPU が 4.096MHz 動作状態
水晶/ｾﾗﾐｯｸ発振状態*1
音声再生中(出力無負荷)
Min.
規 格 値
Max.
Typ.
Ta≦+40℃
―
0.5
2.0
Ta≦+85℃
VDD=SPVDD
=3.0V
VDD=SPVDD
=5.0V
VDD=SPVDD
=3.0V
VDD=SPVDD
=5.0V
―
0.5
8
―
0.75
4
―
1.5
4
単位
測定
回路
μA
1
mA
―
3
12
―
8
12
1
* ：4.096MHz水晶振動子CHC49SFWB（京セラ株式会社）を使用
14/24
FJDL610Q340FULL-01
ML610Q340/340
●直流特性(4/5)
（特に指定のない場合は、VDD=SPVDD= 2.2～5.5V, VSS= SPVSS=0V, Ta=-40～+85℃）
項
目
出力電圧 1
(P20～P23)
(P40～P43)
出力電圧 2
(P20～P23)
記 号
条
件
規 格 値
Min.
Typ.
Max.
―
―
VOH1
IOH1=-0.5mA
VDD
-0.5
VOL1
IOL1=+0.5mA
―
―
0.5
―
―
0.5
―
―
0.5
VOL2
（LED駆動モード
選択時）
IOL2=+5mA
VDD≧2.2V
IOL2=+8mA
VDD≧2.3V
出力リーク
(P20～P23)
(P40～P43)
IOOH
VOH=VDD（ハイインピーダンス時）
―
―
1
IOOL
VOL=VSS（ハイインピーダンス時）
-1
―
―
入力電流 1
(RESET_N)
IIH1
VIH1=VDD
0
―
-1
IIL1
VIL1=VSS
-1500
-300
-20
IIH2
VIH2=VDD（プルダウン時）
2
30
250
IIL2
VIL2=VSS（プルアップ時）
-250
-30
-2
IIH2Z
VIH2=VDD（ハイインピーダンス時）
―
―
1
IIL2Z
VIL2=VSS （ハイインピーダンス時）
-1
―
―
IIH3
VIH3=VDD
20
300
1500
IIL3
VIL3=VSS
-1
―
―
入力電流2
(NMI)
(P00～P03)
(P40～P43)
入力電流 3
(TEST)
単位
測定
回路
V
2
μA
3
μA
4
1
* ：ML610Q340 のみ
15/24
FJDL610Q340FULL-01
ML610Q340/340
●直流特性(5/5)
（特に指定のない場合は、VDD=SPVDD= 2.2～5.5V, VSS= SPVSS=0V, Ta=-40～+85℃）
項
目
入力電圧 1
(RESET_N)
(TEST)
(NMI)
(P00～P03)
(P11)
(P40～P43)
ヒステリシス幅
(RESET_N)
(TEST)
(NMI)
(P00～P03)
(P11)
(P40～P43)
入力端子容量
(NMI)
(P00～P03)
(P11)
(P40～P43)
記 号
条
規 格 値
件
Min.
Typ.
Max.
VIH1
―
0.7
×VDD
―
VDD
VIL1
―
0
―
0.3
×VDD
ΔVT
―
0.05
×VDD
―
0.4
×VDD
CIN
f=10kHz
Vrms=50mV
Ta=25℃
―
―
10
単位
測定
回路
V
5
pF
―
●ヒステリシス幅
入力信号
ΔVT
VDD
VSS
内部信号
VDDL
VSS
16/24
FJDL610Q340FULL-01
ML610Q340/340
●測定回路
測定回路 1
CGH
OSC0
CDH
P11/OSC1
4.096MHz
水晶振動子
VDD
SPVDD
VDDL
SG VSS
SPVSS
A
CV
CL
CSG
測定回路 2
(注2)
VIH
出力端子
VIL
入力端子
(注1)
VDD
VDDL
SPVDD VSS
V
SPVSS
(注1) 指定の状態にする入力ロジック
(注2) 指定の出力端子について繰り返す
17/24
FJDL610Q340FULL-01
ML610Q340/340
測定回路 3
(注2)
VIH
出力端子
入力端子
VIL
VDD
VDDL
SPVDD VSS
A
SPVSS
(注1) 指定の状態にする入力ロジック
(注2) 指定の出力端子について繰り返す
測定回路 4
(注3)
出力端子
入力端子
A
VDD
VDDL
SPVDDVSS
SPVSS
(注3) 指定の入力端子について繰り返す
測定回路 5
VIH
VDD
VDDL
SPVDDVSS
波形観測
出力端子
VIL
入力端子
(注1)
SPVSS
(注1) 指定の状態にする入力ロジック
18/24
FJDL610Q340FULL-01
ML610Q340/340
●交流特性（外部割込み）
（特に指定のない場合は、VDD= SPVDD=2.2～5.5V, VSS= SPVSS=0V, Ta=-40～+85℃）
項
目
外部割込み無効期間
記 号
TNUL
条
件
割込み許可 (MIE=1)
CPU は NOP 動作
規 格 値
Min.
Typ.
Max.
2.5×
sysclk
―
3.5×
sysclk
単位
μs
P00～P03
（立ち上がりエッジ割込み）
tNUL
P00～P03
（立ち下がりエッジ割込み）
tNUL
NMI, P00～P03
（両エッジ割込み）
tNUL
19/24
FJDL610Q340FULL-01
ML610Q340/340
●交流特性（同期式シリアルポート）
（特に指定のない場合は、VDD= SPVDD=2.2～5.5V, VSS= SPVSS=0V, Ta=-40～+85℃）
項
目
記 号
SCK 入力サイクル
（スレーブモード）
SCK 出力サイクル
（マスタモード）
SCK 入力パルス幅
（スレーブモード）
SCK 出力パルス幅
（マスタモード）
SOUT 出力遅延時間
（スレーブモード）
SOUT 出力遅延時間
（マスタモード）
条
tSCYC
単位
Min.
Typ.
Max.
高速発振停止時
10
―
―
μs
高速発振時
500
―
―
ns
―
―
SCK*1
―
s
高速発振停止時
4
―
―
μs
tSCYC
tSW
規 格 値
件
200
―
SCK*1
SCK*
SCK*
×0.4
×0.5
×0.6
高速発振時
―
1
ns
1
tSW
―
tSD
―
―
―
180
ns
tSD
―
―
―
80
ns
tSS
―
50
―
―
ns
tSH
―
50
―
―
ns
s
SIN 入力
セットアップ時間
（スレーブモード）
SIN 入力
ホールド時間
*1：シリアルポート 0 モードレジスタ（SIO0MOD1）のS0CK3～0 により選択されたクロック周期
tSCYC
tSW
tSW
SCK0*
tSD
tSD
SOUT0*
tSS
tSH
SIN0*
*：ポートの 2 次機能を示す。
20/24
FJDL610Q340FULL-01
ML610Q340/340
■ パッケージ外形図
（単位: mm）
表面実装型パッケージ実装上のご注意
表面実装型パッケージは、リフロー実装時の熱や保管時のパッケージの吸湿量等に大変影響を受けやすいパッケー
ジです。
したがって、リフロー実装の実施を検討される際には、その製品名、パッケージ名、ピン数、パッケージコード及び希望
されている実装条件（リフロー方法、温度、回数）、保管条件などを当社販売窓口まで必ずお問い合わせください。
本 LSI の熱抵抗値（例）について以下に示します。基板の大きさや層数により熱抵抗値（θJa）が変わります。
表 B-1
100%
ダイパッド露出部分接地面積
JEDEC
PCB
（W/L/t＝76.2/114.5/1.6（mm））
PCB Layer
4層
空冷条件
無風時（0m/sec）
熱抵抗値（θJa）
45[℃/W]
0.818[W]
チップの消費電力 PMax OutputPower 1W (5V)時
0.283[W]
チップの消費電力 PMax OutputPower 0.5W (3.3V)時
本 LSI の TjMax は 125℃です。TjMax は以下の式で表されます。
TjMax=TaMax + θJa×PMax
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FJDL610Q340FULL-01
ML610Q340/340
田付け部端子存在範囲図（参考データ）を以下に示します。
パッケージ裏面のダイパッドは、放熱のためにオープンもしくはVSS状態の基板と接続してください。
図 B-2
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FJDL610Q340FULL-01
ML610Q340/340
■ 改版履歴
ドキュメント No.
FJDL610Q340FULL-01
ページ
発行日
2010.1.7
変更内容
改版前
改版後
―
―
初版発行
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FJDL610Q340FULL-01
ML610Q340/340
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ださい。
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本資料に記載されております技術情報は、製品の代表的動作および応用回路例などを示したものであり、ラピスセミコンダク
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ありません。上記技術情報の使用に起因して紛争が発生した場合、ラピスセミコンダクタはその責任を負うものではありませ
ん。
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ど）への使用を意図しています。
本資料に掲載されております製品は、「耐放射線設計」はなされておりません。
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ラピスセミコンダクタ製品が故障した際、その影響により人身事故、火災損害等が起こらないようご使用機器でのディレーティ
ング、冗長設計、延焼防止、フェイルセーフ等の安全確保をお願いします。定格を超えたご使用や使用上の注意書が守られ
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極めて高度な信頼性が要求され、その製品の故障や誤動作が直接人命を脅かしあるいは人体に危害を及ぼすおそれのある
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て設計・製造されたものではありません。上記特定用途に使用された場合、いかなる責任もラピスセミコンダクタは負うものでは
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