RNA52A10MM データシート

データシート
RNA52A10MM
Dual CMOS system–RESET IC
R03DS0091JJ0600
(Previous code: RJJ03D0784-0500)
Rev.6.00
2014.12.19
概要
RNA52A10MM は遅延機能を持たないリセット回路と遅延機能を持つリセット回路を内蔵しており，マイ
クロプロセッサやシステム回路のリセット信号を生成します。各リセット回路の検出電圧はそれぞれ外付け
抵抗で設定することができ，内蔵基準電圧は 1.0 V です。CMOS プロセスを採用し，低消費電流 1.1 μA (typ)
を実現しています。CD 端子に容量と抵抗を接続することにより，リセット解除遅延時間を高精度に設定す
ることができます。遅延機能を持つリセット回路はマニュアルリセット MR 入力端子を備えており，“H”入
力でリセット信号を出力します。また MR 端子は内部抵抗 2 MΩでプルダウンされています。Vo1，Vo2 出力
端子はオープンドレインタイプです。
特長
•
•
•
•
•
•
•
•
•
•
•
CMOS リセット 2 回路内蔵
基準電圧
1.0 V
基準電圧精度
± 50 mV
ヒステリシス幅
6 % typ.
低消費電流
1.1 μA typ.
外付け CR による遅延時間設定機能
マニュアルリセット入力
オープンドレイン出力
8 ピン MMPAK-8 パッケージ
動作温度範囲
– 40 ∼ 85°C
発注型名
発注型名
RNA52A10MMEL
パッケージ名称
パッケージコード
パッケージ略称
テーピング略称(数量)
MMPAK-8 ピン
PLSP0008JC-A
MM
EL (3,000 個/リール)
アプリケーション
•
•
•
•
•
•
•
マイクロプロセッサの電源監視およびリセット
マイクロプロセッサの電源シーケンス制御
PC およびノート PC
プリンタ等，PC 周辺機器
デジタルカメラ，デジタルビデオカメラ，PDA
バッテリ駆動製品
無線通信システム
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RNA52A10MM
ピン配置
MR
1
8
VDD
Vo1
2
7
Vi1
Vo2
3
6
Vi2
GND
4
5
CD
現品表示
• RNA52A10MM
インデックスバンド
型名
R 0 1
YMW
Y : 年コード
(西暦年号末尾)
M : 月コード
W : 週コード
MMPAK–8
ロットナンバー
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RNA52A10MM
ブロック図および周辺回路接続例
VDD3
RL1
VDD1
RS1
Vo1
リセット回路1
Vi1
2
7
VDD4
RS2
RL2
VDD2
Vo2
リセット回路2
RS3
3
Vi2
RESET
マイコン
6
RS4
VREF
1.0V
2M
8
VDD
1
MR
5
CD
GND
4
CD
RD
VDD0
C1
【注】 1. VDD1 および VDD2 電源のリセット検出電圧と外付け分割抵抗 RS1, RS2, RS3, RS4 については以下の関係式を参考
に設定してください。
(1) VDD1 電源リセット検出電圧 = VREF×( RS1+RS2 ) / RS2
(2) VDD2 電源リセット検出電圧 = VREF×( RS3+RS4 ) / RS4
ただし，RS1, RS2, RS3, RS4 ≤ 50 kΩ の範囲で設定してください。
リセット検出電圧変動率と RS1, RS2, RS3, RS4 設定値の関係については下のグラフを参照してください。
2. 安定した動作をさせるため，周波数特性の優れたコンデンサ C1 を VDD 端子と GND 端子間にできるだけ近づ
けて接続してください。
3. 上記コンデンサ C1 は電源品質等のシステム環境に合わせて最適な値に設定してください。
リセット検出電圧変動率 [%]
リセット検出電圧変動率の分割抵抗 (RS1, RS2, RS3, RS4) 依存性
5
4
3
2
1
0
-1
0.1
1
10
100
1000
並列合成抵抗値(RS1//RS2, RS3//RS4) [KΩ]
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RNA52A10MM
動作説明図
（１）入出力対応表
MR
L
H
Vo1
Vo2
VREF
L
(VREF+VHYS)
H
L
H(TDLY0後)
Vi1, Vi2
VREF
L
(VREF+VHYS)
H
L
（２）タイミングチャート
(VREF+VHYS)
(VREF+VHYS)
VREF
Vi1, Vi2
VDD0
MR
VDD3
Vo1
TDLY0
TDLY0
TDLY0
VDD4
Vo2
絶対最大定格
項目
電源電圧 (VDD)
入力電圧 (Vi1, Vi2, MR, CD)
記号
定格値
単位
VDD
VIN
6.0
–0.3 ∼ VDD
–0.3 ∼ 6.0
V
V
V
30
mA
145
–40 ∼ 85
–55 ∼ 125
mW
°C
°C
出力電圧 (Vo1, Vo2)
VOUT
出力電流 (Vo1, Vo2)
IOUT
許容損失 Ta = 25°C（無風）
PD
動作温度
TOPR
保存温度
TSTG
【注】 許容損失については P.6 の特性曲線を参照してください。
推奨動作条件
項目
電源電圧 (VDD)
入力電圧 (Vi1, Vi2, MR, CD)
記号
Min
Max
単位
VDD
VIN
出力電圧 (Vo1, Vo2)
VOUT
1.4
0
0
5.5
VDD
5.5
V
V
V
出力電流 (Vo1, Vo2)
動作温度
IOUT
0
15
mA
TOPR
–40
85
°C
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電気的特性
(特記なき場合: Ta = 25°C)
項目
記号
Min
Typ
Max
単位
動作電圧
VDD
1.4
⎯
5.5
V
消費電流
IDD
⎯
1.1
19
μA
VREF
0.95
1.00
1.05
V
ΔVREF
VREF ⋅ΔTa
⎯
±100
⎯
VHYS
28.5
(VREF×3%)
60
(VREF×6%)
94.5
(VREF×9%)
mV
Vi1, Vi2 入力電流
IIN
⎯
0.6
2.2
μA
CD 入力閾値電圧
VDLY
VDD×0.43
VDD×0.63
VDD×0.83
V
⎯
0.05
0.15
V
基準電圧
基準電圧温度係数
(設計参考値)
Vi1, Vi2 入力
ヒステリシス電圧
ppm
°C
測定
測定条件
回路
⎯
VDD = 5.5 V
1
Vi1 = V i2 = 5.5 V
VDD = 3.3 V
2
Ta = –40 ∼ 85°C
2
VDD = 3.3 V
2
VDD = 5.5 V
3
Vi1 = V i2 = 5.5 V
VDD = 3.3 V
4
Vi1 = V i2 = 1.2 V
VDD = 1.4V,
Vo1, Vo2
IOL = 0.5 mA
VOL
出力 ”L” 電圧
5
Vi1 = V i2 = 0 V
VDD = 3.3V,
⎯
0.15
0.35
V
6
Vi1 = V i2 = 0 V
IOL = 5 mA
Vo1, Vo2
ILK
⎯
⎯
100
nA
容量 CD
不完全放電時
TDLY
1.1
11
17
ms
容量 CD
完全放電時
TDLY0
7
11
17
ms
TPLH
⎯
30
300
μs
TPHL
⎯
30
800
μs
出力リーク電流
Vo2
1
遅延時間注
Vo1
立ち上がり応答時間
Vi1 = V i2 = 1.2 V
VDD = 3.3 V
7
8
Vi2 = 0 V⇒1.2 V
CD = 0.3 μF, RD = 39 kΩ
VDD = 3.3 V
8
9
Vi1 = 0 V⇒1.2 V
VDD = 3.3 V
Vo1, Vo2
立ち下がり応答時間
MR 入力 ”L” 電圧
VIL
⎯
⎯
VDD×0.2
V
VDD×0.75
⎯
⎯
V
VDD×0.5
⎯
⎯
V
0.5
2
⎯
MΩ
VIH
”H” 電圧
VDD≧4.5V
MR 入力
プルダウン抵抗
Vi1 = Vi2 = 1.2 V⇒0 V
10
CD = 0.3 μF, RD = 39 kΩ
VDD＜4.5V
MR 入力
【注】
VDD = VO1 = VO2 = 5.5 V
RMR
VDD = 3.3 V
11
Vi1 = V i2 = 1.2 V
VDD = 3.3 V
11
Vi1 = V i2 = 1.2 V
VDD = 5.0 V
12
Vi1 = V i2 = 1.2 V
VDD = 5.5 V
13
VMR = 5.5 V
1. 容量 CD が完全に放電されて CD 端子電圧が 0[V]の状態から充電が開始された場合の遅延時間 TDLY0 の最小値は
7 ms ですが放電時間が短く 0[V]まで下がりきらない状態で充電が開始された場合の遅延時間 TDLY の最小値は
1.1 ms となります。このとき Vo2 の Low 時間 (リセット時間) の最小値も TDLY と同じく 1.1 ms となります。
詳細は P.10 の容量 CD の放電状態と遅延時間の規定を参照してください。
2. 主な特性の温度依存性については P.6 の特性曲線を参照してください。
3. 測定回路については P.8∼9 の測定回路を参照してください。
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RNA52A10MM
特性曲線
熱低減曲線
消費電流 IDD
20
消費電流 IDD [μA]
消費電力 PD [mW]
200
150
100
50
0
0
25
50
75
100
周囲温度 Ta [℃]
125
15
10
VDD = 5.5 V, Vi1 = Vi2 = 5.5 V
5
0
-50
150
-25
基準電圧 VREF
入力電流 IIN [μA]
基準電圧 VREF [V]
100
Vi1, Vi2入力電流 IIN
1.02
VDD = 3.3 V
1.00
0.98
0.96
1.5
1.0
VDD = 5.5 V, Vi1 = Vi2 = 5.5 V
0.5
0.0
-50
-25
0
25
50
周囲温度 Ta [℃]
75
100
-50
-25
0.1
VDD = 1.4 V, IOL = 0.5 mA
-25
0
25
50
周囲温度 Ta [℃]
75
遅延時間 TDLY0 [ms]
VDD = 3.3 V, IOL = 5 mA
0.2
100
VDD = 3.3 V, Vi2 = 0 ⇒ 1.2 V
!
CD = 0.3 μF, RD = 39 kΩ
15
10
5
0
-50
100
-25
立上り応答時間 TPLH
0
25
50
周囲温度 Ta [℃]
75
100
立下り応答時間 TPHL
1000
立下り応答時間 TPHL [μs]
1000
100
VDD = 3.3 V, Vi1 = 0 ⇒ 1.2 V
10
1
-50
75
20
0.3
0
-50
0
25
50
周囲温度 Ta [℃]
遅延時間 TDLY0
Vo1, Vo2出力電圧 VOL
0.4
出力"L"電圧 VOL [V]
75
2.0
1.04
立上り応答時間 TPLH [μs]
0
25
50
周囲温度 Ta [℃]
-25
0
25
50
周囲温度 Ta [℃]
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75
100
VDD = 3.3 V, Vi1 = Vi2 = 1.2 ⇒ 0 V
CD = 0.3 μF, RD = 39 KΩ
100
Vi2
10
Vi1
1
-50
-25
0
25
50
周囲温度 Ta [℃]
75
100
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RNA52A10MM
端子説明
端子
1
端子名
機能
MR
遅延機能有りリセット回路 2 のマニュアルリセット入力です。
アクティブ"H"入力で，MR 端子が"H"のとき Vo2 端子は"L"になります。
Vi2 ≥ VREF の場合，MR 端子が"H"→"L"になると設定された遅延時間 TDLY0 後に Vo2 端子は
"L"→"H"になります。MR 端子は内部抵抗 2 MΩで GND 端子にプルダウンされていますが，未使
用の場合は GND に接続することを推奨いたします。
2
Vo1
3
Vo2
4
GND
5
6
7
8
遅延機能無しリセット回路 1 のリセット信号出力端子で，オープンドレイン出力です。
プルアップ抵抗 RL1 の推奨値は 3 k ∼ 100 kΩです。Vi1 端子入力電圧が VREF より下がると"H"→
"L"になります。ヒステリシスがあるため Vi1 端子入力電圧が(VREF+VHYS)より上がると，Vo1 端子
は"L"→"H"になります。詳細は P.4 の動作説明図を参照してください。
遅延機能有りリセット回路 2 のリセット信号出力端子で，オープンドレイン出力です。
プルアップ抵抗 RL2 の推奨値は 3 k ∼ 100 kΩです。Vi2 端子入力電圧が VREF より下がると"H"→
"L"になります。ヒステリシスがあるため Vi2 端子入力電圧が(VREF+VHYS)より上がると，設定され
た遅延時間 TDLY0 後に Vo2 端子は"L"→"H"になります。詳細は P.4 の動作説明図および P.10 の容
量 CD の放電状態と遅延時間の規定を参照してください。
グラウンド (接地) 端子
CD
遅延時間 TDLY0 を設定するための抵抗 RD と容量 CD を接続します。接続例は P.2 のブロック図お
よび周辺回路接続例を参照してください。抵抗，容量と遅延時間の関係は TDLY0 = 0.94 × CD × RD
で表されます。この関係式を参考にして抵抗と容量の値を決めてください。抵抗 RD は 1 k∼1 MΩ
の範囲内のものを使用してください。また容量 CD は 1.3 μF 以下のものを使用してください。P.10
に遅延時間 TDLY0 と外付容量 CD および外付抵抗 RD の関係を示します。CD 端子から入力されるノ
イズによる誤動作を抑えるため，シュミット・トリガー・インバータを使用しています。
Vi2
遅延機能有りリセット回路 2 の電圧入力端子で，入力電圧が VREF より下がると Vo2 出力は”L”に
なります。ヒステリシス入力となっているため入力電圧が(VREF+VHYS)より上がると遅延時間 TDLY0
後に Vo2 出力は”H”になります。P.2 のブロック図および周辺回路接続例において RS3 と RS4 の抵
抗分割比により VDD2 電源のリセット検出電圧を設定します。Vi2 端子の入力電流によりリセット
検出電圧がシフトすることを抑えるため，RS3 および RS4 はその並列合成抵抗値が 25 KΩ以下と
なるように設定してください。詳細は P.3 のグラフを参照してください。また Vi2 端子と GND 端
子間に周波数特性の優れたノイズ除去用コンデンサを接続することにより，VDD2 電源ノイズによ
る誤動作を抑制することができます。
Vi1
遅延機能無しリセット回路 1 の電圧入力端子で，入力電圧が VREF より下がると Vo1 出力は”L”に
なります。ヒステリシス入力となっているため入力電圧が(VREF+VHYS)より上がると Vo1 出力は”H”
になります。P.2 のブロック図および周辺回路接続例において RS1 と RS2 の抵抗分割比により VDD1
電源のリセット検出電圧を設定します。Vi1 端子の入力電流によりリセット検出電圧がシフトする
ことを抑えるため，RS1 および RS2 はその並列合成抵抗値が 25 kΩ以下となるように設定してくだ
さい。詳細は P.3 のグラフを参照してください。また Vi1 端子と GND 端子間に周波数特性の優れ
たノイズ除去用コンデンサを接続することにより，VDD1 電源ノイズによる誤動作を抑制すること
ができます。
VDD
電源供給端子です。安定した動作をさせるため周波数特性の優れたコンデンサを VDD 端子と GND
端子間にできるだけ近づけて接続してください。またコンデンサの値は電源品質等のシステム環
境に合わせて設定してください。詳細は P.3 のブロック図および周辺回路接続例を参照してくだ
さい。
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測定回路
3 Vo2
Vi2 6
4 GND
CD 5
100 k
100 k
2 Vo1
Vi1 7
3 Vo2
Vi2 6
4 GND
CD 5
V
Vi1 7
A
3 Vo2
Vi2 6
A
4 GND
CD 5
1 MR
VDD 8
2 Vo1
Vi1 7
3 Vo2
Vi2 6
4 GND
CD 5
1.2 V
100 k
100 k
2 Vo1
5.5 V
VDD 8
3.3 V
39 k
1 MR
0.3 μ
5.5 V
100 k
4
100 k
3
VDD 8
39 k
Vi1 7
1 MR
0.3 μ
2 Vo1
3.3 V
VDD 8
5.5 V
1 MR
39 k
A
0.3 μ
5.5 V
100 k
2
100 k
1
V
CD 5
5 mA
V
Vi1 7
3 Vo2
Vi2 6
4 GND
CD 5
39 k
2 Vo1
3.3 V
4 GND
V
VDD 8
0V
Vi2 6
V
1 MR
0.3 μ
3 Vo2
5 mA
Vi1 7
1.4 V
2 Vo1
0V
VDD 8
0.3 μ
0.5 mA
V
1 MR
39k
6
0.5 mA
5
7
VDD 8
2 Vo1
Vi1 7
3 Vo2
Vi2 6
4 GND
CD 5
1.2 V
1 MR
39 k
A
0.3 μ
5.5 V
A
(次頁に続く)
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RNA52A10MM
2 Vo1
Vi1 7
3 Vo2
Vi2 6
4 GND
CD 5
0V
CD 5
VDD 8
39 k
4 GND
1 MR
0.3 μ
Vi2 6
100 k
3 Vo2
100 k
Vi1 7
3.3 V
2 Vo1
0V
VDD 8
39 k
1 MR
0.3 μ
3.3 V
100 k
9
100 k
8
3.3 V
3.3 V
1.06 V
Vi2
1.06 V
Vi1
0V
0V
TDLY0
Vo2
3.3 V
TPLH
Vo1
1.65 V
3.3 V
1.65 V
0V
0V
CD 5
3.3 V
2 Vo1
Vi1 7
3 Vo2
Vi2 6
4 GND
CD 5
V
1.0 V
Vi1, Vi2
VDD 8
3.3 V
4 GND
1 MR
1.2 V
Vi2 6
39 k
3 Vo2
0.3 μ
Vi1 7
100 k
2 Vo1
100 k
VDD 8
39 k
1 MR
0.3 μ
3.3 V
100 k
11
100 k
10
0V
3.3 V
Vo1, Vo2
TPHL
1.65V
0V
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CD 5
Vi1 7
3 Vo2
Vi2 6
4 GND
CD 5
5.5 V
2 Vo1
39 k
VDD 8
A
1.2 V
4 GND
V
1 MR
0.3 μ
Vi2 6
100 k
100 k
3 Vo2
5.5 V
Vi1 7
5.0 V
2 Vo1
1.2 V
VDD 8
0.3 μ
1 MR
39 k
100 k
13
100 k
12
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容量 CD の放電状態と遅延時間の規定
(1) MR入力信号に対する動作
MR
Vth+
Vth+
容量完全放電
CD
Vth-
Vth-
容量不完全放電
0V
TDLY
TDLY0
Vo2
(2) Vi2入力電圧に対する動作
Vi2
VREF+VHYS
VREF
VREF+VHYS
VREF
Vth+
Vth+
容量完全放電
CD
Vth-
容量不完全放電
Vth0V
TDLY
TDLY0
Vo2
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遅延時間 TDLY0 と外付容量 CD および外付抵抗 RD の関係
遅延時間 TDLY0 [ms]
1000
100
CD
=1
.0
CD
μF
.3
=0
10
3μ
F
CD
.1
=0
CD
μF
.0
=0
33
CD
1
1
10
μF
.0
=0
1μ
F
100
1000
抵抗 RD [kΩ]
外形寸法図
Package Name
MMPAK-8
JEITA Package Code
P-LSOP8-2.8 x 2.95 - 0.65
RENESAS Code
PLSP0008JC-A
Previous Code
—
Unit: mm
0.13
+0.12
-0.03
2.8 ± 0.1
4.0 ± 0.3
2.95 ± 0.2
MASS[Typ.]
0.02 g
0.6
0 to 0.1
0.65
0.1 M
0.2
+0.1
-0.05
0.3
1.1 ± 0.1
1.95
0.1
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