3.0A、超低ドロップアウト･リニア･レギュレータ

参 考 資 料
TP
S7
440
TPS74401
1
TP
www.tij.co.jp
S7
44
01
JAJS204
3.0A、超低ドロップアウト･リニア･レギュレータ
特 長
● ソフトスタート（SS）ピンによるリニア･スタート
アップ： 外付けキャパシタで出力電圧の上昇時間
を設定可能
● 全入力電圧範囲、全負荷、全温度範囲に対して1%
の精度
● 独立したバイアス電源により、0.9Vの低入力電圧
でもレギュレーション可能
● 可変出力（0.8V∼3.6V）
● 超低ドロップアウト： 3.0Aで115mV（標準）
● 出力キャパシタの種類･容量･有無によらず、安定
に動作
● 優れた過渡応答特性
● 5mm × 5mm × 1mmのQFNおよびDDPAK-7パッ
ケージで提供
● オープン･ドレインでのパワー･グッド出力
（QFNのみ）
● ハイでアクティブとなるイネーブル制御
● スタートアップ時間やシーケンス制御に特別な条件
のあるアプリケーション
● ホットスワップおよび突入電流の制御
概 要
TPS74401低ドロップアウト（LDO）リニア･レギュレータは、
さまざまなアプリケーションに対して使いやすく、非常に安定
したパワー･マネージメント･ソリューションを提供します。
ユーザが設定可能なソフトスタートにより、スタートアップ時
のキャパシタへの突入電流を低減し、入力電源に対するストレ
スを最小限に抑えます。この滑らかなソフトスタートは、各種
のプロセッサやASICに電源を供給するのに適しています。また、
イネーブル入力およびパワー･グッド出力によって、リセットIC
等を使用したシーケンス制御も容易になります。このような高
い柔軟性を利用することで、FPGAやDSPなど特別のスタート
アップ条件やシーケンス制御条件が必要なアプリケーション
用の電源を構成できます。
高精度な基準電源や誤差増幅器により、全入力電圧範囲、全
負荷、全温度範囲、かつ時間経過に対して1％の精度が得られ
アプリケーション
ます。TPS744xxシリーズは、低価格のセラミック出力キャパ
● FPGAアプリケーション
● DSPコアおよびI/O電圧
● ポスト･レギュレーションの必要なアプリケーション
シタでも安定に動作し、デバイスの仕様が–40℃∼+125℃の全
温度範囲で規定されています。TPS74401は、小型（5mm ×
5mm）のQFNパッケージであり、非常にコンパクトなソリュー
CSS = 0µF
VIN
IN
CIN
1µF
R3
EN
BIAS TPS74401
VBIAS
CBIAS
1µF
CSS
CSS = 0.0047µF
500mV/div
R1
GND
VOUT
VOUT
OUT
SS
CSS = 0.001µF
VPG
PG
COUT
FB
1.1V
R2
Optional
図 1. 標準的なアプリケーション回路
1V/div
VEN
0V
Time (1ms/div)
図 2. 起動時応答特性
すべての商標および登録商標は、それぞれの所有者に帰属します。
この資料は、Texas Instruments Incorporated（TI）が英文で記述した資料
を、皆様のご理解の一助として頂くために日本テキサス･インスツルメンツ
（日本TI）が英文から和文へ翻訳して作成したものです。
資料によっては正規英語版資料の更新に対応していないものがあります。
日本TIによる和文資料は、あくまでもTI正規英語版をご理解頂くための補
助的参考資料としてご使用下さい。
製品のご検討およびご採用にあたりましては必ず正規英語版の最新資料を
ご確認下さい。
TIおよび日本TIは、正規英語版にて更新の情報を提供しているにもかかわ
らず、更新以前の情報に基づいて発生した問題や障害等につきましては如
何なる責任も負いません。
SBVS066D 翻訳版
最新の英語版資料
http://focus.ti.com/lit/ds/symlink/tps74401.pdf
ション･サイズを実現できます。より多くの電力を消費するア
プリケーションには、DDPAK（KTW）パッケージの製品も利用
可能です。
静電気放電対策
これらのデバイスは、限定的なESD（静電破壊）保護機能を
内蔵しています。保存時または取り扱い時に、MOSゲートに
対する静電破壊を防止するために、リード線どうしを短絡して
おくか、デバイスを伝導性のフォームに入れる必要があります。
ご発注の手引き（1）
VOUT (2)
PRODUCT
TPS744xxyyyz
XX is nominal output voltage (for example, 12 = 1.2V, 15 = 1.5V, 01 = Adjustable). (3)
YYY is package designator.
Z is package quantity.
（1）最新のパッケージおよびご発注情報については、このドキュメントの巻末にある「付録：パッケージ･オプション」またはTIのWeb
サイト（www.ti.com）をご覧ください。
（2）出力電圧は、0.9V∼1.5Vの範囲内では最新のEEPROMにより50mV単位、1.5V∼3.6Vの範囲内では100mV単位で指定でき、工場で
プログラミングを行ってから出荷されますが、最小注文数量が適用されることがあります。詳細については、弊社日本TIまたは弊社
代理店までお問い合わせください。
（3）0.8V固定動作の場合は、FBをOUTに接続してください。
絶対最大定格（1）
TJ = –40°C ∼ +125°C（特に記述のない限り）。すべての電圧はGNDを基準としています。
TPS74401
単位
VIN, VBIAS input voltage range
–0.3 to +6
V
VEN enable voltage range
–0.3 to +6
V
VPG power-good voltage range
–0.3 to +6
V
VSS SS pin voltage range
–0.3 to +6
V
VFB feedback pin voltage range
VOUT output voltage range
IOUT maximum output current
–0.3 to +6
V
–0.3 to VIN + 0.3
V
Internally limited
Output short circuit duration
Indefinite
PDISS continuous total power dissipation
See Dissipation Ratings Table
TJ operating junction temperature range
–40 to +125
°C
TSTG storage junction temperature range
–55 to +150
°C
（1）絶対最大定格以上のストレスは、致命的なダメージを製品に与えることがあります。これらの値は最大定格のみについて示したもの
であり、この状態での本製品の機能動作については言及しておりません。絶対最大定格の状態に長時間置くと、本製品の信頼性に影
響を与えることがあります。
定格消費電力
パッケージ
θJA
θJC
TA < +25°C
電力定格
DERATING FACTOR
ABOVE TA = +25°C
RGW (QFN) (1)
36.5°C/W
4.05°C/W
2.74W
27.4mW/°C
18.8°C/W
2.32°C/W
5.32W
53.2mW/°C
KTW
(DDPAK) (2)
（1）PCBレイアウトの説明については、図32を参照してください。
（2）PCBレイアウトの説明については、図35を参照してください。
2
電気的特性
VEN = 1.1V、VIN = VOUT + 0.3V、CIN = CBIAS = 0.1µF、COUT = 10µF、IOUT = 50mA、VBIAS = 5.0V、
TJ = –40°C∼+125°C（特に記述のない限り）。標準値はTJ = 25°Cでの値です。
TPS74401
パラメータ
テスト条件
MIN
VIN
Input voltage range
VBIAS
Bias pin voltage range
VREF
Internal reference (Adj.)
TJ = +25°C
0.796
Output voltage range
VIN = 5V, IOUT = 1.5A, VBIAS = 5V
VREF
Accuracy (1)
2.97V ≤ VBIAS ≤ 5.25V, 50mA ≤ IOUT ≤ 3.0A
VOUT
0.8
単位
5.5
V
5.25
V
0.804
V
3.6
V
%
±0.2
+1
0.0005
0.05
VOUT (NOM) + 0.3 ≤ VIN ≤ 5.5V, DDPAK
0.0005
0.06
0mA ≤ IOUT ≤ 50mA
0.013
50mA ≤ IOUT ≤ 3.0A
0.03
IOUT = 3.0A, VBIAS – VOUT (NOM) ≥ 1.62V, QFN
115
195
VIN dropout voltage (2)
IOUT = 3.0A, VBIAS – VOUT (NOM) ≥ 1.62V,
DDPAK
120
240
VBIAS dropout voltage (2)
IOUT = 3.0A, VIN = VBIAS
Line regulation
VOUT/IOUT
Load regulation
ICL
2.375
MAX
VOUT (NOM) + 0.3 ≤ VIN ≤ 5.5V, QFN
VOUT/VIN
VDO
TYP
VOUT + VDO
Current limit
–1
%/V
%/mA
%/A
1.62
VOUT = 80% × VOUT (NOM), QFN
3.8
6.0
VOUT = 80% × VOUT (NOM), DDPAK
3.5
6.0
mV
V
A
IBIAS
Bias pin current
IOUT = 0mA to 3.0A
2
4
mA
ISHDN
Shutdown supply current
(VIN)
VEN ≤ 0.4V
1
100
µA
IFB
Feedback pin current (3)
IOUT = 50mA to 3.0A
95
250
nA
Power-supply rejection
(VIN to VOUT)
PSRR
Power-supply rejection
(VBIAS to VOUT)
–250
1kHz, IOUT = 1.5A, VIN = 1.8V, VOUT = 1.5V
73
800kHz, IOUT = 1.5A, VIN = 1.8V,
VOUT = 1.5V
42
1kHz, IOUT = 1.5A, VIN = 1.8V, VOUT = 1.5V
62
800kHz, IOUT = 1.5A, VIN = 1.8V,
VOUT = 1.5V
50
Noise
Output noise voltage
100Hz to 100kHz, IOUT = 1.5A,
CSS = 0.001µF
VTRAN
%VOUT droop during load
transient
IOUT = 100mA to 3.0A at 1A/µs, COUT = 0µF
dB
dB
16 × VOUT
µVRMS
4
%VOUT
µs
tSTR
Minimum startup time
IOUT = 1.5A, CSS = open
ISS
Soft-start charging current
VSS = 0.4V
VEN, HI
Enable input high level
1.1
VEN, LO
Enable input low level
0
VEN, HYS
Enable pin hysteresis
50
mV
VEN, DG
Enable pin deglitch time
20
µs
IEN
Enable pin current
VEN = 5V
VIT
PG trip threshold
VOUT decreasing
VHYS
PG trip hysteresis
VPG,
IPG,
LO
LKG
IPG = 1mA (sinking), VOUT < VIT
PG leakage current
VPG = 5.25V, VOUT > VIT
Operating junction
temperature
TSD
Thermal shutdown
temperature
86.5
0.73
1
µA
5.5
V
0.4
V
0.1
1
µA
90
93.5
%VOUT
3
PG output low voltage
TJ
100
0.5
0.03
–40
Shutdown, temperature increasing
+155
Reset, temperature decreasing
+140
%VOUT
0.3
V
1
µA
+125
°C
°C
（1）可変電圧製品は0.8Vでテストしてあります。外付け抵抗の公差は考慮しておりません。
（2）ドロップアウトの定義は、VOUTが公称値より2%電圧が低下するまで入力電圧を低下させた時の、入力とVOUTとの電位差です。
（3）IFBの電流はデバイスから出る方向です。
3
ブロック図
IN
Current
Limit
BIAS
UVLO
OUT
VOUT
Thermal
Limit
0.73µA
R1
SS
CSS
Soft-Start
Discharge
VOUT = 0.8 x (1 +
0.8V
Reference
FB
PG
Hysteresis
and De-Glitch
EN
R2
0.9V × VREF
GND
(1)
R1 (kΩ)
R2 (kΩ)
VOUT (V)
Short
Open
0.8
0.619
4.99
0.9
1.13
4.53
1.0
1.37
4.42
1.05
1.87
4.99
1.1
2.49
4.99
1.2
4.12
4.75
1.5
3.57
2.87
1.8
3.57
1.69
2.5
3.57
1.15
3.3
VOUT = 0.8 × (1 + R1/R2)
表 1. 出力電圧設定のための標準的な精度1％の抵抗値（1）
(1)
CSS
SOFT-START TIME
Open
0.1ms
470pF
0.5ms
1000pF
1ms
4700pF
5ms
0.01µF
10ms
0.015µF
16ms
tSS(s) = 0.8 × CSS(F)/7.3 × 10–7
表 2. ソフトスタート時間設定のための標準的なキャパシタ値（1）
4
R1
)
R2
IN
NC
NC
NC
OUT
5
4
3
2
1
5 × 5 QFN (RGW)
Package – Top View
7-Lead
DDPAK (KTW)
Surface-Mount
IN
6
20
OUT
IN
7
19
OUT
IN
8
18
OUT
PG
9
17
NC
BIAS
10
16
FB
1 2 3 4 5 6 7
15
SS
OUT IN EN
FB GND BIAS
SS
13
NC
14
12
GND
NC
11
EN
TPS74401
GND
ピン説明
説 明
NAME
KTW (DDPAK)
RGW (QFN)
IN
5
5–8
EN
7
11
SS
1
15
ソフトスタート･ピン。このピンとグランドの間に接続したキャパシタでスタートアップ時
間を設定します。このピンがフローティングの場合、レギュレータ出力のソフトスタート
上昇時間は標準で100µsです。
BIAS
6
10
誤差増幅器、リファレンスおよび内部制御回路用のバイアス入力電圧。
デバイスへの非レギュレーション電源入力。
イネーブル･ピン。このピンを“ハイ”にすると、レギュレータがイネーブルとなります。
このピンを“ロー”にすると、レギュレータはシャットダウン･モードになります。この
ピンはフローティングのままにしないでください。
PG
N/A
9
パワー･グッド（PG）は、オープン･ドレインのアクティブ･ハイ出力で、VOUTの出力状態を
示しています。VOUTがPGのスレッショルド電圧を上回ると、PGピンはHIインピーダン
ス状態になります。VOUTがこのスレッショルド電圧を下回ると、ピンはLOWインピーダン
ス状態になります。10kΩ∼1MΩのプルアップ抵抗をこのピンと電源（max. 5.5V）の間に接
続してください。電源は入力電圧より高くても問題ありません。一方、出力のモニタリン
グが必要なければ、PGピンはフローティングのままにできます。
FB
2
16
このピンはフィードバックピンであり、出力電圧をセットする外付けの分圧抵抗の中点に
接続されます。このピンはフローティングのままにしないでください。
OUT
3
1, 18–20
NC
N/A
2–4, 13, 14, 17
GND
4
12
PAD/TAB
レギュレーションされた出力電圧端子。このピンには安定化のためのキャパシタは不要です。
接続なし。このピンはフローティングのままにするか、または部品面パターンへの熱接点を
改善するためにGNDに接続できます。
グランド
熱特性を向上するためグランド･プレーンに半田付けしてください。
5
代表的特性
TJ = +25℃、VOUT = 1.5V、VIN = VOUT(TYP) + 0.3V、VBIAS = 3.3V、IOUT = 50mA、CIN = 1µF、CBIAS = 1µF、CSS = 0.01µF、COUT = 10µF
（特に記述のない限り）
LOAD REGULATION
1.0
LOAD REGULATION
0.050
Referred to IOUT = 50mA
0.9
Referred to IOUT = 50mA
0.025
0.8
0.6
Change in VOUT (%)
Change in VOUT (%)
0.7
−40°C
0.5
0.4
+25°C
0.3
0.2
0.1
+125°C
0
0
−0.025
+25°C
−0.050
−40°C
−0.075
+125°C
−0.100
−0.125
−0.150
−0.1
0
10
20
30
40
50
50
500
1000
IOUT (mA)
1500
2000
2500
3000
IOUT (mA)
図3
図4
LINE REGULATION
VIN DROPOUT VOLTAGE vs
IOUT AND TEMPERATURE (TJ )
0.05
200
0.04
0.02
Dropout Voltage (mV)
Change in VOUT (%)
0.03
TJ = −40°C
0.01
0
−0.01
TJ = +25°C
TJ = +125°C
−0.02
−0.03
150
+125°C
100
50
−40°C
−0.04
−0.05
0
0
0.5
1.0
1.5
2.0
2.5
3.0
3.5
4.0
4.5
0
500
1000
VIN − VOUT (V)
2000
2500
図5
図6
VIN DROPOUT VOLTAGE vs
VBIAS – VOUT AND TEMPERATURE (TJ )
VIN DROPOUT VOLTAGE vs
VBIAS – VOUT AND TEMPERATURE (TJ )
200
IOUT = 3.0A
160
Dropout Voltage (mV)
+125°C
200
+25°C
150
3000
IOUT = 1.5A
180
250
Dropout Voltage (mV)
1500
IOUT (mA)
300
100
140
120
+125°C
100
+25°C
80
60
40
50
−40°C
−40°C
20
0
0
0.9
1.4
1.9
2.4
2.9
VBIAS − VOUT (V)
図7
6
+25°C
3.4
3.9
0.9
1.4
1.9
2.4
2.9
VBIAS − VOUT (V)
図8
3.4
3.9
代表的特性
TJ = +25℃、VOUT = 1.5V、VIN = VOUT(TYP) + 0.3V、VBIAS = 3.3V、IOUT = 50mA、CIN = 1µF、CBIAS = 1µF、CSS = 0.01µF、COUT = 10µF
（特に記述のない限り）
VBIAS DROPOUT VOLTAGE vs
IOUT AND TEMPERATURE (TJ )
1400
+125°C
1200
Power-Supply Rejection Ratio (dB)
VIN = VBIAS
1300
Dropout Voltage (mV)
VBIAS PSRR vs FREQUENCY
80
+25°C
1100
1000
−40°C
900
800
700
600
IOUT = 3.0A
70
60
50
40
30
20
10
0
500
0
500
1000
1500
2000
2500
3000
10
100
図9
図 10
60
50
40
30
20
COUT = 0µF
10
Power-Supply Rejection Ratio (dB)
Power-Supply Rejection Ratio (dB)
COUT = 100µF C
OUT = 10µF
70
100
1k
10k
100k
80
70
COUT = 100µF
60
COUT = 10µF
50
40
30
20
10
COUT = 0µF
1M
10
10M
100k
図 12
COUT = 10µF
30
20
10
COUT = 0µF
0
10M
90
Power-Supply Rejection Ratio (dB)
COUT = 100µF
40
1M
VIN PSRR vs VIN – VOUT
70
50
10k
図 11
80
60
1k
Frequency (Hz)
VIN = 1.8, VOUT = 1.5V, IOUT = 3A
90
100
Frequency (Hz)
VIN PSRR vs FREQUENCY
100
10M
VIN = 1.8, VOUT = 1.5V, IOUT = 1.5A
90
0
0
10
1M
VIN PSRR vs FREQUENCY
VIN = 1.8, VOUT = 1.5V, IOUT = 100mA
80
100k
Frequency (Hz)
100
90
10k
IOUT (mA)
VIN PSRR vs FREQUENCY
100
Power-Supply Rejection Ratio (dB)
1k
1kHz
80
70
700kHz
60
50
40
300kHz
30
100kHz
20
COUT = 22µF
IOUT = 1.5A
10
0
10
100
1k
10k
100k
1M
10M
0
0.25 0.50 0.75 1.00 1.25 1.50 1.75 2.00 2.25 2.50
Frequency (Hz)
VIN − VOUT (V)
図 13
図 14
7
代表的特性
TJ = +25℃、VOUT = 1.5V、VIN = VOUT(TYP) + 0.3V、VBIAS = 3.3V、IOUT = 50mA、CIN = 1µF、CBIAS = 1µF、CSS = 0.01µF、COUT = 10µF
（特に記述のない限り）
Output Spectral Noise Density (µV/√Hz)
SPECTRAL NOISE DENSITY
1
LOAD TRANSIENT RESPONSE
IOUT = 3A
VOUT = 1.1V
50mV/div
50mV/div
CSS = 1nF
50mV/div
CSS = 0nF
COUT = 2 x 470µF (OSCON)
COUT = 100µF Cer.
COUT = 10µF Cer.
0.1
50mV/div
COUT = 0µF
CSS = 10nF
2A/div
100mA
0.01
100
10mV/div
10mV/div
1k
10k
100k
Frequency (Hz)
Time (50µs/div)
図 15
図 16
VBIAS LINE TRANSIENT (3A)
VIN LINE TRANSIENT (3A)
COUT = 2 x 470µF
COUT = 2 x 470µF (OSCON)
COUT = 100µF (Cer.)
10mV/div
COUT = 10µF (Cer.)
10mV/div
10mV/div
COUT = 100µF (Cer.)
COUT = 10µF (Cer.)
COUT = 0µF
10mV/div
COUT = 0µF
2.5V
4.3V
1V/µs
1V/µs
500mV/div
500mV/div
3.3V
1.5V
Time (50µs/div)
Time (50µs/div)
図 17
図 18
TURN-ON RESPONSE
POWER-UP/POWER-DOWN
CSS = 0µF
CSS = 0.001µF
VOUT
CSS = 0.0047µF
VIN = VBIAS = VEN
1V/div
500mV/div
1.1V
1V/div
VOUT = 1.2V
(OSCON)
10mV/div
10mV/div
8
3.0A
1A/µs
VPG (500mV/div)
VEN
VOUT
0V
Time (1ms/div)
Time (20ms/div)
図 19
図 20
代表的特性
TJ = +25℃、VOUT = 1.5V、VIN = VOUT(TYP) + 0.3V、VBIAS = 3.3V、IOUT = 50mA、CIN = 1µF、CBIAS = 1µF、CSS = 0.01µF、COUT = 10µF
（特に記述のない限り）
IBIAS vs IOUT AND TEMPERATURE
IBIAS vs VBIAS AND VOUT
2.85
3.0
+125°C
2.8
TJ = +125°C
2.6
2.45
Bias Current (mA)
Bias Current (mA)
2.65
2.25
2.05
+25°C
1.85
1.65
−40°C
2.4
2.2
2.0
TJ = +25°C
1.8
1.6
TJ = −40°C
1.4
1.45
1.2
1.25
1.0
0
500
1000
1500
2000
2500
3000
2.0
2.5
3.0
3.5
4.0
4.5
IOUT (mA)
VBIAS (V)
図 21
図 22
IBIAS SHUTDOWN vs TEMPERATURE
SOFT-START CHARGING CURRENT (ISS)
vs TEMPERATURE
0.45
5.0
765
0.40
VBIAS = 2.375V
750
735
0.30
VBIAS = 5.5V
0.25
ISS (nA)
Bias Current (µA)
0.35
0.20
720
705
0.15
0.10
690
0.05
675
0
−40
−20
0
20
40
60
80
100
−40
120
−20
0
図 23
20
40
60
80
100
120
図 24
LOW-LEVEL PG VOLTAGE vs PG CURRENT
OUTPUT SHORT-CIRCUIT RECOVERY
VOL Low-Level PG Voltage (V)
1.0
VOUT = 0.8V
0.9
0.8
0.7
0.6
IOUT
1A/div
0.5
VOUT
50mV/div
Output Shorted
0.4
0.3
0.2
0.1
Output Open
0
0
2
4
6
8
10
12
PG Current (mA)
Time (20µs/div)
図 25
図 26
9
入力、出力およびバイアスのキャパシタ要件
アプリケーション情報
TPS74401は、新世代の超低ドロップアウト･レギュレータの
このデバイスは、安定性確保のための出力キャパシタを必要
ファミリーであり、ソフトスタートおよびトラッキング機能を
としませんが、出力キャパシタを設ける場合であっても、出力
備えています。このレギュレータは、すべての内部制御回路へ
キャパシタのタイプや容量値によらず、すべてが利用可能で、
の電源供給に低電流のバイアス入力を使用するので、Nch-MOS-
安定に動作するよう設計されています。また、複数の並列キャ
FETは非常に低い入力電圧と出力電圧のレギュレーションを行
パシタでも安定に動作します。
INピンおよびBIASピンで必要な容量は、入力電源のインピー
うことができます。
Nch-MOSFETを使用しているため、多くのアプリケーション
ダンスに大きく依存しています。入力の配線によるインダクタン
に対していくつかの大きな利点があります。Pch-MOSFETを使
スを打ち消すには、VINおよびVBIASに少なくとも1µFのキャパ
用したデバイスと異なり、出力キャパシタはループ安定性にほ
シタを使用することを推奨します。VINとVBIASが同じ電源に接
とんど影響を及ぼしません。この構造により、TPS74401は出
続されている場合は、VBIASに少なくとも4.7µFのキャパシタを
力キャパシタの種類だけでなく、出力キャパシタの有無にも関
使用することを推奨します。入力には高品質で低ESRのキャパ
係なく安定した動作が可能です。過渡応答に関しても、特に低
シタを使用してください。セラミック･キャパシタのX5Rおよび
VINのアプリケーションに対しては、Pch-MOSFETを使用した
X7Rを推奨します。最適な性能を得るには、これらのキャパシ
場合より優れています。
タをピンにできるだけ近づけて配置する必要があります。
TPS74401には起動時間を設定可能な電圧制御型ソフトスター
ト回路が備わっており、スムーズで一定のスタートアップを行
い、大きな容量性負荷による起動時の突入電流を制限します。
過渡応答
TPS74401は、出力キャパシタを使用しないほとんどのアプ
パワー･グッド（PG）出力は、電源のモニタリングと他の電源の
リケーションで過渡応答が5％以内になるよう設計されていま
シーケンス制御のために利用できます。ヒステリシスおよびデ
す。しかし場合によっては、この過渡応答が入力電源の過渡応
グリッジ機能を持つイネーブル（EN）ピンによって、ゆっくり
答によって制限を受けることがあります。この制限は、特に入
上昇する信号をデバイスのシーケンス制御のために使用できま
力と出力の差が300mV未満のアプリケーションで生じます。こ
す。また、低入力電圧および低出力電圧特性により、プロセッ
の場合は、入力容量を大きくすると、出力容量を増やすよりずっ
サを使ったシステム等で多く見られる複数の電源電圧の要求に対
と大きく過渡応答特性を改善できます。入力電圧が一定のとき
して、安価で設計しやすい高効率のリニア･レギュレーションを
は、出力容量を大きくすると、出力電圧の回復時間が若干延び
実現できます。
ることと引き替えに過渡時のアンダーシュートとオーバーシュー
図27は、TPS74401可変出力電圧製品の標準的なアプリケー
ション回路です。
トが低減します。「代表的特性」の図16を参照してください。
TPS74401は出力キャパシタがなくても安定しているので、多
図27で示す式を使用すれば、R 1 およびR 2 を任意の出力電圧
くのアプリケーションではLDOの出力にほとんど容量が不要と
に対して求めることができます。一般的な出力電圧の抵抗値の
なります。これらのアプリケーションでは、電源の供給を受け
例については表1を参照してください。最高の電圧精度を得る
るデバイスが持つバイパスコンデンサによりアプリケーション
には、R2 を4.99kΩ以下にしてください。
の過渡要求を十分に満たすと考えられます。この設計ではLDO
出力に高価な高容量のキャパシタを使用する必要がなくなり、
トータルのソリューション･コストが下がります。
VIN
IN
CIN
1µ F
R3
BIAS TPS74401
VBIAS
VOUT
OUT
R1
SS
CBIAS
1µ F
VPG
PG
EN
FB
GND
CSS
COUT
Optional
R2
VOUT = 0.8 ×
(
1+
R1
R2
)
図 27. TPS74401（可変）の標準的なアプリケーション回路
10
ドロップアウト電圧
VIN
TPS74401は、業界でトップクラスの低ドロップアウト電圧性
能を持ち、大電流で低入力電圧/低出力電圧のアプリケーション
BIAS
IN
に適しています。この超低ドロップアウトによってTPS74401は
DC/DCコンバータの代わりに使用でき、しかも高効率を達成
Reference
します。この効率を利用して、ユーザはアプリケーション用の
VBIAS = 3.3V ± 5%
VIN = 3.3V ± 5%
VOUT = 1.5V
IOUT = 1.5A
Efficiency = 45%
OUT
電源構成を見直し、最も小規模･単純･低価格のソリューション
VOUT
を実現することができます。
TPS74401でのドロップアウト電圧には2種類のスペックがあ
ります。1つは、VINドロップアウト電圧と呼ばれ、低ドロップ
FB
Simplified Block Diagram
アウトを達成するために外部からバイアス電圧を印加する設計
時のスペックです（図28を参照）。このスペックは、V BIAS が
VOUTより少なくとも1.62V高いことを想定しています。これは、
図 29. 補助バイアスのない、TPS74401の代表的アプリケーション
VOUT = 1.5Vで誤差が–5％の3.3VがVBAISに電源供給されている
ケースです。V BIAS が3.3V × 0.95より高い場合またはV OUT が
1.5Vより低い場合、VINドロップアウト電圧は規定値よりも小
さくなります。
プログラミング可能なソフトスタート
TPS74401には、外付けのキャパシタ（CSS）で設定される、プ
ログラミング可能な電圧制御型の滑らかなソフトスタート機能
を備えています。FPGA、DSPまたはその他のプロセッサ類に
BIAS
Reference
IN
VBIAS = 5V ± 5%
VIN = 1.8V
VOUT = 1.5V
IOUT = 1.5A
Efficiency = 83%
OUT
電源を供給したときに、この機能が電源投入時の初期化の際の
問題を除いてくれます。そのため、この機能は、多くのアプリ
ケーションで重要となります。また、出力電圧上昇を制御するこ
とでスタートアップ時にピーク突入電流を減らし、それによって
入力電源バスでのスタートアップ時の過渡変化を最小に抑える
VOUT
ことができます。
リニアで滑らかなソフトスタートを達成するために、
FB
Simplified Block Diagram
TPS74401の誤差増幅器は、ソフトスタート用外付けキャパシタ
の電圧が内部リファレンスより高くなるまでその電圧上昇に追
随します。ソフトスタートの上昇時間は、ソフトスタート充電
図 28. 補助バイアス･レールを使用する、
TPS74401の代表的アプリケーション
もう1つの仕様は、VBIASドロップアウト仕様と呼ばれ、INと
電流（ISS）、ソフトスタート用容量（CSS）および内部リファレン
ス電圧（VREF）に依存し、式1で求められます。
t SS =
(V
REF
× CSS
)
(1)
I SS
BIASを接続して使用する設計時のスペックです（図29を参照）。
このオプションによって、TPS74401は、補助バイアス電圧が利
大容量出力キャパシタを使用する場合は、デバイスの電流制
用できないアプリケーションおよび低ドロップアウトを要求さ
限（ICL）と出力キャパシタの容量によってスタートアップ時間が
れないアプリケーションで使用できます。これらのアプリケー
設定されることがあります。この場合、スタートアップ時間は
ションではドロップアウトはBIASによって制限を受けます。
式2で与えられます。
なぜならVBIASはパスFETのゲートをドライブする必要があり、
VOUTより1.4V高くなければならないからです。
t SSCL =
(V
OUT(NOM)
)
× COUT
I CL(MIN)
(2)
ここで、VOUT(NOM)はユーザが設定した出力電圧の公称値、
COUTは出力容量、ICL(MIN)はデバイスに対する電流制限の最小値
です。滑らかなスタートアップを要求されるアプリケーション
では、式1で与えられるソフトスタート時間を式2より長く設定
する必要があります。
11
ソフトスタート用に推奨するキャパシタの最大値は0.015µF
です。確かに、ソフトスタート用により大きなキャパシタも使
用でき、またそれがデバイスの性能を損なうことはありません
が、再イネーブルされたときにソフトスタート用キャパシタの
放電回路がそのキャパシタを十分に放電できないことがあるか
らです。0.015µFより大きなキャパシタをソフトスタート用に
使うと、イネーブル･ピンが高速でパルス駆動され、かつデバ
イスの出力電圧がグランド電位からソフトスタートする必要が
あるようなアプリケーションでは、問題となる場合があります。
CSSはリーク電流の少ないものでなければなりません。誘電体
材料として好ましいのはX7R、X5R、C0Gなどです。ソフトス
出力ノイズ
TPS74401は、ソフトスタート用キャパシタを使用すると、
出力ノイズレベルが非常に小さくなります。ソフトスタート･サ
イクルが終わると、ソフトスタート用キャパシタは内部リファ
レンス用のフィルタとして働きます。0.001µFのソフトスタート
用キャパシタを使用することによって、出力ノイズは半減され、
1.2Vの出力（100Hz∼100kHz）に対しておよそ19µVRMSになりま
す。出力ノイズのほとんどは内部リファレンス回路で発生する
ので、ノイズは設定された出力電圧の関数となります。
0.001µFのソフトスタート用キャパシタではRMSノイズは式3で
与えられます。
タート用キャパシタの推奨値については、表2を参照してくだ
さい。
(
)
V N µVRMS = 16
シーケンス制御の要件
(
µ V RMS
V
)
× V OUT(V)
(3)
TPS74401の低出力ノイズ性能は、トランシーバやPLLなどの
VIN、VBIAS、VENをどの順序でシーケンス制御してもデバイス
ノイズに弱い回路に適しています。
が損傷を受けることはありません。ただし、意図したとおりに
ソフトスタート機能が働くためには、次のシーケンス制御ルー
ルが守られなければなりません。つまり、VINおよびVBIASが印
加された後にデバイスをイネーブルにする必要があるというも
のです。これはプロセッサまたは電源監視ICからのデジタル出
力を使用することで実現できます。図30に示すような外付けの
RC回路からのアナログ信号により、VINおよびVBIASが規定電
圧に達するよりはるかに遅い遅延信号を作る事により動作させ
る事もできます。
イネーブル/シャットダウン
イネーブル（EN）ピンはアクティブ･ハイであり、標準的な
デジタル･シグナリング･レベルと互換性があります。V EN が
0.4Vを下回るとレギュレータはオフになり、VENが1.1Vを上回
るとレギュレータはオンになります。多くのレギュレータと異
なり、イネーブル回路はヒステリシスを持っており、比較的上
昇が遅いアナログ信号による制御に対しても誤動作しないよう
になっています。この構成により、ENピンに他の電源出力を
接続することでTPS74401をイネーブルにする事ができます。
イネーブル回路には標準で50mVのヒステリシスとデグリッジ
VIN
IN
CIN
1 µF
VOUT
OUT
R1
BIAS TPS74401
FB
CBIAS
1 µF
EN
GND
C
繰り返しが生じないように設計されています。
イネーブルのスレッシュホールド電圧の標準値は0.8Vですが、
R2
R
VBIAS
回路があり、VEN信号上の小さな電圧変動で起きるオンオフの
SS
CSS
温度とプロセスのばらつきで変動します。温度によるばらつき
は約–1mV/℃です。したがって、プロセスによるばらつきがイ
ネーブル･スレッシュホールドのばらつきのほとんどを占める
ことになります。精密なオン･タイミングが必要な場合は、上
図 30. イネーブルにRC回路を使用するソフトスタート遅延
昇の速い信号をTPS74401のイネーブルに使用してください。
ENを使用しない場合、それをINまたはBIASのどちらかに接
続できます。ENをINに接続する場合は、入力に接続されてい
INおよびBIASの供給後にデバイスをイネーブルにする信号
がない場合は、ほとんどのアプリケーションでは単にENをIN
に接続するだけで構いません。しかしこれには条件があり、
る最大のキャパシタにできるだけ近い箇所で接続してくださ
い。これは、イネーブル回路がトリガされることにより発生す
るライン上での電圧降下を防止する為です。
VINが1.1V以上で、かつVINとVBIASの電圧上昇が設定されたソ
フトスタートによる電圧上昇より速くなければなりません。設
定されたソフトスタート時間より入力電源の上昇が遅い場合、
設定した出力電圧に到達するまでは、出力は、VIN電位からド
ロップアウト電圧をマイナスした値になります。ENがBIASに
パワー･グッド（QFNパッケージのみ）
パワー･グッド（PG）ピンは、オープン･ドレイン出力であり、
外付けのプルアップ抵抗を介して5.5V以下の任意の電源に接続
接続されている場合、VBIASよりVINが先に立ち上がっているか
できます。このピンの出力が有効となるには、VBIASは少なく
ぎり、デバイスはプログラムされたとおりにソフトスタートし
とも1.1Vはなければなりません。PG出力は、V OUT がV IT +
ます。VINが印加される前にVBIASおよびVENが存在し、かつ設
VHYSを上回る時に高インピーダンスとなります。VOUTがVITよ
定されたソフトスタート時間が過ぎてしまった場合、VOUTは
り低下またはVBIASが1.9Vより低下すると、このオープン･ドレ
単にVINに追随して上昇します。
イン出力はオンになり、PG出力を“ロー”にします。PGは、
12
デバイスがディスエーブルのときにもアクティブになりま
す。PG用のプルアップ抵抗は10kΩ∼1MΩの範囲にしてくださ
い。PGはQFNパッケージにのみあります。出力電圧のモニタ
リングが不要の場合、PGはフローティングのままにできます。
レイアウトに関する推奨事項と消費電力
レイアウトを最適化することで、過渡性能、PSRRおよびノ
イズ特性を大きく向上させることができます。負荷が過渡状態
の時、デバイス入力での電圧降下を最小限に抑えるには、INお
よびBIASのキャパシタをできるだけデバイスの近くで接続す
内部電流制限
TPS74401は、工場で調整済みの高精度電流制限機能を備え
ており、温度および入力電圧に対してフラットな特性を示しま
す。この電流制限回路は、最大3.5Aのサージ電流が供給可能で、
かつ、レギュレーションを維持することが可能となっています。
電流制限は約10µsで応答し、短絡時には電流を減少させます。
短絡状態からの回復は適切に制御されており、負荷が取り除か
れたときの出力のオーバーシュートはほとんど生じません。短
絡からの回復性能については、「代表的特性」の図26を参照し
てください。
TPS74401の内部電流制限保護回路は、過負荷状態に対する
保護用に設計されています。デバイスの定格電流を上回る動作
を許容するためのものではありません。定格電流を上回って
TPS74401を使用し続けるとデバイスの信頼性が損なわれます。
過熱保護
る必要があります。このキャパシタは、入力電源の寄生インダ
クタンスおよび寄生抵抗の影響を最小限に抑える働きもするの
で、安定性の向上につながります。最適な過渡性能および出力
電圧精度を得るには、図27に示すR1の上端を負荷にできるだけ
近くで接続してください。BIASをINに接続する場合は、BIASを
入力電源の電圧検知点にできるだけ近くで接続するよう推奨し
ます。このように接続すると、過渡状態でのBIAS上の電圧降
下を最小限に抑えることができ、また、電源投入時の応答特性
も改善できます。
デバイスの消費電力とデバイスのタブやパッドが接続される
サーマル･プレーンの適切なサイズを知ることは、サーマル･シ
ャットダウンを避け、動作の信頼性を高めるには、非常に重要
なこととなります。デバイスの消費電力は入力電圧と負荷の状
態に依存し、式4で求められます。
P D = ( VIN – VOUT) × I OUT
(4)
過熱保護は、接合部温度が約+155℃に上昇すると出力をディ
消費電力を最小限に抑え、効率を高めるには、要求される出
スエーブルしてデバイスの温度を下げます。接合部温度が約
力電圧レギュレーションを達成するのに必要な最低入力電圧値
+140℃まで下がると、出力回路は再びイネーブルとなります。
を守りつつ、その入力電圧をできるだけ低くすることによって
消費電力、熱抵抗および周囲温度の条件により、過熱保護回路
実現することができます。
はオン/オフのサイクル動作となります。このサイクル動作に
QFN（RGW）パッケージおよびDDPAK（KTW）パッケージの、
よりレギュレータの消費電力が制限され、過熱による損傷から
熱の主要な伝導路は、露出したパッドまたはタブを経由してプ
デバイスを保護します。
リント基板（PCB）に逃がす経路となります。パッドやタブは
過熱保護回路がアクティブになるということは、消費電力が
グランドに接続することもフローティングのままにすることも
多すぎるかヒートシンクが不十分ということです。動作の信頼
できますが、デバイスの過熱を防ぐには、PCBの十分に大きな
性を高めるには、接合部温度は最大125℃に制限してください。
銅箔パターンにはんだ付けしてください。許容される接合部と
設計全体（ヒートシンクを含む）における安全性の余裕度を評
周辺との間の最大熱抵抗は、最大周囲温度、最大デバイス接合
価するには、ワーストケースの最大負荷および信号条件で機器
部温度およびデバイスの消費電力に依存し、式5で計算できます。
を動作させた状態で、過熱保護が作動するまで周囲温度を徐々
に高くしていきます。良好な信頼性を得るには、アプリケー
ションの最大想定周囲温度よりも30℃以上上昇した場合に過熱
R θJA =
( +125°C
– TA )
PD
(5)
保護が作動するように設計するのが適切です。この状態という
のは、最大想定周囲温度およびワーストケース負荷での接合部
温度が125℃となっていることを示しています。
TPS74401の内部保護回路は、過負荷状態に対して保護する
ヒートシンクとして利用するのに必要なPCBの銅箔パターン
の最小サイズは、最大RθJAおよびシステムの空気流量をもとに、
図31∼図35を使用して求められます。
ように設計されています。これは、適切なヒートシンクの代わ
りとなるよう意図されたものではありません。TPS74401を過熱
保護が動作する状態で使用し続けると、信頼性が損なわれます。
13
PCB Top View
PCB Cross Section
TJ
RθJC
TC
RθCS
0.062in.
TS
RθSA
4-layer. 0.062” FR4
Vias are 0.012” diameter, plated
Top/Bottom layers are 2 oz. copper
Inner layers are 1 oz. copper
TA
RθJA = RθJC + RθCS + RθSA
55
50
0 LFM
θJA (°C/W)
45
40
150 LFM
35
250 LFM
30
25
0
0.5
1.0
1.5
2.0
2.5
3.0
3.5
2
Area (in )
図 31. PCBレイアウトおよび対応するR θJAデータ（サーマル･パッドの下にビアなし）
14
4.0
4.5
PCB Top View
PCB Cross Section
TJ
RθJC
TC
RθCS
0.062in.
TS
RθSA
4-layer. 0.062” FR4
Vias are 0.012” diameter, plated
Top/Bottom layers are 2 oz. copper
Inner layers are 1 oz. copper
TA
RθJA = RθJC + RθCS + RθSA
50
45
0 LFM
θJA (°C/W)
40
150 LFM
35
30
250 LFM
25
20
0
0.5
1.0
1.5
2.0
2.5
3.0
3.5
4.0
2
Area (in )
図 32. PCBレイアウトおよび対応するR θJAデータ（サーマル･パッドの下にビアあり）
15
PCB Top View
PCB Cross Section
TJ
RθJC
TC
RθCS
0.062in.
TS
4-layer. 0.062” FR4
Vias are 0.012” diameter, plated
Top/Bottom layers are 2 oz. copper
Inner layers are 1 oz. copper
RθSA
TA
RθJA = RθJC + RθCS + RθSA
90
80
θJA (°C/W)
70
0 LFM
60
150 LFM
50
40
250 LFM
30
0
0.5
1.0
1.5
2.0
2.5
2
Area (in )
図 33. PCBレイアウトおよび対応するR θJAデータ（最上層のみ）
16
3.0
3.5
4.0
PCB Top View
PCB Cross Section
TJ
RθJC
TC
RθCS
0.062in.
TS
RθSA
4-layer. 0.062” FR4
Vias are 0.012” diameter, plated
Top/Bottom layers are 2 oz. copper
Inner layers are 1 oz. copper
TA
RθJA = RθJC + RθCS + RθSA
35
0 LFM
θJA (°C/W)
30
25
20
15
0
0.5
1.0
1.5
2.0
2.5
3.0
3.5
4.0
2
Area (in )
図 34. PCBレイアウトおよび対応するR θJA（非露出サーマル･プレーン）
17
PCB Top View
PCB Cross Section
TJ
RθJC
TC
RθCS
0.062in.
TS
RθSA
4-layer. 0.062” FR4
Vias are 0.012” diameter, plated
Top/Bottom layers are 2 oz. copper
Inner layers are 1 oz. copper
TA
RθJA = RθJC + RθCS + RθSA
55
50
45
θJA (°C/W)
40
35
30
0 LFM
25
20
15
10
0
0.5
1.0
1.5
2.0
2.5
3.0
3.5
4.0
4.5
2
Area (in )
図 35. PCBレイアウトおよび対応するR θJA（最上層サーマル･プレーン）
( SBVS066D)
18
ご注意
IMPORTANT NOTICE
IMPORTANT NOTICE
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Instruments Incorporated（TIJの親会社、以下TIJないしTexas Instruments
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（例
合は、当該契約条件に基づき、
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ご
えば、生命維持装置のように、TI製品に不良があった場合に、
その不良により相当
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な確率で死傷等の重篤な事故が発生するようなもの）に使用されることを認めて
おりません。但し、
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ＴＩは、
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ＴＩの標準保証条件に従い販売時の仕様に対応
ついて明確に合意した場合は除きます。たとえTIがアプリケーションに関連した情
した性能を有していること、
またはお客様とTIJとの間で合意された保証条件に従
報やサポートを提供したとしても、
お客様は、
そのようなアプリケーションの安全面及
い合意された仕様に対応した性能を有していることを保証します。検査およびそ
び規制面から見た諸問題を解決するために必要とされる専門的知識及び技術を
の他の品質管理技法は、
ＴＩが当該保証を支援するのに必要とみなす範囲で行
持ち、
かつ、
お客様の製品について、
またTI製品をそのような安全でないことが致
なわれております。各デバイスの全てのパラメーターに関する固有の検査は、政府
命的となる用途に使用することについて、
お客様が全ての法的責任、規制を遵守
がそれ等の実行を義務づけている場合を除き、必ずしも行なわれておりません。
する責任、及び安全に関する要求事項を満足させる責任を負っていることを認め、
ＴＩは、製品のアプリケーションに関する支援もしくはお客様の製品の設計につい
とが致命的となる用途に使用されたことによって損害が発生し、TIないしその代表
て責任を負うことはありません。TI製部品を使用しているお客様の製品及びその
者がその損害を賠償した場合は、
お客様がTIないしその代表者にその全額の補
アプリケーションについての責任はお客様にあります。TI製部品を使用したお客様
償をするものとします。
かつそのことに同意します。
さらに、
もし万一、TIの製品がそのような安全でないこ
の製品及びアプリケーションについて想定されうる危険を最小のものとするため、
適切な設計上および操作上の安全対策は、必ずお客様にてお取り下さい。
TI製品は、軍事的用途もしくは宇宙航空アプリケーションないし軍事的環境、航空
宇宙環境にて使用されるようには設計もされていませんし、使用されることを意図
ＴＩは、TIの製品もしくはサービスが使用されている組み合せ、機械装置、
もしくは
されておりません。但し、
当該TI製品が、軍需対応グレード品、若しくは「強化プラス
方法に関連しているTIの特許権、著作権、回路配置利用権、
その他のTIの知的
ティック」製品としてTIが特別に指定した製品である場合は除きます。TIが軍需対
財産権に基づいて何らかのライセンスを許諾するということは明示的にも黙示的に
応グレード品として指定した製品のみが軍需品の仕様書に合致いたします。お客
も保証も表明もしておりません。TIが第三者の製品もしくはサービスについて情報
様は、TIが軍需対応グレード品として指定していない製品を、軍事的用途もしくは
を提供することは、TIが当該製品もしくはサービスを使用することについてライセン
軍事的環境下で使用することは、
もっぱらお客様の危険負担においてなされると
スを与えるとか、保証もしくは是認するということを意味しません。そのような情報を
いうこと、及び、
お客様がもっぱら責任をもって、
そのような使用に関して必要とされ
使用するには第三者の特許その他の知的財産権に基づき当該第三者からライセ
る全ての法的要求事項及び規制上の要求事項を満足させなければならないこと
ンスを得なければならない場合もあり、
またTIの特許その他の知的財産権に基づ
を認め、
かつ同意します。
きTI からライセンスを得て頂かなければならない場合もあります。
TI製品は、
自動車用アプリケーションないし自動車の環境において使用されるよう
TIのデータ・ブックもしくはデータ・シートの中にある情報を複製することは、
その情報
には設計されていませんし、
また使用されることを意図されておりません。但し、TI
に一切の変更を加えること無く、
かつその情報と結び付られた全ての保証、条件、
がISO/TS 16949の要求事項を満たしていると特別に指定したTI製品は除きます。
制限及び通知と共に複製がなされる限りにおいて許されるものとします。当該情
お客様は、
お客様が当該TI指定品以外のTI製品を自動車用アプリケーションに使
報に変更を加えて複製することは不公正で誤認を生じさせる行為です。TIは、
そ
用しても、TIは当該要求事項を満たしていなかったことについて、
いかなる責任も
のような変更された情報や複製については何の義務も責任も負いません。
負わないことを認め、
かつ同意します。
Copyright 2009, Texas Instruments Incorporated
日本語版 日本テキサス・インスツルメンツ株式会社
弊社半導体製品 の 取 り 扱 い・保 管 に つ い て
半導体製品は、取り扱い、保管･輸送環境、基板実装条件によっては、お客
様での実装前後に破壊/劣化、または故障を起こすことがあります。
弊社半導体製品のお取り扱い、ご使用にあたっては下記の点を遵守して下さい。
1. 静電気
● 素手で半導体製品単体を触らないこと。どうしても触る必要がある
場合は、リストストラップ等で人体からアースをとり、導電性手袋
等をして取り扱うこと。
● 弊社出荷梱包単位（外装から取り出された内装及び個装）又は製品
単品で取り扱いを行う場合は、接地された導電性のテーブル上で（導
電性マットにアースをとったもの等）、アースをした作業者が行う
こと。また、コンテナ等も、導電性のものを使うこと。
● マウンタやはんだ付け設備等、半導体の実装に関わる全ての装置類
は、静電気の帯電を防止する措置を施すこと。
● 前記のリストストラップ・導電性手袋・テーブル表面及び実装装置
類の接地等の静電気帯電防止措置は、常に管理されその機能が確認
されていること。
2. 温･湿度環境
● 温度：0∼40℃、相対湿度：40∼85％で保管・輸送及び取り扱
いを行うこと。（但し、結露しないこと。）
● 直射日光があたる状態で保管・輸送しないこと。
3. 防湿梱包
● 防湿梱包品は、開封後は個別推奨保管環境及び期間に従い基板実装
すること。
4. 機械的衝撃
● 梱包品（外装、内装、個装）及び製品単品を落下させたり、衝撃を
与えないこと。
5. 熱衝撃
● はんだ付け時は、最低限260℃以上の高温状態に、10秒以上さら
さないこと。（個別推奨条件がある時はそれに従うこと。）
6. 汚染
● はんだ付け性を損なう、又はアルミ配線腐食の原因となるような汚
染物質（硫黄、塩素等ハロゲン）のある環境で保管・輸送しないこと。
● はんだ付け後は十分にフラックスの洗浄を行うこと。（不純物含有
率が一定以下に保証された無洗浄タイプのフラックスは除く。）
以上
2001.11