Comments
Transcript
SmartFusion2 SoCおよびIGLOO2 FPGAのための 基板設計ガイドライン
アプリケーション･ノート AC393 SmartFusion2 SoCおよびIGLOO2 FPGAのための 基板設計ガイドライン もくじ はじめに ................................................................................................................................................... 1 基板を設計する .......................................................................................................................................... 1 電源 ............................................................................................................................................................ 2 2電源レール設計の達成 ........................................................................................................................... 9 電源のデカップリング ........................................................................................................................... 10 クロック................................................................................................................................................... 15 リセット回路 ........................................................................................................................................... 18 JTAG ...................................................................................................................................................... 19 特殊ピン................................................................................................................................................... 20 デバイス･プログラミング........................................................................................................................ 21 オープン･ドレインのピン構成 ................................................................................................................ 22 SERDES ................................................................................................................................................ 23 LPDDR, DDR2, DDR3 ........................................................................................................................... 26 ユーザI/Oとクロック･ピンに関する推奨 ............................................................................................... 32 ブラウンアウト検出 (BOD) ................................................................................................................... 32 結論 ........................................................................................................................................................ 33 変更リスト ............................................................................................................................................... 33 はじめに ® このドキュメントではSmartFusion 2 SoC / IGLOO2 FPGAを搭載するハードウェア基板設計スケマティックのため のガイドラインを提供します。プリント回路基板 (PCB) およびSmartFusion2 / IGLOO2デバイスから期待通りのパ フォーマンスを達成するには、良い基板設計の実践が必要になります。高品質かつ信頼できる結果を得られるかどう かは、ノイズ･レベルを最小化し、シグナル･インテグリティを保ち、インピーダンスとパワーの要件を満たし、適切 なトランシーバ･プロトコルを使用するかどうかに依存します。 これらガイドラインは標準の基板レベル設計ノウハウ に対する補足として取り扱いください。このドキュメントでは、読者はSmartFusion2 / IGLOO2チップをよく理解し ており、デジタルおよびアナログ基板設計の経験があり、システムの電気特性についての知識があると仮定していま す。基板レベル設計の鍵となる理論や概念に関するバックグランド情報は「High Speed Digital Design: A Handbook of 1 Black Magic 」その他の業界文献から取得できます。PCB配置やレイアウト情報に関しては「Layout Guidelines for SmartFusion2 / IGLOO2-Based Board Design」を参照ください。 1. Johnson, Howard, and Martin Graham, High Speed Digital Design: A Handbook of Black Magic. Prentice Hall PTR, 1993. ISBN-10 0133957241 or ISBN-13: 978-0133957242 基板を設計する SmartFusion2 / IGLOO2デバイスは、ダブル･データ･レート入出力(DDRIO) やシリアライザ/デシリアライザ (SERDES) I/Oのような 異なるタイプの高速インターフェイスをサポートします。DDRIOはロー･パワー(LP)DDR、 DDR2, DDR3のパフォーマンスに対して最適化されたマルチ･スタンダードI/Oです。SERDES I/Oは高速シリアル通 信プロトコル専用です。SERDES I/OはPCI Express 2.0、10 Gbps Attachment Unit Interface (XAUI)、serial gigabit media independent interface (SGMII)、serial rapid I/O (SRIO)のようなプロトコル、およびファブリック内に実装した 任意のユーザ定義の高速シリアル･プロトコルをサポートします。高速化するにつれ、損失、散乱、クロストーク効果 June 2013 © 2013 Microsemi Corporation 1 SmartFusion2 SoCおよびIGLOO2 FPGAのための基板設計ガイドライン が増大するため、PCB上で高速シリアル･データ･レートをドライブするということはチャレンジとなります。チャネ ル･ロスとクロストークはS/N比を減少させチャネル上のデータ･レートを制限します。 これに続くセクションで以下について議論します: • 電源 • 電源フロー • クロック • リセット回路 • JTAG • 特殊ピン • デバイス･プログラミング • SERDES • LPDDR, DDR2, DDR3 • ユーザI/Oおよびクロック･ピンに関する推奨 • ブラウンアウト検出 (BOD) • 結論 電源 SmartFusion2 SoC / IGLOO2 FPGAデバイスには複数の電源が要求されます。3頁の図1に、このデバイスの代表的な 電源要求を図示します。 2 図1. 電源 デバイスを正しく動作させるには、電源にはレギュレーションされていないスパイクが乗らず、関連するグランドに はノイズがないようにしなければなりません。すべてのオーバーシュートとアンダーシュートはデータシート (SmartFusion2もしくはIGLOO2 FPGAデータシート) 規定の絶対最大定格の範囲内になければなりません。 VDDおよびVPP: デバイスのどの部分を動かすにも、VDDとVPPの両方を適切な電源に接続する必要があります。 SERDES_x_L[01/23]_REFRET: これはSERDES VDDA PLLの内部PLL電流リターン･パスです。3頁の図1にあるよ うに、このピンは対応するVDDA_PLLにR, Cフィルタ回路を介して接続しなければなりません。REFRETとデジタル･ 3 SmartFusion2 SoCおよびIGLOO2 FPGAのための基板設計ガイドライン グランド (VSS) はシリコン内部で短絡されています。そのため、ノイズをフィルタリングしロング･ターム･ジッタ を制御するためには、外部グランドをREFRETと短絡してはいけません。 SERDES_x_PLL_VSSA: これはSERDES PLL VDDAの内部PLLの電流リターン･パスです。3頁の図1にあるように、 このピンは対応するPLL_VDDAにR, Cフィルタ回路を介して接続しなければなりません。PLL_VSSAとデジタル･グ ランド (VSS) はシリコン内部で短絡されています。そのため、ノイズをフィルタリングしロング･ターム･ジッタを 制御するためには、外部グランドをPLL_VSSAと短絡してはいけません。 CCC_PLL_VSSA: これはCCC PLL VDDAの内部PLLの電流リターン･パスです。3頁の図1にあるように、このピンは 対応するPLL_VDDAにR, Cフィルタ回路を介して接続しなければなりません。PLL_VSSAとデジタル･グランド (VSS) はシリコン内部で短絡されています。そのため、ノイズをフィルタリングしロング･ターム･ジッタを制御する ためには、外部グランドをPLL_VSSAと短絡してはいけません。 DDR_PLL_VSSA: これはDDR PLL VDDAの内部PLLの電流リターン･パスです。3頁の図1にあるように、このピンは 対応するPLL_VDDAにR, Cフィルタ回路を介して接続しなければなりません。PLL_VSSAとデジタル･グランド (VSS) はシリコン内部で短絡されています。そのため、ノイズをフィルタリングしロング･ターム･ジッタを制御する ためには、外部グランドをPLL_VSSAと短絡してはいけません。 VPPNVM: eNVMの電源は常時供給しなければならないので、このピンは基板上でVPPに短絡させなければなりませ ん。 CCC_xyz_PLL_VDDA – ここでxyはNE/ NW/ SWで、zは0か1になります (3頁の図1). 表1は電源のための推奨部品のリストです。 表1. 推奨ディスクリート部品のリスト 型番 メーカー 説明 CRCW0402100RFKED Vishay/Dale 抵抗 100 Ohms, 1%, 0402 CRCW040225R0FKED Vishay/Dale 抵抗 25 Ohms, 1/16 W, 1%, 0402, SMD CRCW04021K21FKED Vishay/Dale 抵抗 1.21 KOhms, 1/16 W, 1%, 0402, SMD CRCW04021K00FKED Vishay/Dale 抵抗 1 KOhms, 1%, 0402, SMD BLM15EG121SN1D Murata フィルタ･チップ 120 Ohms, 1.5 A, 0402 電源シーケンスとパワーオン･リセット SmartFusion2/IGLOO2デバイスには洗練されたパワーアップ･マネジメント回路が搭載されています。 これらの回路 により、デバイスのパワー･オフ状態からパワーオン状態への容易な移行が確実におこなわれます。デバイスがパワー オンもしくはリセットされたときはいつでも、SmartFusion2/IGLOO2のシステム･コントローラがシステマティック なパワーオン･リセットを請け負います。電源が必要なレベルに到達し、そしてシステム･コントローラがリセット･ シーケンスを完了するまでは、すべてのI/Oはシステム･コントローラによってハイ･インピーダンス状態に保たれます。 パワーオン･リセット回路は、VDDとVPP電源があらかじめ定義された時間内に0Vから推奨動作電圧まで単調に立ち 上がることを要求します。VDDとVPPにはシーケンスに関する要求はありません。デザインの生成時に4つのランプ･ レートのオプションが選択できます: それは50 us, 1 ms, 10 ms, 100 msです。それぞれがVDDとVPPに適用される最 大のランプ･レートです。デバイス東側にあるバンク電源については、たとえ関連するバンクI/Oが未使用だとしても 電源供給が必要です。 4 未使用ピンの構成 あるインターフェイスが使用されていないケースでは、未使用ピンは適切に設定されなければなりません。例えばク リスタル･オシレータ･ピンが未使用なら、フローティング (DNC) にはできますが、グランド接続はしてはいけませ ん。5頁の図2に未使用ピンの推奨構成を示します。 図2. 未使用ピン構成の推奨 表2にリストするようにSmartFusion2/IGLOO2デバイスには複数のバンク電源があります。特定のバンクが未使用の 場合に、それらをどう接続するかの推奨を表2に示します。 5 アプリケーション･ノート AC393 表2. 未使用バンク電源に関する推奨 バンク 電源名 FG1152 FG896 FG676 FG484 VF400 FCS325 M2S150T/ M2GL150T M2S100T/ M2GL100T M2S050T/ M2GL050T M2S090T/ M2GL090T M2S050T/ M2GL050T M2S025T/ M2GL025T M2S010T/ M2S005/ M2S050T/ M2GL010T MSGL005 M2GL050T M2S025T/ M2GL025T M2S010T/ M2GL010T M2S005/ M2GL005 M2S050T/ M2GL050T VDDI0 フローティ ングで良い フローティ ングで良い フローティ ングで良い フローティ ングで良い フローティ ングで良い フローティ ングで良い フローティ ングで良い フローテ ィングで 良い フローティ ングで良い フローティ ングで良い フローティ ングで良い フローテ ィングで 良い フローティ ングで良い VDDI1 フローティ ングで良い フローティ ングで良い VDDI1に 要接続 フローティ ングで良い VDDI1に 要接続 VDDI1に 要接続 VDDI1に 要接続 VDDI1に 要接続 VDDI1に 要接続 VDDI1に 要接続 VDDI1に 要接続 VDDI1に 要接続 VDDI1に 要接続 VDDI2 フローティ ングで良い フローティ ングで良い VDDI2に 要接続 VDDI2に 要接続 -- VDDI2に 要接続 VDDI2に 要接続 VDDI2に 要接続 -- VDDI2に 要接続 VDDI2に 要接続 VDDI2に 要接続 VDDI2に 要接続 VDDI3 VDDI3に 要接続 VDDI3に 要接続 VDDI3に 要接続 VDDI3に 要接続 VDDI3に 要接続 VDDI3に 要接続 VDDI3に 要接続 VDDI3に 要接続 VDDI3に 要接続 VDDI3に 要接続 VDDI3に 要接続 VDDI3に 要接続 VDDI3に 要接続 VDDI4 VDDI4に 要接続 VDDI4に 要接続 VDDI4に 要接続 VDDI4に 要接続 VDDI4に 要接続 フローティ ングで良い フローティ ングで良い フローテ ィングで 良い VDDI4に 要接続 フローティ ングで良い フローティ ングで良い フローテ ィングで 良い VDDI4に 要接続 VDDI5 VDDI5に 要接続 VDDI5に 要接続 フローティ ングで良い フローティ ングで良い フローティ ングで良い フローティ ングで良い フローティ ングで良い フローテ ィングで 良い フローティ ングで良い フローティ ングで良い フローティ ングで良い フローテ ィングで 良い フローティ ングで良い VDDI6 VDDI6に 要接続 VDDI6に 要接続 フローティ ングで良い フローティ ングで良い フローティ ングで良い フローティ ングで良い フローティ ングで良い フローテ ィングで 良い フローティ ングで良い フローティ ングで良い フローティ ングで良い フローテ ィングで 良い フローティ ングで良い VDDI7 VDDI7に 要接続 VDDI7に 要接続 フローティ ングで良い フローティ ングで良い フローティ ングで良い フローティ ングで良い フローティ ングで良い -- フローティ ングで良い フローティ ングで良い フローティ ングで良い -- フローティ ングで良い VDDI8 フローティ ングで良い フローティ ングで良い フローティ ングで良い フローティ ングで良い フローティ ングで良い -- -- -- フローティ ングで良い -- -- -- フローティ ングで良い June 2013 © 2013 Microsemi Corporation 6 表2. 未使用バンク電源に関する推奨 (続き) バンク 電源名 FG1152 FG896 FG676 FG484 VF400 M2S150T/ M2GL150T M2S100T/ M2GL100T M2S050T/ M2GL050T M2S090T/ M2GL090T M2S050T/ M2GL050T M2S025T/ M2GL025T M2S010T/ M2S005/ M2S050T/ M2GL010T MSGL005 M2GL050T VDDI9 フローティ ングで良い フローティ ングで良い フローティ ングで良い ‐‐ ‐‐ ‐‐ ‐‐ ‐‐ VDDI10 フローティ ングで良い フローティ ングで良い ‐‐ ‐‐ ‐‐ ‐‐ ‐‐ VDDI11 フローティ ングで良い フローティ ングで良い ‐‐ ‐‐ ‐‐ ‐‐ VDDI12 フローティ ングで良い フローティ ングで良い ‐‐ ‐‐ ‐‐ VDDI13 フローティ ングで良い フローティ ングで良い ‐‐ ‐‐ VDDI14 フローティ ングで良い フローティ ングで良い ‐‐ VDDI15 フローティ ングで良い フローティ ングで良い VDDI16 フローティ ングで良い VDDI17 VDDI18 FCS325 M2S025T/ M2GL025T M2S010T/ M2GL010T M2S005/ M2GL005 M2S050T/ M2GL050T ‐‐ ‐‐ ‐‐ ‐‐ ‐‐ ‐‐ ‐‐ ‐‐ ‐‐ ‐‐ ‐‐ ‐‐ ‐‐ ‐‐ ‐‐ ‐‐ ‐‐ ‐‐ ‐‐ ‐‐ ‐‐ ‐‐ ‐‐ ‐‐ ‐‐ ‐‐ ‐‐ ‐‐ ‐‐ ‐‐ ‐‐ ‐‐ ‐‐ ‐‐ ‐‐ ‐‐ ‐‐ ‐‐ ‐‐ ‐‐ ‐‐ ‐‐ ‐‐ ‐‐ ‐‐ ‐‐ ‐‐ ‐‐ ‐‐ ‐‐ ‐‐ ‐‐ ‐‐ ‐‐ ‐‐ ‐‐ フローティ ングで良い ‐‐ ‐‐ ‐‐ ‐‐ ‐‐ ‐‐ ‐‐ ‐‐ ‐‐ ‐‐ ‐‐ フローティ ングで良い フローティ ングで良い ‐‐ ‐‐ ‐‐ ‐‐ ‐‐ ‐‐ ‐‐ ‐‐ ‐‐ ‐‐ ‐‐ フローティ ングで良い フローティ ングで良い ‐‐ ‐‐ ‐‐ ‐‐ ‐‐ ‐‐ ‐‐ ‐‐ ‐‐ ‐‐ ‐‐ 7 アプリケーション･ノート AC393 2つ以上のSERDESユニットを内蔵するSmartFusion2 /IGLOO2デバイスでひとつのSERDESユニットだけ使用する 場合、もう一方のSERDESユニットは5頁の図2に示すように未使用条件で構成してください。 I/OバンクをシングルエンドI/Oとして使用するなら (かつMDDRやFDDR機能を使用しないなら)、VDDI0とVDDI5が 対応する電源を供給されていても、VREF0とVREF5はフローティング (DNC) のままにすることができます。 すべてのSmartFusion2/IGLOO2デバイスについて、東側に配置されたバンクの電源(VDDIx)は、関連するバンクのI/O が未使用の状態でも電源を供給しなければなりません。 全てのデバイスのバンク位置を知るには、SmartFusion2 FPGAデータシートまたはIGLOO2 FPGAデータシートを参 照してください。 電源フロー SmartFusion2/IGLOO2 FPGAデバイスには複数の電源が必要です。7頁の図3にひとつの入力源から様々な電源を生成 する方法を例示します。 Note: 7頁の図3では、2つのSERDESチャネル (SERDES0とSERDES1) およびDDR3インターフェイスを使用する SmartFusion2 M2S050T-FG896デバイスを使用する場合に基づいて電源フローを例示しています。 図3. 電源フロー 推奨電源部品 NX7102: 図3に示すMicrosemiのNX7102は、高効率でラインと負荷のレギュレーションに優れた、3Aの負荷を駆動可 能なシンクロナスPWMバック (ステップダウン) DC-DCコンバータです。2つの+3.3Vソースが図3の例に示されます。 June 2013 © 2013 Microsemi Corporation 8 NX9415CMTR: MicrosemiのNX9415はI/Oバンクの電源に使用可能なシンクロナス･バック･スイッチング･コンバー タです。出力電流は5Ampsまで駆動可能です。 MIC37102: 極めて小型のパッケージでありながら低電圧と高電流出力が可能な1 Ampのロー･ドロップ･アウトのリ ニア電圧レギュレータです。この部品は低ノイズが必要なPLL電源に使用可能です。 2電源レール設計の達成 SmartFusion2/IGLOO2デバイスには、機能動作、プログラミング、高速シリアル･インターフェイス用に複数の電源 が必要です。SmartFusion2/IGLOO2デバイスを、2つの電源レールだけで使用するアプリケーションを設計すること ができます。 電源ブロック動作電圧レール SmartFusion2/IGLOO2デバイスには+1.2Vが必須で、+2.5Vもしくは+3.3Vが機能動作に必要となります。表3にこの デバイスに必要なすべての動作電圧要求をリストします。 表3. 動作電圧レール ピン名 説明 動作電圧 VDD DCコア電源電圧 +1.2 V SERDES_X_VDD PCIe/PCSの電源 +1.2 V SERDES_X_L[01/23]_VDDAIO Tx/RxアナログI/O電圧。SERDESIFのレーン0,1,2,3のため の低電圧電源 +1.2 V VDD_2V5 DCコア電源電圧 +1.2V か +2.5 V VPP チャージポンプの電源 +2.5 V か +3.3 V VPPNVM エンベデッド不揮発メモリ (eNVM) のためのアナログ･セ ンス回路の電源 +2.5 V か +3.3 V CCC_XYz_PLL_VDDA PLL0のアナログ電源パッド +2.5 V か +3.3 V xDDR_PLL_VDDA PLL MDDRのアナログ電源パッド +2.5 V か +3.3 V SERDES_x_PLL_VDDA PLL SERDESのための高い供給電圧 +2.5 V か +3.3 V SERDES_x_L[01/23]_VDDAPLL レーン0,1,2,3のSERDES PLLのためのアナログ電源 +1.2V か +2.5 V Note: I/Oバンク電源は+1.2 V, +1.5 V, +1.8 V, +2.5 V, +3.3 Vで動作可能。デバイス東側に位置するバンクはパワーアッ プ･シーケンスに必須ではあるが、それらは+2.5 Vまたは+3.3 Vで動作可能 電源ブロック SmartFusion2/IGLOO2デバイスで設計する際に、基板上にある電源ユニットは+1.2 V, +2.5 V, そしてアプリケーショ ン要求に応じてその他の電圧を必要とします。 9 SmartFusion2 SoCおよびIGLOO2 FPGAのための基板設計ガイドライン 図4. 電源ブロック 図4に示すように、SmartFusion2/IGLOO2デバイスは2つの電圧レールだけで動作可能です。必須の+1.2V電源が SmartFusion2/IGLOO2のコアに必要で、+2.5 Vもしくは+3.3VがプログラミングとSERDESトランシーバに必要です。 電源のデカップリング 電源ライン上の変動を抑制するため、デカップリング･キャパシタ、バイパス･キャパシタ、その他の電源フィルタリ ング･テクニックを使用します。 基板設計時には以下のガイドラインを考慮してください。 1. 寄生特性に基づいたキャパシタの選択 それぞれのキャパシタ･タイプ毎に、デカップリング･キャパシタとしての効果を得やすい狭い周波数帯があり ます。デカップリング･キャパシタには低い値の等価直列抵抗 (ESR)、低い等価直列インダクタンス (ESL) を 持ちつつ、ICのスイッチング中に電流を供給するのに十分大きなキャパシタンスであることが求められます。 2. いくつかのキャパシタ･タイプをミックスする デカップリング･キャパシタの誘電材料とジオメトリとで、そのキャパシタが如何ほどスイッチング･ノイズを 抑制する、つまりデカップルするかが決定されます。いくつかのタイプのキャパシタをミックスすることは、 デバイス電源のトータル･デカップリングに効果的に貢献します。 3. 小容量のキャパシタを並列に分配すれば、単一の大容量バルク･キャパシタに比べ、より効果的に機能します 4. 必要な実効周波数帯に応じてキャパシタを配置する あるキャパシタ･タイプの周波数バンドは、別のキャパシタに比べて広くなります。タンタル･キャパシタは一 般的に非常に広い実効バンドを持ち、低ESRのセラミックX7RおよびX5Rチップ･キャパシタの実効バンドは 非常に狭くなります。 a. 低周波数成分 代表的なFPGA基板設計においては、PCB負荷の変動する電流のうちの最も低い周波数成分を電源に最も 近接したキャパシタでレギュレートします。この低周波数ノイズは、大きな電解キャパシタやタンタル･ 10 キャパシタ（バルク）によってデカップルされ、ふつうは電圧レギュレータによって指定されます。これ らバルク･キャパシタは低周波フィルタリングの一方法として使用され、PCB上の部品の一部がアクティブ になったときに起こりうる電源ドロップを防止します。ゆえに、キャパシタをデバイス近傍に配置するこ とはさほど重要ではありません。 b. 中から高周波成分 中から高周波ノイズのデカップリングはセラミックもしくはタンタル･キャパシタをミックスしておこな います。タンタル･キャパシタは一般的に非常に広い実効バンドを持ち、デバイス近傍に配置すべきです。 これらキャパシタはふつう、デバイスの一部がアクティブになることで引き起こされる局所的な電源ドロ ップに逆らうのに十分な応答時間を有しています。タンタル･キャパシタ本来のESRを使って、キャパシタ のESLとPCB上の様々なキャパシタンスとインダクタンスとの間の相互作用として引き起こされる共鳴を 抑えることができます。 c. 高周波成分 タンタル･キャパシタと比べると、小型のセラミック･キャパシタは高周波数に最適であり、そのおもな理 由は低ESRであることです。これらキャパシタは物理的にデバイス近傍に配置された場合のみ有効です。 これらキャパシタを配置する場合は、PCB自体に由来するESRとESLが追加されることを考慮してくださ い。デバイスの近くに接続し、ビアを管理することで、もっとも実践的なデカップリング結果が得られま す。 5. デバイスの各VCCピンにデカップリング･キャパシタを持たせる デバイスのVCCピンが互いに非常に近接しているなら、4つまでのVCCピンを結合してひとつの大きなデカッ プリング･キャパシタで対応することができます。SmartFusion2/IGLOO2デバイスではスリープ･モードから抜 ける際、即座に大きな瞬間的な電流が必要で、電流要求の点でそのような変化をサポートするように電源とそ れに関するデカップリングを設計する必要があります。複数の周波数が存在する場合には単一のキャパシタで はシステムのデカップルを適切におこなうことは期待できません。異なるキャパシタを並列に配置して、異な る望まれない周波数を排除してください。 6. 基板にわたってバルク･タンタル･キャパシタをいくつか、電源ピンとグランド･ピンの間に分配してください。 キャパシタ値は10 µFから22 µFのレンジでしょう。平均的には、小さなデカップリング･キャパシタ10個ごと に、ひとつのタンタル･バルク･キャパシタを置くべきでしょう。 キャパシタの統合規則 たくさんの電源ピンが同一の電圧 - 例えば3.3Vや2.5V – から電源供給されることがあり、推奨ガイドラインでは複 数のバルク･キャパシタを必要とします。統合したキャパシタの電気特性 (ESRとESL) が推奨キャパシタの並列組み 合わせと同じという前提で、小容量キャパシタを少数の (容量の大きい) バルク･キャパシタで置き換えることができ ます。 デカップリング･キャパシタの選択 1. 指定のキャパシタンス値に対して、利用できるもっとも小さなパッケージを選択して基板スペースを節約して ください。 2. 高周波ノイズにはセラミック･キャパシタを、低周波ノイズにはタンタル･キャパシタが好適です。 – 1 nFから100 µFまでは、寄生インダクタンスとESRが低いX7RもしくはX5R (誘電材料) タイプのキャパシ タを温度特性が許容できるものの中から選んで使ってください。 – 100 µFから1000 µFのような大きな容量値にはタンタル･キャパシタを使ってください。これらキャパシタ は寄生インダクタンスが低くESRは中くらいなので、Qファクタ値が小さく結果として非常に幅広い実効 周波数レンジになります。 3. タンタル･キャパシタがなかったり使用できない場合は、それに匹敵するESRとESL値を持つという前提で、 低ESR、低インダクタンスの電解キャパシタを使うことができます。 3つのキャパシタ値の効果的な組み合わせを説明するため図5にインピーダンスvs.周波数のグラフを示します。このグ ラフから異なるキャパシタを並列にすることで幅広い周波数帯に対してインピーダンスを下げられることが明らかで す。 11 SmartFusion2 SoCおよびIGLOO2 FPGAのための基板設計ガイドライン ESL によりインピーダンスが増加 インピーダンス C により インピーダンス が落ち込む 赤、青、緑は 3 つの独立したキャパシタで、 黄はそれらを並列に組み合わせたもの 周波数 図5. 3つのキャパシタを並列にした場合のインピーダンス M2S050T/MSGL050T-FG896デバイスのためのPCBデカップリング･キャパシタを12頁の表4にリストします。 12 表4. 電源のデカップリング･キャパシタ ピン名 ピン数 0.01 uF 0.1 uF 10 uF セラミック･キャパシタ VDD 24 12 12 VDDI0 29 14 14 VDDI1 4 2 2 1 VDDI2 4 2 2 1 VDDI3 5 2 3 1 VDDI4 3 2 1 1 VDDI5 29 14 14 VDDI6 1 1 VDDI7 6 3 3 1 VDDI8 5 2 3 1 VDDI9 1 1 1 VPP 4 2 2 1 VREF0 3 2 1 1 VREF5 3 2 1 1 VPPNVM 1 1 SERDES_0_VDD 2 1 SERDES_1_VDD 2 SERDES_0_L01_VDDAIO 1 SERDES_0_L23_VDDAIO SERDES_1_L01_VDDAIO 22 uF 47 uF 100 uF 330 uF タンタル･キャパシタ 2 1 1 1 2 2 1 1 1 1 1 1 1 1 4.7 uF 1 1 1 2 1 1 1 1 SERDES_1_L23_VDDAIO 1 CCC_NE0_PLL_VDDA 1 1 1 1 1 1 13 SmartFusion2 SoCおよびIGLOO2 FPGAのための基板設計ガイドライン CCC_NE1_PLL_VDDA 1 1 1 CCC_NW0_PLL_VDDA 1 1 1 CCC_NW1_PLL_VDDA 1 1 1 CCC_SW0_PLL_VDDA 1 1 1 CCC_SW1_PLL_VDDA 1 1 1 PLL_FDDR_VDDA 1 1 1 PLL_MDDR_VDDA 1 1 1 PLL_SERDES_0_VDDA 1 1 1 PLL_SERDES_1_VDDA 1 1 1 SERDES_0_L01_VDDAPLL 1 1 1 SERDES_0_L23_VDDAPLL 1 1 1 SERDES_1_L01_VDDAPLL 1 1 1 SERDES_1_L23_VDDAPLL 1 1 1 Note: 1. デバイスの両方のピンに対して単一のセラミック･デカップリング･キャパシタが必要 Note: 2. デバイスの４つのピンに対して単一のセラミック･デカップリング･キャパシタが必要 この例で与えられる回路網のパフォーマンスを満たす、あるいは超えるように設計したい場合には、表4にリストさ れている以外にデカップリング･キャパシタを使用可能です。しかしながら、これには結果的に電源分配システム･イ ンピーダンスが周波数に対してどうなるかを解析して、 共鳴インピーダンス･スパイクが発生しないことを確認する必 要があります。電源スケマティック設計は3頁の図1を参照してください。 表5にSmartFusion2/IGLOO2デバイスの推奨デカップリング･キャパシタをリストします。 PCBの配置と配線の詳細は、 「Layout Guidelines for SmartFusion2 / IGLOO2-Based Board Design」を参照ください。 14 表5. 推奨キャパシタ 型番 メーカー 説明 GRM155R71C103KA01D Murata キャパシタ、セラミック 0.01 µF, 16 V, 10%, X7R, 0402 GRM155R71C104KA88D Murata キャパシタ、セラミック 0.1 µF, 16 V, 10%, X7R, 0402 GRM188R60J106ME47D Murata キャパシタ、セラミック 10 µF, 6.3 V, X5R, 0603 T491B475M016AT KEMET キャパシタ、タンタル 4.7 µF, 16 V, 20%, 1411 T491B226M016AT KEMET キャパシタ、タンタル 22 µF, 16 V, 20%, 1411 T491B476M010AT KEMET キャパシタ、タンタル 47 µF, 10 V, 20%SMD T520V107M010ATE050 KEMET キャパシタ、タンタル 100 µF, 10 V, 20%, 2917 AVX キャパシタ、タンタル 330 µF, 10 V, 10%, 2917 TPSD337K010R0050 クロック 14頁の表6にあるように、SmartFusion2/IGLOO2デバイスには2つのオンチップRCオシレータと2つまでのクリスタ ル･オシレータがあり、オンチップ･リソースやFPGAファブリックにビルトイン･されるロジック用にクロックを生成 することができます。 RCオシレータ • 1 MHz RCオシレータ • 50 MHz RCオシレータ クリスタル･オシレータ • メイン･クリスタル･オシレータ • 予備の (RTC用) クリスタル･オシレータ 表6. クロック回路 SmartFusion2 SoC デバイス型番 Note: M2S010 M2S025 M2S050* M2S100 M2S150 M2GL005 M2GL010 M2GL025 M2GL050 M2GL100 M2GL150 オンチッ プ･オシレ ータ IGLOO2 FPGA デバイス型番 M2S005 リソース RCオシレータ 2 2 2 2 2 2 2 2 2 2 2 2 クリスタル･ 2 2 2 1 2 2 1 1 1 1 1 1 オシレータ * M2S050にはメイン･クリスタル･オシレータのみ 15 SmartFusion2 SoCおよびIGLOO2 FPGAのための基板設計ガイドライン メイン･クリスタル･オシレータ メイン･クリスタル･オシレータは外部クリスタル、セラミック共振器やRC回路網とともに使用して、32 kHzから20 MHzの範囲の高精度クロックを生成します。このメイン･クリスタル･オシレータには2つのI/Oパッド、EXTLOSC0 と XTLOSC0が入力用にあります。 これらI/Oパッドはクリスタル、セラミック共振器やRC回路に接続可能です。異なるソースを使用した場合のメイン･ クリスタル･オシレータの出力周波数範囲を表7に示します。 表7. クリスタル･オシレータの出力周波数レンジ ソース 出力周波数レンジ クリスタル 32 KHz から 20 MHz セラミック共振器 500 KHz から 4 MHz RC回路 32 KHz から 4 MHz メイン･クリスタル･オシレータを構成して、EXTLOSC0およびXTLOSC0ピンの間に接続された外部クリスタルやセ ラミック共振器をサポートします。EXTLOSC0とXTLOSC0ピン間にセラミック共振器を接続すると、メイン･クリス タル･オシレータは中利得モードで動作します。 図6のようにEXTLOSC0とXTLOSC0ピンにはグランドへのキャパシタが必要です。これらキャパシタンス値はクリス タル/セラミックで、かつベンダーによっても変わります。ほとんどの商用で利用可能なクリスタル/セラミック共振 器は並列共振周波数モードで動作し、 その場合はEXTLOSC0とXTLOSC0ピンの間に接続すべき負荷キャパシタンス 値もベンダーが指定します (図6のC1とC2)。 図6. クリスタル･オシレータ 16 C1 × C2 CL = --------------------- + Cs C1 + C2 C1およびC2の導出: EQ 1 CL = クリスタルの製造メーカーのデータシートに提供される負荷キャパシタンス CS = PCB上の浮遊容量で、5pFと仮定してよい 通常はC1とC2は同一値を選択する C1かつ/またはC2の値を大きくとると周波数安定性が増しますが、ループ･ゲインは減少します。最終的には回路がス タートできなくなります。 表8. クリスタル･オシレータ CRYSTAL 32.768 KHz 12.5 pF SMD Citizen CM519-32.768KEZF-UT 上記部品ではC1とC2値は30pFです。 メイン･クリスタル･オシレータをRC回路網モードで使用した場合に生成され る周波数は、選択した部品のRC時定数で決定されます (17頁の図8)。図7に示すようにRとCはEXTLOSCピンに接続 し、XTLOSCピンは電源ピンVPPに固定します。 図7. RCオシレータ 17 SmartFusion2 SoCおよびIGLOO2 FPGAのための基板設計ガイドライン 図8. RC時定数 ® メイン･クリスタル･オシレータの動作モードは、Libero システム･オン･チップ (SoC) デザイン･ソフトウェアの中 にあるチップ･オシレータのマクロで設定します。 予備の (RTC用) クリスタル･オシレータ M2S050を除くSmartFusion2デバイスには、32KHzクロックの代替ソースとしてRTCクロッキング専用の予備クリス タル･オシレータがあります。 メイン･クリスタル･オシレータを別の目的で使用している場合に、 この予備クリスタル･ オシレータからの32KHzを入力として受け取って、RTCがリアルタイム･クロックを生成できます。 メイン･クリスタル･オシレータと同様に、予備クリスタル･オシレータは外部クリスタル、セラミック共振器やRC回 路網とともに使用して、32 kHzから20 MHzの範囲の高精度クロックを生成します。この予備クリスタル･オシレータ には2つのI/Oパッド、EXTLOSC1 とXTLOSC1が入力用にあります。これらI/Oパッドはクリスタル、セラミック共 振器やRC回路に接続可能です。予備クリスタル･オシレータの出力周波数範囲、動作モードや特性は、メイン･クリス タル･オシレータのものと同じです。 Note: 予備の (RTC用) クリスタル･オシレータはIGLOO2 FPGAデバイスでは利用できません。 リセット回路 入力リセット回路 (DEVRST_N) で好きなときにチップにフル･リセットをアサートできます。これはシステム･コン トローラをリセットし、システム･コントローラはリセットを解除するとすぐにスタートアップ･シーケンスを始めま す。 19頁の図9にMaxim DS1818リセット･デバイスを使ったリセット回路例を示します。この例では3.3V電源が許容条件 内に戻った後150msの間リセットを維持します。 18 図9. リセット回路 JTAG JTAG I/Oの電源はSmartFusion2/IGLOO2デバイスにあるI/Oバンク内のVDDIから供給されます。JTAGインターフェ イスを使ってプログラミングしたり、デバイスの試験をしたり、Cortex-M3ファームウェアのデバッグをおこないま す。これら機能はJTAGSEL入力の状態に応じて有効化されます。表9にJTAGピンとその説明を記します。JTAGピン は19頁の図10のように接続してください。 表9. JTAGピン ピン名 機能説明 入力/出力 弱いプルアップ 入力 Yes JTAG_TRSTB JTAGテスト･リセット･バー。動作モード中は外部の1K Ω抵抗を介してLowを保つこと。 入力 Yes JTAG_TDI JTAGテスト･データ･イン 入力 Yes JTAG_TCK JTAGテスト･クロック 入力 No JTAG_TMS JTAGテスト･モード･セレクト 未使用の場合はIEEE1532要求にしたがい、Microsemiは TCKを基板上で抵抗を介してVSSもしくはVDDIに固定 することを推奨します。これにより入力バッファにおけ るトーテンポール電流を防止します。 JTAG_TDO JTAGテスト･データ･アウト 出力 No JTAGSEL JTAGコントローラ･セレクション 入力 JTAGSELピンを外部プルア ップ抵抗につなげてくださ い。デフォルト構成はFPGA ファブリックTAPにすべき です。設計者がジャンパを追 加してJTAGSEL信号がHigh かLowかを選択できます。 JTAGSELピンの状態に応じて、 外部JTAGコントローラ からFPGAファブリックTAP (High) を見るか、 Cortex-M3 JTAGデバッグ･インターフェイス (Low) を 見るかになります。 Note: IGLOO2デバイスのJTAGSELはHighにしてください。 19 SmartFusion2 SoCおよびIGLOO2 FPGAのための基板設計ガイドライン 図10. JTAGプログラミング 特殊ピン SmartFusion2/IGLOO2デバイスにプログラミングとプロービングのための特殊ピンがいくつかあります。表10に SmartFusion2/IGLOO2デバイスの特殊ピンをリストします。 20頁の図11にSmartFusion2/IGLOO2のプログラミングSPIと外部フラッシュとのインターフェイスを示します。 システム･コントローラにはプログラミングのための専用SPIブロックがあります。SPIはマスタでもスレーブでも動 作します。マスタ･モードではSmartFusion2/IGLOO2デバイスは外部SPIフラッシュとインターフェイスし、そこから プログラミング･データがSmartFusion2/IGLOO2デバイスにダウンロードされます。スレーブ･モードではSPIブロッ クはリモート･デバイスと通信し、プログラミング･データのSmartFusion2/IGLOO2デバイスへのダウンロードをその デバイスがイニシエートします。 表10. 特殊ピン 特殊ピン 説明 SC_SPI_SS SPIスレーブ･セレクト SC_SPI_SS SPIデータ出力 SC_SPI_SDI SPIデータ入力 SC_SPI_CLK SPIクロック 20 FLASH_GOLDEN_N これをLowにすると、デバイスがこのSPIインターフェイスにつながる外部SPIフラッシュ 内のイメージで再プログラムされることになります。HighにするとSPIはスレーブ･モード になります。10KΩの外部プルアップ抵抗を追加して+3.3Vにつってください。 NC ノー･コネクト。このピンはデバイス内の回路に繋がっていないことを示しています。NC ピンはどんな電圧で駆動しても、あるいはフローティングもままでも、デバイスの動作に は影響しません。 DNC ドゥ･ノット･コネクト。PCB上のいかなる信号にもつなげてはいけません。DNCピンは未 接続のままにしてください。 PROBE_A これら2本のプローブI/Oセルは二重の役割のピンです。 PROBE_B • ライブ･プローブ機能 • ユーザI/O デバイス･プログラミング SmartFusion2/IGLOO2デバイスは以下の専用プログラミング･インターフェイスからプログラムできます。: • JTAG • SPI 以下のモードがサポートされます: • • • オート･プログラミング･モード イニステム･プログラミング: – JTAGプログラミング･モード – SPIスレーブ･プログラミング･モード イン･アプリケーション･アップデート: – Cortex-M3アップデート･モード (SmartFusion2デバイスのみ) – オート･アップデート･モード 図11. SPI経由でのデバイスプログラミング 21 SmartFusion2 SoCおよびIGLOO2 FPGAのための基板設計ガイドライン オート･プログラミング･モード (SmartFusion2/IGLOO2のSPIマスタ･プログラミング) SmartFusion2/IGLOO2デバイスはオート･プログラミング･モードをサポートし、これで量産プログラミング･フロー の効率が向上します。量産プローにおいては、アセンブリ前に外部SPIフラッシュ･メモリをあらかじめプログラムし ておきます。FLASH_GOLDEN_n ピンをアサート (Low) すると、専用SPIポートがマスタ･モードで動作するように 構成されます。デバイスは外部フラッシュ･メモリ内のイメージで再プログラムされ、プログラミングが終了するまで はCortex-M3プロセッサはリセットに保たれます。すべてのI/Oはトライステートになります。 JTAGプログラミング･モード SmartFusion2/IGLOO2デバイスは専用JTAGポートからのプログラミングをサポートし、これにはLibero SoCもしく はスタンドアロンのFlashProソフトウェアが必要です。FlashPro4ケーブルをデバイスのJTAGピンに接続し、プログ ラミングに必要な適当な電圧を供給しなければなりません。電源とJTAG信号のトグルについてはスペックを満足す る必要があります (19頁の図10参照)。 適切なシグナル･インテグリティの手段を講じて、電源とJTAG信号にノイズが載らないようにしてください。JTAG モードでプログラミングをおこなっている間は、Cortex-M3プロセッサ (SmartFusion2デバイスのみ) はリセットさ れています。すべてのI/O (MSIO, MSIOD, DDRIO) はバウンダリ･スキャン･レジスタで制御されます。 詳細についてはそれぞれ、SmartFusion2_Programming_User_GuideもしくはIGLOO2 Programming User’s Guide を 参照してください。 オープン･ドレインでのピン構成 オープンドレイン･モードでSmartFusion2/IGLOO2ファブリック･ピンを構成するには、図12にあるように、トライ･ ステート･バッファの入力端子は必ずグランド接続しなければならず、FPGAのI/OピンはバッファのアクティブLow イネーブル･ピンに接続してください。 図12. オープン･ドレインでのピン構成 オープン･ドレイン･モードでのピン構成の真理値表を表11に示します。 表11. 真理値表 SmartFusion2/ IGLOO2ファブリックI/O (EN) バッファI/P I/Oピンの状態 0 (Low) 0 (Low) 0 (Low) 1 (High) 0 (Low) VDDIx 22 SERDES SmartFusion2/IGLOO2 SERDES I/Oは専用のI/Oバンクに存在します。SERDES I/Oの数はデバイス･サイズとピン数 に依存します。例えば、M2S050Tデバイスは2つのSERDES_IF (SERDES_IF0、SERDES_IF1)を持っており、それ ら は 10 の I/O バ ン ク の う ち バ ン ク 6 お よ び バ ン ク 9 に 存 在 し ま す 。 M2S010T デ バ イ ス は 1 つ の SERDES_IF (SERDES_IF0) を持っており、I/Oバンク5に存在します。 PCI Express (PCIe) PCIeは最大4チャンネルのポイント･ツー･ポイントのシリアル差動低電圧相互接続です。各レーンは二対の差動信号 で構成されています:送信ペアのTXP/TXNおよび受信ペアのRXP/RXNです。各信号には2.5GHzのクロックがエンベデ ッドされます。図13にSmartFusion2/IGLOO2のSERDESインターフェイスとPCIeエッジ･コネクター間の接続を示し ます。 23 SmartFusion2 SoCおよびIGLOO2 FPGAのための基板設計ガイドライン 図13. SERDESスケマティック ACカップリング リンクの各レーンはACカップリングしなければなりません。ACカップリングのために使用するキャパシタはチップ の外部で、かつデータ信号に連続同一ビットの長い文字列が含まれている場合での過度の低周波ドロップを回避する のに十分な大きさでなければなりません。 レシーバを検知できるように、PCIe TXチャンネルには75～200 nFのACカップリング･キャパシタを必要とします。 24 PCIe以外のアプリケーションでは、SmartFusion2/IGLOO2デバイスのRX入力をACカップリングして、デバイス間の コモン･モードのミスマッチを防ぐことが求められます。リンク信号品質を最大にするためにはACカップリング･キャ パシタ (図14のC1とC2) に適切な値 (例えば10 nF) を使用しなければなりません。そしてSmartFusion2 FPGAまた はIGLOO2 FPGAのデータシートの電気的仕様に準拠する必要があります。 図14に示すように、各レシーバーの差動信号はグランドに50 Ohmの抵抗を介してオンチップ終端をおこないます。 図14. ACカップリングと差動の終端 SERDES I/Oは高速差動I/O規格の電流モード･ロジック (CML) をサポートしています。Microsemi社としては、レシ ーバーの近くに0402またはより小さい0.1μFのセラミック･カップリング･キャパシタを配置することをお勧めしま す。 SERDESリファレンス･クロックに関する要求 リファレンス･クロック源あるいはクロック･オシレーターの選択は、周波数範囲や出力電圧振幅, ジッタ (デタミニ スティック、ランダム、ピーク･ツー･ピーク), 立ち上がり時間と立ち下がり時間, 電源電圧と電流, ノイズ仕様, デュ ーティ･サイクルとデューティ･サイクル･トレランス, 周波数安定度のような多くのパラメータによって特徴付けら れます。 下記はSERDESリファレンス･クロックのための条件です: • リファレンス･クロックは、100 MHzから160 MHzの範囲内でなければなりません。 • リファレンス･クロックは、I / Oスタンダード仕様の許容範囲内でなければなりません。 • 入力ピンでのREFCLKジッタはそのスタンダードによって指定された範囲内でなければなりません。 • PCIeの入力クロックは、一般的にマザーボードのPCIeコネクタを通ってエンドポイント･デバイスのためにホ スト･スロットによって供給される100MHzのリファレンス･クロックです。PCIeバスを介して接続された二つ のコンポーネントが同じ100MHzのクロック･ソースを使用する場合、コモン･クロック･モードと呼ばれます。 その他の場合には、PCIeデバイスはセパレート･クロック･モードになります。このように、セパレート･クロ ック･モードでは、1つのコンポーネントが100MHzのリファレンス･クロックを使用しないか、あるいは接続し ているコンポーネントによって使用されるものと同じソースとフェーズではない100MHzのリファレンス･ク ロックを使用する場合に相当します。 Note: 1. 詳細なPHY仕様についてはPCI Express Base Specification Rev 2.1を参照してください。 2. PCIe Add-in Card Electro-Mechanical (CEM) specificationsを参照してください。 PLLフィルタ 適切なレベルのロング･ターム･ジッタを達成するためには、PLLにアナログ･グレードの電源を配置することが不可欠 です。一般的にはR-CあるいはR-L-Cフィルタがひとつ使用され、ここでCは広いスペクトルでのノイズ吸収を達成す るために複数デバイスから構成されます。回路は単純ですが、その機能性が有効かどうかは具体的なボード･レイアウ ト条件に依存します。 • このフィルタの直列抵抗はDCのために制限され、Microsemiはこのデバイスにわたる電圧降下をワースト･ケ ース条件下で5％未満に制限することをお勧めします。 • 十分に低い周波数カットオフを達成するために、フィルタ設計内にメインのセラミック･キャパシタまたはタ ンタル･キャパシタ（〜4.7μF）をひとつ配置します。低い等価直列インダクタンス（ESL）と低いESRとをも つキャパシタ（0402パッケージで〜100 nFのセラミック•キャパシタ）を少なくとも一つ並列に配置すること で、適度に高い周波数にわたってフィルタが減衰を維持することができます。 • パッケージのボール･グリッド･アレイ (BGA) のパターンは、0402または0201部品のアセンブリ･パッドをボ ード裏からVDDAPLLピンとPLLREFRETピンにまたがって配置するには理想的です。 25 SmartFusion2 SoCおよびIGLOO2 FPGAのための基板設計ガイドライン • SERDESマクロのPLLREFRETはVDDAPLLのためのローカルなオンチップ･グランド･リターン･パスとして 機能します。したがって、外部基板のグランドはあらゆる状況の下でPLLREFRETとショートさせてはいけま せん。 • 高ゲイン直列共振器がある場合には、高いQファクターの直列インダクタは直列抵抗なしで使用すべきではあ りません。一般的には、共振を制御するための考慮なしには、いかなる電源パス中でも誘導チョークを使用す ることは避けてください。 SERDESアナログ電源の接続については図15を参照してください。REXTとPLLREFRETの間に接続する外部リファ レンス抵抗に、0402または0201パッケージの高精度の1.21 KOhm,1%の抵抗器が必要です。 図15. アナログ電源／リファレンス･ピンへの接続 LPDDR, DDR2, DDR3 DDRIO は LPDDR と DDR2 お よ び DDR3 の 性 能 の た め に 最 適 化 さ れ た マ ル チ ･ ス タ ン ダ ー ド I/O で す 。 SmartFusion2/IGLOO2デバイスは2つのDDRサブシステムを含みます: ファブリックDDRコントローラ (FDDR) お よびMSS DDRコントローラ (MDDR) です。DDRIOはすべて、差動I/Oあるいは2つのシングルエンドI/Oとして構成 することができます。DDRIOはそれぞれのDDRサブシステムPHYに接続することができます。またはユーザI/Oとし て使用することもできます。 VREFパワー 電圧リファレンス (VREF) はVDDQの半分に等しい低電力基準電圧です。それはVTT±40mVに等しくなければなり ません。 下記はVREFパワーを使用するためのガイドラインです: • 軽い負荷 (4つ未満のDDRコンポーネント) の場合は、27頁の図16に示すように、VDDQを2つの等価な1 KOhm, ±1%の抵抗で構成された単純な抵抗分割回路を通してVSSQに接続してください。 • 1つの抵抗分割回路でVREFを生成してコントローラからメモリ･デバイスまで配線させるのではなく、デバイ スごとにローカルVREFを生成してください。VREF生成のためには集合抵抗器ではなくディスクリート抵抗器 を使用してください。 Note: 26 VREF生成用に集合抵抗器を使用しないでください。 図16. VREFの生成 VREF設計ガイドライン 下記はVREF設計を使用するためのガイドラインです: • 各コンポーネントのノイズを最小限に抑えるために、各デバイスやコネクタにおいてデカップリングしてくだ さい。 • コマンド/アドレスとデータ･ストローブとで異なる集合抵抗器を使用してください。 VTTパワー VTTはメモリ･バス終端電圧です。ノイズ･マージンを維持するためにVTTはVDDQに追従しなければなりません。そ れは±3％の精度でVDDQ/2に等しくなるはずです。VTTは並列の抵抗器(RT)を使用してVDDQ/2にコマンドとアドレ スの信号を終端し、低インピーダンス･ソースでなければなりません。VTTはDDRクロック･ペアを終端しません。CK とCK#は2つのライン間に100～121 Ohmの抵抗で並列終端します。 • VTTアイランドには各末端に少なくとも2つの追加デカップリング･キャパシタ（4～7μF）と2つのバルク･キ ャパシタ（100μF）が必要です。 • 各データ線は比較的低インピーダンスでVTTに接続されているので、この電源は非常に安定していなければな りません。この電源に含まれるどんなノイズもが直接データ･ラインに影響を与えます。 • VDDQ/2でこの電源を維持するために十分なバルク･キャパシタンスとバイパス･キャパシタンスを用意しなけ ればなりません。VREFパワーはVTTから引き出されるべきではなく、1％より良好な抵抗分圧器でVDDQから 作らねばなりません。 27 SmartFusion2 SoCおよびIGLOO2 FPGAのための基板設計ガイドライン LPDDRとDDR2の設計 このドキュメントは設計者がLPDDR/DDR2インターフェイスの仕様と基本的な電気的動作に精通していることを前 提としています。データ･バス, データ･ストローブおよびデータ･マスク (バイト･イネーブル) 信号は、ポイント･ツ ー･ポイントで、一方、他のすべてのアドレス、コントロールおよびクロック信号はポイント･ツー･ポイントではあり ません。 図17はSmartFusion2/IGLOO2 LPDDRインターフェイスの接続を示しており、29頁の図18は32ビットDDR2インター フェイスを示しています。 図17. LPDDRインターフェイス 28 図18. DDR2インターフェイス 短い配線ではアドレス, 制御およびコマンド信号が並列終端（RT）と直列終端（RS）の両方を必要としないかもしれ ません。ワースト･ケースでは約10 Ohm以下の小さな直列抵抗（RS）が必要となります。この直列終端はインピーダ ンス･マッチングではなく、信号を減衰させるために使います。 DDR3のガイドライン 下記はDDR3を使用するためのガイドラインです: • DDR3データ･ネットにはコントローラとSDRAMに組み込まれたダイナミック･オンダイ･ターミネーション (ODT) があります。構成は40, 60および140 Ohmです。したがって、VTTプルアップは必要ではありません。 • 特性インピーダンス: 通常、DDR3のためのZoは50 Ohmです。また、Zdiff(差動)は100 Ohmです。 30頁の図19はSmartFusion2/IGLOO2デバイスとDDR3インターフェイス-8ビットを示し、30頁の図20はDDR3インタ ーフェイス-16ビットを示します。 30頁の表12は、LPDDRとDDR2およびDDR3の違いを示します。 29 SmartFusion2 SoCおよびIGLOO2 FPGAのための基板設計ガイドライン 図19. DDR3インターフェイス - 8 Bit 図20. DDR3インターフェイス - 16 Bit 表12. LPDDR/DDR2/DDR3 パラメータ パラメータ VDDQ VTT, VREF クロック、アドレス、コマンド (CAC) レイアウト 30 LPDDR DDR2 DDR3 1.8 V 1.8 V 1.5 V - 0.9 V 0.75 V 非対称ツリー･ブランチ 対称ツリー･ブランチ デイジーチェイン (フライバイ) データストローブ シングル･エンド 差動 差動 ODT なし スタティック ダイナミック アドレス/コマンド/制御がクロッ クに密にマッチ Yes Yes Yes DQ/DM/DQSが密にマッチ Yes Yes Yes DQSがクロックに緩くマッチ Yes Yes 不要 LVCMOS_18 SSTL_18 SSTL_15 インターフェイス DDR2とDDR3 SDRAMの間のひとつの主要な違いはデータ･レべリングの使用です。シグナル･インテグリティの向上 と、より高い周波数動作をサポートするために、フライバイ終端方式がクロック, コマンドおよびアドレス･バス信号 と共に使用されます。フライバイ終端はDDR3チップごとのデータ･ストローブの間でflight-timeを意図的にスキュー させることにより、同時スイッチング･ノイズを低減します。これにより、コントローラはバイト･レーンごとのタイ ミングを調整してこのスキューを補償する必要があります。 MDDR/FDDRインピーダンス･キャリブレーション MDDRとFDDRはDDRIOキャリブレーション･ブロックを持っています。DDRIOは異なるドライブ強度に対して固定 のインピーダンス･キャリブレーションを使用することができます。また、これらの値は選択されたI/Oスタンダード 用にLibero SoCを使用してプログラムすることができます。表12はインピーダンス･キャリブレーション･ピンのリス トです。図21はSmartFusion2/IGLOO2 DDRインピーダンス･キャリブレーション･ピンの接続を示します。 表13. インピーダンス･キャリブレーション･ピン ピン名 リファレンス抵抗 FDDR_IMP_CALIB_ECC 最適化したい電圧/スタンダードに応じて240, 150, 300もしくは191Ωでプルダウン。 インピーダンス･キャリブレーションが不要なら、このピンはオープンのままでも、グ ランドに接続しても、あるいはそれぞれの抵抗を介してグランドに落としても良い。 MDDR_IMP_CALIB_ECC 最適化したい電圧/スタンダードに応じて240, 150, 300もしくは191Ωでプルダウン。 インピーダンス･キャリブレーションが不要なら、このピンはオープンのままでも、グ ランドに接続しても、あるいはそれぞれの抵抗を介してグランドに落としても良い。 図21. インピーダンス･キャリブレーション 31 SmartFusion2 SoCおよびIGLOO2 FPGAのための基板設計ガイドライン 詳細については、以下のドキュメントを参照してください： • JESD209B-JEDEC STANDARD — Low Power Double Data Rate (LPDDR) SDRAM Standard • JESD79-2F-JEDEC STANDARD — DDR2 SDRAM SPECIFICATION • JESD79-3F-JEDEC STANDARD — DDR3 SDRAM Standard ユーザI/Oとクロック･ピンに関する推奨 表14. 未使用I/Oとクロック･ピンに関する推奨 I/O 未使用条件 注記 MSIO フローティングのまま 内蔵の弱いプルアップが利用可能 MSIOD フローティングのまま 内蔵の弱いプルアップが利用可能 DDRIO フローティングのまま 内蔵の弱いプルアップが利用可能 クリスタル･オシレータ･ フローティングのままにしておき、グラ 公称50KΩの内蔵の弱いプルアップでVPPに ピン ンド (VSS) につなげてはならない つられる プログラミングSPIピン フローティングのまま 内蔵の弱いプルアップが利用可能 ブラウンアウト検出 (BOD) ブラウンアウト検出回路は通常動作中に電源電圧レベルを監視し固定トリガー･レベルと比較します。 電源電圧が閾値 を下回ると、ブラウンアウト検出回路はふつうリセット信号を生成します。電源電圧がこの閾値を上回ると、デバイ スをリセットに保ちつつ遅延タイマーがカウントを開始します。設定したタイマー･カウント値に到達後に、その内部 リセット信号は非アクティブにされます。 インテグレート･パワー･レギュレータの中には低電圧検出回路を内蔵したものがあり、上記の両方の機能をひとつの デバイスに組み合わせています。これは部品数の削減と、しばしば追加コストなしでの機能追加をもたらします。 SmartFusion2/IGLOO2デバイスはビルトインのブラウンアウト検出回路を内蔵していませんが、外部のブラウンアウ ト検出回路は図22に示すように容易に実現できます。 図22. BOD回路の実現 この実現のために利用できるBODデバイスは多数あります。ただしBODデバイスを選択する際は、オープン･ドレイ ン出力を持っていて外部で10KΩの抵抗を介してVPPに接続できるものでなければなりません。パワー･オンの間、電 源電圧が指定された閾値 (+1.14V) に到達するまでは、ブラウンアウト･リセット (Reset#) がデバイスをリセットに 保ちます。その後ブラウンアウト･リセット･デバイスはVDDを監視し、VDDが閾値 (+1.14V) より下のままである限 りはRESET#出力をアクティブに保ちます。確実にシステム･リセットがかかるように、内部タイマーがこのリセット 出力が非アクティブ状態 (High) に戻るのを遅らせます。この遅延値はミリ秒単位で、VDDが閾値を超えた後にスタ 32 ートします。電源電圧が閾値を下回ると、この出力は再びアクティブ (Low) になります。外部部品は必要ありませ ん。 結論 この文書で示された基板設計ガイドラインは、パフォーマンス、部品選択およびコストに関し、情報に基づいた決定 をし易くすることを意図してのものです。基板設計の成功には多くのファクタが影響し、ここで提示されたリファレ ンス設計は設計者の製品仕様にはマッチしないかも知れませんが、ここで示した例は知的な設計選択過程を例証する ものとしてお役立てください。 変更リスト 以下の表でこのドキュメントの各リビジョンにおいてなされた主な変更点を以下の表にリストします。 リビジョン* リビジョン 4 変更点 頁 Revision 4の和文化 - Corrected the Ramp Rate description to 50 us in the “Power Supply Sequencing and Power-On Reset” section (SAR 50245) (SAR 50844) 4 Updated Figure 10. (SAR 50725) 20 Added Section “Configuring Pins in Open Drain”. 22 (2013年12月) Revision 4 (November 2013) リビジョン 3 最初の和文化。 - Updated the content for IGLOO2 devices - Modified "SmartFusion2 Unused Pin Configurations" section (SAR 47904). 5 Updated Table 13 (SAR 47548). 31 Updated "Brownout Detection (BOD)" section (SAR 47904). 32 Added Figure 21 (SAR 47904). 31 Revision 1 (April 2013) Added "Power Supply Sequencing and Power-On Reset" section (SAR 47223). 4 Updated Figure 2 and added Figure 4 (SAR 47223). (2013年8月) Revision 3 (June 2013) Revision 2 (May 2013) Updated Table 2,Table 13, and added Table 3 (SAR 47223). Note: 5, 10 6, 31, 9 *リビジョン番号は型番のハイフンの後ろにあります。型番はこのドキュメントの最終頁の下に示されていま す。スラッシュの後ろに続く数字は発行した月と年を表します。 33 51900261-4/11.13