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電子双六の製作 - 高知工科大学

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電子双六の製作 - 高知工科大学
卒 業 研 究 報 告
題
目
電子双六の製作
指 導 教 員
原 央 教授
報 告 者
学籍番号 1040215
清家 将
平成
16 年
2 月
17 日
高知工科大学 電子・光システム工学科
卒業研究報告
目次
章
１、
題目
目的
項
３
２、
製作する回路
３
(１)
(２)
(３)
(４)
３、
詳細な回路
(１)
(２)
(３)
(４)
(５)
(６)
４、
１４
発振回路 ………………………………………………………１４
さいころ回路 …………………………………………………１５
マス目制御回路 ………………………………………………１９
７０進アップダウンカウンタ ………………………………２０
イベント回路 …………………………………………………２４
全体回路図 ……………………………………………………２７
回路の製作
(１)
(２)
(３)
(４)
(５)
５、
双六のルール ……………………………………………………３
動作目標 …………………………………………………………４
動作方式の検討 …………………………………………………５
結論 ……………………………………………………………１３
２８
製作において注意したこと …………………………………２８
製作 ……………………………………………………………２９
改良点 …………………………………………………………３２
全体回路図（修正後） ………………………………………４１
動作確認 ………………………………………………………４３
まとめ
４５
1
１．
目的
私はまず今まで作成した回路の中でもっとも複雑な回路を作成したいと考
えた。テーマは「自動化」とし、通常では手動で行われていることを基板
上で表現する。そのためのシステムを考え、さらに具体的にディジタル回
路として実現することにより、電子回路を設計する実践力を身に付けたい
と考えた。
目的とする機能は電子双六である。双六を構成するルールや要素を考察し、
それを回路上で忠実に再現する。あらゆる条件に応じた動作を実現するシ
ステムと回路を作成することにより､演算回路、組合せ回路の知識と応用力
も深める。
２．
作成回路
（１） 双六回路のルール
① 双六は、ゴールまでの距離が短いとあっさりと終了してしまう。また、
長すぎる場合も途中で飽きてしまう。ゴールまでにさいころを振る回数
が、１５回から２０回程度なら長すぎず短すぎない適切な長さであると
感じた。さいころを振ったときの目の平均は３から４であるので、さい
ころを２０回振ればゴールに到達する距離 、６０マスをゴール地点とし
た。
② 現実の双六はゴール地点に「到達」しても、さいころの目が残る場合は
「通過」し、逆戻りをする。(現在位置からさいころの目を足した結果が
６０を越えた場合、越えた値の分６０マス目から逆戻りをする。)
③ さらに双六を面白くするために、スタートからゴールまでの途中にイベ
ントを設けることにする。
以上を、双六を再現するための基本ルールとして設計する。イベント
2
とは、
「ある特定のマスに止まったとき、そのマスに設けられた命令に従
い強制的にマスを移動すること」である。イベントは「マスを進む」と
「マスを戻る」の 2 種類を設置する。
（２） 動作目標
現実の双六の基本動作を基に電子双六の動作を考察する。
現実の双六の基本動作は、
① さいころを振る。
② 出た目に従い、コマを進める。
③ 止まったマスでイベントがある場合、そのマスに設定された命令に従い、
強制的に行動する。
④ ①へ戻る。
これを基にした電子双六の基本動作は、
① さいころ用のスイッチを押す。
② コマを進ませるためのスイッチを押す。
③ 止まったマスでイベントに遭遇した場合は、信号のランプが点灯する。
その場合、イベント動作用のスイッチを押してイベントを実行する。
④ ①に戻る。
以上から、双六回路の基本構成を考えると、
① スイッチ回路
さいころ回路、マス目制御回路、イベント回路を起動させるスイッチを一つ
の基板上にまとめて使いやすくする。
② さいころ回路
スイッチ回路のさいころ回路用（ＳＷ１）のスイッチを押している間、さい
ころの目がルーレットする。スイッチを離すと止まり、値が決定する。
③ マス目制御回路
さいころ回路により決定した目をマスに反映させる。また、イベントが発生
した場合のマス進め（マス戻り）のための制御も行う。
④ イベント回路
マスに止まったときにイベントの判定を行う。
3
イベントがある場合、イベント用のスイッチを押すことによって、イベント
に応じた値をマス目制御回路に入力する。
⑤ ７０進カウンタ
１０進カウンタと７進カウンタによって構成。マス目制御回路から出力され
たパルスをカウントし、７セグメント表示器によって現在位置を表示する。
以上５つの回路の関係を図に表すと、
制御
制御
①スイッチ回路
制御
値を設定
②さいころ回路
値を設定
③マス目制御回路
④イベント回路
カウントパルス発生
⑤７０進カウンタ
図２．１ 双六回路の基本構成
となる。
（３） 動作方式の検討
図２．１が示すように、マス目制御回路は他の全ての回路の動作に影響す
る。この回路の動作が双六回路全体の動作方式を決定するため、最初に検討
する必要がある。
マス目制御回路はさいころの値を結果に反映させる。また、イベント回路
との関係も考える必要がある。次の３つの方式が考えられる。
4
①加算・減算方式
さいころで出た目の値を記憶しておき、加算によってマスを進ませる。６０
を越えたときは、減算に切り替える。減算は１の位を２倍した値を元の値か
ら引く。
例、５８+５＝６３、６３−３×２＝５７
②状態遷移をコントロールする方式
現在の１の位の値とさいころの目から次に止まるマスを決定する。１の位の
状態遷移表を作成し（結果を表２．１に示す）、それを基に作成したカルノ
ー図を用いて式を簡単化する（表２．２に示す）。その式を基に論理回路を
作成する。
１０の位は状態遷移表の桁上がり信号 C が１（H）のときに桁上がりを行う。
③アップダウンカウント方式
７０進アップダウンカウンタでさいころの値を加算（減算）を行う方式。ゴ
ールマスに到達したとき、またはイベントによってダウンカウントが行われ
るときはダウンカウンタに切り替える。
3 つの方式の特徴を理解し、もっとも機能的に優れていると考えられる方式
を採用することにする。
①加算・減算方式
（長所）
加算回路・減算回路を用いるため、１つずつカウントアップする必要が無
い。そのため、カウントアップの途中にイベントマスを通過した場合の誤
作動が起きない。また、その対処のための回路を作成しなくても良いので､
イベント回路と組み合わせやすい。
（欠点）
ゴールマスを超えた場合の減算は１の位を２倍するため、乗算回路がその
ためだけに必要になる。
5
②状態遷移をコントロールする方式
（長所）
状態遷移を用いるので、原理的にはもっとも理解しやすい。
（欠点）
実際にカルノー図で簡単化を行ったところ（表２．２）、７変数のために簡
単化後も膨大な長さの式となった（式は示していない）。回路も非常に複雑
になる。
③アップダウンカウント方式
（長所）
パルスによって値を加算していくので､加算回路や減算回路が必要ない。ゴ
ールマスやイベントマスでの減算への切替が簡単で制御しやすい。回路の
素子数が３方式のなかでもっとも少ない。
（欠点）
カウンタを用いる方式のため、カウントの途中でイベントマスを通過する
ことがあり、イベント判定での誤作動を防ぐ必要がある。そのため、構成
する回路同士の組合せを３方式の中でもっとも気をつけなければならない。
※結論は１１ページに記す。
6
表２．１
10 進数状態遷移表
入力 Ｉ
現在の状態Ｑ
次の状態Ｑ+
Ｄ２
Ｄ１
Ｄ０
Ｑ３
Ｑ２
Ｑ１
Ｑ０
0
0
0
0
0
0
0
0
0
0
桁上げ出力Ｃo
Ｑ３+ Ｑ２+ Ｑ１+ Ｑ0+
Ｃo
0
0
0
1
0
1
0
0
1
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0
1
1
0
0
1
0
1
0
1
8
表２．２
10 進数状態遷移カルノー図
9
10
11
（４）結論
以上の特徴を踏まえて具体的に検討した結果、
加算・減算方式と状態遷移をコントロールする方式は、ともに使用する素
子数が多い。とくに②は簡単化した式から回路図を作成したが、素子数が
膨大な量となり現実的ではなかった。③のアップダウンカウント方式は、
素子数が少ないので作成後のチェックもしやすく実現しやすいと判断した。
12
３、詳細な回路
図２．１の基本構成をもとにして、双六回路を作成していく。
回路全体を動作させるためには、クロックが必要となるので発振回路を作成
する必要がある。なお、スイッチ回路は各構成回路を起動するスイッチを同
じ基板内に配置しただけである。すなわちスイッチを分散させるので、スイ
ッチ回路の説明は省略する。
（１）発振回路
今回は、ＣＲ発振回路を使用する。スイッチ回路のスイッチがＯＮの間、
パルスを各回路のクロックに入力し続ける。さいころのルーレットは速い方
がよい。さいころ回路に比べて、7 セグメントで表示する現在マス表示のカウ
ントは比較的遅い方がよい。そのため、CR 発振器はさいころ回路用とマス目
制御回路、イベント回路用の 2 種類に分けて作成する。
図３．１発振回路(さいころ回路用)
さいころ回路用の発振回路の発振周波数は
Ｒ１＝１ＭΩ、Ｃ１＝０．０１μＦとすると、
発振周波数ｆ1 = 1／（2.2×Ｒ×Ｃ）
（式３．１）
の式から､
ｆ1＝29.1 Ｈｚ
となる。また、周期は 0.034ｓ である。
一方、マス目制御・イベント回路用の発振周波数は、２∼４Ｈｚ前後が適当
であると考えた。抵抗の値は 100ｋΩとし、Ｃ１に替わって配置するコンデン
サＣ３の容量を１μとする。
式３．１を用いて周波数を求めると、
13
ｆ2 ＝ 1／（2.2× 1μ × 100ｋ）
＝ 4.5 Ｈｚ
となる。周期は 0.22ｓ である。
（式、
（２）さいころ回路
さいころ回路は６進アップカウンタとデコード部、ＬＥＤで構成している。
（６進アップカウンタ）
さいころ回路の真理値表は表３．１で示している通りとなっている。
通常、
（２進）０００＝（１０進）１ ∼ （２進）１０１＝（１０進）６
の方が、デコード部の素子数が少なく簡単な回路となる。しかし今回は、マ
ス目制御回路、７０進アップダウンカウンタとの組合せの関係で、
（２進）００１＝（１０進）１ ∼ （２進）１１０＝（１０進）６
で作成する方が都合が良いと分かった。くわしい理由はマス目制御回路の項
で説明する。
この方式の場合、強制リセット法を利用し
（２進）１１１
のとき、上位２桁（Ｑ２、Ｑ１）のみをリセットし、００１とする。
（デコード回路）
表３．１からＬＥＤを点灯させるための（式３．３）∼（式３．５）ができ
る。
（ａ、ｇ）＝
Ｘ+Ｙ･Ｚ
（式３．３）
（ｂ、ｆ）＝
Ｘ・Ｙ
（式３．４）
（ｃ、ｅ）＝
＿
Ｘ+Ｙ･Ｚ
（式３．５）
この式を基にデコード回路を作成する。
14
（ＬＥＤ表示部）
６進カウンタのカウント値の通りにサイコロの目（ＬＥＤ）が点灯する。
７つのＬＥＤをそれぞれａ∼ｇとし、サイコロの目が１∼６のときにそれぞ
れどのＬＥＤが点灯するか（図３．２参照）を真理値表を用いて式をたてる
①
ａ○
ｅ○
ｂ○ｄ●ｆ○
ｃ○
ｇ○
②
ａ○
ｅ●
ｂ○ｄ○ｆ○
ｃ●
ｇ○
③
ａ●
ｅ○
ｂ○ｄ●ｆ○
ｃ○
ｇ●
④
ａ●
ｅ●
ｂ○ｄ○ｆ○
ｃ●
ｇ●
⑤
ａ●
ｅ●
ｂ○ｄ●ｆ○
ｃ●
ｇ●
⑥
ａ●
ｅ●
ｂ●ｄ○ｆ●
ｃ●
ｇ●
（○：消灯、●：点灯）
図３．２
ＬＥＤ点灯表
表３．１
６進カウンタ真理値表
点灯させるＬＥＤ
さいころの目
a
b
c
1
d
c
カウンタ出力
f
g
X
Y
Z
0
0
1
0
1
0
1
0
1
1
1
1
1
0
0
1
1
1
0
1
1
1
1
0
1
2
1
3
1
4
1
1
5
1
1
6
1
1
1
1
1
1
1
1
※ （ｘ、ｙ、ｚはＤ−ＦＦのＱ２、Ｑ１、Ｑ０）
15
（ＬＥＤドライブ回路）
各ＬＥＤのドライバは２ＳＣ１８１５を使用する。
インバータ素子の７４０４でもドライブは可能である。
しかし、ＬＥＤのドライブには、強い光度を得るとき、５ｍＡが必要になる。
電源電圧Ｖｃｃを４．５Ｖの場合、７４ＨＣ０４の VoL は０．１７Ｖ、出力
ピンの吸い込み電流は４ｍＡである。同様に６Ｖの場合、７４０４の VoL は
０．１８Ｖ、吸い込み電流は５．２ｍＡである。今回使用する電圧は５Ｖで
あるので、吸い込み電流は５Ａ弱であると予想できる。
ＬＥＤに流れる順電流を計算すると、
・Ｒ＝ ４７０Ω の場合
Ｖｃｃ―Ｖ（ＬＥＤ）−Ｖ（７４０４）
＝５−２−０．１７
＝２．８３
Ｖ／Ｒ ＝（２．８３／４７０）
＝ ６．０２ｍＡ
・Ｒ＝ ５６０Ω の場合
Ｖ／Ｒ ＝（２．８３／５６０）
＝
５．０５ｍＡ
・Ｒ＝ ６８０Ω の場合
Ｖ／Ｒ ＝（２．８３／６８０）
＝
４．１６ｍＡ
となることから、６８０Ωでは満足な電流を得ることができず、５６０Ω以
下では７４０４では負担が大きく故障の可能性があることが分かった。その
ため、２ＳＣ１８１５を使用してドライブする方が良いといえる。
２ＳＣ１８１５を使用する場合、電流の値を５ｍＡより多めに設定して余裕
を持たせたいので、抵抗の値を４７０Ωとする。
16
図３．３ さいころ回路
17
（３）マス目制御回路
マス目制御回路は、マスを進めるための回路である。そのため、さいころ
回路、イベント回路、７０進アップダウンカウンタとすべての構成回路に影
響を与える。
Ｄ−ＦＦ３個を使用し、Q 出力を次段のクロック信号とすることでダウン
カウンタを構成している。プリセットされる値はさいころ回路で決定した値、
またはイベント回路で決定した値である。正確にプリセットを行うため、Ｓ
Ｗ１によって、３ビットすべての値をクリアしておく。
つまり、プリセット用スイッチ（ＰＲＥ−ＳＷ）を押すことで、さいこ
ろの値がＮＡＮＤ、ＡＮＤを通じてプリセットされる。
プリセットされた値は、ＳＷ２によってクロックパルスが入力されダウン
カウントが行われる。
カウンタが（２進）０００をデコードすると、ＡＮＤ入力がＬとなりクロ
ックパルスを遮断する。
さいころ回路で
（２進）０００＝（１０進）1 ∼ （２進）１０１＝（１０進）6
としなかった理由を説明する。
例えば，この（２進）１０１からダウンカウントをして、カウントの変化
時に６回のパルスを出すには、
101 → 100 → 011 → 010 → 001 → 000 → 111
と、１１１までダウンカウントをしなければならない。
この値では、イベント回路でイベントありと判定されたときに問題が生
じる。この条件では､新たにプリセットするためにＳＷ３を押してイベント
を実行する前に、マス目制御回路を一度クリアする必要がある。
この１１１を０００にクリアする手間を省くためには、さいころ回路のデ
コードを、
（２進）００１＝（１０進）1 ∼ （２進）１１０＝（１０進）6
としておけばよい。
無駄にスイッチが増えて、双六のリズムを悪くさせないためというのがデ
コードを変更した理由である。
18
図３．４ マス目制御回路
（４）７０進アップダウンカウンタ
７０進アップダウンカウンタは、カウンタ部とダウンカウント判定部の２部
構成になっている。ダウンカウント判定部はＲＳ−ＦＦとＪＫ−ＦＦで構成
している。一方、カウンタ部はＤ−ＦＦを１の位４個、１０の位３個の非同
期式カウンタで構成している。
（ダウンカウント判定）
ダウンカウントに切り替わる条件は、以下のようになっている。
① ゴールマス（６０マス目）に到達する。（ゴールの場合を含む）
② イベントが発生した場合のダウンカウント判定。
さいころ回路で決定した値が 偶数のときアップ
さいころ回路で決定した値が 奇数のときダウン
19
③ ①もしくは②の場合で、かつマス目制御用スイッチ（ＳＷ２）またはイ
ベント実行用スイッチ（ＳＷ３）がＯＮの状態のときにダウンカウントに切
り替わる。
③はあくまでもスイッチを押しているとき（実行中）のみダウンカウントを
行うということである。したがって論理回路による制御を必要とするのは①
と②である。
アップダウンカウントの切り替えはＪＫ−ＦＦで制御している。
７４１０９の真理値表（表３．２）からＪ＝０の場合（クロックパルス入力
中）､Ｋ（Ｎ）＝０のときＱ、Ｑ（Ｎ）の値が反転することを利用した。
表３．２
７４ＨＣ１０９真理値表
INPUT
OUTPUT
CLR(N)
PR(N)
J
Ｋ(N)
CK
Q
Q(N)
FUNCTION
0
1
X
X
X
0
1
CLEAR
1
0
X
X
X
1
0
PRESET
0
0
X
X
X
1
1
1
1
0
1
PE
Qn
Qn(N)
1
1
0
0
PE
0
1
1
1
1
1
PE
1
0
1
1
1
0
PE
Qn(N)
Qn
1
1
X
X
NE
Qn
Qn(N)
NO CHANGE
TOGGLE
NO CHANGE
※ （Ｎ）は否定（バー）、Ｘは Don’t Care
※ ＰＥ（ＮＥ）はポジティブ（ネガティブ）エッジ
※ 東芝セミコンダクター社データシートより抜粋
通常の状態、すなわち条件を満たしていない場合、カウントしていないと
きとカウントアップ中で J の値が変わる。カウントしていないときは入力
J＝１、K(N)＝１であるので、出力 Q＝１と Q(N)＝０となる。カウント
中は保持状態となるので、出力は同じである。
①の条件を満たすとき、１０の位の６（１１０）をデコードするので K(N)
＝0 になる。J は 70 進カウンタがカウント中のときは０、カウント終了時
は１になる。よって、カウントアップ中に６０に到達した場合は、J=0、
K(N)=0 になり、出力は Q=０、Q(N)＝１に切り替わる。
20
また、６０でストップ(ゴール)した場合は出力が反転するので、Q＝０、
Q(N)＝１になる。RS-FF を用いると、このときに禁止状態になってしま
うため、JK-FF を用いる方がよい。
②の条件は、ＲＳ−ＦＦを用いる。真理値表（表３．３）からマス目制御
回路にプリセットされる値(LSB) Qo を入力Ｓ(N)とし、ＳＷ１からの値
（OFF＝1，ON＝0）を入力Ｒ(N)とする。さらにイベントスイッチＳＷ
３の否定（OFF＝0，ON＝1）と RS-FF の出力 Q との NAND をとるこ
とで、条件を満たすことができる。
（例）
さいころの値が奇数（NAND 出力は 0）のとき、PRE-SW をＯＮ（Ｓ
Ｗ１はＯＦＦ状態なので 1）にすると、Ｓ(Ｎ)＝0、Ｒ(Ｎ)＝1 になるので、
Q=1、Q(N)＝0 となる。PRE-SW がＯＦＦになっても、Ｓ＝Ｒ＝１のた
め Q、Q(N)は保持される。
その状態でＳＷ３をＯＮ（信号は 1）にすると、Q との NAND 出力が
0 となるので、ダウンカウントに切り替わる。その後、ＳＷ１をＯＮにす
ることで、S=１、R=０となるため Q＝０となり、アップカウントに切り
替わる。
表３．３
S(N) R(N)
ＲＳ−ＦＦ回路真理値表
Q
Q(N)
0
0
禁止
0
1
1
0
1
0
0
1
1
1
保持
※Ｑ（Ｎ）はＱの否定（バー）
（桁上がり動作）
２進（Q3Q2Q1Q0:１０１０）をデコードし、１０の位へのクロックパル
スとする。同時にＱ３とＱ１をクリアし、００００に戻す。
21
（桁下がり動作）
70 進カウンタの 10 の位（１１１１）をデコードすると NAND 出力が０
になり、１０の位のＤ−ＦＦ３ビット（Q7Q6Q5）をダウンカウントに切り
替える。同時にクロックパルスを入力し、ダウンカウントを行う。ダウンカ
ウンタにパルスが入力される（クロックが１になる）と、デコードの反転出
力１との NAND 出力が 01 になる。この NAND 出力を Q２と Q１のクリ
アに入力し､１００１にする。
図３．５ 70 進アップダウンカウンタ
22
（５）イベント回路
イベント回路を設計するにあたり課題が生じる。
課題 1、イベントを増やしすぎない。イベント箇所を偏らせない。
イベント数が多すぎると、双六の大部分がイベントに左右されてしまう。
また、常にイベント発生の可能性を持たせたいので、イベント箇所が偏る
（例：１の位の１．２．３で発生する）ことも望ましくない。
課題 2、カウントアップ中にはイベントを発生させない。
１つずつカウントするので、何の対策も施さない場合、（イベントを含む）
カウントアップ中にイベントが発生してしまう。この状態は双六の機能の破
綻を意味するので、もっとも重要といえる。
課題 3、プリセット用など、余分なスイッチを増やさない。
使用時に作業を複雑にさせないため必要最小限のスイッチ数に留めたい。
以上の課題を解決する方法や論理を説明する。
（対策）
課題 1
イベント数は一桁平均 3 箇所とし、計１８箇所とする。また、イベント判定
は７０進カウンタの１の位３ビットをデコードすることで行う。
この条件を満たすのは、下位 2 ビット（Ｑ1Ｑ0）が０１のときである。
さらにパターンを２つにするため、Ｑ3 の値が０あるいは１でパルス発生数
を変える。
このパターンでは、約３マスに１回の割合でイベントが発生する。
課題 2
カウントアップごとにイベント判定を行っているため、イベントマスを通過
するごとにプリセットされてしまう。これを防ぐ案として、ＳＷ２またはＳ
Ｗ３がＯＮの状態のときにはプリセットされないようにする。
（対策詳細）
23
図３．６のようにＳＷ２、ＳＷ３の信号を EX−NOR（ＮＡＮＤ構成）の入
力とすることによって、ＳＷ２とＳＷ３が共にＯＦＦ状態のときにプリセッ
トがされる。
課題 3
イベント回路のプリセットのコントロールに D−FF を用いる。SW1 もしく
は SW2 を押すとクロックが発生する。つまり、
① SW1 を押す → クロックが発生し、Q(N)が０になる。後段の回路
を通してプリセットが遮断される。
② SW2 を押す → Q(N)が１になるので、プリセットされる。
SW1 または SW2 を押すごとにイベント回路１の D-FF のクロックが立ち
上がり、そのたびに PRE１，２がプリセット可能、不可能の状態が切り替
わる。SW1 と SW2 は「さいころを振る→マスを進める」というルール上、
①と②を交互に行うため、SW3 押すとき（イベントを行うとき）は必ずプ
リセット可能状態となっている。
SW2 を押している時は、ダウンカウント中であるが、SW2、3 を押してあ
る間は、ゲートによりプリセットを遮断しているので誤動作はない。
24
図３．６ イベント回路 1
図３．７ イベント回路 2
図３．７は 70 進カウンタの１の位 4 ビット Q2Q1Q0 の（１０１）または
（００１）を AND を用いてデコードしている。デコードが１のときのみ図３．
６の回路を通じてマス目制御回路にプリセットが行われる。
25
（６）全体回路図
以上の回路をまとめると、図３．８のようになる。
」
図３．８ 双六回路全体図
26
４、回路の製作
（１）製作において注意したこと
(ア)使いやすいこと
(イ)出来るだけ小さくすること
(ウ)外観のよいレイアウトにすること
今回、回路製作において「無駄の少なくする」という点を気をつけた。問
題なく動作することがもっとも大事なことではあるが、実際に使用するとい
う目的がある以上、使用者の目線に立ったレイアウトを心掛ける必要がある。
レイアウト図を図４．１ ∼ 図４．３に示す。
図４．１ スイッチ回路
図４．２ 70 進アップダウンカウンタ回路
27
図４．３ さいころ・マス目制御回路、マス目表示部
(２) 製作
実際に回路図をもとに作成したところ、次の回路は正常に動作した。
・ 発振回路
・ さいころ回路
発振回路の周期を確認したところ、さいころ回路用は 0.038ｓ、マス目制御用
は 0,37ｓであった。マス目制御用の周期が計算よりも遅いが､動作上は何の問
題も無い。さいころ回路は、図３．２のＬＥＤ点灯表の通り、１から６のす
べてのパターンで点灯していた。さいころを止めたときのそれぞれの目の出
る割合もほぼ均等であった。そのため、正常の動作を行っていると判断した。
しかし、正常な動作を行っていない回路もあった。
・ マス目制御回路
・ 70 進アップダウンカウンタ
の２つの回路である。
マス目制御回路はさいころの目の数のクロックパルスを 70 進カウンタに入
力する回路である。したがって、さいころの目の数だけアップカウントしな
ければならないが、それ以上にアップカウントをしてしまうという問題が生
じた。また、70 進アップダウンカウンタの動作も、桁上げがおきると１の位
が０に戻ることなく４になるという問題が起こった。
28
以下に、その原因と問題点を考察した。
①マス目制御回路
（問題点）
さいころの目以上に 70 進カウンタにパルスを出力することがある。
（原因）
原因を追求したところ、プリセット時にすでに問題があった。例えば、さい
ころの目が１の場合、本来 Q2Q1Q0 の値は（００１）となるはずである。し
かし、確認すると（１１１）となっていることが分かった。
カウンタの動作を最初から確認したところ、プリセットした値が次段の信号
になっていることが判明した。
（例）１（Q2Ｑ1Q0：００１）のプリセットを行った場合
プリセットされた値は Q に出力される。マス目制御回路はダウンカウンタで
あるために Q の出力が次段のクロック信号になる。
例の場合、Q0 が１になると次段へクロックが入ることになり Q1 が１になる。
さらに Q1 が１に立ち上がったことによって Q2 へのクロック信号が入力され
ることになる。結果 Q2Q1Q0 は１１１となり、予定通りにカウントが行われ
なくなる。
００１の他、Q1 もしくは Q0 がプリセットされた場合は正常なプリセット結
果にならない。
（行った対処）
プリセットする値を反転し、カウント方式をアップカウントに変更する。
誤動作の原因は Q の立ち上がり信号がクロックになっていることである。そ
のため、Q の否定出力をクロックに入力するアップカウントなら、これを防
ぐことができる。
アップカウントにしたことで００１からアップしてはパルスの数が変わって
しまう。そこで、さいころの目を NAND を通してプリセットしていたところ
を AND に変更する。
これにより、プリセットの値が反転し、００１の場合１１０がプリセットさ
れることになる。これに伴い０００ではなく、１１１をデコードしてクロッ
クパルスを遮断するように変更する。
29
（対処の結果）
対処法を行ったところ、プリセットの値が正確に反映され、正確にパルスを
刻むことが可能になった。ただ、変更によって新たな問題点が発生すること
となった。デコードを１１１としたことでマス目制御回路の値が０００に戻
らず、イベントのためのプリセットができなくなった。クリア用スイッチを
増やすことは、双六のテンポを損ねるため行わない。
この問題の対処法として、クロック遮断デコード信号を０００と１１１の場
合にし、１１１のときに全段にクリアを入力する方法を試みた。
結果はクリアは入力されるものの、Q の否定出力が１になるため後段にクロ
ック信号として入力され、０００には戻らなかった。
②70 進アップダウンカウンタ
（問題点）
桁上がり時に１の位が０に戻らず４になる。
（原因）
（１）の例とは逆のクリア時に起こった誤動作である。
桁上がりは１０（１０１０）をデコードした出力を１０の位のクロックパル
スとすることで行っている。このとき、同時にＱ3 とＱ1 にクリア信号を出し
1 の位４ビットを０（００００）に修正している。
クリア信号が入ると、Ｑ3 とＱ1 は０に戻るが、Ｑ3 とＱ1 の否定からは１が
出力される。桁上がりはアップカウント時に起こることなのでＱの否定出力
が次段のクロック信号になる。その結果、Ｑ３否定の出力は影響を与えるこ
とはないが、Ｑ１否定の出力がＱ３のクロック信号となり、Ｑ３の出力が１
になる。
１の位 4 ビットが０１００となるために表示が４になっていたのである。
桁下がり時にもクリア信号を入力するが、ダウンカウントに切り替わっている
（クリアによって０になるＱ出力がクロック信号になる）ために誤動作が起こ
こり得ない。
（行った対処）
桁上げの際に Q2 に対してもクリア信号を入力する。クリアのタイミングは
Q1、Q2、Q3 と徐々に遅らせていく。
30
（対処の結果）
４（０１００）になることを防げたとしても、８（１０００）になる場合が
多い。Q2 の立ち上がりを利用して Q3 を０に戻す方法もあるが、タイミング
のずれから４になる可能性がある。いずれにせよ確実に０に戻す方法がない
ため、理想的な動作は得ることができない。
（結論）
２つの問題はともに、使用したカウンタがいずれも非同期式であることから、
起こったことであると考えられる。
プリセットもしくはクリア信号によって立ち上がった、Q または Q の否定出
力がクロック信号となっていたことが原因である。
そこで、同期式アップダウンカウンタを作成する。出力を直接次段のクロッ
クとしない非同期式なら、プリセットやクリア信号の影響も考える必要がな
くなり、誤動作の可能性を少なくすることができるからである。
(３) 改良点
①同期式マス目制御回路
.
同期式 6 進カウンタを作成する。同期式にしたことからプリセットの影響を
考えなくても良い。イベント時のプリセットを考え、ダウンカウンタを作成
する。
真理値表からカルノー図を作成し、入力 D0∼D2 の式を導き出す。
表４．１ 同期式７進ダウンカウンタ真理値表
カウント
現在の状態
次の状態
D の状態
Q2
Q1
Q0
Q2
Q1
Q0
D2
D1
D0
6
1
1
0
1
0
1
1
0
1
5
1
0
1
1
0
0
1
0
0
4
1
0
0
0
1
1
0
1
1
3
0
1
1
0
1
0
0
1
0
2
0
1
0
0
0
1
0
0
1
1
0
0
1
0
0
0
0
0
0
0
0
0
0
/
/
/
/
/
/
31
表４．２ 同期式 7 進ダウンカウンタカルノー図
D1
D0
Ｑ2 Ｑ1
Ｑ2 Ｑ1
Q0 00 01 11 10
0
１
1
１
Q0 00 01 11 10
１
0
ｘ
1
１
１
ｘ
D2
Ｑ2 Ｑ1
Q0 00 01 11 10
0
１
1
ｘ
１
※ (N)は否定
D0 ＝ Q0(N)
(4.1)
D1 ＝ （Q1･Q0）(N)＋Q1･Q0
(4.2)
D2 ＝ Q2・(Q1＋Q0)
(4.3)
この式(4.1)∼(4.3)をもとに回路図（図４．１）を作成する。
32
図４.１ 同期式マス目制御回路
この回路は、すべての段で発振回路からのパルスをクロック入力とする。
プリセットは NAND を通して行われ、さいころの目（Q2Q1Q0）を各段がそ
のまま Q0∼Q2 に出力する（例：さいころの目１０１のとき、各段（ビット）
の値は１０１にプリセットされる）。ダウンカウント動作は、真理値表（表４．
１）に表されている動作をプリセットされた値を基準として行う。
0（000）をデコードすると、NAND から 0 が出力され、クロックを遮断する。
②同期式 70 進アップダウンカウンタ
同期 70 進アップダウンカウンタ（UDC）は、同期式 10 進と同期式 7 進カ
ウンタの組み合わせで作成する。手順は、マス目制御回路と同様に真理値表
とカルノー図を用いて立てた式を基に設計する。
（同期式 7 進ダウンカウンタ
はマス目制御回路と同じ原理なので省く）
33
表４．３ 同期式 10 進アップカウンタ真理値表
カウント
現在の状態
次の状態
D の状態
Q3
Q2
Q1
Q0
Q3
Q2
Q1
Q0
D3
D2
D1
D0
0
0
0
0
0
0
0
0
1
0
0
0
1
1
0
0
0
1
0
0
1
0
0
0
1
0
2
0
0
1
0
0
0
1
1
0
0
1
1
3
0
0
1
1
0
1
0
0
0
1
0
0
4
0
1
0
0
0
1
0
1
0
1
0
1
5
0
1
0
1
0
1
1
0
0
1
1
0
6
0
1
1
0
0
1
1
1
0
1
1
1
7
0
1
1
1
1
0
0
0
1
0
0
0
8
1
0
0
0
1
0
0
1
1
0
0
1
9
1
0
0
1
1
0
1
0
1
0
1
0
表４．４ 同期式 10 進アップカウンタカルノー図
D0
D1
Ｑ３ Ｑ２
Ｑ３ Ｑ２
Q1Q0
Q1Q0 00 01 11
00
１
１
ｘ
10
Q1Q0
Q1Q0 00 01 11
１
00
01
ｘ
11
ｘ
ｘ
11
ｘ
ｘ
10
10
１
１
01
D2
ｘ
１
１
１
１
ｘ
ｘ
ｘ
ｘ
ｘ
11
10
１
D3
Ｑ３ Ｑ２
Ｑ３ Ｑ２
Q1Q0
Q1Q0 00 01 11
10
Q1Q0
Q1Q0 00 01
00
１
ｘ
00
ｘ
01
１
ｘ
01
ｘ
11
10
10
１
１
ｘ
ｘ
11
ｘ
ｘ
10
34
１
ｘ
ｘ
ｘ
ｘ
D0 ＝ Q(N)
(4.4)
D1 ＝ Q1・Q0(N) ＋ Q1(N)Q0
(4.5)
D2 ＝ Q2・(Q1・Q0)(N) ＋ Q2 (N)・Q1・Q0
(4.6)
D3 ＝ Q3 (N)・Q2・Q1・Q0
+ Q3・Q2・Q1・Q0 (N)
(4.7)
表４．５ 同期式 10 進ダウンカウンタ状態遷移表
カウント
現在の状態
次の状態
D の状態
Q3
Q2
Q1
Q0
Q3
Q2
Q1
Q0
D3
D2
D1
D0
9
1
0
0
1
1
0
0
0
1
0
0
0
8
1
0
0
0
0
1
1
1
0
1
1
1
7
0
1
1
1
0
1
1
0
0
1
1
0
6
0
1
1
0
0
1
0
1
0
1
0
1
5
0
1
0
1
0
1
0
0
0
1
0
0
4
0
1
0
0
0
0
1
1
0
0
1
1
3
0
0
1
1
0
0
1
0
0
0
1
0
2
0
0
1
0
0
0
0
1
0
0
0
1
1
0
0
0
1
0
0
0
0
0
0
0
0
0
0
0
0
0
1
0
1
1
1
0
1
1
35
表４．６ 同期式 10 進ダウンカウンタカルノー図
D0
D1
Ｑ３ Ｑ２
Ｑ３ Ｑ２
Q1Q0
Q1Q0 00 01 11
00
１
１
ｘ
10
Q1Q0
Q1Q0 00 01 11
１
00
01
ｘ
11
ｘ
ｘ
11
ｘ
ｘ
10
10
１
１
01
D2
ｘ
１
１
１
１
ｘ
ｘ
ｘ
ｘ
ｘ
11
10
１
D3
Ｑ３ Ｑ２
Ｑ３ Ｑ２
Q1Q0
Q1Q0 00 01 11
10
Q1Q0
Q1Q0 00 01
00
１
ｘ
00
ｘ
01
１
ｘ
01
ｘ
11
10
10
１
１
ｘ
ｘ
11
ｘ
ｘ
10
１
ｘ
ｘ
ｘ
ｘ
D0 ＝ Q(N)
(4.8)
D1 ＝ {Q1・Q0(N) ＋ Q1(N)・Q0}(N)
(4.9)
D2 ＝ Q2・(Q0+Q1) ＋
Q3・Q0(N)
D3 ＝ Q3・Q0 ＋ Q3(N)・Q2(N)・Q1(N)・Q0(N)
36
(4.10)
(4.11)
表４．７ 同期式７進アップカウンタ真理値表
カウント
現在の状態
次の状態
D の状態
Q2
Q1
Q0
Q2
Q1
Q0
D2
D1
D0
0
0
0
0
0
0
1
0
0
1
1
0
0
1
0
1
0
0
1
0
2
0
1
0
0
1
1
0
1
1
3
0
1
1
1
0
0
1
0
0
4
1
0
0
1
0
1
1
0
1
5
1
0
1
1
1
0
1
1
0
6
1
1
0
0
0
0
0
0
0
表４．８ 同期式７進アップカウンタカルノー図
D0
D1
Ｑ2 Ｑ1
Ｑ2 Ｑ1
Q0 00 01 11 10
0
１
１
1
１
Q0 00 01 11 10
１
0
ｘ
1
１
１
１
ｘ
１
D2
D0 ＝ Q()(N)
Ｑ2 Ｑ1
(4.12)
Q0 00 01 11 10
0
1
１
１
１
ｘ
１
D1 ＝ Q1・Q()(N)＋Q1(N)・Q() (4.13)
D2 ＝ Q2 ＋ Q1・Q0
以上の式(4.1)∼(4.14)を用いて回路図を設計する。
37
(4.14)
図４．２ 同期式 70 進アップダウンカウンタ回路図
38
アップカウント動作、ダウンカウント動作はそれぞれ別の処理を行っており、
入力 D に入力する際に OR によってアップ処理、ダウン処理のどちらでも反映
することができる。反映するのはアップ、ダウンのどちらか一方のみで、アッ
プダウン制御信号が１のときはアップ、０のときはダウンとなる。ダウンカウ
ントの条件は P18∼20 と同じである。
桁上がりは１００１をデコードすることで行われる。次のクロックで 10 の桁
は繰り上がる。1 の桁は１０１０になるが、デコード出力０を D3 と D1 に入力
することで､００００に修正される。
桁下がりは、ダウンカウント時に００００をデコードして次のパルスで行われ
る。その際、１の桁は１０１１となるが、桁上げ時と同様にデコード出力０を
D2 に入力することで、１００１に修正される。
また、ダウンカウントによって０未満（マイナス）になる場合は、”0000000”
（全ビット０）をデコードすることで、クロックパルスを遮断している。
図 4.2 にある禁止入力防止 RS-FF は、表３．３のＲＳ−ＦＦ回路真理値表の
禁止入力００を防止するため、図４．３のように S(N)、R(N)の NOR をとり、
出力を S(N)と OR をとる。この FF の場合、入力が００のとき、S(N)は NOR
出力が１になるので、入力は１０となり Q=０、Q(N)=１となる。そのため、禁
止入力が防止される。
禁止入力防止型 RS-FF
図４．３
S(N) R(N)
Q
Q(N)
0
0
0
1
0
1
1
0
1
0
0
1
1
1
保持
※ Ｑ（Ｎ）はＱの否定（バー）
表４．９ 禁止入力防止型 RS-FF 真理値表
39
(４)全体回路図（修正後）
以上の修正を加えて回路全体図を再設計したものを P４０に示す。
この回路は修正前の回路（非同期式カウンタ）と比べ、
① プリセットやクリア時に前段の値（Qｎ-１、Qｎ-１(N)）の影響されない。
② 遅延時間による誤動作を防ぐことができる。
という特徴を持つ。いずれも同期式への変更により、修正前の欠点を補ったも
のである。これにより、目標とする動作が可能と思われる。
40
図４．４ 双六回路全体図（修正版）
41
(５)動作確認
製作した回路を動作別にチェックする。
① 発振回路の周波数はいくらか。
周期を確認したところ、２７P での確認時と変わらず、さいころ回路用 0.038s
マス目制御、70UDC 用は 0.37s であった。
② さいころの目は１から６まで均等にでるか。
さいころ回路を 60 回動作して統計をとった。結果は以下のようになってい
る。
1 の目 ・・・ 15 回
2 の目 ・・・ 9 回
3 の目 ・・・ 11 回
4 の目 ・・・ 7 回
5 の目 ・・・ 10 回
6 の目 ・・・ 8 回
やや 1 の目に偏ったが、全体としてはほぼ均等である。
③ さいころの目の分だけマス目制御回路にプリセットされているか。
プリセットを行ったときの値をオシロスコープを用いて調べたところ、さい
ころの目と一致したことから、正常といえる。
④ ７進ダウンカウンタは正常にカウントしているか。
マス目制御回路に入力されるクロックの数を調べたところ､さいころの数の
分だけ入力されていた。それ以降はデコードによる遮断が行われているとい
える。
⑤ 70 進 UDC は正常にカウントしているか。
さいころの目の分だけカウントを行った
⑥ ダウン条件のときにダウンカウントに切り替わるか。
ダウンカウント判定部の動作をオシロスコープを用いて調べたところ､判定
出力はアップ化運と状態から切り替わっていた。
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⑦ 60 マス目以降はダウンカウントされるか。
実験を行ったところ、60 マス目までは通常通りアップカウントを行っていた
が、60 マス目を境に 59、58･･･と、ダウンカウントを行った。
⑧ スタート地点以下（0 マス目）になるダウンカウントを遮断しているか。
実験の結果､00 を表示した後は、カウント数が残っているにも関わらず変化
が無かった。このことから、00 以降のクロックを遮断しているといえる。
⑨ イベントは動作するか。
実験の結果、アップカウント、ダウンカウントの両方のパターンを確認した。
その際のマス目制御回路のプリセットも正常であった。
以上から､双六回路として機能しているといえる。
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５、まとめ
最初の動作不具合は、非同期式カウンタの動作を正確に理解していなかった
ことが原因である。非同期式の場合、アップカウント時は Q(N)が、ダウンカウ
ント時は Q が、次段のクロックになるという特徴を理解していながら、プリセ
ット時、クリア時の影響を考えていなかった。
とくに、70 進アップダウンカウンタの場合は桁上がり時に必ずクリアを行う。
仮に全段にクリアを行ったとしても、クリアは 1010 をデコードしたときのみ行
うものである。そのため、クリア信号がハザード化するので遅延時間の関係で
全段が 0 になることは無いと考えられる。その他に､自己修正型も考えられる手
段の一つであるが､アップダウンカウンタであったため、出力 Q を強制的に０に
することができなかった。
非同期式アップダウンカウンタでは、
（10 の位、1 の位の）2 段構成の 2 桁のカ
ウンタは実質不可能なことであった。
修正後の回路は、前述のとおり非同期式の欠点を無くしているので正常な動
作は可能であると考えた。実験も配線ミス、配線同士の短絡などでうまくいか
ない部分があったが、動作は正常に行われていることを確認した。
現段階で修正が必要であると考える箇所はすべて修正した。今後、改良を行
いたい箇所はイベント回路である。現在のイベントでは「進む」か「戻る」だ
けである。「1 回休み」や「はじめに戻る」など、より幅広いイベントも必要で
あると考える。それらを実現するための論理を考えなければならない。
今回の卒業研究で学んだことは、
① 初めて構想から設計、製作までを行ったこと
② カウンタの特徴
③ シミュレーションの必要性
である。
これまでは製作以外を行ったことが無かったため、構想段階から苦労した。
現在の力で双六をどの程度まで再現できるのかという点である。（４ページの）
３方式を検討し、最も適したものを選ぶために検証を行った。結局、カウンタ
を用いた方式となったが、それを考えた通りの動作が行えるように設計するこ
とはとても大変であった。
この一連の手順は非常に勉強になった。設計を行うことによって、設計におけ
る知識はもちろんのこと、構想段階の大切さも学ぶことができたからである。
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今回では、動作方式の特徴を理解し、検討しなければ最も動作がイメージしや
すい加減算回路を用いた方式にしていた。実際は素子数がカウンタを用いたも
のより相当増えるため、とても効率的とはいえない。よい設計を行うためには、
回路の方向性を十分に検討することが大切であると感じた。
また、作成した双六回路はほとんどがカウンタである。設計前は演算回路を
用いたものも検討したが、もっとも効率的な設計法を利用するということでカ
ウンタを用いた回路に決定した。そのことから必然的にカウンタの特徴、ひい
てはＦＦの特徴を理解することがもっとも重要なことであった。
最終的には、最初に設計した非同期式がうまく動作せず､急遽同期式に変更する
という事態が起こってしまった。原因は、比較的原理が簡単な非同期式のカウ
ンタである。設計時、プリセットやクリア時に立ち上がった出力 Q（または Q(N)）
の次段への影響をまったく考えていなかった。
このことから、やはりシミュレーションによる動作確認は怠ってはならない
と感じた。製作段階で気付いても修正が非常に困難になるからである。今回は、
非同期式を同期式に替えるだけで良かったが、根本的に間違っていた場合は大
変な時間のロスとなるので、必ずシミュレーションは行おうと考えている。
ただ、ミスによって非同期式の利点と欠点を学ぶことができたので、完全に
無駄というわけではなかったと考えている。桁上げ、桁借り動作が無い場合は
十分カウンタの役割を果たすことができる。
その他、基本的な回路でほとんど用いられる FF を 4 種類(D、RS、JK、T)使
用し、設計することで理解を深めることができた。実際､完成に至るまでには非
常に苦労した。しかし、この経験は他の回路を理解するとき、または設計する
ときに自然に生きてくるものと思う。今後、さらに設計と製作を行うことで経
験を積み、自らの実践力を高めていく考えである。
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