PSoC - Cypress Semiconductor

 PSoC® 5LP: CY8C52LP フ ァ ミ リ
デー タ シー ト
プ ロ グ ラ マ ブル シ ス テムオ ン チ ッ プ (PSoC®)
概要説明
PSoC® 5LP は、 単一チ ッ プ上に設定可能なアナログ と デジ タ ル ペ リ フ ェ ラル、 メ モ リ およびマ イ ク ロ コ ン ト ロー ラ ーを集積 し た、
真のプ ロ グ ラ マ ブル組込みシ ス テムオ ン チ ッ プ です。 PSoC 5LP アーキテ ク チ ャは以下のものによ っ て性能を向上 さ せます :
 DMA コ ン ト ロー ラ ー内蔵の最大 80MHz で動作する 32 ビ ッ ト ARM Cortex-M3 コ ア
 超低消費電力、 業界最大の電圧範囲に対応
 カ ス タ ムな機能を可能にする プ ログ ラ マ ブルなデジ タ ルおよびアナログ ペ リ フ ェ ラル
 任意のアナログまたはデジ タ ル ペ リ フ ェ ラル機能から、 任意のピ ン ま での柔軟性の高いルーテ ィ ング
PSoC デバイ スは、 組込み制御設計用に、 高度に コ ン フ ィ ギ ュ レーシ ョ ン可能なシ ス テムオン チ ッ プ アーキテ ク チ ャ を採用 し てい
ます。 これ らは、 オン チ ッ プ マ イ ク ロ コ ン ト ロー ラ ーによ っ て制御 さ れる コ ン フ ィ ギ ュ レーシ ョ ン可能なアナログおよびデジ タ ル
回路を統合 し ています。 PSoC は 1 個のデバイ スに最大 100 のデジ タ ルおよびアナログ ペ リ フ ェ ラル機能ま で統合する こ と がで
き、 開発期間、 基板面積、 消費電力を低減 し 、 シ ス テム コ ス ト を削減 し ながら、 シス テムの品質を向上 さ せます。
特長
 動作特性
 性能


32 ビ ッ ト ARM Cortex-M3 CPU、 32 の割込み入力
24 チ ャ ネルのダ イ レ ク ト メ モ リ ア ク セス (DMA) コ ン ト ロー
ラー
 メモリ
キ ャ ッ シ ュ および保護機能を備えた最大 256KB のプ ログ ラ
ム フ ラ ッシュ
 エ ラ ー訂正 コ ー ド (ECC) 用の最大 32KB の追加 フ ラ ッ シ ュ
 最大 64KB の RAM
 2KB の EEPROM

 デジ タ ル周辺機器
4 個の 16 ビ ッ ト タ イ マー、 カ ウン タ ー、PWM (TCPWM)
ブロ ッ ク
2
 I C、 1Mbps のバス速度
 内部発振器を利用する USB 2.0 準拠のフ ルス ピー ド (FS)
12Mbp ペ リ フ ェ ラル イ ン タ ー フ ェ ース (TID#10840032) [2]


12 ビ ッ ト SAR ADC
8 ビ ッ ト DAC
 2 個のコ ンパレー タ
®
 CapSense サポー ト 、 最大 62 個のセ ンサー
 1.024V ±1% の内部電圧 リ フ ァ レ ン ス

電圧範囲 : 1.71 ～ 5.5V、 最大 6 つのパワー ド メ イ ン
[1]
 温度範囲 ( 周囲 ): –40°C ～ 85°C
 DC ～ 80MHz で動作
 電力モー ド
• ア ク テ ィ ブ モー ド は 6MHz で 3.1mA、 48MHz で 15.4mA
• ス リ ープ モー ド は 2µA
• ハイバネー ト モー ド は RAM デー タ 保持が有効で、 300nA
 0.5V 入力から 5V 出力ま でのブース ト レギ ュ レー タ

以下の機能を い く ら で も作成する よ う プ ログ ラ ム可能な20～
24 のユニバーサル デジ タ ル ブ ロ ッ ク (UDB):
• 8 ビ ッ ト 、 16 ビ ッ ト 、 24 ビ ッ ト 、 32 ビ ッ ト の タ イ マー、
カ ウン タ ー、 PWM
• I2C、 UART、 SPI、 I2S、 LIN 2.0 イ ン タ ー フ ェ ース
• 巡回冗長検査回路 (CRC)
• 疑似乱数列 (PRS) ジ ェ ネ レー タ
• 直交デ コ ーダー
• ゲー ト レ ベルの論理関数
 プ ログ ラ ム可能な ク ロ ッ ク 供給
3MHz ～ 74MHz の内部発振器、 3MHz で精度が 2%
4 ～ 25MHz の外部水晶発振器
 最大 80MHz ま での内部 PLL ク ロ ッ ク 生成
 1 kHz、 33 kHz および 100 kHz の低消費電力内部発振器
 32.768kHz の外部時計用水晶発振器
 任意のペ リ フ ェ ラルまたは I/O に接続可能な 12個の ク ロ ッ ク
分周器
 アナログ ペ リ フ ェ ラル



 汎用性の高い I/O シ ス テム
46 ～ 72 本の I/O ピ ン – 最大 62 本の汎用 I/O (GPIO)
最大 8 本の性能 I/O (SIO) ピ ン
• 25mA の電流シ ン ク
• プ ログ ラ ム可能な入力閾値および出力 HIGH 電圧
• 汎用コ ンパレー タ と し て動作可能
• ホ ッ ト スワ ッ プ機能および過電圧耐性
 GPIO と し て使用可能な 2 個の USBIO ピ ン
 任意のデジ タ ルまたはアナロ グ ペ リ フ ェ ラルから 任意の
GPIO へ接続
 任意の GPIO から最大 46×16 セグ メ ン ト ま での LCD を直接
駆動
 任意の GPIO で CapSense に対応
 1.2V ～ 5.5V のイ ン タ ー フ ェ ース電圧、最大 4 つの ド メ イ ン
に分け られる


 プ ログ ラ ミ ング、 デバ ッ グ、 ト レース



JTAG (4 線 ) 、 シ リ アル ワ イヤ デバ ッ グ (SWD、2 線 ) 、 シ ン
グル ワ イヤ ビ ュ ーア (SWV) 、 Traceport (5 線 ) イ ン タ ー
フ ェ ース
CPU コ アに組み込まれた ARM デバ ッ グおよび ト レース モ
ジ ュ ール
I2C、 SPI、 UART、 USB お よび他のイ ン タ ー フ ェ ースによ る
ブー ト ローダ プ ログ ラ ミ ング
 パ ッ ケージ オプ シ ョ ン : 68 ピ ン QFN、100 ピ ン TQFP および
99 ピ ン CSP
 無料の PSoC Creator™ ツールによ る開発のサポー ト
回路図および フ ァ ームウ ェ ア設計のサポー ト
100 個以上の PSoC Components™ は複数の IC と シ ス テム
イ ン タ ー フ ェ ース を単一の PSoC に統合する ために使用。
コ ンポーネ ン ト は自由に埋め込まれた IC であ り 、 ア イ コ ン
で表示。 PSoC Creator 上で コ ンポーネ ン ト ア イ コ ン を ド
ラ ッ グ ア ン ド ド ロ ッ プ し てシ ス テム設計
 無料の GCC コ ンパイ ラ を含み、Keil/ARM MDK コ ンパイ ラ
に対応
 デバイ ス プ ログ ラ ミ ングおよびデバ ッ グ をサポー ト


注:
1. 最大保管温度は JEDEC 標準 「JESD22-A103、 高温保存試験」 に準拠 し た 150°C です。
2. こ の機能は選択 し たデバイ スのみ有効です。 詳細は、 103 ページの 「注文情報」 を ご参照 く だ さ い。
Cypress Semiconductor Corporation
文書番号 : 001-97327 Rev. *A
•
198 Champion Court
•
San Jose, CA 95134-1709
•
408-943-2600
改訂日 2016 年 10 月 26 日
PSoC® 5LP: CY8C52LP フ ァ ミ リ
デー タ シー ト
詳細情報
サイ プ レ スは、 www.cypress.com に大量のデー タ を掲載 し てお り 、 ユーザーがデザイ ン に適切な PSoC デバイ ス を選択 し 、 デバイ ス
をデザイ ンに迅速で効果的に統合する手助けを し ています。 リ ソ ースの包括的な リ ス ト については、 知識ベース記事 「KBA86521,
How to Design with PSoC 3, PSoC 4, and PSoC 5LP」 を ご参照 く だ さ い。 以下は PSoC 5LP の リ ソ ースの要約です :
 概要 : PSoC ポー ト フ ォ リ オ、 PSoC ロー ド マ ッ プ
 製品セ レ ク タ : PSoC 1、 PSoC 3、 PSoC 4、 PSoC 5LP
また、 PSoC Creator はデバイ ス選択ツールを含んでいます。
 ア プ リ ケーシ ョ ン ノ ー ト : サイ プ レ スは、基本レ ベルか ら高度
な レ ベルま での様々な ト ピ ッ ク に触れる大量の PSoC ア プ リ
ケーシ ョ ン ノ ー ト およびサン プル コ ー ド を提供 し ています。
以下は PSoC 5LP 入門用の推奨ア プ リ ケーシ ョ ン ノ ー ト です :
 AN77759: Getting Started With PSoC 5LP
 AN77835: PSoC 3 to PSoC 5LP Migration Guide
 AN61290: Hardware Design Considerations
 AN57821: Mixed Signal Circuit Board Layout
 AN58304: Pin Selection for Analog Designs
 AN81623: Digital Design Best Practices
 AN73854: Introduction To Bootloaders
 開発キ ッ ト :
CY8CKIT-001 は PSoC 1、 PSoC 3、 PSoC 4 または PSoC
5LP デバイ ス フ ァ ミ リ のいずれかに共通開発プ ラ ッ ト
フ ォ ームを提供 し ます。
 CY8CKIT-050 はアナログ性能用に設計 さ れています。 こ れ
によ り 、 PSoC 5LP によ っ てサポー ト さ れる高精度アナロ
グ、 低消費電力かつ低電圧のア プ リ ケーシ ョ ン を評価、 開
発、 試作する こ と がで き ます

両方のキ ッ ト は PSoC 拡張基板キ ッ ト エ コ シ ス テムに対応 し
ています。 拡張キ ッ ト は、 CapSense、 高精度温度測定および
電力監視を含む、 多数のア プ リ ケーシ ョ ンに利用可能です。
MiniProg3 デバイ スは、 フ ラ ッ シ ュのプ ログ ラ ミ ング と デバ ッ
グ用のイ ン タ ー フ ェ ース を提供 し ています。
PSoC Creator
PSoC Creator は無償の Windows ベースの統合設計環境 (IDE) です。 こ のキ ッ ト によ り 、 PSoC 3、 PSoC 4 お よび PSoC 5LP ベー
スのシ ス テムのハー ド ウ ェ ア と フ ァ ームウ ェ アの同時設計が可能です。 100 以上の事前検証済みで量産使用が可能な PSoC
Component をサポー ト し ている ク ラ シ ッ ク で使い慣れた回路図キ ャ プ チ ャ を使っ てデザイ ン を作成 し ます。 コ ンポーネ ン ト デー
タ シー ト を ご参照 く だ さ い。 PSoC Creator によ り 、 以下の こ と が可能です :
1. コ ンポーネ ン ト ア イ コ ン を ド ラ ッ グ＆ ド ロ ッ プ し て、 メ イ
ン デザイ ン ワー ク スペースでハー ド ウ ェ ア シ ス テム デザ
イ ン を ビル ド
2. PSoC Creator IDE の C コ ンパイ ラ を使用 し てア プ リ ケー
シ ョ ンのフ ァ ームウ ェ ア と PSoC ハー ド ウ ェ ア を相互設計
3. コ ン フ ィ ギ ュ レーシ ョ ン ツールを使 っ て コ ンポーネ ン ト を
設定
4. 100 以上のコ ンポーネ ン ト のラ イ ブ ラ リ を利用
5. コ ンポーネ ン ト デー タ シー ト を参照
図 1. PSoC Creator の複数セ ンサーのサン プル プ ロ ジ ェ ク ト
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文書番号 : 001-97327 Rev. *A
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PSoC® 5LP: CY8C52LP フ ァ ミ リ
デー タ シー ト
目次
1. アーキテ ク チ ャ概要 ........................................................ 4
2. ピ ン配置 .......................................................................... 6
3. ピ ンの説明 ..................................................................... 11
4. CPU ............................................................................... 12
4.1 ARM Cortex-M3 CPU ...........................................12
4.2 キ ャ ッ シ ュ コ ン ト ロー ラ ー .................................13
4.3 DMA および PHUB ...............................................13
4.4 割込み コ ン ト ロー ラ ー .........................................16
5. メ モ リ ............................................................................ 18
5.1 ス タ テ ィ ッ ク RAM ...............................................18
5.2 フ ラ ッ シ ュ プ ログ ラ ム メ モ リ .............................18
5.3 フ ラ ッ シ ュのセキ ュ リ テ ィ ..................................18
5.4 EEPROM ..............................................................18
5.5 不揮発性 ラ ッ チ (NVL) ..........................................19
5.6 外部 メ モ リ イ ン タ ー フ ェ ース ..............................20
5.7 メ モ リ マ ッ プ .......................................................21
6. シス テム統合 ................................................................. 22
6.1 ク ロ ッ キング シス テム ........................................22
6.2 電源シ ス テム ........................................................25
6.3 リ セ ッ ト ...............................................................29
6.4 I/O シ ス テムおよび配線 .......................................31
7. デジ タ ルサブ シス テム ................................................... 38
7.1 ペ リ フ ェ ラルの例 .................................................38
7.2 ユニバーサル デジ タ ル ブ ロ ッ ク .........................40
7.3 UDB ア レ イの説明 ...............................................43
7.4 DSI 配線イ ン タ ー フ ェ ースの説明 ........................43
7.5 USB ......................................................................45
7.6 タ イ マー、 カ ウン タ ーお よび PWM .....................45
7.7 I2C ........................................................................46
8. アナログ サブ シ ス テム .................................................. 48
8.1 アナログ配線 ........................................................49
8.2 逐次比較 ADC ......................................................51
8.3 コ ンパレー タ ........................................................51
8.4 LCD 直接駆動 .......................................................52
8.5 CapSense .............................................................53
8.6 温度セ ンサー ........................................................53
8.7 DAC ......................................................................53
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9. プ ロ グ ラ ミ ング、 デバ ッ グ イ ン タ ー フ ェ ース、 リ ソ ース 54
9.1 JTAG イ ン タ ー フ ェ ース ......................................55
9.2 SWD イ ン タ ー フ ェ ース .......................................56
9.3 デバ ッ グ機能 ........................................................57
9.4 ト レースの特長 ....................................................57
9.5 SWV イ ン タ ー フ ェ ースおよび
TRACEPORT イ ン タ ー フ ェ ース ...............................57
9.6 プ ログ ラ ミ ング機能 .............................................57
9.7 デバイ ス セキ ュ リ テ ィ ........................................57
9.8 CSP パ ッ ケージ ブー ト ローダ ............................58
10. 開発サポー ト ............................................................... 58
10.1 ド キ ュ メ ン ト ......................................................58
10.2 オン ラ イ ン .........................................................58
10.3 ツール .................................................................58
11. 電気的仕様 ................................................................... 59
11.1 絶対最大定格 ......................................................59
11.2 デバイ ス レ ベルの仕様 ......................................60
11.3 電源レギ ュ レー タ ...............................................63
11.4 入力 と 出力 .........................................................67
11.5 アナログ ペ リ フ ェ ラル ......................................74
11.6 デジ タ ル ペ リ フ ェ ラル ......................................88
11.7 メ モ リ .................................................................92
11.8 PSoC のシ ス テム リ ソ ース ................................96
11.9 ク ロ ッ キング ......................................................99
12. 注文情報 .................................................................... 103
12.1 部品番号の命名規則 .........................................104
13. パ ッ ケージ ................................................................. 105
14. 略号 ........................................................................... 108
15. 参考資料 .................................................................... 110
16. 本書の表記法 ............................................................. 110
16.1 測定単位 ...........................................................110
改訂履歴 ...........................................................................111
セールス、 ソ リ ュ ーシ ョ ンおよび法律情報 .....................112
ワール ド ワ イ ド 販売 と 設計サポー ト .........................112
製品 ...........................................................................112
PSoC® ソ リ ュ ーシ ョ ン ............................................112
サイ プ レ ス開発者コ ミ ュ ニ テ ィ ................................112
テ ク ニ カル サポー ト .................................................112
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PSoC® 5LP: CY8C52LP フ ァ ミ リ
デー タ シー ト
1. アーキテ ク チ ャ概要
本書では、 超低消費電力、 フ ラ ッ シ ュ に よ る プ ロ グ ラ ム可能な シ ス テムオ ン チ ッ プ (PSoC) デバイ ス、 スケー ラ ブルな 8 ビ ッ ト
PSoC 3 および 32 ビ ッ ト PSoC 5LP プ ラ ッ ト フ ォ ームを備えた CY8C52LP フ ァ ミ リ を ご紹介 し ます。CY8C52LP フ ァ ミ リ は、CPU
サブ シ ス テムの周 り に配置する アナログ回路、 デジ タ ル回路、 および相互接続回路の設定可能な ブ ロ ッ ク を提供 し ます。 柔軟性の
高いアナログ サブ シ ス テム、 デジ タ ル サブ シス テム、 ルーテ ィ ング、 I/O を CPU と 組み合わせる こ と で、 民生用、 産業用、 医療
用の様々なア プ リ ケーシ ョ ン で高度な統合を実現で き ます。
図 1-1. 簡略化 し たブ ロ ッ ク図
Analog Interconnect
Clock Tree
IMO
Digital System
I2C
Universal Digital Block Array (24 x UDB)
8- Bit
Timer
UDB
UDB
UDB
UDB
I 2C Slave
Sequencer
Quadrature Decoder
16- Bit
PWM
UDB
8- Bit SPI
UDB
UDB
UDB
UDB
UDB
UDB
UDB
UDB
UDB
UDB
UDB
8- Bit
Timer
UDB
Master/
Slave
16- Bit PRS
22 
4x
Timer
Counter
PWM
Logic
12- Bit SPI
UDB
UDB
UDB
FS USB
2.0
Logic
UDB
UDB
UDB
UART
UDB
USB
PHY
GPIOs
32.768 KHz
( Optional)
GPIOs
Xtal
Osc
SIO
System Wide
Resources
Usage Example for UDB
4 to 25 MHz
( Optional)
GPIOs
Digital Interconnect
12- Bit PWM
RTC
Timer
WDT
and
Wake
EEPROM
SRAM
CPU System
Cortex M3CPU
Interrupt
Controller
Program &
Debug
GPIOs
System Bus
Memory System
Program
GPIOs
Debug &
Trace
EMIF
FLASH
ILO
Cache
Controller
PHUB
DMA
Boundary
Scan
GPIOs
Clocking System
LCD Direct
Drive
ADC
POR and
LVD
SAR
ADC
1.71 to
5.5 V
Sleep
Power
1.8 V LDO
Temperature
Sensor
SMP
CapSense
+
2x
CMP
DAC
-
GPIOs
SIOs
Analog System
Power Management
System
0. 5 to 5.5 V
( Optional)
図 1-1 は、 CY8C52LP フ ァ ミ リ の主要な コ ンポーネ ン ト を示 し
ます。 それ らは以下の通 り です :
 ARM Cortex-M3 CPU サブ シ ス テム
 不揮発性サブ シ ス テム
 プ ログ ラ ミ ング、 デバ ッ グおよびテ ス ト のサブ シ ス テム
 入力 と 出力
 ク ロ ッ キング
 電源
 デジ タ ル サブ シ ス テム
 アナログ サブ シ ス テム
文書番号 : 001-97327 Rev. *A
PSoC の柔軟性の半分はデジ タ ル サブ シ ス テムによ っ て実現 さ
れています。 デジ タ ル シス テム相互接続 (DSI) によ り 、 任意の
ペ リ フ ェ ラ ルか ら のデジ タ ル信号を任意のピ ン に接続 し ます。
また、 小型、 高速、 低消費電力なユニバーサル デジ タ ル ブ ロ ッ ク
(UDB) に よ っ て デ ジ タ ル機能の柔軟性 を 提供 し て い ま す。
PSoC Creator は、 UDB ア レ イ にマ ッ ピ ン グ さ れた標準デジ タ ル
ペ リ フ ェ ラ ル (UART、 SPI、 LIN、 PRS、 CRC、 タ イ マー、 カ
ウン タ ー、 PWM、 AND、 OR な ど ) の構築 と テ ス ト の完了 し た
ラ イ ブ ラ リ を提供 し ます。 グ ラ フ ィ カルな設計入力手段を通 し
て、 基本論理要素を使用 し てデジ タ ル回路を容易に作成する こ
と も で き ます。 各 UDB には、 プ ログ ラ マ ブル ア レ イ ロ ジ ッ ク
(PAL) と プ ロ グ ラ マ ブル ロ ジ ッ ク デバイ ス (PLD) の機能が小型
のス テー ト マシ ン エ ン ジ ン と と も に含まれてい るので、幅広い
ペ リ フ ェ ラルをサポー ト で き ます。
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PSoC には、 UDB ア レ イの柔軟性のほか、 特定の機能を対象 と
し た コ ン フ ィ グ レ ーシ ョ ン可能なデジ タ ル ブ ロ ッ ク も 用意 さ
れています。 CY8C52LP フ ァ ミ リ では、 4 個の 16 ビ ッ ト タ イ
マー、 カ ウン タ ー、 PWM ブ ロ ッ ク、 I2C によ る ス レーブ、 マス
タ ー、 マルチマス タ ーおよび フルス ピー ド USB を こ れら のブ
ロ ッ ク で扱 う こ と がで き ます。
ペ リ フ ェ ラ ルの詳細については、 こ のデー タ シー ト の 38 ページ
の 「ペ リ フ ェ ラ ルの例」 を ご参照 く だ さ い。 UDB、 DSI および
その他のデジ タ ル ブ ロ ッ クの詳細については、本デー タ シー ト
の 38 ページの 「デジ タ ルサブ シス テム」 を ご参照 く だ さ い。
PSoC のアナロ グ サブ シ ス テムは、 PSoC 独自の設定可能性の
残 り 半分を受け持ち ます。 すべてのアナログ性能は、 広い範囲
の温度 と 電圧にわた っ て誤差が 1% 未満の高精度な絶対 リ フ ァ
レ ン ス電圧に基づいています。 設定可能な アナ ロ グ サブ シ ス テ
ムは以下の ものを含んでいます :
 アナログ マルチ プ レ クサ
 コ ンパレー タ
 リ フ ァ レ ン ス電圧
 ADC
 DAC
内部アナロ グ バス を使用する と 、すべての GPIO ピ ン でアナロ グ
信号の入出力が可能です。 これによ り 、 最大 62 個の独立 し た
アナログ信号 と のイ ン タ ー フ ェ ース を実現で き ます。
CY8C52LP フ ァ ミ リ は SAR ADC を備えています。 また、 1 秒
あた り 最高 1M のサン プ リ ングで 12 ビ ッ ト 変換を行い、低い非
線形性 と オ フ セ ッ ト 誤差、 70dB 以上の SNR を実現 し ます。 こ
れは、 さ ま ざ ま な高速のアナログ用途に最適です。
高速な電圧または電流 DAC では 8 ビ ッ ト の出力信号をサポー ト
し ます。 更新速度は、 IDAC で 8Msps、 VDAC で 1Msps です。
これか ら任意の GPIO ピ ン に出力で き ます。UDB ア レ イ を使用
し て、 よ り 分解能の高い電圧 PWM DAC 出力を生成で き ます。
こ の方法では、 最高 48kHz で最大 10 ビ ッ ト のパルス幅変調
(PWM) DAC を実現 し ます。 各 UDB 内のデジ タ ル DAC は、
PWM、 PRS またはデル タ シグマ アルゴ リ ズムをサポー ト し 、
パルス幅はプ ログ ラ ム可能です。
アナログ サブ シス テムは、 ADC と DAC のほか、 コ ンパレー タ
を提供 し ます。 詳細は、 本デー タ シー ト の 48 ページの 「アナ
ログ サブ シス テム」 を ご参照 く だ さ い。
PSoC の CPU サブ シ ス テムは、 最大 80MHz で動作する 3 段パ
イ プ ラ イ ン方式の 32 ビ ッ ト ARM Cortex-M3 プ ロ セ ッ サを中心
に し て構成 さ れています。 Cortex-M3 は、 密接に統合 さ れたネ
ス ト 型ベ ク タ 割込み コ ン ト ロー ラ ー (NVIC) と 各種のデバ ッ グ
および ト レース モ ジ ュ ールを備えています。大まかな構成で見た
CPU サブ シ ス テムには、 DMA コ ン ト ロ ー ラ ー、 フ ラ ッ シ ュ
キ ャ ッ シ ュ および RAM があ り ます。 NVIC では、 低レ イ テ ン
シ、 ネス ト 型割込み、 割込みのテールチ ェ ーン な どの機能を提
供する こ と で、 割込み処理の効率化を図 っ ています。 DMA コ ン
ト ロー ラ ーによ り 、 ペ リ フ ェ ラルは CPU の介入な し にデー タ
を交換で き ます。 こ れによ り 、 CPU の動作を低速にする こ と に
よ る消費電力削減や、 この CPU サイ クルを活用 し た フ ァ ーム
ウ ェ ア アルゴ リ ズムの性能向上を図る こ と がで き ます。 また、
フ ラ ッ シ ュ キ ャ ッ シ ュ に よ っ て フ ラ ッ シ ュ へのア ク セ ス頻度
を抑え る こ と でシ ス テムの消費電力を低減で き ます。
PSoC の不揮発性サブ シ ス テムは、 フ ラ ッ シ ュ、 バイ ト 書き込
み可能な EEPROM および不揮発性の コ ン フ ィ ギ ュ レーシ ョ ン
オプ シ ョ ンか ら成 り ます。最大 256KB のオン チ ッ プ フ ラ ッ シ ュ
が用意 さ れています。 CPU は、 ブー ト ローダ機能を有効に し
ている と CPU が フ ラ ッ シ ュの各ブ ロ ッ ク を再書き込みする こ
と がで き ます。 ECC を有効に し て、 高信頼化を図る こ と がで き
文書番号 : 001-97327 Rev. *A
PSoC® 5LP: CY8C52LP フ ァ ミ リ
デー タ シー ト
ます。 ユーザーの重要な情報は、 メ モ リ のブ ロ ッ ク を選択的に
ロ ッ ク し て読み出 し 保護および書き込み保護で き る強力で柔軟
な保護モデルによ っ て保護 さ れます。 ア プ リ ケーシ ョ ン デー タ
の保存用 と し て、 チ ッ プ 上に 2KB のバ イ ト 書 き 込み可能な
EEPROM が用意 さ れています。 さ ら に、 ブー ト 速度やピ ン駆
動モー ド な どの選択 し た構成オプ シ ョ ンが不揮発性 メ モ リ に保
存 さ れるので、 パワーオン リ セ ッ ト (POR) 後、 直ちにその設
定が有効にな り ます。
3 種類の PSoC I/O には、 きわめて高い柔軟性があ り ます。 す
べての I/O が多数の駆動モー ド を備えてお り 、 こ れらのモー ド が
POR 時に設定 さ れます。 PSoC では、 VDDIO ピ ン を使用 し て
最大 4 種類の I/O 電圧 ド メ イ ンに分割 し て利用で き ます。 すべ
ての GPIO にはアナログ I/O、 LCD 駆動、 CapSense、 柔軟な割
込み生成、 スルー レー ト 制御およびデジ タ ル I/O 機能を備えて
い ま す。 PSoC 上の SIO では、 出力 と し て使用す る VOH を
VDDIO と は別に設定で き ます。 入力モー ド 時の SIO は高イ ン
ピーダ ン スにな り ますが、 こ れはデバイ スに電源が供給 さ れて
い な い場合や ピ ン 電圧が電源電圧 を 超え て い る 場合で も 同様で
す。 こ れによ り 、 SIO は、 PSoC が電源供給 さ れな く バス上の
他のデバ イ スがまだ電源供給 さ れている I2C バスに最適にな り ま
す。また、SIO ピ ンはア プ リ ケーシ ョ ンの大電流シ ン ク 機能 (LED
駆動な ど ) も備えています。 SIO のプ ロ グ ラ ム可能な入力閾値
機能を使用する と 、 汎用アナ ログ コ ンパレ ー タ と し て SIO 機能
を使用で き ます。 フ ルス ピー ド USB を備えたデバイ ス向けに、
USB の物理的イ ン タ ー フ ェ ース も 用意 さ れています (USBIO)。
USB を使用 し ない場合、 限定 さ れたデジ タ ル機能およびデバイ
ス プ ロ グ ラ ミ ン グに こ れ ら のピ ン を使用す る こ と も で き ます。
PSoC I/O のすべての機能の詳細については、 こ のデー タ シー ト
の 31 ページの 「I/O シ ス テムおよび配線」 を ご覧 く だ さ い。
PSoC デバイ スには、 柔軟性のある内部ク ロ ッ ク 発生器が組み
込まれています。 こ の発生器は、 高い安定性を目指 し て設計 さ
れ、 高精度が得ら れる よ う に出荷時に調整済みです。 内部 メ イ
ン 発振器 (IMO) は シ ス テ ムの マ ス タ ク ロ ッ ク 基準 で あ り 、
3MHz で 2% の精度を備えています。 IMO は、 3MHz ～ 74MHz
の範囲で動作する よ う に設定で き ます。 ア プ リ ケーシ ョ ンの要
件を満たすために、 メ イ ン ク ロ ッ ク 周波数から 複数のク ロ ッ ク
周波数を派生する こ と がで き ます。 こ のデバイ スは、 IMO、 外
部水晶または外部 リ フ ァ レ ン ス ク ロ ッ クか ら最大 80MHz のシ
ス テム ク ロ ッ ク周波数を生成で き る PLL を備えています。 また 、
ス リ ープ タ イ マーおよびウ ォ ッ チ ド ッ グ タ イ マー用 と し て、独
立 し た超低消費電力の内部低速発振器 (ILO) も 内蔵 し て い ま
す。 リ アル タ イム ク ロ ッ ク (RTC) の用途で、 32.768kHz の外
部時計用水晶振動子も使用で き ます。 プ ログ ラ ム可能な ク ロ ッ ク
分周器 と こ れら のク ロ ッ ク を併用 し て、 ほ と んどの タ イ ミ ング
要件に総合的に応え る こ と がで き る柔軟性が得ら れます。
CY8C52LP フ ァ ミ リ では、 1.71V ～ 5.5V と い う 広い動作電源
電圧範囲がサポー ト さ れています。 こ のため、 1.8V ± 5%、 2.5V
± 10%、 3.3± 10%、 5.0V ± 10% な どの安定化電源のほか、 さ ま
ざ ま な電池か ら 直接電源を供給す る こ と も で き ます。 さ ら に、
0.5V と い う 低い電源電圧でデバ イ ス を動作 さ せる こ と がで き
る高効率の同期ブース ト コ ンバー タ が組み込まれています。 こ
れによ り 、 1 個のバ ッ テ リ ーから デバイ スに電源を直接供給で
き ます。 さ ら に、 ブース ト コ ンバー タ を使用 し て、 LCD ガ ラ
ス駆動用の 3.3V な ど、 他のデバイ スに必要な電源電圧を生成
で き ます。 ブース ト の出力電圧は VBOOST ピ ンに出力 さ れ、 同
じ 用途で使用 し ている他のデバイ スに PSoC から 電源を供給で
き ます。
PSoC は、 各種の低消費電力モー ド をサポー ト し ています。 こ
のモー ド には、 RAM のデー タ を維持する 300nA ハイバネー ト
モー ド 、 リ アル タ イム ク ロ ッ ク (RTC) が使用可能な 2µA のス
リ ープ モー ド があ り ます。 ス リ ープ モー ド では、 オプ シ ョ ン
の 32.768kHz ウ ォ ッ チ水晶発振器が継続 し て動作 し 、 正確な
RTC を維持 し ます。
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プ ロ グ ラ ム可能なデジ タ ル ペ リ フ ェ ラ ル と アナ ロ グ ペ リ フ ェ
ラルな どのすべての主要な機能ブ ロ ッ クへの電源は、 フ ァ ーム
ウ ェ ア で個別に制御で き ます。 このため、 使用 し ていないペ リ
フ ェ ラルがある場合に低消費電力のバ ッ ク グ ラ ウン ド 処理が可
能にな り ます。その結果、デバイ スの合計電流は、CPU を 6MHz
で実行 し ている時は 3.1mA と い う 小 さ い値にな り ます。
PSoC® 5LP: CY8C52LP フ ァ ミ リ
デー タ シー ト
図 2-1. VDDIO 電流制限
IDDIO X = 100 mA
VDDIO X
I/O Pins
PSoC の電源モー ド の詳細は、 本デー タ シー ト の 25 ページの
「電源シ ス テム」 を ご参照 く だ さ い。
PSoC のプ ロ グ ラ ミ ン グ、 デバ ッ グおよびテ ス ト には、JTAG (4
線 ) または SWD (2 線 ) のイ ン タ ー フ ェ ース を使用 し ます。 こ
れらの標準的な イ ン タ ー フ ェ ース を使用する こ と で、 サイ プ レ
ス 製 ま た はサー ド パー テ ィ 製の各種ハー ド ウ ェ ア ソ リ ュ ー
シ ョ ンによ る PSoC のデバ ッ グやプ ログ ラ ミ ングが可能にな り
ます。 Cortex-M3 のデバ ッ グ と ト レ ースのモ ジ ュ ール と し て、
FPB ( フ ラ ッ シ ュパ ッ チおよびブ レー ク ポ イ ン ト )、DWT ( デー
タ ウ ォ ッ チポ イ ン ト および ト レース )、 ETM ( エ ンベデ ッ ド ト
レース マ ク ロ セル ) と ITM ( 計装 ト レース マ ク ロ セル ) があ り
ます。 こ れ らのモ ジ ュ ールには、 デバ ッ グ と ト レースにかかわ
る困難な問題の解決に役立つ機能が数多 く 用意 さ れてい ます。
プ ログ ラ ミ ング、 テ ス ト およびデバ ッ グのイ ン タ ー フ ェ ースの
詳細については、 本デー タ シー ト の 54 ページの 「プ ログ ラ ミ
ング、 デバ ッ グ イ ン タ ー フ ェ ース、 リ ソ ース」 を ご参照 く だ さ
い。
PSoC
逆に、 図 2-2 に示すよ う に、 100 ピ ンおよび 68 ピ ンのデバイ ス
では、 VDDIO と 関連する I/O ピ ンのセ ッ ト では、 合計で最大
100mA の電源吸い込みが可能です。
図 2-2. I/O ピ ン電流制限
Ipins = 100 mA
2. ピ ン配置
各 VDDIO ピ ンは、 特定セ ッ ト の I/O ピ ンに電源を供給 し ます。
(USBIO は、 VDDD から電源供給 さ れます )。 VDDIO ピ ン を使用
する こ と によ り 、 1 個の PSoC で複数の電圧レ ベルをサポー ト
する こ と がで き、 外付けのレ ベル シ フ タ は不要にな り ます。 図
2-3、図 2-4 や表 2-1 な どのピ ン配置図での黒い線は、各 VDDIO
が電源供給 し ている ピ ン を示 し ます。
図 2-1 に示すよ う に、 各 VDDIO からは、 それに接続 し た I/O ピ ン
に合計で最大 100mA の電源供給が可能です。
文書番号 : 001-97327 Rev. *A
VDDIO X
I/O Pins
PSoC
VSSD
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デー タ シー ト
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53
52
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57
56
P15[5] (GPOI)
P15[4] (GPIO)
VDDD
VSSD
VCCD
P0[7] (GPIO)
P0[6] (GPIO, IDAC0)
P0[5] (GPIO)
P0[4] (GPIO)
VDDIO0
P2[2] (GPIO)
P2[1] (GPIO)
P2[0] (GPIO)
51
50
Lines show VDDIO
to I/O supply
association
QFN
28
29
30
31
32
33
34
VDDD
VSSD
VCCD
(MHZ XTAL: XO, GPIO) P15[0]
(MHZ XTAL: XI, GPIO) P15[1]
(GPIO) P3[0]
(GPIO) P3[1]
(EXTREF1, GPIO) P3[2]
(GPIO) P3[3]
(GPIO) P3[4]
(GPIO) P3[5]
(TOP VIEW)
18
19
20
21
22
23
24
25
26
27
1
2
3
4
5
6
7
8
9
10
11
12
13
14
15
16
17
(GPIO) P1[6]
(GPIO) P1[7]
(SIO) P12[6]
(SIO) P12[7]
[4]
(USBIO, D+, SWDIO) P15[6]
[4]
(USBIO, D-, SWDCK) P15[7]
(TRACEDATA2] , GPIO) P2[6]
(TRACEDATA3] , GPIO) P2[7]
(I2C0 : SCL, SIO) P12[4]
(I2C0 : SDA, SIO) P12[5]
VSSB
IND
VBOOST
VBAT
VSSD
XRES
( TMS, SWDIO, GPIO) P1[0]
( TCK, SWDCK, GPIO) P1[1]
(Configurable XRES, GPIO) P1[2]
( TDO, SWV, GPIO) P1[3]
(TDI, GPIO) P1[4]
( NTRST, GPIO) P1[5]
VDDIO1
66
65
64
63
62
61
60
59
68
67
P2[5] (GPIO, TRACEDATA[1])
VDDIO2
P2[4] (GPIO, TRACEDATA[0])
P2[3] (GPIO, TRACECLK)
図 2-3. 68 ピ ン QFN 製品のピ ン配置 [3]
49
48
47
46
45
44
43
42
41
40
39
38
37
36
35
P 0[ 3 ] (GPIO, EXTREF0)
P0[2] ( GPIO)
P0[1] ( GPIO)
P0[0] ( GPIO)
P12[3] (SIO)
P12[2] (SIO)
VSSD
VDDA
VSSA
VCCA
P15[3] ( GPIO, KHZ XTAL: XI)
P15[2] ( GPIO, KHZ XTAL: XO)
P12[1] (SIO, I2C1 : SDA)
P12[0] (SIO, 12C1 : SCL)
P3[7] ( GPIO)
P3[6] ( GPIO)
VDDIO3
注:
3. 機械的、 熱的および電気的に最適な性能を得る ために、 QFN パ ッ ケージ中央のパ ッ ド を必ずデジ タ ル グ ラ ン ド (VSSD) に接続 し て く だ さ い。 グ ラ ン ド に接続 し
ない場合、パ ッ ド を電気的に開放に し 、 どの信号に も 接続 し ないで く だ さ い。詳細については 「AN72845, Design Guidelines for QFN Devices」 を ご参照 く だ さ い。
4. USB を備え ないデバイ ス では、 ピ ンは使用禁止 (DNU) です。 ピ ンは開放状態のま まに し て く だ さ い。
文書番号 : 001-97327 Rev. *A
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デー タ シー ト
P0[6] (GPIO, IDAC0)
P0[5] (GPIO, OPAMP2-)
P0[4] (GPIO, OPAMP2+/SAR0 EXTREF)
77
76
P0[7] (GPIO, IDAC2)
79
78
80
P4[5] (GPIO)
P4[4] (GPIO)
P4[3] (GPIO)
P4[2] (GPIO)
82
81
VCCD
P4[7] (GPIO)
P4[6] (GPIO)
85
84
83
VDDD
VSSD
87
86
90
89
88
P15[4] (GPIO)
P6[3] (GPIO)
P6[2] (GPIO)
P6[1] (GPIO)
P6[0] (GPIO)
P2[1] (GPIO)
P2[0] (GPIO)
P15[5] (GPIO)
95
94
93
92
91
P2[3] (GPIO, TRACECLK)
P2[2] (GPIO)
96
P2[4] (GPIO, TRACEDATA[0])
98
97
75
74
73
72
71
70
69
68
67
66
65
64
63
62
61
60
59
58
57
56
55
Lines show VDDIO
to I/O supply
association
47
48
49
50
(OPAMP1+, GPIO) P3[5]
VDDIO3
46
43
44
45
(MHZ XTAL: XI, GPIO) P15[1]
54
53
52
51
(IDAC1, GPIO) P3[0]
(IDAC3, GPIO) P3[1]
(OPAMP3-/EXTREF1, GPIO) P3[2]
(OPAMP3+, GPIO) P3[3]
(OPAMP1-, GPIO) P3[4]
42
(MHZ XTAL: XO, GPIO) P15[0]
NC
39
40
41
NC
36
37
38
VDDD
VSSD
VCCD
[5](USBIO, D-, SWDCK) P15[7]
[5]
(GPIO) P5[6]
(GPIO) P5[7]
(USBIO, D+, SWDIO) P15[6]
31
32
33
34
35
(GPIO) P5[5]
VDDIO1
28
29
30
TQFP
26
27
1
2
3
4
5
6
7
8
9
10
11
12
13
14
15
16
17
18
19
20
21
22
23
24
25
(GPIO) P1[6]
(GPIO) P1[7]
(SIO) P12[6]
(SIO) P12[7]
(GPIO) P5[4]
(TRACEDATA[1], GPIO) P2[5]
(TRACEDATA[2], GPIO) P2[6]
(TRACEDATA[3], GPIO) P2[7]
(I2C0: SCL, SIO) P12[4]
(I2C0: SDA, SIO) P12[5]
(GPIO) P6[4]
(GPIO) P6[5]
(GPIO) P6[6]
(GPIO) P6[7]
VSSB
IND
VBOOST
VBAT
VSSD
XRES
(GPIO) P5[0]
(GPIO) P5[1]
(GPIO) P5[2]
(GPIO) P5[3]
(TMS, SWDIO, GPIO) P1[0]
(TCK, SWDCK, GPIO) P1[1]
(Configurable XRES, GPIO) P1[2]
(TDO, SWV, GPIO) P1[3]
(TDI, GPIO) P1[4]
(NTRST, GPIO) P1[5]
100
99
VDDIO2
図 2-4. 100 ピ ン TQFP 製品のピ ン配置
VDDIO0
P0[3] (GPIO, OPAMP0-/EXTREF0)
P0[2] (GPIO, OPAMP0+/SAR1 EXTREF)
P0[1] (GPIO, OPAMP0OUT)
P0[0] (GPIO, OPAMP2OUT)
P4[1] (GPIO)
P4[0] (GPIO)
P12[3] (SIO)
P12[2] (SIO)
VSSD
VDDA
VSSA
VCCA
NC
NC
NC
NC
NC
NC
P15[3] (GPIO, KHZ XTAL: XI)
P15[2] (GPIO, KHZ XTAL: XO)
P12[1] (SIO, I2C1: SDA)
P12[0] (SIO, I2C1: SCL)
P3[7] (GPIO, OPAMP3OUT)
P3[6] (GPIO, OPAMP1OUT)
表 2-1. VDDIO と 関連付け られたポー ト ピ ン
VDDIO
ポー ト ピ ン
VDDIO0
P0[7:0]、 P4[7:0]、 P12[3:2]
VDDIO1
P1[7:0]、 P5[7:0]、 P12[7:6]
VDDIO2
P2[7:0]、 P6[7:0]、 P12[5:4]、 P15[5:4]
VDDIO3
P3[7:0]、 P12[1:0]、 P15[3:0]
VDDD
P15[7:6] (USB D+、 D-)
注:
5. USB な し のデバイ ス では、 ピ ンは未使用 (DNU) です。 ピ ンは フ ローテ ィ ン グ状態のま まに し て く だ さ い。
文書番号 : 001-97327 Rev. *A
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デー タ シー ト
表 2-2 に 99 ピ ン CSP パ ッ ケージのピ ン配置を示 し ます。 VDDIO ピ ンが 4 本ある ため、 100 ピ ンお よび 68 ピ ンのデバイ スの場合
と 同 じ よ う に、 VDDIO と 関連する I/O ピ ン セ ッ ト は、 合計で最大 100mA の電流吸い込みが可能です。
表 2-2. CSP ピ ン配置
ボール
E5
ピ ン名
P2[5]
ボール
L2
ピ ン名
VIO1
ボール
B2
ピ ン名
P3[6]
ボール
C8
ピ ン名
VIO0
G6
P2[6]
K2
P1[6]
B3
P3[7]
D7
P0[4]
G5
P2[7]
C9
P4[2]
C3
P12[0]
E7
P0[5]
H6
P12[4]
E8
P4[3]
C4
P12[1]
B9
P0[6]
K7
P12[5]
K1
P1[7]
E3
P15[2]
D8
P0[7]
L8
P6[4]
H2
P12[6]
E4
P15[3]
D9
P4[4]
J6
P6[5]
F4
P12[7]
A1
NC
F8
P4[5]
H5
P6[6]
J1
P5[4]
A9
NC
F7
P4[6]
J5
P6[7]
H1
P5[5]
L1
NC
E6
P4[7]
L7
VSSB
F3
P5[6]
L9
NC
E9
VCCD
K6
Ind
G1
P5[7]
A3
VCCA
F9
VSSD
L6
VBOOST
G2
P15[6]
A4
VSSA
G9
VDDD
K5
VBAT
F2
P15[7]
B7
VSSA
H9
P6[0]
L5
VSSD
E2
VDDD
B8
VSSA
G8
P6[1]
L4
XRES
F1
VSSD
C7
VSSA
H8
P6[2]
J4
P5[0]
E1
VCCD
A5
VDDA
J9
P6[3]
K4
P5[1]
D1
P15[0]
A6
VSSD
G7
P15[4]
K3
P5[2]
D2
P15[1]
B5
P12[2]
F6
P15[5]
L3
P5[3]
C1
P3[0]
A7
P12[3]
F5
P2[0]
H4
P1[0]
C2
P3[1]
C5
P4[0]
J7
P2[1]
J3
P1[1]
D3
P3[2]
D5
P4[1]
J8
P2[2]
H3
P1[2]
D4
P3[3]
B6
P0[0]
K9
P2[3]
J2
P1[3]
B4
P3[4]
C6
P0[1]
H7
P2[4]
G4
P1[4]
A2
P3[5]
A8
P0[2]
K8
VIO2
G3
P1[5]
B1
VIO3
D6
P0[3]
図 2-5 および図 2-6 は、 100 ピ ン TQFP 製品で最適なアナログ性能を得る回路例 と 2 層基板上でのレ イ アウ ト 例を示 し ています。
 VDDD と い う 2 つのピ ンは互いに接続する必要があ り ます。
 図 2-5 および 25 ページの 「電源シ ス テム」 に示すよ う に、 VCCD と ラ ベル付け られた 2 個のピ ンは、 一緒に接続 し た う えで コ ン
デンサを介 し て (VSSD に ) 接続する必要があ り ます。 2 本の VCCD ピ ン を接続するパ タ ーンはで き る だけ短 く し ます。
 VSSD と ラ ベル付け られた 2 本のピ ンは互いに接続する必要があ り ます。
混合シグナルでの回路板レ イ アウ ト の問題については、 ア プ リ ケーシ ョ ン ノ ー ト 「AN57821 - Mixed Signal Circuit Board Layout
Considerations for PSoC® 3 and PSoC 5」 を ご参照 く だ さ い。
文書番号 : 001-97327 Rev. *A
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PSoC® 5LP: CY8C52LP フ ァ ミ リ
デー タ シー ト
図 2-5. 100 ピ ン TQFP 製品の電源接続回路例
VDDD
VDDD
C1
1 UF
VDDD
C2
0.1 UF
VDDD
100
99
98
97
96
95
94
93
92
91
90
89
88 VDDD
VSSD
87
86
85
84
83
82
81
80
79
78
77
76
VCCD
C6
0.1 UF
VSSD
VDDIO0
OA0-, REF0, P0[3]
OA0+, SAR1REF, P0[2]
OA0OUT, P0[1]
OA2OUT, P0[0]
P4[1]
P4[0]
SIO, P12[3]
SIO, P12[2]
VSSD
VDDA
VSSA
VCCA
NC
NC
NC
NC
NC
NC
KHZXIN, P15[3]
KHZXOUT, P15[2]
SIO, P12[1]
SIO, P12[0]
OA3OUT, P3[7]
VSSD
VSSD
VDDD
C12
0.1 UF
C8
0.1 UF
VSSD
VSSD
C9
1 UF
VSSA
VDDA
C10
0.1 UF
VSSA
VDDIO3
VSSD
VDDA
VSSA
VCCA
C17
1 UF
VDDD
VSSD
C15
1 UF
C16
0.1 UF
VDDA
VDDD
75
74
73
72
71
70
69
68
67
66
65
64
63
62
61
60
59
58
57
56
55
54
53
52
51
C11
0.1 UF
VCCD
VDDD
OA1OUT, P3[6]
P3[5], OA1+
VDDIO1
P1[6]
P1[7]
P12[6], SIO
P12[7], SIO
P5[4]
P5[5]
P5[6]
P5[7]
USB D+, P15[6]
USB D-, P15[7]
VDDD
VSSD
VCCD
NC
NC
P15[0], MHZXOUT
P15[1], MHZXIN
P3[0], IDAC1
P3[1], IDAC3
P3[2], OA3-, REF1
P3[3], OA3+
P3[4], OA1-
P2[5]
P2[6]
P2[7]
P12[4], SIO
P12[5], SIO
P6[4]
P6[5]
P6[6]
P6[7]
VSSB
IND
VBOOST
VBAT
VSSD
XRES
P5[0]
P5[1]
P5[2]
P5[3]
P1[0], SWDIO, TMS
P1[1], SWDCK, TCK
P1[2]
P1[3], SWV, TDO
P1[4], TDI
P1[5], NTRST
26
27
28
29
30
31
32
33
34
35
36
37
38
39
40
41
42
43
44
45
46
47
48
49
50
VSSD
1
2
3
4
5
6
7
8
9
10
11
12
13
VSSD 14
15
16
17
18
19
20
21
22
23
24
25
VDDIO2
P2[4]
P2[3]
P2[2]
P2[1]
P2[0]
P15[5]
P15[4]
P6[3]
P6[2]
P6[1]
P6[0]
VDDD
VSSD
VCCD
P4[7]
P4[6]
P4[5]
P4[4]
P4[3]
P4[2]
IDAC2, P0[7]
IDAC0, P0[6]
OA2-, P0[5]
OA2+,
SAR0REF,
P0[4]
VSSD
VSSD
VSSD
注 : 2 本の VCCD ピ ンは、 可能な限 り 短い配線で互いに接続する必要があ り ます。 図 2-6 に示すよ う に、 デバイ スの裏面で接続す
る こ と が推奨 さ れています。
図 2-6. 最適なアナログ性能を得る ための 100 ピ ン TQFP 製品のプ リ ン ト 回路基板レ イ アウ ト 例
VSSA
VDDD
VSSD
P lane
文書番号 : 001-97327 Rev. *A
VSSD
VDDA
VSSA
P lane
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3. ピ ンの説明
IDAC0: 大電流 DAC (IDAC) 用の低抵抗出力ピ ン。
Extref0、 Extref1: アナロ グ シ ス テムへの外部 リ フ ァ レ ン ス入力。
SAR0 EXTREF、 SAR1 EXTREF: SAR ADC 用の外部 リ フ ァ レ
ン ス。
GPIO: CPU、 デジ タ ル ペ リ フ ェ ラル、 アナログ ペ リ フ ェ ラル、
割込み、 LCD セグ メ ン ト 駆動、 および CapSense へのイ ン タ ー
フ ェ ース を提供する汎用 I/O ピ ン。 [6]
I2C0: SCL、 I2C1: SCL: ア ド レ ス が一致 し た 時に ス リ ー プ か
らのウ ェ イ ク ア ッ プが可能な I2C SCL ラ イ ン。 ス リ ープから の
ウ ェ イ ク ア ッ プが不要な場合は、 任意の I/O ピ ン を I2C SCL に
使用で き ます。
I2C0: SDA、 I2C1: SDA: ア ド レ スが一致 し た時に ス リ ー プ か
らのウ ェ イ ク ア ッ プが可能な I2C SDA ラ イ ン。 ス リ ープから の
ウ ェ イ ク ア ッ プが不要な場合は、 任意の I/O ピ ン を I2C SDA に
使用で き ます。
Ind: ブース ト ポン プへのイ ン ダ ク タ 接続。
kHz XTAL: Xo、 kHz XTAL: Xi: 32.768kHz 水晶発振器ピ ン。
MHz XTAL: Xo、 MHz XTAL: Xi: 4 ～ 25MHz 水晶発振器ピ ン。
nTRST: JTAG 接続の リ セ ッ ト に使用する、 オプ シ ョ ンの JTAG
テ ス ト リ セ ッ ト のプ ロ グ ラ ミ ン グ と デバ ッ グのポー ト 接続。
SIO: CPU、 デ ジ タ ル ペ リ フ ェ ラ ル と 割 込 み へ の イ ン タ ー
フ ェ ース に、 プ ロ グ ラ ム可能な高閾値電圧、 ア ナ ロ グ コ ンパ
レー タ 、 高シ ン ク電流、 およびデバイ スへの電源供給な し の高
イ ン ピーダ ン ス状態 と い う 機能を提供する特別な I/O。
SWDCK: シ リ アル ワ イヤ デバ ッ グ ク ロ ッ ク プ ログ ラ ミ ング
およびデバ ッ グ ポー ト 接続。
SWDIO: シ リ アル ワ イ ヤ デバ ッ グ入出力プ ロ グ ラ ミ ン グお よ
びデバ ッ グ ポー ト 接続。
TCK: JTAG テ ス ト ク ロ ッ ク プ ロ グ ラ ミ ン グお よ びデバ ッ グ
ポー ト 接続。
TDI: JTAG テ ス ト デー タ 入力プ ロ グ ラ ミ ン グお よ びデバ ッ グ
ポー ト 接続。
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デー タ シー ト
USBIO、 D+: USB 2.0 バスの D+ 信号に直接接続で き ます。 デ
ジ タ ル I/O ピ ン と し て使用可能です。 電源は VDDIO ではな く 、
VDDD から供給 さ れます。 USB を備えないデバイ スでは、 ピ ン
は使用禁止 (DNU) です。
USBIO、 D-: USB 2.0 バスの D- 信号に直接接続で き ます。デジ
タ ル I/O ピ ン と し て使用可能です。電源は VDDIO ではな く 、VDDD
から 供給 さ れます。 USB を備えないデバイ スでは、 ピ ンは使用
禁止 (DNU) です。
VBOOST: ブース ト ポン プへの電源検出接続。
VBAT: ブース ト ポン プへの電池電源供給。
VCCA: アナ ロ グ コ ア レ ギ ュ レ ー タ の出力ま たはアナ ロ グ コ
アへの入力。 VSSA に接続する 1uF のコ ンデンサが必要です。
レギ ュ レー タ 出力は、 外部回路を駆動する ために設計 さ れてい
ません。 デバイ ス を外部コ ア レギ ュ レー タ と 共に使用する ( 外
部安定化モー ド ) 場合は、 こ のピ ン に適用する電圧は、 1.71V
～ 1.89V の許容範囲を超え てはな ら ない こ と にご注意 く だ さ
い。 内部コ ア レギ ュ レー タ を使用する ( 内部安定化モー ド ) 時
には、 こ のピ ンに電源を供給 し ないで く だ さ い。 詳細について
は、 25 ページの 「電源シ ス テム」 を ご覧 く だ さ い。
VCCD: デジ タ ル コ ア レ ギ ュ レ ー タ の出力ま たはデジ タ ル コ
アへの入力。 2 本の VCCD ピ ン を一緒に短絡 し 、 その配線を で
き る だけ短 く し て、 1uF のコ ンデンサを VSSD に接続する必要
があ り ます。 レギ ュ レー タ 出力は、 外部回路を駆動する ために
設計 さ れていません。デバイ ス を外部コ ア レギ ュ レー タ と 共に
使用する ( 外部安定化モー ド ) 場合は、 こ のピ ンに適用する電
圧は、 1.71V ～ 1.89V の許容範囲を超えてはな ら ない こ と にご
注意 く だ さ い。 内部コ ア レギ ュ レー タ を使用する ( 内部安定化
モー ド ) 場合は、 こ のピ ンに電源を供給 し ないで く だ さ い。 詳
細については、 25 ページの 「電源シ ス テム」 を参照 し て く だ さ
い。
VDDA: すべてのア ナ ロ グ ペ リ フ ェ ラ ルお よ び ア ナ ロ グ コ ア
レギ ュ レー タ への電源。 VDDA は、 デバイ ス上に存在する一番
高い電圧で な ければな り ません。 他の電源供給 ピ ン はすべて
VDDA 以下でなければな り ません。
VDDD: すべてのデ ジ タ ル ペ リ フ ェ ラ ルお よ びデジ タ ル コ ア
レギ ュ レー タ への電源。 VDDD は、 VDDA 以下でなければな り
ません。
TDO: JTAG テ ス ト デー タ 出力プ ログ ラ ミ ングおよびデバ ッ グ
ポー ト 接続。
VSSA: すべてのアナログ ペ リ フ ェ ラルのグ ラ ン ド 接続。
TMS: JTAG テ ス ト モー ド 選択プ ログ ラ ミ ングおよびデバ ッ グ
ポー ト 接続。
VSSD: すべてのデジ タ ル ロ ジ ッ ク およびI/O ピ ンのグ ラ ン ド 接
続。
TRACECLK: Cortex-M3 TRACEPORT 接続。 TRACEDATA ピ
ンに ク ロ ッ ク を供給 し ます。
VDDIO0、 VDDIO1、 VDDIO2、 VDDIO3: I/O ピ ンへの電源。 各
VDDIO は、 有効な動作電圧 (1.71V ～ 5.5V) に接続 し 、 その電
圧は VDDA 以下でなければな り ません。
TRACEDATA[3:0]. Cortex-M3 TRACEPORT 接続。 デー タ を出
力 し ます。
SWV: シ ングル ワ イヤ ビ ュ ーワ出力。
VSSB: ブース ト ポン プのグ ラ ン ド 接続。
XRES: 外部 リ セ ッ ト ピ ン。 ア ク テ ィ ブ LOW であ り 、 内部プル
ア ッ プに接続 し ます。
注:
6. オペア ン プ出力を持つ GPIO を CapSense に使用する こ と は推奨 さ れません。
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デー タ シー ト
4. CPU
4.1 ARM Cortex-M3 CPU
CY8C52LP デバイ ス フ ァ ミ リ は ARM Cortex-M3 CPU コ ア を備えています。 Cortex-M3 は、 低消費電力の 32 ビ ッ ト 3 段パイ プ ラ
イ ン方式のハーバー ド アーキテ ク チ ャ CPU であ り 、 1.25 DMIPS/MHz の性能を実現 し ます。 こ れは、 高速な割込み処理機能を必
要 と する、 デバイ ス と 緊密に統合 し た組込みア プ リ ケーシ ョ ン を対象 と し ています。
図 4-1. ARM Cortex-M3 のブ ロ ッ ク図
Interrupt Inputs
Nested
Vectored
Interrupt
Controller
(NVIC)
I- Bus
JTAG/SWD
D-Bus
Embedded
Trace Module
(ETM)
Instrumentation
Trace Module
(ITM)
S-Bus
Trace Pins:
Debug Block
(Serial and
JTAG)
Flash Patch
and Breakpoint
(FPB)
Trace Port
5 for TRACEPORT or
Interface Unit 1 for SWV mode
(TPIU)
Cortex M3 Wrapper
C-Bus
AHB
32 KB
SRAM
Data
Watchpoint and
Trace (DWT)
Cortex M3 CPU Core
AHB
Bus
Matrix
Bus
Matrix
1 KB
Cache
256 KB
ECC
Flash
AHB
32 KB
SRAM
Bus
Matrix
AHB Bridge & Bus Matrix
DMA
PHUB
AHB Spokes
GPIO &
EMIF
Prog.
Digital
Prog.
Analog
Special
Functions
Peripherals
Cortex-M3 CPU サブ シス テムには以下の特長があ り ます :
4.1.1 Cortex-M3 の特長
 ARM Cortex-M3 CPU
Cortex-M3 CPU の特長は以下の通 り です :
 CPU コ ア と 密に統合 さ れた、 プ ログ ラ ム可能なネス ト 型ベ ク
 4GB のア ド レ ス空間。 コ ー ド 、 デー タ およびペ リ フ ェ ラル向
タ 割込み コ ン ト ロー ラ ー (NVIC)
 CPU コ ア と 密接に統合 さ れた、 フ ル機能のデバ ッ グ モ
ジ ュ ールおよび ト レース モ ジ ュ ール
 最大 256KB のフ ラ ッ シ ュ メ モ リ 、最大 2KB の EEPROM およ
び最大 64KB の SRAM
 キ ャ ッ シ ュ コ ン ト ロー ラ ー
 ペ リ フ ェ ラル HUB (PHUB)
 DMA コ ン ト ロー ラ ー
 外部 メ モ リ イ ン タ ー フ ェ ース (EMIF)
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けに事前定義 さ れたア ド レ ス領域。 命令、 デー タ およびペ リ
フ ェ ラルの効率的な同時ア ク セス を実現する複数のバス
 Thumb レ ベルのコ ー ド 密度で ARM レ ベルの性能を提供する
Thumb®-2 命令セ ッ ト 。 こ れには 16 ビ ッ ト 命令 と 32 ビ ッ ト
命令があ り ます。 高度な命令には次のものがあ り ます :
 ビ ッ ト フ ィ ール ド の制御
 ハー ド ウ ェ アの乗算 と 除算
 サチ ュ レーシ ョ ン
 If-Then
 イ ベ ン ト お よび割込みの待機
 排他的ア ク セス と バ リ ア
 特殊レ ジ ス タ ア ク セス
Cortex-M3 は ARM 命令をサポー ト し ません。
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デー タ シー ト
 SRAM 領域への ビ ッ ト バン ド サポー ト 。 SRAM ア ド レ スのた
表 4-2. Cortex M3 CPU レ ジス タ
 非整列デー タ ス ト レージおよびア ク セス。 さ ま ざ ま なバイ ト
レジス タ
R15
めのビ ッ ト レ ベルのア ト ミ ッ ク な書き込み と 読み出 し の操作。
長のデー タ に対応 し た連続ス ト レージ。
 2 つの権限レ ベル ( 特権 と ユーザー) および 2 つのモー ド ( ス
レ ッ ド と ハン ド ラ ) での操作。 一部の命令は特権レ ベルでの
み実行可能です。 また、 メ イ ン (MSP) と プ ロ セス (PSP) と い
う 2 つのス タ ッ ク ポ イ ン タ も 用意 さ れています。 こ れら の機
能は、 複数のユーザーレ ベル処理を実行 し てい る マルチ タ ス
ク のオペ レーテ ィ ング シ ス テムをサポー ト し ます。
プ ログ ラ ム ス テー タ ス レ ジス タ は、 一緒にま
たは個別にア ク セス可能な 3 つのレ ジ ス タ に分
かれてい る :
 ア プ リ ケーシ ョ ン プ ログ ラ ム ス テー タ ス レ
ジ ス タ (APSR): ゼロ、 キ ャ リ ー、 ネガテ ィ ブ
な どのプ ロ グ ラ ム実行ス テ ー タ ス ビ ッ ト を
ビ ッ ト [27:31] に保持。
 割込みプ ログ ラ ム ス テー タ ス レ ジス タ
(IPSR): 現行の例外番号を ビ ッ ト [0:8] に保持。
 実行プ ロ グ ラ ム ス テー タ ス レ ジ ス タ (EPSR):
割込みの継続を制御する ビ ッ ト と IF-THEN命
令を、ビ ッ ト [10:15] と ビ ッ ト [25:26] に保持。
ビ ッ ト 24 は、 Thumb モー ド を示すために常
に 1 にセ ッ ト 。 これを ク リ ア し よ う と する と
フ ォ ール ト 例外が発生
PRIMASK
1 ビ ッ ト の割込みマス ク レ ジ ス タ 。 セ ッ ト さ れ
る と 、 マス ク 不可能割込み (NMI) お よびハー ド
フ ォ ール ト 例外のみが許可 さ れる。 その他のす
べての例外お よび割込みはマス ク さ れる
4.1.2 Cortex-M3 の動作モー ド
Cortex-M3 は、特権レ ベルまたはユーザー レ ベルのいずれかで、
ス レ ッ ド モー ド と ハン ド ラ モー ド のいずれかで動作 し ます。ハ
ン ド ラ モー ド が特権レ ベルでのみ有効なので、 実際には表 4-1
に示すよ う に、 3 種類の組み合わせのみあ り ます。
表 4-1. 動作レ ベル
条件
特権
ユーザー
ハン ド ラ モー ド 未使用
メ イ ン プ ロ グ ラ ムの実行 ス レ ッ ド モー ド ス レ ッ ド モー ド
ユーザー レ ベルでは、 特定の命令、 特殊レ ジ ス タ 、 コ ン フ ィ
ギ ュ レ ーシ ョ ン レ ジ ス タ お よびデバ ッ グ コ ンポーネ ン ト への
ア ク セスはブ ロ ッ ク さ れます。 これ ら にア ク セス し よ う と する
と フ ォ ール ト 例外が発生 し ます。 特権レ ベルでは、 すべての命
令 と レ ジ ス タ にア ク セスで き ます。 プ ロ セ ッ サは、 例外を処理
する場合 ( 特権レ ベルでのみ可能 ) ハン ド ラ モー ド で実行 さ れ、
例外を処理 し ない場合ス レ ッ ド モー ド で実行 さ れます。
4.1.3 CPU レ ジ ス タ
Cortex-M3 CPU レ ジ ス タ を表 4-2 に示 し ます。 レ ジ ス タ の R0
～ R15 はすべて 32 ビ ッ ト 幅です。
FAULTMASK 1 ビ ッ ト の割込みマス ク レ ジ ス タ 。 セ ッ ト さ れ
る と 、 NMI のみが許可 さ れる。 その他のすべて
の例外お よび割込みはマス ク さ れる
BASEPRI
最大 9 ビ ッ ト のレ ジ ス タ であ り 、 マスキング優
先レ ベルを定義。 セ ッ ト さ れた場合、 BASEPRI
と 比べて優先順位値が同 じ ま たは よ り 高い割
込みをすべて無効にする。 0 に ク リ ア さ れた場
合、 マスキング機能が無効にな る
CONTROL
動作モー ド を制御する 2 ビ ッ ト レ ジ ス タ 。
ビ ッ ト 0: 0 = 特権レ ベル、 ス レ ッ ド モー ド 、
1 = ユーザー レ ベル、 ス レ ッ ド モー ド 。
ビ ッ ト 1: 0 = デ フ ォル ト のス タ ッ ク (MSP) を
使用、
1 = 代替のス タ ッ ク を使用。 ス レ ッ ド モー ド ま
たはユーザ レ ベルでは代替のス タ ッ クは PSP
と な る。 ハン ド ラ モー ド では、 代替のス タ ッ ク
はな く 、こ のビ ッ ト を 0 に ク リ アする必要があ る
表 4-2. Cortex M3 CPU レ ジ ス タ
レ ジス タ
R0 ～ R12
R13
R14
説明
汎用レ ジス タ R0 ～ R12 には、 アーキテ ク チ ャ
上定義 さ れた用途は特にない。 汎用レ ジ ス タ を
指定するほ と んどの命令は、 R0 ～ R12 を指定
 下位レ ジ ス タ : レ ジス タ R0～R7 は、汎用レ ジ
ス タ を指定するすべての命令でア ク セス可能
 上位レ ジ ス タ : レ ジ ス タ R8 ～ R12 は、汎用レ
ジ ス タ を指定するすべての 32 ビ ッ ト 命令で ア
ク セス可能。 16 ビ ッ ト 命令ではア ク セス不可
R13 は、 ス タ ッ ク ポ イ ン タ レ ジ ス タ 。 こ れは、
メ イ ン ス タ ッ ク ポ イ ン タ (MSP) と プ ロ セス ス
タ ッ ク ポ イ ン タ (PSP) と い う 2 種類の 32 ビ ッ ト
ス タ ッ ク ポ イ ン タ ーを切 り 替え るバン ク レ ジ
ス タ 。PSP は、CPU がユーザー レ ベル と ス レ ッ
ド モー ド で動作 し ている場合にのみ使用可能。
MSP は、 すべての特権レ ベル と モー ド で使用
可能。 SP のビ ッ ト [0:1] は無視 さ れ、 0 と みな
さ れるので、 SP は必ずワー ド (4 バイ ト ) 境界
に整列
R14 は リ ン ク レ ジス タ (LR)。 サブルーチ ン を
呼び出す と 、 LR に戻 り ア ド レ スが格納 さ れる
文書番号 : 001-97327 Rev. *A
説明
R15 はプ ロ グ ラ ム カ ウ ン タ (PC)。 PC のビ ッ ト
0 は無視 さ れ、 0 と みな さ れるので、 命令は常
にハー フ ワー ド (2 バイ ト ) 境界に整列
xPSR
 多彩な割込み と シ ス テム例外をサポー ト し ます。
例外の実行
( 続き )
4.2 キ ャ ッ シ ュ コ ン ト ロー ラ ー
CY8C52LP フ ァ ミ リ では、 CPU と フ ラ ッ シ ュ メ モ リ の間に
1KB、4 ウ ェ イ セ ッ ト ア ソ シ ア テ ィ ブ命令キ ャ ッ シ ュ を備えて
います。 こ れによ り 、 命令実行速度を促進 し 、 フ ラ ッ シ ュへの
ア ク セス頻度を抑え る こ と によ り シ ス テムの消費電力を低減で
き ます。
4.3 DMA お よび PHUB
PHUB と DMA コ ン ト ロー ラ ーは、 CPU と ペ リ フ ェ ラル間およ
び ペ リ フ ェ ラ ル間のデー タ 転送 を 行 う 役割 を 持 っ て い ま す。
PHUB と DMA は、 起動時のデバイ ス コ ン フ ィ ギ ュ レーシ ョ ン
も 制御 し ます。 PHUB の構成要素は以下の通 り です :
 DMA コ ン ト ロー ラ ー、 アービ タ お よびルー タ ーを含むセ ン
ト ラル ハブ
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PSoC® 5LP: CY8C52LP フ ァ ミ リ
デー タ シー ト
 ハブから ほ と んどのペ リ フ ェ ラルに向けて放射状に広がる複
数のスポー ク
PHUB のマス タ ーは 2 つあ り ます : CPU と DMA コ ン ト ロー
ラ ー。 ど ち らのマス タ ーで も、 バス上で ト ラ ンザク シ ョ ン を開
始で き ます。 DMA チ ャ ネルでは、 CPU の介入を必要 と せずに
ペ リ フ ェ ラ ル と の通信 を処理で き ます。 セ ン ト ラ ル ハブ内の
アービ タ によ っ て、 複数の要求がある場合に、 どの DMA チ ャ
ネルの優先順位が最 も高いかが決定 さ れます。
4.3.1 PHUB の特長
 CPU と DMA コ ン ト ロー ラ ーはど ち ら も、PHUBに対い し てバス
マス タ ー と し て機能
 ペ リ フ ェ ラル ア ク セスのための8 つのマルチ レ イヤAHBバス
パラ レル ア ク セス パス ( スポー ク )
 さ ま ざ ま なスポー ク に存在するペ リ フ ェ ラルに CPU と DMA
から 同時にア ク セス可能
 別々のスポー ク で DMA ソ ース と DMA 送信先のバース ト ト ラ
ンザク シ ョ ン を同時に実行
 8 ビ ッ ト 、16 ビ ッ ト 、24 ビ ッ ト および 32 ビ ッ ト のア ド レ ス指
定およびデー タ をサポー ト
表 4-3. PHUB スポー ク およびペ リ フ ェ ラル
PHUB スポー ク
0
SRAM
ペ リ フ ェ ラル
1
IO、 PICU、 EMIF
2
PHUB ロー カル コ ン フ ィ ギ ュ レーシ ョ ン、 電
源管理、 ク ロ ッ ク、 IC、 SWV、 EEPROM、 フ
ラ ッ シ ュ プ ログ ラ ミ ング イ ン タ ー フ ェ ース
 複雑な ト ラ ンザク シ ョ ン では TD のネス ト やチ ェ ーンが可能
4.3.3 優先順位レ ベル
CPU と DMA コ ン ト ロー ラ ーがア ク セスに同 じ バス リ ソ ース を
必要 と する場合、 CPU が常に DMA コ ン ト ロー ラ ーよ り も 高い
優先順位にな り ます。 シ ス テム アーキテ ク チ ャ 上、 CPU での
リ ソ ースの利用によ っ て DMA が リ ソ ース不足にな る こ と はあ
り ません。 優先順位が高い ( 優先順位番号が小 さ い ) DMA チ ャ
ネルであるほど、 優先的に現在の DMA 転送に割 り 込む こ と が
で き ます。 割込みが発生 し て も 、 現在の転送は、 現在の ト ラ ン
ザク シ ョ ン を中断せずに完了で き ます。 複数の DMA ア ク セス
要求が同時に発生 し た場合のレ イ テ ン シ を一定の範囲に制限す
る ために、 2 ～ 7 の優先順位レ ベルに応 じ た比率の最小限のバ
ス帯域幅がアルゴ リ ズムで公平に イ ン タ ー リ ーブ し て割 り 当て
ら れます。 優先順位レ ベル 0 と 1 は、 公平性のアルゴ リ ズムで
は扱われないので、 バス帯域幅を 100% 利用で き ます。 同 じ 優
先順位レ ベルを持つ 2 つの DMA 要求で競合が発生 し た場合、
単純な ラ ウン ド ロ ビ ン ( 一定時間ずつ順番に実行する ) の方法
に よ っ て割 り 当て ら れた帯域幅 を 均等に分け合い ま す。 DMA
チ ャ ネル別に ラ ウン ド ロ ビ ンの割 り 当て を無効に し て、特定の
DMA チ ャ ネルが必ず待ち行列の先頭に置かれる よ う にする こ
と がで き ます。優先順位レ ベル 2 ～ 7 は、 CPU および優先順位
レ ベル 0 と 1 の DMA で要求が満た さ れた後、 表 4-4 に示す最
小バス帯域幅を保証 さ れます。
表 4-4. 優先順位レ ベル
優先順位レ ベル
0
バス帯域幅のパーセ ン ト
100.0
1
100.0
2
50.0
3
25.0
12.5
3
アナログ イ ン タ ー フ ェ ースおよび ト リ ム、 デ
シ メータ
4
USB、I2C、 タ イ マー、 カ ウン タ ーおよび PWM
5
6.2
4
6
3.1
5
予約済み
7
1.5
6
UDB グループ 1
7
UDB グループ 2
4.3.2 DMA の特長
公平性のアルゴ リ ズムが無効にな っ ている場合、 DMA ア ク セ
スは、 それぞれの優先順位レ ベルのみに基づいて許容 さ れ、 バ
ス帯域幅の保証は行われません。
 24 個の DMA チ ャ ネル
4.3.4 サポー ト さ れる ト ラ ンザク シ ョ ン モー ド
 チ ャ ネルの挙動を設定する 1 個以上の ト ラ ンザ ク シ ョ ン記述
 TD は動的に更新可能
各 DMA チ ャ ネルの柔軟な コ ン フ ィ ギ ュ レーシ ョ ンに加え、 複数
チ ャ ネルを チ ェ ーン さ せる機能によ っ て、 簡単なユースケース
と 複雑なユースケースの両方を作成で き ます。一般的なユース
ケース と し て以下のも のがあ り ますが、 こ れら に限ら れません
:
 チ ャ ネルご と に 8 レ ベルの優先順位
4.3.4.1 シ ン プル DMA
 デジ タ ル的に接続可能な任意の信号、CPU またはも う 1 本の
簡単な DMA の場合、単一の TD を使用 し て ソ ース と シ ン ク ( ペ
リ フ ェ ラルまたは メ モ リ 位置 ) の間でデー タ を転送 し ます。 基
本的な DMA の読み込みおよび書き込みサイ ク ルの タ イ ミ ング
図を、 図 4-2 に示 し ます。 他の転送モー ド については、 テ ク ニ
カル リ フ ァ レ ン ス マニ ュ アルを ご参照 く だ さ い。
子 (TD) がチ ャ ネルご と に存在。 合計で最大 128 の TD を定
義可能
DMA チ ャ ネルによ っ て ト ラ ンザ ク シ ョ ン を ト リ ガー可能
 各チ ャ ネルは、 転送ご と に最大 2 本の割込みを生成可能
 ト ラ ンザク シ ョ ンは、 ス ト ールまたはキ ャ ン セル可能
 無限大または 1 ～ 64k バイ ト の ト ラ ンザ ク シ ョ ン サイ ズをサ
ポー ト
 大き い ト ラ ンザク シ ョ ンは、 1 ～ 127 バイ ト の小 さ いバース
ト に分割可能
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デー タ シー ト
図 4-2. DMA タ イ ミ ング図
ADDRESS Phase
DATA Phase
ADDRESS Phase
CLK
ADDR 16/32
DATA Phase
CLK
A
B
ADDR 16/32
WRITE
A
B
WRITE
DATA (A)
DATA
READY
DATA (A)
DATA
READY
Basic DMA Read Transfer without wait states
4.3.4.2 自動繰 り 返 し DMA
Basic DMA Write Transfer without wait states
自動繰 り 返 し DMA は、 ス タ テ ィ ッ ク なパ タ ーン を シ ス テム メ
モ リ か ら 読み出 し て ペ リ フ ェ ラ ルに書 き 込む処理 を 繰 り 返す場
合に通常使用 さ れます。 これは、 単一の TD を それ自体にチ ェ ー
ン さ せて行います。
から デー タ を収集 し ます。 同 じ 考え方は、 デバイ スへのデー タ
受信に も 適用 さ れます。 受信デー タ のある部分は、 ソ フ ト ウ ェ
ア での処理の便宜上、 メ モ リ 内で さ ま ざ ま な場所に分散 さ せる
必要があ る場合があ り ます。 チ ェ ーン内のそれぞれの TD で、
チ ェ ーン内のそれぞれの個別要素の場所を指定 し ます。
4.3.4.3
4.3.4.7 パケ ッ ト キ ュ ー DMA
ピ ンポン DMA
ピ ンポン DMA では、 2 つのバ ッ フ ァ によ る ダブル バ ッ フ ァ リ
ングを使用 し ます。 この方法では、 いずれかのバ ッ フ ァ に 1 つ
のク ラ イ ア ン ト が書き込み、 同時に他方のバ ッ フ ァ で先に受信
し たデー タ を別の ク ラ イ ア ン ト で利用で き ます。 こ の最も 単純
な形態は、 2 つの TD を相互にチ ェ ーン さ せ、 それぞれの TD が
完了時に も う 一方の TD を呼び出す こ と によ っ て行います。
4.3.4.4 循環 DMA
循環 DMA は、 ピ ンポン DMA と 似ていますが、 3 つ以上のバ ッ
フ ァ が含まれる点で異な り ます。 こ の場合、 複数の TD があ り 、
最後の TD が完了 し た後、 最初の TD にチ ェ ーン し ます。
4.3.4.5 指標付き DMA
指標付き DMA では、 外部マス タ が、 シ ス テム バス上の位置に
対 し 、 その場所が共用 メ モ リ であるかのよ う にア ク セス を要求
し ます。 た と えば、 ペ リ フ ェ ラルを SPI ス レーブ または I2C ス
レーブ と し て設定 し 、 外部マス タ でア ド レ ス を受信 し ます。 そ
のア ド レ スが、内部シ ス テム バスの メ モ リ 空間への指標または
オ フ セ ッ ト と な り ます。 こ れは、 最初の 「ア ド レ ス取得」 TD に
よ り 、ペ リ フ ェ ラルか ら タ ーゲ ッ ト のア ド レ ス位置を読み出 し 、
その値を チ ェ ーン内の次の TD に書き込む こ と で行われます。
こ れに よ り TD チ ェ ーンが動的に変更 さ れます。 「ア ド レ ス取
得」 TD が完了する と 、 続いて新 し いア ド レ ス情報が埋め込ま
れている次の TD に移動 し ます。 次に、 この TD は、 外部マス
タ によ り 要求 さ れたア ド レ ス位置を使用 し てデー タ 転送を実行
し ます。
4.3.4.6 スキ ャ ッ タ ー ギ ャザー DMA
スキ ャ ッ タ ー ギ ャ ザー DMA は、 複数の不連続な ソ ース または
送信先があ り 、 それ ら によ る DMA ト ラ ンザク シ ョ ン を実質的
に 1 つのも の と し て実行する必要がある場合に使用 し ます。 た
と えば、 デバイ スか らのパケ ッ ト 送 り 出 し が要求 さ れ、 ヘ ッ ダ、
ペ イ ロー ド 、 ト レー ラ な どのパケ ッ ト 要素が メ モ リ 内で不連続
な場所に存在 し ている場合があ り ます。 スキ ャ ッ タ ー ギ ャ ザー
DMA では、 複数の TD を 1 つのチ ェ ーン と し て使用する こ と
で、 セグ メ ン ト を互いに連結で き ます。 チ ェ ーンは複数の場所
文書番号 : 001-97327 Rev. *A
パケ ッ ト キ ュ ー DMA は、 スキ ャ ッ タ ー ギ ャ ザー DMA と 似て
いますが、特にパケ ッ ト プ ロ ト コ ルを参照 し ます。パケ ッ ト プ
ロ ト コ ルでは、 パケ ッ ト の送信 ま たは受信 と 関連付け ら れた
別々の コ ン フ ィ ギ ュ レ ー シ ョ ン、 デ ー タ お よ び ス テ ー タ ス
フ ェ ーズが存在する可能性があ り ます。
た と えば、 パケ ッ ト を送信する と き には、 メ モ リ マ ッ プ し た コ
ン フ ィ ギ ュ レ ーシ ョ ン レ ジ ス タ にペ リ フ ェ ラ ルの内部で書き
込み、 後に続 く デー タ フ ェ ーズの全体の長 さ を指定で き ます。
CPU は、 こ のコ ン フ ィ ギ ュ レーシ ョ ン情報を シ ス テム メ モ リ
内の任意の場所にセ ッ ト ア ッ プ し 、単純な TD を使っ てペ リ フ ェ
ラ ルに コ ピ ーす る こ と がで き ま す。 コ ン フ ィ ギ ュ レ ー シ ョ ン
フ ェ ーズの後、 1 つのデー タ フ ェ ーズ TD ( または一連のデー タ
フ ェ ーズ TD) を ( おそ ら く はスキ ャ ッ タ ー ギ ャザーを使用 し て )
開始する こ と がで き ます。 デー タ フ ェ ーズ TD が完了する と 、
ス テー タ ス フ ェ ーズ TD を呼び出す こ と がで き、 ス テー タ ス
フ ェ ーズ TD は、 ペ リ フ ェ ラルから メ モ リ マ ッ プ さ れたス テー
タ ス情報を読み出 し て、後の検査のためにそれを シス テム メ モ
リ 内の CPU で指定 さ れた場所に コ ピー し ます。複数のコ ン フ ィ
ギ ュ レ ーシ ョ ン／デー タ ／ス テー タ ス フ ェ ーズ 「サブ チ ェ ー
ン」の組をつなぎ合わせて大き なチ ェ ーン を作 り 、複数のパケ ッ
ト を こ の方法で送信する こ と がで き ます。 同様の考え方が、 逆
方向のパケ ッ ト 受信について も 適用で き ます。
4.3.4.8 ネス ト 型 DMA
TD の コ ン フ ィ ギ ュ レ ーシ ョ ン領域は、 他のペ リ フ ェ ラ ル と 同
様に メ モ リ マ ッ プ さ れる ため、 1 つの TD がも う 1 つの TD を
変更する こ と がで き ます。 た と えば、 最初の TD が 2 番目の TD
のコ ン フ ィ ギ ュ レーシ ョ ン を ロー ド し 、続いてその 2 番目の TD
を呼び出 し ます。 2 番目の TD は、 ア プ リ ケーシ ョ ンの要求に
応 じ てデー タ を移動 さ せます。 完了する と 、 2 番目の TD は 1
番目の TD を呼び出 し 、1 番目の TD が再び 2 番目の TD のコ ン
フ ィ ギ ュ レーシ ョ ン を更新 し ます。 こ の処理が、 必要な回数だ
け繰 り 返 さ れます。
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PSoC® 5LP: CY8C52LP フ ァ ミ リ
デー タ シー ト
4.4 割込み コ ン ト ロー ラ ー
Cortex-M3 NVIC は、 表 4-5 に示すよ う に、 16 種類のシス テム例外 と ペ リ フ ェ ラルからの 32 種類の割込みをサポー ト し ています。
表 4-5. Cortex-M3 の例外 と 割込み
例外番
号
例外の種類
優先順位
例外テーブルの
ア ド レス オフセ ッ ト
0x00
0x04
0x08
0x0C
1
2
3
リセッ ト
NMI
ハー ド フ ォ ール ト
-3 ( 最高 )
–2
–1
4
メ モ リ 管理
プ ログ ラ ム可能 0x10
5
バスの障害
プ ログ ラ ム可能 0x14
6
用法不正
プ ログ ラ ム可能 0x18
7 ～ 10
11
12
13
14
15
–
SVC
–
0x1C ～ 0x28
プ ログ ラ ム可能 0x2C
デバ ッ グ モニ タ ー プ ログ ラ ム可能 0x30
–
–
0x34
PendSV
プ ログ ラ ム可能 0x38
SYSTICK
プ ログ ラ ム可能 0x3C
16 ～ 47 IRQ
プ ログ ラ ム可能 0x40 ～ 0x3FC
各例外ベ ク タ のビ ッ ト 0 は、例外が ARM 命令または Thumb 命
令 の ど ち ら を 使 用 し て 実 行 さ れ た も の か を 示 し ま す。
Cortex-M3 は Thumb 命令のみをサポー ト し ているので、 こ の
ビ ッ ト は必ず 1 である こ と が必要です。 Cortex-M3 のマス ク 不
可能な割込み (NMI) 入力は、 DSI 経由で任意のピ ンに接続で き
るほか、 どのピ ン に も 接続 し ない ま ま にす る こ と も で き ます。
43 ページの 「DSI 配線イ ン タ ー フ ェ ースの説明」 を ご参照 く だ
さ い。
ネス ト 型ベ ク タ 割込み コ ン ト ロー ラ ー (NVIC) は、 ペ リ フ ェ ラ
ルからの割込みを処理 し 、割込みベ ク タ を CPU に渡 し ます。低
レ イ テ ン シの割込み処理を実現する ために、NVIC は CPU の近
傍に組み込まれています。 特長は以下の通 り です :
 32 本の割込み。 割込みご と に複数のソ ース
 8 レ ベルの優先順位 ( ダ イ ナ ミ ッ ク な優先順位制御 )
 優先順位のグループ。 こ れによ り 、 プ リ エ ン プ ト し た割込み
レ ベル と それ以外の割込みレ ベルを選択で き ます。
文書番号 : 001-97327 Rev. *A
機能
R13/MSP の開始値
リセッ ト
マス ク 不可能割込み
すべてのク ラ スの障害 ( 該当のフ ォ ール ト ハン ド ラ ー が無
効か、 またはマ ス ク さ れている ため、 そのハン ド ラ ーを ア
ク テ ィ ブにで き ない場合 )
実行不可能な領域から の命令のフ ェ ッ チな どの メ モ リ 管理
の障害
バ ス シ ス テ ムか ら 受 け 取 っ た エ ラ ー 応答 ( 命令の プ リ
フ ェ ッ チ中止やデー タ ア ク セス エ ラ ーに起因 )
多 く の場合、無効な命令や ARM モー ド への切 り 替え を試み
た こ と が原因
予約済み
SVC 命令を介 し たシ ス テム サービ ス呼び出 し
デバ ッ グ モニ タ ー
予約済み
シ ス テム サービ スの遅延 し た要求
シ ス テム テ ィ ッ ク タ イ マー
ペ リ フ ェ ラルの割込み要求 #0 ～ #31
 割込みのテールチ ェ ーン と 後着のサポー ト 。 こ れによ り 、 割
込み と 割込みの間で状態保存や復元によ る オーバーヘ ッ ド が
発生せず、 バ ッ ク ツーバ ッ クの割込み処理が可能にな り ます。
 プ ロ セ ッ サの状態は、 割込みエ ン ト リ に自動的に保存 さ れ、
割込み終了時に復元 さ れるので、 命令処理のオーバーヘ ッ ド
が発生 し ません。
2 つ以上の割込みに対 し 同 じ 優先順位レ ベルが割 り 当て ら れて
いる場合は、 ベ ク タ 番号の低い割込みが先に実行 さ れます。 割
込みベ ク タ は、 固定関数、 DMA および UDB の 3 種類の割込み
ソ ースから 選択で き ます。 機能固定割込みは、 最も 一般的な割
込みソ ースへの直接接続で、 リ ソ ース コ ス ト の最も 低い接続を
提供 し ます。 DMA 割込みソ ースは、 DMA チ ャ ネルご と に用意
さ れている 2 個の DMA 割込みソ ースへの直接接続を提供 し ま
す。 ベ ク タ の 3 番目の割込みソ ースは、 UDB デジ タ ル配線ア レ イ
にある ソ ースです。 こ れによ り 、 UDB ア レ イ で利用で き る任意
のデ ジ タ ル信号 を 割込み ソ ー ス と し て使用す る こ と がで き ま
す。 UDB 割込みソ ース接続を使用する と 、 すべての割込みソ ース
を任意の割込みベ ク タ に割 り 当て る こ と がで き ます。
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PSoC® 5LP: CY8C52LP フ ァ ミ リ
デー タ シー ト
表 4-6. 割込みベ ク タ テーブル
割込み番号
0
1
2
3
4
5
6
7
8
9
10
11
12
13
14
15
16
17
18
19
20
21
22
23
24
25
26
27
28
29
30
31
Cortex-M3 の例外番号
16
17
18
19
20
21
22
23
24
25
26
27
28
29
30
31
32
33
34
35
36
37
38
39
40
41
42
43
44
45
46
47
文書番号 : 001-97327 Rev. *A
固定機能
低電圧検出 (LVD)
キ ャ ッ シ ュ／ ECC
予約済み
ス リ ープ ( 電源マネージ ャ )
PICU[0]
PICU[1]
PICU[2]
PICU[3]
PICU[4]
PICU[5]
PICU[6]
PICU[12]
PICU[15]
組み合わせた コ ンパレー タ
予約済み
I2C
予約済み
タ イ マー／カ ウン タ ー 0
タ イ マー／カ ウン タ ー 1
タ イ マー／カ ウン タ ー 2
タ イ マー／カ ウン タ ー 3
USB SOF 割込み
USB 調停割込み
USB バス割込み
USB エ ン ド ポ イ ン ト [0]
USB エ ン ド ポ イ ン ト デー タ
予約済み
LCD
予約済み
デシ メ ー タ 割込み
phub_err_int
eeprom_fault_int
DMA
phub_termout0[0]
phub_termout0[1]
phub_termout0[2]
phub_termout0[3]
phub_termout0[4]
phub_termout0[5]
phub_termout0[6]
phub_termout0[7]
phub_termout0[8]
phub_termout0[9]
phub_termout0[10]
phub_termout0[11]
phub_termout0[12]
phub_termout0[13]
phub_termout0[14]
phub_termout0[15]
phub_termout1[0]
phub_termout1[1]
phub_termout1[2]
phub_termout1[3]
phub_termout1[4]
phub_termout1[5]
phub_termout1[6]
phub_termout1[7]
phub_termout1[8]
phub_termout1[9]
phub_termout1[10]
phub_termout1[11]
phub_termout1[12]
phub_termout1[13]
phub_termout1[14]
phub_termout1[15]
UDB
udb_intr[0]
udb_intr[1]
udb_intr[2]
udb_intr[3]
udb_intr[4]
udb_intr[5]
udb_intr[6]
udb_intr[7]
udb_intr[8]
udb_intr[9]
udb_intr[10]
udb_intr[11]
udb_intr[12]
udb_intr[13]
udb_intr[14]
udb_intr[15]
udb_intr[16]
udb_intr[17]
udb_intr[18]
udb_intr[19]
udb_intr[20]
udb_intr[21]
udb_intr[22]
udb_intr[23]
udb_intr[24]
udb_intr[25]
udb_intr[26]
udb_intr[27]
udb_intr[28]
udb_intr[29]
udb_intr[30]
udb_intr[31]
ページ 17 / 112
5. メ モ リ
5.1 ス タ テ ィ ッ ク RAM
CY8C52LP のス タ テ ィ ッ ク RAM (SRAM) は、 デー タ を一時的
に格納する ために使用 さ れます。 コ ー ド は、 SRAM の中で コ ー ド
空間に存在する部分か ら フ ルス ピー ド で実行で き ます。 SRAM
の 0x20000000 を超え る位置か らの実行ではプ ロ セスの速度が
低下 し ます。 デバイ スは、 最大 64KB の SRAM を提供 し ます。
CPU または DMA コ ン ト ロー ラ ーは、すべての SRAM にア ク セ
スで き ます。 Cortex-M3 CPU と DMA コ ン ト ロー ラ ーから は、
互いに別々の32KB ブ ロ ッ ク にア ク セスするのであれば、SRAM
に同時にア ク セスで き ます。
5.2 フ ラ ッ シ ュ プ ロ グ ラ ム メ モ リ
PSoC デバ イ ス で 使用す る フ ラ ッ シ ュ メ モ リ は、 ユ ーザー
フ ァ ームウ ェ ア、ユーザー コ ン フ ィ ギ ュ レーシ ョ ン デー タ 、大
容量デー タ およびオプ シ ョ ンの ECC デー タ を保存する不揮発
性ス ト レージ と し て使用で き ます。 メ イ ンのフ ラ ッ シ ュ メ モ リ
領域には、 最大で 256KB のユーザー プ ログ ラ ム空間が含まれ
ています。
最大 32KB の追加フ ラ ッ シ ュ空間は、 エ ラ ー訂正 コ ー ド (ECC)
のために使用で き ます。 ECC を使用 し ない場合、 こ の空間はデ
バイ ス コ ン フ ィ ギ ュ レ ーシ ョ ン デー タ お よび大容量ユーザー
デー タ の保存に使用する こ と がで き ます。 ユーザー コ ー ド は、
ECC フ ラ ッ シ ュ メ モ リ セ ク シ ョ ンか ら実行する こ と はで き ま
せん。 ECC では、 フ ァ ームウ ェ ア メ モ リ 8 バイ ト あた り 、 1
ビ ッ ト のエ ラ ー訂正 と 2 ビ ッ ト のエ ラ ー検出が可能で、 エ ラ ー
が検出 さ れた場合は割込みを生成で き ます。 フ ラ ッ シ ュ出力は
9 バイ ト 幅で、8 バイ ト のデー タ と 1 バイ ト の ECC デー タ から
な り ます。
CPU または DMA コ ン ト ロー ラ ーは、 フ ラ ッ シ ュ中に置かれた
ユーザー コ ー ド と 大容量デー タ のど ち ら も、 キ ャ ッ シ ュ コ ン
ト ロー ラ ーを通 し て読み出 し ます。 これによ り 、 高い CPU 性
能が得 られます。 ECC がイ ネーブルにな っ てい る場合、 キ ャ ッ
シ ュ コ ン ト ロー ラ ーは、エ ラ ー チ ェ ッ ク と 訂正も 実行 し ます。
フ ラ ッ シ ュ プ ログ ラ ミ ン グは、特殊な イ ン タ ー フ ェ ース を通 じ
て 行い、 フ ラ ッ シ ュ か ら コ ー ド 実行に代わ っ て 実行 し ま す。
SRAM か ら の コ ー ド 実行は フ ラ ッ シ ュ プ ロ グ ラ ミ ン グ中で実
行 さ れます。
フ ラ ッ シ ュ プ ログ ラ ミ ング イ ン タ ー フ ェ ースによ っ て、フ ラ ッ
シ ュの消去、 プ ログ ラ ミ ングおよび コ ー ド 保護レ ベルの設定を
行い ます。 フ ラ ッ シ ュ のシ ス テム内シ リ アル プ ロ グ ラ ミ ン グ
(ISSP) は、 ほ と んどの量産用プ ログ ラ ムに使用 さ れ、 SWD と
JTAG の両方のイ ン タ ー フ ェ ースで実行で き ます。 多 く の場合
はブー ト ローダに使用する シ ス テム内プ ロ グ ラ ミ ングは、 I2C、
USB、 UART、 SPI な どのシ リ アル イ ン タ ー フ ェ ースや任意の
通信プ ロ ト コルを通 じ て使用で き ます。
5.3 フ ラ ッ シ ュのセキ ュ リ テ ィ
どの PSoC デバイ ス も、 オ ン チ ッ プ フ ラ ッ シ ュ メ モ リ へのア
ク セス と 可視化を防止する柔軟な フ ラ ッ シ ュ保護モデルを備え
ています。 これによ り 、 プ ロ プ ラ イ エ タ リ な コ ー ド の複製や リ
バース エ ン ジニア リ ン グを防止 し ます。 フ ラ ッ シ ュ メ モ リ は、
ブ ロ ッ ク に整理 さ れ、 各ブ ロ ッ ク に 256 バイ ト のプ ログ ラ ムま
たはデー タ と 32 バイ ト の ECC または コ ン フ ィ ギ ュ レーシ ョ ン
デー タ が入 り ます。
デバイ スには、 フ ラ ッ シ ュの行ご と に 4 段階の保護レ ベルのい
ずれかを割 り 当て る機能が用意 さ れています。 表 5-1 に使用可
能な保護モー ド を示 し ます。フ ラ ッ シ ュの保護レ ベルは、フ ラ ッ
シ ュの完全消去を実行する こ と によ っ てのみ変更で き ます。「完
全保護」 お よ び 「現場 ア ッ プ グ レ ー ド 」 の設定 で は、 PSoC
Creator な どのデバ ッ ギング ツールか らのア ク セスな どの外部
ア ク セスは無効にな り ます。 ブー ト ローダによ る コ ー ド 更新が
必要なア プ リ ケーシ ョ ン では、「現場ア ッ プグ レー ド 」 設定を使
用 し ます。 「未保護」 設定の使用は、 セキ ュ リ テ ィ が不要なア プ
リ ケーシ ョ ンに限定 し て く だ さ い。 PSoC デバイ スは、 デバイ
ス セキ ュ リ テ ィ と 呼ばれる高度な セキ ュ リ テ ィ 機能 も 備え て
文書番号 : 001-97327 Rev. *A
PSoC® 5LP: CY8C52LP フ ァ ミ リ
デー タ シー ト
います。 こ れは、すべてのテ ス ト 、プ ログ ラ ミ ングおよびデバ ッ
グ ポー ト を恒久的に無効にする こ と によ り 、 ア プ リ ケーシ ョ ン
を外部ア ク セスから 保護 し ます (57 ページの 「デバイ ス セキ ュ
リ テ ィ 」 を ご参照 く だ さ い )。 PSoC のセキ ュ リ テ ィ 機能の詳 し
い活用方法については、 PSoC 5 TRM を ご覧 く だ さ い。
表 5-1. フ ラ ッ シ ュの保護
保護
設定
可能
不可
非保護
外部読み出 し および書
き込み＋内部読み出 し
および書き込み
–
工場ア ッ プグ
レー ド
外部書き込み＋内部読
み出 し および書き込み
外部読み出 し
フ ィ ール ド ア ッ 内部読み出 し および書
プグ レー ド
き込み
外部読み出 し および
書き込み
完全保護
外部読み出 し および
書き込み + 内部書き
込み
内部読み出 し
免責条項
サイ プ レ スのデバイ スのフ ラ ッ シ ュ コ ー ド 保護機能について、
以下の点にご注意 く だ さ い。
サイ プ レ ス製品は、該当する特定のサイ プ レ ス デー タ シー ト に
記載 さ れている仕様を満た し ます。 サイ プ レ スは、 市販 さ れて
いる同様の製品フ ァ ミ リ において、 製品フ ァ ミ リ が、 使用方法
にかかわら ず最高水準の安全性を有する と 考えています。 サイ
プ レ スの知 り 得ない方法がコ ー ド 保護機能を侵害する可能性が
あるかも 知れません。 サイ プ レ スの知る限 り 、 そのよ う な方法
はすべて不正で、 かつ違法 と 考え ら れます。 サイ プ レ ス または
その他の半導体 メ ー カ ーのいずれも 、 自社のコ ー ド のセキ ュ リ
テ ィ を保証する こ と はで き ません。 コ ー ド の保護は、 サイ プ レ
スが製品の 「解読不能」 を保証 し ている こ と を意味する も ので
はあ り ません。
サイ プ レ スには、 自社コ ー ド の完全性に関心があるユーザー と
協力する意思があ り ます。 コ ー ド の保護は絶えず進化 し てお り
ます。 サイ プ レ スは当社製品のコ ー ド 保護機能の継続的改善に
努めています。
5.4 EEPROM
PSoC の EEPROM メ モ リ は、 バイ ト ア ド レ ス指定可能な不揮
発性 メ モ リ です。 CY8C52LP は、 ユーザー デー タ 格納用 と し
て 2KB の EEPROM メ モ リ を内蔵 し ています。 EEPROM から
の読み出 し は、 バイ ト レ ベルでのラ ン ダム ア ク セスにな っ て
います。 読み出 し は直接行われ、 書き込みは EEPROM プ ログ
ラ ミ ン グ イ ン タ ー フ ェ ー ス への書 き 込み コ マ ン ド の送信に
よ っ て行われます。 EEPROM 書き込み中に、 CPU のコ ー ド 実
行を フ ラ ッ シ ュから 継続する こ と がで き ます。EEPROM は、行
レ ベルで消去および書き込み可能です。 EEPROM は 128 行に
分け ら れて お り 、 それぞれの行は 16 バ イ ト で す。 すべての
EEPROM バイ ト の工場出荷時のデ フ ォル ト 値は 0 です。
EEPROM は Cortex-M3 ペ リ フ ェ ラル領域にマ ッ ピ ング さ れる
ので、 CPU は EEPROM の外部で実行する こ と がで き ません。
EEPROM に関連付け られた ECC ハー ド ウ ェ アはあ り ません。
ECC が必要な場合は、フ ァ ームウ ェ アの中で処理 し なければな
り ません。
EEPROM またはフ ラ ッ シ ュへの書き込みは最大 20 ミ リ 秒要 し
ます。 こ の期間中には、 デバイ スが リ セ ッ ト さ れる必要がない
か、 または期待 し ない変更が EEPROM あるいはフ ラ ッ シ ュ に
発生する可能性があ り ます。 リ セ ッ ト ソ ース ( 節 6.3.1 を ご参
照 く だ さ い ) は、 XRES ピ ン、 ソ フ ト ウ ェ ア リ セ ッ ト および
ウ ォ ッ チ ド ッ グを含みます。 こ れら は不注意に活性化 さ れない
よ う に注意 し て く だ さ い。 また、 低電圧検出回路は リ セ ッ ト の
代わ り に割込みを生成する よ う に設定 さ れる必要があ り ます。
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PSoC® 5LP: CY8C52LP フ ァ ミ リ
デー タ シー ト
5.5 不揮発性 ラ ッ チ (NVL)
PSoC は、 リ セ ッ ト 時にデバイ ス を設定する ために使用 さ れる不揮発性ラ ッ チ (NVL) の 4 バイ ト ア レ イ を備えています。 NVL レ
ジ ス タ マ ッ プ を表 5-3 に示 し ます。
表 5-2. デバイ ス コ ン フ ィ ギ ュ レーシ ョ ン NVL のレ ジ ス タ マ ッ プ
レ ジス タ ア ド レ ス
0x00
PRT3RDM[1:0]
PRT2RDM[1:0]
PRT1RDM[1:0]
PRT0RDM[1:0]
0x01
PRT12RDM[1:0]
PRT6RDM[1:0]
PRT5RDM[1:0]
PRT4RDM[1:0]
0x02
7
XRESMEN
0x03
6
5
4
3
2
1
DBGEN
0
PRT15RDM[1:0]
DIG_PHS_DLY[3:0]
ECCEN
DPS[1:0]
CFGSPEED
個々の フ ィ ール ド と 工場出荷時のデ フ ォル ト 設定の詳細を、 表 5-3: に示 し ます。
表 5-3. 現場および工場出荷時のデ フ ォル ト 設定
現場
PRTxRDM[1:0]
説明
設定
対応する IO ポー ト の リ セ ッ ト 駆動モー ド を制御。 37 ページ 00b ( デ フ ォル ト ) - 高イ ン ピーダ ン ス アナログ
の 「 リ セ ッ ト のコ ン フ ィ ギ ュ レーシ ョ ン」 を ご参照 く だ さ い。 01b - 高イ ン ピーダ ン ス デジ タ ル
ポー ト のすべてのピ ンは同 じ モー ド に設定 さ れる
10b - 抵抗プルア ッ プ
11b - 抵抗プルダウン
XRESMEN
ピ ン P1[2] が GPIO または外部 リ セ ッ ト と し て使用 さ れるか 0 ( デ フ ォル ト ) - GPIO
を制御。 P1[2] は通常、 外部 リ セ ッ ト ではな く GPIO と し て 1 - 外部 リ セ ッ ト
使用 さ れる
DBGEN
デバ ッ グ イ ネーブルは、第三者のプ ログ ラ マによ るデバ ッ グ 0 - ア ク セスは無効
シ ス テムへのア ク セス を可能にする
1 ( デ フ ォル ト ) - ア ク セスは有効
CFGSPEED
よ り 高速な起動や低消費電力動作を実現する ために、 デバイ 0 ( デ フ ォル ト ) - 12MHz IMO
1 - 48MHz IMO
スの起動処理中に IMO ベースのク ロ ッ ク の速度を制御
DPS[1:0]
デバ ッ グ ポー ト な ど、 さ ま ざ ま な P1 ピ ンの使用を制御。 54 00b - 5 線 JTAG
ページの 「プ ログ ラ ミ ング、 デバ ッ グ イ ン タ ー フ ェ ース、 リ 01b ( デ フ ォル ト ) - 4 線 JTAG
10b - SWD
ソ ース」 を ご参照 く だ さ い
11b - デバ ッ グ ポー ト は無効
ECCEN
ECC フ ラ ッ シ ュ を ECC または一般的な コ ン フ ィ ギ ュ レー 0 - ECC は無効
シ ョ ン お よ びデー タ ス ト レ ー ジ に使用す る か を 制御。 18 1 ( デ フ ォル ト ) - ECC は有効
ページの 「フ ラ ッ シ ュ プ ログ ラ ム メ モ リ 」 を ご参照 く だ さ い
DIG_PHS_DLY[3:0] デジ タ ル ク ロ ッ クの位相遅延を選択。
詳細は、 TRM を ご参照 く だ さ い
PSoC Creator は、 デバイ スの コ ン フ ィ ギ ュ レーシ ョ ン NVL を変更する ためのサポー ト を提供 し ていますが、 NVL 消去／書き込
みサイ クル数は限 られています (93 ページの 「不揮発性ラ ッ チ (NVL)」 を ご参照 く だ さ い )。
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デー タ シー ト
5.6 外部 メ モ リ イ ン タ ー フ ェ ース
CY8C52LP には、 外部 メ モ リ デバイ スへの接続用に外部 メ モ
リ イ ン タ ー フ ェ ース (EMIF) が用意 さ れています。 こ の接続に
よ り 、 外部 メ モ リ に対する読み出 し ア ク セス と 書き込みア ク セ
スが可能にな り ます。 EMIF は、 UDB、 I/O ポー ト およびその他
のハー ド ウ ェ ア と 組み合わ さ れて動作 し 、外部 メ モ リ ア ド レ ス
および制御信号を生成 し ます。 33MHz で、 各 メ モ リ ア ク セス
サイ クルは、 4 つのバス ク ロ ッ ク サイ ク ルを要 し ます。
図 5-1 に EMIF のブ ロ ッ ク 図を示 し ます。EMIF は同期 メ モ リ お
よび非同期 メ モ リ をサポー ト し ます。 CY8C52LP は、 一度に 1
種類のみの外部 メ モ リ デバイ ス をサポー ト し ます。
外部 メ モ リ は、 Cortex-M3 の外部 RAM 空間に配置 さ れてお り 、
最大 24 のア ド レ ス ビ ッ ト を使用で き ます。 21 ページの表 5-4
と 21 ページの 「 メ モ リ マ ッ プ」 を ご参照 く だ さ い。 メ モ リ の
幅は、 8 ビ ッ ト または 16 ビ ッ ト と する こ と がで き ます。
Cortex-M3 命令は、 16 ビ ッ ト の外部 メ モ リ から 取得で き ます。
その他の制限が適用 さ れる場合については、 ア プ リ ケーシ ョ ン
ノ ー ト 「AN89610, PSoC® 4 and PSoC 5LP ARM Cortex Code
Optimization」 を ご参照 く だ さ い。 外部 メ モ リ では、 コ ー ド セ
キ ュ リ テ ィ が供給 さ れません。コ ー ド の保護が必要な場合、コ ー
ド を内部 フ ラ ッ シ ュ に配置す る必要があ り ます。 18 ページの
「フ ラ ッ シ ュのセキ ュ リ テ ィ 」 と 57 ページの 「デバイ ス セキ ュ
リ テ ィ 」 を ご参照 く だ さ い。
図 5-1. EMIF のブ ロ ッ ク 図
Address Signals
External_ MEM_ ADDR[23:0]
I/O
PORTs
Data Signals
External_ MEM_ DATA[15:0]
I/O
PORTs
Control Signals
I/O
PORTs
Data,
Address,
and Control
Signals
IO IF
PHUB
Data,
Address,
and Control
Signals
Control
DSI Dynamic Output
Control
UDB
DSI to Port
Data,
Address,
and Control
Signals
EM Control
Signals
Other
Control
Signals
EMIF
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5.7 メ モ リ マ ッ プ
表 5-5. ペ リ フ ェ ラルのデー タ ア ド レ ス マ ッ プ
Cortex-M3 には固定ア ド レ ス マ ッ プがあ り ます。 こ れを使用す
る と 、簡単な メ モ リ ア ク セス命令でペ リ フ ェ ラルにア ク セスで
き ます。
0x40005000 ～ 0x400051FF I/O ポー ト の制御
ア ド レ ス範囲
( 続き )
用途
5.7.1 ア ド レ ス マ ッ プ
0x40005400 ～ 0x400054FF 外部 メ モ リ イ ン タ ー フ ェ ース
(EMIF) 制御レ ジ ス タ
4GB のア ド レ ス空間は、 表 5-4 に表すよ う な範囲で構成 さ れて
います。
0x40005800 ～ 0x40005FFF アナログ サブ シ ス テム イ ン
タ ー フ ェ ース
0x40006000 ～ 0x400060FF USB コ ン ト ロー ラ ー
表 5-4. ア ド レ ス マ ッ プ
ア ド レ ス範囲
サイ ズ
用途
0.5GB
0x00000000 ～
プログラム コー ド 。 ア ド レス 0 か
0x1FFFFFFF
ら始ま る、 起動時の例外ベ ク タ 表を
含む
0x20000000 ～ 0.5GB ス タ テ ィ ッ ク RAM。0x20000000 か
0x3FFFFFFF
ら始ま る 1M バイ ト のビ ッ ト バン ド
領 域 と 、 0x22000000 か ら 始 ま る
32M バイ ト のビ ッ ト バン ド エ イ リ
アス領域を含む
0.5GB
0x40000000 ～
ペ リ フ ェ ラル
0x5FFFFFFF
0x60000000 ～ 1GB
0x9FFFFFFF
外部 RAM
0xA0000000 ～ 1GB
0xDFFFFFFF
外部ペ リ フ ェ ラル
0xE0000000 ～ 0.5GB
0xFFFFFFFF
NVIC およびデバ ッ グ モ ジ ュ ール と
ト レ ース モ ジ ュ ールを含む内部ペ
リ フ ェ ラル
表 5-5. ペ リ フ ェ ラルのデー タ ア ド レ ス マ ッ プ
ア ド レ ス範囲
用途
0x00000000 ～ 0x0003FFFF 256K フ ラ ッ シ ュ
0x1FFF8000 ～ 0x1FFFFFFF コ ー ド 領域の 32K SRAM
0x20000000 ～ 0x20007FFF SRAM 領域の 32K SRAM
0x40004000 ～ 0x400042FF
ク ロ ッ キング、 PLL および発振
器
0x40004300 ～ 0x400043FF 電源管理
0x40004500 ～ 0x400045FF ポー ト 割込み制御
0x40004700 ～ 0x400047FF
フ ラ ッ シ ュ プ ログ ラ ミ ング イ
ン タ ー フ ェ ース
0x40004800 ～ 0x400048FF キ ャ ッ シ ュ コ ン ト ロー ラ ー
0x40004900 ～ 0x400049FF I2C コ ン ト ロー ラ ー
0x40004E00 ～ 0x40004EFF デシ メ ー タ
0x40004F00 ～ 0x40004FFF 固定 タ イ マー／カ ウン タ ー／
PWM
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0x40006400 ～ 0x40006FFF UDB ワーキング レ ジ ス タ
0x40007000 ～ 0x40007FFF PHUB コ ン フ ィ ギ ュ レーシ ョ ン
0x40008000 ～ 0x400087FF EEPROM
0x4000A000 ～ 0x4000A400 予約済み
0x40010000 ～ 0x4001FFFF デジ タ ル相互接続のコ ン フ ィ
ギ ュ レーシ ョ ン
0x48000000 ～ 0x48007FFF
フ ラ ッ シ ュ ECC バイ ト
0x60000000 ～ 0x60FFFFFF 外部 メ モ リ イ ン タ ー フ ェ ース
(EMIF)
0xE0000000 ～ 0xE00FFFFF NVIC、 デバ ッ グ、 ト レースな
ど を含む Cortex-M3 PPB レ ジ
スタ
ビ ッ ト バン ド 機能によ り 、 SRAM の各ビ ッ ト の読み出 し や書き
込みを ア ト ミ ッ ク な操作 と し て実行で き ます。こ の操作は、ビ ッ
ト バン ド エ イ リ ア ス領域の対応するワー ド に対 し て ビ ッ ト 0 の
読み出 し または書き込みを実行する こ と で実現 し ます。 た と え
ば、ア ド レ ス 0x20000000 でワー ド のビ ッ ト 3 を設定するには、
ア ド レ ス 0x2200000C に 1 を書き込みます。 そのビ ッ ト の値を
テ ス ト するには、 ア ド レ ス 0x2200000C を読み出 し ます。 テ ス
ト 対象のビ ッ ト の値に応 じ て、 結果は 0 または 1 と な り ます。
Cortex-M3 で実行するほ と んどの メ モ リ ア ク セスはア ラ イ ン さ
れています。 つま り 、 ワー ド (4 バイ ト ) 境界ア ド レ スで行われ
ます。ワー ド 境界ではないア ド レ スでのワー ド や16 ビ ッ ト ハー
フ ワー ド に対す る ア ラ イ ン さ れて い な い ア ク セ ス も 可能で す
が、 効率の面では不利にな り ます。
5.7.2 ア ド レ ス マ ッ プおよび Cortex-M3 バス
ICode バスおよび DCode バスは、 0 ～ 0x1FFFFFFF のコ ー ド
ア ド レ ス範囲内のア ク セスでのみ使用 し ます。
0x20000000 ～ 0xDFFFFFFF および 0xE0100000 ～ 0xFFFFFFFF
の範囲にあるデー タ へのア ク セスおよびデバ ッ グでのア ク セス
では、シ ス テム バスが使用 さ れます。命令の取得は 0x20000000
～ 0x3FFFFFFF 範囲内で も 可能ですが、ICode バス経由での命
令取得に比べる と 速度が遅 く な り ます。
シ ス テム コ ン ト ロール レ ジス タ 、 デバ ッ グ モ ジ ュ ール レ ジ ス
タ お よ び ト レ ー ス モ ジ ュ ール レ ジ ス タ への ア ク セ ス には、
Cortex-M3 内で専用ペ リ フ ェ ラル バス (PPB) が使用 さ れます。
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6. シ ス テム統合
4 ～ 25MHz の外部水晶発振器 (MHzECO) を使用可能
ク ロ ッ ク逓倍回路は、USBブ ロ ッ ク に2倍の周波数のク ロ ッ
ク を出力。 25 ページの 「USB ク ロ ッ ク ド メ イ ン」 を ご参
照 く だ さ い。
 外部 I/O ピ ン またはその他の論理からの DSI 信号
 24 ～ 80MHz の分数分周方式の位相同期回路 (PLL) (IMO、
MHzECO、 DSI から供給 さ れる )
 1kHz、33kHz、100kHz ILO (ウ ォ ッ チ ド ッ グ タ イ マー (WDT)
お よびス リ ープ タ イ マー用 )
 RTC で 32.768kHz 外部水晶発振器 (ECO)


6.1 ク ロ ッ キン グ シ ス テム
ク ロ ッ キン グ シ ス テムは、 PSoC シス テム全体にわた る ク ロ ッ ク
の生成、 分周お よ び分配を行い ます。 ほ と んどのシ ス テムで、
外部水晶発振器は不要です。 IMO に PLL を使用する こ と で、 電
圧 と 温度の全範囲にわた り 精度 ±2% で最高 80MHz の ク ロ ッ ク を
生成で き ます。 それぞれのデザイ ン で、 内部および外部 ク ロ ッ ク
ソ ース を追加する こ と によ り 、 精度、 消費電力および コ ス ト を
最適化する こ と が可能です。 16 ビ ッ ト ク ロ ッ ク 分周器および
UDB では、 UART ボー レー ト ジ ェ ネ レー タ な ど、 ユーザーが
必要 と するあ ら ゆるデバイ スで使用する ク ロ ッ ク 周波数を、 ど
のシ ス テム ク ロ ッ ク ソ ースから で も 生成で き ます。
ク ロ ッ ク の生成 と 供給は、 PSoC Creator IDE のグ ラ フ ィ カル
イ ン タ ー フ ェ ース を通 じ て自動的に コ ン フ ィ ギ ュ レーシ ョ ン さ
れます。 これは、 完全なシ ス テム要件に基づいています。 こ れ
に よ り デザ イ ン プ ロ セ スは大幅に ス ピ ー ド ア ッ プ さ れま す。
PSoC Creator を使用する こ と で、最小限の入力で ク ロ ッ キング
シ ス テムを構築で き ます。 目的の ク ロ ッ ク 周波数 と その精度を
指定す る と 、 必要な仕様 を 満たす ク ロ ッ ク が ソ フ ト ウ ェ ア に
よ っ て配置または作成 さ れます。 これがで き るのは、 PSoC 固
有のプ ログ ラ マ ビ リ テ ィ のためです。
 IMO には、USB 用の外部水晶発振器を必要 と せずに USB バス
ク ロ ッ ク に自動的にロ ッ ク するUSBモー ド が用意 さ れていま
す (USB を備えたデバイ スのみ )
 すべてのク ロ ッ ク分周器で独立 し て供給 さ れる ク ロ ッ ク
 8 個の 16 ビ ッ ト ク ロ ッ ク分周器 ( デジ タ ル シ ス テム用 )
 4 個の 16 ビ ッ ト ク ロ ッ ク分周器 ( アナログ シ ス テム用 )
 CPU バスおよび CPU ク ロ ッ ク専用の 16 ビ ッ ト 分周器
 PSoC Creator でのク ロ ッ ク の自動コ ン フ ィ ギ ュ レーシ ョ ン
ク ロ ッ キング シス テムの主な特長は、 次の と お り です :
 7 個の汎用ク ロ ッ ク ソ ース

3 ～ 74MHz の IMO、 3MHz で ±2% の精度
表 6-1. 発振器の概要
ソ ース
Fmin
Fmin での許容誤差
IMO
3MHz
電圧および温度範囲において ±2%
74MHz
±7%
Max は 13μs
MHzECO
4MHz
水晶発振器に依存
25MHz
水晶発振器に依存
Typ は 5ms、 Max は
水晶発振器に依存
DSI
0MHz
入力に依存
33MHz
入力に依存
入力に依存
PLL
24MHz
入力に依存
80MHz
入力に依存
Max は 250µs
ダブ ラ ー
48MHz
入力に依存
48MHz
入力に依存
Max は 1µs
ILO
1kHz
–50%、 +100%
100kHz
–55%、 +100%
最低消費電力モー ド
で Max は 15ms
kHzECO
32kHz
水晶発振器に依存
32kHz
水晶発振器に依存
Typ は 500ms、 Max
は水晶発振器に依存
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Fmax
Fmax での許容誤差
起動時間
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図 6-1. ク ロ ッ キング サブ シス テム
3-74 MHz
IMO
4-25 MHz
ECO
External IO
or DSI
0-33 MHz
32 kHz ECO
1,33,100 kHz
ILO
CPU
Clock
48 MHz
Doubler for
USB
24-80 MHz
PLL
System
Clock Mux
Bus
Clock
Bus Clock Divider
16 bit
7
Digital Clock
Divider 16 bit
Digital Clock
Divider 16 bit
Analog Clock
Divider 16 bit
s
k
e
w
Digital Clock
Divider 16 bit
Digital Clock
Divider 16 bit
Analog Clock
Divider 16 bit
s
k
e
w
7
Digital Clock
Divider 16 bit
Digital Clock
Divider 16 bit
Analog Clock
Divider 16 bit
s
k
e
w
Digital Clock
Divider 16 bit
Digital Clock
Divider 16 bit
Analog Clock
Divider 16 bit
s
k
e
w
6.1.1 内部発振器
図 6-1 に示 さ れる よ う に、 2 個の内部発振器があ り ます。 これ ら
は直接接続するか、 分割 し て接続する こ と がで き ます。 直接接
続 さ れる ク ロ ッ クは 50% デ ュ ーテ ィ 比がない可能性があ り ます。
分割 さ れる ク ロ ッ クは 50% デ ュ ーテ ィ 比を持ち ます。
6.1.1.1 内部主発振器
IMO は ±2% の精度を持 っ ているので、 ほ と んどのデザイ ン で
はク ロ ッ ク ソ ース と し て IMO を使用すれば十分です。IMO は、
外部部品な し で動作 し 、 安定 し た ク ロ ッ ク を出力 し ます。 各周
波数範囲での工場出荷時の ト リ ム値がデバ イ スに保存 さ れます。
工場出荷時の ト リ ムでは、周波数の許容誤差が 3MHz での ±2%
から最大値である 74MHz での ±7% の範囲に収ま っ ています。
IMO と PLL を組み合わせる こ と によ り 、デバイ スの最大周波数
ま でのCPU ク ロ ッ ク と シス テム ク ロ ッ ク を生成で き ます (USB
ク ロ ッ ク ド メ イ ン を ご参照 く だ さ い )。 IMO は、 3MHz、6MHz、
12MHz、24MHz、48MHz および 74MHz のク ロ ッ ク を出力 し ます。
6.1.1.2
ク ロ ッ ク逓倍回路
ク ロ ッ ク逓倍回路は、 入力ク ロ ッ クの 2 倍の周波数の ク ロ ッ ク を
出力 し ます。 逓倍回路は、 24MHz の入力周波数で動作 し 、 USB
用に 48MHz を提供 し ます。 IMO、 MHzECO または DSI ( 外部
ピ ン ) の ク ロ ッ ク を使用する よ う に設定で き ます。
6.1.1.3 位相同期回路
PLL によ っ て、 低周波数で高精度の ク ロ ッ ク を逓倍 し 、 よ り 高
い周波数を得る こ と がで き ます。 PLL には、 得ら れる ク ロ ッ ク
周波数を高 く する と 精度が低下 し 、 起動時間を短 く する と 消費
電力が増加する と い う ト レー ド オ フの関係があ り ます。 PLL ブ
ロ ッ クは、 各種の入力 ソ ースに基づき ク ロ ッ ク 周波数を生成す
る メ カ ニズムを提供 し ます。 PLL は、 24 ～ 80MHz の範囲のク
ロ ッ ク周波数を出力 し ます。 その入力および フ ィ ー ド バ ッ ク 分
周器によ っ て 4032 種類の比率が得 られ、 希望するほ と んどの
文書番号 : 001-97327 Rev. *A
シ ス テム ク ロ ッ ク周波数を生成する こ と がで き ます。PLL 出力
の精度は、 PLL 入力ソ ースの精度に依存 し ます。 PLL を使用 し
て 3MHz の IMO ク ロ ッ ク を逓倍する方法が最も 一般的です。こ
の方法であれば、デバイ スの最大周波数ま で最も 正確に CPU ク
ロ ッ ク と シ ス テム ク ロ ッ ク を生成で き ます。
PLL は、 250µs 以内に位相同期に達 し ます ( ビ ッ ト 設定によ り
検証 )。 IMO、 MHzECO または DSI ( 外部ピ ン ) のク ロ ッ ク を
使用する よ う に設定で き ます。 位相が完全な ロ ッ ク状態にな っ て
いて、 ロ ッ ク ビ ッ ト に よ る通知があ る時ま で、 PLL に よ る ク
ロ ッ ク ソ ース を利用で き ます。ロ ッ ク信号を DSI 経由で送る こ
と で、 割込みを生成で き ます。 PLL は、 低消費電力モー ド に入
る前に無効に し て く だ さ い。
6.1.1.4 内部低速発振器
ILO は、ウ ォ ッ チ ド ッ グ タ イ マーおよびス リ ープ タ イ マーを含
む、 低消費電力のためのク ロ ッ ク 周波数を供給 し ます。 ILO は
最大 3 つのク ロ ッ ク を生成 し ます : 1kHz、 33kHz、 100kHz。
1kHz ク ロ ッ ク (CLK1K) は、 一般的に、 バ ッ ク グ ラ ウ ン ド の
「ハー ト ビー ト 」 タ イ マー と し て使用 し ます。 こ のク ロ ッ ク は、
本来、 ウ ォ ッ チ ド ッ グ タ イ マー、 セ ン ト ラル タ イ ムホ イ ール
(CTW) を使用 し た長ス リ ープ時な どの低消費電力動作時に適
し ています。
セ ン ト ラ ル タ イムホ イ ール と は、 ILO からのク ロ ッ ク で動作する
フ リ ー ラ ン ニ ングの 1kHz、 13 ビ ッ ト のカ ウン タ ーです。 セ ン
ト ラル タ イムホ イ ールは、 ハイバネー ト モー ド 時および CPU
がデバ ッ グ オン チ ッ プ モー ド で停止中の場合を除いて、 常に
イ ネーブルにな っ ています。 こ れを使用 し て、 タ イ ミ ングの目
的で周期的な割込みを生成 し た り 、 シ ス テムを低消費電力モー
ド か ら ウ ェ イ ク ア ッ プ さ せた り で き ま す。 フ ァ ームウ ェ ア に
よ っ て、 セ ン ト ラル タ イムホ イ ールを リ セ ッ ト する こ と がで き
ます。
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デー タ シー ト
セ ン ト ラル タ イ ムホ イ ールは、 シ ス テムを周期的に起動 し 、 オ
プ シ ョ ン で割込みを発行する よ う にプ ログ ラ ムする こ と がで き
ます。 こ れによ り 、低消費電力モー ド か らの柔軟な周期的起動、
あ る いは精度を必要 と し ない タ イ ミ ン グ ア プ リ ケーシ ョ ンが
可能です。 高精度な タ イ ミ ングを必要 と する シ ス テムでは、 セ
ン ト ラル タ イムホ イ ールではな く 、 RTC 機能を使用する必要
があ り ます。
100kHz ク ロ ッ ク (CLK100K) は、CPU を動作 さ せる低消費電力
シ ス テム ク ロ ッ ク と し て使用 さ れます。 ま た、 高速 タ イ ムホ
イ ールを使用 し て間隔を生成する こ と も で き ます。
高速 タ イムホ イ ールは、 5 ビ ッ ト カ ウン タ ー、 100kHz ク ロ ッ ク
によ り ク ロ ッ ク供給 さ れます。 これによ り 、 設定はプ ログ ラ ム
可能にな っ てお り 、 タ ー ミ ナル カ ウン ト に達する と 自動的に リ
セ ッ ト し ます。 タ ー ミ ナル カ ウン ト に達する たびに、 オプ シ ョ
ン で割込みを生成する こ と がで き ます。 こ れによ り 、 セ ン ト ラ
ル タ イ ムホ イ ールを使用 し た場合よ り も、 よ り 短い周期で柔軟
に CPU を割 り 込む こ と がで き ます。
33kHz ク ロ ッ ク (CLK33K) は、 CLK100K に対する 3 分周操作
によ っ て得 られます。 この出力を使用する と 、 精度は劣 り ます
が水晶発振器を必要 と せずに 32.768kHz ECO ク ロ ッ ク が得ら
れます。
6.1.2 外部発振器
図 6-1 に示 さ れる よ う に、 2 個の内部発振器があ り ます。 こ れ
らは直接接続するか、 分割 し て接続する こ と がで き ます。 直接
接続 さ れる ク ロ ッ クは50%デ ュ ーテ ィ 比がない可能性があ り ま
す。 分割 さ れる ク ロ ッ クは 50% デ ュ ーテ ィ 比を持ち ます。
6.1.2.1 MHz 外部水晶発振器 (MHzECO)
MHzECO は、 外部水晶発振器を使用 し て高周波、 高精度 ク ロ ッ
キ ングを提供 し ます ( 図 6-2 を ご参照 く だ さ い )。外部水晶発振
器には 4 ～ 25MHz の範囲のも のを使用で き ます。 PLL を組み
合わせる こ と によ り 、デバイ スの最大周波数ま での CPU ク ロ ッ
ク と シ ス テム ク ロ ッ ク を生成で き ます ( 内部低速発振器を ご参
照 く だ さ い )。外部水晶発振器 と コ ンデンサを接続する GPIO ピ
ンは決ま っ ていて変更で き ません。 MHzECO の精度は、 選択 し
た水晶発振器で決ま り ます。
図 6-2. MHzECO ブ ロ ッ ク図
4 - 25 MHz
Crystal Osc
Xi
(Pin P15[1])
External
Components
XCLK_MHZ
Xo
(Pin P15[0])
4 – 25 MHz
crystal
Capacitors
6.1.2.2 32.768kHz ECO
32.768kHz 外部水晶発振器 (32kHzECO) は、外部の 32.768kHz
時計用水晶発振器を使用 し て最小限の消費電力で高精度の タ イ
ミ ングを提供 し ます ( 図 6-3 を ご参照 く だ さ い )。 32kHzECO
は、 ス リ ープ タ イ マーに直接接続 し 、 RTC の ソ ース を提供す
る こ と も で き ます。 RTC は、 1 秒の割込みを使用 し て フ ァ ーム
ウ ェ ア内で RTC の機能を実現 し ています。
発振器は、2 種類の電力モー ド で動作 し ます。 こ れによ り 、ユー
ザーは、 消費電力 と 隣接回路か らの ノ イ ズ耐性 と の ト レー ド オ
フ を行 う こ と がで き ます。 外部水晶振動子 と コ ンデンサを接続
する GPIO ピ ンは決ま っ ていて変更で き ません。
文書番号 : 001-97327 Rev. *A
図 6-3. 32kHzECO ブ ロ ッ ク図
32 kHz
Crystal Osc
Xi
(Pin P15[3])
External
Components
XCLK32K
Xo
(Pin P15[2])
32 kHz
crystal
Capacitors
外部 32.768kHz 時計用水晶では、 6pF または 12.5pF の負荷静
電容量 (CL) を持たせる こ と を お勧め し ます。 水晶の製造元の
デー タ シー ト を ご参照 く だ さ い。 2 つの外部 コ ンデンサ、 CL1
および CL2 は、 通常同 じ 値で、 ピ ン と 配線静電容量を含む合計
の静電容量、 CL1CL2/(CL1 + CL2) は、 水晶 CL の値に等 し く な
り ます。 詳細については、 ア プ リ ケーシ ョ ン ノ ー ト 「AN54439:
PSoC 3 and PSoC 5 External Oscillators」 を ご参照 く だ さ い。
また、 67 ページの 「GPIO」 に記載 さ れている ピ ン静電容量の
仕様も ご参照 く だ さ い。
6.1.2.3 デジ タ ル シ ス テム相互接続
デジ タ ル シ ス テム イ ン タ ー コ ネ ク ト (DSI) は、 I/O に接続 し た
外部ク ロ ッ ク 発振器で得ら れた ク ロ ッ ク を各部に供給する機能
を提供 し ます。 こ の発振器は、 デバイ ス内部のデジ タ ル シ ス テ
ムおよび UDB で作成する こ と も で き ます。
メ イ ンの DSI ク ロ ッ ク 入力には、 どのよ う な ク ロ ッ キング リ
ソ ースで も 接続で き ます。 また、 メ イ ン以外の最大 8 個の DSI
ク ロ ッ ク ( 内部または外部で生成 ) を 8 個のデジ タ ル ク ロ ッ ク
分周器に直接接続で き ま す。 こ れは、 複数の高精度 ク ロ ッ ク
ソ ースが存在する場合のみ可能です。
6.1.3 ク ロ ッ ク分配
すべての 7 つのク ロ ッ ク ソ ースはセ ン ト ラル ク ロ ッ ク 供給シ
ス テムに入力 さ れます。 こ の供給シ ス テムは、 複数の高精度ク
ロ ッ ク を生成する よ う 設計 さ れています。こ れら のク ロ ッ ク は、
デザイ ンの要件に合わせて カ ス タ マ イ ズで き るので、 分解能に
限界のある プ リ スケー ラ を ペ リ フ ェ ラルに接続する こ と で発生
する共通の問題を解消で き ます。 こ のク ロ ッ ク 供給シ ス テムに
よ っ て、 複数の種類のク ロ ッ ク ツ リ ーが生成 さ れます。
 シス テム ク ロ ッ ク は、汎用シス テム ク ロ ッ ク の要件に合わせ
た シ ス テム内で最速の ク ロ ッ ク の選択 と 供給のほか、 PSoC
デバイ スのク ロ ッ ク同期に も使用 さ れます
 バス ク ロ ッ ク の 16 ビ ッ ト 分周器は、 シス テム ク ロ ッ ク を使
用 し て、 デー タ 転送 と CPU で使用する シ ス テム バス ク ロ ッ
ク を生成 し ます。 CPU ク ロ ッ ク は、 バス ク ロ ッ ク から 直接
取られています
 完全にプ ログ ラ ム可能な 8 個の 16 ビ ッ ト ク ロ ッ ク 分周器は、
デザイ ン要件に よ る コ ン フ ィ ギ ュ レーシ ョ ン に従い、 デジ タ ル
シ ス テム全般で使用するデジ タ ル シ ス テム ク ロ ッ ク を生成
し ます。 デジ タ ル シ ス テム ク ロ ッ ク は、 任意の目的のため
に、7 つの ク ロ ッ ク ソ ースの う ちのいずれかから カ ス タ ム ク
ロ ッ ク を 生成す る こ と がで き ま す。 例 と し て、 ボー レ ー ト
ジ ェ ネ レー タ 、 精密な PWM 周期、 タ イ マー ク ロ ッ ク、 その
他多数があ り ます。 8 個を超え るデジ タ ル ク ロ ッ ク 分周器が
要求 さ れる場合、 ユニバーサル デジ タ ル ブ ロ ッ ク (UDB) お
よび固定機能の タ イ マー／カ ウン タ ー／ PWM も ク ロ ッ ク を
生成する こ と がで き ます
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PSoC® 5LP: CY8C52LP フ ァ ミ リ
デー タ シー ト
 4 個の 16 ビ ッ ト ク ロ ッ ク 分周器は、ADC な ど、ク ロ ッ キング
み、 一方、 USB デー タ の処理のために非同期ク ロ ッ ク で動作 し
ます。 USB ロ ジ ッ ク には 48MHz の周波数が必要です。 こ の周
波数 と し て、 内部発振器、 DSI 信号、 水晶発振器の 24MHz を
逓倍 し て生成する こ と も で き ます。
を必要 と する アナ ロ グ シ ス テム コ ン ポーネ ン ト のための ク
ロ ッ ク を生成 し ます。 アナログ ク ロ ッ ク分周器には、 重要な
アナログ イ ベ ン ト がデジ タ ル ス イ ッ チ ング イ ベン ト と 同時
に発生 し ない よ う にする ために、 スキ ュ ー制御が組み込まれ
ています。 こ れは、 アナログ シ ス テムの ノ イ ズを低減する た
めです
各ク ロ ッ ク分周器は、 8 入力マルチ プ レ クサ、 デ ュ ーテ ィ 比が
50% ま での ク ロ ッ ク を生成する 16 ビ ッ ト ク ロ ッ ク分周器 (2 以
上分周 )、 シ ス テム ク ロ ッ ク再同期ロ ジ ッ ク およびデグ リ ッ チ
ロ ジ ッ ク で構成 さ れています。 各デジ タ ル ク ロ ッ ク ツ リ ーか
らの出力は、 デジ タ ル シ ス テム イ ン タ ー コ ネ ク ト に配線 さ れ、
その後、 ク ロ ッ ク シ ス テムに入力 と し て戻す こ と がで き、 32
ビ ッ ト ま での ク ロ ッ クのチ ェ ーン接続が可能にな っ ています。
6.2 電源シ ス テム
電源 シ ス テ ムは、 別々の ア ナ ロ グ、 デ ジ タ ルお よ び VDDA、
VDDD、 VDDIOX と 名付け ら れている I/O 電源ピ ン で構成 さ れ
ています。 こ のシ ス テムは 2 個の内部 1.8V レギ ュ レー タ も 含
み、 こ の レ ギ ュ レ ー タ は内部 コ ア ロ ジ ッ ク に デ ジ タ ル電源
(VCCD) と アナログ電源 (VCCA) を供給 し ます。 レギ ュ レー タ
の出力ピ ン (VCCD および VCCA) と VDDIO ピ ンには、 図 6-4
に示す よ う に コ ン デ ン サ を 接続す る 必要があ り ま す。 2 本の
VCCD ピ ンは、 で き る限 り 短い配線で互いに短絡 し 、 1µF±10%
X5R コ ンデンサに接続する必要があ り ます。 電源シ ス テムは、
ス リ ー プ レ ギ ュ レ ー タ 、 I2C レ ギ ュ レ ー タ お よ びハ イ バネー
シ ョ ン レギ ュ レー タ も備えています。
6.1.4 USB ク ロ ッ ク ド メ イ ン
USB ク ロ ッ ク ド メ イ ンは、 ほ と んどの場合、 メ イ ン ク ロ ッ ク
ネ ッ ト ワー ク と は非同期で動作する と い う 点で独特です。 USB
ロ ジ ッ ク は、 チ ッ プ に対す る同期バス イ ン タ ー フ ェ ース を含
図 6-4. PSoC の電源シ ス テム
VDDD
1 µF
VDDIO2
VDDD
I/O Supply
VSSD
VCCD
VDDIO 2
VDDIO0
0.1 µF
0.1 µF
I/O Supply
VDDIO0
0.1 µF
I2C
Regulator
Sleep
Regulator
Digital
Domain
VDDA
VDDA
Digital
Regulators
VSSB
VCCA
Analog
Regulator
0.1 µF
1 µF
.
VSSA
Analog
Domain
0.1 µF
I/O Supply
VDDIO3
VDDD
VSSD
I/O Supply
VCCD
VDDIO1
Hibernate
Regulator
0.1 µF
0.1 µF
VDDIO1
VDDD
VDDIO3
注:
 2 本の VCCD ピ ンは、で き る限 り 短い配線で互いに接続する必要があ り ます。図 2-6 に示すよ う に、デバイ スの裏面で接続する こ と
が推奨 さ れています。
 VDDx ピ ンに適用する電圧が 5.5V で、内部レギ ュ レー タ がコ ア電圧を供給する内部安定化モー ド でデバイ スに電源を供給する こ と
がで き ます。 こ のモー ド では、 VCCx ピ ンに電源を供給せず、 VDDx ピ ン を VCCx ピ ンに接続 さ せないで く だ さ い。
 VCCD および VCCA ピ ンに直接に電源を供給する こ と によ り 、 内部安定化モー ド でデバイ スに電源を供給する こ と がで き ます。 こ
の設定では、 VDDD ピ ン を VCCD ピ ンに、 VDDA ピ ン を VCCA ピ ンに接続 さ せて く だ さ い。 こ の設定での許可 さ れる電源電圧範囲
は 1.71V ～ 1.89V です。 こ の設定では、 電源投入の後、 内部レギ ュ レー タ はデ フ ォル ト でオンに さ れ、 消費電力を低減する ため
に無効に さ れます。
 自身のバイパス コ ンデンサのために ( 特に動作電圧および DC バイ アス仕様 ) デー タ シー ト を調べるのは良いや り 方です。い く つ
かの コ ンデンサを使用すれば、 DC バイ ア ス ( 図 6-4 での VDDX または VCCX) が定格動作電圧のかな り の割合にな る時、 実際の
容量は大幅に減少 し ます。
文書番号 : 001-97327 Rev. *A
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デー タ シー ト
6.2.1 電力モー ド
PSoC 5LP デバイ スには、 表 6-2 と 表 6-3 に示すよ う に 4 種類
の電力モー ド があ り ます。 これ らの電力モー ド によ っ て、 必要
な機能 と 処理能力を提供 し 、 同時に、 低消費電力および携帯型
デバイ スにおいて消費電力の最小化 と バ ッ テ リ 寿命の最大化を
行 う デザイ ンが、 容易に可能にな り ます。
PSoC 5LP の電力モー ド ( 消費電力の高い も のから の順で並び
ます ):
 アクテ ィ ブ
 代替ア ク テ ィ ブ
 ス リ ープ
 ハイバネー ト
ア ク テ ィ ブは主要な処理モー ド です。こ の機能は設定可能です。
電源制御可能な各サ ブ シ ス テ ムは、 個々の電源 コ ン フ ィ ギ ュ
レーシ ョ ン テ ン プ レー ト レ ジ ス タ を使用 し て有効または無効
にする こ と がで き ます。 代替ア ク テ ィ ブ モー ド では、 有効にす
るサブ シ ス テムが少ないため、消費電力を削減で き ます。ス リ ー
プ モー ド では、 テ ン プ レー ト の設定 と は無関係にほ と んどの リ
ソ ースが無効にな り ます。 ス リ ープ モー ド は、 指定 し たス リ ー
プ時間 と リ アル タ イ ム ク ロ ッ ク 機能を実現で き る よ う に最適
化 さ れています。 消費電力が最も 少ないモー ド はハイバネー ト
モー ド で、こ のモー ド ではレ ジス タ と SRAM の状態は保持 さ れ
ますがク ロ ッ ク は作動せず、 I/O ピ ンか ら のみウ ェ イ ク ア ッ プ
が可能です。 図 6-5 に、 電力モー ド 間で許容 さ れる遷移を示 し
ます。ス リ ープおよびハイバネー ト モー ド は、すべての VDDIO
電源が有効な電圧レ ベルにな る ま で、 使用 し ないで く だ さ い。
表 6-2. 電力モー ド
電力モー ド
アクテ ィ ブ
ウ ェ イ ク ア ッ プ ア ク テ ィ ブな
ソ ース
クロッ ク
主 要 な 動 作 モ ー ド 。 す べ て の ペ リ ウ ェ イ ク ア ッ プ、 任意の割込み
任意 ( プ ロ グ
フ ェ ラ ルは使用可能 ( プ ロ グ ラ ム可 リ セ ッ ト 、 手動に
ラ ム可能 )
能)
よるレジスタへ
の書き込み
説明
遷移条件
レギ ュ レー タ
すべての レ ギ ュ レ ー タ は使
用可能。 外部の レ ギ ュ レ ー
タ 機能 を 使用 し て い る 場合
は、 デジ タ ル と アナロ グ レ
ギ ュ レ ー タ を 無効にす る こ
と が可能
任意 ( プ ロ グ すべての レ ギ ュ レ ー タ は使
ラ ム可能 )
用可能。 外部の レ ギ ュ レ ー
タ 機能 を 使用 し て い る 場合
は、 デジ タ ル と アナロ グ レ
ギ ュ レ ー タ を 無効にす る こ
と が可能
代替
アクテ ィ ブ
ア ク テ ィ ブ モー ド と 同様。 消費電力 レ ジ ス タ へ の 手 任意の割込み
を 削減す る ために、 通常はア ク テ ィ 動ア ク セス
ブ な ペ リ フ ェ ラ ルの数を 制限 し て コ
ン フ ィ ギ ュ レ ー シ ョ ン。 適用可能な
コ ン フ ィ ギ ュ レ ー シ ョ ンの 1 つは、
CPU を オ フ に し て、UDB を処理に使
用する こ と
ス リ ープ
すべてのサブ シ ス テムは自動的に無 レ ジ ス タ へ の 手 コ ン パ レ ー タ 、 ILO/kHzECO
効にな る
動ア ク セス
PICU、I2C、RTC、
CTW、 LVD
デ ジ タ ル と ア ナ ロ グ両方の
レギ ュ レー タ が動作中。
外部の レ ギ ュ レ ー タ 機能 を
使用 し て い る 場合は、 デ ジ
タ ル と アナロ グ レギ ュ レー
タ を無効にする こ と が可能
ハイバネー ト すべてのサブ シ ス テムが自動的に無 レ ジ ス タ へ の 手 PICU
効にな る。
動ア ク セス
ハイバネー ト レギ ュ レ ー タ のみが有
効で、 その他すべてのペ リ フ ェ ラ ル
お よ び内部 レ ギ ュ レ ー タ が無効に な
る最低消費電力モー ド 。
コ ン フ ィ ギ ュ レーシ ョ ンおよび メ モ
リ の内容は保持 さ れる
ハイバネー ト レギ ュ レー タ
のみがア ク テ ィ ブ
表 6-3. 電力モー ド のウ ェ イ ク ア ッ プ時間 と 消費電力
ス リ ープ
モー ド
アクテ ィ ブ
代替ア ク テ ィ ブ
ウェ イク
ア ッ プ時間
電流
(Typ)
コー ド
実行
デジ タ ル
リ ソ ース
アナ ロ グ
リ ソ ース
利用可能な
ク ロ ッ ク ソ ース
ウェ イクアップ
ソ ース
リセッ ト
ソ ース
–
3.1mA[7]
有
すべて
すべて
すべて
–
すべて
–
–
ユーザー
定義
すべて
すべて
すべて
–
すべて
< 25µs
2µA
無
I2C
コ ンパレー タ
ILO/kHzECO
コ ンパレ ー タ 、
PICU、 I2C、
RTC、 CTW、
LVD
XRES、
LVD、 WDR
< 200µs
300nA
無
無し
無し
無し
PICU
XRES
ス リ ープ
ハイバネー ト
注:
7. バス ク ロ ッ ク オ フ 。 ウ ェ イ ク ア ッ プは 6MHz で CPU 命令バ ッ フ ァ か ら 実行 さ れます。 を ご参照 く だ さ い。 60 ページの表 11-2
文書番号 : 001-97327 Rev. *A
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デー タ シー ト
図 6-5. 電力モー ド の遷移
Active
Manual
Sleep
Hibernate
Alternate
Active
6.2.1.1 ア ク テ ィ ブ モー ド
ア ク テ ィ ブ モー ド は、 デバイ スの主要な動作モー ド です。 ア ク
テ ィ ブ モー ド では、 ア ク テ ィ ブ コ ン フ ィ ギ ュ レーシ ョ ン テ ン
プ レー ト ビ ッ ト によ っ て、利用可能な リ ソ ースの う ち どれを有
効または無効にするかを制御 し ます。リ ソ ース を無効にする と 、
デジ タ ル ク ロ ッ ク はゲー ト 制御 さ れ、 アナ ロ グ バイ ア ス電流
は無効にな り 、 それに応 じ て漏れ電流が減少 し ます。 ユーザー
フ ァ ームウ ェ アはア ク テ ィ ブ コ ン フ ィ ギ ュ レ ーシ ョ ン テ ン プ
レー ト のビ ッ ト を セ ッ ト および ク リ アする こ と によ り 、 サブ シ
ス テムの電源を動的に制御で き ます。 CPU は、 自分自身を無効
にする こ と がで き、 こ の場合、 CPU は、 次のウ ェ イ ク ア ッ プ イ
ベン ト で自動的に再び イ ネーブルにな り ます。
ウ ェ イ ク ア ッ プ イ ベ ン ト が発生する と グ ローバル モー ド は常
にア ク テ ィ ブに復帰 し 、 CPU は、 そのテ ン プ レー ト の設定 と は
無関係に自動的に有効にな り ます。 ア ク テ ィ ブ モー ド は、 ブー
ト 時にデ フ ォル ト のグローバル電力モー ド です。
6.2.1.2 代替ア ク テ ィ ブ モー ド
代替ア ク テ ィ ブ モー ド は、 ア ク テ ィ ブ モー ド と 非常に よ く 似
ています。 代替ア ク テ ィ ブ モー ド では、 有効に さ れるサブ シ ス
テム数がよ り 少ないため、 消費電力を削減で き ます。 CPU と フ
ラ ッ シ ュ を オ フ に し 、ペ リ フ ェ ラルを フ ル ス ピー ド で実行する
コ ン フ ィ グ レーシ ョ ンが考え られます。
6.2.1.3 ス リ ープ モー ド
復帰に要する時間が 15µs であ っ て も問題がなければ、 ス リ ー
プ モー ド を使用する こ と で消費電力を削減で き ます。 こ のウ ェ
イ ク ア ッ プ時間の間に、直接ア ク テ ィ ブ モー ド にな っ て も 問題
ない程度にま で安定 し た レギ ュ レー タ 出力が得ら れます。
6.2.1.4 ハイバネー ト モー ド
ハイバネー ト モー ド では、ほぼすべての内部機能が無効にな り
ます。 内部電圧は、 シ ス テムを動作状態に保つのに不可欠な最
低限の レ ベルま で低下 し ます。 ハ イ バネー ト モー ド では コ ン
フ ィ ギ ュ レーシ ョ ン状態は保護 さ れ、 SRAM メ モ リ は保持 さ れ
ます。 デジ タ ル出力 と し て設定 さ れた GPIO は、 以前の値に保
たれ、 外部 GPIO ピ ン割込みの設定は保護 さ れます。 デバイ ス
は、 外部 I/O 割込みに応答する場合のみハイバネー ト モー ド か
ら 復帰で き ま す。 ハ イ バネー ト モー ド か ら のレ ジ ュ ーム時間
は、 100µs 未満です。
電流を極めて低 く する ために、ハイバネー ト レギ ュ レー タ は限
定 さ れた容量を持 っ ています。 これは、 入力ピ ンにある信号の
周波数 を 制限 し ま す。 ハ イ バネ ー ト モ ー ド で は、 GPIO は、
10kHz よ り 速い速度で ト グルする必要があ り ません。 ピ ン を低
消費電力モー ド 中に高速で ト グルする こ と が必要な場合は、 低
消費電力モー ド の代わ り にス リ ープ モー ド を使っ て く だ さ い。
文書番号 : 001-97327 Rev. *A
6.2.1.5 ウ ェ イ ク ア ッ プ イ ベ ン ト
ウ ェ イ ク ア ッ プ イ ベ ン ト は設定可能で、割込みまたはデバイ ス
リ セ ッ ト から 発生 さ せる こ と が可能です。ウ ェ イ ク ア ッ プ イ ベ
ン ト に よ っ て、 シ ス テ ムは ア ク テ ィ ブ モ ー ド に復帰 し ま す。
フ ァ ームウ ェ ア対応の割込みソ ース と し ては、内部生成割込み、
電源監視、 セ ン ト ラル タ イ ムホ イ ールおよび I/O 割込みがあ り
ます。 内部割込みは、 アナログ コ ンパレー タ や UDB な ど各種
ペ リ フ ェ ラルから 発生 さ せる こ と がで き ます。セ ン ト ラル タ イ
ムホ イ ールでは、 周期的な割込みを行 う こ と によ り 、 シ ス テム
の起動、ペ リ フ ェ ラルのポー リ ングまたは リ アル タ イム機能の
実行が可能です。 リ セ ッ ト イ ベ ン ト ソ ース と し ては、 外部 リ
セ ッ ト ピ ン (XRES) 、 WDT および高精度 リ セ ッ ト (PRES) が
あ り ます。
6.2.2 ブース ト コ ンバー タ
太陽電池パネルや単独の電池な どの 1.71V 未満の供給電圧を使
用す る用途では、 内蔵ブ ース ト コ ンバー タ を使用 し て、 最低
1.8V の電源電圧を生成 し ます。 ブース ト コ ンバー タ は、 供給
電圧よ り も 高い動作電圧を必要 と する シ ス テム ( 例えば、 3.3V
のシ ス テムで 5.0V の LCD ガ ラ ス を駆動 ) で使用する こ と も で
き ます。 1 個のイ ン ダ ク タ と シ ョ ッ ト キー ダ イ オー ド および コ
ンデンサを追加 し て、 選択可能な出力電圧を生成 し 、 PSoC お
よび基板上のその他のコ ンポーネ ン ト の動作に十分な電流を供
給 し ます。
ブース ト コ ンバー タ は、 0.5V ～ 3.6V の入力電圧 VBAT を許容
し 、 最低 5.0V の VBAT でス タ ー ト ア ッ プ で き ます。 コ ンバー タ
は、 100mV イ ン ク リ メ ン ト で 1.8 ～ 5.0V (VOUT) のユーザー設
定可能な出力電圧を提供 し ます。 一般的に、 VBAT が VOUT 未満
ですが、 VBAT が VOUT 以上にな る場合、 ブース ト コ ンバー タ
での抵抗損失の原因で、 VOUT は VBAT 未満にな り ます。 PSoC
デバ イ ス お よ び コ ン ポーネ ン ト の両方の コ ン フ ィ ギ ュ レ ー シ ョ
ン に応 じ て、 ブ ロ ッ ク は 50mA (IBOOST) ま で提供で き ま す。
PSoC デバイ ス、 PSoC I/O ピ ン ロー ド および外部コ ンポーネ
ン ト ロー ド を含む設計の電流シ ン ク の合計は IBOOST の指定 し
た最大の電流未満にな る必要があ り ます。
ブ ー ス ト コ ン バー タ に関連 し て い る ピ ン は、 VBAT、 VSSB、
VBOOST および IND です。ブース ト さ れた出力電圧は VBOOST
ピ ン で感知 さ れ、 PSoC デバイ スに電力供給する用に使用 さ れ
る場合、 チ ッ プの供給入力 (VDDA、 VDDD、 VDDIO) に直接接
続する必要があ り ます。
28 ページの図 6-6 に示すよ う に、非ブース ト 設計で必要 と さ れ
る コ ンポーネ ン ト に加えて、ブース ト コ ンバー タ は追加の 4 個
のコ ンポーネ ン ト を必要 と し ます。 22µF のコ ンデンサ (CBAT)
は VBAT の近 く に配置する こ と は必要であ り 、 電池電圧のロー
カル ブル ク ス ト レ ージお よびレギ ュ レ ー タ 安全性を提供 し ま
す。 電池 と VBAT ピ ン間のダ イ オー ド は極性反転保護のために
使用 し ないで く だ さ い。 ダ イ オー ド 順電圧降下は VBAT 電圧を
減少 し ます。 4.7µH、 10µH または 22µH のイ ン ダ ク タ は VBAT
および IND ピ ンの間に配置する必要があ り ます。 入力電圧、 出
力電圧、 温度および電流に基づいて、 イ ン ダ ク タ の値を最適化
し て、 ブース ト コ ンバー タ の効率を向上 し ます。 イ ン ダ ク タ の
サイ ズは本章の設計ガ イ ド および電気的仕様によ っ て決定 さ れ
ます。 イ ン ダ ク タ は VBAT と IND ピ ンの間に 1cm 以内に配置
し 、最低 750mA の飽和電流を持つする必要があ り ます。シ ョ ッ
ト キー ダ イ オー ド は IND と VBOOST ピ ンの間に 1cm 以内に
配置する必要があ り ます。 シ ョ ッ ト キー ダ イ オー ド は定格フ ォ
ワー ド 電流が最低 1.0A であ り 、 逆電圧が最低 20V です。 22µF
のバルク コ ンデンサ (CBOOST) はレギ ュ レー タ 出力の安定性の
ために、VBOOST の近 く に配置する必要があ り ます。VBOOST
ピ ンに接続 さ れる総容量を計算 し 、 最大の CBOOST 仕様が超え
ら れないよ う に保障する こ と は重要です。 電圧軽減によ る容量
損失を最小限にする ために、 すべてのコ ンデンサの定格値が最
低 10V である よ う に設定する必要があ り ます。
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デー タ シー ト
図 6-6. ブース ト コ ンバー タ が PSoC デバイ スに電力供給する ア プ リ ケーシ ョ ン
PSoC
VDDA
External
Load
VDDD
VDDD
0.1 µF
1.0 µF
0.1 µF
1.0 µF
0.1 µF
1.0 µF
VBOOST
Schottky, 1A
IND
4.7 µH
10 µH
22 µH
VDDIO0
0.1 µF
Boost VDDIO2
Logic
VDDIO1
VBAT
22 µF
0.1 µF
0.1 µF
VDDIO3
VSSB
0.1 µF
0.5–3.6 V
VSSA
22 µF
VSSD
All components and values are required
ブース ト コ ンバー タ は、 PSoC デバイ スによ っ て直接使用 さ れ
ない電源を生成する可能性があ り ます。白 LED を駆動する よ う
に 1.8V の電源を 4.0V ま で ブース ト するのは こ のユース ケース
の例です。ブース ト コ ンバー タ は PSoC デバイ スの VDDA、VDDD
および VDDIO に電力供給 し ない場合、 PSoC デバイ ス を供給す
る時 と 同 じ よ う な設計規則に準拠する必要があ り ますが、 バル
ク コ ンデンサの要件に関 し て、 変更があ り ます。 22µF、 1.0µF
および 0.1µF のコ ンデンサの並列配置は Vout 電源上で必要 と
し 、 レギ ュ レー タ 安全性を保証する よ う に、 VBOOST ピ ンから
1cm 以内に配置する こ と があ り ます。
図 6-7. ブース ト コ ンバー タ ーが PSoC デバイ スに電力供給 し ないア プ リ ケーシ ョ ン
VOUT
External
Load
PSoC
VDDA
VDDD
22 µF 1.0 µF 0.1 µF
VDDD
VBOOST
Schottky, 1A
4.7 µH
10 µH
22 µH
IND
VBAT
VDDIO0
VDDA, VDDD, and
VDDIO connections
per section 6.2
Power System.
Boost VDDIO2
Logic
VDDIO1
22 µF
VDDIO3
VSSB
0.5–3.6 V
VSSA
VSSD
All components and values are required
ス イ ッ チ ン グ周波数は、 ブース ト コ ンバー タ ー ブ ロ ッ ク 内の
発振器を使用 し て 400kHz に設定 さ れます。 ブース ト コ ンバー
タ ーは、 ア ク テ ィ ブ モー ド およびス タ ンバイ モー ド の 2 種類
文書番号 : 001-97327 Rev. *A
のモー ド で動作 し ます。 ア ク テ ィ ブ モー ド は通常の動作モー ド
で、 ブース ト レギ ュ レー タ から 安定 し た出力電圧が常時得ら れ
ます。 ス タ ンバイ モー ド では、 ほ と んどのブース ト 機能が無効
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にな る ため、 ブース ト 回路の消費電力を削減 し ます。 最小の電
力 ( 一般的に < 5µA) のみは、ス リ ープ モー ド で PSoC デバイ ス
に供給 さ れます。 ブース ト は通常、 ア ク テ ィ ブ モー ド で 250µA
の電流、ス タ ンバイ モー ド で 25µA の電流を引き込みます。ブー
ス ト 動作モー ド は合計消費電力を最小化する ために、 チ ッ プの
電力モー ド と 併せて使用する必要があ り ます。 表 6-4 にチ ッ プ
の各種電力モー ド で利用可能な ブース ト パワー モー ド を示 し
ます。
表 6-4. チ ッ プ電力モー ド と ブース ト 電力モー ド の互換性
チ ッ プ電力モー ド ブース ト 電力モー ド
チ ッ プ ア ク テ ィ ブ ブ ー ス ト はア ク テ ィ ブ モ ー ド で動作す る
または代替ア ク
必要がある
テ ィ ブ モー ド
チ ッ プ ス リ ープ
モー ド
ブース ト はア ク テ ィ ブ またはス タ ンバイの
ど ち らのモー ド で も動作可能。 ブース ト ス
タ ンバイ モー ド では、チ ッ プはブース ト ア
ク テ ィ ブ モ ー ド の リ フ レ ッ シ ュ のために
定期的にウ ェ イ ク ア ッ プする必要がある
チ ッ プハイバネー ブース ト はア ク テ ィ ブ モー ド で動作可能。
ト モー ド
ただ し 、 ア ク テ ィ ブ モー ド のブース ト では
消費電流が多 く な る ので、 チ ッ プ ハ イ バ
ネー ト モ ー ド では ブ ー ス ト を 使用 し な い
こ と が推奨
6.2.2.1
ブース ト フ ァ ームウ ェ ア要件
ブース ト 突入電流が起動時に仕様内である こ と を確認する ため
に、 PSoC Creator IDE で Enable Fast IMO During Startup オ
プ シ ョ ン を チ ェ ッ ク 解除 し て く だ さ い。 PSoC Creator 内で、
Enable Fast IMO During Startup オプ シ ョ ンはデザイ ン ワ イ
ド リ ソ ース (cydwr) フ ァ イルの System タ ブにおいて用意 さ れ
ます。 このオプ シ ョ ン を チ ェ ッ ク解除する と 、 デバイ ス を設定
する ス タ ー ト ア ッ プ時にデバイ スは 12MHz または 48MHz で動
作 し ます。 遅い ク ロ ッ ク速度は、 ブース ト 回路を介 し ての低減
し た電流引き込み と い う 結果にな り ます。
6.2.2.2
ブース ト 設計手順
ブース ト コ ンバー タ ーの正常動作は、各の設計の異な る動作条
件に決定 さ れる特定の コ ンポーネ ン ト 値を必要 と し ます。 CBAT
コ ン デ ン サ、 イ ン ダ ク タ 、 シ ョ ッ ト キ ー ダ イ オ ー ド お よ び
CBOOST コ ンデンサ コ ンポーネ ン ト (65 ページの表 11-7) は電
気的仕様に指定 さ れた値で必要 と さ れます。 可変の コ ンポーネ
ン ト は、 イ ン ダ ク タ LBOOST のみです ( このイ ン ダ ク タ は主に
動作条件でのブース ト の正常動作のために、 二次的に効率のた
めにサイ ズ指定 )。 追加の動作領域の制限は VOUT、 VBAT、 IOUT
および TA に存在 し ます。
ブース ト コ ンバー タ ー動作パ ラ メ ー タ ーおよび LBOOST 値の決
定には、 以下の手順で従 っ て く だ さ い。
1. ア プ リ ケーシ ョ ン用に VBAT、 VOUT、 TA および IOUT の希望
の動作条件の範囲を選択 し ます。
2. VBAT および VOUT の範囲がブース ト 動作範囲に適合するか
を、VBAT お よび VOUT チ ャ ー ト (65 ページの図 11-8) によ る
文書番号 : 001-97327 Rev. *A
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デー タ シー ト
TA の範囲に基づいて検討 し ます。 適合 し ない場合、 動作要
件を変更、 または外部のブース ト レギ ュ レー タ を使用 し ます。
3. 希望の周囲温度 (TA) の範囲が周囲温度動作範囲に適合するか
を、VBAT お よび VOUT チ ャ ー ト (65 ページの図 11-8) によ る
TA の範囲に基づいて検討 し ます。 適合 し ない場合、 動作条
件を変更 し て手順 2 に戻 り 、 または外部のブース ト レギ ュ
レー タ を使用 し ます。
4. 希望の出力電流 (IOUT) の範囲が出力電流動作範囲に適合す
るかを、VBAT および VOUT チ ャ ー ト (65 ページの図 11-9) に
よ る IOUT の範囲に基づいて検討 し ます。 適合 し ない場合、
動作要件を変更 し てス テ ッ プ 2 に戻 り 、または外部のブース ト
レギ ュ レー タ を使用 し ます。
5. VBAT および VOUT チ ャ ー ト (65 ページの図 11-10) によ る
LBOOST の値に基づいて イ ン ダ ク タ の許容値を見つけます。
6. イ ン ダ ク タ の許容値、 イ ン ダ ク タ 寸法、 イ ン ダ ク タ コ ス ト 、
ブース ト 効率および VRIPPLE に基づいて、そのシ ス テムの最
適 な イ ン ダ ク タ 値 を 選 択 し ま す。 ブ ー ス ト 効 率 お よ び
VRIPPLE の標準値は、 効率対 VBAT お よび VRIPPLE 対 VBAT
チ ャ ー ト (66 ページの図 11-11 から 66 ページの図 11-14 ま
で ) に お い て 記述 さ れ ま す。 一般的 に、 高効率 お よ び低
VRIPPLE が最も重要な ものである場合、 イ ン ダ ク タ の最大の
許容値を使用 し て く だ さ い。 低イ ン ダ ク タ コ ス ト ま たは小
さ な イ ン ダ ク タ のサイ ズが最も 重要な も のである場合、小 さ
な イ ン ダ ク タ の許容値を使用 し て く だ さ い。許容のイ ン ダ ク
タ 効率、 VRIPPLE、 コ ス ト ま たは寸法がア プ リ ケーシ ョ ン に
適わない場合、 外部のブース ト レ ギ ュ レ ー タ を使用 し て く
だ さ い。
6.3 リ セ ッ ト
CY8C52LP では、 内部 と 外部にある複数の リ セ ッ ト ソ ース を
利用で き ます。 リ セ ッ ト ソ ースは次の と お り です :
 電源監視: アナログおよびデジ タ ルの電源電圧VDDA、VDDD、
VCCA および VCCD は、 起動、 ア ク テ ィ ブ モー ド およびス
リ ープ モー ド の際に、 数種類のモー ド で監視 さ れます。 いず
れかの電圧があ ら か じ め規定 さ れた範囲 を 超え た場合、 リ
セ ッ ト が生成 さ れます。 リ セ ッ ト の閾値に達する前に、 特定
の条件下で プ ロ セ ッ サに対 し 割込みを生成する ために、 モニ
タ ーを プ ログ ラ ムする こ と が可能です。
 外部 : リ セ ッ ト ピ ン (XRES) を LOW にする こ と によ り 外部
ソ ースか ら デバ イ ス を リ セ ッ ト で き ます。 XRES ピ ン には、
VDDIO1 に接続する内部プルア ッ プが内蔵 さ れています。 リ
セ ッ ト から復帰する前に、 VDDD、 VDDA および VDDIO1 に
適切な電圧が印加 さ れている必要があ り ます。
 ウ ォ ッ チ ド ッ グ タ イ マー : ウ ォ ッ チ ド ッ グ タ イ マーが、 プ ロ
セ ッ サによ る命令の実行を監視 し ます。 ウ ォ ッ チ ド ッ グ タ イ
マーがあ る一定時間内に フ ァ ームウ ェ アに よ っ て リ セ ッ ト さ れ
ない場合、 ウ ォ ッ チ ド ッ グ タ イ マーが リ セ ッ ト を生成 し ます。
 ソ フ ト ウ ェ ア : デバイ スは、 プ ログ ラ ム制御下で リ セ ッ ト で
き ます。
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デー タ シー ト
図 6-8. リ セ ッ ト
 ALVI、DLVI、 AHVI －アナログ／デジ タ ル低電圧割込み、 アナ
VDDD VDDA
Power
Voltage
Level
Monitors
Reset
Pin
External
Reset
Processor
Interrupt
Reset
Controller
System
Reset
Watchdog
Timer
Software
Reset
Register
シ ス テム リ セ ッ ト と い う 言葉は、 プ ロ セ ッ サだけでな く アナロ
グお よ びデジ タ ル ペ リ フ ェ ラ ル と レ ジ ス タ も リ セ ッ ト さ れる
こ と を意味 し ています。
リ セ ッ ト ス テー タ ス レ ジ ス タ は、 い く つかの リ セ ッ ト ま たは
電源電圧監視割込みを示 し ます。 プ ログ ラ ムは こ のレ ジ ス タ を
確認 し 、 特定の例外状態を検出およびレポー ト する こ と がで き
ます。 こ のレ ジ ス タ は、 パワーオン リ セ ッ ト 後に ク リ ア さ れま
す。 詳細については、 テ ク ニ カル リ フ ァ レ ン ス マ ニ ュ アルを
ご参照 く だ さ い。
6.3.1 リ セ ッ ト ソ ース
6.3.1.1 電源電圧レ ベル監視
 IPOR －初期パワーオ ン リ セ ッ ト
初期パワーオ ンの時、 IPOR は VDDD、 VDDA、 VCCD および
VCCA 電源電圧を監視 し ます。 ト リ ッ プ レ ベルは精密ではあ
り ません。 約 1V (0.75V ～ 1.45V) に設定 さ れます。 こ れは、
仕様で定め ら れた最低動作電圧未満 で すが、 内部回路 を リ
セ ッ ト し てその リ セ ッ ト 状態を保持する十分な電圧です。 モ
ニ タ ーは、幅が少な く と も 150ns の リ セ ッ ト パルス を生成 し
ます。 1 つ以上の電圧がゆ っ く り 上昇 し た場合、 こ のパルス
幅は さ ら に広 く な り ます。
ブー ト の後、 IPOR 回路は無効に さ れ、 電圧監視は精密低電
圧 リ セ ッ ト (PRES) 回路に渡 さ れます。
 PRES - 精密低電圧 リ セ ッ ト
こ の回路は、 起動後にアナ ロ グお よびデジ タ ルの内部レギ ュ
レー タ の出力を監視 し ます。 レギ ュ レ ー タ の出力は、 精密 リ
フ ァ レ ン ス電圧 と 比較 さ れます。 PRES の ト リ ッ プに対する
応答は IPOR の リ セ ッ ト と 同 じ です。
通常動作モー ド では、 プ ログ ラ ムによ っ てデジ タ ル PRES 回
路を無効にする こ と はで き ません。 アナログ レギ ュ レー タ は
無効にで き ます。 こ れは、 PRES のアナログ部分も 無効に し
ます。 ス リ ープ モー ド 中に レギ ュ レー タ が定期的にア ク テ ィ
ブ化 さ れ ( バズ さ れ )、 監視サービ ス を行い、 ウ ェ イ ク ア ッ プ
時間 を 短縮す る と い う 一つの例外 を 除 き、 PRES 回路はス
リ ー プ お よ びハ イ バネー ト モ ー ド 中には自動的に無効に さ
れ ま す。 こ の時、 電圧の定期的 な監視 を 可能に す る た めに
PRES 回路 もバズ さ れます。
文書番号 : 001-97327 Rev. *A
ログ高電圧割込み
割込み回路は、VDDA お よび VDDD が所定の電圧範囲外の場
合を検出する ために用意 さ れています。 AHVI の場合、 VDDA
を固定 ト リ ッ プ レ ベル と 比較 し ます。 ALVI および DLVI の場
合、 VDDA と VDDD はプ ログ ラ ム可能な ト リ ッ プ レ ベル と
表 6-5 に示すよ う に比較 し ます。 ALVI および DLVI は、 割込
みではな く デバイ スの リ セ ッ ト を生成する よ う に設定する こ
と も で き ます。
表 6-5. アナログ／デジ タ ル低電圧割込み、 アナログ高電圧割
込み
割込み 電源 通常電圧範囲
使用可能な ト リ ッ プ設定
DLVI VDDD 1.71V ～ 5.5V 1.70V ～ 5.45V、 250mV
ステ ッ プでイ ン ク リ メ ン ト
ALVI VDDA 1.71V ～ 5.5V 1.70V ～ 5.45V、 250mV
ステ ッ プでイ ン ク リ メ ン ト
AHVI VDDA 1.71V ～ 5.5V 5.75V
こ の監視は、IPOR が終了する ま では無効にな り ます。ス リ ー
プ モー ド 中、 こ れら の回路は周期的にア ク テ ィ ブ化 さ れます
( バズ し ます )。 バズ中に割込みが発生する と 、 シ ス テムはま
ずウ ェ イ ク ア ッ プ シーケ ン スに入 り ます。 その後、 割込みが
認識 さ れ、 処理で き る よ う にな り ます。
バズ周波数は調整可能であ り 、 任意の電圧が範囲外にある と
予期 さ れる最小時間よ り 低 く 設定する必要があ り ます。 バズ
周波数を調整する方法の詳細については、TRM を ご参照 く だ
さ い。
6.3.1.2 その他の リ セ ッ ト ソ ース
 XRES - 外部 リ セ ッ ト
PSoC 5LP には、 専用の XRES ピ ンがあ り ます。 そのピ ン を
ア ク テ ィ ブ LOW に し ている間、 デバイ スは リ セ ッ ト 状態に
保持 さ れます。 XRES に対する応答は、 IPOR の リ セ ッ ト と
同 じ です。
外部 リ セ ッ ト は、 ア ク テ ィ ブ LOW です。 内部プルア ッ プ抵
抗が含まれています。 XRES は、 ス リ ープおよびハイバネー
ト モー ド 中、 ア ク テ ィ ブ な状態です。
XRES がデアサー ト さ れた後、 リ アサー ト する ま でに、 少な
く と も 10μs 経過する必要があ り ます。
 SRES - ソ フ ト ウ ェ ア リ セ ッ ト
リ セ ッ ト はソ フ ト ウ ェ ア リ セ ッ ト レ ジス タ にビ ッ ト をセ ッ ト
する こ と によ り 、 プ ログ ラ ム制御下で命令で き ます。 こ れは、
プ ログ ラ ムによ り 直接に、 または DMA ア ク セスによ り 間接
的に行われます。 SRES に対する応答は、 IPOR の リ セ ッ ト
後 と 同 じ です。
こ の機能を無効にす る ために、 別のレ ジ ス タ ビ ッ ト があ り ま
す。
 WRES - ウ ォ ッ チ ド ッ グ タ イ マー リ セ ッ ト
ウ ォ ッ チ ド ッ グ リ セ ッ ト は、ソ フ ト ウ ェ ア プ ログ ラ ムが正常
に実行 さ れていない状態を検出 し ます。 正常にプ ロ グ ラ ムを
実行中で あ る こ と を ウ ォ ッ チ ド ッ グ タ イ マーに通知す る た
めに、 プ ログ ラ ムは周期的に タ イ マーを リ セ ッ ト する必要が
あ り ます。 ユーザーが指定 し た時間ま でに タ イ マーが リ セ ッ ト
さ れない と 、 リ セ ッ ト が生成 さ れます。
注 : IPOR は、 ウ ォ ッ チ ド ッ グ機能を無効に し ます。 プ ログ ラ
ムは、 コ ー ド の適切な位置で レ ジス タ ビ ッ ト を セ ッ ト する こ と
で ウ ォ ッ チ ド ッ グ機能 を 有効にす る 必要があ り ま す。 こ の
セ ッ ト し た ビ ッ ト は、 IPOR パワーオ ン リ セ ッ ト イ ベン ト 以
外、 再び ク リ アで き ません。
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6.4 I/O シス テムおよび配線
PSoC の I/O は非常に柔軟です。 すべての GPIO が、 アナログ
I/O およびデジ タ ル I/O の機能を備えています。 すべての I/O に
多数の駆動モー ド があ り 、これ らは POR で設定 さ れます。PSoC
では、VDDIO ピ ン を通 し て最大 4 種類の独立 し た I/O 電圧 ド メ
イ ン も利用で き ます。
すべてのデバイ スに 2 種類の I/O ピ ンがあ り 、 USB 付きのも の
は 3 種類の I/O ピ ン を備えています。汎用 I/O (GPIO) と 特殊 I/O
(SIO) は、 ど ち ら も 類似 し たデジ タ ル機能を提供 し ます。 それ
らの主な違いは、 アナログ機能 と 駆動能力です。 USB が組み込
まれたデバイ ス も 2 本の USBIO ピ ン を備えてお り 、 こ れら の
ピ ンは特定の USB 機能のほかに、 限定的な GPIO の機能も サ
ポー ト し ます。
すべての I/O ピ ンは、CPU と デジ タ ル ペ リ フ ェ ラルの両方につ
いて、 デジ タ ル入力お よ び出力 と し て使用で き ま す。 さ ら に、
すべての I/O ピ ンが割込みを生成で き ます。PSoC I/O の柔軟で
高度な機能は、 任意の信号を任意のピ ンに割 り 当て る機能に組
み合わせて、 回路デザイ ン と 基板レ イ アウ ト を大幅に容易に し
ます。 すべての GPIO ピ ンは、 アナログ入力、 CapSense[8] お
よ び LCD セグ メ ン ト の駆動に使用で き、 一方、 SIO ピ ンは、
VDDA を超え る電圧およびプ ログ ラ ム可能な出力電圧用に使用
し ます
 GPIO と SIO の両方でサポー ト さ れる機能 :
ユーザー プ ログ ラ ム可能なポー ト リ セ ッ ト 状態
最大 4 グループの I/O に対 し 、 独立 し た I/O 電源電圧供給
 デジ タ ル ペ リ フ ェ ラルは DSI を使用 し て ピ ン を接続
 CPU および DMA に対 し 入力、 出力、 またはその両方


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デー タ シー ト
8 種類の駆動モー ド
すべてのピ ン を、 立ち上が り エ ッ ジ、 立ち下が り エ ッ ジ ま
たは両方のエ ッ ジ と し て設定 さ れた割込み ソ ース と する こ
と が可能。 必要な場合、 DSI を通 じ て、 レ ベル セ ン シ テ ィ
ブ な割込みをサポー ト
 各ポー ト ご と の専用ポー ト 割込みベ ク タ
 スルー レー ト を制御 し たデジ タ ル出力駆動モー ド
 ポー ト ベース またはピ ン ベースのど ち ら かで、 ア ク セス
ポー ト 制御お よび コ ン フ ィ ギ ュ レーシ ョ ン レ ジス タ
 独立 し たポー ト 読みだ し (PS) と ポー ト 書き込み (DR) デー
タ レ ジ ス タ に よ る、 読み出 し 、 修正、 書 き 込みに よ る エ
ラ ー回避
 ピ ン ご と の特殊機能
 GPIO ピ ンにのみ用意 さ れたその他の機能 :
 LCD を備えたデバイ スでの LCD セグ メ ン ト 駆動
[8]
 CapSense
 アナログ入力お よび出力機能
 連続 100µA のク ラ ン プ電流容量
 1.71V の低電圧ま で機能する標準駆動能力
 SIO ピ ンにのみ用意 さ れたその他の機能 :
 GPIO よ り も高い駆動能力
 ホ ッ ト スワ ッ プ機能 ( どの動作 VDD で も 5V 耐性がある )
 1.2V ま でのプ ログ ラ ム可能な安定化 さ れた入力および出力
駆動レ ベル
 アナログ入力、 CapSense、 LCD 機能な し
 過電圧許容範囲最大 5.5V
 SIO は汎用アナログ コ ンパレー タ と し て動作可能


注:
8. オペア ン プ出力を持つ GPIO を CapSense に使用する こ と は推奨 さ れません。
文書番号 : 001-97327 Rev. *A
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 USBIO の特長 :

フルス ピー ド USB 2.0 準拠の I/O
 汎用用途向け と し て最 も高い駆動能力
 CPU および DMA に対する入力、 出力、 またはその両方



デジ タ ル ペ リ フ ェ ラ ルに対する入力、 出力、 またはその両方
デジ タ ル出力 (CMOS) 駆動モー ド
各ピ ン を、 立ち上が り エ ッ ジ、 立ち下が り エ ッ ジ または両
方のエ ッ ジ と し て設定 し た割込みソ ース と する こ と が可能
図 6-9. GPIO のブ ロ ッ ク図
Digital Input Path
Naming Convention
‘x’ = Port Number
‘y’ = Pin Number
PRT[x]CTL
PRT[x]DBL_SYNC_IN
PRT[x]PS
Digital System Input
PICU[x]INTTYPE[y]
Input Buffer Disable
PICU[x]INTSTAT
Interrupt
Logic
Pin Interrupt Signal
PICU[x]INTSTAT
Digital Output Path
PRT[x]SLW
PRT[x]SYNC_OUT
Vddio Vddio
PRT[x]DR
0
Digital System Output
In
1
Vddio
PRT[x]BYP
Drive
Logic
PRT[x]DM2
PRT[x]DM1
PRT[x]DM0
Bidirectional Control
PRT[x]BIE
Analog
Slew
Cntl
PIN
OE
1
Capsense Global Control
0
1
0
1
CAPS[x]CFG1
Switches
PRT[x]AG
Analog Global
PRT[x]AMUX
Analog Mux
LCD
Display
Data
PRT[x]LCD_COM_SEG
Logic & MUX
PRT[x]LCD_EN
LCD Bias Bus
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図 6-10. SIO 入力／出力のブ ロ ッ ク 図
Digital Input Path
PRT[x]SIO_HYST_EN
PRT[x]SIO_DIFF
Reference Level
PRT[x]DBL_SYNC_IN
Naming Convention
‘x’ = Port Number
‘y’ = Pin Number
Buffer
Thresholds
PRT[x]PS
Digital System Input
PICU[x]INTTYPE[y]
Input Buffer Disable
PICU[x]INTSTAT
Interrupt
Logic
Pin Interrupt Signal
PICU[x]INTSTAT
Digital Output Path
Reference Level
PRT[x]SIO_CFG
PRT[x]SLW
PRT[x]SYNC_OUT
PRT[x]DR
Driver
Vhigh
0
Digital System Output
In
1
PRT[x]BYP
Drive
Logic
PRT[x]DM2
PRT[x]DM1
PRT[x]DM0
Bidirectional Control
PRT[x]BIE
Slew
Cntl
PIN
OE
図 6-11. USBIO のブ ロ ッ ク 図
Digital Input Path
Naming Convention
‘y’ = Pin Number
USB Receiver Circuitry
PRT[15]DBL_SYNC_IN
PRT[15]PS[6,7]
USBIO_CR1[0,1]
Digital System Input
PICU[15]INTTYPE[y]
PICU[15]INTSTAT
Interrupt
Logic
Pin Interrupt Signal
PICU[15]INTSTAT
Digital Output Path
PRT[15]SYNC_OUT
USBIO_CR1[5]
USB or I/O
USBIO_CR1[2]
Vddd
USB SIE Control for USB Mode
PRT[15]DR1[7,6]
Digital System Output
PRT[15]BYP
1
In
Drive
Logic
D+ Open
Drain
PRT[15]DM0[7]
D- Open
Drain
PRT[15]DM1[6]
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0
PRT[15]DM0[6]
PRT[15]DM1[7]
D+ pin only
D+ 1.5 k
Vddd
5k
Vddd Vddd
1.5 k
PIN
D+ 5 k
D- 5 k
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デー タ シー ト
ンの駆動状態も 示 し ます。 実際の I/O ピ ン電圧は、 選択 し た駆
動モ ー ド と ピ ン に対す る 負荷の組み合わせに よ っ て決ま り ま
す。 た と えば、 GPIO ピ ン を抵抗プルア ッ プ モー ド に設定 し 、
フ ローテ ィ ン グ状態で HIGH に駆動 し た場合、 ピ ン で測定 さ れる
電圧は HIGH 論理状態 と な り ます。 同 じ GPIO ピ ン を外部でグ
ラ ン ド に接続する と 、 電圧がピ ンに現れないので LOW 論理状
態 と な り ます。
6.4.1 駆動モー ド
GPIO ピ ン および SIO ピ ンは、 表 6-6 に示す 8 種類の駆動モー ド
のいずれかにピ ン ご と に設定で き ます。 ピ ン ご と に 3 つのコ ン
フ ィ ギ ュ レーシ ョ ン ビ ッ ト (DM[2:0]) を使用 し 、 PRTxDM[2:0]
レ ジ ス タ で設定 し ます。 図 6-12 に、 8 種類の駆動モー ド のそれ
ぞれのピ ン配置図を示 し ます。 表 6-6 に、 ポー ト デー タ レ ジ ス
タ の値で決ま る I/O ピ ンの駆動状態を示 し ます。 また、 バイパ
ス モー ド を選択 し た場合にデジ タ ル ア レ イ信号で決ま る I/O ピ
図 6-12. 駆動モー ド
VDD
Out
In
Pin
Out
In
Pin
Out
In
VDD
Pin
Out
In
Pin
An
An
An
An
0. High Impedance
Analog
1. High Impedance
Digital
2. Resistive Pull-Up
3. Resistive Pull-Down
VDD
Out
In
Pin
Out
In
VDD
Pin
Out
In
VDD
Pin
Out
In
Pin
An
An
An
An
4. Open Drain,
Drives Low
5. Open Drain,
Drives High
6. Strong Drive
7. Resistive Pull-Up
and Pull-Down
The ‘Out’ connection is driven from either the Digital System (when the Digital Output terminal is connected) or the Data Register
(when HW connection is disabled).
The ‘In’ connection drives the Pin State register, and the Digital System if the Digital Input terminal is enabled and connected.
The ‘An’ connection connects to the Analog System.
表 6-6. 駆動モー ド
図
0
1
2
3
4
5
6
7
駆動モー ド
高イ ン ピーダ ン ス アナログ
高イ ン ピーダ ン ス デジ タ ル
抵抗プルア ッ プ [9]
抵抗プルダウン [9]
オープ ン ド レ イ ン、 LOW 駆動
オープ ン ド レ イ ン、 HIGH 駆動
ス ト ロ ング駆動
抵抗プルア ッ プ と プルダウン [9]
PRTxDM2
0
0
0
0
1
1
1
1
PRTxDM1
0
0
1
1
0
0
1
1
PRTxDM0
0
1
0
1
0
1
0
1
PRTxDR = 1
High-Z
High-Z
PRTxDR = 0
High-Z
High-Z
抵抗 HIGH (5K)
ス ト ロ ング HIGH
High-Z
ス ト ロ ング LOW
抵抗 LOW (5K)
ス ト ロ ング LOW
High-Z
ス ト ロ ング HIGH
ス ト ロ ング HIGH
抵抗 HIGH (5K)
ス ト ロ ング LOW
抵抗 LOW (5K)
注:
9. 抵抗プルア ッ プおよびプルダウ ンは、 安定化出力モー ド では SIO に使用で き ません。
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USBIO ピ ン (P15[7] と P15[6]) は I/O モ ー ド で有効に さ れた場合、 駆動モ ー ド を 限定的に制御 し ま す。 ド ラ イ ブ モ ー ド は、
PRT15.DM0[7、6] レ ジス タ を使 っ て設定 さ れます。USBIO ピ ン では、抵抗プル オプ シ ョ ン も利用で き ます。これは、PRT15.DM1[7、
6] レ ジ ス タ を使っ て有効にで き ます。 USB モー ド で有効にな っ ている場合は、 駆動モー ド 制御は、 USB ピ ンのコ ン フ ィ ギ ュ レー
シ ョ ンに影響を与え る こ と はあ り ません。GPIO および SIO の設定 と は異な り 、ポー ト 全体のコ ン フ ィ ギ ュ レーシ ョ ン レ ジ ス タ は、
USB ド ラ イ ブ モー ド ビ ッ ト を構成 し ません。 表 6-7 に、 USBIO ピ ンの ド ラ イ ブ モー ド コ ン フ ィ ギ ュ レーシ ョ ン を示 し ます。
表 6-7. USBIO ド ラ イ ブ モー ド (P15[7] および P15[6])
PRT15.DM1[7、 6]
PRT15.DM0[7、 6]
プルア ッ プ イ ネーブル 駆動モー ド イ ネーブル PRT15.DR[7、 6] = 1 PRT15.DR[7、 6] = 0
説明
0
0
High Z
0
1
ス ト ロ ン グ HIGH
ス ト ロ ング LOW
ス ト ロ ング出力
1
0
抵抗 HIGH (5k)
ス ト ロ ング LOW
抵抗プルア ッ プ、 ス ト ロ ング LOW
1
1
ス ト ロ ン グ HIGH
ス ト ロ ング LOW
ス ト ロ ング出力
 高イ ン ピーダ ン スのアナログ
出力 ド ラ イバー と デジ タ ル入力バ ッ フ ァ の両方がオ フ にな っ
た状態のデ フ ォ ル ト リ セ ッ ト 状態。 こ れに よ っ て、 フ ロ ー
テ ィ ング電圧によ っ て発生 し た電流が I/O デジ タ ル入力バ ッ
フ ァ に流れる こ と を防止で き ます。 こ の状態は、 フ ローテ ィ
ン グ状態のピ ン ま たはアナ ロ グ電圧をサポー ト し てい る ピ ン
に対 し て推奨 さ れま す。 高 イ ン ピ ーダ ン スのア ナ ロ グ ピ ン
は、 デジ タ ル入力機能を備えていません。
ス リ ープ モー ド でチ ッ プ電流を最 も低 く するには、 すべての
I/O を高イ ン ピーダ ン ス アナログ モー ド に設定するか、 また
は PSoC デバイ ス または外部回路によ っ て供給 さ れる電源供
給レールの電圧でそのピ ン を駆動 し ます。
 高イ ン ピーダ ン スのデジ タ ル
入力バ ッ フ ァ は、 デジ タ ル信号入力に対 し 有効に な り ます。
こ れは、 デジ タ ル入力に対 し 推奨 さ れる標準の高イ ン ピーダ
ン ス (HiZ) 状態です。
 抵抗プルア ッ プ または抵抗プルダウン
抵抗プルア ッ プ または抵抗プルダウンはそれぞれ、 デー タ 状
態の一方に直列抵抗、 他方にス ト ロ ン グ駆動を し ます。 ピ ン
は こ れら のモー ド においてデジ タ ル入力お よび出力に使用で
き ます。 メ カ ニ カル ス イ ッ チへのイ ン タ ー フ ェ ースが、 こ れ
ら のモー ド の一般的な用途です。 抵抗プルア ッ プお よびプル
ダウンは安定化出力モー ド で SIO と 共に使用で き ません。
 オープ ン ド レ イ ン、 HIGH に駆動およびオープ ン ド レ イ ン、
LOW に駆動
オープ ン ド レ イ ン モー ド では、 デー タ 状態の一方が高 イ ン
ピーダ ン スにな り 、 他方がス ト ロ ン グ駆動にな り ます。 ピ ン
は こ れら のモー ド においてデジ タ ル入力お よび出力に使用で
き ます。 こ れ ら のモー ド の一般的な用途は、 I2C バス信号 ラ
イ ンの駆動です。
 ス ト ロ ング駆動
HIGH または LOW の状態でス ト ロ ング CMOS 出力駆動を提
供 し ます。 こ れは、 ピ ンの標準出力モー ド です。 ス ト ロ ン グ
駆動モー ド のピ ンは、 通常の状況下で入力 と し て使用 し ない
で く だ さ い。 こ のモー ド は、 多 く の場合、 デジ タ ル信号出力
または外部 FET を駆動する ために使用 し ます。
文書番号 : 001-97327 Rev. *A
ス ト ロ ング LOW
オープ ン ド レ イ ン、 ス ト ロ ング LOW
 抵抗プルア ッ プ と プルダウン
抵抗プルア ッ プ と 抵抗プルダウン モー ド と 似ていますが、 ピ
ンが常に抵抗 と 直列にな っ ている点が異な り ます。HIGH デー
タ 状態はプルア ッ プにな り 、 一方 LOW デー タ 状態はプルダ
ウ ン にな り ます。 こ のモー ド は、 短絡を生 じ る可能性のあ る
他の信号でバスが駆動 さ れる場合に最も 多 く 使用 し ます。 抵
抗プルア ッ プおよびプルダウンは安定化出力モー ド で SIO と
共に使用で き ません。
6.4.2 ピ ン レ ジ ス タ
ピ ンのコ ン フ ィ ギ ュ レーシ ョ ン と ピ ン と の通信を行 う レ ジ ス タ
は 2 つの形態で提供 さ れ、 同 じ レ ジ ス タ を ど ち ら の形態で も 使
用で き ます。
すべての I/O レ ジ ス タ は、 標準ポー ト の形態で利用で き、 こ の
場合、 レ ジ ス タ の各ビ ッ ト がポー ト ピ ンの 1 つに対応 し ます。
こ のレ ジ ス タ の形態は、 複数のポー ト ピ ン を同時に素早 く 設定
し 直す場合に効率的です。
I/O レ ジ ス タ はピ ンの形態で も 利用で き ます。 こ の場合、 最も
一般的に使用する 8 つのポー ト レ ジ ス タ ビ ッ ト を組み合わせ、
ピ ン ご と の 1 つのレ ジ ス タ に し ます。 こ れによ り 、 1 回のレ ジ
ス タ 書き込みで、 個別のピ ンのコ ン フ ィ ギ ュ レーシ ョ ン変更を
非常に素早 く 行 う こ と がで き ます。
6.4.3 双方向モー ド
高速の双方向機能によ り 、補助制御バス信号の状態に基づいて、
入力信号に対す る 高 イ ン ピ ー ダ ン ス デ ジ タ ル駆動モ ー ド と 、
PRTxDM[2:0] レ ジ ス タ を使用 し て設定 さ れた ス ト ロ ン グ駆動
モー ド な どの、 出力信号に対するユーザー選択によ る別の駆動
モー ド の両方を 1 本のピ ンに設定で き ます。 双方向機能は、 プ
ロ セ ッ サ バスお よ び出力バ ッ フ ァ の動的ハー ド ウ ェ ア制御を
必要 と する SPI ス レーブ MISO ピ ン な どの通信イ ン タ ー フ ェ ー
スに役立ち ます。
補助制御バスは、最大 16 個の UDB またはデジ タ ル ペ リ フ ェ ラ
ルで生成 さ れた イ ネーブル出力信号を 1 本以上のピ ンに接続 し
ます。
6.4.4 スルー レー ト 制限モー ド
GPIO ピ ン と SIO ピ ンは、 抵抗駆動モー ド ではないス ト ロ ング
駆動モー ド と オープ ン ド レ イ ン駆動モー ド で、 高速 と 低速の 2
つの出力スルー レー ト のオプ シ ョ ン を備えています。低速エ ッ
ジ レー ト オプ シ ョ ンは、 EMI が低減 さ れる ため、 速度が重要
ではない ( 一般に 1MHz 未満の ) 信号で推奨 さ れます。 高速ス
ルー レー ト は、 1MHz から 33MHz ま での範囲の信号に使用 し
ま す。 ス ル ー
レ ー ト は、 各 ピ ン に 対 し 独立 に 設定 で き、
PRTxSLW レ ジ ス タ で設定 し ます。
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デー タ シー ト
6.4.5 ピ ン割込み
6.4.9 CapSense
すべての GPIO ピ ンおよび SIO ピ ンは、 シ ス テムに対する割込
みを生成で き ます。 各ポー ト の 8 本のピ ンはすべて、 それぞれ
固有のポー ト 割込み制御ユニ ッ ト (PICU) お よび関連する割込
みベ ク タ に イ ン タ ー フ ェ ース し てい ます。 ポー ト の各ピ ンは、
立ち上が り エ ッ ジ、 立ち下が り エ ッ ジ、 両エ ッ ジの検出時に割
込みを生成する よ う に、 あるいは割込みを生成 し ないよ う に設
定する こ と がで き ます。
こ の節は GPIO ピ ンのみに適用 さ れます。 すべての GPIO ピ ン
を、 CapSense のボ タ ン と ス ラ イ ダーの作成に使用する こ と が
で き ます [10]。 詳細は、 53 ページの 「CapSense」 を ご参照 く
だ さ い。
ピ ン ご と に設定 し たモー ド に基づき、 ピ ンに割込みイ ベン ト が
発生する たびに、割込みス テー タ ス レ ジ ス タ の対応する ス テー
タ ス ビ ッ ト が 「1」 にセ ッ ト さ れ、 割込み要求が割込み コ ン ト
ロー ラ ーに送信 さ れます。 各 PICU は、 割込み コ ン ト ロー ラ ー
内の固有の割込みベ ク タ のほか、 ピ ン ス テー タ ス レ ジ ス タ も
備えてお り 、 ピ ンのレ ベルで割込み ソ ース を容易に判断で き ま
す。
ポー ト ピ ン割込みは、 すべてのス リ ープ モー ド において ア ク
テ ィ ブのま ま である ため、 PSoC デバイ スは、 外部で生成 さ れ
た割込みによ っ てウ ェ イ ク ア ッ プ で き ます。
レ ベル セ ン シ テ ィ ブ な割込みは直接サポー ト さ れていません。
必要な時は UDB が こ の機能を シ ス テムに提供 し ます。
6.4.6 入力バ ッ フ ァ モー ド
GPIO および SIO の入力バ ッ フ ァ は、デ フ ォル ト の CMOS 入力
閾値用またはオプ シ ョ ンの LVTTL 入力閾値用 と し て、 ポー ト
レ ベルで設定で き ます。すべての入力バ ッ フ ァ にシ ュ ミ ッ ト ト
リ ガーが組み込まれ、 入力 ヒ ス テ リ シ スが設け ら れてい ます。
さ ら に、 どの駆動モー ド において も、 個別のピ ン入力バ ッ フ ァ
を無効にする こ と がで き ます。
6.4.7 I/O 電源
デバイ スおよびパ ッ ケージに応 じ て、 最大で 4 つの I/O ピ ン電
源が用意 さ れています。 それぞれの I/O 電源電圧は、 チ ッ プの
アナログ ピ ンの電圧 (VDDA) 以下でなければな り ません。 こ の
機能に よ っ て、 ユーザーはデバ イ ス上のピ ン ご と に異な る I/O
電圧レ ベルを設定で き ます。 ある特定のポー ト およびピ ンにつ
いて VDDIO の能力を知るには、 具体的なデバイ ス パ ッ ケージ
のピ ン配置を ご参照 く だ さ い。
SIO ポー ト ピ ンは、調整可能な出力レ ベルに記載 さ れている通
り 、 その他の安定化 し た高い出力能力をサポー ト し ています。
6.4.8 アナログ接続
アナログ接続は GPIO ピ ンのみに適用 さ れています。 すべての
GPIO ピ ンは、 アナロ グ入力または出力 と し て使用する こ と が
で き ます。 ピ ン上に与え ら れる アナログ電圧は、 GPIO を含む
VDDIO の電源電圧よ り 低 く なければな り ません。 アナログ グ
ローバル バスの 1 つまたはアナログ マルチ プ レ ク サ バスの 1
つに GPIO ピ ン を接続する こ と で、ADC や コ ンパレー タ な どの
任意の内部アナログ リ ソ ースに任意のピ ン を接続で き ます。 さ
ら に、 選択 さ れた ピ ン で、 高電流 DAC に直接接続で き ます。
6.4.10 LCD セグ メ ン ト 駆動
こ の節は GPIO ピ ンのみに適用 さ れます。 任意の GPIO ピ ンは
LCD 直接駆動のために、 セグ メ ン ト と コ モ ンの駆動信号生成に
使用する こ と にがで き ます。 詳細は、 52 ページの 「LCD 直接
駆動」 を ご参照 く だ さ い。
6.4.11 調整可能な出力レ ベル
こ の節は SIO ピ ンのみに適用 さ れます。 SIO ポー ト ピ ンは、 そ
のSIOのVDDIOよ り も 電圧が低い外部信号へのイ ン タ ー フ ェ ー
スに対 し 、安定化 し たHIGH出力レ ベルを供給する機能をサポー
ト し ています。 SIO ピ ンは、 内部で生成 さ れた リ フ ァ レ ン スに
よ っ て、 標準 VDDIO レ ベルまたは安定化出力を出力する よ う
に個別に設定で き ます。 一般的に、 電圧 DAC (VDAC) を使用 し
て リ フ ァ レ ン ス を生成 し ます ( 図 6-13 を ご参照 く だ さ い )。 53
ページの 「DAC」 には、 VDAC の使用のほか、 SIO ピ ンへの リ
フ ァ レ ン ス接続に関す る さ ら に詳 し い情報が記載 さ れて い ま
す。抵抗プルア ッ プおよびプルダウン モー ド は、安定化出力モー
ド 下の SIO と 共に使用で き ません。
6.4.12 調整可能な入力レ ベル
こ の節は SIO ピ ンのみに適用 さ れます。 SIO ピ ンは、 デ フ ォル
ト で標準 CMOS および LVTTL 入力レ ベルをサポー ト し ていま
すが、 プ ログ ラ ム可能な レ ベルを持つ差動モー ド も サポー ト し
ています。 SIO ピ ンは、 ペアにグループ分け さ れています。 各
ペアは リ フ ァ レ ン ス ジ ェ ネ レー タ ブ ロ ッ ク を共用 し 、 そのブ
ロ ッ ク を使用 し 、 VDDIO と は異な る電圧の外部信号への イ ン
タ ー フ ェ ースに対 し てデジ タ ル入力バ ッ フ ァ リ フ ァ レ ン ス レ
ベルを設定 し ます。 こ の リ フ ァ レ ン スによ っ て、 論理 HIGH レ
ベルに対する ピ ン電圧閾値が設定 さ れます ( 図 6-13 を ご参照 く
だ さ い )。 利用可能な入力閾値は次の通 り です :
 0.5 × VDDIO
 0.4 × VDDIO
 0.5 × VREF
 VREF
一般的に、電圧 DAC (VDAC) を使用 し て VREF リ フ ァ レ ン ス を
生成 し ます。 53 ページの 「DAC」 には、 VDAC の使用のほか、
SIO ピ ンへの リ フ ァ レ ン ス接続に関する さ ら に詳 し い情報が記
載 さ れています。
注:
10. オペア ン プ出力を持つ GPIO を CapSense に使用する こ と は推奨 さ れません。
文書番号 : 001-97327 Rev. *A
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 GPIO ピ ンは、電流制限抵抗を使用 し て 100µA に制限 し なけれ
図 6-13. 入力 と 出力の SIO 参照
ばな り ません。 GPIO ピ ンは、 ピ ン電圧を、 VDDIO 電源電圧
よ り もほぼダ イ オー ド 1 個分高い値に固定 し ます
Input Path
 GPIO ピ ン を アナログ入出力用に設定 し ている場合は、ピ ン上
Digital
Input
Vinref
Reference
Generator
SIO_Ref
PIN
Voutref
Output Path
Driver
Vhigh
のアナログ電圧がその GPIO の VDDIO 電圧を超えないよ う
にする必要があ り ます
こ の機能の一般的な用途は、 さ ま ざ ま なデバイ スが異な る供給
電圧で動作 し ている I2C な どのバスへの接続です。 I2C の場合、
SIO ピ ンがオープ ン ド レ イ ン、LOW 駆動のモー ド に PSoC チ ッ
プ を設定 し ます。 こ れによ り 、 I2C バス電圧を PSoC のピ ン電
源電圧よ り も 高い値に外部で プルア ッ プ で き ます。 た と えば、
PSoC チ ッ プは 1.8V で、 外部デバイ スは 5V から 動作 さ せる こ
と がで き ます。SIO ピ ンの VIH 電圧レ ベル と VIL 電圧レ ベルは、
対応する VDDIO 電源ピ ン での電圧によ っ て決め ら れる こ と に
ご注意 く だ さ い。
SIO ピ ンは、 0 ( 高イ ン ピーダ ン ス アナログ )、 1 ( 高イ ン ピー
ダ ン ス デジ タ ル )、 または 4 ( オープ ン ド レ イ ン駆動 LOW) の
モー ド の内の 1 つのモー ド に移行する必要があ り ます。詳細は、
図 6-12 を ご参照 く だ さ い。 すべての I/O ピ ンについて、 デバイ
スの絶対最大定格を順守する必要があ り ます。
6.4.16 リ セ ッ ト の コ ン フ ィ ギ ュ レーシ ョ ン
Digital
Output
Drive
Logic
リ セ ッ ト がア ク テ ィ ブ である間、すべての I/O は リ セ ッ ト さ れ、
高 イ ン ピ ーダ ン スのア ナ ロ グ状態の ま ま で維持 さ れま す。 リ
セ ッ ト が解除 さ れた後、 状態はポー ト ご と にプルダウン または
プルア ッ プに再設定で き ます。 正 し い リ セ ッ ト 動作を保証する
ために、 ポー ト の リ セ ッ ト コ ン フ ィ ギ ュ レ ーシ ョ ン デー タ は
専用の不揮発性レ ジ ス タ に保存 さ れます。 保存 さ れた リ セ ッ ト
デー タ は、リ セ ッ ト 解除時にポー ト リ セ ッ ト コ ン フ ィ ギ ュ レー
シ ョ ン レ ジ ス タ に自動的に転送 さ れます。
6.4.17 低消費電力機能
6.4.13 コ ンパレー タ と し ての SIO
この節は SIO ピ ンのみに適用 さ れます。 調整可能な入力レ ベル
節で説明 し た、 SIO の調整可能な入力レ ベル機能を使用 し て、
コ ンパレー タ を構成で き ます。 コ ンパレー タ の閾値は、 SIO の
リ フ ァ レ ン ス ジ ェ ネ レー タ から得られます。リ フ ァ レ ン ス ジ ェ
ネ レ ー タ では、 アナ ロ グ グ ローバル ラ イ ン を介 し て配線 さ れ
たアナログ信号を コ ンパレー タ の閾値 と し て設定する ためのオ
プ シ ョ ンがあ り ます。 対 と な る SIO ピ ンが同 じ 閾値を共有する
こ と にご注意 く だ さ い。
33 ページの図 6-10 のデジ タ ル入力パスで こ の機能を説明 し ま
す。 この図で、 「 リ フ ァ レ ン ス レ ベル」 は、 アナログ グローバ
ル経由で送 られる アナログ信号です。 SIO の入力バ ッ フ ァ 向け
ヒ ス テ リ シ ス機能を有効にする こ と で、 コ ンパレー タ の ノ イ ズ
耐性を高 く する こ と も で き ます。
6.4.14 ホ ッ ト スワ ッ プ
この節は SIO ピ ンのみに適用 さ れます。 SIO ピ ンは、 PSoC デ
バイ スに電源が供給 さ れていない場合で も、 SIO ピ ンに接続 さ
れた信号を読み出 さ ずにア プ リ ケーシ ョ ンにプ ラ グ イ ン で き る
「ホ ッ ト スワ ッ プ」 と い う 機能をサポー ト し ています。 こ れに
よ り 、 電源がオ フ にな っ ている PSoC で も 外部デバイ スに対 し
て高イ ン ピーダ ン ス負荷を維持で き る と 同時に、 SIO ピ ンの保
護ダ イ オー ド を介 し た PSoC への電力供給も 防止で き ます。
動作中の I2C バスに接続 し ている間にデバイ ス を オ ン／オ フ に
する と 、 SIO ピ ンに過渡状態が発生する こ と があ り ます。 全体
の I2C バス設計では、 こ れについて注意する必要があ り ます。
6.4.15 過電圧許容範囲
すべての I/O ピ ンは、 どの動作 VDD で も過電圧の許容範囲を
持っ ています。
 SIO ピ ンは、 外部回路に対 し 高イ ン ピーダ ン ス負荷 と な る た
どの低消費電力モー ド で も 、I/O ピ ンの状態は、デバイ スがウ ェ
イ ク ア ッ プ し てその状態が変更または リ セ ッ ト さ れる ま で保持
さ れます。 デバイ ス を ウ ェ イ ク ア ッ プするには、 ピ ン割込みを
使用 し ます。 その理由は、 どの低消費電力モー ド で も ポー ト 割
込みロ ジ ッ ク が機能を持続で き るから です。
6.4.18 特別な ピ ンの機能
デバイ スのい く つかのピ ンは、 GPIO または SIO の機能に加え
て特別な機能が追加 さ れています。 特別な機能のピ ン を 6 ペー
ジの 「ピ ン配置」 に示 し ます。 特別な機能は次の通 り です :
 デジ タ ル
4 ～ 25MHz 水晶発振器
32.768kHz 水晶発振器
2
 I C ア ド レ ス一致時にス リ ープから ウ ェ イ ク ア ッ プ。ス リ ー
プからのウ ェ イ ク ア ッ プが不要な場合は、 任意の I/O ピ ン
を I2C に使用可能
 JTAG イ ン タ ー フ ェ ース ピ ン
 SWD イ ン タ ー フ ェ ース ピ ン
 SWV イ ン タ ー フ ェ ース ピ ン
 TRACEPORT イ ン タ ー フ ェ ース ピ ン
 外部 リ セ ッ ト


 アナログ


高電流 IDAC 出力
外部 リ フ ァ レ ン ス入力
6.4.19 JTAG バウン ダ リ スキ ャ ン
デバイ スは、 基板レ ベルのテ ス ト 用 と し て、 すべてのピ ン で標
準の JTAG バウン ダ リ スキ ャ ン チ ェ ーン をサポー ト し ていま
す。
め、 電流の制限はあ り ません
文書番号 : 001-97327 Rev. *A
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デー タ シー ト
7. デジ タ ルサブ シ ス テム
7.1 ペ リ フ ェ ラ ルの例
プ ログ ラ ム可能なデジ タ ル シス テムによ り 、 ア プ リ ケーシ ョ ン
に応 じ て標準的、 も し く は高度なデジ タ ル ペ リ フ ェ ラルおよび
カ ス タ ム ロ ジ ッ ク機能を組み合わせる こ と がで き ます。 こ れら
のペ リ フ ェ ラルおよびロ ジ ッ クは相互接続に加え、 デバイ ス上
の任意のピ ン と の接続 も可能で、 高度なデザイ ンの柔軟性 と IP
セキ ュ リ テ ィ を実現 し ます。
プ ロ グ ラ ム可能なデジ タ ル シ ス テムの特長につい て概要を こ
こ に示 し 、 その機能 と アーキテ ク チ ャの概観を示 し ます。 設計
者は、 ハー ド ウ ェ ア レ ベル と レ ジ ス タ レ ベルで、 プ ロ グ ラ ム
可能な デ ジ タ ル シ ス テ ムに直接作業す る 必要はあ り ません。
PSoC Creator によ っ て高レ ベルの回路図キ ャ プ チ ャ グ ラ フ ィ
カル イ ン タ ー フ ェ ースが提供 さ れ、PLD と 同様に リ ソ ースが自
動的に配置および配線 さ れます。
プ ロ グ ラ ム可能なデジ タ ル シ ス テムの主な コ ン ポーネ ン ト は
次の通 り です :
 ユニバーサル デジ タ ル ブ ロ ッ ク (UDB) － こ れは、 プ ログ ラ
ム可能なデジ タ ル シ ス テムの主要機能を形成 し ます。 UDB
は、 一般的な組込みペ リ フ ェ ラ ルや、 ア プ リ ケーシ ョ ンやデ
ザイ ン特有のカ ス タ マ イ ズ さ れた機能を作成する ために最適
化 さ れた ロ ジ ッ ク (PLD) および構造ロ ジ ッ ク ( デー タ パス )
を集めた も のです。
 ユニバーサル デジ タ ル ブ ロ ッ ク ア レ イ － プ ログ ラ ム可能な
相互接続のマ ト リ ッ ク ス内にUDBブ ロ ッ ク が配列 さ れていま
す。 こ の UDB ア レ イはど こ で も同 じ 構造にな っ ているので、
ア レ イ上にデジ タ ル機能を柔軟にマ ッ ピ ングで き ます。 こ の
ア レ イは、 UDB と デジ タ ル シス テム イ ン タ ー コ ネ ク ト の間
の幅広い柔軟な配線相互接続をサポー ト し ます。
 デジ タ ル シ ス テム イ ン タ ー コ ネ ク ト (DSI) - UDB、 機能固定
ペ リ フ ェ ラル、 I/O ピ ン、 割込み、 DMA か ら のデジ タ ル信号
およびその他のシ ス テム コ ア信号は、 DSI に接続 さ れ、 最大
限のデバイ ス相互接続を可能に し ます。DSI は UDB と 併用す
る こ と で、 任意のデジ タ ル機能を任意のピ ン に割 り 当て る こ
と がで き るほか、 さ ま ざ ま な機能のルーテ ィ ング をする こ と
が可能です。
図 7-1. CY8C52LP のプ ロ グ ラ ム可能なデジ タ ル アーキテ ク チ ャ
UDB
UDB
UDB
UDB
UDB
UDB
UDB
UDB
UDB
UDB
UDB
UDB
UDB
UDB
UDB
UDB
UDB
UDB
UDB
UDB
UDB
UDB
IO Port
DSI Routing Interface
Digital Core System
and Fixed Function Peripherals
文書番号 : 001-97327 Rev. *A
CY8C52LP フ ァ ミ リ によ っ て PSoC Creator の中で利用で き る
デジ タ ル コ ンポーネ ン ト の例を以下に示 し ます。 コ ンポーネ ン ト
で使用 さ れる正確なハー ド ウ ェ ア リ ソ ース (UDB、配線、RAM、
フ ラ ッ シ ュ ) は、その コ ンポーネ ン ト について PSoC Creator の
中で選択 し た機能によ っ て変わ り ます。
 通信
I2C
 UART
 SPI

 機能
EMIF
PWM
 タ イ マー
 カ ウン タ ー



 ロジ ッ ク
NOT
OR
 XOR
 AND
7.1.2 アナログ コ ンポーネ ン ト の例
CY8C52LP フ ァ ミ リ の PSoC Creator の中で利用で き る アナ ログ
コ ンポーネ ン ト の例を以下に示 し ます。 コ ンポーネ ン ト で使用
さ れる正確なハー ド ウ ェ ア リ ソ ース (SC/CT ブ ロ ッ ク 、 配線、
RAM、 フ ラ ッ シ ュ ) は、 その コ ン ポーネ ン ト につい て PSoC
Creator の中で選択 し た機能によ っ て変わ り ます。
 ADC
UDB Array
UDB Array
IO Port
UDB
7.1.1 デジ タ ル コ ンポーネ ン ト の例


逐次比較 ADC (SAR)
 DAC
IO Port
IO Port
DSI Routing Interface
PSoC Creator から利用で き る コ ンポーネ ン ト は、デー タ シー ト
に記載するには難 し いほど、 数多 く あ り ます。 また、 こ れら の
コ ンポーネ ン ト は常に増え続けています。CY8C52LP フ ァ ミ リ
の使用可能な コ ンポーネ ン ト の 1 つで、 こ のデー タ シー ト に明
示的な記載がない も のは UART コ ンポーネ ン ト です。

Digital Core System
and Fixed Function Peripherals
UDB
CY8C52LP フ ァ ミ リ のユニバーサル デジ タ ル ブ ロ ッ ク (UDB)
およびアナログ ブ ロ ッ クの柔軟性によ っ て、ユーザーは さ ま ざ
ま な コ ンポーネン ト ( ペ リ フ ェ ラ ル ) を作成する こ と がで き ます。
最も 一般的なペ リ フ ェ ラルは、 サイ プ レ スによ っ て作成および
性能評価が行われ、 PSoC Creator のコ ンポーネ ン ト カ タ ログ
に表示 さ れています。 ただ し 、 ユーザー も、 PSoC Creator を使
用 し て独自の カ ス タ ム コ ン ポーネ ン ト を作成す る こ と がで き
ます。ユーザーは PSoC Creator を使用 し て、た と えばセ ンサー
イ ン タ ー フ ェ ースや独自のアルゴ リ ズム、 デ ィ ス プ レ イ イ ン
タ ー フ ェ ースな どの独自コ ンポーネ ン ト を作成 し 、 自分の組織
内で再使用する こ と も で き ます。
電流
電圧
 PWM


 コ ンパレー タ
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7.1.3 シ ス テム フ ァ ン ク シ ョ ン コ ンポーネ ン ト の例
CY8C52LP フ ァ ミ リ で PSoC Creator の中で利用で き る シ ス テ
ム フ ァ ン ク シ ョ ン コ ンポーネ ン ト の例を以下に示 し ます。 コ
ン ポ ー ネ ン ト で 使用 さ れ る 正 確 な ハ ー ド ウ ェ ア リ ソ ー ス
(UDB、 配線、 RAM、 フ ラ ッ シ ュ ) は、 その コ ン ポーネ ン ト に
ついて PSoC Creatorの中で選択 し た機能によ っ て変わ り ます。
 CapSense
 LCD 駆動
 LCD 制御
 フ ィ ルタ－
7.1.4 PSoC Creator を使用 し たデザイ ン
7.1.4.1 一般的な IDE を超えた IDE
優れたデザイ ン ツールは、デザイ ンの複雑度にかかわら ず迅速
な開発 と 配備を可能に し ます。 また、 学習時間を最小限に抑え
ます。 新 し いデザイ ン を実稼働環境に統合するのに必要な作業
を簡素化 し ます。
PSoC Creator はそ う し たデザイ ン ツールです。
PSoC Creator は、フル機能のハー ド ウ ェ アおよび ソ フ ト ウ ェ ア
デザイ ン用統合開発環境 (IDE) です。 特に PSoC デバイ スに最
適化 さ れ て お り 、 最新の強力 な ソ フ ト ウ ェ ア 開発 プ ラ ッ ト
フ ォ ームに洗練 さ れたグ ラ フ ィ カルなデザイ ン入力ツールが組
み合わ さ れています。 この独自の組み合わせによ り 、 現在最も
柔軟な組込みデザイ ン プ ラ ッ ト フ ォ ーム と な っ ています。
グ ラ フ ィ カルなデザイ ン入力によ り 、 特定部分の コ ン フ ィ ギ ュ
レーシ ョ ン作業が簡素化 さ れます。 設計者は、 コ ンポーネ ン ト
の多彩な カ タ ログか ら必要な機能を選択 し 、 デザイ ンに組み込
む こ と がで き ます。 コ ンポーネ ン ト はすべてパラ メ ー タ ー化 さ
れてお り 、必要に応 じ て機能を カ ス タ マ イ ズで き る エデ ィ タ ダ
イ ア ログが用意 さ れています。
PSoC Creator は、 自動的に ク ロ ッ ク を設定 し 、 ユーザーが選択
し た ピ ンに I/O を接続 し 、次に API を生成 し て、ア プ リ ケーシ ョ
ンがハー ド ウ ェ ア全体を制御で き る よ う に し ます。 PSoC デバ
イ スの コ ン フ ィ ギ ュ レーシ ョ ン変更は、 新 し い コ ンポーネ ン ト
を追加 し 、 そのパ ラ メ ー タ を設定 し 、 プ ロ ジ ェ ク ト を再ビル ド
する だけの簡単な作業です。
ユーザーは、 開発の どの段階で も 自由にハー ド ウ ェ アの コ ン
フ ィ ギ ュ レーシ ョ ン を変更で き、 タ ーゲ ッ ト プ ロ セ ッ サ さ え も
変更が可能です。 ユーザーのア プ リ ケーシ ョ ン ( ハー ド ウ ェ ア
および ソ フ ト ウ ェ ア ) の タ ーゲ ッ ト を新 し いデバイ スに変更す
るには、 た と え 8 ビ ッ ト フ ァ ミ リ か ら 32 ビ ッ ト フ ァ ミ リ への
変更の場合で も、 新 し いデバイ ス を選択 し 、 再ビル ド する だけ
です。
さ ら に、 別の C コ ンパイ ラ に変更 し 、 この切 り 替え を評価する
こ と も で き ます。 コ ンポーネ ン ト は移植性を持たせたデザイ ン
にな っ てお り 、 あ ら ゆる フ ァ ミ リ のすべてのデバイ スについて
お よ びサポー ト さ れる すべてのツ ール チ ェ ー ン について確認
済みです。 コ ンパイ ラの切 り 替えは容易で、 プ ロ ジ ェ ク ト オプ
シ ョ ン を編集 し 、生成 さ れた API またはブー ト コ ー ド から のエ
ラ ーがな く ア プ リ ケーシ ョ ン を再ビル ド する だけです。
文書番号 : 001-97327 Rev. *A
PSoC® 5LP: CY8C52LP フ ァ ミ リ
デー タ シー ト
7.1.4.2
コ ンポーネ ン ト カ タ ログ
コ ンポーネ ン ト カ タ ログ と は、 デバイ ス機能を選択 し て PSoC
デバイ ス を カ ス タ マ イ ズする ための再利用可能なデザイ ン を集
めた も のです。 ロ ジ ッ ク ゲー ト やデバイ ス レ ジ ス タ な どの単
純な基本要素から 、 デジ タ ル タ イ マー、 カ ウン タ ー、 PWM、 さ
ら には ADC、 DAC な どのア ナ ロ グ コ ン ポーネ ン ト や、 I2C、
USB な どの通信プ ロ ト コ ルま で、精選 さ れた内容が含まれてい
ます。 利用可能なペ リ フ ェ ラ ルの詳細は、 38 ページの 「ペ リ
フ ェ ラルの例」 を ご参照 く だ さ い。 内容はすべて十分に特性評
価 さ れ、 推奨コ ー ド 例、 AC/DC 仕様およびユーザー コ ー ド が
用意 さ れている API と と も に、 デー タ シー ト に記載 さ れていま
す。
7.1.4.3 デザイ ンの再利用
シ ンボル エデ ィ タ を使用すれば、再利用可能な コ ンポーネ ン ト
を開発する こ と がで き、 それによ っ て将来のデザイ ン時間を大
幅に短縮する こ と が可能です。 ユーザーはシ ンボルを描き、 そ
の シ ン ボ ル を 実 証 済 み の デ ザ イ ン に 関 連 付 け る だ け で す。
PSoC Creator では、 新 し いシ ンボルを コ ンポーネ ン ト カ タ ロ
グ内の任意の場所に、 サイ プ レ スが提供する コ ンポーネ ン ト と
と も に置 く こ と がで き ます。 その後は実装の詳細に立ち返る必
要な し に、 何度で も プ ロ ジ ェ ク ト で コ ンポーネ ン ト を再利用す
る こ と がで き ます。
7.1.4.4
ソ フ ト ウ ェ ア開発
ツ ールには、 高度に カ ス タ マ イ ズ可能な最新のユーザー イ ン
タ ー フ ェ ースが付いています。 こ れには、 プ ロ ジ ェ ク ト 管理 と 、
C およびアセ ン ブ ラ ソ ース コ ー ド 用の統合エデ ィ タ ーのほか、
デザイ ン入力ツールも 含まれます。
プ ロ ジ ェ ク ト ビル ド 管理は、ARM® 社、Keil™、 CodeSourcery
(GNU) な ど ト ッ プ レ ベルの市販製品 メ ー カ ーの コ ンパ イ ラ 技
術を利用 し ています。 コ ー ド サイ ズまたは最終製品の配布に制
限がない無償版の Keil C51 および ARM 用 GNU C コ ンパイ ラ
(GCC) が、 こ の ツ ールの配布に含まれて い ま す。 プ ロ フ ェ ッ
シ ョ ナル版の Keil C51 製品および ARM RealView™ コ ンパイ ラ
がサポー ト さ れて い る ため、 その他の最適化 コ ン パ イ ラ への
ア ッ プグ レー ド は容易です。
7.1.4.5 非侵入型のデバ ッ ギング
PSoC Creator のデバ ッ ガでは、 すべてのデバイ スで JTAG (4 線 )
および SWD (2 線 ) のデバ ッ グ接続が用意 さ れている ため、 最
小限の命令で タ ーゲ ッ ト デバイ スの完全な制御が可能です。 ブ
レー ク ポ イ ン ト および コ ー ド 実行 コ マ ン ド は、 すべて、 ツール
バーのボ タ ンから 直ちに使 う こ と がで き、 充実 し たウ ィ ン ド ウ
群 ( レ ジ ス タ 、 ロー カル、 ウ ォ ッ チ、 呼び出 し ス タ ッ ク 、 メ モ
リ 、 ペ リ フ ェ ラル ) に よ っ て、 他に類のないレベルでシス テム
内を見通す こ と がで き ます。
PSoC Creator は、 ユーザーがデザイ ン を完成 さ せ、 その後、 将
来にわた っ て メ ン テナン ス と 拡張を行 う ために必要なすべての
ツールを備えています。デザイ ン フ ローのすべてのス テ ッ プが
慎重に統合化および最適化 さ れている ため、 使いやす く 、 また
ユーザーの生産性が最大化 さ れます。
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PSoC® 5LP: CY8C52LP フ ァ ミ リ
デー タ シー ト
PT5
PT6
PT7
図 7-2. UDB のブ ロ ッ ク図
PT4
図 7-3. PLD 12C4 の構造
PT3
これを実現する ために、 UDB は、 ロ ジ ッ ク (PLD)、 構造ロ ジ ッ
ク ( デー タ パス ) および こ れら の要素、 I/O 接続、 その他のペ リ
フ ェ ラルの間の相互接続を提供する柔軟なルーテ ィ ング方式の
組み合わせで構成 さ れています。 UDB の機能は、 1 つの UDB、
若 し く は 1 つの UDB の一部分 ( 未使用の リ ソ ースは他の機能
に利用可能 ) で実現 さ れる単純な自己完結型機能から、 複数の
UDB を必要 と する よ り 複雑な機能があ り ます。基本機能の例は
タ イ マー、 カ ウン タ ー、 CRC ジ ェ ネ レー タ 、 PWM、 デ ッ ド バ
ン ド ジ ェ ネ レー タ および UART、 SPI および I2C な どの通信機
能です。 また、 PLD ブ ロ ッ ク および接続性は、 フ ル機能の汎用
プ ログ ラ マ ブルな ロ ジ ッ ク を使用可能な リ ソ ースの範囲内で供
給 し ます。
PT2
PLD ブ ロ ッ クの主な目的は、 ロ ジ ッ ク 表現、 ス テー ト マシ ン、
シーケ ンサ、ル ッ ク ア ッ プ テーブルおよびデ コ ーダ を実現する
こ と です。 最も簡単な使用モデルでは、 PLD ブ ロ ッ ク を その上
に汎用RTLが合成およびマ ッ ピ ング さ れる ス タ ン ド ア ローンの
リ ソ ース と みな し ます。 よ り 一般的で効率的な使用モデルは、
PLD と デー タ パス ブ ロ ッ ク の組み合わせに よ るデジ タ ル機能
の作成で、 こ の場合、 PLD によ っ て ラ ン ダム論理 と 機能の状態
部分のみを実現 し 、 一方、 デー タ パス (ALU) によ っ て、 よ り 構
造化 さ れた要素を実現 し ます。
PT1
7.2.1 PLD モ ジ ュ ール
ユニバーサル デジ タ ル ブ ロ ッ ク (UDB) は、 次世代の PSoC 組
込みデジ タ ル ペ リ フ ェ ラ ル機能への発展の一段階を表 し てい
ます。第 1 世代の PSoC デジ タ ル ブ ロ ッ ク のアーキテ ク チ ャ で
は、 少数の固定機能 と 少数のオプ シ ョ ンのみが利用可能な大ま
かな プ ログ ラ マ ビ リ テ ィ が提供 さ れています。新 し い UDB アー
キテ ク チ ャ では、 コ ン フ ィ ギ ュ レーシ ョ ンのきめ細か さ と 実装
の効率 と の間に最適なバ ラ ン スが成 り 立 っ ています。 こ の手法
の土台は、 ア プ リ ケーシ ョ ンの要件に合わせてデバイ スのデジ
タ ル動作を カ ス タ マ イ ズで き る機能を提供する こ と です。
PT0
7.2 ユニバーサル デジ タ ル ブ ロ ッ ク
IN0
TC
TC
TC
TC
TC
TC
TC
TC
IN1
TC
TC
TC
TC
TC
TC
TC
TC
IN2
TC
TC
TC
TC
TC
TC
TC
TC
IN3
TC
TC
TC
TC
TC
TC
TC
TC
IN4
TC
TC
TC
TC
TC
TC
TC
TC
IN5
TC
TC
TC
TC
TC
TC
TC
TC
IN6
TC
TC
TC
TC
TC
TC
TC
TC
IN7
TC
TC
TC
TC
TC
TC
TC
TC
IN8
TC
TC
TC
TC
TC
TC
TC
TC
IN9
TC
TC
TC
TC
TC
TC
TC
TC
IN10
TC
TC
TC
TC
TC
TC
TC
TC
IN11
TC
TC
TC
TC
TC
TC
TC
TC
PLD
Chaining
Clock
and Reset
Control
AND
Array
Carry In
PLD
12C4
(8 PTs)
PLD
12C4
(8 PTs)
Status and
Control
Datapath
Datapath
Chaining
Routing Channel
UDB の主な コ ンポーネ ン ト ブ ロ ッ ク は次の通 り です :
 PLD ブ ロ ッ ク : UDB あた り 2個の小 さ い PLDがあ り ます。こ れ
ら のブ ロ ッ ク は、 配線ア レ イか ら 入力を取 り 、 レ ジ ス タ ー ド
または組み合わせ積和型ロ ジ ッ ク を形成 し ます。 PLD は、 ス
テー ト マシ ン、 状態ビ ッ ト および組み合わせ論理式を実現す
る ために使用 し ます。 PLD コ ン フ ィ ギ ュ レーシ ョ ンは、 グ ラ
フ ィ カルな基本要素から 自動的に生成 さ れます。
 デー タ パス モ ジ ュ ール : こ の 8 ビ ッ ト 幅のデー タ パスには、動
的に構成可能な ALU を実現する構造化ロ ジ ッ ク、各種の比較
コ ン フ ィ ギ ュ レ ーシ ョ ン お よ び条件生成が含まれてい ます。
こ のブ ロ ッ ク には、入力／出力 FIFO も含まれていますが、 こ
れは、CPU/DMA シ ス テム と UDB の間の主要な並列デー タ イ
ン タ ー フ ェ ースです。
 ス テー タ スおよび制御モ ジ ュ ール : このブ ロ ッ ク の主な役割
は、 CPU フ ァ ームウ ェ アが UDB 動作 と や り 取 り および同期
する ための手段を提供する こ と です。
 ク ロ ッ ク および リ セ ッ ト モ ジ ュ ール : このブ ロ ッ ク は、 UDB
のク ロ ッ ク および リ セ ッ ト の選択 と 制御を提供 し ます。
文書番号 : 001-97327 Rev. *A
T
T
T
T
T
T
T
T
MC0
OUT0
T
T
T
T
T
T
T
T
MC1
OUT1
T
T
T
T
T
T
T
T
MC2
OUT2
T
T
T
T
T
T
T
T
MC3
OUT3
OR
Array
Carry Out
1 個の 12C4 PLD ブ ロ ッ ク を図 7-3 に示 し ます。 PLD には 12
の入力があ り 、 こ れら が 8 つのプ ロ ダ ク ト タ ームにわた っ て供
給 さ れます。 各プ ロ ダ ク ト タ ーム (AND 関数 ) は、 入力幅を 1
～ 12 と する こ と がで き、 ある与え られたプ ロ ダ ク ト タ ームに
おいて各入力の真 (T) または補数 (C) を選択で き ます。 プ ロ ダ
ク ト タ ームを合計 し て (OR 関数 )、 PLD 出力が生成 さ れます。
合計は、 1 ～ 8 プ ロ ダ ク ト タ ームの幅 と する こ と がで き ます。
12C4 内の 「C」 は、 OR ゲー ト の幅 ( こ の場合の 8) が、 すべて
の出力にわた り 一定である (22V10 デバイ スの場合のよ う に変
数ではない ) こ と を示 し ています。 こ の PLA 様の構造によ っ て
最大限の柔軟性が得ら れ、 また、 すべての入力 と 出力が入れ替
え可能である こ と が保証 さ れる ため、 ソ フ ト ウ ェ ア ツールによ
る割 り 付けを容易に行 う こ と がで き ます。各UDB に 2個の12C4
PLD が含まれています。
7.2.2 デー タ パス モ ジ ュ ール
デー タ パスには、 8 ビ ッ ト シ ングル サイ クル ALU と 、 関連す
る比較および条件生成ロ ジ ッ ク が含まれています。 こ のデー タ
パス ブ ロ ッ クは、 タ イ マー、 カ ウン タ ー、積分器、PWM、PRS、
CRC、 シ フ タ 、 デ ッ ド バン ド ジ ェ ネ レー タ 、 その他多数の組込
み機能を実現する ために最適化 さ れています。
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デー タ シー ト
図 7-4. デー タ パスの最上位
PHUB System Bus
R/W Access to All
Registers
F0
A0
A1
D0
D1
D1
Data Registers
D0
To/From
Previous
Datapath
A1
Conditions: 2 Compares,
2 Zero Detect, 2 Ones
Detect Overflow Detect
6
FIFOs
Datapath Control
Input from
Programmable
Routing
Input
Muxes
Dynamic Configuration RAM
8 Word X 16 Bit
F1
Chaining
Output
Muxes
6
Output to
Programmable
Routing
To/From
Next
Datapath
Accumulators
A0
PI
Parallel Input/Output
(To/From Programmable Routing)
PO
ALU
Shift
Mask
7.2.2.1 ワーキング レ ジス タ
デー タ パスは主に 6 個のワーキング レ ジ ス タ を備え ます。 こ
れらのレ ジ ス タ は通常の操作で CPU フ ァ ームウ ェ ア または
DMA によ っ てア ク セス さ れます。
表 7-1. ワーキン グ デー タ パス レ ジ ス タ
レジス タ名
機能
ALU
説明
A0、 A1
アキ ュ ムレー タ ALU の ソ ー ス と シ ン ク で あ り 、
比較のソ ース
D0、 D1
デー タ レ ジ ス タ ALU の ソ ー ス で あ り 、 比較の
ソ ース
FIFO
シ ス テ ム バ ス への主要 な イ ン
タ ー フ ェ ース。 デー タ レ ジ ス タ
お よ びア キ ュ ム レ ー タ のデー タ
ソ ー ス と す る こ と が可能 で あ
り 、 アキ ュ ムレー タ または ALU
か ら デー タ を 取 り 込む こ と も 可
能。 各 FIFO の深 さ は 4 バイ ト
F0、 F1
てシーケ ン スが制御 さ れます。 こ のア ド レ ス入力は、 UDB 配線
マ ト リ ッ ク ス に接続 し た任意のブ ロ ッ ク ( 最 も 一般的な も の
は、 PLD ロ ジ ッ ク、 I/O ピ ン ) から 得る こ と がで き るほか、 こ
のブ ロ ッ ク ま たは他のデー タ パス ブ ロ ッ ク の出力か ら 得る こ
と も で き ます。
ALUは、8つの汎用機能を実行 し ます。それら は以下の通 り です:
 インク リ メ ン ト
 デク リ メ ン ト
 加算
 減算
 論理 AND
 論理 OR
 論理 XOR
 シ フ ト レ ジ ス タ 、マス ク ー、または別の UDB レ ジ ス タ に ALU
を介 し て値を渡すために使用 さ れるパス。
7.2.2.2 ダ イ ナ ミ ッ ク コ ン フ ィ ギ ュ レーシ ョ ン RAM
ALU の動作 と は独立に、 以下の機能を利用で き ます :
動的 コ ン フ ィ ギ ュ レーシ ョ ン と は、 シーケ ンサの制御下で、 サ
イ ク ルご と にデー タ パスの機能お よ び内部 コ ン フ ィ ギ ュ レ ー
シ ョ ン を変更する機能の こ と です。 これは、 8 ワー ド ×16 ビ ッ
ト の コ ン フ ィ ギ ュ レーシ ョ ン RAM を使用 し て実現 さ れ、 こ の
RAM に他 と 重複 し ない 8 ワー ド x16 ビ ッ ト 幅の コ ン フ ィ ギ ュ
レーシ ョ ンが保存 さ れます。この RAM へのア ド レ ス入力によ っ
 左にシ フ ト
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 右にシ フ ト
 ニ ブルのスワ ッ プ
 ビ ッ ト 単位の OR マス ク
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PSoC® 5LP: CY8C52LP フ ァ ミ リ
デー タ シー ト
7.2.2.3 条件付き
7.2.2.8 時分割多重化
各デー タ パスには、ビ ッ ト マスキングのオプ シ ョ ン を備えた 2
つの比較があ り ます。比較オペ ラ ン ド には、さ ま ざ ま な コ ン フ ィ
ギ ュ レーシ ョ ンの、 2 つのアキ ュ ムレー タ と 2 つのデー タ レ ジ
ス タ が含まれます。 その他の条件 と し て、 ゼロ検出、 すべて 1
の検出およびオーバ フ ローがあ り ます。 こ れら の条件が主要な
デー タ パス出力で、 こ れら の中から 選択 し た も のを、 UDB 配線
マ ト リ ッ ク スに駆動出力する こ と がで き ます。 条件付き計算で
は、 近接 UDB への内蔵チ ェ ーン接続を使用 し て、 配線 リ ソ ー
ス を使 う 必要な し によ り 広いデー タ 幅で動作で き ます。
オーバー サン プ リ ン グ さ れた ア プ リ ケーシ ョ ン ま たは高い ク
ロ ッ ク 速度を必要 と し ないア プ リ ケーシ ョ ン では、 デー タ パス
内の単一 ALU ブ ロ ッ ク を、2 組のレ ジ ス タ と 条件ジ ェ ネ レー タ
で効率的に共用する こ と がで き ます。 ALU から のデー タ の桁上
げおよびシ フ ト アウ ト はレ ジ ス タ に記憶 さ れ、 し たがっ て、 後
に続 く サイ ク ルで入力 と し て選択する こ と がで き ます。 こ れに
よ り 、1 つの (8 ビ ッ ト ) デー タ パスで 16 ビ ッ ト の機能がサポー
ト さ れます。
7.2.2.4 可変 MSB
算術関数およびシ フ ト 関数の最上位ビ ッ ト は、 プ ログ ラ ムによ
る指定が可能です。 こ れは、 可変幅 CRC および PRS 機能をサ
ポー ト し 、 ALU の出力マスキング と 組み合わせて、 任意の幅の
タ イ マー、 カ ウン タ ーおよびシ フ ト ブ ロ ッ ク を実現する こ と が
で き ます。
7.2.2.5 内蔵 CRC/PRS
デー タ パスは、 シ ングル サイ クル巡回冗長検査 (CRC) の計算
および任意幅、任意多項式の疑似 ラ ン ダム シーケ ン ス (PRS) 生
成に対す る サポー ト を 内蔵 し て い ま す。 8 ビ ッ ト よ り も 長い
CRC/PRS 機能は、 PLD ロ ジ ッ ク と 組み合わせて実現する こ と
がで き、 あるいは、 内蔵のチ ェ ーン接続を使用 し て こ の機能を
隣接 UDB に拡張する こ と がで き ます。
7.2.2.6 入力／出力 FIFO
各デー タ パスには、 深 さ 4 バイ ト の FIFO が 2 つ含まれ、 こ れ
らは独立に、入力バ ッ フ ァ ( シ ス テム バスが FIFO に書き込み、
デー タ パスが内部的に この FIFO を読み取る ) と し て、 または
出力バ ッ フ ァ ( デー タ パスが内部的に FIFO に書き込み、 シ ス
テム バスが こ のFIFOから 読み取る ) と し て設定で き ます。FIFO
は、 デー タ パスの出力 と し て選択可能な ス テー タ ス を生成 し 、
し たが っ て、 配線に出力 し て、 シ ー ケ ン サ、 割込み、 ま たは
DMA と や り 取 り する こ と がで き ます。
図 7-5. FIFO の コ ン フ ィ ギ ュ レーシ ョ ンの例
System Bus
System Bus
F0
D0/D1
A0/A1/ALU
A0/A1/ALU
A0/A1/ALU
F1
F0
F1
System Bus
System Bus
TX/RX
Dual Capture
F0
F1
D0
A0
D1
A1
Dual Buffer
7.2.2.7 チ ェ ーン接続
デー タ パスは、 桁上げやシ フ ト デー タ な どの条件お よ び信号
を、近接するデー タ パスにチ ェ ーン接続 し 、 よ り 高精度の算術、
シ フ ト 、 CRC/PRS 機能を作る よ う に設定で き ます。
文書番号 : 001-97327 Rev. *A
7.2.2.9 デー タ パス I/O
デー タ パス を配線マ ト リ ッ ク スに接続する入力 と 出力は、 それ
ぞれ 6 本あ り ます。 配線から の入力によ っ て、 各サイ ク ルで実
行するデー タ パス動作についての コ ン フ ィ ギ ュ レーシ ョ ンおよ
びシ リ アル デー タ 入力が与え られます。 入力は、 他の UDB ブ
ロ ッ ク、 他のデバイ ス ペ リ フ ェ ラル、 デバイ ス I/O ピ ン、 その
他から 接続する こ と がで き ます。 配線への出力は、 生成 さ れた
条件およびシ リ アル デー タ 出力から選択で き ます。 出力は、 他
の UDB ブ ロ ッ ク 、 デバイ ス ペ リ フ ェ ラル、 割込みコ ン ト ロー
ラ ーおよび DMA コ ン ト ロー ラ ー、 I/O ピ ン、 その他に接続する
こ と がで き ます。
7.2.3 ス テー タ スおよび制御モ ジ ュ ール
こ の回路の主な目的は、 CPU フ ァ ームウ ェ ア と 内部 UDB 動作
と のや り 取 り を調整する こ と です。
図 7-6. ス テー タ スお よび制御レ ジ ス タ
System Bus
8-bit Status Register
(Read Only)
8-bit Control Register
(Write/Read)
Routing Channel
制御レ ジ ス タ のビ ッ ト は、 シス テム バスによ っ て書き込みが可
能で、 こ れを使用 し て配線マ ト リ ッ ク ス内に駆動 し 、 フ ァ ーム
ウ ェ ア で UDB 処理の状態を制御する こ と を可能に し ます。 ス
テー タ ス レ ジ ス タ は読み出 し 専用に な っ てお り 、 こ れを使 っ
て、 内部配線から 直接 UDB 内部の状態を シス テム バスに読み
出す こ と がで き ます。 こ れによ り 、 フ ァ ームウ ェ アは UDB 処
理の状態を監視で き ます。 こ れら のレ ジ ス タ の各ビ ッ ト は、 配
線マ ト リ ッ ク スへの接続がプ ログ ラ ム可能にな っ てお り 、 ア プ
リ ケーシ ョ ンの要件に応 じ て配線接続を行います。
7.2.3.10 使用例
制御入力の例 と し て、 制御レ ジ ス タ 内の 1 つのビ ッ ト を機能イ
ネーブル ビ ッ ト と し て割 り 付け る こ と がで き ます。機能を有効
にする方法はい く つかあ り ます。 1 つの方法 と し て、 制御ビ ッ ト
出力を 1 つ以上の UDB 内のク ロ ッ ク 制御ブ ロ ッ ク に接続 し 、選
択 し た UDB ブ ロ ッ ク に対する ク ロ ッ ク イ ネーブルの役割を持
たせる こ と が考え ら れます。 ス テー タ スの例は、 PLD ま たは
デー タ パス ブ ロ ッ クが、 「比較が真」 な どの条件を生成 し てお り 、
こ れがス テー タ ス レ ジ ス タ に よ っ てキ ャ プ チ ャ お よ び ラ ッ チ
さ れ、次に CPU フ ァ ームウ ェ アによ っ て読み出 さ れる ( および
ク リ ア さ れる ) 場合です。
7.2.3.11 ク ロ ッ ク 生成
2 つの PLD、デー タ パスお よびス テー タ ス と 制御を含む UDB の
各サブ コ ンポーネ ン ト ブ ロ ッ クは、 ク ロ ッ ク 選択および制御ブ
ロ ッ ク を備えています。 こ れによ り 、 UDB コ ンポーネ ン ト ブ
ロ ッ ク へ細か く ク ロ ッ ク リ ソ ースが割 り 当て ら れ、 未使用の
UDB リ ソ ース を他の機能に使用す る こ と で シ ス テムの効率を
最大化する こ と が可能にな り ます。
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デー タ シー ト
図 7-7 に、 16 個の UDB か ら な る ア レ イの例を示 し ます。 ア レ
イ の コ アに加え て、 ア レ イ の最上部 と 最下部に DSI 配線 イ ン
タ ー フ ェ ースがあ り ます。 図に明示 さ れていない他のイ ン タ ー
フ ェ ース と し て、バスおよび ク ロ ッ ク 分配のためのシス テム イ
ン タ ー フ ェ ースがあ り ます。 UDB ア レ イ には、 それぞれが 96
本の線か ら な る複数の水平および垂直配線チ ャ ネルが含まれて
います。 UDB への線の接続は、 水平／垂直方向のイ ン タ ーセ ク
シ ョ ンおよび DSI イ ン タ ー フ ェ ースにおいて、 高度に入れ替え
可能にな っ てお り 、PSoC Creator で効率的に自動配線を行 う こ
と がで き ます。さ ら に、この配線は垂直および水平の配線に沿っ
て線ご と にセグ メ ン ト 化で き る ため、 配線の柔軟性 と 可用性が
さ ら に高 く な り ます。
図 7-7. デジ タ ル シス テム イ ン タ ー フ ェ ースの構造
HV
A
図 7-8. UDB バン ク 内の機能マ ッ ピ ングの例
8-B it
Tim er
Q uadrature D ecoder
UDB
UDB
HV
A
HV
B
16-B it
PW M
UDB
HV
A
UDB
UDB
16-B it P Y R S
UDB
HV
B
8-B it SP I
12-B it S P I
UDB
HV
B
HV
A
HV
B
UDB
8-B it
Tim er
Logic
UDB
I2C S lave
UDB
System Connections
HV
B
す。 UDB ア レ イ内のプ ログ ラ ム可能な リ ソ ースは、 一般的に均
質にな っ ている ため、 機能を ア レ イ内で任意の境界にマ ッ ピ ング
で き ます。
Sequencer
7.3 UDB ア レ イの説明
UDB
UDB
HV
A
HV
B
HV
A
Logic
UDB
UDB
HV
A
UDB
HV
B
UDB
HV
A
HV
B
UDB
UDB
UDB
UDB
UDB
UDB
UDB
UDB
HV
B
UDB
HV
A
UDB
HV
A
HV
B
UDB
HV
B
UDB
UART
UDB
UDB
UDB
12-B it P W M
7.4 DSI 配線イ ン タ ー フ ェ ースの説明
HV
A
DSI 配線イ ン タ ー フ ェ ースは、 UDB ア レ イ コ アの最上部 と 最
下部での水平お よ び垂直配線チ ャ ネルの接続部で、 UDB、 IO、
アナログ ペ リ フ ェ ラル、割込み、DMA および固定機能ペ リ フ ェ
ラ ルを含むデバ イ ス ペ リ フ ェ ラ ル間で汎用のプ ロ グ ラ ム可能
な配線を行 う こ と がで き ます。
UDB
HV
A
HV
B
System Connections
図 7-9 に、 UDB ア レ イ配線マ ト リ ッ ク ス と 他のデバイ ス ペ リ
フ ェ ラ ル と を接続するデジ タ ル シ ス テム イ ン タ ー コ ネ ク ト の
概念を示 し ます。 プ ログ ラ ム可能な配線を必要 と する任意のデ
ジ タ ル コ ア ま た は固定機能ペ リ フ ェ ラ ルが、 こ の イ ン タ ー
フ ェ ースに接続 さ れます。
こ のカ テ ゴ リ の信号には、 以下のも のが含まれます :
7.3.1 UDB ア レ イのプ ログ ラ ム可能な リ ソ ース
図 7-8 に、 16 個の UDB のバン ク に機能を マ ッ ピ ン グする方法の
例を示 し ます。 UDB の主な プ ログ ラ ム可能 リ ソ ースは、 2 つの
PLD、 1 本のデー タ パスおよび 1 つのス テー タ ス／制御レ ジ ス タ
です。 これ らの リ ソ ースは、 独立に選択可能な ク ロ ッ ク を備え
ている ため、 独立 し て割 り 付け られ、 し たがっ て、 未使用のブ
ロ ッ クは無関係な他の機能に割 り 付け られます。
この例は、 ア レ イの左上隅にある 8 ビ ッ ト タ イ マーです。 こ の
機能に必要な ものは、 UDB 内の 1 個のデー タ パスだけである た
め、 PLD リ ソ ースは別の機能に割 り 付ける こ と がで き ます。 直交
デ コ ーダな どの機能は、1 個の UDB で提供可能な数よ り も多 く の
PLD ロ ジ ッ ク を必要 と する場合があ り 、この例では 8 ビ ッ ト タ
イ マー UDB の未使用の PLD ブ ロ ッ ク を利用する こ と がで き ま
文書番号 : 001-97327 Rev. *A
 シス テム内のすべてのデジ タ ル
ペ リ フ ェ ラルから の割込み
要求
 シ ス テム内のすべてのデジ タ ル ペ リ フ ェ ラルからの DMA 要求
 I/O への柔軟な配線を必要 と するデジ タ ル
ペ リ フ ェ ラルの
デー タ 信号
 UDB への接続を必要 と するデジ タ ル ペ リ フ ェ ラルのデー タ
信号
 割込みおよび DMA コ ン ト ロー ラ ーへの接続
 I/O ピ ンへの接続
 アナログ シ ス テムのデジ タ ル信号への接続
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PSoC® 5LP: CY8C52LP フ ァ ミ リ
デー タ シー ト
図 7-9. デジ タ ル シス テム イ ン タ ー コ ネ ク ト
Timer
Counters
I2C
Interrupt
Controller
DMA
Controller
I/O Port
Pins
Global
Clocks
Digital System Routing/FI
て、 双方向 I/O ピ ン を実現で き ます。 デー タ 出力信号にはシ ン
グル同期化 ( パイ プ ラ イ ン化 ) のオプ シ ョ ンがあ り 、 デー タ 入
力信号には二重同期化のオプ シ ョ ンがあ り ます。 同期ク ロ ッ ク
はシ ス テム ク ロ ッ ク です ( 図 6-1 を ご参照 く だ さ い )。通常、ピ
ンから のすべての入力は同期化 さ れます。 こ れは、 CPU が信号
またはその信号から 派生 し た任意の信号 と や り 取 り する場合に
要求 さ れるから です。 非同期の入力は、 ほ と んど使用 さ れませ
ん。 この例は、 組み合わせ PLD ロ ジ ッ ク を介 し て入力ピ ンから
出力ピ ンへ転送する こ と です。
図 7-11. I/O ピ ンの同期化配線
DO
UDB ARRAY
DI
Digital System Routing/FI
図 7-12. I/O ピ ンの出力接続
8 IO Data Output Connections from the
UDB Array Digital System Interface
Global
Clocks
I/O Port
Pins
EMIF
Delta
Sigma
ADC
SAR
ADC
SC/CT
Blocks
DACS
Comparators
CY8C52LP のプ ロ グ ラ ム可能なアーキテ ク チ ャ において、割込
みおよび DMA の配線は非常に柔軟です。 割込み要求を生成で
き る多数の固定機能ペ リ フ ェ ラルに加えて、UDB ア レ イ配線内
のどのデー タ 信号 も要求の生成に使用する こ と がで き ます。 独
立 し た複数の割込み要求を 1 個のペ リ フ ェ ラルで生成する こ と
によ り 、 シ ス テムおよび フ ァ ームウ ェ アのデザイ ン を簡素化で
き ます。 図 7-10 に、 IDMUX ( 割込み／ DMA マルチ プ レ クサ )
の構造を示 し ます。
DO
PIN 0
DO
PIN1
DO
PIN2
DO
PIN3
DO
PIN4
DO
PIN5
DO
PIN6
DO
PIN7
Port i
図 7-10. IDMUX 内の割込みおよび DMA 処理
Interrupt and DMA Processing in IDMUX
Fixed Function IRQs
0
1
IRQs
UDB Array
2
Edge
Detect
Interrupt
Controller
ある 1 つの I/O ポー ト について、 ピ ンの動的出力イ ネーブル制
御を実現する DSI 接続は、 他に 4 つあ り ます。 こ の接続では、
1 つの信号で制御 さ れる完全連動の 8 ビ ッ ト から 、 個別に制御
さ れる最大 4 本のピ ン ま で、 幅広いオプ シ ョ ンがあ り ます。 イ
ネーブル出力信号は、 ト ラ イ ス テー ト の双方向ピ ンおよびバス
の作成に役立ち ます。
3
図 7-13. I/O ピ ンの出力イ ネーブル接続
DRQs
DMA termout (IRQs)
4 IO Control Signal Connections from
UDB Array Digital System Interface
0
Fixed Function DRQs
1
Edge
Detect
DMA
Controller
2
7.4.1 I/O ポー ト の配線
一般的な 8 ビ ッ ト I/O ポー ト への DSI 経路は合計 20 個あ り 、16
個がデー タ 用、 4 個が ド ラ イ ブ能力制御用にな っ ています。
I/O ピ ンが配線に接続 さ れてい る場合、 主な接続 と し て入力 と
出力の 2 つが利用可能です。 これを駆動能力制御 と 組み合わせ
OE
PIN 0
OE
PIN1
OE
PIN2
OE
PIN3
OE
PIN4
OE
PIN5
OE
PIN6
OE
PIN7
Port i
文書番号 : 001-97327 Rev. *A
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デー タ シー ト
7.5 USB
PSoC には、専用の フルス ピー ド (12Mbps) USB 2.0 ト ラ ン シー
バが内蔵 さ れています。 これによ り 、 コ ン ト ロール、 割込み ト 、
バルク および イ ソ ク ロナス と い う USB の 4 種類の転送 タ イ プ
をすべてサポー ト し ます。 PSoC Creator はすべての コ ン フ ィ
ギ ュ レ ー シ ョ ン を サポー ト し て い ま す。 USB は 2 本の専用
USBIO ピ ン を通 し て ホ ス ト に イ ン タ ー フ ェ ース し ます。 詳細
は、 31 ページの 「I/O シ ス テムおよび配線」 を ご覧 く だ さ い。
USB には以下の特長があ り ます :
 8 つの単方向デー タ エ ン ド ポ イ ン ト
 1 つの双方向制御エ ン ド ポ イ ン ト 0 (EP0)
 8 つのデー タ エ ン ド ポ イ ン ト について共用の 512 バイ ト バ ッ
ファ
 EP0 専用の 8 バイ ト バ ッ フ ァ
 3 種類の メ モ リ モー ド
マニ ュ アル メ モ リ 管理 (DMA ア ク セスな し )
マニ ュ アル メ モ リ 管理 ( 手動 DMA ア ク セス )
 自動 メ モ リ 管理 ( 自動 DMA ア ク セス )


 ト ラ ン シーバ用の内蔵 3.3V レギ ュ レー タ
 USBバス ク ロ ッ ク に自動ロ ッ ク する内部48MHz発振器、USB
用外部水晶発振器は不要 (USB を内蔵 し たデバイ スのみ )
 バスおよび各エ ン ド ポ イ ン ト のイ ベン ト 時に割込み ( デバイ
ス ウ ェ イ ク ア ッ プ可 )
 USB リ セ ッ ト 、 一時停止お よびレ ジ ュ ーム動作
 バス パワーおよびセル フ パワー モー ド
System Bus
Arbiter
SI E
(Serial Interface
Engine)
ウン タ ーおよび PWM がなん ら かの組み合わせで使用 さ れる た
め、 この PSoC デバイ ス フ ァ ミ リ には、 これらが 4 つ組み込ま
れて い ます。 追加お よ び よ り 高機能の タ イ マー、 カ ウ ン タ ー、
PWM は、必要に応 じ てユニバーサル デジ タ ル ブ ロ ッ ク (UDB)
の中で イ ン ス タ ン ス化する こ と も で き ます。PSoC Creator を使
用 し て、 必要な タ イ マー、 カ ウン タ ーおよび PWM の機能を選
択で き ます。 ツール セ ッ ト が、 利用可能な最適の リ ソ ース を使
用 し ます。
タ イ マー／カ ウン タ ー／ PWM ペ リ フ ェ ラルは、 複数のク ロ ッ
ク ソ ースから選択で き、入力および出力信号は DSI の配線を通
じ て接続 し ます。 DSI 配線によ っ て入力 と 出力を任意のデバイ
ス ピ ン に接続で き る こ と に加え、 DSI を通 じ て任意の内部デジ
タ ル信号にア ク セスする こ と も で き ます。 4 つのイ ン ス タ ン ス
はそれぞれ、 比較出力、 タ ー ミ ナル カ ウン ト 出力 ( オプ シ ョ ン
のコ ン プ リ メ ン タ リ 比較出力 ) およびプ ログ ラ ム可能な割込み
要求ラ イ ン を備えています。タ イ マー／カ ウン タ ー／ PWM は、
フ リ ー ラ ン ニ ン グ、 ワ ン シ ョ ッ ト 、 またはイ ネーブル入力制
御 と し て設定可能です。 ペ リ フ ェ ラルは、 タ イ マー リ セ ッ ト と
キ ャ プ チ ャ 入力および コ ンパレー タ 出力を制御する ためのキル
入力を備えています。 ペ リ フ ェ ラルは、 フ ル 16 ビ ッ ト のキ ャ
プ チ ャ をサポー ト し ています。
タ イ マー／カ ウン タ ー／ PWM の特長は次の通 り です :
 16 ビ ッ ト タ イ マー／カ ウン タ ー／ PWM ( ダウン カ ウン ト の
み)
 選択可能な ク ロ ッ ク ソ ース
 PWM コ ンパレー タ (LT、 LTE、 EQ、 GTE、 GT に接続可能 )
 開始時、 リ セ ッ ト 時および タ ー ミ ナル カ ウン ト 時に周期再
ロー ド
図 7-14. USB
 タ ー ミ ナル カ ウン ト 時、 比較真、 またはキ ャ プ チ ャ 時に割
512 X 8
SRAM
 動的カ ウン タ ー読み出 し
り 込み
External 22 
D+ Resistors
 ワン シ ョ ッ ト モー ド ( 周期の終わ り で停止 )
D–
48 MHz
IMO
7.6 タ イ マー、 カ ウ ン タ ーおよび PWM
タ イ マー／カ ウン タ ー／ PWM ペ リ フ ェ ラルは、 最も 一般的な
組込み周辺機能の内、3 つ を提供する専用の 16 ビ ッ ト ペ リ フ ェ
ラルです。 ほ と んどすべての組込みシ ス テムで、 タ イ マー、 カ
文書番号 : 001-97327 Rev. *A
 イ ネーブル信号がアサー ト さ れている間カ ウン ト する モー ド
 フ リ ー ラ ン モー ド
USB
I/O
Interrupts
 タ イ マー キ ャ プ チ ャ モー ド
 デ ッ ド バン ド 付き コ ン プ リ メ ン タ リ ー PWM 出力
 PWM アウ ト プ ッ ト キル
図 7-15. タ イ マー／カ ウン タ ー／ PWM
Clock
Reset
Enable
Capture
Kill
Timer / Counter /
PWM 16-bit
IRQ
TC / Compare!
Compare
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デー タ シー ト
7.7 I2C
PSoC は単一の固定機能 I2C ペ リ フ ェ ラルを含みます。 追加の
I2C イ ン タ ー フ ェ ースは、 必要に応 じ て、 PSoC Creator の中で
ユニバーサル デジ タ ル ブ ロ ッ ク (UDB) を使用 し て イ ン ス タ ン
ス化する こ と がで き ます。
I2C ペ リ フ ェ ラルは、 PSoC デバイ ス を 2 線式 I2C シ リ アル通
信バス と イ ン タ ー フ ェ ースする ために設計 さ れた同期 2 線式イ
ン タ ー フ ェ ース を提供 し ます。NXP I2C バスの仕様 と ユーザ マ
ニ ュ アル (UM10204) で定義 さ れている通 り 、 こ れは、 I2C の標
準モー ド 、高速モー ド および高速モー ド プ ラ スのデバイ ス と 互
換性 [12] があ り ます。 I2C バス I/O はオープ ン ド レ イ ン モー ド
で GPIO または SIO で実行する こ と があ り ます。
CPU の過大な介入およびオーバヘ ッ ド の必要を な く すために、
ス テー タ ス検出および フ レー ミ ング ビ ッ ト 生成のための I2C 固
有のサポー ト が提供 さ れます。 I2C は、 ス レーブ、 マス タ ー、 ま
たはマルチマス タ ー ( ス レーブおよびマス タ ー ) と し て動作 し
ます [12]。 ス レーブ モー ド の場合、 ユニ ッ ト は常にデー タ の送
信または受信を開始する ために START 条件を監視 し ます。 マ
ス タ ー モー ド では、 START お よび STOP 条件の生成および ト
ラ ン ザ ク シ ョ ン 開始の機能が提供 さ れま す。 マルチ マ ス タ ー
モー ド は、 ク ロ ッ ク の同期化 と アー ビ タ レ ーシ ョ ン を提供 し 、
同 じ バス で複数のバス を可能に し ます。 マ ス タ ー モー ド が イ
ネーブルにな っ ていて、 ス レーブ モー ド がイ ネーブルにな っ て
いない場合、 外部で生成 さ れた START 条件に対 し て、 こ のブ
ロ ッ クか らは割込みが生成 さ れません。 I2C は、 DSI 配線を通
じ て イ ン タ ー フ ェ ース し 、 どの GPIO ピ ン または SIO ピ ンに も
直接接続する こ と がで き ます。
I2C では、CPU の介入な し に 7 ビ ッ ト ア ド レ スのハー ド ウ ェ ア
ア ド レ ス検出が提供 さ れます。 さ ら に、 デバ イ スは 7 ビ ッ ト
図 7-16. I2C 完了転送の タ イ ミ ング
ハー ド ウ ェ ア ア ド レ ス一致時に低消費電力モー ド か ら 起動で
き ます。 ウ ェ イ ク ア ッ プ機能が要求 さ れる場合、 I2C ピ ンの接
続は、SIO ピ ンの特定の 2 つのペアか ら 1 つに限られます。SCL
および SDA ピ ンの説明については、 11 ページの 「ピ ンの説明」
を ご覧 く だ さ い。
I2C の特長は以下の通 り です :
 ス レーブ と マス タ ー、 ト ラ ン ス ミ ッ タ ーおよびレ シーバ動作
 CPU オーバヘ ッ ド 低減のためのバイ ト 処理
 割込みまたはポー リ ングによ る CPU イ ン タ ー フ ェ ース
 最大 1 Mbps のバス速度をサポー ト
 7 または 10 ビ ッ ト のア ド レ ス指定 (10 ビ ッ ト のア ド レ ス指定
はフ ァ ームウ ェ ア サポー ト が必要 )
 SMBus 動作 ( フ ァ ームウ ェ ア サポー ト を通 じ て－ UDB では
SMBus はハー ド ウ ェ ア内でサポー ト )
 7 ビ ッ ト ハー ド ウ ェ ア ア ド レ ス比較
 ア ド レ ス一致時に低消費電力モー ド から起動
 グ リ ッ チ フ ィ ル タ リ ングあ り ( ア ク テ ィ ブおよび交互ア ク
テ ィ ブ モー ド のみ )
デー タ 転送は、図 7-16 に示 さ れている形式に従います。START
状態 (S) の後、 ス レーブ ア ド レ スが送信 さ れます。 こ のア ド レ
スは 7 ビ ッ ト 長で、 その後にデー タ 方向ビ ッ ト (R/W) である 8
番目のビ ッ ト が続き ます。 「ゼロ」 は、 送信 (WRITE)、 「1」 は
デー タ の要求 (READ) を示 し ます。デー タ 転送は、常にマス タ ー
によ っ て生成 さ れる STOP 状態 (P) で終端 さ れます。
SDA
1-7
SCL
START
Condition
ADDRESS
8
9
R/W
ACK
1-7
8
DATA
7.7.1 外部電気接続
9
ACK
1-7
8
DATA
9
ACK
STOP
Condition
図 7-17. I2C バスへのデバイ スの接続
図 7-17 に示すよ う に、 I2C バスは外部プルア ッ プ抵抗 (RP) を
必要 と し ます。 これ らの抵抗は主に電源電圧、 バス速度および
バス容量によ り 決定 さ れます。 自身の設計にプルア ッ プ抵抗の
最適な値を計算する には、 NXP ウ ェ ブサ イ ト (www.nxp.com)
から入手で き る UM10204 I2C バス仕様お よび Rev6 以降のユー
ザー マニ ュ アルを利用するのは推奨事項です。
注:
11. I2C ペ リ フ ェ ラ ルは次の領域では、 NXP I2C の仕様に準拠 し ていません : アナ ロ グ グ リ ッ チ フ ィ ル タ ー、 I/O VOL/IOL、 I/O ヒ ス テ リ シ ス。 I2C ブ ロ ッ ク には、 デジ
タ ル グ リ ッ チ フ ィ ル タ があ り ます ( ス リ ープ モー ド では使用で き ません )。 フ ァ ース ト モー ド の最短立ち下が り 時間の特性は、 I/O を低速モー ド に設定する こ と
で得 ら れます。 詳細については 67 ページの 「入力 と 出力」 にあ る I/O 電気的仕様を ご参照 く だ さ い。
12. 固定ブ ロ ッ ク I2C は、 未定義バス条件 も ス レーブ モー ド で リ ピーテ ィ ッ ド ス タ ー ト も サポー ト し ません。 こ れ ら の条件は避けるか、 UDB ベースの I2C コ ン ポー
ネ ン ト を その代わ り に使用する必要があ り ます。
文書番号 : 001-97327 Rev. *A
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PSoC® 5LP: CY8C52LP フ ァ ミ リ
デー タ シー ト
すべてのデザイ ン には計算をせず、 優れた性能のために表 7-2
に示すデ フ ォル ト 値を ご利用 く だ さ い。 選択 さ れたデ フ ォル ト
値は最小限 と 最大限の間の標準的な抵抗値です。 表 7-2 に示 さ
れる値は、 VDD が 1.8V ～ 5.0V、 バス容量 (CB) が 200pF 未満、
総入力 リ ー ク (IIL) が最大 25µA、 出力電圧レ ベル (VOL) が最大
0.4V、最大の VIH が 0.7 * VDD である設計に適 し ます。標準モー
ド および高速モー ド は GPIO または SIO PSoC ピ ンのいずれか
を使用 し ます。 高速モー ド プ ラ スは SIO ピ ン を必要 と し て、
20mA で VOL 仕様を満た し ます。 プルア ッ プ抵抗のカ ス タ ム値
を計算する こ と は必要です。 自身の設計がデ フ ォル ト の用件を
満た さ ない場合、 直列抵抗 (RS) を使用 し て注入 ノ イ ズを制限
し ます。 または、低消費電力のために抵抗の値を最大化 し ます。
表 7-2. プルア ッ プ抵抗の推奨 さ れるデ フ ォル ト 値
4.7k、 5%
単位
Ω
高速モー ド – 400kbps
1.74k、 1%
Ω
620、 5%
Ω
高速モー ド プ ラ ス – 1Mbps
プルア ッ プ抵抗の最適な値の計算は、 NXP I2C 仕様に記載 さ れ
る 3 つの式によ る制限範囲内の値を見つける こ と を伴っ ていま
す。 これ らの式は下記の通 り です :
式 1:
R PMIN =  V DD  max  – V OL  max     I OL  min  
式 2:
R PMAX = T R  max   0.8473  C B  max 
式 3:
R PMAX = V DD  min  – V IH  min  + V NH  min   I IH  max 
文書番号 : 001-97327 Rev. *A
VDD = I2C バス用の定格電源電圧
VOL = バス デバイ スの最大の出力 LOW 電圧
IOL= I2C 仕様に基づ く 出力 LOW 電流
TR = I2C 仕様に基づ く バスの立ち上が り 時間
CB = 各バス ラ イ ン ( ピ ンおよび PCB 配線を含む ) の容量
VIH = すべてのバス デバイ スの最小の入力 HIGH 電圧
VNH = I2C 仕様に基づ く 最小の入力 HIGH ノ イ ズ マージ ン
IIH = すべてのデバイ スのバス上の総入力 リ ー ク 電流
標準モー ド – 100kbps
RP
式のパラ メ ー タ ー :
バス デバイ スの最大 LOW 出力電圧 (VOL) 仕様の原因で、 電源
電圧は (VDD) プルア ッ プ抵抗の最小値 を 制限 し ま す。 低プル
ア ッ プ抵抗の場合、 ピ ン を介する電流が増え る ため、 VOH の仕
様要件は超え ます。 オームの法則から 派生 し た式 1 は、 指定 し
た VDD で、 標準および高速モー ド に対 し 3mA で、 高速モー ド
プ ラ スに対 し 20mA で、 VOL 仕様を満たす最小の容量を計算 し
ます。
式 2 は、バス容量によ り プルア ッ プ抵抗の最大値を計算 し ます。
総バス容量は、 バス上のすべてのピ ン、 ワ イヤおよび配線容量
を含みます。 バス容量が高 く な るほど RC 遅延が起き、 指定 さ
れたバス速度の立ち上が り 時間を満たすために、 よ り 小 さ な プ
ルア ッ プ抵抗を必要 と し ます。 許可 さ れている プルア ッ プ抵抗
を選択する と 、 タ イ ミ ング要件には失敗 し 、 通信エ ラ ーを発生
さ せます。 5 個以下の I2C デバイ スおよび 20cm ま でのバス配
線長を含むすべての設計は 100pF 未満のバス容量を持ち ます。
プルア ッ プ抵抗の最大値を制限する第二の要素は、 式 3 で計算
さ れる総バス リ ー ク です。 リ ー クの主な ソ ースは、 バスに接続
さ れる I/O ピ ン です。 リ ー ク が高 く な り すぎ る場合、 プルア ッ
プ抵抗は VIH の許容レ ベルを維持する こ と が困難にな り 、 通信
エ ラ ーを発生 さ せます。 バス上で I2C デバイ スが 5 個以下であ
るすべての設計は、 10µA 未満の総 リ ー ク電流を持ち ます。
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PSoC® 5LP: CY8C52LP フ ァ ミ リ
デー タ シー ト
 逐次比較 (SAR) ADC
8. アナログ サブ シ ス テム
プ ログ ラ ム可能なアナログ シス テムによ り 、 ア プ リ ケーシ ョ ン
固有の、 標準的なアナログ信号処理ブ ロ ッ ク と 高度なアナログ
信号処理ブ ロ ッ クの組み合わせを作成する こ と がで き ます。 こ
れらのブ ロ ッ クは相互接続に加え、 デバイ ス上の任意のピ ン と
の接続が可能で、高度なデザイ ンの柔軟性 と IP セキ ュ リ テ ィ を
実現 し ます。 アナログ サブ シ ス テムの特長について概要を こ こ
に示 し 、 その機能 と アーキテ ク チ ャの概観を示 し ます。
 アナログ グローバル、 アナログ マルチ プ レ クサ バスおよび
 電圧出力または電流出力を提供する 1 個の 8 ビ ッ ト DAC
 オプ シ ョ ン で設定可能な LUT 出力への接続を備えた 2 個のコ
ンパレー タ
 静電容量式 タ ッ チ セ ン シ ングを可能にする CapSense サブ シ
ス テム
 内部アナログ
ブ ロ ッ ク 用の正確なアナログ電圧を生成する
ための高精度 リ フ ァ レ ン ス
アナ ロ グ ロー カ ル バスに よ っ て提供 さ れる、 柔軟で、 コ ン
フ ィ グ レーシ ョ ン可能なアナログ配線アーキテ ク チ ャ
図 8-1. アナログ サブ シス テムのブ ロ ッ ク図
SAR
ADC
A
N
A
L
O
G
Precision
Reference
DAC
A
N
A
L
O
G
GPIO
Port
R
O
U
T
I
N
G
CMP
CapSense Subsystem
Analog
Interface
DSI
Array
文書番号 : 001-97327 Rev. *A
R
O
U
T
I
N
G
Comparators
CMP
Clock
Distribution
Config &
Status
Registers
GPIO
Port
PHUB
CPU
Decimator
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PSoC Creator ソ フ ト ウ ェ ア プ ログ ラ ムは、GPIO と 各種アナロ
グ リ ソ ースの間のアナロ グ接続のほか、1 つのアナログ リ ソ ー
スから も う 1 つのアナログ リ ソ ースへの接続 も 設定する ための
使いやすい イ ン タ ー フ ェ ース を備えています。 また、 さ ま ざ ま
な ア ナ ロ グ ブ ロ ッ ク を設定 し て ア プ リ ケーシ ョ ン固有の機能
を実行で き る よ う にす る コ ン ポーネ ン ト ラ イ ブ ラ リ も 備え て
います。 こ のツールは、 ユーザーが、 アナログ ペ リ フ ェ ラル と
CPU ／ メ モ リ の間の通信を可能にする フ ァ ームウ ェ ア を書 く
ための API イ ン タ ー フ ェ ース ラ イ ブ ラ リ も 生成 し ます。
8.1 アナ ロ グ配線
PSoC 5LP のデバイ ス フ ァ ミ リ は、 GPIO と 別のアナログ ブ
ロ ッ ク と の接続お よ び異な る ア ナ ロ グ ブ ロ ッ ク 間の信号の接
続の機能を提供する柔軟なアナログ配線アーキテ ク チ ャ を備え
ています。 こ の柔軟な配線アーキテ ク チ ャの強みの 1 つは、 さ
ま ざ ま な ア ナ ロ グ ブ ロ ッ ク に入力お よ び出力を動的に配線で
き る こ と です。
最適なアナログ ルーテ ィ ン グで、 ピ ン選択を行 う 方法について
は、ア プ リ ケーシ ョ ン ノ ー ト 「AN58304 - PSoC® 3 and PSoC®
5 - Pin Selection for Analog Designs」 を ご参照 く だ さ い。
8.1.1 特長
 柔軟で、 コ ン フ ィ グ レーシ ョ ン可能なアナログ配線アーキテ
クチャ
 GPIO およびアナログ ブ ロ ッ ク に接続する ための 16 個のアナ
ログ グローバル (AG) お よび 2 個のアナログ マルチ プ レ クサ
バス (AMUXBUS)
 1 つのアナログ グローバル と 1 つのアナログ マルチ プ レ クサ
PSoC® 5LP: CY8C52LP フ ァ ミ リ
デー タ シー ト
 アナログ ブ ロ ッ ク の入力および出力の選択のためのマルチ
プ レ クサおよびス イ ッ チ
8.1.2 機能の説明
アナログ グローバル (AG) およびアナロ グ マルチ プ レ クサ バ
ス (AMUXBUS) は、 GPIO と 各種アナログ ブ ロ ッ ク 間のアナロ
グ接続を提供 し ます。 PSoC 5LP フ ァ ミ リ には、 16 個の AG が
あ り ます。 アナログ配線アーキテ ク チ ャ は、 図 8-2 に示すよ う
に四象限に分かれてい ます。 各象限には、 4 つのア ナ ロ グ グ
ローバル (AGL[0..3]、 AGL[4..7]、 AGR[0..3]、 AGR[4..7]) があ り
ます。 各 GPIO はアナログ ス イ ッ チ経由で対応する AG に接続
さ れます。 アナログ マルチ プ レ ク サ バスは、 アナログ ス イ ッ
チ を通 し てすべてのGPIOに接続する共用の配線 リ ソ ースです。
PSoC 5LP には 2 つの AMUXBUS があ り ます。図 8-2 に示すよ
う に、 1 つ は左半分 (AMUXBUSL) で、 も う 1 つ は右半分
(AMUXBUSR) です。
アナログ ロー カル バス (abus) は、 アナログ サブ シ ス テム内に
配置 さ れている配線 リ ソ ースで、各種アナログ ブ ロ ッ ク 間の信
号を接続する ために使用 さ れます。PSoC 5LP には 8 本の abus
があ り ます。 図 8-2 に示すよ う に、 左半分 (abusl [0:3]) に 4 本
と 、 右半分 (abusr [0:3]) に 4 本です。 abus を使用する こ と で、
アナロ グ ブ ロ ッ ク の相互接続にアナロ グ グ ローバルお よびア
ナログ マルチ プ レ クサ バスが使用 さ れないよ う にな り ます。
マルチ プ レ ク サ と ス イ ッ チは、 アナログ ブ ロ ッ ク の入出力信号
を接続する ために、 各種バス上に配置 さ れています。 マルチ プ
レ ク サで同時に配線で き る接続は 1 個のみですが、 ス イ ッ チで
は複数の接続を同時に配線で き ます。 図 8-2 では、 マルチ プ レ
ク サは灰色の楕円で示 さ れ、 ス イ ッ チは背景が透明の楕円で示
さ れています。
バスに各 GPIO を接続
 8 個のアナログ ロー カル バス (abus) によ り 、さ ま ざ ま なアナ
ログ ブ ロ ッ ク間の信号を接続
文書番号 : 001-97327 Rev. *A
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PSoC® 5LP: CY8C52LP フ ァ ミ リ
デー タ シー ト
図 8-2. CY8C52LP のアナログ相互接続
*
*
AGR[4]
AGR[5]
AGR[6]
AGR[7]
swinp
GPIO
P3[5]
GPIO
swinp P3[4]
GPIO
swinn P3[3]
GPIO
P3[2]
GPIO
P3[1]
GPIO
P3[0]
GPXT
*P15[1]
GPXT
*P15[0]
3210 76543210
swinn
*
swinn
*
swout
abuf_vref_int
(1.024V)
refbufl_
cmp
cmp1_vref
out1
comp0
+
-
swout
in1
out0
*
GPIO
P4[2]
GPIO
P4[3]
GPIO
P4[4]
GPIO
P4[5]
GPIO
P4[6]
GPIO
P4[7]
LPF
in0
swin
abuf_vref_int
(1.024V)
swin
comp1 +
-
COMPARATOR
refbufr_
cmp
i0
cmp1_vref
*
ExVrefR
cmp0_vref
(1.024V)
cmp_muxvn[1:0]
vref_cmp1
(0.256V)
bg_vda_res_en
cmp1_vref
bg_vda_swabusl0
refbuf_vref2 (1.2V)
refsel[1:0]
refbufr
out
ref
in
refbuf_vref1 (1.024V)
refbuf_vref2 (1.2V)
refsel[1:0]
Vssa
vssa
USB IO
* P15[6]
GPIO
P5[7]
GPIO
P5[6]
GPIO
P5[5]
GPIO
P5[4]
SIO
P12[7]
SIO
P12[6]
GPIO
*P1[7]
GPIO
*P1[6]
dac_vref (0.256V)
Vp (+)
Vn (-) SAR0
Vrefhi_out
refs
SAR ADC
Vdda
Vdda/2
ExVrefL1
en_resvda
ExVrefL2
refmux[2:0]
01 23456 7 0123
3210 76543210
LPF
AGL[3]
AGL[2]
*
*
Vbat
Vssd
Ind
Vssb
Vboost
*
*
*
Large ( ~200 Ohms)
*
Switch Resistance
Small ( ~870 Ohms )
GPIO
P5[0]
GPIO
P5[1]
GPIO
P5[2]
GPIO
P5[3]
GPIO
P1[0]
GPIO
P1[1]
GPIO
P1[2]
GPIO
P1[3]
GPIO
P1[4]
GPIO
P1[5]
GPIO
P2[5]
GPIO
P2[6]
GPIO
P2[7]
SIO
P12[4]
SIO
P12[5]
GPIO
P6[4]
GPIO
P6[5]
GPIO
P6[6]
GPIO
P6[7]
*
*
Connection
*
Mux Group
Switch Group
XRES
*
AGL[1]
AGL[0]
AMUXBUSL
AGR[3]
AGR[2]
AGR[1]
AGR[0]
AMUXBUSR
Notes:
* Denotes pins on all packages
LCD signals are not shown.
AGR[0]
AMUXBUSR
VBE
Vss ref
Vddio1
AGR[3]
AGR[2]
AGR[1]
TS
ADC
AMUXBUSR
ANALOG ANALOG
BUS
GLOBALS
*
:
AGL[1]
AGL[2]
AGL[3]
AMUXBUSL
AGL[0]
ANALOG ANALOG
GLOBALS
BUS
*
AMUXBUSL
*
*
Vddio2
* P15[7]
VIDAC
SAR_vref1 (1.024V)
SAR_vref2 (1.2V)
Vddd
USB IO
v0
DAC0
i0
*
*
Vddd
GPIO
P6[0]
GPIO
P6[1]
GPIO
P6[2]
GPIO
P6[3]
GPIO
P15[4]
GPIO
P15[5]
GPIO
P2[0]
GPIO
P2[1]
GPIO
P2[2]
GPIO
P2[3] *
GPIO
P2[4] *
Vssd
ABUSR0
ABUSR1
ABUSR2
ABUSR3
ABUSL0
ABUSL1
ABUSL2
ABUSL3
*
*
Vssd
Vccd
*
Vccd
AGR[4]
AMUXBUSR
CAPSENSE
out
ref
in refbufl
refbuf_vref1 (1.024V)
AGR[7]
AGR[6]
AGR[5]
Vdda
Vdda/2
*
*
01 2 3 456 7 0123
*
*
ExVrefL2
*
*
*
*
AGL[6]
AGL[7]
*
*
*
ExVrefL
ExVrefL1
*
*
*
AGL[4]
AGL[5]
*
AMUXBUSR
AMUXBUSL
AGL[4]
AGL[5]
AGL[6]
AGL[7]
Vddio3
GPIO
P3[6]
GPIO
P3[7]
SIO
P12[0]
SIO
P12[1]
GPIO
P15[2]
GPIO
P15[3]
AMUXBUSL
Vssd
swinp
swinp
GPIO
P0[4]
GPIO
P0[5]
GPIO
P0[6]
GPIO
P0[7]
Vcca
Vssa
Vdda
SIO
P12[2]
SIO
P12[3]
GPIO
P4[0]
GPIO
P4[1]
GPIO
P0[0]
GPIO
P0[1]
GPIO
P0[2]
GPIO
P0[3]
Vddio0
swinn
Rev #60
10-Feb-2012
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文書番号 : 001-97327 Rev. *A
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PSoC® 5LP: CY8C52LP フ ァ ミ リ
デー タ シー ト
8.2 逐次比較 ADC
PSoC 5LP のデバイ ス フ ァ ミ リ は 1 個の SAR ADC を備えてい
ます。 この ADC は、 シ ングルエ ン ド 入力または差動入力を持
ち、 最大 1Msps で動作する 12 ビ ッ ト ADC であ り 、 各種のサ
ン プ リ ングや制御の用途で使用で き ます。
8.2.1 機能の説明
SAR ADC では、 アナロ グ入力信号がサン プ リ ング さ れ、 DAC
の出力 と 比較 さ れます。 バイ ナ リ 検索アルゴ リ ズムは DAC に
適用 さ れ、 MSB か ら LSB の方向へ順番に出力ビ ッ ト を決める
のに使用 さ れます。SAR ADCのブ ロ ッ ク 図を図8-3に示 し ます。
図 8-3. SAR ADC のブ ロ ッ ク図
vrefp
vrefn
S/H
DAC
array
D0:D11
vin
comparator
SAR
digital
D0:D11
autozero
reset
clock
clock
POWER
GROUND
power
filtering
vrefp
vrefn
イ ク ア ッ プ し た と きは、 最初の変換を開始で き る よ う にな る ま
でに 10µs の起動待機時間が発生 し ます。
変換が完了する と 、 ス テー タ ス ビ ッ ト がセ ッ ト さ れ、 出力信号
である フ レームの終了 (EOF) がアサー ト し ます。 こ のアサー ト
状態は、 DMA コ ン ト ロー ラ ーまたは CPU で読み取る ま で保持
さ れます。 こ の EOF 信号を使用 し て、 割込みまたは DMA 要求
を ト リ ガーする こ と がで き ます。
8.2.3 動作モー ド
ONE_SHOT 制御ビ ッ ト を使用 し て、SAR ADC 変換モー ド を連
続変換モー ド または SOF 信号があ る たびに 1 回変換する モー ド
に設定 し ます。 連続サン プ リ ングは、 CPU から の操作を必要 と
せずに DMA 転送で き ます。
8.3 コ ンパレ ー タ
CY8C52LP のデバイ ス フ ァ ミ リ では、1 つのデバイ スに 2 個の
コ ンパレー タ が組み込まれています。 コ ンパレー タ の特長は次
の通 り です :
 入力オ フ セ ッ ト は、 工場出荷時 5mV 未満に調整済み
 Rail-to-rail の同相入力範囲 (VSSA ～ VDDA)
 速度 と パワーは、高速、低速、超低パワーの 3 つのモー ド のい
ずれかを使用 し て ト レー ド オ フ可能
 コ ンパレー タ 出力をル ッ ク ア ッ プ
テーブルに接続する こ と
で、 単純な論理関数を実行で き、 続いてデジ タ ル ブ ロ ッ ク に
接続する こ と も可能
入力はア ナ ロ グ グ ロ ーバルお よ びマルチ プ レ ク サに接続 さ れ
ます。 ク ロ ッ ク周波数はサン プ リ ング速度の 18 倍で、 ク ロ ッ
ク速度は 1 ～ 18MHz の範囲に制限 し ます。
 コ ンパレー タ の正入力は、必要に応 じ て ロー パス フ ィ ル タ ー
8.2.2 変換信号
 コ ンパレー タ 入力は、 GPIO および DAC 出力に接続可能
ス タ ー ト ビ ッ ト の書き込みまたはフ レームの開始 (SOF) 信号
のアサー ト で、 変換が始ま り ます。 SOF は、 サン プ リ ング時間
が変換時間よ り も長いア プ リ ケーシ ョ ンや、ADC を他のハー ド
ウ ェ ア と 同期する必要がある場合に使用 し ます。 こ の信号はオ
プ シ ョ ンにな っ てお り 、 SAR ADC が連続モー ド で動作 し てい
る場合、 接続する必要はあ り ません。 デジ タ ル ク ロ ッ ク または
UDB 出力を、 こ の入力の駆動に使用する こ と がで き ます。 SAR
を初めて起動 し た と きやいずれかのス リ ープ モー ド か ら ウ ェ
8.3.1 入力および出力イ ン タ ー フ ェ ース
文書番号 : 001-97327 Rev. *A
経由で接続可能。 用意 さ れている フ ィ ル タ ーは 2 個
コ ンパレ ー タ への正 と 負の入力は、 マルチ プ レ ク サを通 し て、
アナログ グローバル バス、 アナロ グ マルチ プ レ クサ ラ イ ン、
アナロ グ ロー カル バスお よび高精度 リ フ ァ レ ン スから 取 り 込
まれます。 各コ ンパレー タ からの出力は、 2 つの入力 LUT のど
ち ら に も 接続で き ます。 こ の LUT の出力は、 UDB デジ タ ル シ
ス テム イ ン タ ー フ ェ ースに接続 さ れます。
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PSoC® 5LP: CY8C52LP フ ァ ミ リ
デー タ シー ト
図 8-4. アナログ コ ンパレー タ
From
Analog
Routing
ANAIF
+
comp0
_
+
comp1
4
4
LUT0
4
4
4
LUT1
4
LUT2
4
_
From
Analog
Routing
4
LUT3
UDBs
8.3.2 LUT
8.4 LCD 直接駆動
CY8C52LP フ ァ ミ リ のデバイ スは、 2 個の LUT を備えていま
す。 この LUT は、 2 入力、 1 出力のル ッ ク ア ッ プ テーブルで、
チ ッ プ内の 1 つまたは 2 つの コ ンパレー タ によ っ て駆動 さ れま
す。 どの LUT の出力 も、 UDB ア レ イのデジ タ ル シス テム イ ン
タ ー フ ェ ースに接続 さ れます。 こ れら の信号は、 UDB ア レ イの
デジ タ ル シ ス テム イ ン タ ー フ ェ ースか ら UDB、 DMA コ ン ト
ロー ラ ー、 I/O、 または割込み コ ン ト ロー ラ ーに接続する こ と が
で き ます。 レ ジ ス タ に書き込まれた LUT 制御ワー ド によ っ て、
出力の論理関数がセ ッ ト さ れます。利用可能な LUT 関数および
関連する制御ワー ド を表 8-1 に示 し ます。
表 8-1. LUT 関数対プ ログ ラ ム ワー ド および入力
PSoC の LCD ド ラ イバ シ ス テムは、PSoC によ っ て さ ま ざ ま な
LCD を直接駆動で き る よ う に設計 さ れた、高度に設定可能なペ
リ フ ェ ラルにな っ ています。 すべての電圧がチ ッ プ上で生成 さ
れ る た め、 外 付 け コ ン ポ ー ネ ン ト の 必 要 は あ り ま せ ん。
CY8C52LP フ ァ ミ リ の LCD ド ラ イバ シ ス テムは、最大 1/16 の
高いマルチ プ レ ッ ク ス比を備えてお り 、 最大で 736 セグ メ ン ト
を駆動で き ます。 また、 PSoC の LCD ド ラ イバ モ ジ ュ ールは、
供給電力が限 ら れてい る携帯型デバ イ ス を考慮 し て設計 さ れ、
電力節約のための各種のLCD駆動モー ド および電源遮断モー ド
が可能にな っ ています。
PSoC Creator は、 LCD セグ メ ン ト を駆動する コ ンポーネ ン ト
を備えています。こ のコ ンポーネ ン ト のウ ィ ザー ド によ り 、LCD
リ ソ ース を容易かつ柔軟に設定で き ます。 ユーザーは、 セグ メ
ン ト および コ モ ンに対応する ピ ン を、 他のオプ シ ョ ン と と も に
指定で き ます。 要求 さ れた仕様を満たすよ う 、 ソ フ ト ウ ェ アが
デバイ スのコ ン フ ィ ギ ュ レーシ ョ ン を行います。 こ れがで き る
のは、 PSoC デバイ ス固有のプ ログ ラ マ ビ リ テ ィ のためです。
PSoC LCD セグ メ ン ト シ ス テムの主な特長は次の通 り です :
 LCD 直接駆動
 タ イ プ A (標準) および タ イ プ B (低消費電力) の波形をサポー ト
 LCD の幅広い動作電圧範囲 (2V ～ 5V) をサポー ト
 ス タ テ ィ ッ ク、 1/2、 1/3、 1/4、 1/5 のバイ ア ス電圧レ ベル
 内蔵のラ ダー抵抗によ る内部バイ アス電圧生成
 最大で合計 62 のコ モ ンおよびセグ メ ン ト 出力
 最大 1/16 のマルチ プ レ ッ ク スによ り 、最大 16 のバ ッ ク プ レー
ン／コ モ ン出力
 最大 62 の直接駆動用フ ロ ン ト プ レーン／セグ メ ン ト 出力
 最大で合計736セグ メ ン ト (16バ ッ ク プ レーン×46 フ ロ ン ト プ
レーン ) を駆動
 ソ フ ト ウ ェ ア制御によ る最大 64 レ ベルのコ ン ト ラ ス ト
 デ ィ ス プ レ イ デー タ を メ モ リ バ ッ フ ァ か ら DMA を通 じ て
(CPU の介入な し に ) LCD ド ラ イバーに移動 さ せる機能
 10Hz ～ 150Hz の範囲で調整可能な LCD リ フ レ ッ シ ュ レー ト
 LCD デ ィ ス プ レ イ を ネガ画像に反転する機能
 3 種類の LCD ド ラ イバーの駆動モー ド によ り 消費電力の最適
化が可能
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制御ワー ド
0000b
0001b
0010b
0011b
0100b
0101b
0110b
0111b
1000b
1001b
1010b
1011b
1100b
1101b
1110b
1111b
出力 (A および B は LUT の入力 )
FALSE (‘0’)
A AND B
A AND (NOT B)
A
(NOT A) AND B
B
A XOR B
A OR B
A NOR B
A XNOR B
NOT B
A OR (NOT B)
NOT A
(NOT A) OR B
A NAND B
TRUE (‘1’)
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PSoC® 5LP: CY8C52LP フ ァ ミ リ
デー タ シー ト
8.4.4 LCD DAC
図 8-5. LCD シ ス テム
LCD
DAC
Global
Clock
LCD DAC は、 LCD シ ス テムの コ ン ト ラ ス ト 制御およびバイ ア
ス電圧を生成 し ます。 LCD DAC は、 選択 し たバイ ア ス比に応
じ て、最大 5 つの LCD 駆動電圧 と グ ラ ウン ド を生成 し ます。バ
イ ア ス電圧は、 必要に応 じ て、 専用 LCD バ イ ア ス バス上の
GPIO ピ ンに駆動出力 さ れます。
UDB
LCD Driver
Block
DMA
PIN
8.5 CapSense
CapSense シ ス テムは、 タ ッ チ セ ン スに よ る ボ タ ン、 ス ラ イ
ダー、 近接検知な どの用途での静電容量を測定する ための汎用
性のあ る効率的な手段を提供 し ます。 CapSense シ ス テムは、
主 と し て CapSense を対象 と し たい く つかのハー ド ウ ェ ア機能
を含むシ ス テム リ ソ ースの コ ン フ ィ ギ ュ レ ーシ ョ ン を使用 し
ています。 特定の リ ソ ースの使用法は、 PSoC Creator の中にあ
る CapSense コ ンポーネ ン ト に詳述 さ れています。
Display
RAM
PHUB
8.4.1 LCD セグ メ ン ト ピ ン ド ラ イバー
各 GPIO ピ ンには、1 つの LCD ド ラ イバー回路が含まれていま
す。 LCD ド ラ イバーは、 LCD DAC の該当する出力をバ ッ フ ァ
し 、 LCD を直接駆動 し ます。 レ ジ ス タ の設定によ り 、 そのピ ン
が コ モ ン またはセグ メ ン ト かを決定 し ます。 次に、 そのピ ンの
LCD ド ラ イバーは、 デ ィ ス プ レ イ デー タ に対応 し て 6 種類の
バイ ア ス電圧か ら 1 つ を選択 し て I/O ピ ン を駆動 し ます。
8.4.2 デ ィ ス プ レ イ デー タ のフ ロー
LCD セグ メ ン ト ド ラ イバー シ ス テムは、 デ ィ ス プ レ イ デー タ
を読みだ し 、適切な出力電圧を生成 し て LCD に供給 し 、希望す
る 画像 を 表示 さ せ ま す。 デ ィ ス プ レ イ デ ー タ は、 シ ス テ ム
SRAM 内の メ モ リ バ ッ フ ァ に入 っ ています。コ モ ンおよびセグ
メ ン ト ド ラ イバーの電圧を変え る必要がある たびに、次の一組
のピ ク セル デー タ が、 メ モ リ バ ッ フ ァ か ら DMA を経由 し て
ポー ト デー タ レ ジ ス タ に移動 し ます。
8.4.3 UDB と LCD セグ メ ン ト 制御
UDB は、 グローバル LCD 制御信号および ク ロ ッ キングを生成
する よ う 設定 さ れます。 こ の一組の信号は、 一組の専用の LCD
グローバル配線チ ャ ネルを通 じ て各 LCD ピ ン ド ラ イバーに接
続 さ れます。 UDB は、 グローバル LCD 制御信号の生成に加え
て、 LCD デー タ の次のフ レームの転送を開始する ための DMA
要求も生成 し ます。
デル タ シグマ変調器 (CSD) を使用 し た容量セ ン シ ン グが使用
さ れています。セ ン シ ング電流をデジ タ ル コ ー ド に変換するデ
ル タ シグマ変調器にス イ ッ チ ト キ ャ パシ タ テ ク ニ ッ ク を使用
し た容量セ ン シ ングを備えています。
8.6 温度セ ンサー
ダ イ温度を使用 し て、 フ ラ ッ シ ュ書き込みのためのプ ログ ラ ミ
ング パラ メ ー タ ーを確定 し ます。 ダ イ温度は、 順方向にバイ ア
ス さ れた ト ラ ン ジ ス タ を用いた専用のセ ンサーを使用 し て測定
し ます。 温度セ ンサーは独自の補助 ADC を備えています。
8.7 DAC
CY8C32 デバイ スは 1 個の DAC を備えています。DAC は 8 ビ ッ
ト で、 電圧出力ま たは電流出力用に設定で き ま す。 DAC は、
CapSense、 電源制御お よび波形生成をサポー ト し ます。 DAC
の特長は以下の通 り です :
 255 ス テ ッ プ で調整可能な電圧または電流出力
 プ ログ ラ ム可能なス テ ッ プ サイ ズ ( 範囲選択 )
 ±25% のゲ イ ン誤差を補正可能な 8 ビ ッ ト の校正
 ソ ースおよびシ ン ク オプ シ ョ ン ( 電流出力時 )
 8Msps の変換速度 ( 電流出力時 )
 1Msps の変換速度 ( 電圧出力時 )
 単調性
 デー タ と ス ト ローブ入力は、CPU またはDMA によ っ て提供で
き ます。 または、 DSI から 直接ルーテ ィ ングする こ と も 可能
です。
 高電流用の低抵抗出力ピ ン
図 8-6. DAC のブ ロ ッ ク図
I source Range 1x , 8x , 64x
Reference Source
Scaler
Vout
R
Iout
3R
I sink Range 1x , 8x , 64x
文書番号 : 001-97327 Rev. *A
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8.7.1 電流 DAC
IDAC は、 0 ～ 31.875µA、 0 ～ 255µA および 0 ～ 2.04mA の範
囲で設定で き ます。 また、 ソ ース電流またはシ ン ク 電流の設定
も可能です。
8.7.2 電圧 DAC
VDAC では、電流 DAC 出力が抵抗を通 し て出力 さ れます。VDAC
には、0 ～ 1.02V および 0 ～ 4.08 V の 2 つの範囲が用意 さ れて
います。 電圧モー ド の場合、 DAC の出力に接続する負荷は純容
量性の ものでなければな り ません (VDAC の出力はバ ッ フ ァ さ
れません )。
9. プ ロ グ ラ ミ ン グ、 デバ ッ グ イ ン タ ー フ ェ ース、
リ ソ ース
Cortex-M3 には、 CPU と 緊密に統合 さ れた内部デバ ッ グ コ ン
ポーネ ン ト があ り 、 次のよ う な機能を提供 し ます :
 JTAG または SWD へのア ク セス
 ブ レー ク ポ イ ン ト および コ ー ド パ ッ チ実装のための FPB ブ
ロック
 ウ ォ ッ チポ イ ン ト 、 ト リ ガー リ ソ ースおよびシ ス テム プ ロ
フ ァ イ リ ング を実装する ための DWT ブ ロ ッ ク
 命令 ト レース用の ETM
 printf ス タ イルのデバ ッ グをサポー ト する ITM
PSoC デバイ スは、 ハー ド ウ ェ ア と フ ァ ームウ ェ アの両方につ
いて プ ログ ラ ミ ング、 テ ス ト 、 デバ ッ グおよび ト レースの幅広
いサポー ト を 備え て い ま す。 利用で き る イ ン タ ー フ ェ ー スは
JTAG、 SWD、 SWV および TRACEPORT です。 JTAG および
SWD は、 デバイ スのすべてのプ ロ グ ラ ミ ン グお よびデバ ッ グ
機能をサポー ト し ます。 JTAG は、 基板レ ベルのテ ス ト のため
の標準 JTAG スキ ャ ン チ ェ ーンおよび複数の JTAG デバイ ス と
1 つの JTAG 接続のチ ェ ーン も サポー ト し ます。 SWV および
TRACEPORT では DWT、ETM および ITM から の ト レース出力
が得られます。 TRACEPORT の方が高速ですが、 必要な ピ ン数
は多 く な り ます。SWV の方が低速ですが、使用する ピ ンは 1 本
のみです。
文書番号 : 001-97327 Rev. *A
PSoC® 5LP: CY8C52LP フ ァ ミ リ
デー タ シー ト
PSoC 5 プ ロ グ ラ ミ ン グの詳細に つ い て は、 PSoC 5 Device
Programming Specifications を ご参照 く だ さ い。
Cortex-M3 のデバ ッ グ と ト レースの機能によ っ て、 標準の量産
デバイ ス を使用 し た最終シ ス テムであ ら ゆる面から デバイ ス を
デバ ッ グ で き ま す。 専用の イ ン タ ー フ ェ ー ス、 デバ ッ ギ ン グ
ポ ッ ド 、 シ ミ ュ レー タ 、 あるいはエ ミ ュ レー タ は不要です。 デ
バ ッ グを完全にサポー ト する ために必要な も のは、 通常のプ ロ
グ ラ ミ ングに使 う 接続だけです。
PSoC Creator IDE ソ フ ト ウ ェ アは、PSoC デバイ スに対する完
全に統合 さ れたプ ログ ラ ミ ングおよびデバ ッ グのサポー ト を提
供 し ま す。 低 コ ス ト の MiniProg3 プ ロ グ ラ マ 兼デバ ッ ガは、
PSoC Creator IDE と と も に、PSoC デバイ スに対する完全な ロ
グ ラ ミ ングおよびデバ ッ グのサポー ト を提供する よ う 設計 さ れ
ています。 PSoC の JTAG、 SWD および SWV イ ン タ ー フ ェ ー
スは、 業界標準のサー ド パーテ ィ 製ツール と 完全互換にな っ て
います。
Cortex-M3 のすべてのデバ ッ グ と ト レースのモ ジ ュ ールは、 デ
フ ォル ト で無効にな っ てお り 、 フ ァ ームウ ェ ア でのみイ ネーブ
ルにする こ と がで き ます。 こ れら のモ ジ ュ ールが有効にな っ て
いない場合に再度有効にする唯一の方法は、 デバイ ス全体の消
去 と フ ラ ッ シ ュ保護のク リ ア を実行 し 、 モ ジ ュ ールを有効にす
る新 し い フ ァ ームウ ェ ア でデバイ ス を プ ログ ラ ム し 直す こ と で
す。 デバ ッ グ と ト レースの機能の無効化、 堅牢な フ ラ ッ シ ュ保
護およびアナログ と デジ タ ルのカ ス タ ム機能を PSoC デバイ ス
内部に隠す こ と に よ っ て、 複数チ ッ プ ア プ リ ケーシ ョ ンの ソ
リ ュ ーシ ョ ン では不可能な レ ベルのセキ ュ リ テ ィ を実現で き ま
す。 さ ら に、 悪意を持っ てデバイ ス を再プ ログ ラ ムする こ と に
よ る フ ィ ッ シ ン グ攻撃が懸念 さ れ る ア プ リ ケー シ ョ ン につい
て、すべてのデバイ ス イ ン タ ー フ ェ ース を恒久的に無効にする
こ と ( デバイ ス セキ ュ リ テ ィ ) が可能です。 イ ン タ ー フ ェ ース
の恒久的な無効化は、 後で設計者がデバイ スにア ク セスで き な
く な る ため、 ほ と んどのア プ リ ケーシ ョ ン にお勧め し ません。
デバイ ス セキ ュ リ テ ィ が有効にな っ てい る場合、すべてのプ ロ
グ ラ ミ ング、 デバ ッ グおよびテ ス ト のイ ン タ ー フ ェ ースが無効
に な る た め、 デバ イ ス セ キ ュ リ テ ィ が有効に な っ た 状態の
PSoC は、 不具合解析のために返送する こ と がで き ません。
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PSoC® 5LP: CY8C52LP フ ァ ミ リ
デー タ シー ト
9.1 JTAG イ ン タ ー フ ェ ース
IEEE 1149.1 準拠の JTAG イ ン タ ー フ ェ ースが、4 本または 5 本
のピ ン (nTRST ピ ンはオプ シ ョ ン ) に出ています。 JTAG で可
能な最高 ク ロ ッ ク周波数は最大で 12MHz または 8 ビ ッ ト と 16
ビ ッ ト 転送時は CPU ク ロ ッ ク周波数の 1/3、 32 ビ ッ ト 転送時
は CPU ク ロ ッ ク 周波数の 1/5 の う ち、最も 低い周波数です。新
し いデバイ スの JTAG ピ ンはデ フ ォル ト で有効にな っ ています
が、 JTAG イ ン タ ー フ ェ ース を無効に し 、 その代わ り に こ れら
のピ ン を汎用 I/O (GPIO) と し て使用する こ と がで き ます。JTAG
イ ン タ ー フ ェ ースは、 フ ラ ッ シ ュ メ モ リ のプ ログ ラ ミ ング、 デ
バ ッ グ、 I/O スキ ャ ン チ ェ ーンおよび JTAG デバイ ス チ ェ ーン
に使用 し ます。
図 9-1. PSoC 5LP と プ ログ ラ マ間の JTAG イ ン タ ー フ ェ ース接続
VDD
Host Programmer
PSoC 5
VDD
VDDD, VDDA, VDDIO0, VDDIO1, VDDIO2, VDDIO3 1, 2, 3, 4
TCK
TCK (P1[1]
TMS 5
TMS (P1[0]) 5
TDO
TDI (P1[4])
TDI
TDO (P1[3])
nTRST (P1[5]) 6
nTRST 6
XRES
XRES 4
GND
VSSD, VSSA
GND
1
The voltage levels of Host Programmer and the PSoC 5 voltage domains involved in Programming should be same.
The Port 1 JTAG pins and XRES pin are powered by VDDIO1. So, VDDIO1 of PSoC 5 should be at same
voltage level as host VDD. Rest of PSoC 5 voltage domains ( VDDD, VDDA, VDDIO0, VDDIO2, VDDIO3) need not be at the same
voltage level as host Programmer.
2
Vdda must be greater than or equal to all other power supplies (Vddd, Vddio’s) in PSoC 5.
3
For Power cycle mode Programming, XRES pin is not required. But the Host programmer must have
the capability to toggle power (Vddd, Vdda, All Vddio’s) to PSoC 5. This may typically require external
interface circuitry to toggle power which will depend on the programming setup. The power supplies can
be brought up in any sequence, however, once stable, VDDA must be greater than or equal to all other
supplies.
4
For JTAG Programming, Device reset can also be done without connecting to the XRES pin or Power cycle mode by
using the TMS,TCK,TDI, TDO pins of PSoC 5, and writing to a specific register. But this requires that the DPS setting
in NVL is not equal to “Debug Ports Disabled”.
5
By default, PSoC 5 is configured for 4-wire JTAG mode unless user changes the DPS setting. So the TMS pin is
unidirectional. But if the DPS setting is changed to non-JTAG mode, the TMS pin in JTAG is bi-directional as the SWD
Protocol has to be used for acquiring the PSoC 5 device initially. After switching from SWD to JTAG mode, the TMS
pin will be uni-directional. In such a case, unidirectional buffer should not be used on TMS line.
6
nTRST JTAG pin (P1[5]) cannot be used to reset the JTAG TAP controlller during first time programming of PSoC 5
as the default setting is 4-wire JTAG (nTRST disabled). Use the TMS, TCK pins to do a reset of JTAG TAP controller.
文書番号 : 001-97327 Rev. *A
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PSoC® 5LP: CY8C52LP フ ァ ミ リ
デー タ シー ト
9.2 SWD イ ン タ ー フ ェ ース
SWD イ ン タ ー フ ェ ースは、 JTAG イ ン タ ー フ ェ ースの代替 と
し て好まれます。 JTAG では 4 本または 5 本のピ ンが必要であ
るのに対 し 、 SWD では 2 本のピ ンのみを必要 と し ます。 SWD
は、 JTAG のすべての同 じ 速度のプ ログ ラ ミ ングおよびデバ ッ
グ機能を提供 し ます。 SWD では、 スキ ャ ン チ ェ ーン またはデ
バイ ス チ ェ ーンへのア ク セスは用意 さ れていません。 SWD ク
ロ ッ ク周波数は、 最大で CPU ク ロ ッ ク 周波数の 1/3 ま で可能
です。
SWD では、 JTAG ピ ン (TMS と TCK) または USBIO の D+ と
D- ピ ンのど ち らか、 2 本のピ ン を使用 し ます。 USBIO ピ ンは
USB ソ リ ュ ーシ ョ ンのイ ン シス テム プ ログ ラ ミ ングに役立ち
ます。 USBIO ピ ン を使用 し ない場合は、 独立 し たプ ロ グ ラ ミ
ング コ ネ ク タ が必要にな り ます。 1 本のピ ン をデー タ ク ロ ッ
ク に使用 し 、 も う 1 本をデー タ の入出力に使用 し ます。
SWD は、 一度に 1 組のみのピ ンにおいて有効にで き ます。 こ
れは、 リ セ ッ ト 後 8µs ( キー ウ ィ ン ド ウ ) 以内に、 そのピ ンの
組 (JTAG または USB) があ らか じ め定め られた 1s と 0s の開通
シーケ ン ス を受信 し た場合にのみ発生 し ま す。 NVL ラ ッ チが
SWD に設定 さ れている場合 ( 節 5.5 を ご参照 く だ さ い )、 こ の
シーケ ン スはJTAGピ ンのペアに適用 さ れる必要はあ り ません。
開通シーケ ン スは、 常に USB ピ ンのペアに適用 さ れる必要が
あ り ます。
SWD は、 フ ラ ッ シ ュ メ モ リ のデバ ッ グまたはプ ログ ラ ミ ング
に使用 し ます。
SWD イ ン タ ー フ ェ ースは、 JTAG イ ン タ ー フ ェ ースから有効
にする こ と がで き、 あるいは無効に し て、 そのピ ン を GPIO と
し て使用で き ます。 SWD イ ン タ ー フ ェ ースは、 JTAG と は異
な り 、 常にキー ウ ィ ン ド ウ中に任意のデバイ ス上で再取得で
き ます。 その後、 必要に応 じ て JTAG イ ン タ ー フ ェ ース を再度
有効にする ために使用で き ます。 SWD または JTAG のピ ン を
標準 GPIO と し て使用する場合、 GPIO の機能および PCB 回
路が SWD または JTAG の使用 と 干渉 し ない こ と を確認 し て く
だ さ い。
図 9-2. PSoC 5LP と プ ログ ラ マ間の SWD イ ン タ ー フ ェ ース接続
VDD
Host Programmer
VDDD, VDDA, VDDIO0, VDDIO1, VDDIO2, VDDIO3 1, 2, 3
VDD
SWDCK
SWDCK (P1[1] or P15[7])
SWDIO
SWDIO (P1[0] or P15[6])
XRES 3
XRES
GND
PSoC 5
GND
VSSD, VSSA
1
The voltage levels of the Host Programmer and the PSoC 5 voltage domains involved in
programming should be the same. The XRES pin is powered by VDDIO1. The USB SWD
pins are powered by VDDD. So for Programming using the USB SWD pins with XRES pin, the VDDD, VDDIO1 of PSoC 5 should be at the same voltage level as Host VDD. Rest of PSoC 5 voltage domains
( VDDA, VDDIO0, VDDIO2, VDDIO3) need not be at the same voltage level as host Programmer. The Port 1 SWD
pins are powered by VDDIO1. So VDDIO1 of PSoC 5 should be at same voltage level as host VDD for
Port 1 SWD programming. Rest of PSoC 5 voltage domains ( VDDD, VDDA, VDDIO0, VDDIO2, VDDIO3) need not
be at the same voltage level as host Programmer.
2
Vdda must be greater than or equal to all other power supplies (Vddd, Vddio’s) in PSoC 5.
3
For Power cycle mode Programming, XRES pin is not required. But the Host programmer must have
the capability to toggle power (Vddd, Vdda, All Vddio’s) to PSoC 5. This may typically require
external interface circuitry to toggle power which will depend on the programming setup. The power
supplies can be brought up in any sequence, however, once stable, VDDA must be greater than or
equal to all other supplies.
文書番号 : 001-97327 Rev. *A
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PSoC® 5LP: CY8C52LP フ ァ ミ リ
デー タ シー ト
9.3 デバ ッ グ機能
9.6 プ ロ グ ラ ミ ン グ機能
CY8C52LP は、 以下のデバ ッ グ機能をサポー ト し ます :
JTAG および SWD イ ン タ ー フ ェ ースでは、 完全な プ ログ ラ ミ
ング サポー ト が提供 さ れます。 デバイ ス全体を消去、 プ ログ ラ
ムおよび検証する こ と がで き ます。 設計者は、 フ ラ ッ シ ュ保護
レ ベルを上げる こ と で フ ァ ームウ ェ アIP を保護する こ と がで き
ます。 フ ラ ッ シ ュ保護は、 デバイ ス を完全消去 し た後にのみ リ
セ ッ ト で き ます。 ブ ロ ッ ク セキ ュ リ テ ィ の設定で許容 さ れる場
合、 個別のフ ラ ッ シ ュ ブ ロ ッ ク を消去、 プ ログ ラ ムおよび検証
する こ と がで き ます。
 CPU の停止およびシ ングルス テ ッ プ
 CPU およびペ リ フ ェ ラルのレ ジ ス タ お よび RAM ア ド レ スの
表示 と 変更
 6 個のプ ログ ラ ム ア ド レ ス ブ レー ク ポ イ ン ト お よび 2 個の リ
テ ラル ア ク セス ブ レー ク ポ イ ン ト
 CPU に対するデー タ ウ ォ ッ チポ イ ン ト イ ベン ト
 フ ラ ッ シ ュから SRAM へのパ ッ チ と 再マ ッ プの命令
 CPU の全速度でのデバ ッ ギング
 PSoC Creator と MiniProg3 プ ログ ラ マおよびデバ ッ ガに対応
 CY8C52LPは、標準JTAG プ ログ ラ ミ ングおよびデバ ッ ギング
イ ン タ ー フ ェ ース を備え てい る ため、 他の広 く 使用 さ れている
サー ド パーテ ィ 製ツール ( た と えば、ARM / Keil) に対応 し ます。
9.4 ト レ ースの特長
次の ト レース機能がサポー ト さ れています :
 命令 ト レース
 デー タ ア ド レ ス、 ア ド レ ス範囲、 またはデー タ 値へのア ク セ
ス時のデー タ ウ ォ ッ チポ イ ン ト
 デー タ ウ ォ ッ チポ イ ン ト での ト レース ト リ ガー
 デバ ッ グ例外 ト リ ガー
 コ ー ド プ ロ フ ァ イ リ ング
 ク ロ ッ ク サイ クル数、 フ ォ ール ド さ れた命令数、 ロー ド ／書き
込み操作の数、 ス リ ープ サイ クル数、 命令あた り のサイ ク ル
数、 割込みによ る オーバーヘ ッ ド を測定する カ ウン タ ー
 割込みイ ベン ト の ト レース
 ソ フ ト ウ ェ ア イ ベン ト 監視、 「printf」 形式のデバ ッ グ
9.5 SWVイ ン タ ー フ ェ ースお よびTRACEPORTイ ン タ ー
フ ェ ース
SWV イ ン タ ー フ ェ ースおよび TRACEPORT イ ン タ ー フ ェ ース
は、 サイ プ レ スの MiniProg3 または外部の ト レース ポー ト ア
ナ ラ イザを介 し て ト レ ース デー タ をデバ ッ グ ホス ト に提供 し
ます。 大量の ト レース ス ト リ ームを高速転送する ために、 5 ピ
ンの TRACEPORT が使用 さ れています。ピ ンが 1 本のみの SWV
モー ド は、 ト レース ピ ンの数を最小にする ために使用 し ます。
SWV は、 JTAG ピ ン と 共有 さ れます。 デバ ッ グ と ト レース を同
時 に 進 め る 場 合 は、 表 9-1 に 示 す よ う に、 SWV ま た は
TRACEPORT で SWD を使用するか、TRACEPORT で JTAG を
使用 し ます。
表 9-1. デバ ッ グのコ ン フ ィ ギ ュ レーシ ョ ン
デバ ッ グおよび ト レースの
コ ン フ ィ ギ ュ レーシ ョ ン
すべてのデバ ッ グおよび配線が無効
JTAG
SWD
SWV
TRACEPORT
JTAG + TRACEPORT
SWD + SWV
SWD + TRACEPORT
文書番号 : 001-97327 Rev. *A
使用する GPIO ピ ン
0
4 または 5
2
1
5
9 または 10
3
7
9.7 デバイ ス セキ ュ リ テ ィ
PSoC 5LP は、 デバイ ス セキ ュ リ テ ィ と 呼ばれる高度なセキ ュ
リ テ ィ 機能も 備えています。 こ れは、 すべてのテ ス ト 、 プ ログ
ラ ミ ン グお よ びデバ ッ グ ポー ト を恒久的に無効にす る こ と に
よ り 、 ア プ リ ケーシ ョ ン を外部ア ク セスから 保護 し ます。 デバ
イ ス セキ ュ リ テ ィ は、 ラ イ ト ワン ス ラ ッ チ (WOL) に 32 ビ ッ
ト キー (0x50536F43) を プ ログ ラ ミ ングする こ と によ っ てア ク
テ ィ ブ化 さ れます。
ラ イ ト ワン ス ラ ッ チは、不揮発性ラ ッ チ (NVL) の一種です。セ
ル自体が NVL で、その周 り に追加のロ ジ ッ ク がラ ッ プ さ れてい
ます。 各 WOL 素子は 4 バイ ト (32 ビ ッ ト ) のデー タ を格納 し
ます。ラ ッ パーは、ビ ッ ト の大部分 (32 分の 28) が所定のパ タ ー
ン (0x50536F43) と 一致する場合は 「1」、そ う でない場合は 「0」
を出力 し ます。 出力が 1 の場合、 ラ イ ト ワン ス NVL ラ ッ チは、
デバ イ スのデバ ッ グお よ びテ ス ト モー ド を ロ ッ ク ア ウ ト す る
と 同時に、 ラ ッ チの内容の消去または変更を恒久的に遮断 し ま
す。 必ず し も すべてのビ ッ ト が一致する必要がないため、 1 個
( または数個 ) のビ ッ ト 誤 り によ っ て WOL 出力がデアサー ト さ
れる こ と はあ り ません。 ウ ェ ハ加工後の NVL ビ ッ ト の状態は
ま っ た く 不規則で、 1 または 0 への偏 り はあ り ません。
WOL は、 正 し い 32 ビ ッ ト キー (0x50536F43) を NVL の揮発
性 メ モ リ に読み込み、 NVL の不揮発性セルにプ ロ グ ラ ム し 、 デ
バイ ス を リ セ ッ ト し た後にのみデバイ ス を ロ ッ ク し ます。WOL
の出力は、 リ セ ッ ト 時にのみサン プ リ ング さ れ、 ア ク セス を無
効にする ために使用 さ れます。 こ れによ り 、 内部 メ モ リ の内容
の読み出 し 、 消去、 または変更を防止 し ます。
ユーザーが WOL にキーを書き込んで外部ア ク セス を ロ ッ ク ア
ウ ト で き るのは、 フ ラ ッ シ ュ保護がセ ッ ト さ れていない場合の
みです (18 ページの 「フ ラ ッ シ ュのセキ ュ リ テ ィ 」 を ご参照 く
だ さ い )。 ただ し 、 WOL に値を セ ッ ト し た後 も、 デバイ ス を リ
セ ッ ト す る ま では引き続 き デバ イ スへのア ク セ スが可能です。
し たがっ て、 ユーザーは WOL にキーを書き込み、 フ ラ ッ シ ュ
保護デー タ を プ ログ ラ ム し 、 デバイ ス を リ セ ッ ト する こ と によ
り 、 デバイ ス を ロ ッ ク する こ と がで き ます。
WOL の設定に よ っ て保護 さ れたデバイ スは、 サイ プ レ スは不
具合解析が行えないため、 お客様から の RMA に対応で き ませ
ん。 保護 さ れたデバイ スは、 シ リ アル ワ イヤ デバ ッ グ (SWD)
ポー ト から WOL を読み出す こ と によ っ て電気的に特定する こ
と がで き ます。 ユーザーが WOL にキーを書き込んで外部ア ク
セス を ロ ッ ク アウ ト で き るのは、 フ ラ ッ シ ュ保護がセ ッ ト さ れ
ていない場合のみです。 PSoC のセキ ュ リ テ ィ 機能の詳 し い活
用方法については、 PSoC 5 TRM を ご覧 く だ さ い。
免責条項
サイ プ レ スのデバイ スの フ ラ ッ シ ュ コ ー ド 保護機能について、
以下の点にご注意 く だ さ い。
サイ プ レ ス製品は、該当する特定のサイ プ レ ス デー タ シー ト に
記載 さ れている仕様を満た し ます。 サイ プ レ スは、 市販 さ れて
いる同様の製品フ ァ ミ リ において、 製品フ ァ ミ リ が、 使用方法
にかかわら ず最高水準の安全性を有する と 考えています。 サイ
プ レ スの知 り 得ない方法がコ ー ド 保護機能を侵害する可能性が
あるかも 知れません。 サイ プ レ スの知る限 り 、 そのよ う な方法
はすべて不正で、 かつ違法 と 考え ら れます。 サイ プ レ ス または
その他の半導体 メ ー カ のいずれ も、 自社の コ ー ド のセ キ ュ リ
テ ィ を保証する こ と はで き ません。 コ ー ド の保護は、 サイ プ レ
スが製品の 「解読不能」 を保証 し ている こ と を意味する も ので
はあ り ません。
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サイ プ レ スには、 自社 コ ー ド の完全性に関心があるユーザー と
協力する意思があ り ます。 コ ー ド の保護は絶えず進化 し てお り
ます。 サイ プ レ スは当社製品の コ ー ド 保護機能の継続的改善に
努めています。
9.8 CSP パ ッ ケージ ブー ト ローダ
工場出荷時に イ ン ス ト ール さ れたブー ト ローダ プ ロ グ ラ ムは、
CSP パ ッ ケージ を備えたすべてのデバイ スに搭載 さ れます。 こ
のブー ト ローダは PSoC Creator 3.0 のブー ト ロー ド 可能な プ ロ
ジ ェ ク ト フ ァ イル と 互換性があ り 、 次の特長があ り ます :
 I2C ベース
 SCLK と SDAT は、 それぞれ P1[6] と P1[7] で使用可能
 外部プルア ッ プ抵抗が必要
 I2C ス レーブ、 ア ド レ ス 4、 デー タ 転送速度 = 100kbps
 シ ングル ア プ リ ケーシ ョ ン
 ブー ト ロー ド コ マ ン ド のために 2 秒待ち
 他のブー ト ローダーのオプ シ ョ ンは PSoC Creator 3.0 のブー
ト ローダ コ ンポーネ ン ト のデ フ ォル ト で設定 さ れる
 フ ラ ッ シ ュの下位 9KB を占有
このブー ト ローダーの詳細については、次のサイ プ レ ス ア プ リ
ケーシ ョ ン ノ ー ト を ご参照 く だ さ い :
 AN73854、PSoC 3 and PSoC 5 LP Introduction to Bootloaders
 AN60317、 PSoC 3 and PSoC 5 LP I2C Bootloader
PSoC Creator のブー ト ロー ド 可能な プ ロ ジ ェ ク ト は、タ ーゲ ッ
ト デバ イ ス と し て構成 さ れ る ブ ー ト ロ ー ダ プ ロ ジ ェ ク ト の
.hex と .elf フ ァ イル と 関係 し なけれなければな ら ないため、 ご
注意 く だ さ い。 ブー ト ローダの .hex と .elf フ ァ イルについては
「www.cypress.com/go/PSoC5LPdatasheet」 を ご覧 く だ さ い。
工場出荷時に イ ン ス ト ール さ れたブー ト ローダは JTAG または
SWD プ ログ ラ ミ ングで上書き で き ます。
PSoC® 5LP: CY8C52LP フ ァ ミ リ
デー タ シー ト
る ビル ド プ ロ セスの詳細、 PSoC Creator を用いた ソ ース制御
の使い方、 その他が記載 さ れています。
コ ンポーネ ン ト デー タ シー ト : PSoC の柔軟性によ っ て、 デバ
イ スが量産に入っ てから 長い期間の後で も 新 し いペ リ フ ェ ラル
( コ ンポーネ ン ト ) を作成する こ と がで き ます。コ ンポーネ ン ト
デー タ シー ト には、 特定のコ ンポーネ ン ト の選択および使用に
必要な情報が、 機能説明、 API ド キ ュ メ ン ト 、 サン プル コ ー ド 、
AC/DC 仕様を含んですべて記載 さ れています。
ア プ リ ケーシ ョ ン ノ ー ト : PSoCア プ リ ケーシ ョ ン ノ ー ト には、
PSoC の特定のア プ リ ケーシ ョ ンについて詳細な説明が記載 さ
れています。例 と し て、ブ ラ シ レ ス DC モー タ の制御やオン チ ッ
プ フ ィ ル タ リ ングがあ り ます。 ア プ リ ケーシ ョ ン ノ ー ト には、
多 く の場合、 ア プ リ ケーシ ョ ン ノ ー ト の ド キ ュ メ ン ト に加えて
サン プル プ ロ ジ ェ ク ト が含まれています。
テ ク ニ カル リ フ ァ レ ン ス マニ ュ アル : PSoC Creator では、 周
辺デバイ ス を回路図上に ド ラ ッ グする だけで簡単に PSoC を使
用 し たデザイ ンが可能ですが、 PSoC デバイ スについて詳細な
内容 が必要な場合は、 ユーザーの手引 き 書 と し て 「Technical
Reference Manual (TRM)」 を ご使用 く だ さ い。
注 : Cortex-M3 CPU に関する詳細な ド キ ュ メ ン ト については、
「www.arm.com」 にア ク セス し て く だ さ い。
10.2 オ ン ラ イ ン
印刷 さ れた資料のほかに、 サイ プ レ ス PSoC フ ォ ー ラ ムによ っ
て 24 時間 365 日、 世界中の他の PSoC ユーザーや PSoC の専
門家 と 連絡を と れます。
10.3 ツール
業界標準のコ ア、 プ ログ ラ ミ ングおよびデバ ッ ギング イ ン タ ー
フ ェ ース を備えた CY8C52LP フ ァ ミ リ は、 開発ツール エ コ シ
ス テムの一部です。 革新的で使いやすい PSoC Creator IDE、 サ
ポー ト さ れるサー ド パー テ ィ の コ ンパ イ ラ、 プ ロ グ ラ マ、 デ
バ ッ ガおよび開発キ ッ ト の最新情報については、 サイ プ レ スの
ウ ェ ブサイ ト 「www.cypress.com/go/psoccreator」 を ご覧 く だ
さ い。
10. 開発サポー ト
CY8C52LP フ ァ ミ リ には、 ユーザーの開発プ ロ セス を支援す
る豊富な ド キ ュ メ ン ト 、 開発ツールおよびオ ン ラ イ ン リ ソ ー
スが用意 さ れています。 詳細については、
「psoc.cypress.com/getting-started」 を ご覧 く だ さ い。
10.1 ド キ ュ メ ン ト
ド キ ュ メ ン ト 一式が CY8C52LP フ ァ ミ リ をサポー ト し 、 ユー
ザーは、疑問点に対する答え を素早 く 見つける こ と がで き ます。
重要な資料の幾つかは、 本節に リ ス ト ア ッ プ さ れています。
ソ フ ト ウ ェ ア ユーザー ガ イ ド : PSoC Creator の操作方法の手
引書。 ソ フ ト ウ ェ ア ユーザー ガ イ ド には、 PSoC Creator によ
文書番号 : 001-97327 Rev. *A
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PSoC® 5LP: CY8C52LP フ ァ ミ リ
デー タ シー ト
11. 電気的仕様
特記 さ れていない限 り 、 仕様は –40°C  TA  85°C および TJ  100°C で有効です。 仕様は注記 し た場合を除いて、 1.71V ～ 5.5V に
おいて有効です。 PSoC の UDB およびアナログ ブ ロ ッ ク は他に類のない柔軟性を備えている ため、 多 く の機能を PSoC Creator の
コ ンポーネ ン ト の中で実現で き ます。 それぞれの機能の完全な AC/DC 仕様についてはコ ンポーネ ン ト デー タ シー ト を ご覧 く だ さ
い。 PSoC Creator コ ンポーネ ン ト の詳細については、 38 ページの 「ペ リ フ ェ ラルの例」 を ご参照 く だ さ い。
11.1 絶対最大定格
表 11-1. 絶対最大定格の DC 仕様 [13]
パラ メ ー タ ー
説明
VDDA
VSSA を基準 と し たアナロ グ電源電圧
VDDD
VSSD を基準 と し たデジ タ ル電源電圧
VDDIO
条件
VSSD を基準 と し た I/O 電源電圧
Min
Typ
Max
–0.5
–
6
単位
V
–0.5
–
6
V
–0.5
–
6
V
VCCA
アナログ コ ア電圧の直接入力
–0.5
–
1.95
V
VCCD
直接デジ タ ル コ ア電圧入力
–0.5
–
1.95
V
VSSA
アナログ グ ラ ン ド 電圧
VSSD – 0.5
–
VSSD + 0.5
V
VGPIO[14]
GPIO への DC 入力電圧
VDDA によ っ て供給 さ れ、 内部
で ピ ンへ配線 さ れた信号を含む
VSSD – 0.5
–
VDDIO + 0.5
V
VSIO
SIO への DC 入力電圧
出力が無効
VSSD – 0.5
–
7
V
出力が有効
VSSD – 0.5
–
6
V
VIND
ブース ト コ ンバー タ ー入力の電圧
0.5
–
5.5
V
VSSD – 0.5
–
5.5
V
–
–
100
mA
VBAT
ブース ト コ ンバー タ ー電源
IVDDIO
VDDIO 電源ピ ン毎の電流
IGPIO
GPIO 電流
–30
–
41
mA
ISIO
SIO 電流
–49
–
28
mA
IUSBIO
USBIO 電流
–56
–
59
mA
LU
ラ ッ チア ッ プ電流 [15]
–140
–
140
mA
ESDHBM
静電気放電電圧
人体モデル
2000
–
–
V
ESDCDM
静電気放電電圧
荷電デバイ ス モデル
500
–
–
V
注:
13. 表 11-1 に記載 さ れてい る絶対最大条件を超え て使用する と 、 デバイ スに恒久的なダ メ ージ を与え る可能性があ り ます。 長時間にわた っ て絶対最大条件下に置 く
と 、 デバイ スの信頼性に影響を与え る可能性があ り ます。 最大保管温度は JEDEC 標準 「JESD22-A103、 High Temperature Storage Life」 に準拠 し た 150°C で
す。 絶対最大条件以内で使用 し ている場合で も 、 標準的な動作条件を超え る と 、 デバイ スが仕様に従 っ て動作 し ない可能性があ り ます。
14. VDDIO 電源電圧は、 その供給先であ る GPIO ピ ンの最大電圧よ り 高い必要があ り ます。 GPIO ピ ン での最大電圧 £ VDDIO £ VDDA。
15. JEDEC 仕様 EIA/JESD78 IC ラ ッ チア ッ プ試験を満た し てい る、 または超えています。
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デー タ シー ト
11.2 デバイ ス レ ベルの仕様
特記 さ れていない限 り 、 仕様は –40°C  TA  85°C および TJ  100°C で有効です。 仕様は注記 し た場合を除いて、 1.71V ～ 5.5V
において有効です。 特記 さ れていない限 り 、 すべての図 と グ ラ フ は標準値を示 し ます。
11.2.1 デバイ ス レ ベルの仕様
表 11-2. DC 仕様
パラ メ ー タ ー
説明
VDDA
アナ ログ電源電圧であ り 、
アナ ログ コ ア レギ ュ レー タ への入力
VDDA
アナ ログ電源電圧
( アナ ログ レギ ュ レー タ がバイパス さ れる )
条件
Min
Typ
Max
アナ ログ コ ア レギ ュ レー タ が有効
1.8
–
5.5
単位
V
アナ ログ コ ア レギ ュ レー タ が無効
1.71
1.8
1.89
V
1.8
–
–
–
VDDA + 0.1[18]
1.71
1.8
1.89
1.71
–
VDDA[16]
–
–
VDDA + 0.1[18]
VDDA[16]
VDDD
VSSD を基準 と し たデジ タ ル電源電圧
デジ タ ル コ ア レギ ュ レー タ が有効
VDDD
デジ タ ル電源電圧
( デジ タ ル レギ ュ レー タ がバイパス さ れる )
デジ タ ル コ ア レギ ュ レー タ が無効
VDDIO[17]
VSSIO を基準 と し た I/O 電源電圧
VCCA
アナ ログ コ ア電圧の直接入力
( アナ ログ レギ ュ レー タ がバイパス さ れる )
アナ ログ コ ア レギ ュ レー タ が無効
1.71
1.8
1.89
V
VCCD
直接デジ タ ル コ ア電圧入力
( デジ タ ル レギ ュ レー タ をバイパス )
デジ タ ル コ ア レギ ュ レー タ が無効
1.71
1.8
1.89
V
–
1.9
3.8
mA
–
1.9
3.8
ア ク テ ィ ブ モー ド
IDD[19]
デジ タ ル電流 と アナログ電流の合計 (IDDD + IDDA) 。 VDDX = 2.7V ～
5.5V ； T = –40°C
[20]
I/O 用の IDDIOX が含まれていない。 IMO が有効で、 FCPU = 3MHz
T = 25°C
バス ク ロ ッ ク と CPU ク ロ ッ ク が有効。 CPU がフ
T = 85°C
ラ ッ シ ュから複雑な プ ログ ラ ムを実行
VDDX = 2.7V ～ 5.5V ； T = –40°C
FCPU = 6MHz
T = 25°C
–
2
3.8
–
3.1
5
–
3.1
5
T = 85°C
–
3.2
5
5.5V ； T = –40°C
VDDX = 2.7V ～[20]
FCPU = 12MHz
T = 25°C
–
5.4
7
–
5.4
7
T = 85°C
–
5.6
7
5.5V ； T = –40°C
VDDX = 2.7V ～[20]
FCPU = 24MHz
T = 25°C
–
8.9
10.5
–
8.9
10.5
T = 85°C
–
9.1
10.5
5.5V ； T = –40°C
VDDX = 2.7V ～[20]
FCPU = 48MHz
T = 25°C
–
15.5
17
–
15.4
17
T = 85°C
–
15.7
17
VDDX = 2.7V ～ 5.5V ； T = –40°C
FCPU = 62MHz
T = 25°C
–
18
19.5
–
18
19.5
T = 85°C
–
18.5
19.5
VDDX = 2.7V ～ 5.5V ； T = –40°C
FCPU = 74MHz
T = 25°C
–
26.5
30
–
26.5
30
T = 85°C
–
27
30
VDDX = 2.7V ～ 5.5V ； T = –40°C
FCPU = 80MHz、IMO = T = 25°C
3MHz (PLL と 併用 )
T = 85°C
–
22
25.5
–
22
25.5
–
22.5
25.5
V
V
V
注:
16. 電源は、 任意の順番で供給で き ますが、 一旦すべてが安定する と 、 VDDA が他のすべての電源電圧以上で なければな り ません。
17. VDDIO 電源電圧は、 その供給先であ る GPIO ピ ンの最大電圧よ り 高い必要があ り ます。 GPIO ピ ン での最大電圧  VDDIO  VDDA。
18. 設計で保証 さ れ、 出荷試験は さ れていません。
19. プ ロ グ ラ ム さ れた論理ブ ロ ッ ク だけで実装 さ れる追加ペ リ フ ェ ラ ルの消費電流は、 統合開発環境であ る PSoC Creator での各デー タ シー ト に記載 さ れています。 総
電流を予測する には、 デバイ ス デー タ シー ト お よび コ ンポーネ ン ト デー タ シー ト で特定のシ ス テムにおけ る ペ リ フ ェ ラ ルの消費電流を調べ、 特定の周波数での
CPU 電流に加算 し て く だ さ い。
20. デバイ スの特性評価に基づ く 値 ( 出荷試験 さ れていません )。
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デー タ シー ト
表 11-2. DC 仕様 ( 続き )
パラ メ ー タ ー
IDD[21]
ス リ ープ モー ド
説明
条件
Min
Typ
Max
単位
µA
[22]
CPU = オ フ
RTC = オ ン (ECO32K がオ ン で、 低消費電力モー ド
にあ る )
ス リ ープ タ イ マー = オ ン (ILO がオ ン で、1kHz で動
作 )[23]
WDT = オ フ
I2 C ウ ェ イ ク ア ッ プ = オ フ
コ ンパレー タ = オ フ
POR = オ ン
ブース ト = オ フ
SIO ピ ンがシ ングルエ ン ド 入力、 非安定化出力モー
ド にある
VDD = VDDIO =
4.5 ～ 5.5V
VDD = VDDIO =
2.7 ～ 3.6V
VDD = VDDIO =
1.71 ～ 1.95V
VDD = VDDIO =
コ ンパレー タ = オ ン
2.7V ～ 3.6V[24]
CPU = オ フ
RTC = オ フ
ス リ ープ タ イ マー = オ フ
WDT = オ フ
I2C ウ ェ イ ク ア ッ プ = オ フ
POR = オ ン
ブース ト = オ フ
SIO ピ ンがシ ングルエ ン ド 入力、 非安定化出力モー
ド にある
VDD = VDDIO =
I2C ウ ェ イ ク ア ッ プ = オ ン
CPU = オ フ
2.7 ～ 3.6V[24]
RTC = オ フ
ス リ ープ タ イ マー = オ フ
WDT = オ フ
コ ンパレー タ = オ フ
POR = オ ン
ブース ト = オ フ
SIO ピ ンがシ ングルエ ン ド 入力、 非安定化出力モー
ド にある
T = –40°C
–
1.9
3.1
T = 25°C
–
2.4
3.6
T = 85°C
–
5
16
T = –40°C
–
1.7
3.1
T = 25°C
–
2
3.6
T = 85°C
–
4.2
16
T = –40°C
–
1.6
3.1
T = 25°C
–
1.9
3.6
T = 85°C
–
4.2
16
T = 25°C
–
3
4.2
µA
T = 25°C
–
1.7
3.6
µA
µA
ハイバネー ト モー ド
VDD = VDDIO =
4.5 ～ 5.5V
ハイバネー ト モー ド 電流
レギ ュ レー タ および発振器はすべてオ フ
VDD = VDDIO =
デー タ が SRAM に保持 さ れたま ま
2.7 ～ 3.6V
GPIO 割込みがア ク テ ィ ブ
ブース ト = オ フ
SIO ピ ンがシ ングルエ ン ド 入力、 非安定化出力モー
VDD = VDDIO =
ド にある
1.71 ～ 1.95V
T = –40°C
–
0.2
2
T = 25°C
–
0.24
2
T = 85°C
–
2.6
15
T = –40°C
–
0.11
2
T = 25°C
–
0.3
2
T = 85°C
–
2
15
T = –40°C
–
0.9
2
T = 25°C
–
0.11
2
T = 85°C
IDDAR[24]
デバイ スの リ セ ッ ト 中のアナ ログ消費電流
IDDDR[24]
デバイ スの リ セ ッ ト 中のデジ タ ル消費電流
IDD_PROG[24]
デバイ スのプ ログ ラ ミ ング中の消費電流。 デジ タ ル
電流、アナログ電流 と I/O 電流の合計 : IDDD + IDDA +
IDDIOX
–
1.8
15
VDDA  3.6V
–
0.3
0.6
VDDA > 3.6V
–
1.4
3.3
mA
VDDD  3.6V
–
1.1
3.1
mA
VDDD > 3.6V
–
0.7
3.1
mA
–
15
21
mA
mA
注:
21. プ ロ グ ラ ム さ れた論理ブ ロ ッ ク だけで実装 さ れる追加ペ リ フ ェ ラ ルの消費電流は、 統合開発環境であ る PSoC Creator での各デー タ シー ト に記載 さ れています。
総電流を予測する には、 デバイ ス デー タ シー ト お よび コ ンポーネ ン ト デー タ シー ト で特定のシ ス テムにおける ペ リ フ ェ ラ ルの消費電流を調べ、 特定の周波数で
の CPU 電流に加算 し て く だ さ い。
22. VCCD お よび VCCA を外部で安定化 し ている場合、 VCCD と VCCA 間の電圧差が 50mV 未満で なければな り ません。
23. ス リ ープ タ イ マーは、 CPU のウ ェ イ ク ア ッ プのために定期的に割込みを生成 し ます。 こ の仕様は、 CPU がオ フ であ る場合にのみ適用 し ます。
24. デバイ スの特性評価に基づ く 値 ( 出荷試験 さ れていません )。 USBIO ピ ンはグ ラ ン ド (VSSD) に接続 さ れています。
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図 11-1. ア ク テ ィ ブ モー ド 電流対 FCPU、 VDD = 3.3V、
温度 = 25°C
Figure 11-2. 25 °C で IDD 対周波数
0.7
25
0.6
0.5
IDD, mA
A/MHz
Curren
nt, mA
20
15
10
0.4
0.3
0.2
ϮϰD,njŶŽŶͲh^ŵŽĚĞ
5
0.1
0
0
0
0
20
40
60
20
80
40
60
80
Bus Clock, MHz
CPU Frequency, MHz
Figure 11-4. ア ク テ ィ ブ モー ド 電流対 VDD と
温度、 FCPU = 24MHz
Figure 11-3. ア ク テ ィ ブ モー ド 電流対温度 と
FCPU、 VDD = 3.3V
10
25
8
20
105 °C
Current, mA
Current, mA
80 MHz
24 MHz
15
6 MHz
MH
10
6
25 °C
-40 °C
4
2
5
0
0
-40
-20
0
20
40
60
80
100
1.5
2
2.5
3
Temperature, °C
3.5
4
4.5
5
5.5
VDD, V
表 11-3. AC 仕様
パラ メ ー タ ー
FCPU
FBUSCLK
SVDD
TIO_INIT[25]
説明
条件
1.71V  VDDD  5.5V
CPU 周波数
1.71V  VDDD  5.5V
バス周波数
VDD ラ ン プ レー ト
VDDD/VDDA/VCCD/VCCA IPOR から、 I/O ポー ト
が リ セ ッ ト 状態に設定 さ れる ま での時間
TSTARTUP[25]
VCCA/VDDA = VDDA/VDDD から安
定化、PLL 未使用、高速 IMO ブー
VDDD/VDDA/VCCD/VCCA PRES から 、 CPU が ト モー ド (Typ は 48MHz)
リ セ ッ ト ベ ク タ で コ ー ド を実行する ま での時間 VCCA/VCCD = VDDA/VDDD から安
定化、 PLL 未使用、 IMO ブー ト
モー ド (Typ は 12MHz)
TSLEEP[25]
ス リ ープ モー ド か らのウ ェ イ ク ア ッ プ 非 LVD 割込みの適用か ら次の CPU 命令の実行
開始ま での時間
THIBERNATE[25] ハイバネー ト モー ド か らのウ ェ イ ク ア ッ プ - 外
部割込みの適用から 次の CPU 命令の実行開始
ま での時間
Min
DC
DC
–
–
Typ
–
–
–
–
Max
80.01
80.01
0.066
10
単位
MHz
MHz
V/µs
µs
–
–
33
µs
–
–
66
µs
–
–
25
µs
–
–
150
µs
注:
25. デバイ スの特性評価に基づ く 値 ( 出荷試験 さ れていません )。
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11.3 電源レギ ュ レー タ
特記 さ れていない限 り 、 仕様は –40°C  TA  85°C および TJ 100°C で有効です。 仕様は注記 し た場合を除いて、 1.71V ～ 5.5V に
おいて有効です。
11.3.1 デジ タ ル コ ア レギ ュ レー タ
表 11-4. デジ タ ル コ ア レギ ュ レー タ の DC 仕様
パラ メ ー タ ー
説明
条件
VDDD
入力電圧
VCCD
出力電圧
レギ ュ レー タ 出力 コ ンデンサ ±10%、 X5R セ ラ ミ ッ ク またはこ れよ り 良質のも
の。 2 本の VCCD ピ ンは可能な限 り 短い配線で短
絡する必要がある。 25 ページの 「電源シ ス テム」
を ご参照 く だ さ い
図 11-5. アナログ と デジ タ ル レギ ュ レー タ 、 VCC 対 VDD、
10mA 負荷
Min
1.8
–
0.9
Typ
–
1.80
1
Max
5.5
–
1.1
単位
V
V
µF
図 11-6. デジ タ ル レギ ュ レー タ の PSRR 対周波数 と VDD
100
PSRR
R, dB
80
60
Vdd=4.5V
40
Vdd=3.6V
20
Vdd=2.7V
0
0.1
1
10
100
1000
Frequency, kHz
11.3.2 アナログ コ ア レギ ュ レー タ
表 11-5. アナログ コ ア レギ ュ レー タ の DC 仕様
パラ メ ー タ ー
説明
条件
VDDA
入力電圧
VCCA
出力電圧
レギ ュ レー タ 出力 コ ンデンサ ±10%、 X5R セ ラ ミ ッ ク またはこ れよ り 良質のもの
Min
1.8
–
–
Typ
–
1.80
1
Max
5.5
–
–
単位
V
V
µF
図 11-7. アナログ レギ ュ レー タ の PSRR 対周波数 と VDD
100
PSRR
R, dB
80
60
40
Vdd=4.5V
Vdd=3.6V
20
Vdd=2.7V
0
0.1
1
10
100
1000
Frequency, KHz
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11.3.3 イ ン ダ ク テ ィ ブ ブース ト レギ ュ レー タ
特別に定めのない限 り 、 動作用件は : VBAT = 0.5V ～ 3.6V、 VOUT = 1.8V ～ 5.0V、 IOUT = 0mA ～ 50mA、
LBOOST = 4.7µH ～ 22µH、 CBOOST = 22µF || 3 × 1.0µF || 3 × 0.1µF、 CBAT = 22µF、 IF = 1.0A (99 ピ ン CSP パ ッ ケージ を除外 )。 99
ピ ン CSP パ ッ ケージ で ブース ト を使用する詳細については、 サイ プ レ ス サポー ト にお問い合わせ く だ さ い。 特記 さ れていない限
り 、 すべての図 と グ ラ フは標準値を示 し ます。
表 11-6. イ ン ダ ク テ ィ ブ ブース ト レギ ュ レー タ の DC 仕様
パラ メ ー タ ー 説明
VOUT
ブース ト 出力電圧 [26]
VBAT
ブース ト レギ ュ レー タ の
入力電圧 [27]
IOUT
出力電流
Min
1.71
1.81
1.90
2.16
2.43
2.70
2.97
3.24
4.50
0.5
Typ
1.8
1.90
2.00
2.40
2.70
3.00
3.30
3.60
5.00
–
Max
1.89
2.00
2.10
2.64
2.97
3.30
3.63
3.96
5.50
0.8
単位
V
V
V
V
V
V
V
V
V
V
IOUT = 0mA ～ 15mA vsel = 1.8V ～ 5.0V[28]、
TA = –10°C ～ 85°C
1.6
–
3.6
V
IOUT = 0mA ～ 25mA vsel = 1.8V ～ 2.7V、
TA = –10°C ～ 85°C
0.8
–
1.6
V
IOUT = 0mA ～ 50mA vsel = 1.8V ～ 3.3V[28]、
TA = –40°C ～ 85°C
1.8
–
2.5
V
vsel = 1.8V ～ 3.3V[28]、
TA = –10°C ～ 85°C
1.3
–
2.5
V
vsel = 2.5V ～ 5.0V[28]、
TA = –10°C ～ 85°C
2.5
–
3.6
V
BOOST_CR0
BOOST_CR0
BOOST_CR0
BOOST_CR0
BOOST_CR0
BOOST_CR0
BOOST_CR0
BOOST_CR0
BOOST_CR0
条件
レ ジス タ で vsel = 1.8V
レ ジス タ で vsel = 1.9V
レ ジス タ で vsel = 2.0V
レ ジス タ で vsel = 2.4V
レ ジス タ で vsel = 2.7V
レ ジス タ で vsel = 3.0V
レ ジス タ で vsel = 3.3V
レ ジス タ で vsel = 3.6V
レ ジス タ で vsel = 5.0V
IOUT = 0mA ～ 5mA
vsel = 1.8V ～ 2.0V、
TA = 0°C ～ 70°C
TA = 0°C ～ 70°C
VBAT = 0.5V ～ 0.8V
0
–
5
mA
TA = –10°C ～ 85°C
VBAT = 1.6V ～ 3.6V
0
–
15
mA
VBAT = 0.8V ～ 1.6V
0
–
25
mA
VBAT = 1.3V ～ 2.5V
0
–
50
mA
VBAT = 2.5V ～ 3.6V
0
–
50
mA
VBAT = 1.8V ～ 2.5V
0
–
50
mA
–
–
700
mA
–
–
250
25
–
–
µA
µA
TA = –40°C ～ 85°C
ILPK
イ ン ダ ク タ のピー ク電流
IQ
静止電流
RegLOAD
負荷安定化
–
–
10
%
RegLINE
電圧安定化
–
–
10
%
ブース ト ア ク テ ィ ブ モー ド
ブース ト ス リ ープ モー ド 、 IOUT < 1µA
注:
26. 一覧表示 さ れてい る vsel オプ シ ョ ンは特性評価 さ れま し た。 追加の vsel オ プ シ ョ ンは有効であ り 、 設計保証です。
27. ブース ト は、 VBAT = 0.5V ま で下げる条件を含む全ての有効な VBAT 条件で開始 し ます。
28. VBAT が VOUT ブース ト 設定以上にな る場合、 ブース ト 回路での抵抗損失の原因で、 VOUT は VBAT 未満にな り ます。
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表 11-7. ブース ト 回路の推奨外付け部品
パラ メ ー タ ー
説明
LBOOST
ブース ト イ ン ダ ク タ
CBOOST
条件
Min
Typ
Max
4.7µH 定格
3.7
4.7
5.7
単位
µH
10µH 定格
8.0
10.0
12.0
µH
22µH 定格
17.0
22.0
27.0
µH
17.0
26.0
31.0
µF
VDDD、 VDDA、 VDDIO
の総静電容量 [29]
CBAT
電池 フ ィ ル タ ー コ ンデンサ
17.0
22.0
27.0
µF
IF
シ ョ ッ ト キー ダ イ オー ド の
平均順方向電流
1.0
–
–
A
VR
シ ョ ッ ト キー逆電圧
20.0
–
–
V
図 11-8. VBAT および VOUT によ る TA の範囲
図 11-9. VBAT および VOUT によ る IOUT の範囲
± µ&
± ƒ&
P$
±
±
ƒ&
&
9%$79
9%$79
P$
P$
1R%RRVW
P$
1R%RRVW
±ƒ&
92879
P$
92879
図 11-10. VBAT および VOUT によ る LBOOST の値
—+
—+
,287 P$—+—+
,287 P$—+
9%$79
—+
—+
—+
—+
—+
—+
—+
1R%RRVW
—+
92879
注:
29. デバイ スの特性評価に基づ く 値 ( 出荷試験 さ れていません )。
文書番号 : 001-97327 Rev. *A
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デー タ シー ト
図 11-11. VBAT、 LBOOST = 4.7µH[30] の時の効率
図 11-12. VBAT、 LBOOST = 10µH[30] の時の効率
100%
95%
Vout = 1.8 V
95%
90%
Vout = 2.4 V
90%
85%
Vout = 3.3 V
85%
80%
% Efficiency
% Efficiency
100%
Vout = 5.0 V
80%
75%
Vout = 1.8 V
70%
Vout = 2.4 V
65%
65%
Vout = 3
3.3
3V
60%
60%
Vout = 5.0 V
55%
55%
75%
70%
50%
50%
0
0.5
1
1.5
2
2.5
3
3.5
0
4
0.5
1
1.5
2
2.5
3
3.5
4
VBAT, V
VBAT, V
図 11-13. VBAT、 LBOOST = 22µH[30] の時の効率
図 11-14. VRIPPLE 対 VBAT [30]
100%
300
95%
250
90%
200
VRIPPLE, mV
% Efficiency
85%
80%
Vout = 1.8 V
75%
Vout = 2.4 V
70%
150
Lboost = 4.7 uH
100
Lboost = 10 uH
Vout = 3.3 V
65%
Lboost = 22 uH
50
60%
55%
0
0
50%
0
0.5
1
1.5
2
2.5
3
3.5
0.5
1
4
1.5
2
2.5
3
3.5
VBAT, V
VBAT, V
注:
30. 一般的な例。 実際の値は外部 コ ン ポーネ ン ト 選択、 PCB レ イ アウ ト と 他のパ ラ メ ー タ に よ っ て異な り ます。
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4
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デー タ シー ト
11.4 入力 と 出力
特記 さ れていない限 り 、 仕様は –40°C  TA  85°C および TJ  100°C で有効です。 仕様は注記 し た場合を除いて、 1.71V ～ 5.5V に
おいて有効です。 特記 さ れていない限 り 、 すべての図 と グ ラ フ は標準値を示 し ます。
電源が ラ ン プ ア ッ プ である場合、 各 GPIO ピ ン と その VDDIO 供給間には、 低イ ン ピーダ ン ス接続があ り ます。 こ れは、 VDDIO と
VDDA が IPOR 電圧 ( 最大 1.45V) に達する ま で、 ピ ンの電圧が VDDIO を ト ラ ッ ク する こ と に起因 し ます。 この時点で、 低イ ン ピー
ダ ン ス接続は存在 し な く な り 、 ピ ンがそれ ら の通常の NVL 設定に変わ り ます。
また、 VDDA は VDDIO 以下である場合、 低イ ン ピーダ ン ス パスは GPIO と VDDA と の間に存在 し 、 VDDA が VDDIO 以上にな る ま で
GPIO が VDDA を追跡する こ と に起因 し ます。
11.4.1 GPIO
表 11-8. GPIO の DC 仕様
パラ メ ー タ ー
説明
VIH
入力電圧の HIGH 閾値
VIL
入力電圧の LOW 閾値
条件
CMOS 入力、 PRT[x]CTL = 0
Min
Typ
Max
0.7 × VDDIO
–
–
単位
V
CMOS 入力、 PRT[x]CTL = 0
–
–
0.3 × VDDIO
V
VIH
入力電圧の HIGH 閾値
LVTTL 入力、 PRT[x]CTL = 1、
VDDIO < 2.7V
0.7 × VDDIO
–
–
V
VIH
入力電圧の HIGH 閾値
LVTTL 入力、 PRT[x]CTL = 1、
VDDIO  2.7V
2.0
–
–
V
VIL
入力電圧の LOW 閾値
LVTTL 入力、 PRT[x]CTL = 1、
VDDIO < 2.7V
–
–
0.3 × VDDIO
V
VIL
入力電圧の LOW 閾値
LVTTL 入力、 PRT[x]CTL = 1、
VDDIO 2.7V
–
–
0.8
V
VOH
出力 HIGH 電圧
3.3 VDDIO で IOH = 4mA
VDDIO – 0.6
–
–
V
1.8 VDDIO で IOH = 1mA
VDDIO – 0.5
–
–
V
3.3 VDDIO で IOL = 8mA
–
–
0.6
V
3.3 VDDIO で IOL = 3mA
–
–
0.4
V
VOL
出力 LOW 電圧
1.8 VDDIO で IOL = 4mA
Rpullup
プルア ッ プ抵抗
Rpulldown
プルダウン抵抗
IIL
入力 リ ー ク電流 ( 絶対値 )[31]
CIN
入力容量 [31]
25°C、 VDDIO = 3.0V
–
–
0.6
V
3.5
5.6
8.5
k
3.5
5.6
8.5
k
–
–
2
nA
P0.0、 P0.1、 P0.2、 P3.6、 P3.7
–
17
20
pF
P0.3、 P0.4、 P3.0、 P3.1、 P3.2
–
10
15
pF
P0.6、 P0.7、 P15.0、 P15.6、 P15.7[32]
–
7
12
pF
–
5
9
pF
入力電圧 ヒ ス テ リ シ ス
( シ ュ ミ ッ ト ト リ ガー )[31]
–
40
–
mV
Idiode
保護ダ イ オー ド を通 っ て VDDIO
および VSSIO に流れる電流
–
–
100
µA
Rglobal
ア ナ ロ グ グ ロ ーバル バス に接 25°C、 VDDIO = 3.0V
続する抵抗ピ ン
–
320
–
W
Rmux
ア ナ ロ グ マルチ プ レ ク サ バス 25°C、 VDDIO = 3.0V
に接続する抵抗ピ ン
–
220
–
W
他のすべての GPIO
VH
注:
31. デバイ スの特性評価に基づ く 値 ( 出荷試験 さ れていません )。
32. PSoC 発振器の設計については、 ア プ リ ケーシ ョ ン ノ ー ト 「AN54439 - PSoC® 3 and PSoC 5 External Oscillator」 を ご参照 く だ さ い。
文書番号 : 001-97327 Rev. *A
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図 11-15. GPIO 出力 HIGH 電圧および電流
PSoC® 5LP: CY8C52LP フ ァ ミ リ
デー タ シー ト
図 11-16. GPIO 出力 LOW 電圧および電流
表 11-9. GPIO の AC 仕様 [33]
パラ メ ー タ ー
TriseF
TfallF
TriseS
TfallS
Fgpioout
Fgpioin
説明
高速ス ト ロ ング モー ド での立ち上が り 時間
高速ス ト ロ ング モー ド での立ち下が り 時間
低速ス ト ロ ング モー ド での立ち上が り 時間
低速ス ト ロ ング モー ド での立ち下が り 時間
GPIO 出力動作周波数
2.7V < VDDIO < 5.5V、 高速ス ト ロ ン グ駆動モー ド
1.71V < VDDIO < 2.7V、 高速ス ト ロ ング駆動モー ド
3.3V < VDDIO < 5.5V、 低速ス ト ロ ン グ駆動モー ド
1.71V < VDDIO < 3.3V、 低速ス ト ロ ング駆動モー ド
GPIO 入力動作周波数
条件
3.3V VDDIO、 Cload = 25pF
3.3V VDDIO、 Cload = 25pF
3.3V VDDIO、 Cload = 25pF
3.3V VDDIO、 Cload = 25pF
90/10% VDDIO、
90/10% VDDIO、
90/10% VDDIO、
90/10% VDDIO、
90/10% VDDIO
25pF 負荷
25pF 負荷
25pF 負荷
25pF 負荷
Min
–
–
–
–
Typ
–
–
–
–
Max
6
6
60
60
単位
ns
ns
ns
ns
–
–
–
–
–
–
–
–
–
–
33
20
7
3.5
33
MHz
MHz
MHz
MHz
MHz
注:
33. デバイ スの特性評価に基づ く 値 ( 出荷試験 さ れていません )。
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デー タ シー ト
11.4.2 SIO
表 11-10. SIO の DC 仕様
パラ メ ー タ ー
説明
Vinmax
最大入力電圧
Vinref
条件
VDDIO および Vddd のあ り 得るすべて
の値。 節 11.1 を ご参照 く だ さ い
入力 リ フ ァ レ ン ス電圧
( 差動入力モー ド )
Min
–
Typ
–
Max
5.5
単位
V
0.5
–
0.52 VDDIO
V
1
1
–
–
VDDIO – 1
VDDIO – 0.5
V
V
Voutref
出力 リ フ ァ レ ン ス電圧 ( 安定化出力モー ド )
VDDIO > 3.7
VDDIO < 3.7
VIH
入力電圧の HIGH 閾値
GPIO モー ド
差動入力モー ド [34]
CMOS 入力
ヒ ス テ リ シスは無効
0.7  VDDIO
SIO_ref + 0.2
–
–
V
–
–
V
入力電圧の LOW 閾値
GPIO モー ド
差動入力モー ド [34]
CMOS 入力
ヒ ス テ リ シスは無効
–
–
–
–
0.3  VDDIO
SIO_ref – 0.2
V
IOH = 4mA、 VDDIO = 3.3V
IOH = 1mA
IOH = 0.1mA
VDDIO – 0.4
SIO_ref – 0.65
SIO_ref – 0.3
–
–
–
–
SIO_ref + 0.2
SIO_ref + 0.2
V
V
V
負荷な し 、 IOH = 0
VDDIO = 3.30V、 IOL = 25mA
VDDIO = 3.30V、 IOL = 20mA
VDDIO = 1.80V、 IOL = 4mA
SIO_ref – 0.1
–
–
–
3.5
3.5
–
–
–
–
5.6
5.6
SIO_ref + 0.1
0.8
0.4
0.4
8.5
8.5
V
V
V
V
k
k
25°C、 VDDSIO = 3.0V、 VIH = 3.0V
25°C、 VDDSIO = 0V、 VIH = 3.0V
–
–
–
–
–
–
14
10
9
nA
µA
pF
シ ン グルエ ン ド モー ド (GPIO モー ド )
差動モー ド
–
–
–
115
50
–
–
–
100
mV
mV
µA
VIL
VOH
出力 HIGH 電圧
非安定化モー ド
安定化モー ド [34]
VOL
出力 LOW 電圧
Rpullup
Rpulldown
IIL
プルア ッ プ抵抗
プルダウン抵抗
入力 リ ー ク電流 ( 絶対値 )[35]
VIH < VDDSIO
VIH > VDDSIO
CIN
VH
Idiode
入力容量 [35]
入力電圧 ヒ ス テ リ シ ス
( シ ュ ミ ッ ト ト リ ガー ) [35]
保護ダ イ オー ド を通 っ て VSSIO
に流れる電流
V
注:
34. SIO リ フ ァ レ ン スの詳細については、 33 ページの図 6-10 と 37 ページの図 6-13 を ご参照 く だ さ い。
35. デバイ スの特性評価に基づ く 値 ( 出荷試験 さ れていません )。
文書番号 : 001-97327 Rev. *A
ページ 69 / 112
図 11-17. SIO 出力高電圧および電流、
非安定化モー ド
PSoC® 5LP: CY8C52LP フ ァ ミ リ
デー タ シー ト
図 11-18. SIO 出力低電圧および電流、
非安定化モー ド
図 11-19. SIO 出力 HIGH 電圧および電流、 安定化モー ド
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PSoC® 5LP: CY8C52LP フ ァ ミ リ
デー タ シー ト
表 11-11. SIO の AC 仕様 [36]
パラ メ ー タ ー
TriseF
高速ス ト ロ ング
時間 (90/10%)
TfallF
高速ス ト ロ ング
時間 (90/10%)
TriseS
低速ス ト ロ ング
時間 (90/10%)
TfallS
低速ス ト ロ ング
時間 (90/10%)
説明
モー ド での立ち上が り
条件
Cload = 25pF、 VDDIO = 3.3V
Min
Typ
Max
–
–
12
単位
ns
モー ド での立ち下が り
Cload = 25pF、 VDDIO = 3.3V
–
–
12
ns
モー ド での立ち上が り
Cload = 25pF、 VDDIO = 3.0V
–
–
75
ns
モー ド での立ち下が り
Cload = 25pF、 VDDIO = 3.0V
–
–
60
ns
–
–
33
MHz
–
–
16
MHz
3.3V < VDDIO < 5.5V、 非安定化出力 (GPIO) 90/10% VDDIO、 25pF 負荷
モー ド 、 低速ス ト ロ ング駆動モー ド
1.71V < VDDIO < 3.3V、非安定化出力 (GPIO) 90/10% VDDIO、 25pF 負荷
モー ド 、 低速ス ト ロ ング駆動モー ド
–
–
5
MHz
–
–
4
MHz
2.7V < VDDIO < 5.5V、 安定化出力モー ド 、
高速ス ト ロ ング駆動モー ド
1.71V < VDDIO < 2.7V、 安定化出力モー ド 、
高速ス ト ロ ング駆動モー ド
1.71V < VDDIO < 5.5V、 安定化出力モー ド 、
低速ス ト ロ ング駆動モー ド
SIO 入力動作周波数
1.71V < VDDIO < 5.5V
出力が連続的に切 り 替わ り 、
25pF 負荷
出力が連続的に切 り 替わ り 、
25pF 負荷
–
–
20
MHz
–
–
10
MHz
出力が連続的に切 り 替わ り 、
25pF 負荷
–
–
2.5
MHz
90/10% VDDIO
–
–
33
MHz
SIO 出力動作周波数
2.7V < VDDIO < 5.5V、 非安定化出力 (GPIO) 90/10% VDDIO、 25pF 負荷
モー ド 、 高速ス ト ロ ング駆動モー ド
1.71V < VDDIO < 2.7V、非安定化出力 (GPIO) 90/10% VDDIO、 25pF 負荷
モー ド 、 高速ス ト ロ ング駆動モー ド
Fsioout
Fsioin
図 11-20. SIO 出力立ち上が り および立ち下が り 時間、 高速ス
ト ロ ング モー ド 、 VDDIO = 3.3V、 25pF 負荷
図 11-21. SIO 出力立ち上が り および立ち下が り 時間、 低速
Strong ( ス ト ロ ング ) モー ド 、 VDDIO = 3.3V、 25pF 負荷
注:
36. デバイ スの特性評価に基づ く 値 ( 出荷試験 さ れていません )。
文書番号 : 001-97327 Rev. *A
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PSoC® 5LP: CY8C52LP フ ァ ミ リ
デー タ シー ト
表 11-12. SIO コ ンパレー タ 仕様 [37]
パラ メ ー
ター
Vos
説明
オ フ セ ッ ト 電圧
条件
Min
Typ
Max
単位
VDDIO = 2V
–
–
68
mV
VDDIO = 2.7V
–
–
72
VDDIO = 5.5V
TCVos
温度に伴 う オ フ セ ッ ト 電圧の ド リ フ ト
CMRR
同相信号除去比
Tresp
–
–
82
–
–
250
μV/°C
VDDIO = 2V
30
–
–
dB
VDDIO = 2.7V
35
–
–
VDDIO = 5.5V
40
–
–
–
–
30
応答時間
ns
11.4.3 USBIO
GPIO モー ド では、 VDDD の標準範囲が適用 さ れます。 60 ページの 「デバイ ス レ ベルの仕様」 を ご参照 く だ さ い。
表 11-13. USBIO の DC 仕様
パラ メ ー タ ー
説明
Rusbi
USB D+ プルア ッ プ抵抗 [37]
Rusba
USB D+ プルア ッ プ抵抗 [37]
Vohusb
ス タ テ ィ ッ ク出力 HIGH[37]
条件
Volusb
ス タ テ ィ ッ ク出力 LOW[37]
Vihgpio
入力 HIGH 電圧、 GPIO モー ド [37]
Min
Typ
Max
ア イ ド ル バスあ り
0.900
–
1.575
単位
kΩ
ト ラ フ ィ ッ ク 受信中
1.425
–
3.090
kΩ
Vss に接続する 15kΩ ±5% 抵抗、 内部
プルア ッ プが有効
2.8
–
3.6
V
Vss に接続する 15kΩ ±5% 抵抗、 内部
プルア ッ プが有効
VDDD = 1.8V
–
–
0.3
V
1.5
–
–
V
2
–
–
V
VDDD = 3.3V
Vilgpio
入力 LOW 電圧、 GPIO モー ド
[37]
VDDD = 5.0V
2
–
–
V
VDDD = 1.8V
–
–
0.8
V
VDDD = 3.3V
–
–
0.8
V
VDDD = 5.0V
Vohgpio
Volgpio
出力 HIGH 電圧、 GPIO モー ド
[37]
出力 LOW 電圧、 GPIO モー ド [37]
–
–
0.8
V
IOH = 4mA、 VDDD = 1.8V
1.6
–
–
V
IOH = 4mA、 VDDD = 3.3V
3.1
–
–
V
IOH = 4mA、 VDDD = 5.0V
4.2
–
–
V
IOL = 4mA、 VDDD = 1.8V
–
–
0.3
V
IOL = 4mA、 VDDD = 3.3V
–
–
0.3
V
IOL = 4mA、 VDDD = 5.0V
|(D+)–(D–)|
–
–
0.3
V
–
–
0.2
V
Vdi
差動入力感度
Vcm
差動入力同相モー ド 範囲
0.8
–
2.5
V
シ ン グルエ ン ド レ シーバー閾値
0.8
–
2
V
3
–
7
kΩ
21.78
(–1%)
22
22.22
(+1%)
Ω
28
–
44
Ω
–
–
20
pF
–
–
2
nA
VSE
プルア ッ プ抵抗 [37]
Rps2
PS/2
Rext
外付け USB 直列抵抗 [37]
Zo
USB ド ラ イバー出力イ ン ピーダ ン ス [37] Rext を含む
CIN
USB ト ラ ン シーバー入力容量
IIL
入力 リ ー ク電流 ( 絶対値
PS/2 モー ド において、 PS/2 プルア ッ プ
が有効
各 USB ピ ン と 直列
)[37]
25°C、 VDDD = 3.0V
注:
37. デバイ スの特性評価に基づ く 値 ( 出荷試験 さ れていません )。
文書番号 : 001-97327 Rev. *A
ページ 72 / 112
図 11-22. USBIO 出力 HIGH 電圧および電流、
GIPO モー ド
PSoC® 5LP: CY8C52LP フ ァ ミ リ
デー タ シー ト
図 11-23. USBIO 出力 LOW 電圧および電流、
GIPO モー ド
表 11-14. USBIO の AC 仕様 [38]
パラ メ ー タ ー
説明
Tdrate
フルス ピー ド デー タ 転送速度の
平均ビ ッ ト レー ト
Tjr1
次の遷移に比べる レ シーバー デー タ ジ ッ タ
許容範囲
Tjr2
ペアの遷移に比べる レ シーバー デー タ ジ ッ タ
許容範囲
Tdj1
次の遷移に比べる ド ラ イバー差動遷移ジ ッ タ
Tdj2
ペアの遷移に比べる ド ラ イバー差動遷移ジ ッ タ
Tfdeop
SE0 遷移に比べる差動遷移のソ ース ジ ッ タ
Tfeopt
ソ ースの EOP の SE0 間隔
Tfeopr
レ シーバーの EOP の SE0 間隔
Tfst
差動遷移中の SE0 間隔の幅
Fgpio_out
GPIO モー ド 出力動作周波数
条件
3V  VDDD  5.5V
VDDD = 1.71V
Tr_gpio
Tf_gpio
立ち上が り 時間、 GPIO モー ド 、 10%/90% VDDD VDDD > 3V、 25pF 負荷
VDDD = 1.71V、 25pF 負荷
立ち下が り 時間、 GPIO モー ド 、 90%/10% VDDD VDDD > 3V、 25pF 負荷
VDDD = 1.71V、 25pF 負荷
Min
Typ
Max
単位
12 – 0.25% 12 12 + 0.25% MHz
–8
–
8
ns
–5
–
5
ns
–3.5
–4
–2
160
82
–
–
–
–
–
–
–
3.5
4
5
175
–
14
ns
ns
ns
ns
ns
ns
–
–
–
–
20
6
MHz
MHz
–
–
–
–
–
–
–
–
12
40
12
40
ns
ns
ns
ns
注:
38. デバイ スの特性評価に基づ く 値 ( 出荷試験 さ れていません )。
文書番号 : 001-97327 Rev. *A
ページ 73 / 112
PSoC® 5LP: CY8C52LP フ ァ ミ リ
デー タ シー ト
図 11-24. USBIO 出力立ち上が り および立ち下が り 時間、GPIO
モー ド 、 VDDD = 3.3 V、 25 pF 負荷
表 11-15. USB ド ラ イバーの AC 仕様 [39]
パラ メ ー タ ー
説明
条件
Tr
立ち上が り 遷移時間
Tf
立ち下が り 遷移時間
TR
立ち上が り ／立ち下が り 時間の一致 VUSB_5、 VUSB_3.3、 90 ページの
Vcrs
Max
20
20
111%
単位
ns
ns
90%
Typ
–
–
–
1.3
–
2
V
Min
–
–
「USB の DC 仕様」 を ご参照 く だ さ い
出力信号交差電圧
11.4.4 XRES
表 11-16. XRES の DC 仕様
パラ メ ー タ ー
VIH
VIL
Rpullup
CIN
VH
Idiode
説明
入力電圧の HIGH 閾値
入力電圧の LOW 閾値
プルア ッ プ抵抗
入力容量 [39]
入力電圧 ヒ ス テ リ シス
( シ ュ ミ ッ ト ト リ ガー )[39]
保護ダ イ オー ド を通 っ て VDDIO
および VSSIO に流れる電流
条件
Min
0.7 × VDDIO
–
3.5
–
–
Typ
–
–
5.6
3
100
Max
–
0.3 × VDDIO
8.5
–
単位
V
V
kΩ
pF
mV
–
–
100
µA
Min
1
Typ
–
Max
–
単位
µs
表 11-17. XRES の AC 仕様 [39]
パラ メ ー タ ー
説明
TRESET
リ セ ッ ト パルス幅
条件
11.5 アナ ロ グ ペ リ フ ェ ラ ル
特記 さ れていない限 り 、 仕様は –40°C  TA  85°C および TJ  100°C で有効です。 仕様は注記 し た場合を除いて、 1.71V ～ 5.5V
において有効です。
11.5.1 電圧 リ フ ァ レ ン ス
表 11-18. リ フ ァ レ ン ス電圧の仕様
パラ メ ー タ ー
説明
VREF
高精度 リ フ ァ レ ン ス電圧
条件
初期 ト リ ム、 25°C
Min
Typ
1.013 (–1%) 1.024
Max
1.035 (+1%)
単位
V
注:
39. デバイ スの特性評価に基づ く 値 ( 出荷試験 さ れていません )。
文書番号 : 001-97327 Rev. *A
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デー タ シー ト
11.5.2 SAR ADC
表 11-19. SAR ADC の DC 仕様
パラ メ ー タ ー
説明
条件
Min
Typ
Max
単位
ビッ ト
分解能
–
–
12
チ ャ ネル数－シ ングル エ ン ド
–
–
GPIO 数
–
–
GPIO 数 /2
有
–
–
–
–
±0.1
チ ャ ネル数－差動
差動ペアは、 隣接する一組の GPIO に
よ っ て形成
単調増加性 [40]
Ge
ゲ イ ン誤差 [41]
VOS
入力オ フ セ ッ ト 電圧
–
–
±2
mV
IDD
消費電流 [40]
–
–
1
mA
入力電圧範囲－シ ングルエ ン ド [40]
VSSA
–
VDDA
V
入力電圧範囲－差動 [40]
VSSA
–
VDDA
V
PSRR
電源電圧変動除去比 [40]
70
–
–
dB
CMRR
同相信号除去比
70
–
–
dB
INL
積分非直線性 [40]
VDDA 1.71 ～ 5.5V、 1Msps、 VREF 1 ～
5.5V、 ExtRef ピ ン でバイパス
–
–
+2/–1.5
LSB
VDDA 2.0 ～ 3.6V、 1Msps、 VREF 2 ～
VDDA、 ExtRef ピ ン でバイパス
–
–
±1.2
LSB
VDDA 1.71 ～ 5.5V、 500ksps、 VREF 1 ～
5.5V、 ExtRef ピ ン でバイパス
–
–
±1.3
LSB
VDDA 1.71 ～ 5.5V、 1Msps、 VREF 1 ～
5.5V、 ExtRef ピ ン でバイパス
–
–
+2/–1
LSB
VDDA 2.0 ～ 3.6V、 1Msps、 VREF 2 ～
VDDA、 ExtRef ピ ン でバイパス
ミ ッ シ ング コ ー ド な し
–
–
1.7/–0.99
LSB
VDDA 1.71 ～ 5.5V、 500ksps、 VREF 1 ～
5.5V、 ExtRef ピ ン でバイパス
ミ ッ シ ング コ ー ド な し
–
–
+2/–0.99
LSB
–
180
–
kΩ
外部 リ フ ァ レ ン ス
微分非直線性 [40]
DNL
入力抵抗 [40]
RIN
図 11-26. SAR ADC DNL 対出力コ ー ド 、
バイパス内部 リ フ ァ レ ン スモー ド
1
1
0.5
0.5
INL, L
LSB
DNL, LSB
図 11-25. SAR ADC DNL 対出力 コ ー ド 、
バイパス内部 リ フ ァ レ ン スモー ド
%
0
-0.5
0
-0.5
-1
-1
-2048
0
Code (12 bit)
2048
-2048
0
2048
Code (12 bit)
注:
40. デバイ スの特性評価に基づ く 値 ( 出荷試験 さ れていません )。
41. アナ ロ グ シ ス テムの合計 Idd が 5mA 未満の場合、 こ の値は使用 さ れたパ ッ ケージに依存 し ます。 アナ ロ グ シ ス テムの も っ と 高い合計電流には、 SAR ADC を差
動モー ド で使用する こ と を推奨 さ れます。
文書番号 : 001-97327 Rev. *A
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デー タ シー ト
図 11-27. SAR ADC IDD 対 sps、 VDDA = 5V、 連続サン プル
モー ド 、 外部 リ フ ァ レ ン ス モー ド
0.5
Current, mA
0.4
0.3
0.2
0.1
0
0
250
500
750
1000
Sample Rate, ksps
表 11-20. SAR ADC の AC 仕様 [42]
パラ メ ー タ ー
説明
A_SAMP_1
外付け リ フ ァ レ ン ス バイパス コ ンデン
サがある場合のサン プル レー ト
A_SAMP_2
バイパス コ ンデンサがない場合のサン
プル レー ト 。 リ フ ァ レ ン ス電圧 = VDD
A_SAMP_3
バイパス コ ンデンサがない場合のサン
プル レー ト 。 内部 リ フ ァ レ ン ス電圧
SINAD
THD
条件
Min
Typ
Max
–
–
1
単位
Msps
–
–
500
Ksps
–
–
100
Ksps
起動時間
–
–
10
µs
信号対 ノ イ ズ比
68
–
–
dB
全高調波歪み
–
–
0.02
%
図 11-28. SAR ADC ノ イ ズ ヒ ス ト グ ラ ム、 100ksps、
バイパス さ れない内部 リ フ ァ レ ン ス
図 11-29. SAR ADC ノ イ ズ ヒ ス ト グ ラ ム、
1msps、 バイパス さ れる内部 リ フ ァ レ ン ス
100
100
80
80
60
%
%
60
40
40
20
20
1026
1025
1024
1023
1025
1024
1023
1022
1021
1022
0
0
Counts, 12 bit
Counts, 12 bit
注:
42. デバイ スの特性評価に基づ く 値 ( 出荷試験 さ れていません )。
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デー タ シー ト
図 11-30. SAR ADC イ ズ ヒ ス ト グ ラ ム、 1msps、 外部 リ フ ァ レ ン ス
100
80
%
60
40
20
1024
1023
1022
1021
1020
0
Counts, 12 bit
11.5.3 アナログ グローバル
表 11-21. アナログ グローバルの DC 仕様
パラ メ ー タ ー
説明
Rppag
P2[4]、 AGL0、 DSM INP、 AGL1、 P2[5][43、
45] を介 し た ピ ン間の抵抗
Rppmuxbus
P2[3]、 amuxbusL、 P2[4][44、 45] を
介 し た ピ ン間の抵抗
条件
VDDA = 3.0V
VDDA = 1.71V
VDDA = 3.0V
VDDA = 1.71V
Min
–
–
–
–
Typ
1500
1200
700
600
Max
2200
1700
1100
900
単位
Ω
Ω
Ω
Ω
Min
106
Typ
–
Max
–
単位
dB
–
26
–
MHz
表 11-22. アナログ グローバルの AC 仕様
パラ メ ー タ ー
BWag
説明
条件
アナログ配線用のイ ン タ ペア ク ロ ス ト ー ク [45]
アナログ グローバルの 3dB 帯域幅 [45]
VDDA = 3.0V、 25°C
注:
43. デバイ スの特性評価に基づ く 値 ( 出荷試験 さ れていません )。
44. VDDA 2.7 V で、 チ ッ プがス リ ープ モー ド ま たはハイバネー ト モー ド であ る場合、 アナ ロ グ グ ローバルおよびアナ ロ グ マルチ プ レ ク サ バスの抵抗は高 く な り ま
す。 こ のよ う な条件下で アナ ロ グ グ ローバルおよびアナ ロ グ マルチ プ レ ク サ バス を使用する こ と はお勧めで き ません。
45. P6[4] ピ ンか ら デル タ シグマ ADC 入力へ ； 計算 さ れますが、 測定 さ れていません。
文書番号 : 001-97327 Rev. *A
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11.5.4 コ ンパレー タ
表 11-23. コ ンパレー タ の DC 仕様 [46、 47]
パラ メ ー タ ー
説明
高速モー ド での入力オ フ セ ッ ト 電圧
工場 ト リ ム、 VDDA > 2.7V、
VIN  0.5V
VOS
VOS
条件
Min
Typ
–
低速モー ド での入力オ フ セ ッ ト 電圧
工場 ト リ ム、 VIN  0.5V
–
高速モー ド での入力オ フ セ ッ ト 電圧
カスタム ト リム
–
低速モー ド での入力オ フ セ ッ ト 電圧
カスタム ト リム
Max
10
単位
mV
9
mV
–
4
mV
–
–
4
mV
–
±12
–
mV
VCM = VDDA/2、 高速モー ド
–
63
85
µV/°C
VOS
超低消費電力モー ド での入力オ フ セ ッ ト
電圧
TCVos
温度係数、 入力オ フ セ ッ ト 電圧
VCM = VDDA/2、 低速モー ド
–
15
20
VHYST
ヒ ス テ リ シス
ヒ ス テ リ シ ス イ ネーブル モー ド
–
10
32
mV
VICM
入力同相電圧
高電流／高速モー ド
VSSA
–
VDDA
V
低電流／低速モー ド
VSSA
–
VDDA
V
超低消費電力モー ド
VSSA
–
VDDA – 1.15
V
CMRR
同相信号除去比
–
50
–
dB
ICMP
高電流モー ド ／高速モー ド
–
–
400
µA
低電流モー ド ／低速モー ド
–
–
100
µA
超低消費電力モー ド
–
6
–
µA
Min
Typ
Max
表 11-24. コ ンパレー タ の AC 仕様 [46, 47]
パラ メ ー タ ー
TRESP
説明
条件
応答時間、 高電流モー ド
50mV オーバー ド ラ イ ブ、 ピ ン
ツー ピ ン測定
–
75
110
単位
ns
応答時間、 低電流モー ド
50mV オーバー ド ラ イ ブ、 ピ ン
ツー ピ ン測定
–
155
200
ns
応答時間、 超低消費電力モー ド
50mV オーバー ド ラ イ ブ、 ピ ン
ツー ピ ン測定
–
55
–
µs
注:
46. オ ン チ ッ プ コ ンパレー タ のカ ス タ ム調整値の推奨使用手順は、 テ ク ニ カル リ フ ァ レ ン ス マ ニ ュ アル (TRM) に記載 さ れています。
47. デバイ スの特性評価に基づ く 値 ( 出荷試験 さ れていません )。
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11.5.5 電流 DA 変換器 (IDAC)
すべての仕様は、 低抵抗 IDAC 出力ピ ンの使用を基に し ています ( 詳細は 11 ページの 「ピ ンの説明」 を ご参照 く だ さ い )。 完全な
電気的仕様および API については、 PSoS Creator の IDAC コ ンポーネ ン ト デー タ シー ト を ご参照 く だ さ い。
特記 さ れていない限 り 、 すべての図 と グ ラ フ は標準値を示 し ます。
表 11-25. IDAC の DC 仕様
パラ メ ー タ ー
説明
条件
Min
Typ
Max
単位
–
–
8
レ ン ジ = 2.04mA、 コ ー ド = 255、
VDDA  2.7V、 Rload = 600 Ω
–
2.04
–
ビッ ト
mA
レ ン ジ = 2.04mA、 高電流モー ド 、
コ ー ド = 255、 VDDA  2.7V、 Rload = 300Ω
レ ン ジ = 255µA、 コ ー ド = 255、
Rload = 600Ω
–
2.04
–
mA
–
255
–
µA
レ ン ジ = 31.875µA、 コ ー ド = 255、
Rload = 600Ω
–
31.87
5
–
µA
分解能
IOUT
コ ー ド = 255 の出力電流
単調増加性
–
–
Ezs
ゼロ スケール誤差
–
0
有
±1
LSB
Eg
ゲ イ ン誤差
レ ン ジ = 2.04mA
–
–
±2.5
%
レ ン ジ = 255µA
–
–
±2.5
%
TC_Eg
INL
ゲ イ ン誤差の温度係数
積分非直線性
レ ン ジ = 31.875µA
–
–
±3.5
%
レ ン ジ = 2.04mA
–
–
0.045
%/°C
レ ン ジ = 255µA
–
–
0.045
%/°C
レ ン ジ = 31.875µA
–
–
0.05
%/°C
シ ン ク モー ド 、 レ ン ジ = 255µA、 コ ー ド 8 ～
255、 Rload = 2.4kΩ、 Cload = 15pF
–
±0.9
±1
LSB
ソ ース モー ド 、 レ ン ジ = 255µA、 コ ー ド 8 ～
255、 Rload = 2.4kΩ、 Cload = 15pF
–
±1.2
±1.6
LSB
ソ ース モー ド 、 レ ン ジ = 31.875µA、 コ ー ド
8 ～ 255、 Rload = 20kΩ、 Cload = 15pF[48]
–
±0.9
±2
LSB
シ ン ク モー ド 、 レ ン ジ = 31.875µA、 コ ー ド
8 ～ 255、 Rload = 20kΩ、 Cload = 15pF[48]
–
±0.9
±2
LSB
ソ ース モー ド 、 レ ン ジ = 2.04mA、 コ ー ド 8
～ 255、 Rload = 600Ω、 Cload = 15pF[48]
–
±0.9
±2
LSB
シ ン ク モー ド 、 レ ン ジ = 2.04mA、 コ ー ド 8
～ 255、 Rload = 600Ω、 Cload = 15pF[48]
–
±0.6
±1
LSB
注:
48. デバイ スの特性評価に基づ く 値 ( 出荷試験 さ れていません )。
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表 11-25. IDAC の DC 仕様 ( 続き )
パラ メ ー タ ー
説明
DNL
微分非直線性
条件
Min
Typ
Max
シ ン ク モー ド 、 レ ン ジ = 255µA、 Rload =
2.4kΩ、 Cload = 15pF
–
±0.3
±1
単位
LSB
ソ ース モー ド 、 レ ン ジ = 255µA、 Rload =
2.4kΩ、 Cload = 15pF
–
±0.3
±1
LSB
ソ ース モー ド 、 レ ン ジ = 31.875µA、 Rload =
20kΩ、 Cload = 15pF[49]
–
±0.2
±1
LSB
シ ン ク モー ド 、 レ ン ジ = 31.875µA、 Rload =
20kΩ、 Cload = 15pF[49]
–
±0.2
±1
LSB
ソ ース モー ド 、 レ ン ジ = 2.04mA、 Rload =
600Ω、 Cload = 15pF[49]
–
±0.2
±1
LSB
シ ン ク モー ド 、 レ ン ジ = 2.04mA、 Rload =
600Ω、 Cload = 15pF[49]
–
±0.2
±1
LSB
Vcompliance
ド ロ ッ プ アウ ト 電圧、 ソ ース また 最大電流での電圧ヘ ッ ド ルーム、 VDDA また
は VSSA に接続する Rload、 VDDA を基準 と
はシ ン ク モー ド
する VDIFF
1
–
–
V
IDD
動作電流、 コ ー ド = 0
低速モー ド 、 ソ ース モー ド 、
レ ン ジ = 31.875µA
–
44
100
µA
低速モー ド 、 ソ ース モー ド 、
レ ン ジ = 255µA
–
33
100
µA
低速モー ド 、 ソ ース モー ド 、
レ ン ジ = 2.04mA
–
33
100
µA
低速モー ド 、 シ ン ク モー ド 、
レ ン ジ = 31.875µA
–
36
100
µA
低速モー ド 、 シ ン ク モー ド 、
レ ン ジ = 255µA
–
33
100
µA
低速モー ド 、 シ ン ク モー ド 、
レ ン ジ = 2.04mA
–
33
100
µA
高速モー ド 、 ソ ース モー ド 、
レ ン ジ = 31.875µA
–
310
500
µA
高速モー ド 、 ソ ース モー ド
、 レ ン ジ = 255µA
–
305
500
µA
高速モー ド 、 ソ ース モー ド 、
レ ン ジ = 2.04mA
–
305
500
µA
高速モー ド 、 シ ン ク モー ド 、
レ ン ジ = 31.875µA
–
310
500
µA
高速モー ド 、 シ ン ク モー ド 、
レ ン ジ = 255µA
–
300
500
µA
高速モー ド 、 シ ン ク モー ド 、
レ ン ジ = 2.04mA
–
300
500
µA
注:
49. デバイ スの特性評価に基づ く 値 ( 出荷試験 さ れていません )。
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デー タ シー ト
図 11-32. IDAC INL 対入力コ ー ド 、
範囲 = 255 µA、 シ ン ク モー ド
1
1
0.5
0.5
INL, L
LSB
INL, L
LSB
図 11-31. IDAC INL 対入力 コ ー ド 、
範囲 = 255µA、 ソ ース モー ド
0
-0.5
0
-0.5
-1
-1
0
32
64
96
128
160
192
224
256
0
32
64
96
Code, 8-bit
160
192
224
256
224
256
図 11-34. IDAC DNL 対入力 コ ー ド 、
範囲 = 255 µA、 シ ン ク モー ド
0.5
0.5
0.25
0.25
DNL, LSB
DNL, LSB
図 11-33. IDAC DNL 対入力 コ ー ド 、
範囲 = 255µA、 ソ ース モー ド
0
-0.25
0
-0.25
-0.5
-0.5
0
32
64
96
128
160
192
224
256
0
32
64
96
Code, 8-bit
128
160
192
Code, 8-bit
図 11-35. IDAC INL 対温度、 範囲 = 255 µA、
高速モー ド
図 11-36. IDAC DNL 対温度、
範囲 = 255µA、 高速モー ド
0.5
1
Source mode
0.4
Source mode
0.75
Sink mode
Sink mode
DNL, LSB
INL, L
LSB
128
Code, 8-bit
05
0.5
0.25
0.3
0.2
0.1
0
0
-40
-20
0
20
40
Temperature, °C
文書番号 : 001-97327 Rev. *A
60
80
-40
-20
0
20
40
60
80
Temperature, °C
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デー タ シー ト
図 11-38. IDAC フル スケール エ ラ ー対温度、
範囲 = 255µA、 シ ン ク モー ド
1
1
0.5
0.5
Full Scale Error, %
Full Scale Error, %
図 11-37. IDAC フ ル スケール エ ラ ー対温度、
範囲 = 255µA、 ソ ース モー ド
0
-0.5
0
-0.5
-1
-1
-40
-20
0
20
40
60
-40
80
-20
0
40
60
80
図 11-40. IDAC 動作電流対温度、 範囲 = 255µA、
コ ー ド = 0、 シ ン ク モー ド
350
350
300
300
Operating C
Current, μA
Operating C
Current, μA
図 11-39. IDAC 動作電流対温度、 範囲 = 255µA、
コ ー ド = 0、 ソ ース コ ー ド
250
Fast Mode
200
20
Temperature, °C
Temperature, °C
Slow Mode
150
100
250
Fast Mode
200
Slow Mode
150
100
50
50
0
0
-40
-20
0
20
40
60
80
-40
-20
0
Temperature, °C
20
40
60
80
Temperature, °C
表 11-26. IDAC の AC 仕様 [50]
パラ メ ー タ ー
説明
FDAC
更新速度
TSETTLE
0.5 LSB に達する ま での整定時間
電流 ノ イ ズ
条件
Min
Typ
Max
–
–
8
単位
Msps
レ ン ジ = 31.875µA、 フルスケール
遷移、 高速モー ド 、 600Ω 15pF 負荷
–
–
125
ns
レ ン ジ = 255µA、 フルスケール遷
移、 高速モー ド 、 600Ω 15pF 負荷
–
–
125
ns
レ ン ジ = 255µA、 ソ ース モー ド 、 高
速モー ド 、 VDDA = 5V、 10kHz
–
340
–
pA/sqrtHz
注:
50. デバイ スの特性評価に基づ く 値 ( 出荷試験 さ れていません )。
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デー タ シー ト
図 11-41. IDAC ス テ ッ プ応答、 コ ー ド 0x40 - 0xC0、
255µA モー ド 、 ソ ース モー ド 、 高速モー ド 、 VDDA = 5V
図 11-42. IDAC グ リ ッ チ応答、 コ ー ド 0x7F - 0x80、
255µA モー ド 、 ソ ース モー ド 、 高速モー ド 、 VDDA = 5V
134
250
132
200
Iout, μA
Iout, μA
130
150
100
128
126
124
50
122
120
0
0
0.5
1
1.5
0
2
0.5
1
1.5
2
Time, μs
Time, μs
図 11-43. IDAC PSRR 対周波数
図 11-44. IDAC 電流 ノ イ ズ、 255µA モー ド 、
ソ ース モー ド 、 高速モー ド 、 VDDA = 5V
60
10000
1000
40
pA / sq
qrtHz
PSRR, dB
P
50
30
20
100
10
10
0
0.1
1
10
100
1000
10000
1
Frequency, kHz
255 ȝA, code 0x7F
0.01
255 ȝA, code 0xFF
0.1
1
Frequency, kHz
10
100
11.5.6 電圧デジ タ ル アナログ変換器 (VDAC)
完全な電気的仕様および API については、 PSoS Creator の VDAC コ ンポーネ ン ト デー タ シー ト を ご参照 く だ さ い。
特記 さ れていない限 り 、 すべての図 と グ ラ フ は標準値を示 し ます。
表 11-27. VDAC の DC 仕様
パラ メ ー タ ー
説明
条件
分解能
Min
Typ
Max
単位
–
8
–
INL1
積分非直線性
1V スケール
–
±2.1
±2.5
ビッ ト
LSB
INL4
積分非直線性 [51]
4V スケール
–
±2.1
±2.5
LSB
DNL1
微分非直線性
1V スケール
–
±0.3
±1
LSB
DNL4
微分非直線性 [51]
4V スケール
–
±0.3
±1
LSB
Rout
出力抵抗
1V スケール
–
4
–
k
4V スケール
–
16
–
k
VOUT
出力電圧範囲、 コ ー ド = 255
1V スケール
–
1.02
–
V
4V スケール、 VDDA = 5V
–
4.08
–
V
注:
51. デバイ スの特性評価に基づ く 値 ( 出荷試験 さ れていません )。
文書番号 : 001-97327 Rev. *A
ページ 83 / 112
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デー タ シー ト
表 11-27. VDAC の DC 仕様 ( 続き )
パラ メ ー タ ー
説明
条件
単位
–
Min
Typ
Max
単調増加性
–
–
VOS
ゼロ スケール誤差
–
0
有
±0.9
Eg
ゲ イ ン誤差
1V スケール
–
–
±2.5
%
4V スケール
–
–
±2.5
%
1V スケール
–
–
0.03
%FSR/°C
4V スケール
–
–
0.03
%FSR/°C
低速モー ド
–
–
100
µA
高速モー ド
–
–
500
µA
TC_Eg
温度係数、 ゲ イ ン誤差
動作電流 [52]
IDD
図 11-45. VDAC INL 対入力 コ ー ド 、 1V モー ド
LSB
図 11-47. VDAC INL 対温度、 1V モー ド
1
1
0.5
INL, L
LSB
INL, L
LSB
0.75
0
05
0.5
-0.5
0.25
-1
0
32
64
96
128
160
192
224
0
256
-40
Code, 8-bit
-20
0
20
40
60
80
100
Temperature, °C
図 11-46. VDAC DNL 対入力 コ ー ド 、 1V モー ド
図 11-48. VDAC DNL 対温度、 1V モー ド
0.5
0.5
0.4
0
DNL, LSB
DNL, LSB
0.25
-0.25
0.3
0.2
0.1
-0.5
0
32
64
96
128
160
192
224
Code, 8-bit
256
0
-40
-20
0
20
40
60
80
100
Temperature, °C
注:
52. デバイ スの特性評価に基づ く 値 ( 出荷試験 さ れていません )。
文書番号 : 001-97327 Rev. *A
ページ 84 / 112
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デー タ シー ト
図 11-49. IDAC フル スケール エ ラ ー対温度、 1V モー ド
図 11-50. IDAC フル スケール エ ラ ー対温度、 4V モー ド
2
Full Scale Error, %
Full Scale Error, %
1
0.75
05
0.5
0.25
1.5
1
0.5
0
0
-40
-20
0
20
40
60
80
-40
100
-20
0
図 11-51. VDAC 動作電流対温度、 1V モー ド 、 低速モー ド
40
60
80
100
図 11-52. VDAC 動作電流対温度、 1V モー ド 、 高速モー ド
50
400
40
Operating C
Current, μA
Operating C
Current, μA
20
Temperature, °C
Temperature, °C
30
20
10
0
300
200
100
0
-40
-20
0
20
40
60
80
100
-40
-20
0
Temperature, °C
20
40
60
80
100
Temperature, °C
表 11-28. VDAC の AC 仕様 [52]
パラ メ ー タ ー
FDAC
更新速度
TsettleP
TsettleN
説明
0.1% に達する ま での整定時間、
ス テ ッ プ 25% ～ 75%
0.1% に達する ま での整定時間、
ス テ ッ プ 75% ～ 25%
電圧 ノ イ ズ
条件
Min
Typ
Max
1V スケール
–
–
1000
単位
ksps
4V スケール
–
–
250
ksps
1V スケール、 Cload = 15pF
–
0.45
1
µs
4V スケール、 Cload = 15pF
–
0.8
3.2
µs
1V スケール、 Cload = 15pF
–
0.45
1
µs
4V スケール、 Cload = 15pF
–
0.7
3
µs
レ ン ジ = 1V、 高速モー ド 、
VDDA = 5V、 10kHz
–
750
–
nV/sqrtHz
注:
52. デバイ スの特性評価に基づ く 値 ( 出荷試験 さ れていません )。
文書番号 : 001-97327 Rev. *A
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デー タ シー ト
図 11-54. VDAC グ リ ッ チ応答、 コ ー ド 0x7F - 0x80、
1V モー ド 、 高速モー ド 、 VDDA = 5V
図 11-53. VDAC ス テ ッ プ応答、 コ ー ド 0x40 - 0xC0、
1V モー ド 、 高速モー ド VDDA = 5V
0.54
1
0.75
Voutt, V
Voutt, V
0.52
05
0.5
0.5
0.25
0.48
0
0
0.5
1
1.5
0
2
0.5
1
1.5
2
Time, μs
Time, μs
図 11-55. VDAC PSRR 対周波数
図 11-56. VDAC 電圧 ノ イ ズ、 1V モー ド 、
高速モー ド VDDA = 5V
50
100000
30
10000
20
nV/sq
qrtHz
PSRR, dB
P
40
10
0
0.1
1
10
Frequency, kHz
4 V, code 0x7F
100
4 V, code 0xFF
1000
1000
100
10
0.01
0.1
1
10
100
Frequency, kHz
文書番号 : 001-97327 Rev. *A
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デー タ シー ト
11.5.7 温度セ ンサー
表 11-29. 温度セ ンサーの仕様
パラ メ ー タ ー
説明
温度セ ンサー精度
条件
温度範囲 : –40°C ～ +85°C
Min
–
Typ
±5
単位
°C
Max
–
11.5.8 LCD 直接駆動
表 11-30. LCD 直接駆動の DC 仕様 [53]
パラ メ ー タ ー
説明
ICC
LCD ブ ロ ッ ク ( ガ ラ スな し )
ICC_SEG
VBIAS
条件
Min
Typ
Max
デバイ ス ス リ ープ モー ド 、 400Hz でウ ェ
イ ク ア ッ プ し て LCD を リ フ レ ッ シ ュ、 バ
ス ク ロ ッ ク = 3MHz、 Vddio = Vdda = 3V、
8 コ モ ン ラ イ ン、 16 セグ メ ン ト ラ イ ン、
1/5 デ ュ ーテ ィ サイ ク ル、 40Hz フ レーム
レー ト 、 ガ ラ ス接続な し
–
81
–
単位
mA
セグ メ ン ト ド ラ イバー当た り の電流 ス ト ロ ング駆動モー ド
LCD バイ アス範囲 (VBIAS は LCD
DAC の メ イ ン出力電圧 (V0) を基準
と する )
VDDA 3V および VDDA  VBIAS
LCD バイ アス ス テ ッ プ サイ ズ
VDDA  3V お よび VDDA VBIAS
セグ メ ン ト ／ コ モ ン ド ラ イバー当た ド ラ イバは連結可能
り の LCD 静電容量
セグ メ ン ト の最大 DC オ フ セ ッ ト
IOUT
Vdda  3V お よび Vdda  Vbias
セグ メ ン ト ド ラ イバー当た り の出力 VDDIO = 5.5V、 ス ト ロ ング駆動モー ド
駆動電流
–
260
–
µA
2
–
5
V
–
9.1 × VDDA
–
mV
–
500
5000
pF
–
–
20
mV
355
–
710
µA
Min
10
Typ
50
表 11-31. LCD 直接駆動の AC 仕様 [53]
パラ メ ー タ ー
説明
fLCD
LCD フ レーム レー ト
条件
Max
150
単位
Hz
注:
53. デバイ スの特性評価に基づ く 値 ( 出荷試験 さ れていません )。
文書番号 : 001-97327 Rev. *A
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デー タ シー ト
11.6 デジ タ ル ペ リ フ ェ ラ ル
特記 さ れていない限 り 、 仕様は –40°C  TA  85°C および TJ  100°C で有効です。 仕様は注記 し た場合を除いて、 1.71V ～ 5.5V に
おいて有効です。
11.6.1 タ イ マー
次の仕様は、 タ イ マー モー ド での タ イ マー／カ ウン タ ー／ PWM 周辺機器に適用 さ れます。 タ イ マーは UDB に実装する こ と も で
き ます。 詳細は、 PSoC Creator の タ イ マー コ ンポーネ ン ト デー タ シー ト を ご参照 く だ さ い。
表 11-32. タ イ マーの DC 仕様 [54]
パラ メ ー タ ー
説明
ブ ロ ッ クの消費電流
条件
Min
Typ
Max
16 ビ ッ ト タ イ マー。 所与の入力
ク ロ ッ ク周波数の範囲内において
–
–
–
単位
µA
–
15
–
µA
3MHz
12MHz
–
60
–
µA
48MHz
–
260
–
µA
80MHz
–
360
–
µA
Min
Typ
Max
動作周波数
DC
–
80.01
単位
MHz
キ ャ プ チ ャ パルス幅 ( 内部 ) [55]
15
–
–
ns
キ ャ プ チ ャ パルス幅 ( 外部 )
30
–
–
ns
タ イ マ分解能 [55]
15
–
–
ns
表 11-33. タ イ マーの AC 仕様 [54]
パラ メ ー タ ー
説明
イ ネーブル
条件
パルス幅 [55]
イ ネーブル パルス幅 ( 外部 )
リセッ ト
パルス幅 [55]
リ セ ッ ト パルス幅 ( 外部 )
15
–
–
ns
30
–
–
ns
15
–
–
ns
30
–
–
ns
11.6.2 カ ウン タ ー
次の仕様は、 カ ウン タ ー モー ド での タ イ マー／カ ウン タ ー／ PWM 周辺機器に適用 さ れます。 カ ウン タ は UDB に実装する こ と も
で き ます。 詳細は、 PSoC Creator のカ ウン タ ー コ ンポーネ ン ト デー タ シー ト を ご参照 く だ さ い。
表 11-34. カ ウン タ ーの DC 仕様 [54]
パラ メ ー タ ー
説明
ブ ロ ッ クの消費電流
条件
16 ビ ッ ト カ ウン タ ー、 各入力ク
ロ ッ ク周波数時
3MHz
12MHz
48MHz
80MHz
Min
–
Typ
–
Max
–
単位
µA
–
–
–
–
15
60
260
360
–
–
–
–
µA
µA
µA
µA
Min
DC
15
15
15
30
Typ
–
–
–
–
Max
80.01
–
–
–
単位
MHz
ns
ns
ns
ns
表 11-35. カ ウン タ ーの AC 仕様 [54]
パラ メ ー タ ー
説明
動作周波数
キ ャ プ チ ャ パルス [55]
分解能 [55]
パルス幅 [55]
パルス幅 ( 外部 )
条件
注:
54. デバイ スの特性評価に基づ く 値 ( 出荷試験 さ れていません )。
55. 正常に作動する には、 タ イ マー／カ ウ ン タ ー／ PWM の最短入力パルス幅はバス ク ロ ッ ク の周期に等 し く なければな り ません。
文書番号 : 001-97327 Rev. *A
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デー タ シー ト
表 11-35. カ ウン タ ーの AC 仕様 [54] ( 続き )
パラ メ ー タ ー
説明
イ ネーブル パルス幅 [56]
イ ネーブル パルス幅 ( 外部 )
リ セ ッ ト パルス幅 [56]
リ セ ッ ト パルス幅 ( 外部 )
条件
Min
15
30
15
30
Typ
–
–
–
–
Max
–
–
–
–
単位
ns
ns
ns
ns
11.6.3 パルス幅変調 (PWM)
次の仕様は、 PWM モー ド での タ イ マー／カ ウン タ ー／ PWM 周辺機器に適用 さ れます。 PWM は UDB に実装する こ と も で き ます。
詳細は、 PSoC Creator の PWM コ ンポーネ ン ト デー タ シー ト を ご参照 く だ さ い。
表 11-36. PWM の DC 仕様 [57]
パラ メ ー タ ー
説明
条件
Min
Typ
Max
16 ビ ッ ト PWM、 各入力ク ロ ッ ク
周波数時
–
–
–
単位
µA
3MHz
–
15
–
µA
12MHz
–
60
–
µA
48MHz
–
260
–
µA
80MHz
–
360
–
µA
Min
Typ
Max
動作周波数
DC
–
80.01
単位
MHz
パルス幅 [56]
15
–
–
ns
ブ ロ ッ ク の消費電流
表 11-37. PWM の AC 仕様 [57]
パラ メ ー タ ー
説明
条件
パルス幅 ( 外部 )
キル
パルス幅 [56]
–
ns
–
ns
30
–
–
ns
–
–
ns
30
–
–
ns
15
–
–
ns
30
–
–
ns
Min
Typ
Max
有効、 100kbps に設定
–
–
250
単位
µA
有効、 400kbps に設定
–
–
260
µA
Min
Typ
Max
–
–
1
単位
Mbps
パルス幅 [56]
イ ネーブル パルス幅 ( 外部 )
リセッ ト
–
–
15
キル パルス幅 ( 外部 )
イ ネーブル
30
15
パルス幅 [56]
リ セ ッ ト パルス幅 ( 外部 )
11.6.4 I2C
表 11-38. 固定 I2C の DC 仕様 [57]
パラ メ ー タ ー
説明
ブ ロ ッ ク の消費電流
条件
表 11-39. 固定 I2C の AC 仕様 [57]
パラ メ ー タ ー
説明
ビ ッ ト レー ト
条件
注:
56. 正 し く 作動する ために、 タ イ マー／カ ウ ン タ ー／ PWM の最低入力パルス幅はバス ク ロ ッ ク の周期で なければな り ません。
57. デバイ スの特性評価に基づ く 値 ( 出荷試験 さ れていません )。
文書番号 : 001-97327 Rev. *A
ページ 89 / 112
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デー タ シー ト
11.6.5 USB
表 11-40. USB の DC 仕様
パラ メ ー タ ー
説明
VUSB_5
USB 動作用のデバイ ス電源電圧
(VDDD)
Min
Typ
Max
USB が設定済み、
USB レギ ュ レー タ が有効
4.35
–
5.25
単位
V
VUSB_3.3
USB が設定済み、
USB レギ ュ レー タ がバイパス さ れる
3.15
–
3.6
V
VUSB_3
USB が設定済み、
USB レギ ュ レー タ がバイパス [58]
2.85
–
3.6
V
デバイ ス ア ク テ ィ ブ モー ド 、 バス ク VDDD = 5V、 FCPU = 1.5MHz
ロ ッ ク および IMO = 24MHz でのデバ V
DDD = 3.3V、 FCPU = 1.5MHz
イ ス供給電流
–
10
–
mA
–
8
–
mA
デバイ ス ス リ ープ モー ド でのデバイ VDDD = 5V、 USB ホス ト に接続、
ス供給電流
USB 復元信号でウ ェ イ ク ア ッ プする
よ う 設定 さ れた PICU
–
0.5
–
mA
VDDD = 5V、 USB ホス ト から切断
–
0.3
–
mA
VDDD = 3.3V、 USB ホス ト に接続、
USB 復元信号でウ ェ イ ク ア ッ プする
よ う 設定 さ れた PICU
–
0.5
–
mA
VDDD = 3.3V、 USB ホス ト から切断
–
0.3
–
mA
IUSB_Configured
IUSB_Suspended
条件
注:
58. 立ち上が り ／立ち下が り 時間マ ッ チ ン グ (TR) は保証 さ れません。 74 ページの表 11-16 を ご参照 く だ さ い。
文書番号 : 001-97327 Rev. *A
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デー タ シー ト
11.6.6 ユニバーサル デジ タ ル ブ ロ ッ ク (UDB)
PSoC Creator は、 UDB ア レ イ にマ ッ ピ ング さ れた標準デジ タ ル周辺機能 (UART、 SPI、 LIN、 PRS、 CRC、 タ イ マー、 カ ウン タ ー、
PWM、 AND、 OR な ど ) の、 構築 と テ ス ト を完了 し た ラ イ ブ ラ リ を提供 し ます。 完全な AC/DC 仕様、 API および推奨コ ー ド 例に
ついては、 PSoC Creator の中にある コ ンポーネ ン ト のデー タ シー ト を ご覧 く だ さ い。
表 11-41. UDB の AC 仕様 [59]
パラ メ ー タ ー
説明
条件
デー タ パスの性能
FMAX_TIMER
UDB ペアの 16 ビ ッ ト タ イ マーの最大
周波数
FMAX_ADDER UDB ペアの 16 ビ ッ ト 加算器の最大周
波数
FMAX_CRC
UDB ペアの 16 ビ ッ ト CRC/PRS の最
大周波数
PLD の性能
FMAX_PLD
UDB ペアの 2 パス PLD 機能の最大周
波数
ク ロ ッ ク から 出力ま での性能
tCLK_OUT
ク ロ ッ ク入力か ら デー タ 出力ま での伝 25°C、 VDDD  2.7V
播遅延。 図 11-57 を ご参照 く だ さ い
tCLK_OUT
ク ロ ッ ク入力か ら デー タ 出力ま での伝 最悪の配置、 配線、 およびピ ン選択
播遅延。 図 11-57 を ご参照 く だ さ い
Min
Typ
Max
単位
–
–
67.01
MHz
–
–
67.01
MHz
–
–
67.01
MHz
–
–
67.01
MHz
–
20
25
ns
–
–
55
ns
図 11-57. ク ロ ッ クから出力ま での時間
注:
59. デバイ スの特性評価に基づ く 値 ( 出荷試験 さ れていません )。
文書番号 : 001-97327 Rev. *A
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デー タ シー ト
11.7 メ モ リ
特記 さ れていない限 り 、 仕様は –40°C  TA  85°C および TJ  100°C で有効です。 仕様は注記 し た場合を除いて、 1.71V ～ 5.5V
において有効です。
11.7.1 フ ラ ッ シ ュ
表 11-42. フ ラ ッ シ ュの DC 仕様
パラ メ ー タ ー
説明
消去およびプ ログ ラ ム電圧
条件
VDDD ピ ン
単位
V
Min
Typ
Max
1.71
–
5.5
Min
Typ
Max
–
15
20
単位
ms
–
10
13
ms
–
5
7
ms
表 11-43. フ ラ ッ シ ュの AC 仕様
パラ メ ー タ ー
説明
TWRITE
行書き込み時間 ( 消去＋プ ログ ラ ム )
TERASE
行消去時間
条件
行プ ログ ラ ム時間
TBULK
TPROG
バルク 消去時間 (256KB)
–
–
140
ms
セ ク タ ー消去時間 (16KB)
–
–
15
ms
[60]
–
5
7.5
秒
フ ラ ッ シ ュ デー タ 保持期間 ( 前回の消 平均周囲温度。
去サイ ク ルから 測定 さ れた保持期間 ) TA  55°C、100K 消去／プ ログ ラ ム
サイ クル
20
–
–
年
平均周囲温度。
TA  85°C、 10K 消去／プ ログ ラ ム
サイ クル
10
–
–
合計デバイ ス プ ログ ラ ム時間
オーバーヘ ッ ド な し
11.7.2 EEPROM
表 11-44. EEPROM の DC 仕様
パラ メ ー タ ー
説明
条件
単位
V
Min
Typ
Max
1.71
–
5.5
Min
Typ
Max
–
10
20
単位
ms
20
–
–
年
平均周囲温度、 TA  55°C、 100K
消去／プ ログ ラ ム サイ ク ル
20
–
–
平均周囲温度。 TA ≤ 85°C、 10K 消
去／プ ログ ラ ム サイ ク ル
10
–
–
消去お よびプ ログ ラ ム電圧
表 11-45. EEPROM の AC 仕様
パラ メ ー タ ー
説明
TWRITE
1 行の消去／書き込みサイ クル時間
条件
EEPROM デー タ 保持期間 ( 前回の消去 平均周囲温度、 TA  25°C、 1M 消
サイ クルか ら測定 さ れた保持期間 )
去／プ ログ ラ ム サイ ク ル
注:
60. PSoC 5 フ ラ ッ シ ュ を プ ロ グ ラ ミ ン グする低オーバーヘ ッ ド 方法の説明については、 「PSoC 5 Device Programming Specifications」 を ご参照 く だ さ い。
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デー タ シー ト
11.7.3 不揮発性ラ ッ チ (NVL)
表 11-46. NVL の DC 仕様
パラ メ ー タ ー
説明
消去およびプ ログ ラ ム電圧
条件
Min
Typ
Max
1.71
–
5.5
単位
V
Min
Typ
Max
単位
25 ℃で プ ログ ラ ム
1K
–
–
プ ログ ラ ム／
消去サイ ク ル
0°C ～ 70°C で プ ログ ラ ム
100
–
–
プ ログ ラ ム／
消去サイ ク ル
平均周囲温度。 TA ≤ 55°C
20
–
–
年
平均周囲温度。 TA ≤ 85°C
10
–
–
年
Min
Typ
Max
1.2
–
–
単位
V
Min
Typ
Max
DC
–
80.01
VDDD ピ ン
表 11-47. NVL の AC 仕様
パラ メ ー タ ー
説明
NVL の耐久性
NVL デー タ 保持期間
条件
11.7.4 SRAM
表 11-48. SRAM の DC 仕様
パラ メ ー タ ー
説明
VSRAM
SRAM 保持電圧 [61]
条件
表 11-49. SRAM の AC 仕様
パラ メ ー タ ー
説明
FSRAM
SRAM の動作周波数
条件
単位
MHz
注:
61. デバイ スの特性評価に基づ く 値 ( 出荷試験 さ れていません )。
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11.7.5 外部 メ モ リ イ ン タ ー フ ェ ース (EMIF)
図 11-58. 非同期書き込み と 読み出 し サイ クルの タ イ ミ ング、 待機状態な し
Tbus_clock
Bus Clock
EM_Addr
EM_CE
EM_WE
EM_OE
Twr_setup
Trd_hold
Trd_setup
EM_Data
Write Cycle
Read Cycle
Minimum of 4 bus clock cycles between successive EMIF accesses
表 11-50. 非同期書き込みおよび読み出 し タ イ ミ ング仕様 [62]
パラ メ ー タ ー
説明
Fbus_clock
バス ク ロ ッ ク周波数 [63]
Tbus_clock
バス ク ロ ッ ク周期 [64]
Twr_Setup
EM_data 有効か ら EM_WE および EM_CE
の立ち上 り エ ッ ジ ま での時間
Trd_setup
EM_OE の立ち上が り エ ッ ジの前に
EM_data が有効でなければな ら ない時間
Trd_hold
EM_OE の立ち上が り エ ッ ジの後に
EM_data が有効でなければな ら ない時間
条件
Min
Typ
Max
–
–
33
単位
MHz
30.3
–
–
ns
Tbus_clock – 10
–
–
ns
5
–
–
ns
5
–
–
ns
注:
62. デバイ スの特性評価に基づ く 値 ( 出荷試験 さ れていません )。
63. EMIF 信号 タ イ ミ ン グは GPIO 周波数制限に よ っ て制限 さ れます。 67 ページの 「GPIO」 を ご参照 く だ さ い。
64. EMIF 出力信号は一般にバス ク ロ ッ ク に同期 さ れるので、 EMIF 信号 タ イ ミ ン グはバス ク ロ ッ ク 周波数に依存 し ます。
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図 11-59. 同期書き込み と 読み出 し サイ クルの タ イ ミ ング、 待機状態な し
Tbus_clock
Bus Clock
EM_Clock
EM_Addr
EM_CE
EM_ADSC
EM_WE
EM_OE
Twr_setup
Trd_hold
Trd_setup
EM_Data
Write Cycle
Read Cycle
Minimum of 4 bus clock cycles between successive EMIF accesses
表 11-51. 同期書き込みおよび読み出 し タ イ ミ ング仕様 [65]
パラ メ ー タ ー
説明
Fbus_clock
バス ク ロ ッ ク周波数 [66]
Tbus_clock
バス ク ロ ッ ク周期 [67]
Twr_Setup
EM_data 有効から EM_Clock の立ち上 り
エ ッ ジ ま での時間
Trd_setup
EM_OE の立ち上が り エ ッ ジの前に
EM_data が有効でなければな ら ない時間
Trd_hold
EM_OE の立ち上が り エ ッ ジの後に
EM_data が有効でなければな ら ない時間
条件
Min
Typ
Max
–
–
33
単位
MHz
30.3
–
–
ns
Tbus_clock – 10
–
–
ns
5
–
–
ns
5
–
–
ns
注:
65. デバイ スの特性評価に基づ く 値 ( 出荷試験 さ れていません )。
66. EMIF 信号 タ イ ミ ン グは GPIO 周波数制限に よ っ て制限 さ れます。 67 ページの 「GPIO」 を ご参照 く だ さ い。
67. EMIF 出力信号は一般にバス ク ロ ッ ク に同期 さ れるので、 EMIF 信号 タ イ ミ ン グはバス ク ロ ッ ク 周波数に依存 し ます。
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11.8 PSoC のシ ス テム リ ソ ース
特記 さ れていない限 り 、 仕様は –40°CTA85°C および TJ 100°C で有効です。 仕様は注記 し た場合を除いて、 1.71V ～ 5.5V
において有効です。
11.8.1 電圧降下に伴 う パワーオン リ セ ッ ト (POR)
安定化モー ド の電圧低下検出では、 VDDD および VDDA は、  2.0V でなければな り ません。 電圧低下検出は、 外部安定化モー ド で
利用で き ません。
表 11-52. ブ ラ ウン アウ ト 機能を備えた精密低電圧 リ セ ッ ト (PRES) 回路の DC 仕様
パラ メ ー タ ー
説明
PRESR
立ち上が り ト リ ッ プ電圧
PRESF
立ち下が り ト リ ッ プ電圧
条件
工場出荷時 ト リ ム
Min
Typ
Max
1.64
–
1.68
単位
V
1.62
–
1.66
V
表 11-53. ブ ラ ウン アウ ト 機能を備えたパワー オ ン リ セ ッ ト (POR) 回路の AC 仕様 [68]
パラ メ ー タ ー
PRES_TR[69] 応答時間
説明
Min
Typ
Max
–
–
0.5
単位
µs
–
5
–
V/sec
Min
Typ
Max
単位
1.68
1.73
1.77
V
LVI_A/D_SEL[3:0] = 0001b
1.89
1.95
2.01
V
LVI_A/D_SEL[3:0] = 0010b
2.14
2.20
2.27
V
LVI_A/D_SEL[3:0] = 0011b
2.38
2.45
2.53
V
LVI_A/D_SEL[3:0] = 0100b
2.62
2.71
2.79
V
LVI_A/D_SEL[3:0] = 0101b
2.87
2.95
3.04
V
LVI_A/D_SEL[3:0] = 0110b
3.11
3.21
3.31
V
LVI_A/D_SEL[3:0] = 0111b
3.35
3.46
3.56
V
LVI_A/D_SEL[3:0] = 1000b
3.59
3.70
3.81
V
LVI_A/D_SEL[3:0] = 1001b
3.84
3.95
4.07
V
LVI_A/D_SEL[3:0] = 1010b
4.08
4.20
4.33
V
LVI_A/D_SEL[3:0] = 1011b
4.32
4.45
4.59
V
LVI_A/D_SEL[3:0] = 1100b
4.56
4.70
4.84
V
VDDD/VDDA ド ロ ッ プ レー ト
条件
ス リ ープ モー ド
11.8.2 電圧モニ タ ー
表 11-54. 電圧モニ タ ーの DC 仕様
パラ メ ー タ ー
説明
LVI
ト リ ッ プ電圧
LVI_A/D_SEL[3:0] = 0000b
HVI
条件
LVI_A/D_SEL[3:0] = 1101b
4.83
4.98
5.13
V
LVI_A/D_SEL[3:0] = 1110b
5.05
5.21
5.37
V
LVI_A/D_SEL[3:0] = 1111b
5.30
5.47
5.63
V
ト リ ッ プ電圧
5.57
5.75
5.92
V
Min
Typ
Max
–
–
1
表 11-55. 電圧モニ タ ーの AC 仕様
パラ メ ー タ ー
LVI_tr[69]
応答時間
説明
条件
単位
µs
注:
68. デバイ スの特性評価に基づ く 値 ( 出荷試験 さ れていません )。
69. こ の値は計算 さ れますが、 測定 さ れていません。
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11.8.3 割込み コ ン ト ロー ラ ー
表 11-56. 割込み コ ン ト ロー ラ ーの AC 仕様
パラ メ ー タ ー
説明
条件
Min
Typ
Max
割込み信号入力か ら、 main コ ー ド 行か
らの ISR コ ー ド 実行ま での遅延 [70]
–
–
12
単位
Tcy CPU
割込み信号入力か ら、 他の ISR コ ー ド
からの ISR コ ー ド 実行 ( テールチ ェ ー
ン ) ま での遅延 [70]
–
–
6
Tcy CPU
Min
Typ
Max
–
–
12[72]
単位
MHz
–
–
7[72]
MHz
(T/10) – 5
–
–
ns
–
–
T/4
–
–
T_TDO_valid
TCK HIGH ま での TMS セ ッ ト ア ッ プ時間
TCK HIGH からの TDI、 TMS ホール ド 時間 T = 1/f_TCK max
T = 1/f_TCK max
TCK LOW か ら TDO 有効ま での時間
T/4
–
–
2T/5
T_TDO_hold
TCK HIGH からの TDO ホール ド 時間
T = 1/f_TCK max
T/4
–
–
nTRST 最小パルス幅
f_TCK = 2MHz
8
–
–
11.8.4 JTAG イ ン タ ー フ ェ ース
図 11-60. JTAG イ ン タ ー フ ェ ース タ イ ミ ン グ
(1/f_TCK)
TCK
T_TDI_setup
T_TDI_hold
TDI
T_TDO_valid
T_TDO_hold
TDO
T_TMS_setup
T_TMS_hold
TMS
表 11-57. JTAG イ ン タ ー フ ェ ースの AC 仕様 [71]
パラ メ ー タ ー
f_TCK
TCK 周波数
説明
条件
3.3V  VDDD  5V
1.71V  VDDD < 3.3V
T_TDI_setup
T_TMS_setup
T_TDI_hold
T_nTRST
TCK HIGH ま での TDI セ ッ ト ア ッ プ時間
ns
注:
70. ARM Cortex-M3 NVIC 仕様 Cortex-M3 CPU に関する詳細な ド キ ュ メ ン ト については、 www.arm.com にア ク セス し て く だ さ い。
71. デバイ スの特性評価に基づ く 値 ( 出荷試験 さ れていません )。
72. f_TCK は CPU ク ロ ッ ク 周波数の 1/3 以下であ る こ と も 必要です。
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11.8.5 SWD イ ン タ ー フ ェ ース
図 11-61. SWD イ ン タ ー フ ェ ース タ イ ミ ング
(1/f_S W D C K )
SWDCK
T _SW D I_setup T_SW D I_hold
S W D IO
(P S oC input)
T_S W D O _hold
T _S W D O _valid
S W D IO
(P S oC output)
表 11-58. SWD イ ン タ ー フ ェ ースの AC 仕様 [73]
パラ メ ー タ ー
説明
f_SWDCK
SWDCLK 周波数
条件
3.3V VDDD 5V
Min
Typ
Max
–
–
12[74]
単位
MHz
1.71V VDDD < 3.3V
–
–
7[74]
MHz
MHz
1.71V VDDD < 3.3V、 USBIO ピ ン
を介 し た SWD
T = 1/f_SWDCK max
–
–
5.5[74]
T/4
–
–
T = 1/f_SWDCK max
T/4
–
–
T = 1/f_SWDCK max
–
–
T/2
T = 1/f_SWDCK max
1
–
–
ns
Min
Typ
Max
TRACEPORT (TRACECLK) 周波数
–
–
33[75]
単位
MHz
SWV ビ ッ ト レー ト
–
–
33[75]
Mbit
T_SWDI_setup SWDCK HIGH ま での SWDIO 入力
セ ッ ト ア ッ プ時間
T_SWDI_hold SWDCK HIGH からの SWDIO 入力
ホール ド 時間
T_SWDO_valid SWDCK HIGH か ら SWDIO 出力ま で
の時間
T_SWDO_hold SWDCK HIGH からの SWDIO 出力
ホール ド 時間
11.8.6 TPIU イ ン タ ー フ ェ ース
表 11-59. TPIU イ ン タ ー フ ェ ースの AC 仕様 [73]
パラ メ ー タ ー
説明
条件
注:
73. デバイ スの特性評価に基づ く 値 ( 出荷試験 さ れていません )。
74. f_SWDCK は CPU ク ロ ッ ク 周波数の 1/3 以下であ る こ と も 必要です。
75. TRACEPORT 信号周波数お よびビ ッ ト レ ー ト は GPIO 出力周波数に よ っ て制限 さ れます。 68 ページの表 11-9 を ご参照 く だ さ い。
文書番号 : 001-97327 Rev. *A
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11.9 ク ロ ッ キン グ
特記 さ れていない限 り 、 仕様は –40°C TA  85°C お よび TJ 100°C で有効です。 仕様は注記 し た場合を除いて、 1.71V ～ 5.5V に
おいて有効です。 特記 さ れていない限 り 、 すべての図 と グ ラ フ は標準値を示 し ます。
11.9.1 内部主発振器
表 11-60. IMO の DC 仕様 [76]
パラ メ ー タ ー
Icc_imo
説明
条件
Min
Typ
Max
単位
電源電流
74.7MHz
–
–
730
µA
62.6MHz
–
–
600
µA
48MHz
–
–
500
µA
24MHz – USB モー ド
–
–
500
µA
発振器を USB バスにロ ッ ク
24MHz – 非 USB モー ド
12MHz
–
–
300
µA
–
–
200
µA
6MHz
–
–
180
µA
3MHz
–
–
150
µA
Min
Typ
Max
単位
IMO の周波数安定性 ( 工場 ト リ ム )
74.7MHz
–7
–
7
%
62.6MHz
–7
–
7
%
48MHz
–5
–
5
%
24MHz – 非 USB モー ド
–4
–
4
%
–0.25
–
0.25
%
–3
–
3
%
6MHz
–2
–
2
%
3MHz
–2
–
2
%
–
–
13
µs
図 11-62. IMO 電流対周波数
700
600
Curren
nt, μA
500
400
300
200
100
0
0
10
20
30
40
50
Frequency, MHz
60
70
80
表 11-61. IMO の AC 仕様
パラ メ ー タ ー
FIMO
説明
24MHz – USB モー ド
12MHz
Tstart_imo
起動時間 [76]
条件
発振器を USB バスにロ ッ ク
イ ネーブルから
( 通常のシ ス テム動作中 )
注:
76. デバイ スの特性評価に基づ く 値 ( 出荷試験 さ れていません )。
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表 11-61. IMO の AC 仕様 ( 続き )
パラ メ ー タ ー
説明
ジ ッ タ ( ピー ク ツー ピー ク
F = 24MHz
Jp-p
条件
F = 3MHz
ジ ッ タ ( 長時間
F = 24MHz
Jperiod
Min
Typ
Max
単位
–
0.9
–
ns
–
1.6
–
ns
–
0.9
–
ns
–
12
–
ns
)[77]
)[77]
F = 3MHz
図 11-63. IMO 周波数変化対温度
図 11-64. IMO 周波数変化対 VCC
0.5
62.6 MHz
24 MHz
3 MHz
% Variation
0.25
0
-0.25
-0.5
-40
-20
0
20
40
60
Temperature, °C
80
100
注:
77. デバイ スの特性評価に基づ く 値 ( 出荷試験 さ れていません )。
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11.9.2 内部低速発振器
表 11-62. ILO の DC 仕様
パラ メ ー タ ー
説明
条件
Min
Typ
Max
FOUT = 1kHz
–
–
1.7
単位
µA
FOUT = 33kHz
–
–
2.6
µA
FOUT = 100kHz
–
–
2.6
µA
電源切断モー ド
–
–
15
nA
Min
Typ
Max
–
–
2
単位
ms
ILO 周波数
100kHz
45
100
200
kHz
1kHz
0.5
1
2
kHz
動作電流 [78]
ICC
リ ー ク電流 [78]
表 11-63. ILO の AC 仕様 [79]
パラ メ ー タ ー
説明
Tstart_ilo
起動時間、 全周波数
FILO
条件
タ ーボ モー ド
図 11-66. ILO 周波数変化対 VDD
50
20
25
10
% Variiation
% Variation
図 11-65. ILO 周波数変化対温度
0
100 kHz
-25
0
100 kHz
-10
1 kHz
1 kHz
-50
-40
-20
0
20
40
60
80
Temperature, °C
100
-20
1.5
2.5
3.5
4.5
5.5
VDDD, V
注:
78. こ の値は計算 さ れますが、 測定 さ れていません。
79. デバイ スの特性評価に基づ く 値 ( 出荷試験 さ れていません )。
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11.9.3 MHz 外部水晶発振器 (MHzECO)
MHzECO 用水晶ま たはセ ラ ミ ッ ク 発振子の選択の詳細については、 ア プ リ ケーシ ョ ン ノ ー ト 「AN54439: PSoC 3 and PSoC 5
External Oscillators」 を ご参照 く だ さ い。
表 11-64. MHzECO の DC 仕様
パラ メ ー タ ー
ICC
動作電流 [80]
説明
条件
単位
mA
Min
Typ
Max
–
3.8
–
Min
Typ
Max
4
–
25
単位
MHz
Min
–
–
Typ
0.25
–
Max
1.0
1
単位
µA
µW
Min
Typ
Max
–
32.768
–
単位
kHz
–
1
–
s
VDDIO/2 で測定
VIL ～ VIH
Min
0
30
0.5
Typ
–
50
–
Max
33
70
–
単位
MHz
%
V/ns
条件
入力 = 3MHz、 出力 = 80MHz
入力 = 3MHz、 出力 = 24MHz
入力 = 3MHz、 出力 = 67MHz
Min
–
–
–
Typ
650
200
400
Max
–
–
–
単位
µA
µA
µA
Min
Typ
Max
1
–
48
単位
MHz
13.56MHz 水晶
表 11-65. MHzECO の AC 仕様
パラ メ ー タ ー
説明
F
水晶発振器の周波数範囲
条件
11.9.4 kHz 外部水晶振動子発振器
表 11-66. kHzECO の DC 仕様 [80]
パラ メ ー タ ー
ICC
動作電流
DL
駆動レ ベル
説明
条件
低消費電力モー ド ； CL = 6pF
表 11-67. kHzECO の AC 仕様 [80]
パラ メ ー タ ー
F
周波数
TON
起動時間
説明
条件
高消費電力モー ド
11.9.5 外部 ク ロ ッ ク リ フ ァ レ ン ス
表 11-68. 外部ク ロ ッ ク リ フ ァ レ ン スの AC 仕様 [80]
パラ メ ー タ ー
説明
外部周波数の範囲
入力デ ュ ーテ ィ 比の範囲
入力エ ッ ジ レー ト
条件
11.9.6 位相同期回路
表 11-69. PLL の DC 仕様
パラ メ ー タ ー
説明
IDD
PLL の動作電流
表 11-70. PLL の AC 仕様
パラ メ ー タ ー
説明
Fpllin
PLL 入力周波数 [81]
PLL 中間周波数 [82]
Fpllout
Jperiod-rms
条件
1
–
3
MHz
PLL 出力周波数 [81]
24
–
80
MHz
起動時のロ ッ ク時間
–
–
250
µs
ジ ッ タ (rms)[80]
–
–
250
ps
プ リ スケー ラの出力
注:
80. デバイ スの特性評価に基づ く 値 ( 出荷試験 さ れていません )。
81. こ の仕様は、 IMO を PLL の ソ ース と し て使用 し 、 指定範囲で PLL を テ ス ト する こ と で保証 さ れます。
82. PLL 入力分周器 (Q) は、 入力周波数が中間周波数範囲に分周 さ れる よ う に設定する必要があ り ます。 Q の範囲は 1 ～ 16 です。
文書番号 : 001-97327 Rev. *A
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PSoC® 5LP: CY8C52LP フ ァ ミ リ
デー タ シー ト
12. 注文情報
表 12-1 に記載 さ れている機能に加え、すべての CY8C52LP デバイ スには、最大 256KB のフ ラ ッ シ ュ、64KB SRAM、2KB EEPROM、
高精度オ ン チ ッ プ リ フ ァ レ ン ス電圧、 高精度発振器、 フ ラ ッ シ ュ、 ECC、 DMA、 固定機能 I2C、 JTAG/SWD プ ログ ラ ミ ングおよ
びデバ ッ グ、 外部 メ モ リ イ ン タ ー フ ェ ースな どが含まれています。 こ れら の機能のほか、 柔軟な UDB と アナログ サブ セ ク シ ョ ン
によ っ て幅広いペ リ フ ェ ラルがサポー ト さ れます。 ユーザーが最適なデバイ ス を選択で き る よ う 、 PSoC Creator は、 ユーザーが各
自のア プ リ ケーシ ョ ンに必要な コ ンポーネ ン ト を選択 し た後、 デバイ スの推奨を行います。 CY8C52LP フ ァ ミ リ のデバイ スはすべ
て、ユーザーが選択で き る セキ ュ リ テ ィ レ ベルのデバイ ス セキ ュ リ テ ィ と フ ラ ッ シ ュ セキ ュ リ テ ィ を備えています。詳細は、TRM
を ご覧 く だ さ い。
表 12-1. ARM Cortex-M3 CPU を備えた CY8C52LP フ ァ ミ リ
I/O[84]
UDB[83]
16 ビ ッ ト タ イ マー／ PWM
FS USB
GPIO
SIO
USBIO
– ✔ 24
4
✔ 48 38
8
2
68-QFN
0x2E11E069
0
– ✔ 24
4
✔ 72 62
8
2
100-TQFP
0x2E12F069
CY8C5267AXI-LP051
67 128 32
2 ✔ 1x12 ビ ッ ト SAR 1
2
0
0
– ✔ 24
4
✔ 72 62
8
2
100-TQFP
0x2E133069
CY8C5267LTI-LP089
67 128 32
2 ✔ 1x12 ビ ッ ト SAR 1
2
0
0
– ✔ 24
4
✔ 48 38
8
2
68-QFN
0x2E159069
パ ッ ケージ
合計 I/O 数
CapSense
オペア ン プ
DFB
0
0
ADC
0
2
LCD セグ メ ン ト 駆動
2
EEPROM (KB)
2 ✔ 1x12 ビ ッ ト SAR 1
2 ✔ 1x12 ビ ッ ト SAR 1
SRAM (KB)
67 256 64
67 256 64
フ ラ ッ シ ュ (KB)
CY8C5268LTI-LP030
CY8C5268AXI-LP047
型番
CPU の速度 (MHz)
コ ンパレー タ
デジ タ ル
SC/CT アナ ログ ブ ロ ッ ク
アナロ グ
DAC
MCU コ ア
JTAG ID[85]
CY8C5266LTI-LP029
67
64
16
2 ✔ 1x12 ビ ッ ト SAR 1
2
0
0
– ✔ 20
4
✔ 48 38
8
2
68-QFN
0x2E11D069
CY8C5266AXI-LP033
67
64
16
2 ✔ 1x12 ビ ッ ト SAR 1
2
0
0
– ✔ 20
4
✔ 72 62
8
2
100-TQFP
0x2E121069
CY8C5266AXI-LP132
67
64
16
2 ✔ 1x12 ビ ッ ト SAR 1
2
0
0
– ✔ 20
4
– 70 62
8
0
100-TQFP
0x2E184069
CY8C5266LTI-LP150
67
64
16
2 ✔ 1x12 ビ ッ ト SAR 1
2
0
0
– ✔ 20
4
– 46 38
8
0
68-QFN
0x2E196069
CY8C5265LTI-LP050
67
32
8
2 ✔ 1x12 ビ ッ ト SAR 1
0
0
0
– ✔ 20
4
✔ 48 38
8
2
68-QFN
0x2E132069
CY8C5265AXI-LP056
67
32
8
2 ✔ 1x12 ビ ッ ト SAR 1
0
0
0
– ✔ 20
4
✔ 72 62
8
2
100-TQFP
0x2E138069
CY8C5265LTI-LP058
67
32
8
2 ✔ 1x12 ビ ッ ト SAR 1
2
0
0
– ✔ 20
4
✔ 48 38
8
2
68-QFN
0x2E13A069
CY8C5265AXI-LP082
67
32
8
2 ✔ 1x12 ビ ッ ト SAR 1
2
0
0
– ✔ 20
4
✔ 72 62
8
2
100-TQFP
0x2E152069
CY8C5287AXI-LP095[86] 80 256 64
2 ✔ 1x12 ビ ッ ト SAR 1
2
0
0
– ✔ 24
4
✔ 72 62
8
2
100-TQFP
0x2E15F069
CY8C5288LTI-LP090
80 256 64
2 ✔ 1x12 ビ ッ ト SAR 1
2
0
0
– ✔ 24
4
✔ 48 38
8
2
68-QFN
0x2E15A069
CY8C5288FNI-LP213
80 256 64
2 ✔ 1x12 ビ ッ ト SAR 1
2
0
0
– ✔ 24
4
✔ 72 62
8
2
99-WLCSP 0x2E1D5069
注:
83. UDB は、 SPI、 LIN、 UART、 タ イ マー、 カ ウ ン タ ー、 PWM、 PRS、 その他を含む幅広い機能をサポー ト し ます。 それぞれの機能について、 UDB の一部ま たは複
数の UDB を使用する こ と がで き ます。 複数の機能で 1 個の UDB を共用する こ と がで き ます。 UDB の使い方の詳細については、 38 ページの 「ペ リ フ ェ ラルの例」
を ご参照 く だ さ い。
84. I/O カ ウ ン ト は、 GPIO、 SIO お よび 2 つの USB I/O のすべてのデジ タ ル I/O タ イ プ を対象 と し ます。 それぞれの I/O の機能の詳細については 31 ページの 「I/O シ
ス テムおよび配線」 を ご参照 く だ さ い。
85. JTAG ID には、 3 つの主な フ ィ ール ド が含まれています。 最上位ニ ブル ( 左の桁 ) か ら 順にバージ ョ ン、 2 バイ ト の製品番号、 3 ニ ブルの メ ー カ ー ID です。
86. こ の製品は表 12-1 で説明 し た番号付け規則 と は異な り ます。 その フ ラ ッ シ ュ は 128KB ではな く 256KB の容量です。
文書番号 : 001-97327 Rev. *A
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PSoC® 5LP: CY8C52LP フ ァ ミ リ
デー タ シー ト
12.1 部品番号の命名規則
PSoC 5LP デバイ スは、 こ こ に示す部品番号の命名規則に従っ ています。 フ ィ ール ド は、 特に記述がない限 り 、 すべて 1 文字の英
数字 (0 ～ 9、 A ～ Z) です。
CY8Cabcdefg-LPxxx
 a: アーキテ ク チ ャ
 ef: パ ッ ケージ コ ー ド
3: PSoC 3
 5: PSoC 5


 b: アーキテ ク チ ャ内の フ ァ ミ リ グループ
2: CY8C52LP
4: CY8C54LP
 6: CY8C56LP
 8: CY8C58LP


ファミ リ
ファミ リ
ファミ リ
ファミ リ
 c: 速度グ レー ド


2 文字の英数字
AX: TQFP
 LT: QFN
 PV: SSOP
 FN: CSP

6: 67MHz
8: 80MHz
 d: フ ラ ッ シ ュ容量
5: 32KB
6: 64KB
 7: 128KB
 8: 256KB

 g: 温度範囲
C: 民生用
I: 工業用
 A: 車載用


 xxx: ペ リ フ ェ ラル セ ッ ト


3 文字の数字
こ れ らの 3 文字に関連付け ら れた意味はあ り ません。

Examples
CY8C
5 2 8 8 AX /PV I - LPx x x
Cypress Prefix
5: PSoC 5
2: CY8C52 Family
Architecture
Family Group within Architecture
8: 80 MHz
Speed Grade
8: 256 KB
Flash Capacity
AX: TQFP, PV:SSOP
Package Code
I: Industrial
Temperature Range
Peripheral Set
これらのデバイ スのテープおよび リ ールのバージ ョ ンは入手可能であ り 、 型番の終わ り に 「T」 でマー ク付け られます。
サイ プ レ スは鉛 フ リ ー製品に取 り 組んでお り 、PSoC 5LP CY8C52LP フ ァ ミ リ のデバイ スはすべて RoHS-6 規格に準拠 し ています。
鉛 (Pb) は、 はんだの合金を作る元素で、 その潜在毒性のため環境問題の原因物質 と さ れています。 サイ プ レ スでは、 リ ー ド フ レー
ム ベースのパ ッ ケージのほ と んどにニ ッ ケル パラ ジウム NiPdAu ( ニ ッ ケル パラ ジウム 金 ) め っ き技術を採用 し ています。
サイ プ レ スの鉛 フ リ ーに対する取 り 組みの概要は、 弊社ウ ェ ブサイ ト を ご覧 く だ さ い。 ウ ェ ブサイ ト には、 パ ッ ケージに関する詳
細情報 も掲載 さ れています。 サイ プ レ スのパ ッ ケージに含まれる全物質は、 パ ッ ケージ素材宣言デー タ シー ト (PMDD) に記載 さ れ
ています。 PMDD を ご覧になれば、 多 く の使用禁止物質が使用 さ れていない こ と も ご確認いただけます。 PMDD に記載の情報は、
リ サイ クルその他の 「廃棄」 要件のための計画に も 役立ち ます。
文書番号 : 001-97327 Rev. *A
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デー タ シー ト
13. パ ッ ケージ
表 13-1. パ ッ ケージの特性
パラ メ ー タ ー
説明
TA
動作周囲温度
TJ
動作接合部温度
条件
Min
Typ
–40
25
85
単位
°C
–40
–
100
°C
Max
TJA
パ ッ ケージ qJA (68 ピ ン QFN)
–
15
–
°C/W
TJA
パ ッ ケージ qJA (100 ピ ン TQFP)
–
34
–
°C/W
TJC
パ ッ ケージ qJC (68 ピ ン QFN)
–
13
–
°C/W
TJC
パ ッ ケージ qJC (100 ピ ン TQFP)
–
10
-
°C/W
TA
動作周囲温度
CSP デバイ ス用
–40
25
85
°C
TJ
動作接合部温度
CSP デバイ ス用
–40
–
100
°C
TJA
パ ッ ケージの qJA (99 ボール CSP)
TJC
パ ッ ケージの qJC (99 ボール CSP)
–
°C/W
16.5
–
0.1
°C/W
表 13-2. はんだ リ フ ロー ピー ク温度
パ ッ ケージ
最高ピー ク 温度
ピー ク 温度での最長時
間
68 ピ ン QFN
260°C
30 秒
100 ピ ン TQFP
260°C
30 秒
99 ピ ン CSP
255°C
30 秒
表 13-3. パ ッ ケージの湿度感度レ ベル (MSL)、 IPC/JEDEC J-STD-2
パ ッ ケージ
MSL
68 ピ ン QFN
MSL 3
100 ピ ン TQFP
MSL 3
99 ピ ン CSP
MSL1
文書番号 : 001-97327 Rev. *A
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図 13-1. 0.4mm ピ ッ チ 68 ピ ン QFN 8×8 パ ッ ケージの外形 (Sawn バージ ョ ン )
001-09618 *E
図 13-2. 100 ピ ン TQFP (14×14×1.4 mm) パ ッ ケージの図
51-85048 *J
文書番号 : 001-97327 Rev. *A
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図 13-3. WLCSP パ ッ ケージ (5.192 × 5.940 × 0.6mm)
001-88034 *B
文書番号 : 001-97327 Rev. *A
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デー タ シー ト
14. 略号
表 14-1. 本書で使用する略語
略語
表 14-1. 本書で使用する略語
略語
説明
abus
analog local bus ( アナログ ロー カル バス )
ADC
analog-to-digital converter
( アナログ - デジ タ ル変換器 )
AG
analog global ( アナログ グローバル )
AHB
AMBA high-performance bus (AMBA ( ア ド バン ス
ト マ イ ク ロ コ ン ト ロー ラ ー バス アーキテ ク チ ャ
) 高性能バス )、 ARM デー タ 転送バスの一種
ALU
arithmetic logic unit ( 算術論理装置 )
AMUXBUS analog multiplexer bus
( アナログ マルチ プ レ クサ バス )
( 続き )
説明
EMI
electromagnetic interference ( 電磁干渉 )
EMIF
external memory interface
( 外部 メ モ リ イ ン タ ー フ ェ ース )
EOC
end of conversion ( 変換の終了 )
EOF
end of frame ( フ レームの終了 )
EPSR
execution program status register
( 実行プ ログ ラ ム ス テー タ ス レ ジス タ )
ESD
electrostatic discharge ( 静電気放電 )
ETM
embedded trace macrocell
( 埋め込み ト レース マ ク ロ セル )
FIR
finite impulse response ( 有限イ ンパルス応答 )。
IIR を ご参照 く だ さ い
API
application programming interface ( ア プ リ ケー
シ ョ ン プ ログ ラ ミ ング イ ン タ ー フ ェ ース )
FPB
APSR
application program status register ( ア プ リ ケー
シ ョ ン プ ログ ラ ム ス テー タ ス レ ジス タ )
flash patch and breakpoint
( フ ラ ッ シ ュ パ ッ チおよびブ レー ク ポ イ ン ト )
FS
full-speed ( フ ルス ピー ド )
general-purpose input/output ( 汎用入出力 ) ；
PSoC ピ ンに適用
ARM®
advanced RISC machine ( 高度な RISC マシ ン )、
CPU アーキテ ク チ ャ の一種
GPIO
ATM
automatic thump mode ( 自動サン プ モー ド )
HVI
high-voltage interrupt ( 高電圧割込み )。
LVI、 LVD を ご参照 く だ さ い
IC
integrated circuit ( 集積回路 )
IDAC
current DAC ( 電流 DAC)。
DAC、 VDAC を ご参照 く だ さ い
integrated development environment
( 統合開発環境 )
BW
bandwidth ( 帯域幅 )
CMRR
common-mode rejection ratio ( 同相除去比 )
CPU
central processing unit ( 中央演算処理装置 )
CRC
cyclic redundancy check ( 巡回冗長検査 )、エ ラ ー
チ ェ ッ ク プ ロ ト コ ルの一種
IDE
DAC
digital-to-analog converter ( デジ タ ル - アナログ変
換器 )。 IDAC、 VDAC を ご参照 く だ さ い
DFB
digital filter block ( デジ タ ル フ ィ ル タ ー ブ ロ ッ ク )
I2C ( 別名 : Inter-Integrated Circuit ( イ ン タ ー イ ン テグ レー
IIC)
テ ッ ド サーキ ッ ト )、 通信プ ロ ト コ ルの一種
DIO
IIR
digital input/output ( デジ タ ル入出力 )、 アナロ グ
な し 、 デジ タ ル機能のみを持つ GPIO。 GPIO を
ご参照 く だ さ い
infinite impulse response ( 無限イ ンパルス応答 )。
FIR を ご参照 く だ さ い
ILO
DMA
direct memory access ( ダ イ レ ク ト メ モ リ ア ク セ
ス )。 TD を ご参照 く だ さ い
internal low-speed oscillator ( 内部低速発振器 )。
IMO を ご参照 く だ さ い
IMO
DNL
differential nonlinearity ( 微分非直線性 )。
INL を ご参照 く だ さ い
internal main oscillator ( 内部主発振器 )。
ILO を ご参照 く だ さ い
INL
DNU
do not use ( 使用禁止 )
integral nonlinearity ( 積分非直線性 )。
DNL を ご参照 く だ さ い
DR
port write data registers
( ポー ト 書き込みデー タ レ ジス タ )
I/O
input/output ( 入出力 )。
GPIO、 DIO、 SIO、 USBIO を ご参照 く だ さ い
DSI
digital system interconnect
( デジ タ ル シス テム イ ン タ ー コ ネ ク ト )
IPOR
initial power-on reset ( 初期パワーオ ン リ セ ッ ト )
IPSR
DWT
data watchpoint and trace
( デー タ ウ ォ ッ チポ イ ン ト と ト レース )
interrupt program status register
( 割込みプ ログ ラ ム ス テー タ ス レ ジス タ )
ECC
error correcting code ( エ ラ ー訂正 コ ー ド )
ECO
external crystal oscillator ( 外部水晶発振器 )
EEPROM
electrically erasable programmable read-only
memory ( 電気的消去書き込み可能な読み出 し 専
用メ モリ )
文書番号 : 001-97327 Rev. *A
IRQ
interrupt request ( 割込み要求 )
ITM
instrumentation trace macrocell
( 計装 ト レース マ ク ロ セル )
LCD
liquid crystal display ( 液晶デ ィ ス プ レ イ )
LIN
local interconnect network ( ロー カル イ ン タ ー コ
ネ ク ト ネ ッ ト ワー ク )、 通信プ ロ ト コ ルの一種
LR
link register ( リ ン ク レ ジ ス タ )
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表 14-1. 本書で使用する略語
PSoC® 5LP: CY8C52LP フ ァ ミ リ
デー タ シー ト
表 14-1. 本書で使用する略語
( 続き )
略語
説明
略語
( 続き )
説明
lookup table ( ル ッ ク ア ッ プ テーブル )
PWM
pulse-width modulator ( パルス幅変調器 )
low-voltage detect ( 低電圧検出 )。
LVI を ご参照 く だ さ い
RAM
random-access memory
( ラ ン ダム ア ク セス メ モ リ )
LVI
low-voltage interrupt ( 低電圧割込み )。
HVI を ご参照 く だ さ い
RISC
reduced-instruction-set computing
( 縮小命令セ ッ ト コ ン ピ ュ ーテ ィ ング )
LVTTL
low-voltage transistor-transistor logic
( 低電圧 ト ラ ン ジ ス タ - ト ラ ン ジ ス タ ロ ジ ッ ク )
RMS
root-mean-square ( 二乗平均平方根 )
MAC
RTC
multiply-accumulate ( 積和演算 )
real-time clock ( リ アル タ イ ム ク ロ ッ ク )
MCU
microcontroller unit
( マ イ ク ロ コ ン ト ロー ラ ー ユニ ッ ト )
RTL
register transfer language
( レ ジ ス タ 転送レ ベル言語 )
MISO
RTR
master-in slave-out ( マス タ 入力ス レーブ出力 )
remote transmission request ( リ モー ト 送信要求 )
NC
RX
no connect ( 未接続 )
receive ( 受信 )
NMI
SAR
nonmaskable interrupt ( マス ク不可割込み )
successive approximation register
( 逐次比較レ ジ ス タ )
NRZ
non-return-to-zero ( 非ゼロ復帰 )
SC/CT
NVIC
nested vectored interrupt controller
( ネス ト 型ベ ク タ 割込み コ ン ト ロー ラ ー )
switched capacitor/continuous time
( ス イ ッ チ ド キ ャパシ タ ／連続時間 )
SCL
I2C serial clock (I2C シ リ アル ク ロ ッ ク )
NVL
nonvolatile latch ( 不揮発性ラ ッ チ )。
WOL を ご参照 く だ さ い
SDA
I2C serial data (I2C シ リ アル デー タ )
S/H
sample and hold ( サン プル／ホール ド )
LUT
LVD
オペア ン プ operational amplifier ( オペア ン プ )
PAL
SIO
programmable array logic ( プ ログ ラ マ ブル ア レ イ
ロ ジ ッ ク )。 PLD を ご参照 く だ さ い
special input/output ( 特殊入出力 )、 高度機能
GPIO。 GPIO を ご参照 く だ さ い
PC
SNR
program counter ( プ ログ ラ ム カ ウン タ ー )
signal-to-noise ratio ( 信号対 ノ イ ズ比 )
PCB
SOC
printed circuit board ( プ リ ン ト 回路基板 )
start of conversion ( 変換の開始 )
PGA
programmable gain amplifier
( プ ログ ラ マ ブル ゲ イ ン ア ン プ )
SOF
start of frame ( フ レームの開始 )
SPI
PHUB
peripheral hub ( ペ リ フ ェ ラル ハブ )
serial peripheral interface ( シ リ アル ペ リ フ ェ ラル
イ ン タ ー フ ェ ース )、 通信プ ロ ト コ ルの一種
PHY
SR
physical layer ( 物理層 )
slew rate ( スルー レー ト )
PICU
port interrupt control unit
( ポー ト 割込み制御ユニ ッ ト )
SRAM
static random access memory
( ス タ テ ィ ッ ク ラ ン ダム ア ク セス メ モ リ )
PLA
programmable logic array
( プ ログ ラ マ ブル ロ ジ ッ ク ア レ イ )
SRES
software reset ( ソ フ ト ウ ェ ア リ セ ッ ト )
SWD
PLD
serial wire debug ( シ リ アル ワ イ ヤ デバ ッ グ )、
テス ト プ ロ ト コ ルの一種
programmable logic device ( プ ログ ラ マ ブル ロ
ジ ッ ク デバイ ス )。 PAL を ご参照 く だ さ い
SWV
single-wire viewer ( シ ングル ワ イヤ ビ ュ ーアー )
TD
transaction descriptor ( ト ラ ンザク シ ョ ン デ ィ ス
ク リ プ タ )。 DMA を ご参照 く だ さ い
PLL
phase-locked loop ( 位相同期回路 )
PMDD
package material declaration datasheet
( パ ッ ケージ材料宣言デー タ シー ト )
THD
total harmonic distortion ( 全高調波歪み )
TIA
transimpedance amplifier
( ト ラ ン ス イ ン ピーダ ン ス ア ン プ )
TRM
technical reference manual
( 技術 リ フ ァ レ ン ス マニ ュ アル )
POR
power-on reset ( パワーオン リ セ ッ ト )
PRES
precise low-voltage reset ( 精密低電圧 リ セ ッ ト )
PRS
pseudo random sequence ( 疑似乱数列 )
PS
port read data register
( ポー ト 読み出 し デー タ レ ジス タ )
TTL
transistor-transistor logic
( ト ラ ンジス タ - ト ラ ンジス タ ロジ ッ ク )
PSoC®
Programmable System-on-Chip™
( プ ログ ラ マ ブル シス テムオン チ ッ プ )
TX
transmit ( 送信 )
PSRR
power supply rejection ratio
( 電源電圧変動除去比 )
UART
universal asynchronous transmitter receiver ( 汎用
非同期 ト ラ ン ス ミ ッ タ レ シーバ )、 通信プ ロ ト コ
ルの一種
文書番号 : 001-97327 Rev. *A
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表 14-1. 本書で使用する略語
略語
PSoC® 5LP: CY8C52LP フ ァ ミ リ
デー タ シー ト
16. 本書の表記法
( 続き )
説明
16.1 測定単位
UDB
universal digital block
( ユニバーサル デジ タ ル ブ ロ ッ ク )
USB
universal serial bus ( ユニバーサル シ リ アル バス )
USBIO
USB input/output (USB 入出力 )、
USB ポー ト への接続に使用 さ れる PSoC ピ ン
°C
摂氏温度
dB
デシベル
VDAC
voltage DAC ( 電圧 DAC)。
DAC、 IDAC を ご参照 く だ さ い
fF
フ ェム ト フ ァ ラ ッ ド
WDT
watchdog timer ( ウ ォ ッ チ ド ッ グ タ イ マー )
Hz
ヘルツ
WOL
write once latch ( 一度 し か書き込めない ラ ッ チ )。
NVL を ご参照 く だ さ い
KB
1024 バイ ト
kbps
キロ ビ ッ ト 毎秒
キロ時間
表 16-1. 測定単位
記号
測定単位
WRES
watchdog timer reset
( ウ ォ ッ チ ド ッ グ タ イ マー リ セ ッ ト )
Khr
kHz
キロヘルツ
XRES
external reset pin ( 外部 リ セ ッ ト ピ ン )
kΩ
キロオーム
XTAL
crystal ( 水晶 )
ksps
キロサン プル毎秒
LSB
最下位ビ ッ ト
15. 参考資料
Mbps
メ ガ ビ ッ ト 毎秒
PSoC® 3、 PSoC® 5 アーキテ ク チ ャ TRM
MHz
メ ガヘルツ
PSoC® 5 レ ジ ス タ TRM
MΩ
メ ガオーム
Msps
メ ガサン プル毎秒
µA
マ イ ク ロ ア ンペア
µF
マイ クロフ ァ ラ ッ ド
µH
マ イ ク ロヘ ン リ
µs
マ イ ク ロ秒
µV
マ イ ク ロボル ト
µW
マ イ ク ロワ ッ ト
mA
ミ リ ア ンペア
ms
ミ リ秒
mV
ミ リ ボル ト
nA
ナ ノ ア ンペア
ns
ナノ秒
nV
ナ ノ ボル ト
Ω
オーム
pF
ピコファ ラ ッ ド
ppm
100 万分の 1
ps
ピ コ秒
s
秒
sps
サン プル数毎秒
sqrtHz
ヘルツの平方根
V
ボル ト
文書番号 : 001-97327 Rev. *A
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PSoC® 5LP: CY8C52LP フ ァ ミ リ
デー タ シー ト
改訂履歴
文書名 : PSoC® 5LP: CY8C52LP フ ァ ミ リ デー タ シー ト プ ログ ラ マ ブル シス テムオン チ ッ プ (PSoC®)
文書番号 : 001-97327
ECN
版
変更者
発行日
変更内容
**
4769259
HZEN
*A
5480904
HZEN
06/26/2015 これは英語版 001-84933 Rev. *G を翻訳 し た日本語版 001-97327 Rev. ** です。
10/26/2016 これは英語版 001-84933 Rev. *I を翻訳 し た日本語版 001-97327 Rev. *A です。
文書番号 : 001-97327 Rev. *A
ページ 111 / 112
PSoC® 5LP: CY8C52LP フ ァ ミ リ
デー タ シー ト
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コ ミ ュ ニ テ ィ | フ ォ ー ラ ム | ブ ログ | ビデオ | ト レーニ ング
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品 と 共に用いる ためにのみ、 組織内部でのみ、 本ソ フ ト ウ ェ アの修正及び複製を行 う こ と 、 並びに （b） Cypress のハー ド ウ ェ ア製品ユニ ッ ト に用いる ためにのみ、 （直接又は再販売者及び販売代
理店を介 し て間接のいずれかで） エ ン ド ユーザーに対 し て、 バイ ナ リ ー コ ー ド 形式で本 ソ フ ト ウ ェ ア を外部に配布する こ と 、 並びに （2） 本ソ フ ト ウ ェ ア （Cypress によ り 提供 さ れ、 修正がな さ れ
ていない もの） に抵触する Cypress の特許権のク レームに基づ き、 Cypress ハー ド ウ ェ ア製品 と 共に用いる ためにのみ、 本 ソ フ ト ウ ェ アの作成、 利用、 配布及び輸入を行 う こ と についての非独占
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適用 さ れる法律によ り 許 さ れる範囲内で、 Cypress は、 本書面又はいかな る本ソ フ ト ウ ェ アに関 し て も、 明示又は黙示を と わず、 いかな る保証 （商品性及び特定の目的への適合性の黙示の保証を
含むが こ れら に限られない） も行わない。 適用 さ れる法律によ り 許 さ れる範囲内で、 Cypress は、 別途通知する こ と な く 、 本書面を変更する権利を留保する。 Cypress は、 本書面に記載のあるい
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に提供 さ れた も のである。 こ の情報で構成するあ ら ゆる ア プ リ ケーシ ョ ン及びその結果 と し てのあ ら ゆる製品の機能性及び安全性を適切に設計 し 、 プ ログ ラ ム し 、 かつテ ス ト する こ と は、 本書面
のユーザーの責任において行われる もの と する。 Cypress 製品は、 兵器、 兵器シ ス テム、 原子力施設、 生命維持装置若 し く は生命維持シ ス テム、 蘇生用の設備及び外科的移植を含むその他の医療
機器若 し く は医療シ ス テム、 汚染管理若 し く は有害物質管理の運用のために設計 さ れ若 し く は意図 さ れたシ ス テムの重要な構成部分 と し て用いる ため、 又はシ ス テムの不具合が人身傷害、 死亡若
し く は物的損害を生 じ さ せる こ と にな る その他の使用 （以下、 「本目的外使用」 と い う 。） のためには、 設計、 意図又は承認 さ れていない。 重要な構成部分 と は、 装置又はシ ス テムのその構成部分
の不具合が、 その装置若 し く はシ ス テムの不具合を生 じ さ せるか又はその安全性若 し く は実効性に影響する と 合理的に予想で き る、 機器又はシス テムのあ ら ゆる構成部分をい う 。 Cypress 製品の
あ ら ゆる本目的外使用から生 じ 、 若 し く は本目的外使用に関連するいかな る請求、 損害又はその他の責任について も、 Cypress はその全部又は一部を と わず一切の責任を負わず、 かつ、 あなたは
Cypress を それら一切から免除する もの と し 、 本書によ り 免除する。 あなたは、 Cypress 製品の本目的外使用か ら生 じ 又は本目的外使用に関連するあ ら ゆる請求、 費用、 損害及びその他の責任 （人
身傷害又は死亡に基づ く 請求を含む） から Cypress を免責補償する。
Cypress、 Cypress のロ ゴ、 Spansion、 Spansion のロ ゴ及び これらの組み合わせ、 WICED、 PSoC、 CapsSense、 EZ-USB、 F-RAM、 及び Traveo は、 米国及びその他の国における Cypress の商
標又は登録商標である。 Cypress の商標のよ り 完全な リ ス ト は、 cypress.com を参照の こ と 。 その他の名称及びブ ラ ン ド は、 それぞれの権利者の財産 と し て権利主張がな さ れている可能性がある。
文書番号 : 001-97327 Rev. *A
改訂日 2016 年 10 月 26 日
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