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基本設計書
DDR２ DDR２_IF 基本仕様書 Rev1.00 DDR２ DDR２_IF 基本仕様書 Rev1.00 改版履歴 版数 年月日 1.00 内 容 担当 初版 《参考資料》 256Mb: x4, x8, x16 DDR2 SDRAM データシート （256MbDDR2.pdf ： MICRO） DDR２ DDR２コントローラ 基本仕様書 Revision1.00 2000 2000.05.14 00.05.14 ネットワークシステム㈱ Page 1/10 DDR２ DDR２_IF 基本仕様書 Rev1.00 Page 2/10 DDR２ DDR２_IF 1 目次 基本仕様書 Rev1.00 概要 ＤＤＲ2-ＳＤＲＡＭアクセスにおけるインタフェース制御を行います。 バス幅 16bit の DDR2-ＳＤＲＡＭに対応し、電源投入時の初期化処理、書込み/読み出し制御を行います。 また、アクセスノードは優先度（Parameter 設定）に応じた調停を行います。 1 概要...............................................................................................................................................................................................................4 2 基本仕様 .....................................................................................................................................................................................................4 3 ブロックダイヤグラム ..............................................................................................................................................................................4 4 機能説明 .....................................................................................................................................................................................................5 4.1 5 2 基本仕様 モジュールの基本仕様を表２-１に示します。 アービトレーション（Arbitration）................................................................................................................................................5 4.1.1 アクセス調停 ..........................................................................................................................................................................5 4.1.2 アドレス変換 ...........................................................................................................................................................................6 4.2 データパス（Data Path） .............................................................................................................................................................7 4.3 コマンド制御（Command Generator）.....................................................................................................................................8 4.3.1 基本動作タイミング設定 ....................................................................................................................................................8 4.3.2 Auto Refresh サイクル ..........................................................................................................................................................8 4.3.3 Power UP シーケンス.............................................................................................................................................................8 4.3.4 状態遷移図.............................................................................................................................................................................9 表２-１ 基本仕様 項 アクセスタイミング................................................................................................................................................................................. 10 3 目 仕 様 備 考 入力ノードチャネル数 １チャネル ２ノード（1ｃｈ×write×read） Write 優先制御 アクセスサイズ ８バースト（１６ｂｉｔ/burst） 固定 リフレッシュ制御 Enable/Disable 設定 データバス幅 １６bit Additive Latency ０ CAS Latency ３ 固定 対応 DDR-SDRAM MT46H16M16（256Mb：MICRON 社製）相当 Speed：-5E 想定 （DDR2-400） ブロックダイヤグラム ブロックダイヤグラムを図３－１に示します。 system interface sdram interface clock User回路 Clock Logic write/read Arbitration Command Generator sdram_clk sdram_cke sdram_cs_n sdram_ras_n sdram_cas_n sdram_we_n DDR2-SDRAM sdram_dqm sdram_ba sdram_a Data Path sdram_dq 図３－１ ブロックダイヤグラム Page 3/10 Page 4/10