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TB-6V-LX240T/365T/550T/SX475T-PCIEXP ハードユーザマニュアル TB-6V-LX240T/365T/550T/SX475T -PCIEXP ハードユーザマニュアル Rev.1.04 Rev.1.04 1 TB-6V-LX240T/365T/550T/SX475T-PCIEXP ハードユーザマニュアル 変更履歴 版数 日付 内容 担当者 Rev.0.01 2010/1/20 暫定 北平 Rev.0.02 2010/02/26 図と表の修正 吉岡 Rev.1.00 2010/04/09 新規リリース 長井 小田島 Rev.1.01 2011/06/30 添付品を変更 小田島 Rev.1.02 2012/01/20 表 10、表 11 の修正 Rev.1.03 2012/02/02 図 5-1 修、図 8-1 修正、表 1 修正 小田島 Rev.1.04 2015/02/06 表 1 修正 小田島 吉岡 項 8.9 に基板シルク誤記の注釈を追記 Rev.1.04 2 TB-6V-LX240T/365T/550T/SX475T-PCIEXP ハードユーザマニュアル 目 次 1. 2. 3. 4. 5. 6. 7. 8. はじめに ..................................................................................................................................................................................... 5 関連書類と付属品.................................................................................................................................................................. 8 概要.............................................................................................................................................................................................. 8 特長.............................................................................................................................................................................................. 8 ブロック図................................................................................................................................................................................... 9 基板外観図 ............................................................................................................................................................................. 10 基板仕様 .................................................................................................................................................................................. 11 各部説明 .................................................................................................................................................................................. 12 8.1. 電源構成 .................................................................................................................................... 12 8.2. 発振器 ....................................................................................................................................... 13 8.3. FMC コネクタインタフェース .................................................................................................. 15 8.3.1. FMC1 HPC コネクタ(High-Pin Count) .......................................................................... 16 8.3.2. FMC2 HPC コネクタ(High-Pin Count) .......................................................................... 23 8.3.3. FMC3 LPC コネクタ(Low-Pin Count) ........................................................................... 30 8.4. DDR3 SO-DIMM インターフェース ......................................................................................... 35 8.5. PCI Express Edge インターフェース ....................................................................................... 40 8.6. RS232C(UART)インターフェース ........................................................................................... 42 8.7. LED ........................................................................................................................................... 42 8.8. GPIO インターフェース ........................................................................................................... 43 8.9. DipSW ....................................................................................................................................... 44 8.10. PushSW ................................................................................................................................. 45 8.11. FAN 電源コネクタ ................................................................................................................. 46 8.12. バッテリ制御 ......................................................................................................................... 46 9. コンフィグレーション ............................................................................................................................................................. 47 Rev.1.04 3 TB-6V-LX240T/365T/550T/SX475T-PCIEXP ハードユーザマニュアル 図 図 図 図 図 図 図 図 図 図 図 図 図 図 図 図 図 図 図 図 図 図 図 図 5-1 6-1 6-2 7-1 8-1 8-2 8-3 8-4 8-5 8-6 8-7 8-8 8-9 8-10 8-11 8-12 8-13 8-14 8-15 8-16 8-17 8-18 8-19 8-20 表 表 表 表 表 表 表 表 表 表 表 表 表 表 表 1 2 3 4 5 6 7 8 9 10 11 12 13 14 15 図目次 ブロック図 ........................................................................................................................... 9 部品面基板外観図 .............................................................................................................. 10 半田面基板外観図 .............................................................................................................. 10 基板寸法図 ..........................................................................................................................11 電源構成 ............................................................................................................................. 12 クロック系統構成図 ........................................................................................................... 13 High-Pin Cont ピン配置図 .................................................................................................. 15 Low-Pin Cont ピン配置図 .................................................................................................. 15 SDA,SCL,GA1/0 FMC1-JTAG 回路構成 ............................................................................ 21 PG_C2M,PG_M2C 回路構成 ............................................................................................. 21 VADJ 構成図 ...................................................................................................................... 22 SDA,SCL,GA1/0 FMC1-JTAG 回路構成 ............................................................................ 28 PG_C2M,PG_M2C 回路構成 ............................................................................................. 28 VADJ 構成図 .................................................................................................................... 29 SDA,SCL,GA1/0 FMC3-JTAG 回路構成 .......................................................................... 33 PG_C2M 回路構成 ........................................................................................................... 33 VADJ 構成図 .................................................................................................................... 34 RS232C 配置図 ................................................................................................................ 42 LED 配置図 ...................................................................................................................... 42 GPIO ピン配置図 ............................................................................................................. 43 DipSW 構成図 .................................................................................................................. 44 PushSW 構成図 ............................................................................................................... 45 FAN 電源コネクタ構成図 ................................................................................................. 46 バッテリ構成図 ................................................................................................................ 46 表目次 搭載発振器詳細 ..................................................................................................................... 14 FMC1 コネクタピン配置表 ................................................................................................... 16 FMC2 コネクタピン配置表 ................................................................................................... 23 FMC3 コネクタピン配置表 ................................................................................................... 30 DDR3 SO-DIMM-1 ピン配置表 ........................................................................................... 35 DDR3 SO-DIMM-2 ピン配置表 ........................................................................................... 37 PCI Express Edge ピン配置表 .............................................................................................. 40 PCI Express Lane サイズ設定表 ........................................................................................... 41 UART ピン配置表 .................................................................................................................. 42 LED ピン配置表 .................................................................................................................. 42 GPIO ピン配置表 ................................................................................................................. 43 DipSW ピン配置表 .............................................................................................................. 44 PushSW ピン配置図 ........................................................................................................... 45 外部供給電源コネクタピン配置表 ...................................................................................... 46 外部供給電源コネクタピン配置表 ...................................................................................... 46 Rev.1.04 4 TB-6V-LX240T/365T/550T/SX475T-PCIEXP ハードユーザマニュアル 1. はじめに この度は、「TB-6V-LX240/365T/550T/SX475T-PCIEXP」をお買いあげいただき、誠にありがとうご ざいます。ご使用の前に、本ユーザマニュアルをよくお読み頂き、ご理解の上、正しくお使い下さい。 また、お読みになった後はいつでも見られる所にお手元に保管して下さい。 安全上のご注意 必ずお守りください。 お使いになる人や他人への危害、財産への損害を未然に防止するため、必ずお守りいただくことを、次 のように説明しています。 ●ご使用の前に、この項目を必ずお読みになり、正しく安全にお使いください。 ●ここに示した注意事項は、安全に関する重大な内容を記載していますので、必ずお守りください。 ●お読みになった後は、お使いになる方がいつまでも見られる所に保管してください。 表示内容を無視して誤った使い方をしたときに生じる危害や損害の程度を次の表示で区分し、説明して います。 危険 誤った取り扱いをしたときに、死亡や重傷に結びつきます。 警告 誤った取り扱いをしたときに、死亡や重傷に結びつく可能性があります。 注意 誤った取り扱いをしたときに、傷害または家屋・家財などの損害に結びつきます。 お守りいただく内容の種類を次の絵表示で区分し、説明しています。 (下記は絵表示の一例です) 必ず電源を切断してください。 分解禁止 ! Rev.1.04 絶対に行わないでください。 5 TB-6V-LX240T/365T/550T/SX475T-PCIEXP ハードユーザマニュアル 警告 万が一異常が発生したときは、電源を切断してください!! 異常のまま使用すると、火災や感電の原因となります。すぐに電源を切り、 弊社営業担当にご連絡ください。 煙が出ている、変なにおいがするなど異常なときは、電源を切断してください!! 異常状態のまま使用すると火災や感電の原因となります。すぐに電源を切ったあと、 煙が出なくなったのを確認してから、弊社営業担当にご連絡ください。 分解・修理・改造しないでください。 分解・修理・改造すると、ショートや発熱により、火災や感電の原因となります。 点検・調整・修理は弊社営業担当にご依頼ください。 空冷ファンを触らないようにしてください。 ! ! 空冷ファンは高速で回転しているため、指を近づけたりすると、怪我をする恐れがありま す。絶対に触らないようにしてください。 不安定な場所には置かないでください。 ぐらついた台の上や傾いた所などに置くと、落ちたり倒れたりして怪我や故障の原因とな ります。 ! 落としたり、破損した場合には使わないでください。 ! 金属製の物が直接触れないようにしてください。 ! ほこりや湿気の多い場所、水分のかかる場所に置かないでください。 ! 本製品を濡らしたり、濡れた手で触れないでください。 ! Rev.1.04 火災や感電の原因となります。 火災や感電の原因となります。 火災や感電の原因となります。 本装置が故障したり、発煙、発火、感電の原因となり危険です。 本製品のコネクタ(金メッキ部分)に触れないでください。 コネクタの表面に汗や皮脂等の汚れが付着し、コネクタの接触不良の原因になります。ま た、静電気により本装置内部の故障、火災や感電の原因となります。 6 TB-6V-LX240T/365T/550T/SX475T-PCIEXP ハードユーザマニュアル 注意 次のような場所での使用・保管はしないでください。 ! ! ●湿気やほこりの多い場所 ●押入れや本棚など、風通しの悪い場所 ●油煙や湯気が当たる場所 ●直射日光の当たる場所 ●熱器具の近く ●閉めきった自動車など、高温になるところ ●静電気の影響が強いところ ●水や薬品の触れるところ このような場所に置くと、ショートや発熱などにより、火災や感電、事故、 変形の原因となることがあります。 重いものを置かないでください。 本製品が破損することがあります。 ■使用上の注意点 本商品は、Xilinx 社製 FPGA、Virtex6 の評価ボードです。目的外の使用により生じた損害に関して、 当社は一切責任を負いません。 ・目的通りの使用であっても、下記の原因により生じた損害に関して、当社は一切責任を負いません。 ①地震・雷、風水害および当社の責任以外の火災、第三者による行為、その他の事故、お客様の 故意または過失あるいは誤用、その他異常な条件下での使用。 ②本商品の使用、または使用不能から生ずる二次的影響。(事業の中断等) ③ユーザマニュアルの記載内容を守らない使用。 ④当社が関与しない接続機器との組み合わせによる誤動作。 ・次のような場合には保証の責任を負いかねますので、あらかじめご了承ください。 ①本製品の使用によって生じたデータの消失や破損。 ②本製品の使用によって生じた、いかなる結果やその他の異常。 ③弊社の責任によらない製品の破損または改造による故障。 ・本製品は研究・実験・評価を目的として開発した製品です。従って、信頼性を求める用途での使用 は固くお断り致します。 ・本製品の修理は、故障箇所の部分修理ではなく、基板単位の有償交換となります。 ・初期不良に関しては、無償で交換します。但し、本製品納入後 2 週間以内にご連絡・ご確認を 頂いた場合に限ります。 ・基板仕様に関しては、予告なく変更することがあります。また予告なく製造中止とすることが あります。 ・本ボード上の DIMM ソケットへのメモリの挿入は、十分に注意して行って下さい。 (DIMM ソケットの挿抜回数は 25 回までとなっております。) Rev.1.04 7 TB-6V-LX240T/365T/550T/SX475T-PCIEXP ハードユーザマニュアル 2. 関連書類と付属品 【関連書類】 ・本基板に関するドキュメント類は、弊社 Web サイトの Club-X よりダウンロードして下さい。 【基板取付品】 ・ ファン/ヒートシンクセット ファン:1 個、ヒートシンク:1 個、ネジ M3 X 20:2 個、ワッシャ:2 個、 XH コネクタ(JST:B3B-XH-A):1 個 ・ DDR3−SO-DIMM 1G バイト: (SunMax 社製 SMD-N1G88-13H 又は相当品)2 個 【添付品】 ・ 基板足セット ゴム足:7 個、ネジ M3 X 6:14 個、スペーサ M3 X 10:7 個 ・ AC/DC 電源 12V/15A 電源:1 個 ・ AC 電源ケーブル(電源スイッチ付き) 1個 ・ DC 電源ケーブル 1個 ・ Config 用 microSD カード 2G バイト品:1 個 3. 概要 本基板は、Xilinx 社製 FPGA の Virtex6 シリーズ「XC6VLX240T/365T/550T-2FFG1759 又は XC6VSX475T-2FFG1759」を搭載した「高速・大規模 PCI Express Gen2」評価ボードです。 4. 特長 ・PCI Express Gen2(x8)インターフェースを搭載 ・FMC コネクタの High-Pin Count を 2 個、Low-Pin Count を 1 個搭載 FPGA のピン数の関係上、FMC コネクタに定義されたすべてのピンは接続されておりませんので、 ご注意下さい。詳細は、本書記載のコネクタピン配置表を参照願います。 ・DDR3 SO-DIMM 1GB×2:SunMax 社製 SMD-N1G88-13H(1GByte×2) 1066Mbps 動作 ・各種クロックソースを用意 ・操作用:PushSW,DipSW,PinHeader ・確認用:LED ・microSD カードによるコンフィギュレーション ・CONFIG 用 NAND メモリを 2 個搭載し高速コンフィギュレーション対応 Rev.1.04 8 TB-6V-LX240T/365T/550T/SX475T-PCIEXP ハードユーザマニュアル 5. ブロック図 以下に概要ブロック図を示します。 DDR3 SO-DIMM#1(1GByte) [SanMax] SMD-N1G88-13H MMCX Connector [Samtec] MMCX-J-P-H-ST-TH1 CLK,ADDR,CMD DATA[0:63],DQS,DM Pair DDR3 SO-DIMM#2(1GByte) [SanMax] SMD-N1G88-13H MMCX Connector [Samtec] MMCX-J-P-H-ST-TH1 CLK,ADDR,CMD DATA[0:63],DQS,DM Push Switch x4 [ALPS] SKQYAA Pair Pair MMCX Connector [Samtec] MMCX-J-P-H-ST-TH1 CLK Buffer [IDT] ICS85411AM Pair CLK Buffer [IDT] ICS85411AM Pair Dip Switch x8bit [COPAL] CHS-08B LED x8 [Stanley] BG1111C Pair Pair Pair CDCE62002RHB Programmable CLK [IDT] ICS83PN625A X’tal 25MHz [Abracon] Jitter Cleaner+VCO [TI] MMCX Connector [Samtec] MMCX-J-P-H-ST-TH1 ABM8-25.000MHZ-B2 Pair OSC 266.667MHz [ON Semiconductor] NBXSBA021LN1TAG Pair Pair JITTER ATTENUATOR [IDT] ICS874001l-05 Pair Pair CLK Buffer [IDT] ICS854104 Pair FPGA XC6VLX240T/365T /550T/SX475T -2FFG1759 RS232C Buffer [TI] MAX3318E RS232 [HARWIN] M20-9773646 (5pin) IO:10pin GP I/O [FCI] 95278-101A14LF Pair PCI Express Gen2 Edge x8 8Pair System Monitor Connector [Samtec] TMM-107-06-L-D-SM-A 8Pair CLK(GTX):1pair /IO:8pair(GTX) microSD Connector [3M] 2908-05WB-MG GC:2pair /IO:(34+24+20)pair IO:2pair(GTX) MODE Switch [COPAL] S-7051EA AREA Switch [COPAL] S-7050EA OSC 50MHz [AVX] KC3225A CLK(GTX):1pair /IO:8pair(GTX) GC:2pair /IO:(34+24)pair IO:2pair(GTX) microSD Config Cotroller FMC1(High pin count) [Samtec] ASP-134486-01(400pin) FMC2(High pin count) [Samtec] ASP-134486-01(400pin) IO:20pair XC3S700AN-FG484 CLK(GTX):1pair /IO:1pair(GTX) GC:2pair /IO:34pair FMC3(Low pin count) [Samtec] ASP-134603-01(160pin) Push Switch [ALPS] SKQYAA Level Shifter [TI] TXB0108 NAND FLASH x2 [MICRON] MT29F4G16BAB FAN Power [JST] B3B-XH-A Puls sensor MODEpin Switch [COPAL] FAN Alarm CHS-04B SPI FLASH [Numonyx] M25P128-VMF6 JTAG Connector [MOLEX] 87832-1420 Note:塗りつぶしは TB-6VLX550T/SX475T-PCIEXP 対応 図 5-1 ブロック図 Rev.1.04 9 TB-6V-LX240T/365T/550T/SX475T-PCIEXP ハードユーザマニュアル 6. 基板外観図 以下に基板の外観図を記載します。 FMC1 図 6-1 部品面基板外観図 図 6-2 半田面基板外観図 Rev.1.04 10 TB-6V-LX240T/365T/550T/SX475T-PCIEXP ハードユーザマニュアル 7. 基板仕様 以下に、本基板の仕様を示します。 外形寸法 :W:300mm x H:130mm(PCI-Express 規格には準拠していません) 層構成 :16 層 板厚 :1.7mm 材質 :FR-4 FPGA :Xilinx 製 XC6VLX240T/365T/550T-2FFG1759・XC6VSX475T-2FFG1759 SPI-FLASH :Numonyx 製 M25P128-VMF6 FMC コネクタ(High-Pin) :Samtec 製 ASP-134486-01 FMC コネクタ(Low-Pin) :Samtec 製 ASP-134603-01 DDR3 SO-DIMM :SunMax 製 SMD-N1G88-13H MMCX コネクタ :Samtec 製 MMCX-J-P-H-ST-TH1 汎用 I/F(GPIO) :FCI 製 95278-101A14LF 図 7-1 Rev.1.04 基板寸法図 11 TB-6V-LX240T/365T/550T/SX475T-PCIEXP ハードユーザマニュアル 8. 各部説明 8.1. 電源構成 以下に、内部の電源構成を記載します。 POWER Connector FPGA : Vccint LTM4601A-1 1.0V/36.0A LTM4601A-2 LTM4601A-3 FPGA : VccAux 2.5V/4.0A LTM4619 FPGA : Vcco 2.5V/4.0A Bias FPGA : MGTAVcc LT3070 1.0V/5.0A Vin FPGA : MGTAVtt LTM4606 1.2V/6.0A FPGA : Vcco DDR3 : VDD,VDDQ 1.5V/8.0A LTM4616 FPGA : Vcco DDR3 : VDD,VDDQ 1.5V/8.0A Bias LTC3413 FPGA : Vref DDR3 : Vref,Vtt 0.75V/3.0A LTC3413 FPGA : Vref DDR3 : Vref,Vtt 0.75V/3.0A Vin Bias Vin Option Power x3 LTM4606 5.0V/6.0A Option Power x3 2.5V/4.0A LTM4619 Option Power x3 3.3V/4.0A FPGA(S3) : Vccaux Other : VDD,VDDQ 3.3V/3.0A LTM8025 FPGA(S3) : Vccint 1.2V/1.5A LTC3417A FPGA(S3) : Vcco 2.5V/1.0A 図 8-1 電源構成 電源入力について 12V の ATX 電源コネクタ入力より、電源供給を行います。 Rev.1.04 12 TB-6V-LX240T/365T/550T/SX475T-PCIEXP ハードユーザマニュアル 8.2. 発振器 本基板には、下記のクロックソースがあります。 FPGA U1 J10 P N P N AK8:MGTREFCLKP_112 AK7:MGTREFCLKN_112 P N AF8:MGTREFCLKP_113 AF7:MGTREFCLKN_113 U39 P N PCI EXPRESS Edge CLK Buffer JITTER ATTENUATOR U3 P N J1(GTX CLKIN_P) J2(GTX CLKIN_N) P N P N Y8:MGTREFCLKP_114 Y7:MGTREFCLKN_114 K8:MGTREFCLKP_116 K7:MGTREFCLKN_116 P N AY14:Bank34(GC) AY13:Bank34(GC) P N AP11:Bank34(GC) AP12:Bank34(GC) J5 V8:MGTREFCLKP_115 V7:MGTREFCLKP_115 AB8:MGTREFCLKP_114 AB7:MGTREFCLKP_114 P N P N AE30:Bank24(GC) AF30:Bank24(GC) W30:Bank24(GC) V30:Bank24(GC) AH34:Bank14 AJ35:Bank14 AD32:Bank15 AE32:Bank15 P N P N P N P N G10:MGTREFCLKP_117 G9:MGTREFCLKP_117 M8:MGTREFCLKP_116 M7:MGTREFCLKP_116 P N P N L12:Bank35(GC) M12:Bank35(GC) E14:Bank35(GC) F14:Bank35(GC) V34:Bank16 U34:Bank16 P36:Bank17 P35:Bank17 P N P N P N P N A10:MGTREFCLKP_118 A9:MGTREFCLKP_118 P N P30:Bank25(GC) P31:Bank25(GC) J42:Bank25(GC) K42:Bank25(GC) P N P N FMC1 CLK Buffer Y3 OSC 266.667MHz J3(MMCX_P) J4(MMCX_N) U35 P N P N U0_P U0_N U1_P U1_N AD8:MGTREFCLKP_113 AD7:MGTREFCLKN_113 AH8:MGTREFCLKP_112 AH7:MGTREFCLKN_112 SPI P N REF_INP REF_INN J6 FMC2 AV13:Bank34 AV14:Bank34 J7 JITTER Cleaner + VCO U38 N0 R19 R216 U5 N1 XTAL_IN Y4 25MHz P N XTAL_OUT Programmable CLK FMC3 P N P N T8:MGTREFCLKP_115 T7:MGTREFCLKN_115 E10:MGTREFCLKP_117 E9:MGTREFCLKN_117 CLK Buffer Note:赤枠は TB-6VLX550T/SX475T-PCIEXP 対応 図 8-2 クロック系統構成図 Rev.1.04 13 TB-6V-LX240T/365T/550T/SX475T-PCIEXP ハードユーザマニュアル 表 1 接続 搭載発振器詳細 名称 I/F PIN 備考 PCIe_100M_MGT_P/N LVDS AK8/AK7 PIC Express Edge→ AF8/AF7 差動バッファ経由 PCIe_250M_MGT_P/N J10 差動バッファ→ ジッタアッテネータ経由 GTX_CLK1_P/N LVDS Y8/Y7 MGT リファレンス外部供給 K8/K7 クロック J1/J2 GTX_CLK2_P/N Y3 CLK266M_P/N LVPECL AY14/AY13 DDR3 用(IDelay)クロック J3/J4 MMCX_CLK_P/N LVDS AP11/AP12 MMCX 外部供給クロック FPGA JC_CLK0_P/N (AV13/AV14pin) JC_CLK1_P/N MGT リファレンスクロック AD8/AD7 LVDS GTX_312M_1_P/N Y4 AH8/AH7 LVDS GTX_312M_2_P/N FPGA(AV13/AV14)は FPGA 出力 クロックジッタクリーナー T8/T7 MGT リファレンスクロック E10/E9 クロックジェネレータ→ 差動バッファ経由 FMC1(J5) FMC1_GBTCLK0_M2C_P/N LVDS V8/V7 FMC1 Gigabit データ用クロック FMC1(J5) FMC1_GBTCLK1_M2C_P/N LVDS AB8/AB7 FMC1 Gigabit データ用クロック FMC1(J5) FMC1_CLK0_M2C_P/N LVDS AE30/AF30 FMC1 リファレンスクロック FMC1(J5) FMC1_CLK1_M2C_P/N LVDS W30/V30 FMC1 リファレンスクロック FMC1(J5) FMC1_CLK2_M2C_P/N LVDS AH34/AJ35 FMC1 リファレンスクロック FMC1(J5) FMC1_CLK3_M2C_P/N LVDS AD32/AE32 FMC1 リファレンスクロック FMC2(J6) FMC2_GBTCLK0_M2C_P/N LVDS G10/G9 FMC2 Gigabit データ用クロック FMC2(J6) FMC2_GBTCLK1_M2C_P/N LVDS M8/M7 FMC2 Gigabit データ用クロック FMC2(J6) FMC2_CLK0_M2C_P/N LVDS L12/M12 FMC2 リファレンスクロック FMC2(J6) FMC2_CLK1_M2C_P/N LVDS E14/F14 FMC2 リファレンスクロック FMC2(J6) FMC2_CLK2_M2C_P/N LVDS V34/U34 FMC2 リファレンスクロック FMC2(J6) FMC2_CLK3_M2C_P/N LVDS P36/P35 FMC2 リファレンスクロック FMC3(J7) FMC3_GBTCLK0_M2C_P/N LVDS A10/A9 FMC2 Gigabit データ用クロック FMC3(J7) FMC3_CLK0_M2C_P/N LVDS P30/P31 FMC2 リファレンスクロック FMC3(J7) FMC3_CLK1_M2C_P/N LVDS J42/K42 FMC2 リファレンスクロック FMC*_CLK*_M2C_P/N は LVDS(差動)である必要はありません。 Rev.1.04 14 TB-6V-LX240T/365T/550T/SX475T-PCIEXP ハードユーザマニュアル 8.3. FMC コネクタインタフェース 本ボードには、Samtec 製の FMC コネクタを 3 個搭載しております。 High-Pin Count:2 個(J5,6) Low-Pin Count:1 個(J7) 以下にベースの端子配置図を記載します。High-Pin Count、Low-Pin Count 共に、全ピンは FPGA に接続されていませんので、ご注意願います。 図 8-3 High-Pin Cont ピン配置図 図 8-4 Rev.1.04 Low-Pin Cont ピン配置図 15 TB-6V-LX240T/365T/550T/SX475T-PCIEXP ハードユーザマニュアル 8.3.1. FMC1 HPC コネクタ(High-Pin Count) High-Pin Count コネクタを使用していますが、FPGA ピン数(Bank)の関係で全ての配置は 行っておりません。本コネクタへのインタフェースは下記の本数で接続されております。 HighSpead: XC6VLX240T/365T TX(送信)8ch、RX(受信)8ch XC6VLX550T/XC6VSX475T TX(送信)10ch、RX(受信)10ch LA 34Pair(72 本)、HA 24Pair(48 本)、HB 20Pair(40 本) LowSpead: XC6VLX240T/365T XC6VLX550T/XC6VSX475T LA 34Pair(72 本)、HA 24Pair(48 本)、HB 20Pair(40 本) 以下に、FPGA とのピン配置表を記載します。 表 2 Bank No. Pin No. FMC1 コネクタピン配置表 A B PinNo. TP80 GND 1 ※1 RES1 Bank No. MGTRXP3_115 R5 DP1_M2C_P 2 GND MGTRXN3_115 R6 DP1_M2C_N 3 GND GND 4 DP9_M2C_P AU5 MGTRXP1_111 GND 5 DP9_M2C_N AU6 MGTRXN1_111 MGTRXP1_115 V3 DP2_M2C_P 6 GND MGTRXN1_115 V4 DP2_M2C_N 7 GND GND 8 DP8_M2C_P AV7 MGTRXP0_111 GND 9 DP8_M2C_N AV8 MGTRXN0_111 MGTRXP0_115 W5 DP3_M2C_P 10 GND MGTRXN0_115 W6 DP3_M2C_N 11 GND GND 12 DP7_M2C_P Y3 MGTRXP3_114 GND 13 DP7_M2C_N Y4 MGTRXN3_114 MGTRXP2_114 AA5 DP4_M2C_P 14 GND MGTRXN2_114 AA6 DP4_M2C_N 15 GND GND 16 DP6_M2C_P AB3 MGTRXP1_114 GND 17 DP6_M2C_N AB4 MGTRXN1_114 MGTRXP0_114 AC5 DP5_M2C_P 18 GND MGTRXN0_114 AC6 DP5_M2C_N 19 GND GND 20 GBTCLK1_M2C_P AB8 MGTREFCLK0P_114 GND 21 GBTCLK1_M2C_N AB7 MGTREFCLK0N_114 MGTTXP3_115 P3 DP1_C2M_P 22 GND MGTTXN3_115 P4 DP1_C2M_N 23 GND GND 24 DP9_C2M_P AU1 MGTTXP1_111 GND 25 DP9_C2M_N AU2 MGTTXN1_111 MGTTXP1_115 T3 DP2_C2M_P 26 GND MGTTXN1_115 T4 DP2_C2M_N 27 GND GND 28 DP8_C2M_P AV3 MGTTXP0_111 GND 29 DP8_C2M_N AV4 MGTTXN0_111 MGTTXP0_115 U1 DP3_C2M_P 30 GND MGTTXN0_115 U2 DP3_C2M_N 31 GND GND 32 DP7_C2M_P W1 MGTTXP3_114 GND 33 DP7_C2M_N W2 MGTTXN3_114 Rev.1.04 16 TB-6V-LX240T/365T/550T/SX475T-PCIEXP ハードユーザマニュアル MGTTXP2_114 AA1 DP4_C2M_P 34 GND MGTTXN2_114 AA2 DP4_C2M_N 35 GND GND 36 DP6_C2M_P AC1 MGTTXP1_114 GND 37 DP6_C2M_N AC2 MGTTXN1_114 MGTTXP0_114 AE1 DP5_C2M_P 38 GND MGTTXN0_114 AE2 DP5_C2M_N 39 GND GND 40 ※1 RES0 Bank No. Pin No. C D GND 1 ※5 PG_C2M TP89 Pin No. Bank No. MGTTXP2_115 R1 DP0_C2M_P 2 GND MGTTXN2_115 R2 DP0_C2M_N 3 GND GND 4 GBTCLK0_M2C_P V8 MGTREFCLK0P_115 GND 5 GBTCLK0_M2C_N V7 MGTREFCLK0N_115 MGTRXP2_115 U5 DP0_M2C_P 6 GND MGTRXN2_115 U6 DP0_M2C_N 7 GND GND 8 LA01_P_CC AV41 13 GND 9 LA01_N_CC AU41 13 13 AR39 LA06_P 10 GND 13 AT39 LA06_N 11 LA05_P AV40 13 GND 12 LA05_N AW40 13 GND 13 GND 13 BA41 LA10_P 14 LA09_P BA40 13 13 BB41 LA10_N 15 LA09_N AY40 13 GND 16 GND GND 17 LA13_P AN39 13 AM39 13 13 AP42 LA14_P 18 LA13_N 13 AR42 LA14_N 19 GND GND 20 LA17_P_CC AC36 15 GND 21 LA17_N_CC AB36 15 15 AC41 LA18_P_CC 22 GND 15 AD41 LA18_N_CC 23 LA23_P AE40 15 GND 24 LA23_N AE39 15 GND 25 GND 15 AC40 LA27_P 26 LA26_P AD42 15 15 AD40 LA27_N 27 LA26_N AE42 15 GND 28 GND GND 29 ※4 TCK ※2 SCL 30 ※4 TDI ※2 SDA 31 ※4 TDO GND 32 3P3VAUX GND 33 ※4 TMS ※3 GA0 34 ※4 TRST_L Rev.1.04 17 TB-6V-LX240T/365T/550T/SX475T-PCIEXP ハードユーザマニュアル Bank No. Pin No. 12P0V 35 ※3 GA1 GND 36 3P3V 12P0V 37 GND GND 38 3P3V 3P3V 39 GND GND 40 3P3V E F GND 1 ※5 PG_M2C PinNo. Bank No. 14 AH39 HA01_P_CC 2 GND 14 AJ40 HA01_N_CC 3 GND GND 4 HA00_P_CC AK38 14 GND 5 HA00_N_CC AJ38 14 14 AF32 HA05_P 6 GND 14 AG33 HA05_N 7 HA04_P AG34 14 GND 8 HA04_N AF34 14 14 AF35 HA09_P 9 GND 14 AF36 HA09_N 10 HA08_P AG36 14 GND 11 HA08_N AH36 14 14 AF37 HA13_P 12 GND 14 AG37 HA13_N 13 HA12_P AG38 14 GND 14 HA12_N AH38 14 14 AK39 HA16_P 15 GND 14 AL39 HA16_N 16 HA15_P AK40 14 GND 17 HA15_N AL40 14 35 H14 HA20_P 18 GND 35 G13 HA20_N 19 HA19_P F12 35 GND 20 HA19_N E12 35 12 AU36 HB03_P 21 GND 12 AT36 HB03_N 22 HB02_P AR35 12 GND 23 HB02_N AT35 12 12 AV34 HB05_P 24 GND 12 AV35 HB05_N 25 HB04_P AW36 12 GND 26 HB04_N AV36 12 12 BB34 HB09_P 27 GND 12 BA34 HB09_N 28 HB08_P BA35 12 GND 29 HB08_N AY35 12 12 BA37 HB13_P 30 GND 12 BB37 HB13_N 31 HB12_P AY38 12 GND 32 HB12_N AY37 12 12 AY39 HB19_P 33 GND 12 BA39 HB19_N 34 HB16_P AV39 12 GND 35 HB16_N AV38 12 HB21_P 36 GND Rev.1.04 18 TB-6V-LX240T/365T/550T/SX475T-PCIEXP ハードユーザマニュアル Bank No. Pin No. HB21_N 37 HB20_P GND 38 HB20_N VADJ 39 GND GND 40 VADJ G H GND 1 ※7 VREF_A_M2C Pin No. Bank No. AT40 13 24 W30 CLK1_M2C_P 2 ※6 PRSNT_M2C_L 24 V30 CLK1_M2C_N 3 GND GND 4 CLK0_M2C_P AE30 24 GND 5 CLK0_M2C_N AF30 24 13 AR40 LA00_P_CC 6 GND 13 AT41 LA00_N_CC 7 LA02_P AN41 13 GND 8 LA02_N AP41 13 13 AK35 LA03_P 9 GND 13 AL36 LA03_N 10 LA04_P AL37 13 GND 11 LA04_N AM38 13 13 AN40 LA08_P 12 GND 13 AP40 LA08_N 13 LA07_P AW42 13 GND 14 LA07_N AW41 13 13 AY42 LA12_P 15 GND 13 BA42 LA12_N 16 LA11_P AT42 13 GND 17 LA11_N AU42 13 13 AM37 LA16_P 18 GND 13 AM36 LA16_N 19 LA15_P AM34 13 GND 20 LA15_N AL35 13 15 AE34 LA20_P 21 GND 15 AE35 LA20_N 22 LA19_P AE38 15 GND 23 LA19_N AD38 15 15 AF42 LA22_P 24 GND 15 AF41 LA22_N 25 LA21_P AD36 15 GND 26 LA21_N AD35 15 15 AA42 LA25_P 27 GND 15 AB42 LA25_N 28 LA24_P AA41 15 GND 29 LA24_N AB41 15 15 AC35 LA29_P 30 GND 15 AB34 LA29_N 31 LA28_P AB39 15 GND 32 LA28_N AA40 15 15 AC34 LA31_P 33 GND 15 AC33 LA31_N 34 LA30_P AC38 15 GND 35 LA30_N AC39 15 15 AE33 LA33_P 36 GND 15 AD33 LA33_N 37 LA32_P AB37 15 GND 38 LA32_N AB38 15 Rev.1.04 19 TB-6V-LX240T/365T/550T/SX475T-PCIEXP ハードユーザマニュアル Bank No. Pin No. VADJ 39 GND GND 40 VADJ J K GND 1 ※7 VREF_B_M2C PinNo. Bank No. 15 AD32 CLK3_M2C_P 2 GND 15 AE32 CLK3_M2C_N 3 GND GND 4 CLK2_M2C_P AH34 14 GND 5 CLK2_M2C_N AJ35 14 14 AF39 HA03_P 6 GND 14 AG39 HA03_N 7 HA02_P AF40 14 GND 8 HA02_N AG41 14 14 AG42 HA07_P 9 GND 14 AH41 HA07_N 10 HA06_P AH40 14 GND 11 HA06_N AJ41 14 14 AJ42 HA11_P 12 GND 14 AK42 HA11_N 13 HA10_P AL42 14 GND 14 HA10_N AM42 14 14 AL41 HA14_P 15 GND 14 AM41 HA14_N 16 HA17_P_CC J12 35 GND 17 HA17_N_CC J11 35 35 M14 HA18_P 18 GND 35 N14 HA18_N 19 HA21_P H15 35 GND 20 HA21_N G14 35 35 D16 HA22_P 21 GND 35 C16 HA22_N 22 HA23_P A16 35 GND 23 HA23_N B16 35 12 AU34 HB01_P 24 GND 12 AT34 HB01_N 25 HB00_P_CC AP36 12 GND 26 HB00_N_CC AP35 12 12 AY34 HB07_P 27 GND 12 AW35 HB07_N 28 HB06_P_CC AN35 12 GND 29 HB06_N_CC AN36 12 12 BB36 HB11_P 30 GND 12 BA36 HB11_N 31 HB10_P BB39 12 GND 32 HB10_N BB38 12 12 AU37 HB15_P 33 GND 12 AU38 HB15_N 34 HB14_P AT37 12 GND 35 HB14_N AR38 12 12 AP37 HB18_P 36 GND 12 AR37 HB18_N 37 HB17_P_CC AW37 12 GND 38 HB17_N_CC AW38 12 ※7 VIO_B_M2C 39 GND GND 40 ※7 VIO_B_M2C Rev.1.04 20 TB-6V-LX240T/365T/550T/SX475T-PCIEXP ハードユーザマニュアル ※1 RES1,0 テストポイントを搭載しております。 ※2 SCL,SDA FMC mezzanine カード側との I2C 通信を実現するために、テストポイントを搭載してお ります。 図 8-5 SDA,SCL,GA1/0 FMC1-JTAG 回路構成 ※3 GA[1:0] テストポイントを搭載しております。 ※4 FMC1−JTAG(TCK,TMS,TDI,TDO,TRST_L) FMC mezzanine カード側からの JTAG 通信用として、本ボードで TDI と TDO はループ バック可能な構成になっております。 (TCK、TMS、TRST_L はテストポイントのみとなっております) 出荷時は、抵抗(R225)未実装のため、ループバックになっておりません。 ※5 PG_C2M,PG_M2C 3.3V 電源にてプルアップされテストポイント接続となっております。 図 8-6 PG_C2M,PG_M2C 回路構成 ※6 PRSNT_M2C 2.5V 電源にてプルアップされて FPGA に接続されております。 Rev.1.04 21 TB-6V-LX240T/365T/550T/SX475T-PCIEXP ハードユーザマニュアル ※7 電源供給 本ボードより、12P0V 端子へは“12V”、3P3V 及び 3P3VAUX 端子へは“3.3V”を供給して おります。また、VADJ 端子についても、以下の構成により 5V,3.3V,2.5V を選択し供給が 可能な構成になっております。対象の端子は、E39,F40,G39,H40 です。 供給は、ジャンパの JP3 と JP4 の各々1 箇所を短絡させることにより供給となります。 また、供給している電源を隣接の LED にて確認することが出来ます。 注意事項 JP3 と JP4 の各々に 2 箇所以上の短絡をしないでください。 JP3 と JP4 は同じ箇所を短絡させてください。 図 8-7 VADJ 構成図 ※ VIO_B_M2C J39,K40 ピンの“VIO_B_M2C”端子については、テストポイント“TP95”にて観測可能 な構成を搭載しております。 ※ VREF_A_M2C,VREF_B_M2C H1 ピン の“ VREF_A_M2C” 端 子 を モニ タでき るテ スト パッ ド (TP90)、 K1 ピ ン の “VREF_B_M2C”端子をモニタできるテストパッド(TP92)を搭載しております。 Rev.1.04 22 TB-6V-LX240T/365T/550T/SX475T-PCIEXP ハードユーザマニュアル 8.3.2. FMC2 HPC コネクタ(High-Pin Count) High-Pin Count コネクタを使用していますが、FPGA ピン数(Bank)の関係で全ての配置は 行っておりません。本コネクタへのインタフェースは下記の本数で接続されております。 HighSpead: XC6VLX240T/365T TX(送信)8ch、RX(受信)8ch XC6VLX550T/XC6VSX475T TX(送信)10ch、RX(受信)10ch LA 34Pair(72 本)、HA 24Pair(48 本) LowSpead:XC6VLX240T/365T XC6VLX550T/XC6VSX475T LA 34Pair(72 本)、HA 24Pair(48 本)、HB 20Pair(40 本) 以下に、FPGA とのピン配置表を記載します。 表 3 Bank No. Pin No. FMC2 コネクタピン配置表 A B GND 1 ※1 RES1 PinNo. Bank No. MGTRXP2_117 F7 DP1_M2C_P 2 GND MGTRXN2_117 F8 DP1_M2C_N 3 GND GND 4 DP9_M2C_P AP7 MGTRXP3_111 GND 5 DP9_M2C_N AP8 MGTRXN3_111 MGTRXP1_117 G5 DP2_M2C_P 6 GND MGTRXN1_117 G6 DP2_M2C_N 7 GND GND 8 DP8_M2C_P AR5 MGTRXP2_111 GND 9 DP8_M2C_N AR6 MGTRXN2_111 MGTRXP0_117 H7 DP3_M2C_P 10 GND MGTRXN0_117 H8 DP3_M2C_N 11 GND GND 12 DP7_M2C_P J5 MGTRXP3_116 GND 13 DP7_M2C_N J6 MGTRXN3_116 MGTRXP2_116 L5 DP4_M2C_P 14 GND MGTRXN2_116 L6 DP4_M2C_N 15 GND GND 16 DP6_M2C_P N5 MGTRXP1_116 GND 17 DP6_M2C_N N6 MGTRXN1_116 MGTRXP0_116 P7 DP5_M2C_P 18 GND MGTRXN0_116 P8 DP5_M2C_N 19 GND GND 20 GBTCLK1_M2C_P M8 MGTREFCLK0P_116 GND 21 GBTCLK1_M2C_N M7 MGTREFCLK0N_116 MGTTXP2_117 G1 DP1_C2M_P 22 GND MGTTXN2_117 G2 DP1_C2M_N 23 GND GND 24 DP9_C2M_P AR1 MGTTXP3_111 GND 25 DP9_C2M_N AR2 MGTTXN3_111 MGTTXP1_117 H3 DP2_C2M_P 26 GND MGTTXN1_117 H4 DP2_C2M_N 27 GND GND 28 DP8_C2M_P AT3 MGTTXP2_111 GND 29 DP8_C2M_N AT4 MGTTXN2_111 K3 MGTTXP3_116 MGTTXP0_117 J1 DP3_C2M_P 30 GND MGTTXN0_117 J2 DP3_C2M_N 31 GND GND 32 DP7_C2M_P Rev.1.04 23 TB-6V-LX240T/365T/550T/SX475T-PCIEXP ハードユーザマニュアル GND 33 DP7_C2M_N K4 MGTTXN3_116 MGTTXP2_116 L1 DP4_C2M_P 34 GND MGTTXN2_116 L2 DP4_C2M_N 35 GND GND 36 DP6_C2M_P M3 MGTTXP1_116 GND 37 DP6_C2M_N M4 MGTTXN1_116 Pin No. Bank No. MGTTXP0_116 N1 DP5_C2M_P 38 GND MGTTXN0_116 N2 DP5_C2M_N 39 GND GND 40 ※1 RES0 Bank No. Pin No. C D GND 1 ※5 PG_C2M MGTTXP3_117 F3 DP0_C2M_P 2 GND MGTTXN3_117 F4 DP0_C2M_N 3 GND GND 4 GBTCLK0_M2C_P G10 MGTREFCLK0P_117 GND 5 GBTCLK0_M2C_N G9 MGTREFCLK0N_117 MGTRXP3_117 E5 DP0_M2C_P 6 GND MGTRXN3_117 E6 DP0_M2C_N 7 GND GND 8 LA01_P_CC N40 17 GND 9 LA01_N_CC N41 17 17 N38 LA06_P 10 GND 17 N39 LA06_N 11 LA05_P L41 17 GND 12 LA05_N L42 17 GND 13 GND 17 P40 LA10_P 14 LA09_P N35 17 17 P41 LA10_N 15 LA09_N N34 17 GND 16 GND GND 17 LA13_P P42 17 R42 17 17 T34 LA14_P 18 LA13_N 17 T35 LA14_N 19 GND GND 20 LA17_P_CC AA35 16 GND 21 LA17_N_CC Y35 16 16 V40 LA18_P_CC 22 GND 16 W40 LA18_N_CC 23 LA23_P W37 16 GND 24 LA23_N Y37 16 GND 25 GND 16 V38 LA27_P 26 LA26_P W35 16 16 W38 LA27_N 27 LA26_N V35 16 GND 28 GND GND 29 ※4 TCK ※2 SCL 30 ※4 TDI ※2 SDA 31 ※4 TDO GND 32 3P3VAUX GND 33 ※4 TMS ※3 GA0 34 ※4 TRST_L Rev.1.04 24 TB-6V-LX240T/365T/550T/SX475T-PCIEXP ハードユーザマニュアル Bank No. Pin No. 12P0V 35 ※3 GA1 GND 36 3P3V 12P0V 37 GND GND 38 3P3V 3P3V 39 GND GND 40 3P3V E F GND 1 ※5 PG_M2C PinNo. Bank No. 25 P27 HA01_P_CC 2 GND 25 R27 HA01_N_CC 3 GND GND 4 HA00_P_CC K38 25 GND 5 HA00_N_CC J38 25 25 J37 HA05_P 6 GND 25 J36 HA05_N 7 HA04_P L35 25 GND 8 HA04_N L36 25 25 L34 HA09_P 9 GND 25 M34 HA09_N 10 HA08_P K33 25 GND 11 HA08_N K32 25 25 M31 HA13_P 12 GND 25 N31 HA13_N 13 HA12_P N29 25 GND 14 HA12_N N30 25 25 R28 HA16_P 15 GND 25 R29 HA16_N 16 HA15_P N28 25 GND 17 HA15_N P28 25 35 C13 HA20_P 18 GND 35 D12 HA20_N 19 HA19_P D13 35 GND 20 HA19_N E13 35 21 AT26 HB03_P 21 GND 21 AU27 HB03_N 22 HB02_P AM22 21 GND 23 HB02_N AL22 21 21 AM24 HB05_P 24 GND 21 AL24 HB05_N 25 HB04_P AN24 21 GND 26 HB04_N AN25 21 21 AK22 HB09_P 27 GND 21 AJ22 HB09_N 28 HB08_P AR24 21 GND 29 HB08_N AT24 21 21 AJ23 HB13_P 30 GND 21 AK23 HB13_N 31 HB12_P AW25 21 GND 32 HB12_N AW26 21 21 AM23 HB19_P 33 GND 21 AN23 HB19_N 34 HB16_P AT25 21 GND 35 HB16_N AR25 21 HB21_P 36 GND Rev.1.04 25 TB-6V-LX240T/365T/550T/SX475T-PCIEXP ハードユーザマニュアル Bank No. Pin No. HB21_N 37 HB20_P GND 38 HB20_N VADJ 39 GND GND 40 VADJ G H GND 1 ※7 VREF_A_M2C Pin No. Bank No. C15 35 35 E14 CLK1_M2C_P 2 ※6 PRSNT_M2C_L 35 F14 CLK1_M2C_N 3 GND GND 4 CLK0_M2C_P L12 35 GND 5 CLK0_M2C_N M12 35 17 R39 LA00_P_CC 6 GND 17 P38 LA00_N_CC 7 LA02_P L39 17 GND 8 LA02_N L40 17 17 M38 LA03_P 9 GND 17 M39 LA03_N 10 LA04_P M36 17 GND 11 LA04_N M37 17 17 M41 LA08_P 12 GND 17 M42 LA08_N 13 LA07_P N36 17 GND 14 LA07_N P37 17 17 R37 LA12_P 15 GND 17 T37 LA12_N 16 LA11_P R35 17 GND 17 LA11_N R34 17 17 U36 LA16_P 18 GND 17 T36 LA16_N 19 LA15_P R40 17 GND 20 LA15_N T40 17 16 U32 LA20_P 21 GND 16 U33 LA20_N 22 LA19_P W36 16 GND 23 LA19_N V36 16 16 AA34 LA22_P 24 GND 16 Y34 LA22_N 25 LA21_P V33 16 GND 26 LA21_N W33 16 16 U39 LA25_P 27 GND 16 V39 LA25_N 28 LA24_P Y40 16 GND 29 LA24_N Y39 16 16 W42 LA29_P 30 GND 16 Y42 LA29_N 31 LA28_P AA36 16 GND 32 LA28_N AA37 16 16 U37 LA31_P 33 GND 16 U38 LA31_N 34 LA30_P Y38 16 GND 35 LA30_N AA39 16 16 V41 LA33_P 36 GND 16 W41 LA33_N 37 LA32_P U42 16 GND 38 LA32_N U41 16 Rev.1.04 26 TB-6V-LX240T/365T/550T/SX475T-PCIEXP ハードユーザマニュアル Bank No. Pin No. VADJ 39 GND GND 40 VADJ J K GND 1 ※7 VREF_B_M2C PinNo. Bank No. 17 P36 CLK3_M2C_P 2 GND 17 P35 CLK3_M2C_N 3 GND GND 4 CLK2_M2C_P V34 16 GND 5 CLK2_M2C_N U34 16 25 H39 HA03_P 6 GND 25 H38 HA03_N 7 HA02_P J40 25 GND 8 HA02_N J41 25 25 K35 HA07_P 9 GND 25 K34 HA07_N 10 HA06_P K37 25 GND 11 HA06_N L37 25 25 H40 HA11_P 12 GND 25 H41 HA11_N 13 HA10_P M33 25 GND 14 HA10_N M32 25 25 L31 HA14_P 15 GND 25 L32 HA14_N 16 HA17_P_CC E15 35 GND 17 HA17_N_CC F15 35 35 M13 HA18_P 18 GND 35 N13 HA18_N 19 HA21_P B14 35 GND 20 HA21_N C14 35 35 J13 HA22_P 21 GND 35 K13 HA22_N 22 HA23_P K14 35 GND 23 HA23_N L14 35 21 AV26 HB01_P 24 GND 21 AU26 HB01_N 25 HB00_P_CC AU23 21 GND 26 HB00_N_CC AU24 21 21 AP23 HB07_P 27 GND 21 AR23 HB07_N 28 HB06_P_CC AP25 21 GND 29 HB06_N_CC AP26 21 21 AV24 HB11_P 30 GND 21 AV25 HB11_N 31 HB10_P BA25 21 GND 32 HB10_N AY25 21 21 BA26 HB15_P 33 GND 21 BA27 HB15_N 34 HB14_P BB26 21 GND 35 HB14_N BB27 21 21 AY27 HB18_P 36 GND 21 AW27 HB18_N 37 HB17_P_CC AK24 21 GND 38 HB17_N_CC AL25 21 ※7 VIO_B_M2C 39 GND GND 40 ※7 VIO_B_M2C Rev.1.04 27 TB-6V-LX240T/365T/550T/SX475T-PCIEXP ハードユーザマニュアル ※1 RES1,0 テストポイントを搭載しております。 ※2 SCL,SDA FMC mezzanine カード側との I2C 通信を実現するために、テストポイントを搭載してお ります。 図 8-8 SDA,SCL,GA1/0 FMC1-JTAG 回路構成 ※3 GA[1:0] テストポイントを搭載しております。 ※4 FMC2−JTAG(TCK,TMS,TDI,TDO,TRST_L) FMC mezzanine カード側からの JTAG 通信用として、本ボードで TDI と TDO はループ バック可能な構成になっております。 (TCK、TMS、TRST_L はテストポイントのみとなっております) 出荷時は、抵抗(R227)未実装のため、ループバックになっておりません。 ※5 PG_C2M,PG_M2C 3.3V 電源にてプルアップされテストポイント接続となっております。 図 8-9 PG_C2M,PG_M2C 回路構成 ※6 PRSNT_M2C 2.5V 電源にてプルアップされて FPGA に接続されております。 Rev.1.04 28 TB-6V-LX240T/365T/550T/SX475T-PCIEXP ハードユーザマニュアル ※7 電源供給 本ボードより、12P0V 端子へは“12V”、3P3V 及び 3P3VAUX 端子へは“3.3V”を供給して おります。また、VADJ 端子についても、以下の構成により 5V,3.3V,2.5V を選択し供給が 可能な構成になっております。対象の端子は、E39,F40,G39,H40 です。 供給は、ジャンパの JP5 と JP6 の各々1 箇所を短絡させることにより供給となります。 また、供給している電源を隣接の LED にて確認することが出来ます。 注意事項 JP5 と JP6 の各々に 2 箇所以上の短絡をしないでください。 JP5 と JP6 は同じ箇所を短絡させてください。 図 8-10 VADJ 構成図 ※ VIO_B_M2C J39,K40 ピンの“VIO_B_M2C”端子については、テストポイント“TP111”にて観測可 能な構成を搭載しております。 ※ VREF_A_M2C,VREF_B_M2C H1 ピンの“VREF_A_M2C”端子をモニタできるテストパッド(TP106)、K1 ピンの “VREF_B_M2C”端子をモニタできるテストパッド(TP108)を搭載しております。 Rev.1.04 29 TB-6V-LX240T/365T/550T/SX475T-PCIEXP ハードユーザマニュアル 8.3.3. FMC3 LPC コネクタ(Low-Pin Count) Low-Pin Count コネクタを使用していますが、FPGA ピン数(Bank)の関係で全ての配置は行 っておりません。本コネクタへのインタフェースは下記の本数で接続されております。 HighSpead: XC6VLX240T/365T TX(送信)0ch、RX(受信)0ch XC6VLX550T/XC6VSX475T TX(送信)1ch、RX(受信)1ch LA 0Pair(0 本) LowSpead: XC6VLX240T/365T XC6VLX550T/XC6VSX475T LA 34Pair(72 本) 以下に、FPGA とのピン配置表を記載します。 表 4 Bank No. Pin No. FMC3 コネクタピン配置表 C D GND 1 ※4 PG_C2M Pin No. Bank No. MGTTXP2_118 C1 DP0_C2M_P 2 GND MGTTXN2_118 C2 DP0_C2M_N 3 GND GND 4 GBTCLK0_M2C_P A10 MGTREFCLK1P_118 GND 5 GBTCLK0_M2C_N A9 MGTREFCLK1N_118 MGTRXP2_118 B7 DP0_M2C_P 6 GND MGTRXN2_118 B8 DP0_M2C_N 7 GND GND 8 LA01_P_CC L26 28 GND 9 LA01_N_CC L25 28 28 L27 LA06_P 10 GND 28 K27 LA06_N 11 LA05_P C31 28 GND 12 LA05_N D31 28 GND 13 GND 28 C30 LA10_P 14 LA09_P A29 28 28 D30 LA10_N 15 LA09_N A30 28 GND 16 GND GND 17 LA13_P B29 28 C29 28 28 N24 LA14_P 18 LA13_N 28 N25 LA14_N 19 GND GND 20 LA17_P_CC J23 38 GND 21 LA17_N_CC K23 38 38 N21 LA18_P_CC 22 GND 38 M21 LA18_N_CC 23 LA23_P H26 38 GND 24 LA23_N H25 38 GND 25 GND 38 B27 LA27_P 26 LA26_P M22 38 38 A27 LA27_N 27 LA26_N M23 38 GND 28 GND GND 29 ※3 TCK ※1 SCL 30 ※3 TDI ※1 SDA 31 ※3 TDO Rev.1.04 30 TB-6V-LX240T/365T/550T/SX475T-PCIEXP ハードユーザマニュアル Bank No. Pin No. GND 32 3P3VAUX GND 33 ※3 TMS ※2 GA0 34 ※3 TRST_L 12P0V 35 ※2 GA1 GND 36 3P3V 12P0V 37 GND GND 38 3P3V 3P3V 39 GND GND 40 3P3V G H GND 1 ※6 VREF_A_M2C Pin No. Bank No. G28 28 25 J42 CLK1_M2C_P 2 ※5 PRSNT_M2C_L 25 K42 CLK1_M2C_N 3 GND GND 4 CLK0_M2C_P P30 25 GND 5 CLK0_M2C_N P31 25 28 R25 LA00_P_CC 6 GND 28 P25 LA00_N_CC 7 LA02_P E30 28 GND 8 LA02_N F30 28 28 A31 LA03_P 9 GND 28 B31 LA03_N 10 LA04_P H28 28 GND 11 LA04_N H29 28 28 J28 LA08_P 12 GND 28 K28 LA08_N 13 LA07_P M26 28 GND 14 LA07_N M27 28 28 R23 LA12_P 15 GND 28 P23 LA12_N 16 LA11_P G29 28 GND 17 LA11_N F29 28 38 N23 LA16_P 18 GND 38 M24 LA16_N 19 LA15_P F27 28 GND 20 LA15_N E28 28 38 K25 LA20_P 21 GND 38 J25 LA20_N 22 LA19_P C28 38 GND 23 LA19_N B28 38 38 E27 LA22_P 24 GND 38 D27 LA22_N 25 LA21_P H24 38 GND 26 LA21_N G24 38 38 A26 LA25_P 27 GND 38 A25 LA25_N 28 LA24_P B26 38 GND 29 LA24_N C25 38 38 C26 LA29_P 30 GND 38 D26 LA29_N 31 LA28_P D25 38 GND 32 LA28_N E25 38 LA31_P 33 GND 38 Rev.1.04 F25 31 TB-6V-LX240T/365T/550T/SX475T-PCIEXP ハードユーザマニュアル 38 F24 LA31_N 34 LA30_P G26 38 GND 35 LA30_N F26 38 38 P20 LA33_P 36 GND 38 N20 LA33_N 37 LA32_P P21 38 GND 38 LA32_N P22 38 VADJ 39 GND GND 40 VADJ Rev.1.04 32 TB-6V-LX240T/365T/550T/SX475T-PCIEXP ハードユーザマニュアル ※1 SCL,SDA FMC mezzanine カード側との I2C 通信を実現するために、テストポイントを搭載してお ります。 図 8-11 SDA,SCL,GA1/0 FMC3-JTAG 回路構成 ※2 GA[1:0] テストポイントを搭載しております。 ※3 FMC3−JTAG(TCK,TMS,TDI,TDO,TRST_L) FMC mezzanine カード側からの JTAG 通信用として、本ボードで TDI と TDO はループ バック可能な構成になっております。 (TCK、TMS、TRST_L はテストポイントのみとなっております) 出荷時は、抵抗(R230)未実装のため、ループバックになっておりません。 ※4 PG_C2M 3.3V 電源にてプルアップされテストポイント接続となっております。 図 8-12 PG_C2M 回路構成 ※5 PRSNT_M2C 2.5V 電源にてプルアップされて FPGA に接続されております。 Rev.1.04 33 TB-6V-LX240T/365T/550T/SX475T-PCIEXP ハードユーザマニュアル ※6 電源供給 本ボードより、12P0V 端子へは“12V”、3P3V 及び 3P3VAUX 端子へは“3.3V”を供給して おります。また、VADJ 端子についても、以下の構成により 5V,3.3V,2.5V を選択し供給が 可能な構成になっております。対象の端子は、G39,H40 です。 供給は、ジャンパの JP7 と JP8 の各々1 箇所を短絡させることにより供給となります。 また、供給している電源を隣接の LED にて確認することが出来ます。 注意事項 JP7 と JP8 の各々に 2 箇所以上の短絡をしないでください。 JP7 と JP8 は同じ箇所を短絡させてください。 図 8-13 VADJ 構成図 ※ VREF_A_M2C H1 ピンの“VREF_A_M2C”端子をモニタできるテストパッド(TP113)を搭載しておりま す。 Rev.1.04 34 TB-6V-LX240T/365T/550T/SX475T-PCIEXP ハードユーザマニュアル 8.4. DDR3 SO-DIMM インターフェース 本ボードには、SunMax 製の 1GByteDDR3 SO-DIMM(SMD-N1G88-13H)が SO-DIMM コネクタにて2つ搭載されています。 以下に FPGA とのピン配置表を記載します。 表 5 DDR3 SO-DIMM-1 ピン配置表 Bank No. Pin No. 26 H36 26 G36 26 C39 26 B37 26 A37 26 D38 26 C38 26 A41 26 A40 26 E38 26 G34 26 G37 26 D42 26 E40 26 D40 26 D41 26 F40 37 G23 37 H23 37 B22 37 B24 37 A24 27 C36 Rev.1.04 Signal Name VREFDQ Vss DQ0 DQ1 Vss DM0 Vss DQ2 DQ3 Vss DQ8 DQ9 Vss DQS1# DQS1 Vss DQ10 DQ11 Vss DQ16 DQ17 Vss DQS2# DQS2 Vss DQ18 DQ19 Vss DQ24 DQ25 Vss DM3 Vss DQ26 DQ27 Vss CKE0 Pin No. 1 2 3 4 5 6 7 8 9 10 11 12 13 14 15 16 17 18 19 20 21 22 23 24 25 26 27 28 29 30 31 32 33 34 35 36 37 38 39 40 41 42 43 44 45 46 47 48 49 50 51 52 53 54 55 56 57 58 59 60 61 62 63 64 65 66 67 68 69 70 71 72 73 74 Signal Name Vss DQ4 DQ5 Vss DQS0# DQS0 Vss DQ6 DQ7 Vss DQ12 DQ13 Vss DM1 RESET# Vss DQ14 DQ15 Vss DQ20 DQ21 Vss DM2 Vss DQ22 DQ23 Vss DQ28 DQ29 Vss DQS3# DQS3 Vss DQ30 DQ31 Vss CKE1(NC) Pin No. Bank No. B38 26 A39 26 H35 26 J35 26 F37 26 B39 26 H34 26 F36 26 C41 26 B36 27 B42 26 C40 26 F41 26 G41 26 F42 26 G42 26 E42 26 C24 37 C23 37 F22 37 G22 37 F21 37 B23 37 D36 27 35 TB-6V-LX240T/365T/550T/SX475T-PCIEXP ハードユーザマニュアル 27 27 27 27 27 27 27 27 27 27 27 27 27 27 27 37 37 37 37 37 37 37 37 37 37 37 Rev.1.04 L30 A32 F31 B33 A34 H31 B34 G33 G32 F32 M29 A36 E33 D32 K30 H21 J21 E23 E24 G21 L21 A21 J20 C20 B21 A20 - VDD NC BA2 VDD A12 A9 VDD A8 A5 VDD A3 A1 VDD CK0 CK0# VDD A10 BA0 VDD WE# CAS# VDD A13 CS1#(NC) VDD NC Vss DQ32 DQ33 Vss DQS4# DQS4 Vss DQ34 DQ35 Vss DQ40 DQ41 Vss DM5 Vss DQ42 DQ43 Vss 75 77 79 81 83 85 87 89 91 93 95 97 99 101 103 105 107 109 111 113 115 117 119 121 123 125 127 129 131 133 135 137 139 141 143 145 147 149 151 153 155 157 159 161 76 78 80 82 84 86 88 90 92 94 96 98 100 102 104 106 108 110 112 114 116 118 120 122 124 126 128 130 132 134 136 138 140 142 144 146 148 150 152 154 156 158 160 162 VDD NC(A15) A14(NC) VDD A11 A7 VDD A6 A4 VDD A2 A0 VDD CK1 CK1# VDD BA1 RAS# VDD CS0# ODT0 VDD ODT1(NC) NC VDD VREFCA Vss DQ36 DQ37 Vss DM4 Vss DQ38 DQ39 Vss DQ44 DQ45 Vss DQS5# DQS5 Vss DQ46 DQ47 Vss D37 E32 B32 C33 E35 A35 G31 C34 E34 F34 M28 D33 J32 C35 K29 K22 D22 A22 E20 F20 C21 D21 L20 K20 K19 L19 - 27 27 27 27 27 27 27 27 27 27 27 27 27 27 27 37 37 37 37 37 37 37 37 37 37 37 36 TB-6V-LX240T/365T/550T/SX475T-PCIEXP ハードユーザマニュアル 36 36 36 36 36 36 36 36 36 36 36 K18 J18 F16 G16 H18 G18 K17 J17 C18 N18 P18 - DQ48 DQ49 Vss DQS6# DQS6 Vss DQ50 DQ51 Vss DQ56 DQ57 Vss DM7 Vss DQ58 DQ59 Vss SA0 VDDSPD SA1 VTT 163 165 167 169 171 173 175 177 179 181 183 185 187 189 191 193 195 197 199 201 203 164 166 168 170 172 174 176 178 180 182 184 186 188 190 192 194 196 198 200 202 204 DQ52 DQ53 Vss DM6 Vss DQ54 DQ55 Vss DQ60 DQ61 Vss DQS7# DQS7 Vss DQ62 DQ63 Vss EVENT# SDA SCL VTT G19 F19 E18 J16 E19 P17 P16 B19 C19 G17 D18 J15 B18 - 36 36 36 36 36 36 36 36 36 36 36 36 36 表 6 DDR3 SO-DIMM-2 ピン配置表 Bank No. Pin No. 23 AP30 23 AN30 23 AN34 23 AM31 23 AL31 23 AL27 23 AM28 23 AN31 23 AP31 23 AK29 23 AJ25 - Rev.1.04 Signal Name VREFDQ Vss DQ0 DQ1 Vss DM0 Vss DQ2 DQ3 Vss DQ8 DQ9 Vss DQS1# DQS1 Vss DQ10 DQ11 Vss Pin 1 3 5 7 9 11 13 15 17 19 21 23 25 27 29 31 33 35 37 No. 2 4 6 8 10 12 14 16 18 20 22 24 26 28 30 32 34 36 38 Signal Name Vss DQ4 DQ5 Vss DQS0# DQS0 Vss DQ6 DQ7 Vss DQ12 DQ13 Vss DM1 RESET# Vss DQ14 DQ15 Vss Pin No. Bank No. AM33 23 AM32 23 AL30 23 AL29 23 AN29 23 AN33 23 AK25 23 AH25 23 AR32 23 AU31 22 AP33 23 AP32 23 37 TB-6V-LX240T/365T/550T/SX475T-PCIEXP ハードユーザマニュアル 23 23 23 23 23 23 33 33 33 33 33 22 22 22 22 22 22 22 22 22 22 22 22 22 22 22 22 Rev.1.04 AG28 AR33 AU32 AU33 AT32 AK27 AL15 AL14 AU18 AR17 AR18 AV29 AL26 AN26 AV31 AR28 AT29 BA32 AT30 BA30 AY30 AW31 AM27 AT31 AT27 AV30 BB31 - DQ16 DQ17 Vss DQS2# DQS2 Vss DQ18 DQ19 Vss DQ24 DQ25 Vss DM3 Vss DQ26 DQ27 Vss CKE0 VDD NC BA2 VDD A12 A9 VDD A8 A5 VDD A3 A1 VDD CK0 CK0# VDD A10 BA0 VDD WE# CAS# VDD A13 CS1#(NC) VDD NC 39 41 43 45 47 49 51 53 55 57 59 61 63 65 67 69 71 73 75 77 79 81 83 85 87 89 91 93 95 97 99 101 103 105 107 109 111 113 115 117 119 121 123 125 40 42 44 46 48 50 52 54 56 58 60 62 64 66 68 70 72 74 76 78 80 82 84 86 88 90 92 94 96 98 100 102 104 106 108 110 112 114 116 118 120 122 124 126 DQ20 DQ21 Vss DM2 Vss DQ22 DQ23 Vss DQ28 DQ29 Vss DQS3# DQS3 Vss DQ30 DQ31 Vss CKE1(NC) VDD NC(A15) A14(NC) VDD A11 A7 VDD A6 A4 VDD A2 A0 VDD CK1 CK1# VDD BA1 RAS# VDD CS0# ODT0 VDD ODT1(NC) NC VDD VREFCA AJ27 AJ26 AW33 AH26 AV33 AT16 AU17 AM14 AN15 AL17 AT17 BB29 AW28 AW30 AP27 AP28 AY32 AR29 AY33 AR30 AU28 AV28 AN28 AR27 BB33 AU29 AY28 - 23 23 23 23 23 33 33 33 33 33 33 22 22 22 22 22 22 22 22 22 22 22 22 22 22 22 22 38 TB-6V-LX240T/365T/550T/SX475T-PCIEXP ハードユーザマニュアル 33 33 33 33 33 33 33 33 33 33 33 32 32 32 32 32 32 32 32 32 32 32 Rev.1.04 AJ17 AK17 AW18 AY18 AM16 AK15 AM17 BB18 AT19 BB19 AN18 AY24 BA24 AU22 AV23 AL19 AM19 BB24 BB23 BA22 BA20 AJ20 - Vss DQ32 DQ33 Vss DQS4# DQS4 Vss DQ34 DQ35 Vss DQ40 DQ41 Vss DM5 Vss DQ42 DQ43 Vss DQ48 DQ49 Vss DQS6# DQS6 Vss DQ50 DQ51 Vss DQ56 DQ57 Vss DM7 Vss DQ58 DQ59 Vss SA0 VDDSPD SA1 VTT 127 129 131 133 135 137 139 141 143 145 147 149 151 153 155 157 159 161 163 165 167 169 171 173 175 177 179 181 183 185 187 189 191 193 195 197 199 201 203 128 130 132 134 136 138 140 142 144 146 148 150 152 154 156 158 160 162 164 166 168 170 172 174 176 178 180 182 184 186 188 190 192 194 196 198 200 202 204 Vss DQ36 DQ37 Vss DM4 Vss DQ38 DQ39 Vss DQ44 DQ45 Vss DQS5# DQS5 Vss DQ46 DQ47 Vss DQ52 DQ53 Vss DM6 Vss DQ54 DQ55 Vss DQ60 DQ61 Vss DQS7# DQS7 Vss DQ62 DQ63 Vss EVENT# SDA SCL VTT AK14 AJ15 AV19 AR19 AV18 AN19 AK18 AY19 BA19 AJ18 AU19 AT20 AR20 AL21 AW23 AL20 AK19 AN21 AP20 AN20 AV20 AW20 AU21 AT21 - 33 33 33 33 33 33 33 33 33 33 33 32 32 32 32 32 32 32 32 32 32 32 32 32 39 TB-6V-LX240T/365T/550T/SX475T-PCIEXP ハードユーザマニュアル 8.5. PCI Express Edge インターフェース 本ボードには、PCI Express x8(8-Lane)Gen2 で接続が可能です。 表 7 Bank No. BANK 24 Pin No. ※1 W31 CLK 参照 U1.6 U1.7 MGTTXP3_113 MGTTXN3_113 AG1 AG2 - MGTTXP2_113 MGTTXN2_113 MGTTXP1_113 MGTTXN1_113 MGTTXP0_113 MGTTXN0_113 AH3 AH4 AJ1 AJ2 AK3 AK4 - MGTTXP3_112 MGTTXN3_112 MGTTXP2_112 MGTTXN2_112 Rev.1.04 AL1 AL2 AM3 AM4 PCI Express Edge ピン配置表 A PRSNT1_B +V12 +V12 GND JTAG_TCK JTAG_TDI JTAG_TDO JTAG_TMS +3.3V +3.3V PERST# GND REFCLK+ REFCLKGND PERP0 PERN0 GND RESERVED GND PERP1 PERN1 GND GND PERP2 PERN2 GND GND PERP3 PERN3 GND RESERVED RESERVED GND PERP4 PERN4 GND GND PERP5 PERN5 1 2 3 4 5 6 7 8 9 10 11 12 13 14 15 16 17 18 19 20 21 22 23 24 25 26 27 28 29 30 31 32 33 34 35 36 37 38 39 40 B +V12 +V12 +V12 GND SMCLK SMDAT GND +3.3V JTAG_TRST# +3.3VAUX WAKE# RESERVED GND PETP0 PETN0 GND PRSNT2# GND PETP1 PETN1 GND GND PETP2 PETN2 GND GND PETP3 PETN3 GND RESERVED PRSNT2# GND PETP4 PETN4 GND GND PETP5 PETN5 GND GND Pin No. - Bank No. V31 AD3 AD4 BANK 24 MGTRXP3_113 MGTRXN3_113 ※1 AE5 AE6 MGTRXP2_113 MGTRXN2_113 AF3 AF4 MGTRXP1_113 MGTRXN1_113 AG5 AG6 MGTRXP0_113 MGTRXN0_113 ※1 AJ5 AJ6 MGTRXP3_112 MGTRXN3_112 AL5 AL6 MGTRXP2_112 MGTRXN2_112 40 TB-6V-LX240T/365T/550T/SX475T-PCIEXP ハードユーザマニュアル MGTTXP1_112 MGTTXN1_112 MGTTXP0_112 MGTTXN0_112 ※1 GND GND PERP6 PERN6 GND GND PERP7 PERN7 GND AN1 AN2 AP3 AP4 41 42 43 44 45 46 47 48 49 PETP6 PETN6 GND GND PETP7 PETN7 GND PRSNT2# GND AM7 AM8 MGTRXP1_112 MGTRXN1_112 AN5 AN6 MGTRXP0_112 MGTRXN0_112 ※1 PCI Express の Lane サイズは抵抗の実装で変更します。 以下にサイズ設定条件を示します。 表 8 PCI Express Lane サイズ設定表 Device R89 R90 R91 Rev.1.04 Lane x1 x4 x8 Default 41 TB-6V-LX240T/365T/550T/SX475T-PCIEXP ハードユーザマニュアル 8.6. RS232C(UART)インターフェース 本ボードには、外部との通信手段として RS232C インターフェースを搭載しています。 RS232C ドライバ IC(U14)TI 社:MAX3318EI RS232C コネクタ(J9)は 5 ピンの 2.54mm ピッチピンヘッダーを使用しております。 図 8-14 RS232C 配置図 FPGA Pin No. Bank Level AH29 24 AG29 24 2.5V AD30 24 AD31 24 MAX3318EIPW Pin No. Signal Name 13 TXD_F 15 RXD_F 12 RTS_F 10 CTS_F Connector Pin No. Signal Name 1 TXD 2 RXD 3 RTS 4 CTS 5 GND Level RS232C 表 9 UART ピン配置表 8.7. LED 本ボードには、8 個の LED を搭載しています。 LED は FPGA から’High’を出力することで点灯をします。 図 8-15 LED 配置図 表 10 LED ピン配置表 Device Rev.1.04 FPGA Name Signal Name Pin No. Bank D1 LED0 AK33 24 D2 LED1 AJ32 24 D3 LED2 Y30 24 D4 LED3 AA30 24 D5 LED4 AA31 24 D6 LED5 AB31 24 D7 LED6 R32 24 D8 LED7 T32 24 Level 2.5V 42 TB-6V-LX240T/365T/550T/SX475T-PCIEXP ハードユーザマニュアル 8.8. GPIO インターフェース 本ボードには、14pin のピンヘッダー(J15)が搭載(内 FPGA 接続信号は 10 本)されております。 インターフェースレベルは、2.5V の電源電圧となります。 図 8-16 表 11 Bank No. 13 13 15 15 14 Rev.1.04 Pin No. AL34 AU39 AB33 AD37 AK37 - Signal Name GND GPIO0 GPIO2 GPIO4 GPIO6 GPIO8 GND GPIO ピン配置図 GPIO ピン配置表 Pin 1 3 5 7 9 11 13 No. 2 4 6 8 10 12 14 Signal Name GND GPIO1 GPIO3 GPIO5 GPIO7 GPIO9 GND Pin No. AK34 AB32 AE37 AJ37 T42 - Bank No. 13 15 15 14 17 43 TB-6V-LX240T/365T/550T/SX475T-PCIEXP ハードユーザマニュアル 8.9. DipSW 本ボードには、8 極の DipSW を搭載しています。 DipSW は ON にすると、DipSW が通電し、FPGA へ’Low’が入力されます。 【ご注意】 基板上のシルク印刷に誤記があります。DipSW 本体に表示されている ON 表記が正しいです。 図 8-17 DipSW 構成図 表 12 DipSW ピン配置表 Device Name S1 Rev.1.04 FPGA Signal Name Pin No. Bank DSW0 BA16 34 DSW1 BA17 34 DSW2 AR14 34 DSW3 AT14 34 DSW4 BB16 34 DSW5 BB17 34 DSW6 AP15 34 DSW7 AR15 34 Level 2.5V 44 TB-6V-LX240T/365T/550T/SX475T-PCIEXP ハードユーザマニュアル 8.10. PushSW 本ボードには、4 個の PushSW を搭載しています。 PushSW は押下すると FPGA へ’Low’が入力されます。 図 8-18 PushSW 構成図 表 13 PushSW ピン配置図 Name S2 S3 S4 S5 Rev.1.04 Device Signal Name PSW0 PSW1 PSW2 PSW3 Pin No. AY17 AW17 AT15 AU16 FPGA Bank 34 34 34 34 Level 2.5V 45 TB-6V-LX240T/365T/550T/SX475T-PCIEXP ハードユーザマニュアル 8.11. FAN 電源コネクタ FAN 用の電源供給コネクタです。 FAN センサ入力に対応しており、CONFIG 用 FPGA に接続され FAN の回転が停止したときに Recon fig として出力することができます。Recon fig 機能は CONFIG モード設定スイッチ (SW1) の bit4を ON/OFF して有効/無効を設定できます。 図 8-19 FAN 電源コネクタ構成図 表 14 外部供給電源コネクタピン配置表 種類 FAN 用電源コネクタ No. 1pin 2pin 3pin J14 GND 12V センサ 8.12. バッテリ制御 バッテリ制御入力用コネクタ(J13)です。 出荷時は未実装となっております。 図 8-20 バッテリ構成図 表 15 外部供給電源コネクタピン配置表 種類 No. 1pin 2pin バッテリ入力コネクタ J13 +(1.0∼2.5V) −(GND) Rev.1.04 46 TB-6V-LX240T/365T/550T/SX475T-PCIEXP ハードユーザマニュアル 9. コンフィグレーション 本ボードは、microSDCard と、NandFlash を用いたコンフィグレーションが可能です。 使用方法については別紙「uSD_CONF_UserManuarl_V6PCIEX_1_00.pdf」を参照ください。 Rev.1.04 47 TB-6V-LX240T/365T/550T/SX475T-PCIEXP ハードユーザマニュアル PLDソリューション部 http://ppg.teldevice.co.jp/ http://ppg.teldevice.co.jp/m_board/ 本社:〒221-0056 神奈川県横浜市神奈川区金港町1番地4 横浜イーストスクエア TEL:045-443-4016 FAX:045-443-4058 お問い合わせ先: http://ppg.teldevice.co.jp/request/ Rev.1.04 48