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6 GTO, MOSFETのON/OFF動作
Thyristor カソード電極 A A GTO ゲート電極 p np n+ 平形圧接構造 サイリスタ ウエハ パターン A A ゲート リング領域 GTOウエハ パターン 高耐圧サイリスタ ウエハ断面 GTO単位素子の断面 16年6月27日月曜日 1 (補足資料 2016 #6-p.1) :高田 サイリスタは、その時点で入手できる最大径のウエハを用いて作られた。 径が大きくなるにつれ、オン時の破壊を防ぐために中央ゲートとなり、補助サイリスタで主サイリスタを駆動する形になった。 Cathode short構造は、高dV/dt時の変位電流によるオン動作を防ぐために設けられた。補助サイリスタは、BJTのダーリント ン接続に相応する。 GTO (Gate Turn Off thyristor)は、カソード領域幅を極力狭くして、IAの1/3∼1/5の-IGを流すことでオフ能力を得た。 サイリスタの転流回路/動作 Fuse IT LT IT1 IT IT2 DM DT TM TT Snubber V IT2 IT I, VD IT1 IT IT , IT CT Commutation Circuit サイリスタの転流回路例 IT1 tq 0 t Qrr サイリスタの転流動作 IT2 パワーデバイス・パワーIC ハンドブック, 電気学会, 1996 16年6月27日月曜日 (配付資料 2016 #6-p.2) :高田 2 オフ時にCrは充電される。オンしたい時、転流回路のサイリスタTTをオンさせてLTとCTによる共振電流を、主サイリスタに重 畳させる。IT2>ITならオフする。 オン時の蓄積電荷が無くなるまでの逆回復期間tqよりも電圧VDの立ち上がりを遅らすためにスナバが付いている。 GTO → GCTの改善点 Spring Gate Ring Ceramics Kathode Electrode Gate Lead Seal Spring Gate Ring Ceramics Kathode Electrode Seal Gate Plate Gate Plate Molybdenum Plate Anode Electrode Silicon Wafer Molybdenum Plate Anode Electrode Silicon Wafer Gate Plate Gate Lead 16年6月27日月曜日 3 (配付資料 2016 #6-p.3) :高田 GCTは、ゲート全回路のインダクタンスを極力減らし、巨大なゲート電源を用いてオフ時には全電流IKをゲート端 子に転流する。オフ過程ではpip構造デバイスとして動作する。 実は、GCTもClamped snubberを使用するが、それによる電力損失がないこともありスナバレスと称している。 Gate Drive Unitの進歩 遮断電流 6kA → 8kA(予想値) @125 C ゲート電極部 周辺保持材 L負荷試験 破壊穴 (GCT: 6 ウエハ. カソード面) 145mm 16年6月27日月曜日 4 (配付資料 2016 #6-p.4) :高田 円形部にGCTパッケージのカソードが接触し、周りの多数の穴でゲート円盤を固定する。両面プリント基板端には ゲート電源コンデンサと駆動用MOSFETが多数設置されている。 pip device operation 1996年 GCT遮断限界試験波形(@125℃) 上記破壊点の拡大図 16年6月27日月曜日 5 (補足資料 2016 #6-p.5) (IA-IK) はゲートに流れる。 IGBTのL負荷オフ試験も同じで行い、同様のIA, VAK波形を示す。 Clamped snubberを使用しているが、それによる電力損失がないこともあって スナバレス と称す。 大容量変換器でのGCT/IGBTの使用動向 300Hz∼400Hz以下: GCT (低オン電圧) 以上: IGBT (低SW損失) GCTは、並列動作の例なし。直列動作例あり。 IGBTは、並列動作も、直列動作も行われている。 ゲート回路小型化は大きな利点。 システムの発熱量を抑えることが最大要件 大容量変換には 1∼3パルス動作が適する。 自励送電は送/受装置間の連携不要。無効電力制御可。 (SiCデバイスに期待する) ThyristorとIGBTの定格項目 16年6月27日月曜日 (配付資料 2016 #6-p.6) :高田 サイリスタ, GTO, GCTは、IGBTよりも丁寧な規格である。特に、熱特性。 6 DSA MOSFETの構造 (Diffusion Self-Alignment) 縦形DSA-MOSFETとその製造順序 多角形ソース 16年6月27日月曜日 7 (配付資料 2016 #6-p.7) :高田 酸化膜とその上の(後にゲート電極になる)多結晶シリコンに開けた同じ穴から行う$p$形と$n$形の二重拡散の深さの違いを利 用してチャネル領域を形成する。 チャネル長を稼ぐために、セルの形状は表面から見て多角形を基本とする。(IGBTは、長方形のセルを基本としている) <解説> 1.サイリスタ(Thyristor)は、pinダイオードのカソードn領域のi領域側にp領域(ゲート)を設けた構造である。このゲート領域 の一部にカソードを基準にして正電位を与えると、その箇所でアノードからカソードにかけて(カソード側npn部のトランジ スタ動作を端緒にして) pinダイオード動作が(縦方向に)始まって、それがデバイス全面(横方向)に拡がって均一動作する。 このオン状態は、内部の電荷担体分布も電気特性もゲートp領域のないpinダイオードと同じとなる。(p.1) 2.ウエハ径が大きくなるにつれ、オン時の破壊を防ぐために中央ゲートとなり、補助サイリスタで主サイリスタを駆動する 形になった。Cathode short構造は、高dV/dt時の変位電流によるオン動作を防ぐために設けられた。(p.1) 3.サイリスタを無理やりインバータに使う場合には、転流回路を設けた。オフ時にCTは充電される。オンしたい時、転流回 路のサイリスタTTをオンさせてLTとCTによる共振電流を、主サイリスタに重畳させる。IT2>ITならオフする。(p.2) 4. GTO (Gate Turn Off thyristor)は、カソード領域幅を極力狭くして、IAの1/3∼1/5の-IGを流すことでオフ能力を得た。 5. GCT (Gate Commutated turn-off Thyristor)は、ゲート全回路のインダクタンスを極力減らし、巨大なゲート電源を用 いてオフ時に全電流IKをゲート端子に転流する。(p.3, p.4) 6.アノード電流IAが流れカソード電流IKが途絶えている期間、IKはゲート電流として流れる(IG=IA-IK)。この期間、 GCTはpip構造デバイスとして動作している(トランジスタのような増幅作用は無い)。(p.5) 7. GCTの遮断試験で用いるClamped snubberは、スナバ キャパシタが電源電位となっている。GTOスナバと 異なって、 1V∼電源電位と変動しない。巨大電流は流れず、エネルギー損失も全く無い。 (p.5) 8. GCTは、IGBTよりも通電能力が高いので、大容量の変換器や電源で優位である。ただし、300Hz∼400Hz程 度以下の動作に限られる。その際、1∼3パルス動作が適している。Thyristor系の規格はIGBTより丁寧。(p.6) 9. MOSFETのチャネル部の機構と動作はICのそれと同じである。高耐圧を持たす為に長大なn-領域があること と破壊の問題が異なっている。MOSFETデバイスは、抵抗とキャパシタの集まりと解釈できる。(p.7) 10.パワーデバイス用の縦型MOSFETでは、内蔵寄生pnダイオードの振る舞いに注意せねばならない。インバー タ動作では、還流電流がこのダイオードにも流れて、貧弱なリカバリー特性が損失をもたらす。また、SiC MOSFETでは、リカバリー特性はかなり優秀であるが、VF劣化現象をMOSFETも被る可能性がある。 11.又、定電流源によるMOSFET動作では、温度上昇とオン抵抗増大の正帰還による破壊も考慮すべきである。 16年6月27日月曜日 8 (参考資料 2016 #6-p.8: 高田) 数百V用のMOSFETとして超接合(Super Junction) MOSFETが近年多く使われている。これは、逆方向電圧が加わっ た時、 極幅の狭いp領域とn領域が隣接箇所は実効的にi領域になることを利用している。多数の狭い(不純物濃度が 実質等量の)p+/n+領域をSource-Drain方向に設ければ、逆電圧はp/n領域の長さ分のi領域で保持されて、オン電 流は定抵抗のをn+領域を流れることで低オン電圧を得る。 第 14 章 Thyristor, GTO, GCT, 図 14.1: Si トランジスタのベース電極深さ不足品 SITh Thyristor ✻ I サイリスタ (Thyristor) とそれに主電流を遮断す る機能を持たせた GTO, GCT, SITh の概略説明は、 第 I 部 5 章 “主要なパワーデバイスの構造と動作” の 5.3.1 項 “サイリスタ-I” と 5.4.1 項 “サイリスタ-II ✲V 0 0 VT (GTO, GCT, SIThy)” で行った1 。 本章では、まず初期のサイリスタから GCT に至る 図 14.2: Si 二重拡散不良トランジスタの I − V 特性 Siトランジスタのベース電極深さ不足品 C-E間の特性 までの発展過程で、上記の説明で省いた箇所を説明 し、次にサイリスタ形デバイスとして完成した GCT の高電圧大電流動作の特に破壊現象に付いて述べる。 カソード電極 制 御 能 力 の 獲 得 過 程: 14.1 A A Shockley Diode ∼ GCT 14.1.1 ところが、1956 年に (皮肉にも)Bell 研の J. Moll ゲート電極 のグループが、 Shockley の目指した diode 特性を偶 然見つけた4 。第 I 部 5.4.3 項の図 5.32 に示すトラン ジスタを作る際に、アルミのベース電極の深さが浅 p く n+ エミッタ内で止まってしまった不良品 (図 14.1) n+ n5 Shockley Diode p のコレクタとベース電極の間が、図 14.2 のような 特性を示したのである [15]。 すなわち、n コレクタ電極に対して p ベース電極 Corner Gate Thyristor W. Shockley は、点接触形トランジスタのフォー ミング処理の効果2 の考察過程で、pnpn ４層構造が に正電位を加えると、ある電圧 VT を越えると VBC 16年6月27日月曜日 9 3 層構造よりも多くの電流を流し得ることに気付い 電圧が数 V 以下まで瞬時に低下し、大きな電流が流 (配付資料 2016 #6-p.9) た [14]。彼は、所長となったショ ックレー研究所で、 Shockleyは、1953年にBell Labo.をやめ、後にシリコンバレーとなる地にShockley Labo.を開き、Shockley diodeを実用化しようとしたが果たせなかった。Shockley diodeは、Bell Labo.のMollがSi この２端子４層構造スイッチ (Shockley diode) の開 ちなみに、Shockley は 1953Trの不良品として再発 年に Bell 研を退職し、1955 年に 見した。 3 ショ ックレー研究所 (1960 年に売却された) に移った。この研究 発に没頭した 。 1 文献 [11], [12] は、この分野の優れたまとめである。ただし、 その編集の後に実用化した GCT についての記載はない。GCT のまとめとしては文献 [13] がある。 2 点接触形トランジスタでは、付録 A.2.2 節 “点接触形トラン ジスタの動作原理” の図 A.4 に示すように、コレクタ針とエミッ タ針の接触部を p 形にして使用していた。さらに、コレクタ針の 接触部には n 形が p 形の中に形成されており、そのため電流増 幅率 α が大きくなっているという説があった。 3 彼は、大電流を流す能力よりも、計算機用の高速スイッチン G Control Gate insulator S n + + + + + ++ + + + + + + + n グ素子として期待した。当時、新たな構造のデバイスが熱心に探 n 索された。結果として、ガン ダイオードve (1956 年) やトンネル p (1957 年) が発見された。 ダイオード Electric Field 所は、始めシリコン トランジスタの開発を目的とし、Shockley 自ら人材を集めた (Bell 研からは誰も応じなかった)。この本業に Shockley が全く身を入れなかったので、R. Noyce ら若手 8 人 は退職して Fair Child Semicondoctor 社を創業した (1958 年)。 彼らは、Si トランジスタを事業化し、プレーナ形トランジスタ や MOSFET を使ったメモリを開発した。後に、Noyce は G. Moore と共に、Intel 社を設立し、メモリの事業化、CPU の開 発等を成し遂げた。 4 pnp トランジスタと npn トランジスタを組み合わせたサイ リスタの等価回路 (第 I 部 5.3.1 項 “サイリスタ-I” の図 5.11) は、 J.電圧だけで大電流を制御できる不思議。 J. Ebers によって 1952 年に発表されていた。 5 アルミ電極の下には p+ 層が出来ており、エミッタ n+ , p ベース層, そして n 形シリコン基板で、pnpn 構造が出来ていた。 MOSの力 ? + - 218(化学)ポテンシャルが変わると状態が変化 n- G εS=4.2•8.85x10-12F/m d= 50nm, S=10-4 m2 E.F. = 15V/50nm = 3 MV/cm SiO2 p 15V free electron Si N kT ∆Vin= q ln 2 A ni /ND’ 15 = 0.84 V ∆Vin= 0.026 ln 10 1020/1019 εS C= dS =7.4x10-8 F D p 酸化膜を薄く → 高密度電荷担体 Q=CV=7.4x10-8F•15V/cm2 =1.1x10-6C /cm2 =1.6x10-19C•7.0x1012cm-2 SiO2 50nm Si原子密度 =5x1022 cm-3 =1.5x1015cm-2/3x10-8cm =表面密度 / 面間距離(111) チャネル長Lchを狭く → vd大 104V/cm = 1V/1µm 1 1 x 214 ≈ 152 (自由電子はvsで動く) 20nm チャネル部の 自由電子密度 16年6月27日月曜日 (5x1022cm-3 / 153 ≈1.6x1019cm-3) 2次元伝導を高速に行う条件? 10 (配付資料 2016 #6-p.10) (内蔵電位に及ぼす影響, 制限の少ない伝導, ただし表面効果あり) ゲート酸化膜厚50nm, VGE=15Vでシリコンの最表面の原子層の15x15原子中の１原子に自由電子が誘起される (1.5x1015cm-2)。これはかなりの高密度である。チャネル長(Lch)を短くすれば、電圧降下はごく小さくなる。 チャネル長が極短くなると、MOSFETの特性は飽和速度vsで大きく規制される。