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Quartus IIソフトウェアを使用したHardCopy IIIデザイン・フロー
1. Quartus II ソフトウェアを使用した HardCopy III デザイン・フロー この資料は英語版を翻訳したもので、内容に相違が生じる場合には原文を優先します。こちらの日本語版は参考用としてご利用 ください。設計の際には、最新の英語版で内容をご確認ください。 HIII53001-1.0 概要 HardCopy® III デバイスは、Stratix® III デバイスと互換性のあるピン配 置、集積度、およびアーキテクチャを備えたアルテラの最新世代の低コ スト、高性能 ASIC です。Quartus® II ソフトウェアを使用することで、 Stratix III デバイスをプロトタイプとして利用し、HardCopy III デバイ スを設計することができます。この章では、Quartus II ソフトウェアで の HardCopy III の開発、プランニング、および設定で検討すべき内容 に 関 す る 推 奨 事 項 を 示 し ま す。こ の 情 報 は、Stratix III FPGA か ら HardCopy III ASIC へのデザインの移行を確実に行うのに役立ちます。 Quartus II ソフトウェア v8.0 以降では、HardCopy III デバイスをコンパ ニオン・デバイスとして選択して、Stratix III デバイスと HardCopy III デバイスのピン、I/O 規格、ロジック、およびその他のリソースの面で の互換性を確保することができます。HardCopy III ファミリのコンパイ ルは、Quartus II ソフトウェアの今後のリリースでサポートされる予定 です。 HardCopy III 開発フロー Quartus II ソフトウェアでは、最初に Stratix III デバイスを設計するフ ローと最初に HardCopy III デバイスを設計するフローの 2 つの方法の HardCopy III 開発フローがあります。 ■ ■ 最初に Stratix III デバイスを設計するフロー — システム機能検証の ために Stratix III デバイスを最初に設計し、次に HardCopy III ASIC コンパニオン・デバイスを作成します。早期にシステム検証を実行 することにより、プロジェクトの総開発時間を短縮することができ ます。 最初に HardCopy III デバイスを設計するフロー — HardCopy III ASIC を最初に設計し、システム機能検証のために Stratix III FPGA コンパニオン・デバイスを作成します。この方法では、開発中に HardCopy III デ バ イ ス の 最 高 性 能 を よ り 正 確 に 予 測 で き ま す。 HardCopy III の性能を最高にするようデザインを最適化したが、 Stratix III FPGA の性能要件を満たすことができない場合でも、イ ン・システム検証の性能要件を下げてデザインを移行することがで きます。 HardCopy III の開発用にいずれのデザイン・フローを選択する場合で も、ターゲット・デザインとコンパニオン・デバイス・デザインの両方 が 1 つの Quartus II プロジェクトに存在しなければなりません。 Altera Corporation 2008 年 5 月 1–1 HardCopy III 開発フロー 最初に Stratix III デバイスを設計するフロー Stratix III FPGA プロトタイプで始まる HardCopy III 開発フローは、従 来の Stratix III FPGA デザイン・フローに非常に類似していますが、デ ザインを HardCopy III コンパニオン・デバイスに移行するための追加 タスクを実行する必要があります。 1. マイグレーションのための HardCopy III デバイスを指定します。 2. Stratix III FPGA デザインをコンパイルします。 3. HardCopy III コンパニオン・リビジョンを作成およびコンパイルし ます。 4. HardCopy III コンパニオン・リビジョンのコンパイル結果を Stratix III デバイスのコンパイル結果と比較します。 図 1–1 に、最初に Stratix III FPGA を設計して、次に HardCopy III コン パニオン・デバイスを作成する開発プロセスの概要を示します。 1–2 HardCopy III デバイス・ハンドブック Volume 3 Altera Corporation 2008 年 5 月 Quartus II ソフトウェアを使用した HardCopy III デザイン・フロー 図 1–1. 最初に Stratix III デバイスを設計するフロー Stratix III Prototype Device Development Phase Prepare Stratix III Design Select HardCopy III Companion Device Review HardCopy Advisor Apply Design Constraints In-System Verification Compile Stratix III Design Any Violations? Yes Fix Violations No Create or Overwrite HardCopy III Companion Revision HardCopy III Companion Device Development Phase Compile HardCopy III Companion Revision Select a Larger HardCopy III Companion Device? No Fits in HardCopy III Device? Yes Compare Stratix III & HardCopy III Revisions Any Violations? Yes No Design Submission & Back-End Implementation Phase Generate Handoff Report Archive Project for Handoff Altera Corporation 2008 年 5 月 1–3 HardCopy III デバイス・ハンドブック Volume 3 HardCopy III 開発フロー 最初に HardCopy III デバイスを設計するフロー Quartus II ソフトウェアで、最初に HardCopy III デバイスを設計し、次 に Stratix III FPGA プロトタイプを作成できます。このデザイン・フロー は、Quartus II ソフトウェアの今後のリリースでサポートされる予定で す。これにより、HardCopy III デバイスでの性能を最大にし、デザイン をイン・システム検証のために Stratix III FPGA プロトタイプに移行す ることができます。Stratix III プロトタイプの性能は、HardCopy III デ バイスよりも低くなることがあります。デザイン・プロセスは最初に Stratix III FPGA を設計するフローと類似していますが、Device Settings ダイアログ・ボックスで、Hardcopy III をターゲット・デバイスとして、 Stratix III をコンパニオン・デバイスとして選択する必要があります。 図 1–2 に、Stratix III デバイスと HardCopy III デバイスのデザインを完 成させるための残りのタスクの概要を示します。HardCopy Advisor は、 最初に設計するデバイス・ファミリに基づいてタスクのリストを調整し、 開発プロセスを通してユーザーをガイドします。 1–4 HardCopy III デバイス・ハンドブック Volume 3 Altera Corporation 2008 年 5 月 Quartus II ソフトウェアを使用した HardCopy III デザイン・フロー 図 1–2. 最初に HardCopy III デバイスを設計するフロー HardCopy III Device Development Phase Prepare HardCopy III Design Select Stratix III Companion Device Review HardCopy Advisor Apply Design Constraints Compile HardCopy III Design Any Violations? Yes Fix Violations No Create or Overwrite Stratix III Companion Revision Stratix III Companion Device Development Phase In-System Verification Compile Stratix III Companion Revision Compare Stratix III & HardCopy III Revisions Yes Any Violations? No Design Submission & Back-End Implementation Phase Generate Handoff Report Archive Project for Handoff Altera Corporation 2008 年 5 月 1–5 HardCopy III デバイス・ハンドブック Volume 3 HardCopy Advisor HardCopy Advisor Quartus II ソフトウェアの HardCopy Advisor は、HardCopy III デバイ ス開発のための重要な役割を果たします。HardCopy Advisor は、一連 の推奨、説明、および処置を通じてユーザーをガイドします。デザイン の進捗状況を追跡し、デザインを生成し、アルテラの HardCopy デザイ ン・センターに送る比較のアーカイブやハンドオフ・ファイルの作成を 完了することができます。 HardCopy Advisor を 実 行 す る に は、Project メ ニ ュ ー の HardCopy Utilities をポイントし、HardCopy Advisorをクリッ クします。 FPGA および HardCopy コンパニオン・ デバイスの プランニング HardCopy III デバイスのプランニングは、従来の FPGA デザインのプラ ンニングに類似しています。最初のステージは、デザインのニーズに最 適なデバイス・ファミリ、デバイス集積度、スピード・グレード、パッ ケージ、およびコア電圧を選択することです。最初に Stratix III デバイ スを設計するフローの場合は、デザイン要件に対する最適なリソース・ バランスに基づいて、Stratix III デバイスと HardCopy III コンパニオン・ デバイスを選択します。サードパーティ合成ツールまたは Quartus II ソ フトウェアでデザインをコンパイルする前に、このタスクを実行する必 要があります。 各デバイスで提供される集積度、ロジック数、メモリ・ブロック数、乗 算器数、PLL（Phase-Locked Loop）、またパッケージの種類および I/O ピン数については、 「HardCopy III デバイス・ハンドブック Volume 1」 を参照してください。 ロジック・リソース HardCopy III デバイスのプランニング中に、Stratix III FPGA プロトタ イプと HardCopy III コンパニオン・デバイスの必要なロジック集積度 を決定します。ロジック・リソースの多いデバイスほど、大規模で潜在 的に複雑なデザインを実装できます。デバイスが小規模なほど、使用可 能なロジック・リソースも少なく、消費電力が減少する利点があります。 デザイン・サイクルの後半でロジックを追加できるように、ある程度の マージンを持ってデザインのニーズに最適なデバイスを選択します。 HardCopy III デバイスのロジック・リソースについては、 「HardCopy III デバイス・ハンドブック Volume 1」の「HardCopy III デバイス・ファ ミリの概要」の章を参照してください。 1–6 HardCopy III デバイス・ハンドブック Volume 3 Altera Corporation 2008 年 5 月 Quartus II ソフトウェアを使用した HardCopy III デザイン・フロー I/O ピンおよびパッケージの種類 HardCopy III デバイスは、Stratix III プロトタイプとのピン互換性を提 供し、FPGA とドロップ・イン・リプレースメントが可能です。したがっ て、FPGA プロトタイプ用に開発されたものと同じシステム・ボードお よびソフトウェアが利用できるため、量産時の製品の市場投入の短縮が 可能になります。特定の Stratix III FPGA を HardCopy III コンパニオン・ デバイスに移行するとき、FPGA プロトタイプの選択肢が複数存在しま す。表 1–1 に、Stratix III FPGA プロトタイプから HardCopy III コンパ ニオン・デバイスへの移行のオプションをパッケージ別に示します。デ ザイン・リソースのニーズに応じて、設計者は適切な HardCopy III デ バイスを選択することができます。 表 1–1. Stratix III FPGA から HardCopy IIIASIC へのマイグレーション・パス （１ / ２） 注 (1) HardCopy III デバイス Stratix III デバイス パッケージ EP3SL110 EP3SL150 EP3SE110 EP3SL200 EP3SE260 EP3SL340 HC311 780 ピン FineLine BGA √ — — — — — HC321 780 ピン FineLine BGA — √ — — — — HC322 1,152 ピン FineLine BGA — √ — — — — HC331 780 ピン FineLine BGA — — √ — — — HC332 1,152 ピン FineLine BGA — — √ — — — HC351 780 ピン FineLine BGA — — — √ (2) — — HC352 1,152 ピン FineLine BGA — — — √ — — 1,517 ピン FineLine BGA — — — √ — — 780 ピン FineLine BGA — — — — √ (2) — HC361 Altera Corporation 2008 年 5 月 1–7 HardCopy III デバイス・ハンドブック Volume 3 FPGA および HardCopy コンパニオン・デバイスのプランニング 表 1–1. Stratix III FPGA から HardCopy IIIASIC へのマイグレーション・パス （２ / ２） 注 (1) HardCopy III デバイス HC362 HC372 Stratix III デバイス パッケージ EP3SL110 EP3SL150 EP3SE110 EP3SL200 EP3SE260 EP3SL340 1,152 ピン FineLine BGA — — — — √ — 1,517 ピン FineLine BGA — — — — √ — 1,152 ピン FineLine BGA — — — — — √ 1,517 ピン FineLine BGA — — — — — √ 表 1–1 の注 : (1) HardCopy III デバイスのマイグレーション・パスは、EP3SL50、EP3SL70、EP3SE50、および EP3SE80 Stratix III (2) デバイスではサポートされていません。 この Stratix III デバイスは 780 ピン・ハイブリッド FBGA パッケージに封止されていますが、HardCopy III デバ イスへの移行時には通常の 780 ピン FBGA パッケージで提供されます。780 ピン・ハイブリッド FBGA パッケー ジは、実装部分以外にパッケージの端に沿って余分な未使用ボード・スペースを必要としますが、実装部分は通 常の 780 ピン FBGA パッケージと互換性があります。 HardCopy III の I/O 機能について詳しくは、「HardCopy III デバイス・ ハンドブック Volume 1」の 「HardCopy III の I/O 機能」の章を参照し てください。 HardCopy III デバイスのパッケージについて詳しくは、「HardCopy III デバイス・ハンドブック Volume 1」の「HardCopy III デバイスのパッ ケージ情報」の章を参照してください。 メモリ・リソース HardCopy III デバイスの TriMatrix メモリは、Stratix III デバイスと同じ メモリ・ファンクションおよび機能をサポートします。Quartus II ソフ トウェアの MegaWizard® Plug-In Manager を使用して、各エンベデッ ド・メモリ・ブロックをシングルまたはデュアル・ポート RAM、FIFO、 ROM、またはシフト・レジスタにコンフィギュレーションすることがで きます。 1–8 HardCopy III デバイス・ハンドブック Volume 3 Altera Corporation 2008 年 5 月 Quartus II ソフトウェアを使用した HardCopy III デザイン・フロー HardCopy III エンベデッド・メモリは、メモリ・ロジック・アレイ・ブ ロック（MLAB）、M9K、および M144K メモリ・ブロックで構成され、 Stratix III メモリから 1 対 1 でマッピングされます。しかし、表 1–2 に示 すように、使用できるメモリ・ブロック数は、集積度、パッケージ、お よび Stratix III から HardCopy III ASIC へのマイグレーション・パスに よって異なります。 表 1–2. HardCopy III エンベデッド・メモリ・リソース 注 (1)、(2) Stratix III デバイス M9K ブロック数 M144K ブロック数 トータル専用 RAM ビット数 (3) HC311 EP3SL110 275 12 4,203 HC321 EP3SL150 355 16 5,499 HC322 EP3SL150 355 16 5,499 HC331 EP3SE110 639 16 8,055 HC332 EP3SE110 639 16 8,055 HC351 EP3SL200 468 24 7,668 HC352 EP3SL200 468 36 9,396 HC361 EP3SE260 864 24 11,232 HC362 EP3SE260 864 48 14,688 HC372 EP3SL340 1,040 48 16,272 HardCopy III デバイス 表 1–2 の注 : (1) デバイス・リソース使用率に加え、HardCopy III デバイスの最適なマイグレーション・パスも Stratix III パッ ケージによって決まります。例えば、EP3SL150 デバイスは、F780 および F1152 パッケージで提供されています。 F780 および F1152 パッケージのマイグレーション・パスは、それぞれ HC321 および HC322 デバイスです。 (2) HardCopy III デバイスは、専用 MLAB を備えていませんが、Stratix III MLAB と同じ機能をサポートできます。 HardCopy IIIデバイスでサポート可能なMLAB数は、リソース使用率およびStratix IIIデバイスからHardCopy III (3) デバイスへの移行パスによって異なります。 このカラムは、MLAB を含まない専用 RAM ビット数を示します。 Altera Corporation 2008 年 5 月 1–9 HardCopy III デバイス・ハンドブック Volume 3 FPGA および HardCopy コンパニオン・デバイスのプランニング Stratix III デバイスでは 3 つのメモリ・タイプがすべて専用リソースであ るのに対し、HardCopy III デバイスでは M9K および M144K メモリ・ブ ロックのみ専用リソースです。MLAB は HCell を使用して実装されま す。Quartus II ソフトウェアは、Stratix III MLAB ファンクションを、メ モリ・ファンクションを維持する適切な HCell マクロにマップします。 これにより、HardCopy III コア・ファブリックをより効率的に使用し て、アダプティブ・ロジック・モジュール（ALM）または DSP ファン クションのために未使用 HCell を解放することができます。 HardCopy III デバイスのメモリは、Stratix III デバイスと同じメモリ・ ファンクションおよび機能をサポートしますが、HardCopy III メモリ・ ブロックが RAM として使用される場合は、メモリ初期化ファイル（.mif） を使用してそれらをプリロードすることはできません。Stratix III デバイ スとは異なり、HardCopy III デバイスはデバイス・コンフィギュレー ションを持っていません。パワーアップ後、HardCopy III デバイスのメ モリ内容はランダムな状態になります。したがって、メモリ・ブロック を RAM として使用する場合は、Stratix III デザインが .mif ファイルを 必要としないことを確認する必要があります。ただし、HardCopy III メ モリ・ブロックが ROM として設計されている場合は、ROM 内容でパ ワーアップします。 HardCopy III デバイスの場合は、パワーアップ後に altmem_init メガファンクションを使用して RAM を初期化します。このメ ガファンクションは内部 ROM（メガファンクション内）また は外部 ROM（オンチップまたはオフチップ）から読み出して、 パワーアップ後に RAM に書き込みます。 HardCopy III MLAB に対してラッチなし出力モードを使用すると、出力 はメモリ内容でパワーアップします。これらのメモリ・ブロックに対し ラッチ付き出力モードを使用すると、出力はパワーアップ時にクリアさ れます。MLAB メモリ・ブロックの初期パワーアップ値を評価するロ ジックを設計するときは、これを考慮に入れる必要があります。 HardCopy III デ バ イ ス の メ モ リ・ブ ロ ッ ク に つ い て 詳 し く は、 「HardCopy III デバイス・ハンドブック Volume 1」の「HardCopy III デ バイスの TriMatrix エンベデッド・メモリ・ブロック」の章を参照してく ださい。 1–10 HardCopy III デバイス・ハンドブック Volume 3 Altera Corporation 2008 年 5 月 Quartus II ソフトウェアを使用した HardCopy III デザイン・フロー DSP ブロックの実装 Quartus II ソフトウェアは、事前にキャラクタライズされた HCell マク ロ・ライブラリを使用して Stratix III DSP コンフィギュレーションを HardCopy III HCell ベースのロジック・ファブリックに配置します。 Stratix III DSP のコンフィギュレーションに応じて、Quartus II ソフト ウェアは DSP ファンクションを HardCopy III デバイス用 DSP HCell マ クロの組み合わせに分割します。これにより、DSP ファンクションが最 適化され、コア・ファブリックをより効率よく使用できるようになります。 HardCopy IIIデバイスのDSPブロックについて詳しくは、 「HardCopy III デバイス・ハンドブック Volume 1」の「HardCopy III デバイスの DSP ブロック実装」の章を参照してください。 クロック および PLL プランニング Stratix III デザインを正しく HardCopy III デザインに移行できるように するには、デザインの実装時に以下の一般的なガイドラインに従います。 これらのガイドラインに従うことで、デザインの信頼性を向上させるこ とができ、タイミング・クロージャを満たし必要な性能を達成できます。 HardCopy III デバイスのクロック方式と PLL 機能について詳しくは、 「HardCopy III デバイス・ハンドブック Volume 1」の 「HardCopy III デバイスのクロック・ネットワークおよび PLL」の章を参照してくださ い。 クロック・ネットワークおよび PLL リソース クロック・ネットワークおよび PLL リソース・プランニング時に、シス テムのクロック方式、タイミング要求、およびファンアウト要件を考慮 する必要があります。Stratix III デバイスと HardCopy III デバイスの間 の PLL リソースのマッチングは、デザインのクロック方式とタイミング 要求によって決まります。ファンアウトの大きい信号に対しては、専用 のクロック・リソースを使用する必要があります。 Quartus II ソフトウェアでは、デバイス選択ペインで必ず HardCopy III コンパニオン・デバイスが選択されるようにしてください。これにより、 Stratix III デザインと HardCopy III ASIC デザインの両方で、PLL、使用 される他のリソース、および実装されるファンクションが確実に一致し ます。さらに、デザインの移行も正常に行われます。 Altera Corporation 2008 年 5 月 1–11 HardCopy III デバイス・ハンドブック Volume 3 クロックおよび PLL プランニング 表 1–3 に、HardCopy III デバイス・ファミリで提供されている PLL を 示します。 表 1–3. HardCopy III デバイスの PLL HardCopy III Stratix III デバイス デバイス L1 L2 L3 L4 T1 T2 B1 B2 R1 R2 R3 R4 HC311 EP3SL110 — √ — — √ — √ — — √ — — HC321 EP3SL150 — √ — — √ — √ — — √ — — HC322 EP3SL150 — √ √ — √ √ √ √ — √ √ — HC331 EP3SE110 — √ — — √ — √ — — √ — — HC332 EP3SE110 — √ √ — √ √ √ √ — √ √ — HC351 EP3SL200 — √ — — √ — √ — — √ — — HC352 (1) EP3SL200 √ √ √ √ √ √ √ √ √ √ √ √ HC361 EP3SE260 — √ — — √ — √ — — √ — — HC362 (1) EP3SE260 √ √ √ √ √ √ √ √ √ √ √ √ HC372 (1) EP3SL340 √ √ √ √ √ √ √ √ √ √ √ √ 表 1–3 の注 : (1) PLL L1、L4、R1、R4 は、F1152 パッケージでは提供されていません。 アルテラ IP ブロックへの PLL リコンフィギュレーション の追加 デザインで PLL が使用される場合、そのデザインの PLL リコンフィギュ レーションをイネーブルします。クロック・ツリー長および PLL 補償の 違いのため、場合によっては HardCopy III コンパニオン・デバイスの PLL 設定を Stratix III の PLL とは異なる設定にする必要があります。 PLL リコンフィギュレーションをイネーブルすると、シリコンが製造された 後で HardCopy III コンパニオン・デバイスでの PLL 設定を調整できま す。これにより、システム性能を微調整し、さらに最適化することがで きます。 Stratix III FPGA での PLL リコンフィギュレーションの実装については、 「AN 454: Implementing PLL Reconfiguration in Stratix III Devices」を参 照してください。 1–12 HardCopy III デバイス・ハンドブック Volume 3 Altera Corporation 2008 年 5 月 Quartus II ソフトウェアを使用した HardCopy III デザイン・フロー 専用クロック・ピンの使用 クロックのプランニング中には、非同期クリア、プリセット、およびグ ローバル・クロック・ネットワークやリージョナル・クロック・ネット ワーク内の PCI 用の TRDY や IRDY といったプロトコル信号用のクロッ ク・イネーブルなど、ファンアウトの大きいコントロール信号には専用 クロック入力ピンを使用します。これらの専用配線ネットワークは、遅 延を予測可能にし、ファンアウトの大きい信号のスキューを最小限に抑 えます。 特にデザインが外部メモリとインタフェースする場合は、専用クロック・ ピンを使用して PLL の基準クロック入力をドライブします。これによ り、PLL の基準クロック入力ジッタが最小限に抑えられ、タイミング・ マージンが増加してタイミング・クロージャが達成されます。外部メモ リ・インタフェースについて、アルテラでは I/O エレメント内の DDR レジスタを使用して外部メモリ・クロックを生成することを推奨してい ます。 Altera Corporation 2008 年 5 月 1–13 HardCopy III デバイス・ハンドブック Volume 3 HardCopy III デバイスの Quartus II 設定 HardCopy III デバイスの Quartus II 設定 HardCopy III 開発フローでは、標準的な FPGA のみのデザイン・フロー と比べて、追加の Quartus II 設定が必要です。これは HardCopy III デ ザインが Stratix III FPGA プロトタイプと HardCopy III コンパニオン・ デバイスの 2 つのデバイスに実装されるためです。デザインを開発する ときに、これらの設定を考慮に入れる必要があります。 DSP および RAM を HardCopy デバイスのリソースに制限 Stratix III FPGA と HardCopy III デバイス間の互換性を維持するために、 デザインでは両方のファミリに共通のリソースを使用する必要がありま す。これを行うには、Quartus II で Stratix III FPGA をコンパイルする前 に、Limit DSP and RAM to HardCopy device resource をオンにする必 要があります。これにより、Quartus II ソフトウェアが、HardCopy III で使用できない Stratix III デバイスのリソースを使用することが防止さ れます。 Quartus II ソフトウェアの Assignment メニューの Settings をクリック して、Settings ダイアログ・ボックスを表示します。Category リスト で、Device を選択します。Family リストで、Stratix III を選択します。 HardCopy コンパニオン・デバイスを選択すると、Companion device セクションの Limit DSP and RAM to HardCopy device resources がデ フォルトでオンになっています。図 1–3 に、Companion device セクショ ンで選択すべき適切な設定を示します。 図 1–3. Limit DSP & RAM to HardCopy III device resources チェックボックス アルテラの HardCopy デザイン・センターでは、Limit DSP and RAM to HardCopy device resources 設定をオンにした状 態で、最終的な Stratix III FPGA デザインと HardCopy III デザ インをコンパイルしてから、バックエンド実装のためにアルテ ラの HardCopy デザイン・センターに提出することを要求して います。 1–14 HardCopy III デバイス・ハンドブック Volume 3 Altera Corporation 2008 年 5 月 Quartus II ソフトウェアを使用した HardCopy III デザイン・フロー Design Assistant がコンパイル時に実行されるように設定 デザインをアルテラの HardCopy デザイン・センターに提出する前に、 Quartus II Design Assistant を使用して、デザイン・ルールに対する違反 が な い か チ ェ ッ ク す る 必 要 が あ り ま す。さ ら に、Quartus II Design Assistantでレポートされた重大なエラーや上位レベルのエラーを修正し なければなりません。アルテラでは、Design Assistant をオンにして、開 発中に自動的に実行されるようにすることを推奨しています。 Design Assistant がコンパイル時に実行されるように設定するには、 Assignment メニューの Settings をクリックします。Category リスト で、Design Assistant を選択し、 Run Design Assistant during compilation をオンにします。 図 1–4 に、Design Assistant を示します。 図 1–4. Design Assistant の設定 Altera Corporation 2008 年 5 月 1–15 HardCopy III デバイス・ハンドブック Volume 3 HardCopy III デバイスの Quartus II 設定 I/O アサインメント設定 I/O セルの使用に適用されるルールが複雑であり、また特定のピンおよ びパッケージに対する I/O セルの使用が制限されるため、アルテラでは Quartus II GUI の Pin Planner と Assignment Editor を使用して、I/O ア サインメントを完了することを強く推奨しています。これらのツールに より、各ピンおよび I/O セルに関するすべてのルールが確実に正しく適 用されます。Quartus II GUI は、すべての I/O アサインメントを含む Tcl スクリプトをエクスポートできます。 Quartus II Assignment Editor および Pin Planner の各ツールを使用した I/O ロケーション・アサインメントおよび I/O タイプ・アサインメント について詳しくは、 「Quartus II ハンドブック Volume 2」の「Assignment Editor」の章を参照してください。 HardCopy III への移行を成功させるために、デザインのピン配置、I/O 規格、ドライブ強度、および容量負荷などの正確な I/O アサインメント を行う必要があります。また、I/O アサインメントを選択されたすべて のデバイスに適合させることも重要です。アルテラでは、すべての I/O に I/O アサインメントを割り当てることを推奨しています。 Stratix III デバイスおよび HardCopy III デバイスの I/O ピンは、モジュ ラー I/O バンクと呼ぶグループで編成されます。Stratix III デバイスと HardCopy III デバイス間で移行する場合、両方のデバイスで共通に使用 できる I/O バンクに I/O ピン配置を割り当てる必要があります。 HardCopy III デバイスの I/O バンク数は Stratix III デバイスよりも少な いので、Quartus II ソフトウェアは I/O バンク数を HardCopy III デバ イスで使用可能な数に制限します。 HardCopy III デバイスの I/O ピンについて詳しくは、 「HardCopy III デ バイス・ハンドブック Volume 1」の 「HardCopy III デバイスの I/O 機 能」の章を参照してください。 HardCopy III I/O バッファは、3.0 V の最大 VCCIO のみをサポートでき ます。したがって、Stratix III FPGA デバイスと選択済みの HardCopy III コンパニオン・デバイスの組み合わせに対して I/O 規格を指定する場合 は、必ず VCCIO が 3.0 V 以下の I/O 規格を選択してください。3.3 V の VCCIOを必要とするI/O規格を選択すると、コンパイル・エラーになります。 Stratix III I/O から HardCopy III I/O へのマッピングについて詳しくは、 「HardCopy III デバイス・ハンドブック Volume 3」の「Mapping Stratix III Device Resources to HardCopy III Devices」の章を参照してください。 1–16 HardCopy III デバイス・ハンドブック Volume 3 Altera Corporation 2008 年 5 月 Quartus II ソフトウェアを使用した HardCopy III デザイン・フロー デザインの I/O 規格を制約することが重要です。未割り当て I/O アサイ ンメントを持つ I/O がある場合、Quartus II ソフトウェアはデフォルト で I/O 規格を LVTTL に割り当てます。この規格がユーザーの意図する I/O 規格と適合しない場合があります。サポートされている I/O 規格を チェックし、割り当て済み I/O の不適合 I/O 設定を識別するために、 Quartus II I/O Assignment Analysis を実行して、I/O の設定とアサイン メントを検証します。 図 1–5. I/O アサインメント解析の開始 Quartus II ソフトウェアのデフォルト出力ドライブ強度が、アプリケー ションに適さない場合があります。アルテラでは、デザインに適切な出 力ドライブ強度を確認することを推奨しています。正しい出力ドライブ 強度を割り当てることにより、シグナル・インテグリティが向上し、タ イミング要求も達成されます。さらに、HardCopy コンパイルを成功さ せるために、出力ピンと双方向ピンの両方の出力容量負荷を I/O アサイ ンメントで設定する必要があります。 Altera Corporation 2008 年 5 月 1–17 HardCopy III デバイス・ハンドブック Volume 3 HardCopy III デバイスの Quartus II 設定 タイミング設定 HardCopy III デザインには、TimeQuest タイミング・アナライザを使用 します。TimeQuest アナライザを Quartus II ソフトウェアのタイミング 解析ツールとして指定すると、TimeQuest アナライザは、Stratix III FPGA および HardCopy III デザインのコンパイル時に Quartus II Fitter をガイ ドし、タイミング結果を解析します。 タイミング・ドリブン・コンパイルを使用するように Quartus II Fitter を設定する方法については、1–21 ページの「Quartus II Fitter の設定」を 参照してください。 TimeQuest タイミング・アナライザの設定 HardCopyIII開発フローに対応したコンパイルを行うときは、TimeQuest タイミング・アナライザを使用する必要があります。TimeQuest タイミ ング・アナライザを使用するには、次のステップに従います。 1. Quartus II ソフトウェアの Assignments タブの Settings をクリック します。 2. Category リストで、Use TimeQuest Timing Analyzer during compilation タブを選択します。 1–18 HardCopy III デバイス・ハンドブック Volume 3 Altera Corporation 2008 年 5 月 Quartus II ソフトウェアを使用した HardCopy III デザイン・フロー 図 1–6. Quartus II ソフトウェアの TimeQuest タイミング・アナライザの設定 TimeQuest タイミング・アナライザのタイミング制約 TimeQuest タイミング・アナライザは、ASIC スタイルの強力なタイミ ング解析ツールで、業界標準の制約、解析、およびレポート手法により デザインにおけるタイミングを検証します。TimeQuest タイミング・ア ナライザの GUI またはコマンドライン・インタフェースを使用して、デ ザインにおけるすべてのタイミング・パスを制約、解析、および結果を レポートすることができます。 TimeQuest タイミング・アナライザを実行する前に、クロック特性、タ イミング例外、信号遷移の到達および所要時間を規定する初期タイミン グ制約を指定する必要があります。TimeQuest タイミング・アナライザ の GUI またはコマンドライン・インタフェースを使用して、Synopsys Design Constraint（.sdc）ファイル・フォーマットでタイミング制約を 指定することができます。Quartus II Fitter は、制約条件を満たすように ロジックの配置を最適化します。 Altera Corporation 2008 年 5 月 1–19 HardCopy III デバイス・ハンドブック Volume 3 HardCopy III デバイスの Quartus II 設定 TimeQuest タイミング・アナライザは、タイミング解析時にデザインの タイミング・パスの解析、各パスでの伝播遅延の計算、タイミング制約 違反のチェックを実行し、タイミング結果をスラックとして Report パ ネルおよび Console パネルでレポートします。TimeQuest タイミング・ アナライザがタイミング違反をレポートした場合は、レポートをカスタ マイズして特定のパスに関する正確なタイミング情報を表示し、それら のパスを制約して違反を修正することができます。デザインにタイミン グ違反がない場合、ロジックはターゲット・デバイスで意図したとおり 動作します。 TimeQuest タイミング・アナライザは、Stratix III FPGA に対するサイン オフ・ツールとして使用できる完全なスタティック・タイミング解析ツー ルです。HardCopy III デザインに対しては、アルテラの HardCopy デザ イン・センターでは、PrimeTime をバックエンド実装のためのサインオ フ・ツールとして使用しています。 .sdc ファイル・フォーマットのタイミング制約の作成方法について詳し くは、 「Quartus II ハンドブック Volume 3」の「Quartus II TimeQuest タ イミング・アナライザ」の章を参照してください。 TimeQuest マルチコーナー・タイミング解析の設定 アルテラの HardCopy デザイン・センターでは、すべての HardCopy ハ ンドオフ・ファイルに、デザイン・レビュー用の TimeQuest タイミン グ・レポートが含まれていることを要求しています。TimeQuest タイミ ング・レポートから、セットアップ、ホールド、および I/O パスに関す る Fast Timing コーナーと Slow Timing コーナーの両方のタイミング解 析を含める必要があります。したがって、Quartus II ソフトウェアの Timing Analysis Settings の下にある TimeQuest Timing Analyzer ペー ジで、Multicorner timing analysis during compilation をイネーブルす る必要があります。このオプションは、TimeQuest タイミング・アナラ イザに、図 1–7 に示す設定に従って、デザインを解析し、slow および fast コーナーについてのスラック・レポートを生成するよう指示します。 1–20 HardCopy III デバイス・ハンドブック Volume 3 Altera Corporation 2008 年 5 月 Quartus II ソフトウェアを使用した HardCopy III デザイン・フロー 図 1–7. TimeQuest マルチコーナー・タイミング解析の設定 Quartus II Fitter の設定 HardCopy III デバイスの実装をプロセス、温度、電圧変動全体にわたっ て、より堅牢なものにするために、アルテラの HardCopy デザイン・セ ンターでは、Quartus II Fitter の fast コーナー最適化をイネーブルする ことを要求しています。この設定は、Fitter がデザインを Fast Timing プ ロセス・コーナーおよび動作条件だけでなく、Slow Timing プロセス・ コーナーおよび動作条件でもタイミング要求を満足するように最適化す るか否かを制御します。HardCopy デザイン・センターでは、Quartus II Fitter の Optimize hold timing 設定をイネーブルすることも要求してい ます。この設定により、Fitter は適切なパスに遅延を追加することによっ てホールド時間を最適化できます。 図 1–8 に、Fitter Settings パ ネ ル の Optimize fast-corner timing と Optimize hold time settings を示します。 Altera Corporation 2008 年 5 月 1–21 HardCopy III デバイス・ハンドブック Volume 3 HardCopy Design Readiness Check 図 1–8. 高速コーナー最適化およびホールド時間修正のための Quartus II Fitter の設定 HardCopy Design Readiness Check HardCopy Design Readiness Check（HCDRC）機 能 は、HardCopy III デザインをバックエンド・マイグレーション・プロセスのために、アル テラの HardCopy デザイン・センターにハンドオフする前に対処する必 要のある問題をチェックします。Quartus II ソフトウェアの HCDRC に は、以前は HardCopy ハンドオフ・レポートで行われていた PLL チェッ ク、RAM チェック、設定チェック（グローバル設定、インスタンス設 定、動作設定）などのロジック・チェックが含まれます。Quartus II ソ フトウェア v8.0 では、HCDRC を実行するためのデフォルト設定は On です。HCDRCは、QSFまたはGUIでオンにされ、Fitterの後に実行可能です。 図 1–9 に、Quartus II ソフトウェアの HardCopy Design Readiness Check を示します。 1–22 HardCopy III デバイス・ハンドブック Volume 3 Altera Corporation 2008 年 5 月 Quartus II ソフトウェアを使用した HardCopy III デザイン・フロー 図 1–9. Quartus II ソフトウェアの HardCopy Design Readiness Check HardCopy Design Readiness Check について詳しくは、 「Quartus II ハン ド ブ ッ ク Volume 1」の「Quartus II Support for HardCopy Series Devices」の章を参照してください。 タイミング・ クロージャ および検証 Stratix III デザインおよび HardCopy III デザインのプロジェクトをコン パイルした後、使用するデバイスをチェックし、デザインがタイミング 要求を満足していることを検証します。コンパイル中に Quartus II ソフ トウェアから生成されるメッセージを解析して、潜在的な問題がないか チェックします。さらに、Quartus II ソフトウェアの Compare HardCopy Companion Revision オ プ シ ョ ン を 使 用 し て、Stratix III FPGA と HardCopy III デバイス間のデザイン機能も検証します。 TimeQuest タイミング・アナライザによるタイミング・ クロージャ TimeQuest タイミング・アナライザは、すべての HardCopy デザインに 必須のタイミング解析ツールです。現在、クラシック・タイミング・ア ナライザはサポートされておらず、アルテラの HardCopy デザイン・セ ンターではタイミング・クロージャにクラシック・タイミング・アナラ イザを使用したデザインを受け付けていません。 Altera Corporation 2008 年 5 月 1–23 HardCopy III デバイス・ハンドブック Volume 3 タイミング・クロージャおよび検証 クラシック・タイミング・アナライザを使用している場合は、HardCopy III ASIC 開発中に TimeQuest タイミング・アナライザに切り替える必要が あります。 TimeQuest タイミング・アナライザへの切り替えの方法については、 「Quartus II ハンドブック Volume 3」の 「TimeQuest タイミング・アナ ライザへの切り替え」の章を参照してください。 Synopsys Design Constraint（.sdc）ファイルで、クロック特性、タイミ ング例外、および信号遷移の到達および所要時間を規定する初期タイミ ング制約を指定した後、TimeQuest タイミング・アナライザは、デザイ ンのタイミング・パスの解析、各パスでの伝播遅延の計算、タイミング 制約違反のチェックを実行し、タイミング結果をレポートします。 タイミング解析のために TimeQuest タイミング・アナライザを使用する には、次のステップに従います。 1. Quartus II ソフトウェアの Assignments メニューの Timing Analysis Settings をクリックします。 2. Timing Analysis Settings ページで、Use TimeQuest Timing Analyzer during compilation を選択します。 3. TimeQuest タイミング・アナライザの multicorner timing analysis during compilation がイネーブルされていることを確認します。こ の設定は、HardCopy III ASIC デザインのタイミング・クロージャ を達成するために必要です。TimeQuest タイミング・アナライザで は、コンパイル時にベスト・ケースおよびワースト・ケースの動作 条件に対してデザインを解析するために、この設定がイネーブルさ れていなければなりません。図 1–10 に、マルチコーナー・タイミン グ解析を実行する TimeQuest のための Quartus II 設定を示します。 1–24 HardCopy III デバイス・ハンドブック Volume 3 Altera Corporation 2008 年 5 月 Quartus II ソフトウェアを使用した HardCopy III デザイン・フロー 図 1–10. コンパイルでのマルチコーナー・タイミング解析をイネーブル 検証 Stratix III FPGA から HardCopy ASIC へのデザインの移行を促進するた めに、Quartus II ソフトウェアは、1 つのプロジェクトでコンパニオン・ リビジョンを使用します。この手法では、Stratix II FPGA デザインと HardCopy III ASIC デザインの両方で使用される 1 組のレジスタ転送レ ベル（RTL）コードを使用して設計することができ、機能等価性が保証 されます。 Altera Corporation 2008 年 5 月 1–25 HardCopy III デバイス・ハンドブック Volume 3 タイミング・クロージャおよび検証 コンパニオン・リビジョンでデザインを変更するときは、Quartus II ソ フトウェアの Compare HardCopy Companion Revisions 機能を使用し て、FPGA デザインと HardCopy デザインの間で機能とコンパイル設定 が一致するようにします。デザインをアルテラの HardCopy デザイン・ センターにハンドオフする前に、Stratix III FPGAデザインとHardCopy III デザインの両方をコンパイルした後でこの比較を実行する必要がありま す。図 1–11 に、コンパニオン・リビジョンの比較に移動する方法を示し ます。Project メニューの HardCopy II Utilities をポイントし、Compare HardCopy Companion Revisions をクリックします。 図 1–11. HardCopy コンパニオン・リビジョンの比較 1–26 HardCopy III デバイス・ハンドブック Volume 3 Altera Corporation 2008 年 5 月 Quartus II ソフトウェアを使用した HardCopy III デザイン・フロー HardCopy III ハンドオフ・ プロセス デザインをデザイン・レビューおよびバックエンド実装のためにアルテ ラの HardCopy デザイン・センターに提出するために、HardCopy ハン ドオフ・レポートを生成し、HardCopy III プロジェクトをアーカイブす る必要があります。 HardCopy III ハンドオフ・レポートを生成する前に、以下タスクを正常 に実行する必要があります。 ■ ■ デザインのStratix IIIリビジョンとHardCopy IIIリビジョンの両方を コンパイルする。 HardCopy コンパニオン・リビジョンの比較ユーティリティを実行 する。 次に、バックエンド実装のために HardCopy デザイン・センターに提出 するための HardCopy III プロジェクトをアーカイブします。これが HardCopy III デザイン・フローの最後のステップです。HardCopy III の アーカイブ・ユーティリティでは、標準の Quartus II プロジェクト・アー カイブ・ユーティリティが生成するものとは異なる Quartus II アーカイ ブ・ファイル（.qar）が作成されます。このアーカイブには、HardCopy デザイン・センターでデザインを実装するのに必要な Quartus II プロ ジェクトの必要データのみが含まれています。 Archive HardCopy Handoff Files ユ ー テ ィ リ テ ィ を 使 用 す る に は、 HardCopy ハンドオフ・レポートを生成するためのすべてのタスクを実 行する必要があります。 HardCopy ハンドオフ・レポートが生成された後、ハンドオフ・オプショ ンを選択することができます。Project メニューの HardCopy Utilities を ポイントし、Archive HardCopy Handoff File utility をクリックします。 Archive HardCopy Handoff Files ユーティリティは、アルテラに引き渡 すデザイン・ファイル、設定ファイル、結果ファイル、およびデータベー ス・ファイルをアーカイブします。これらのファイルは、拡張子 _hciii を付加して作成されるターゲット・プロジェクトと同じディレクトリ・ レベルで生成されます。例 1–1 に、Archive HardCopy Handoff ユーティ リティで収集されるファイルのいくつかを示します。 例 1–1. Archive HardCopy Handoff ユーティリティで収集されるファイルの例 タイミング制約ファイル : <project_name>_hciii_constraints.sdc 配置ファイル : <project_name>_hciii.qpef 配線ファイル : <project_name>_hciii.qref フィッティング後のネットリスト : <project_name>_hciii.v Altera Corporation 2008 年 5 月 1–27 HardCopy III デバイス・ハンドブック Volume 3 まとめ まとめ この章では、Stratix III FPGA および HardCopy III コンパニオン・デバ イスを使用して設計する際に Quartus II ソフトウェアで考慮する必要の あるガイドラインを示しています。信頼性の高い結果を達成し、デザイ ンの生産性を向上させるために、デザイン・プロセス全体を通じてアル テラの推奨事項に従ってください。 参考資料 この章では以下のドキュメントを参照しています。 ■ 「AN 454: Implementing PLL Reconfiguration in Stratix III Devices」 ■ 「Quartus II ハンドブック Volume 2」の「Assignment Editor」の章 ■ 「HardCopy III デバイス・ハンドブック Volume 1」の「HardCopy III デバイスのクロック・ネットワークおよび PLL」の章 ■ 「HardCopy III デバイス・ハンドブック Volume 1」の「HardCopy III デバイスの DSP ブロック実装」の章 ■ 「HardCopy III デバイス・ハンドブック Volume 1」の「HardCopy III デバイス・ファミリの概要」の章 ■ 「HardCopy III デバイス・ハンドブック」 ■ 「HardCopy III デバイス・ハンドブック Volume 1」の「HardCopy III デバイスのパッケージ情報」の章 ■ 「HardCopy III デバイス・ハンドブック Volume 1」の「HardCopy III ■ ■ ■ ■ ■ デバイスの I/O 機能」の章 「HardCopy III デバイス・ハンドブック Volume 3」の「Mapping Stratix III Device Resources to HardCopy III Devices」の章 「Quartus II ハンドブック Volume 1」の「Quartus II Support for HardCopy Series Devices」の章 「Quartus II ハンドブック Volume 3」の「Quartus II TimeQuest タイ ミング・アナライザ」の章 「Quartus II ハンドブック Volume 3」の「Switching to the TimeQuest Timing Analyzer」の章 「HardCopy III デバイス・ハンドブック Volume 1」の「HardCopy III デバイスの TriMatrix エンベデッド・メモリ・ブロック」の章 1–28 HardCopy III デバイス・ハンドブック Volume 3 Altera Corporation 2008 年 5 月 Quartus II ソフトウェアを使用した HardCopy III デザイン・フロー 改訂履歴 表 1–4 に、本資料の改訂履歴を示します。 表 1–4. 改訂履歴 日付およびドキュメント・ バージョン 2008 年 5 月 v1.0 Altera Corporation 2008 年 5 月 変更内容 初版 概要 — 1–29 HardCopy III デバイス・ハンドブック Volume 3 改訂履歴 1–30 HardCopy III デバイス・ハンドブック Volume 3 Altera Corporation 2008 年 5 月