PLLの設計と評価

特別研究報告
PLL の設計と評価
Design of evaluation of PLL
報 告 者
学籍番号： 1145060
氏名: 経免 健太
指 導 教 員
橘 昌良 教授
平成 24 年 2 月 10 日
高知工科大学 電子･光システム工学コース
目
次
第1章
はじめに ......................................................................................................... 1
第2章
PLL の構成 .................................................................................................... 2
2.1
PLL の構成 ....................................................................................................... 2
2.2
位相周波数比較器(PFD) ................................................................................... 3
2.3
チャージポンプ................................................................................................. 5
2.4
ループフィルタ................................................................................................. 7
2.5
VCO ................................................................................................................. 8
2.5.1 CS-VCO ..................................................................................................... 9
2.5.2 SC-VCO ................................................................................................... 10
2.6
分周器 ............................................................................................................. 12
2.7
PLL の伝達特性 .............................................................................................. 13
第3章
3.1
設計した回路ブロックの構成 ....................................................................... 15
位相周波数比較器 ........................................................................................... 15
3.1.1 論理変更 PFD .......................................................................................... 15
3.1.2 ノングリッチ PFD ................................................................................... 16
3.1.3 ノンデッドゾーン PFD ............................................................................ 17
3.2
バッファ追加チャージポンプ ......................................................................... 17
3.3
カスコードチャージポンプ ............................................................................. 18
3.4
CS-VCO.......................................................................................................... 19
3.5
SC-VCO.......................................................................................................... 19
3.6
分周器 ............................................................................................................. 21
第4章
レイアウト設計およびシミュレーション ..................................................... 24
4.1
論理変更 PFD ................................................................................................. 24
4.2
グリッチフリーPFD ....................................................................................... 25
4.3
ノンデッドゾーン PFD ................................................................................... 27
4.3
バッファ追加チャージポンプ ......................................................................... 29
4.4
カスコードチャージポンプ ............................................................................. 31
i
4.4
CS-VCO.......................................................................................................... 33
4.5
SC-VCO.......................................................................................................... 35
4.6
分周器 ............................................................................................................. 37
4.7
PLL ................................................................................................................ 39
4.7.1 構成 1 ....................................................................................................... 39
4.7.2 構成 2 ....................................................................................................... 39
4.7.3 構成 3 ....................................................................................................... 40
第5章
試作チップの測定結果.................................................................................. 41
5.1
測定方法と測定機器........................................................................................ 41
5.2
CS-VCO.......................................................................................................... 41
5.2
SC-VCO.......................................................................................................... 42
5.3
分周器 ............................................................................................................. 43
5.4
構成 1 ............................................................................................................. 43
5.5
構成 2 ............................................................................................................. 44
5.6
構成 3 ............................................................................................................. 45
第6章
問題点と改善 ................................................................................................ 47
6.1
位相周波数比較器の改善 ................................................................................ 47
6.2
チャージポンプの改善 .................................................................................... 48
6.3
VCO の改善 .................................................................................................... 49
6.4
PLL の問題点 ................................................................................................. 50
第7章
まとめ .......................................................................................................... 52
謝辞 ............................................................................................................................ 54
参考文献 ..................................................................................................................... 55
ii
第1章
はじめに
今日，大規模集積回路(Large Scale Integration：LSI)は，自動車や携帯電話，
PC(パーソナルコンピュータ)などあらゆる分野で用いられており高性能化，小
型化，低消費電力化を支えている．LSI はプロセスの微細化による高集積化に
伴い 2 億個以上のトランジスタを搭載できるようになっている．LSI 上でのク
ロック生成には，位相同期回路(Phase Locked Loop：PLL)が幅広く用いられる．
例えば，無線通信回路の周波数シンセサイザ，マイクロプロセッサの高速クロ
ック生成，システム間の同期などである．様々な用途で用いられる PLL は非常
に重要な回路技術である．PLL はアナログ回路とディジタル回路が混在ためノ
イズ対策，アナログ回路技術などの高度な設計技術が必要となる．
本研究の目的は 1MHz のクロック入力を 100 逓倍し，100MHz のクロック信
号を生成する PLL の回路設計，レイアウト設計，チップ試作，チップ評価であ
る．本研究ではチャージポンプ型 PLL を採用した．PLL を構成する回路ブロッ
クを数種類設計し，組み合わせを変えて数パターンの 100 逓倍 PLL を設計した．
PLL は ROHM0.18μm プロセスのルールに基づいてマニュアル・レイアウトで
設計した．レイアウト設計後はチップ化し，試作チップの測定および評価を行
なった．
本論文は 7 章で構成されている．本章では本研究の背景や目的について述べ
る．第 2 章では各回路ブロックの基本的な回路構成と動作，および PLL の動作
について述べる．第 3 章では本研究で採用した回路ブロックの回路構成につい
て述べる．第 4 章では回路ブロックのレイアウト設計とシミュレーション結果
について述べる．第 5 章では試作チップの測定結果について述べる．第 6 章で
は各回路ブロックの改善と問題点について述べる．第 7 章では本研究のまとめ
について述べる．
尚，本研究は東京大学大規模集積システム設計教育研究センター（VDEC）
を通し，ローム株式会社，日本ケイデンス株式会社，シノプシス株式会社の協
力で行われたものである．
1
第2章
PLL の構成
本章では，PLL の基本的な構成と PLL を構成する各回路ブロックの動作につ
いて説明する．
2.1
PLL の構成
位相同期回路(Phase Locked Loop：PLL)は基準クロック信号に同期した新し
いクロック信号を生成する機能を持つ回路である．本章では PLL 構成の中で最
も一般的に用いられるチャージポンプ型 PLL について説明する．なお，以下で
はチャージポンプ型 PLL を PLL とする．
図 2.1 に PLL の回路構成を示す．図 2.1 に示すように PLL は位相周波数比較
器(Phase Frequency Detector：PFD)，チャージポンプ(Charge Pump)，ルー
プフィルタ(Loop Filter)，電圧制御発振器(Voltage Controlled Oscillator：VCO)，
分周器(Divider)の回路ブロックから構成される．
図 2.1
PLL の回路構成
PFD は入力信号と分周器からの帰還信号の位相差または周波数差を比較し，
比較した結果を up/down パルスとして出力する．チャージポンプでは PFD の
ディジタル出力信号である up/down パルスを電流としてアナログ信号に変換す
る．ループフィルタではチャージポンプからの電流を電圧に変換する．また，
ループフィルタは PLL の帰還系の安定を図る役目もある．ループフィルタの出
力は VCO の入力制御電圧となる． VCO は入力制御電圧により出力の発振周波
数が変化する．分周器は VCO の出力を 1/N にした信号を出力する．1/N にした
帰還信号を PFD に入力すると，入力信号の N 倍の周波数の信号が得られる．
[1][2]
2
2.2
位相周波数比較器(PFD)
PFD は入力信号 data と分周器からの帰還信号 dclock の位相差または周波数
差を比較し，出力を決定する回路ブロックである．PFD の回路構成は図 2.2 に
示すように 2 個の D フリップフロップと AND ゲートから構成する．図 2.2 の
PFD は入力信号のタイミング差を立ち上がりエッジのみで検出する．
図 2.2
PFD の回路構成
図 2.3 に PFD の動作波形を示す．図 2.3(a)は data の立ち上がりエッジが
dclock の立ち上がりエッジよりも早く PFD に入力される場合である．この場合，
PFD は data の立ち上がりエッジの入力から dclock の立ち上がりエッジが入力
されるまで出力信号 up が”High”となる．出力信号 down は”Low”のままである．
図 2.3(b)は dclock の立ち上がりエッジが data の立ち上がりエッジよりも早く
PFD に入力される場合である．この場合，PFD は dclock の立ち上がりエッジ
の入力から data の立ち上がりエッジが入力されるまで出力信号 down が”High”
となる．出力信号 up は”Low”のままである．図 2.3(a)および図 2.3(b)に示す状
態では，2 つの入力信号 data，dclock の立ち上がりエッジのタイミング差が
up/down パルスとなり出力される．図 2.3(c)は data と dclock の立ち上がりエッ
ジが同時の場合である．このとき PFD の出力信号 up と down は両方とも”Low”
のままである．しかし，フリップフロップにリセットがかかるまでの非常に短
い時間，up/down ともに”High”を出力する．
3
(a)
(b)
図 2.3
(c)
PFD の入出力波形
図 2.2 の PFD はインバータと NAND ゲートを使用すると，図 2.5 に示す回
路構成で実現できる．CMOS(Complementary Metal Oxide Semiconductor)で
は図 2.4 に示す回路構成の PFD が用いられる．図 2.4 において入力 data と
dclock の立ち上がりエッジが接近した場合，出力信号の up と down が”Low”の
ままとなる．つまり，位相差があるにもかかわらず up/down が出力されないた
め，PLL は位相差を調整できない．図 2.4 の PFD は位相差がゼロに近いとき
にデッドゾーンを持つ．図 2.5 にチャージポンプと接続したときの位相差ゼロ付
近の特性を示す．[1][2]
図 2.4
インバータと NAND を使用した PFD
4
(a) 理想特性
図 2.5
2.3
(b) 実際の特性
位相差ゼロ付近の PFD の特性
チャージポンプ
チャージポンプは PFD のディジタル出力信号 up/down をアナログ信号に変
換する回路ブロックである．チャージポンプには図 2.6 に示す電圧出力タイプと
図 2.7 に示す電流出力タイプがある．電圧出力タイプは up 信号が”High”のとき
電源電圧 VDD が変動すると，出力電圧 VPD に直接影響するため，VCO の発振
周波数も変動する．電流出力タイプではトランジスタのソース側に定電流源を
接続するため，出力電圧変動の問題を解決できる．
図 2.6
図 2.7
電圧出力タイプ
5
電流出力タイプ
図 2.7 に示した電流出力タイプは入力信号 up/down がともに”Low”のとき，
PMOS と NMOS は”OFF”である．このとき，PMOS のソースは VDD にチャー
ジされ，NMOS のソースは GND にディスチャージされている．両方のトラン
ジスタが OFF の状態から，down が”High”に変化すると NMOS は ON となる．
NMOS が ON になると回路構成の問題により電流源が”OFF”となる瞬間がある．
電流源の瞬間的な”OFF”状態を解決する回路構成のチャージポンプを図 2.8 に
示す．
図 2.8
チャージポンプの回路図
図 2.8 に示した回路構成では，up と down がともに”Low”のときは M1 と M3
が ON となる．up が”High”のとき M2 が ON となり，電流源 CSp につながる
のでチャージポンプからの電流はループフィルタに流れ込む．down が”High”
のときは M4 が ON となり，電流源 CSn につながるので電流はループフィルタ
から引き抜かれる．つまり up または down のどちらかが”High”のとき出力は常
に電流源とつながり，トランジスタ M1,M2,M3,M4 がループフィルタに電流を
導く回路構成となっている．PLL がロックしている状態では，チャージポンプ
の出力をループフィルタで平均すると VDD/2 が得られる．[1][3]
図 2.9 に PFD とチャージポンプを接続したときの位相比較特性を示す．位相
差が±2πまでは線形な特性となる．位相差が±2π以上の場合は入力信号のど
ちらか一方が，他方の信号が入力される前に連続して入力される状態である．
つまり，位相差が±2π以上では周波数差がある．周波数差がある場合でも，PFD
は周波数差のある極性の信号しか出力しない．
6
図 2.9
PFD の位相比較特性
PFD とチャージポンプの特性を説明する．入力信号 data と分周信号 dclock
の立ち上がりエッジの時間差を Δt とし，クロックの 1 周期を ΔTclock とすると
位相差 Δφは式(2.1)で表せる．
∆𝑡
∙2π (radians)
(2.1)
𝑇𝑐𝑙𝑜𝑐𝑘
PLL がロック状態のとき位相差 Δφはゼロである．位相差 Δφがゼロのときの
チャージポンプの出力電流は式(2.2)で表せる．
𝐼𝑝𝑢𝑚𝑝 − (𝐼𝑝𝑢𝑚𝑝 )
𝐼𝑐𝑝 =
∙ ∆φ = 𝐾𝑃𝐷𝐼 ∙ ∆φ
(2.2)
2π − (2π)
∆φ =
KPDI は PFD の利得である．PFD の利得は式(2.3)で表せる．[1][3]
𝐾𝑃𝐷𝐼 =
2.4
𝐼𝑝𝑢𝑚𝑝
(amps/radians)
2π
(2.3)
ループフィルタ
ループフィルタはチャージポンプからの電流を電圧に変換する回路ブロック
である．チャージポンプの後には図 2.10 に示す 2 次フィルタが用いられる．
図 2.10
ループフィルタ
7
図 2.10 のループフィルタはチャージポンプから供給される電荷を積分する．
キャパシタ C2 は𝐼𝑝𝑢𝑚𝑝 ∙ 𝑅が原因となる VCO の入力制御電圧の変動を防ぐ．電
圧変動の防止は，PLL 出力の周波数変動の防止にもつながる．通常，C2 は C1
の 1/10 程度，または 1/10 以下に設定する．チャージポンプとループフィルタの
伝達関数は式(2.4)で表せる．[1][3]
𝑉𝑖𝑛𝑣𝑐𝑜 = 𝐼𝑐𝑝 ∙
2.5
1 + 𝑗ωR𝐶1
𝑗𝜔(𝐶1 + 𝐶2 ) ∙ [1 + 𝑗𝜔𝑅
𝐶1 𝐶2
]
𝐶1 + 𝐶2
(2.4)
VCO
VCO は直流の入力制御電圧によって発振周波数が変化する可変周波数発振器
である．VCO の入力制御電圧 Vinvco が VDD/2 のとき，発振周波数を目的の周
波数 fcenter に合わせる必要がある．VCO が最小発振周波数 fmin のとき
Vinvco=Vmin，最大発振周波数 fmax のとき Vinvco=Vmax とすると，VCO の
利得 Kvco は式(2.5)で表せる．
𝐾𝑣𝑐𝑜 = 2π ∙
𝑓𝑚𝑎𝑥 − 𝑓𝑚𝑖𝑛
(𝑟𝑎𝑑𝑖𝑎𝑛𝑠/𝑠 ∙ V)
𝑉𝑚𝑎𝑥 − 𝑉𝑚𝑖𝑛
(2.5)
VCO の入力制御電圧に対する発振周波数の特性を図 2.11 に示す．VCO の利得
は傾きを持つ曲線となる．
図 2.11
入力制御電圧に対する VCO の出力発振周波数
8
2.5.1
CS-VCO
CS-VCO(Current-Starved VCO)はトランジスタのみで構成できるため，最も
一般的に用いられる VCO の回路構成である．CS-VCO の回路図を図 2.12 に示
す．トランジスタ M4 と M5 はインバータとして動作，トランジスタ M3 と M6
は電流源として動作する．M3 と M6 の電流源によってインバータを流れる電流
が制限される．トランジスタ M1 と M2 のドレイン電流は入力制御電圧 Vinvco
により同じ値となる．M1 と M2 の電流はインバータ/電流源からなる遅延素子
にミラーリングされる．遅延素子を奇数段接続すると発振器として動作する．
図 2.12
CS-VCO の回路図
CS-VCO1 段の容量 Ctotal は，M4 と M5 のドレイン容量を Cd，次段のインバ
ータの入力容量を Cg とすると次式で表せる．
5
𝐶 (𝑊 𝐿 + 𝑊𝑁 𝐿𝑁 )
(2.6)
2 𝑜𝑥 𝑝 𝑃
ここで，Cox はゲート酸化膜の容量，Wp と Lp はそれぞれ PMOS トランジスタ
の幅と長さである．
Wn と Ln はそれぞれ NMOS トランジスタの幅と長さである．
電流 ID3 で Ctot を 0V からスイッチング電圧 Vsp まで充電する時間を t1 とすると
𝐶𝑡𝑜𝑡𝑎𝑙 = 𝐶𝑑 + 𝐶𝑔 =
次式が成り立つ．
𝑉𝑠𝑝
𝑡1 = 𝐶𝑡𝑜𝑡𝑎𝑙 ∙ ( )
𝐼𝐷3
9
(2.7)
一方，Ctot を VDD から Vsp まで放電するのに必要な時間 t2 は次式で表せる．
𝑉𝐷𝐷 − 𝑉𝑠𝑝
𝑡2 = 𝐶𝑡𝑜𝑡𝑎𝑙 ∙ (
)
(2.8)
𝐼𝐷6
ここで，ID3=ID6＝ID とすると t1 と t2 の和は次式で表せる．
𝑉𝐷𝐷
𝑡1 + 𝑡2 = 𝐶𝑡𝑜𝑡𝑎𝑙 ∙ (
)
𝐼𝐷
段数を N とすると CS-VCO の発振周波数 fosc は次式で表せる．
1
𝐼𝐷
𝑓𝑜𝑠𝑐 =
=
𝑁(𝑡1 + 𝑡2 ) 𝑁 ∙ 𝐶𝑡𝑜𝑡𝑎𝑙 ∙ 𝑉𝐷𝐷
(2.9)
(2.10)
CS-VCO の出力に大きい負荷容量があると，発振周波数に著しく影響する．あ
るいは，VCO が発振できなくなるほどに利得が低下する．したがって，CS-VCO
の出力はインバータでバッファリングする．[1]
2.5.2
SC-VCO
図 2.13 に SC-VCO(Source-Coupled VCO)の回路図を示す．SC-VCO は
CS-VCO よりも少ない消費電力で目的の周波数を出力できる．しかし，SC-VCO
はキャパシタが必要なため，レイアウト面積が大きくなる．図 2.13 に SC-VCO
の回路構成を示す．
図 2.13
SC-VCO の回路図
10
図 2.13 のトランジスタ M5 と M6 は電流 ID を流す定電流源として，M3 と
M4 はスイッチとして動作する．M1 と M2 は負荷トランジスタであり常に”ON”
状態である．M3 が”OFF”のとき，M4 は”ON”であり，M3 のドレイン電圧は
M1 によって𝑉𝐷𝐷 − 𝑉𝑇𝐻𝑁 となる．M4 のゲート電圧は M3 のドレイン電圧と同じ
𝑉𝐷𝐷 − 𝑉𝑇𝐻𝑁 であるため，M4 のソースとドレイン(VCOout)の電圧は約 𝑉𝐷𝐷 − 2 ∙
𝑉𝑇𝐻𝑁 となる．𝑉𝐷𝐷 − 2 ∙ 𝑉𝑇𝐻𝑁 は最小出力電圧である．また，出力電圧の振幅は VTHN
によって制限されるため，バッファリングによりフルロジックレベルにする必
要がある．
VCOout および M3 のゲート電圧𝑉𝐷𝐷 − 2 ∙ 𝑉𝑇𝐻𝑁 は M3 が”ON”，M4 が”OFF”に
切り替わるまで変化しない．M3 が”OFF”，M4 が”ON”に切り替わった瞬間の A
点の電位は𝑉𝐷𝐷 − 𝑉𝑇𝐻𝑁 となる．キャパシタ C を流れる電流 ID によって A 点では
グランドに向かって放電される．A 点の電圧が𝑉𝐷𝐷 − 3 ∙ 𝑉𝑇𝐻𝑁 まで下がったとき，
M1 が”ON”，M2 が”OFF”に切り替わる．これは，A 点の電圧が切り替わる前に
2 ∙ 𝑉𝑇𝐻𝑁 変化したことになる．A 点の電圧が2 ∙ 𝑉𝑇𝐻𝑁 変化する時間∆tは次式で表せ
る．
2 ∙ 𝑉𝑇𝐻𝑁
∆t = C
(2.11)
𝐼𝐷
SC-VCO は回路構成が対称なため，発振サイクルごとに放電時間が 2 回必要と
なる．したがって，発振周波数 fclock は次式で表せる．
1
𝐼𝐷
𝑓𝑐𝑙𝑜𝑐𝑘 =
=
(2.12)
2∆𝑡 4 ∙ 𝐶 ∙ 𝑉𝑇𝐻𝑁
X 点，Y 点，出力電圧 VCOout の波形を図 2.14 に示す．[1]
図 2.14
SC-VCO の X 点，Y 点，VCOout の電圧波形
11
2.6 分周器
分周器は VCO の出力周波数を入力信号 data と比較できるよう，低い周波数
に変換する回路である．分周器は基本的にカウンタで構成するため，定義した
回数 N だけ VCO の出力信号をカウントした後でカウンタの状態が変化する．
最も簡単な分周器はフリップフロップであり，入力の周波数を 1/2 にする．
分周器の回路構成には非同期式と同期式の 2 種類が存在する．非同期式分周
器はフリップフロップの直列接続で構成され，前段のフリップフロップの出力
信号が次段のフリップフロップの入力信号となる．同期式分周器もフリップフ
ロップの直列接続であるが，全てのフリップフロップが同じクロック信号によ
って動作する．D フリップフロップを用いた 1/8 同期式分周器の例を図 2.15 に
示す．非同期式の分周器とは対照的に，全てのフリップフロップが入力信号の
立ち上がエッジと同時に状態が変化する．[2][4]
図 2.15 D フリップフロップを用いた同期式 1/8 分周器
12
2.7 PLL の伝達特性
本節では PLL の伝達特性を述べる．図 2.1 に示した PLL の線形モデルブロッ
ク図を図 2.16 に示す．
図 2.16 PLL の線形モデル
PFD とチャージポンプを 1 つのブロックとした構成を位相比較器とすると，
位相比較器の特性は次式で表せる．
𝑉𝑃𝐹𝐷 = 𝐾𝑃𝐷 ∆φ
(2.13)
ここで，KPD は位相比較器の利得である．∆φは入力信号 data と帰還信号 dclock
の位相差である．VCO は積分器としてモデル化できる．VCO の伝達特性は VCO
の入力制御電圧 Vinvco と利得 Kvco を用いて次式で表せる．
𝑓𝑣𝑐𝑜 (𝑡) = 𝐾𝑣𝑐𝑜 𝑉𝑖𝑛𝑣𝑐𝑜 (𝑡)
(2.14)
式(2.14)は周波数特性である．周波数の積分が位相であるので次式が得られる．
𝑡
𝜑𝑣𝑐𝑜 (𝑡) = 𝐾𝑣𝑐𝑜 ∫0 𝑉𝑖𝑛𝑣𝑐𝑜 (𝑡)𝑑𝑡
(2.15)
式(2.15)をラプラス変換すると次式が得られる．
𝐾𝑣𝑐𝑜
(𝑠)
𝑉
(2.16)
𝑠 𝑖𝑛𝑣𝑐𝑜
分周器の出力信号の位相を Φdclock とすると，分周器は周波数 N と同様に位相も
1/N になるので，
𝛷𝑣𝑐𝑜 (𝑠) =
𝛷𝑣𝑐𝑜
(2.17)
𝑁
図 2.9 に示したループフィルタの伝達関数 KF は s= 𝑗𝜔を用いると次式で表せる．
𝛷𝑑𝑐𝑙𝑜𝑐𝑘 =
𝐾𝐹 =
1 + 𝑗ωR𝐶1
𝐶𝐶
𝑗𝜔(𝐶1 + 𝐶2 ) ∙ [1 + 𝑗𝜔𝑅 𝐶 1+ 2𝐶 ]
1
2
13
=
1 + 𝑠R𝐶1
𝐶𝐶
𝑠(𝐶1 + 𝐶2 ) ∙ [1 + 𝑠𝑅 𝐶 1+ 2𝐶 ]
1
2
(2.14)
C2 は C1 よりもはるかに小さいので無視すると，ループフィルタの伝達関数は
次式で与えられる．
1 + 𝑠R𝐶1
𝐾𝐹 =
(2.19)
𝑆𝐶1
図 2.14 のフィードバックループの伝達関数は
𝐻(𝑠) =
𝛷𝑑𝑐𝑙𝑜𝑐𝑘
𝐾𝑃𝐷𝐼 𝐾𝑉𝐶𝑂 (1 + 𝑠𝑅𝐶1 )
=
𝐾 𝐾
∙𝑅
𝐾 𝐾
𝛷𝑑𝑎𝑡𝑎
𝑠 2 + 𝑠 ( 𝑃𝐷𝐼 𝑉𝐶𝑂 ) + ( 𝑃𝐷𝐼 𝑉𝐶𝑂 )
𝑁
𝑁𝐶1
(2.20)
ループフィルタの伝達関数より，固有角周波数ω𝑛 は次式で表せる．
𝐾𝑃𝐷𝐼 𝐾𝑉𝐶𝑂
𝜔𝑛 = √
𝑁𝐶1
ダンピングファクターζ は次式で与えられる．
𝜔𝑛
ζ=
∙ 𝑅𝐶1
2
(2.21)
(2.21)
PLL がロックした状態から入力周波数を変えていき，ロックが外れる周波数範
囲ロックレンジ∆𝜔𝑛 は次式で表せる．
∆𝜔𝑛 = 4𝜋𝜁𝜔𝑛
(2.22)
ループがロックするまでに要する時間ロックタイム𝑇𝐿 は次式で表せる．
2𝜋
𝑇𝐿 =
(2.23)
𝜔𝑛
PLL のロックが外れている状態から入力周波数をロックする周波数に近づけて
いき，ロックしたときの周波数範囲プルインレンジは VCO の発振周波数によっ
て決まる．ループがロックするまでに要する時間プルインタイム𝑇𝑃 は次式で与
えられる．
(𝐾𝑉𝐶𝑂 /𝑁) ∙ (𝐼𝑝𝑢𝑚𝑝 )
𝑇𝑃 = 2𝑅𝐶1 ln [
]
(𝐾𝑉𝐶𝑂 /𝑁)(𝐼𝑝𝑢𝑚𝑝 ) − ∆𝜔
ここで，∆𝜔は入力周波数ステップの大きさである．[1][2][3]
14
(2.24)
第3章
設計した回路ブロックの構成
本章では，設計した PFD，チャージポンプ，VCO，分周器の回路構成につい
て述べる．なお，本研究ではループフィルタをチップ外に外付けとしたため本
章では触れない．
3.1
位相周波数比較器
本研究では 3 種類の PFD を設計した．2.2 節で述べたとおり，2 つの入力信
号の位相差が接近した場合，出力 up と down は”Low”のままである．しかし，
実際には図 3.1 に示すとおり，赤で示した経路の遅延がそれぞれ異なるため，3
入力 NAND で入力のタイミングがそろわない．よって，エッジが接近した場合
にはグリッチが発生する．このグリッチを削減する構成を 2 種類設計した．ま
た，PFD は入力信号の立ち上がりエッジが接近した場合にデッドゾーンを持つ
ため，デッドゾーンをなくす構成を 1 種類設計した．
図 3.1
3.1.1
グリッチの原因
論理変更 PFD
3.1 節で述べたように，3 入力 NAND の入力タイミングがそろっていない．3
入力 NAND のタイミングをそろえるために論理変更を行った．図 3.2 に示すと
おり，4 入力 NAND は NAND-NAND-NOR-INVERTER の構成に変更，3 入力
NAND は NAND-INVERTER-NAND の構成に変更した．論理変更により，遅
延段インバータとラッチを AND した信号と reset 信号の 2 入力 NAND への入
力タイミングが近づくためグリッチを小さくできる．
15
図 3.2
3.1.2
論理変更した PFD の回路図
ノングリッチ PFD
図 2.4 に示した PFD にはフィードバック信号があるため論理変更だけではグ
リッチを完全に消せない．トランジスタサイズの調整により論理ゲートへの入
力タイミングを調整できる．しかし，トランジスタサイズが小さいと製造時の
ばらつきが大きいためグリッチ削減回路で実現した．グリッチ削減回路は図 3.3
に赤で示す構成とした．up と down_inv の AND と down と up_inv の AND を
1 段とし，同じ回路を 3 段重ねた構成でグリッチを削除した．
図 3.3
ノングリッチ PFD
16
3.1.3
ノンデッドゾーン PFD
図 2.4 に示した PFD は入力信号の位相差が接近したとき，出力 up/down 信号
のパルス幅は非常に小さい．パルス幅が小さいとチャージポンプのトランジス
タが十分に ON/OFF できないためデッドゾーンが生じる．up/down 信号のパル
ス幅が広くし，チャージポンプのトランジスタが十分に ON/OFF できるように
するため，図 3.4 に示す遅延ブロックを reset 信号の経路に追加した．遅延ブロ
ックの追加によって，up/down 信号のパルス幅が十分に広がる微小なパルスの
消滅を防ぐ．よって，チャージポンプの出力ノード Icp には位相差が接近した場
合でも電流が流れるのでデッドゾーンは消滅する．しかし，up/down がとも
に”ON”となる期間ができるため，チャージポンプの Icp ノードへの充放電で等し
くキャンセルできないと VCO の発振周波数に影響を及ぼす．
図 3.4
3.2
遅延ブロックを追加した PFD
バッファ追加チャージポンプ
図 2.8 に示したチャージポンプは，電流源 CSp と CSn がダミーノードにつな
がっているとき，CSp と CSn のミスマッチが原因で CSp と CSn のドレインの寄
生容量からのチャージシェアリングが発生してジッタの原因となる．設計した
チャージポンプは図 3.5 に示すようにユニティゲインバッファを追加した．ユニ
ティゲインバッファによって強制的にダミーノードの電圧を出力ノードの電圧
と同じ値にする．結果，CSp と CSn のミスマッチとチャージシェアリングを抑
制できる．
17
図 3.5 バッファ追加チャージポンプ
3.3
カスコードチャージポンプ
図 3.6 に示す構成のチャージポンプを設計した．スイッチ動作をする M1 から
M4 を M5 から M8 でカスコード接続し，出力インピーダンスを高めた．カスコ
ード接続によりリークを減らせるため，出力ノードのリプルが小さくなりスプ
リアスを軽減できる．インバータで up/down の反転信号を作るため，インバー
タの遅延時間の影響で M1，M2 および M3，M4 は動作タイミングが異なる．
よって，出力ノードとダミーノードの経路が切り替わる瞬間にインバータの遅
延時間だけ電流源が OFF となる．M1 から M4 と反対の動作をするトランジス
タ M9 から M12 の追加によって瞬間的な電流源の OFF 状態の軽減を図る．
図 3.6
カスコードチャージポンプ
18
3.4
CS-VCO
図 2.12 に示した CS-VCO には問題点がある．1 つは入力制御電圧をトランジ
スタのゲートへの直接印加によって，トランジスタ M1 と M2 を流れる電流が
非線形となることである．また，VCO の利得が高いため入力制御電圧の小さな
変動でも発振周波数が変化する問題もある．入力制御電圧とトランジスタを流
れる電流が線形な関係となるように図 3.7 に示すカレントミラー負荷と入力ト
ランジスタ M2R を使用した回路を加えた．VCO の発振周波数範囲を低く設定
するために， M2R のドレインとグランドの間に抵抗(Rlow)を追加した．カレン
トミラー負荷で入力制御電圧と線形な関係の電流に変換できる．Rlow は M2R
のドレイン電圧によって決まる電流を GND に流す．M2R のゲート幅をゲー
ト・ソース間電圧 Vgs が常にしきい値程度になるよう広くした．
図 3.7
3.5
CS-VCO の低利得化と利得の直線化
SC-VCO
図 2.12 に示した SC-VCO には問題点がある．1 つは入力制御電圧をトランジ
スタのゲートへの直接印加によって，トランジスタ M5 と M6 を流れる電流が
非線形となることである．また，VCO の利得が高いため入力制御電圧の小さな
変動でも発振周波数が変化する問題もある．入力制御電圧とトランジスタを流
れる電流が線形な関係となるように図 3.8 に示すカレントミラー負荷と入力ト
ランジスタ M8 を使用した回路を加えた．VCO の発振周波数範囲を低く設定す
るために， M8 のドレインとグランドの間に抵抗(Rlow)を追加した．図 3.8 に示
した M8 のゲート幅はゲート・ソース間電圧 Vgs が常にしきい値程度となるよう
19
広くした． Rlow は M8 のドレイン電圧によって決まる電流を GND に流す．カ
レントミラー負荷で入力制御電圧と線形な関係の電流に変換できる．
図 3.8
SC-VCO の低利得化と利得の直線化
2.3 節で述べたとおり，SC-VCO の出力はバッファリングする必要がある．差
動増幅インプトバッファを用いて，SC-VCO の出力をフルロジックレベルの信
号にした．差動増幅インプトバッファの回路図を図 3.9 に示す．
図 3.9
差動増幅インプトバッファ
20
差動増幅インプトバッファの動作を説明する． VCOout_inv が VCOout よりも大
きいとき，M2 を流れる電流は M1 を流れる電流よりも大きくなる．M1 の電流
は M3 を流れ M4 によってミラーされるので，M4 の電流は M2 の電流よりも小
さくなる．ノード VX は M2 の電流が M4 の電流を等しくなるまで GND に向か
うので，インバータの出力 VCOout_buffer は高くなる．VCOout が VCOout_inv より
も大きいとき，M1 を流れる電流は M2 を流れる電流よりも大きくなる．M1 の
電流は M3 を流れ M4 によってミラーされるので，M4 の電流は M2 の電流より
も大きくなる．ノード VX は M2 の電流が M4 の電流を等しくなるまで VDD に
向かうので，インバータの出力 VCOout_buffer は低くなる．
3.6
分周器
本研究では PLL の入力信号 1MHz から VCO の発振周波数を 100MHz とす
るため，分周数 N=100 となる．1/100 分周器は 1/10 分周器を 2 つ組み合わせに
よって実現した．1/10 分周器は 10 進カウンタ，カウント検出回路，T フリップ
フロップで構成した．図 3.10 に分周器に用いた設計した 10 進カウンタの状態
遷移図を表 3.1 に状態遷移表を示す．10 進カウンタはクロック信号の立ち上が
りで状態が変化し，”0”から”9”までカウントする．カウンタの値が”10”から”15”
になった場合は次のクロックで”0”に戻る仕様とした．
図 3.10 10 進カウンタの状態遷移図
21
表 3.1
State
10 進カウンタの状態遷移表
Present
Next
DFF Input
Q3 Q2 Q1 Q0 Q3 Q2 Q1 Q0 D3 D2 D1 D0
0
1
1
1
1
1
1
0
1
1
1
0
1
1
1
1
0
1
1
1
0
0
1
1
0
0
2
1
1
0
0
1
0
0
0
1
0
0
0
3
1
0
0
0
1
0
0
1
1
0
0
1
4
1
0
0
1
1
0
1
1
1
0
1
1
5
1
0
1
1
1
0
1
0
1
0
1
0
6
1
0
1
0
1
1
1
0
1
1
1
0
7
1
1
1
0
0
1
1
0
0
1
1
0
8
0
1
1
0
0
1
1
1
0
1
1
1
9
0
1
1
1
1
1
1
1
1
1
1
1
10
0
0
0
0
1
1
1
1
1
1
1
1
11
0
0
0
1
1
1
1
1
1
1
1
1
12
0
0
1
0
1
1
1
1
1
1
1
1
13
0
0
1
1
1
1
1
1
1
1
1
1
14
0
1
0
0
1
1
1
1
1
1
1
1
15
0
1
0
1
1
1
1
1
1
1
1
1
表 3.1 の状態遷移表より D フリップフロップへの入力信号 D3，D2，D1，D0
は式(4.1)，式(4.2)，式(4.3)，式(4.4)となった．
𝐷3 = Q2 + 𝑄1 + 𝑄0
(4.1)
𝐷2 = Q3 + 𝑄2 ∙ 𝑄0 + 𝑄1 ∙ 𝑄0
(4.2)
𝐷1 = Q3 + 𝑄2 ∙ 𝑄0 + 𝑄1 ∙ 𝑄0
(4.3)
𝐷1 = Q3 + 𝑄2 ∙ 𝑄1 + 𝑄2 ∙ 𝑄1 ∙ 𝑄0
(4.4)
1/10 分周器の動作を図 3.11 に示す．1/10 分周器の回路図を図 3.12 に示す．
まず，10 進の”4”と”9”をそれぞれ 4 入力 AND によって検出する．検出した”4”
と”9”を OR で 1 つの信号にする．1 つにした信号を T フリップフロップのクロ
ック入力に入力する．T フリップフロップは”4”の信号が入力されるタイミング
で出力が”High”となり，”9”の信号が入力されるタイミングで”Low”となるため
22
1/10 分周を実現できる． 1/10 分周器の回路図を図 3.12 に示す．図 3.12 に示し
た 1/10 分周器 2 個の直列接続によって 1/100 分周できる．1/100 分周器の構成
を図 3.12 に示す．
図 3.11
分周の過程
図 3.12 1/10 分周器の回路図
図 3.13 1/100 分周器の構成
23
第4章
レイアウト設計およびシミュレーション
本章では回路ブロックのレイアウト設計およびシミュレーションについて述
べる．シミュレーションには Hspice を用いた．トランジスタ動作速度モデルは
Slow，Typical，First の 3 つのある．今回はトランジスタ動作速度に Typical
を用いた．
4.1
論理変更 PFD
図 3.2 に示した論理変更 PFD のレイアウトを図 4.1 に，デバイスサイズを表
4.1 に示す．
表 4.1
論理変更 PFD のデバイスサイズ
ゲート長 L(μm)
ゲート幅 W(μm)
NMOS
0.18
2
PMOS
0.18
6
図 4.1
論理変更 PFD のレイアウト
図 4.1 に示したレイアウトのシミュレーション結果を図 4.2 に示す．(a)は data
の立ち上がりエッジが dclock の立ち上がりエッジよりも遅い場合である．(b)は
data の立ち上がりエッジが dclock の立ち上がりエッジよりも早い場合である．
(c)は data と dclock の立ち上がりエッジが同時の場合である．波形は(a)，(b)，
(c)とも上から出力信号 down，出力信号 up，入力信号 dclock，入力信号 data
24
の順番である．(d)は位相差-20°から 20°までの位相比較特性である．図 4.2(a)，
(b)，(c)より PFD の動作を確認できた．(c)の場合ではグリッチが生じていた．
グリッチは up 側で 14mV，down 側で 7.8mV となり，図 2.4 に示した PFD の
グリッチ 100mV よりも小さくできた．(d)に示した位相比較特性では-6°から
6°までデッドゾーンが存在した．
(a)
(c)
図 4.2
4.2
(b)
(d)
論理変更 PFD のシミュレーション結果
グリッチフリーPFD
図 3.3 に示したグリッチフリーPFD のレイアウトを図 4.3 に，デバイスサイ
ズを表 4.2 に示す．
表 4.2
ノングリッチ PFD のデバイスサイズ
ゲート長 L(μm)
ゲート幅 W(μm)
NMOS
0.18
2
PMOS
0.18
6
25
図 4.3
グリッチフリーPFD
図 4.3 に示したレイアウトのシミュレーション結果を図 4.4 に示す．(a)は data
の立ち上がりエッジが dclock の立ち上がりエッジよりも遅い場合である．(b)は
data の立ち上がりエッジが dclock の立ち上がりエッジよりも早い場合である．
(c)は data と dclock の立ち上がりエッジが同時の場合である．(d)は位相差-20°
から 20°までの位相比較特性である．波形は(a)，(b)，(c)とも上から出力信号
down，出力信号 up，入力信号 dclock，入力信号 data の順番である．図 4.4(a)，
(b)，(c)より PFD の動作を確認できた．(c)では発生していたグリッチがグリッ
チ削減回路の追加によって完全に消滅した．しかし，デッドゾーンが-12°から
12°と広がった．デッドゾーンが広がった原因は微小な位相差パルス信号がグ
リッチ削減回路に吸収されたためであると考える．
(a)
(b)
26
(c)
図 4.4
4.3
(d)
ノングリッチ PFD のシミュレーション結果
ノンデッドゾーン PFD
図 3.3 に示したノンデッドゾーン PFD のレイアウトを図 4.5 に，デバイスサ
イズを表 4.3 に示す．
表 4.3
ノンデッドゾーン PFD のデバイスサイズ
ゲート長 L(μm)
ゲート幅 W(μm)
NMOS
0.18
2
PMOS
0.18
6
図 4.5
ノンデッドゾーン PFD
27
図 4.5 に示したレイアウトのシミュレーション結果を図 4.6 に示す．(a)は data
の立ち上がりエッジが dclock の立ち上がりエッジよりも遅い場合である．(b)は
data の立ち上がりエッジが dclock の立ち上がりエッジよりも早い場合である．
(c)は data と dclock の立ち上がりエッジが同時の場合である．(d)は位相差-20°
から 20°までの位相比較特性である．波形は(a)，(b)，(c)とも上から出力信号
down，出力信号 up，入力信号 dclock，入力信号 data の順番である．図 4.6(a)，
(b)，(c)より PFD の動作を確認できた．(c)の場合では reset 信号の遅延追加によ
り，up/down ともに ON になる期間が存在した．しかし，デッドゾーンは遅延
ブロックの追加によって消滅した．
図 4.6
(a)
(b)
(c)
(d)
ノンデッドゾーン PFD のシミュレーション結果
遅延ブロックの段数設定について述べる．遅延ブロックはインバータで構成
したため，奇数個では信号が反転するので偶数個で構成する必要がある．図 4.7
に遅延ブロックの個数を変更した場合の位相差 0°付近の位相比較特性を示す．
緑で示すインバータ 2 段構成ではデッドゾーンが消えていない．赤で示すイン
28
バータ 6 段構成と橙色で示すインバータ 4 段構成ではデッドゾーンが消滅した．
しかし，インバータ 6 段構成の場合，位相差 0°でも電流が 20μA 以上流れる状
態となった．理想特性では位相差 0°において電流値はゼロでなければならない．
よって，位相差 0°付近での電流値がゼロに近いインバータ 4 段構成の遅延ブロ
ックを採用した．
図 4.7
4.3
遅延ブロック個数を変更による位相差 0°付近の位相比較特性の違い
バッファ追加チャージポンプ
図 3.5 に示したバッファ追加チャージポンプのレイアウトを図 4.8 に，デバイ
スサイズを表 4.4 に示す．なお，ユニティゲインバッファには学内ライブラリに
登録されているオペアンプを使用した．
表 4.4
バッファ追加チャージポンプのデバイスサイズ
ゲート長 L(μm)
ゲート幅 W(μm)
M1,M2,CSp
0.18
2
M3,M4,CSn
0.18
6
29
図 4.8
バッファ追加チャージポンプのレイアウト
図 4.8 に示したチャージポンプのシミュレーション結果を図 4.9 に示す．(a)
は down が入力される場合， (b)は up が入力される場合，(c)は up/down と
も”Low”の場合である．波形は(a)，(b)，(c)ともそれぞれ上から電流源 CSn のド
レイン電流，2 番目に電流源 CSp のドレイン電流，3 番目に出力電圧，4 番目に
down 信号，5 番目に up 信号となっている．図 4.9(a)，(b)，(c)よりチャージポ
ンプとしての動作を確認できた．
(a)
(b)
30
(c)
図 4.9
4.4
チャージポンプのシミュレーション結果
カスコードチャージポンプ
図 3.6 に示したカスコードチャージポンプのレイアウトを図 4.10 に，デバイ
スサイズを表 4.5 に示す．なお，ユニティゲインバッファには学内ライブラリに
登録されているオペアンプを使用した．
表 4.5
カスコードチャージポンプのデバイスサイズ
ゲート長 L(μm)
ゲート幅 W(μm)
M1,M2,M5,M6
0.36
6
M3,M4,M7,M8
0.36
2
M9,M10
0.72
2
M11,M12
0.72
1
CSp
0.36
18
CSn
0.36
6
31
図 4.10
カスコードチャージポンプのレイアウト
図 4.10 に示したチャージポンプのシミュレーション結果を図 4.11 に示す．(a)
は down が入力される場合， (b)は up が入力される場合，(c)は up/down と
も”Low”の場合である．波形は(a)，(b)，(c)のそれぞれ上から電流源 CSn のドレ
イン電流，
2 番目に電流源 CSp のドレイン電流，3 番目に出力電圧，4 番目に down
信号，5 番目に up 信号となっている．図 4.8(a)，(b)，(c)よりチャージポンプと
しての動作を確認できた．
(a)
(b)
32
図 4.11
4.4
(c)
チャージポンプのシミュレーション結果
CS-VCO
図 3.7 に示した回路構成の CS-VCO のレイアウトを図 4.12 に，デバイスサイ
ズを表 4.6 に示す．遅延段の段数 N は 11 とした
表 4.6
CS-VCO のデバイスサイズ
ゲート長 L(um)
ゲート幅 W(um)
NMOS
0.18
2
PMOS
0.18
5
M2R
0.18
20
Rrange
50kΩ
Rlow
25kΩ
図 4.12
CS-VCO のレイアウト
33
図 4.11 に示した CS-VCO のシミュレーション結果を図 4.13 に示す．最小発
振周波数は入力制御電圧 Vinvco が 0V から 0.3V のときに 85MHz となった．最
大発振周波数は Vinvco が 1.8V のとき 125MHz となった．Vinvco が VDD/2 である
0.9V のときの発振周波数は 101MHz となった．CS-VCO の利得は式(2.5)を用
いて導出した結果，165.31 × 106 (𝑟𝑎𝑑𝑖𝑎𝑛𝑠/𝑠 ∙ V)となった．
140
発振周波数 [MHz]
120
100
80
60
40
20
0
0
0.2
0.4
0.6
0.8
1
1.2
1.4
1.6
1.8
入力制御電圧 [V]
図 4.13
CS-VCO のシミュレーション結果
Rlow なしの CS-VCO では入力制御電圧が 0V から 0.3V まではしきい値電圧
を超えないため発振動作をしない．Rlow がないためカレントミラー負荷で変換
する電流値が制御電圧に対して大幅に変化するので発振周波数も大幅に変化し
てしまう．参考に設計した Rlow なしの CS-VCO の利得は，1.33 × 109 (𝑟𝑎𝑑𝑖𝑎𝑛𝑠/
𝑠 ∙ V)あり Rlow がある場合と比べると利得は 8 倍の値である．Rlow がない場合，
入力制御電圧 0.1V の変化に対して発振周波数が 20MHz 変化するため，制御電
圧に少しのノイズやリプルがある場合でも発振周波数に大きく影響するといえ
る．一方，設計した Rlow 追加の低利得 CS-VCO は，入力制御電圧 0.1V の変化
に対して発振周波数は 2.5MHz の変化である．よって，制御電圧の小さな変化
では発振周波数に対しての影響が小さいといえる．図 4.14 に Rlow ありと Rlow
なしの CS-VCO の入力制御電圧変化に対する発振周波数変化のグラフを示す．
図 4.14 からも Rlow ありの CS-VCO の傾きが緩く，発振周波数の変化の小ささ
が読み取れる．
34
CS-VCOゲイン比較
280
発振周波数[MHz]
240
200
160
Rlowあり
120
Rlowなし
80
40
0
0
0.2
0.4
0.6
0.8
1
1.2
電源電圧[V]
図 4.14
4.5
1.4
1.6
1.8
2
CS-VCO のゲイン比較
SC-VCO
図 3.7 に示した回路構成の SC-VCO のレイアウトを図 4.15 に，デバイスサイ
ズを表 4.7 に示す．
表 4.7
SC-VCO のデバイスサイズ
ゲート長 L(um)
ゲート幅 W(um)
M1,M2
1.8
2
M3,M4
0.18
6
M5,M6
0.18
4
M7,M8,M9,M10
0.18
20
差動バッファ NMOS
0.18
2
差動バッファ PMOS
0.18
4
Rrange
30kΩ
Rlow
120kΩ
C
220fF
35
図 4.15
SC-VCO のレイアウト
図 4.15 に示した SC-VCO のシミュレーション結果を図 4.16 に示す．最小発
振周波数は入力制御電圧 Vinvco が 0V から 0.3V のときに 79MHz となった．最
大発振周波数は Vinvco が 1.8V のとき 123MHz となった．Vinvco が VDD/2 である
0.9V のときの発振周波数は 101MHz となった．SC-VCO の利得は式(2.5)を用
いて導出した結果，181.31 × 106 (𝑟𝑎𝑑𝑖𝑎𝑛𝑠/𝑠 ∙ V)となった．
140
120
発振周波数 [MHz]
100
80
60
40
20
0
0
0.2
0.4
0.6
0.8
1
1.2
1.4
1.6
入力制御電圧 [V]
図 4.16
SC-VCO のシミュレーション結果
36
1.8
Rlow なしの SC-VCO では入力制御電圧が 0V から 0.3V まではしきい値電圧
を超えないため発振動作をしない．Rlow がないためカレントミラー負荷で変換
する電流値が制御電圧に対して大幅に変化するので発振周波数も大幅に変化し
てしまう．参考に設計した Rlow なしの SC-VCO の利得は，1.18 × 109 (𝑟𝑎𝑑𝑖𝑎𝑛𝑠/
𝑠 ∙ V)あり Rlow がある場合と比べると利得は 6.5 倍の値である．Rlow がない場
合，入力制御電圧 0.1V の変化に対して発振周波数が 15MHz 変化するため，制
御電圧に少しのノイズやリプルがある場合でも発振周波数に大きく影響すると
いえる．一方，設計した Rlow 追加の低利得 SC-VCO は，入力制御電圧 0.1V の
変化に対して発振周波数は 4MHz の変化である．よって，制御電圧の小さな変
化では発振周波数に対しての影響が小さいといえる．図 4.17 に Rlow ありと
Rlow なしの SC-VCO の入力制御電圧変化に対する発振周波数変化のグラフを
示す．図 4.17 からも Rlow ありの SC-VCO の傾きが緩く，発振周波数の変化の
小ささが読み取れる．
SC-VCOゲイン比較
180
発振周波数[MHz]
150
120
90
Rlowあり
Rlowなし
60
30
0
0
0.2
0.4
0.6
0.8
1
1.2
1.4
1.6
1.8
2
電源電圧[V]
図 4.17
4.6
SC-VCO のゲイン比較
分周器
図 3.13 示した 1/100 分周器のレイアウトを図 4.18 に示に，デバイスサイズを
表 4.9 に示す．レイアウトした分周器のシミュレーション結果を図 4.19 に示す．
波形は上側が 1MHz の出力信号，下側が 100MHz の入力信号である．図 4.19
より 100MHz の入力に対して 1MHz の出力信号を確認できたので 1/100 分周の
動作を確認できた．
37
表 4.9
分周器のデバイスサイズ
ゲート長 L(μm)
ゲート幅 W(μm)
NMOS
0.18
2
PMOS
0.18
4
図 4.18
図 4.19
分周器のレイアウト
分周器のシミュレーション結果
38
4.7
PLL
本節では，4.6 節までにレイアウト設計した PLL を構成する回路ブロックを
組み合わせた PLL のシミュレーション結果を示す．
4.7.1
構成 1
PLL を構成する回路ブロックを図 4.1 の PFD，図 4.7 のチャージポンプ，図
4.11 の CS-VCO，図 4.16 の分周器のレイアウトを組み合わせ構成した．フィル
タの値は R=9kΩ，C1=600pF，C2=60pF とした．PLL のシミュレーション結
果を図 4.18 に示す．波形は上側が PLL の出力発振周波数，下側がフィルタの
電圧である．シミュレーションした PLL のロック時間は約 18μs であり，ロッ
ク後の発振周波数のブレは最大で 98.66MHz から 100.94MHz の 2.28MHz あっ
た．発振周波数のブレは CS-VCO のもつジッタである．
図 4.18
4.7.2
フィルタ電圧と発振周波数
構成 2
PLL を構成する回路ブロックを図 4.5 の PFD，図 4.9 のチャージポンプ，図
4.11 の CS-VCO，図 4.16 の分周器のレイアウトを組み合わせ構成した．フィル
タの値は R=11kΩ，C1=500pF，C2=50pF とした．PLL のシミュレーション結
果を図 4.19 に示す．波形は上側が PLL の出力発振周波数，下側がフィルタの
電圧である．シミュレーションした PLL のロック時間は約 25μs であり，ロッ
ク後の発振周波数のブレは最大で 98.94MHz から 100.92MHz の 1.98MHz あっ
た．発振周波数のブレは CS-VCO のもつジッタである．
39
図 4.19
4.7.3
フィルタ電圧と発振周波数
構成 3
PLL を構成する回路ブロックを図 4.5 の PFD，図 4.9 のチャージポンプ，図
4.13 の SC-VCO，図 4.16 の分周器でレイアウトを組み合わせ構成した．フィル
タの値は R=11kΩ，C1=500pF，C2=50pF とした．PLL のシミュレーション結
果を図 4.20 に示す．波形は上側が PLL の出力発振周波数，下側がフィルタの
電圧である．シミュレーションした PLL のロック時間は約 35μs であり，ロッ
ク後の発振周波数のブレは最大で 96.56MHz から 109.02MHz の 12.46MHz あ
った．発振周波数のブレは SC-VCO がもつジッタである．
図 4.20
フィルタ電圧と発振周波数
40
第5章
試作チップの測定結果
本章では試作チップに搭載した VCO，分周器，PLL の測定結果を述べる．
5.1
測定方法と測定機器
試作チップの測定には図 5.1 に示す治具を用いた．治具は箱型のアルミニウム
シャーシの中に試作チップを搭載する基板を収める構造とした．VDD と GND
の間にはノイズを抑えるためのコンデンサを挿入した．
測定に使用した機器は，電圧源に Agilent E3642A および Agilent E3610A，
入力信号には NF 1620 および Agilent 81150A，オシロスコープは Tektronix
DPO7104 および Agilent MSO7034A，スペクトラム・アナライザに Tektronix
RSA3308A を使用した．
図 5.1
5.2
測定に用いた治具
CS-VCO
図 4.11 に示したレイアウトの CS-VCO を試作チップに搭載し測定をした．
CS-VCO への入力信号は電圧源より入力し，出力発振周波数をオシロスコープ
で確認した．CS-VCO の測定結果とシミュレーション結果を比較したグラフを
図 5.2 に示す．測定結果はオシロスコープで確認した周波数の平均値である．試
作した CS-VCO の利得は式(2.5)を用いて導出した結果，146.35 × 106 (𝑟𝑎𝑑𝑖𝑎𝑛𝑠/
𝑠 ∙ V)となり，シミュレーションの利得より 11.47%小さい値となった．目標とし
た 100MHz は入力信号を 0.77V としたときに得られた．0.77V のときの発振周
波数のブレは 97.8MHz から 102MHz までの 4.2MHz であった．
41
140
120
発振周波数[MHz]
100
80
シミュレーション値
測定値
60
40
20
0
0
0.2
0.4
図 5.2
5.2
0.6
0.8 1 1.2 1.4
電源電圧[V]
1.6
1.8
2
CS-VCO の測定値とシミュレーション値
SC-VCO
図 4.11 に示したレイアウトの SC-VCO を試作チップに搭載し測定をした．
SC-VCO への入力信号は電圧源より入力し，出力発振周波数をオシロスコープ
で確認した．SC-VCO の測定結果とシミュレーション結果を比較したグラフを
図 5.3 に示す．測定結果はオシロスコープで確認した周波数の平均値である．試
作した SC-VCO の利得は式(2.5)を用いて導出した結果，245.53 × 106 (𝑟𝑎𝑑𝑖𝑎𝑛𝑠/
𝑠 ∙ V)となり，シミュレーションの利得より 35.42%の大きい値となった．目標と
した 100MHz は入力信号を 0.91V としたときに得られた．0.91V のときの発振
周波数のブレは 95.9MHz から 104.5MHz までの 8.6MHz であった．
140
120
発振周波数[MHz]
100
80
シミュレーション値
60
測定値
40
20
0
0
0.2
0.4
図 5.3
0.6
0.8 1 1.2 1.4
電源電圧[V]
1.6
1.8
2
SC-VCO の測定値とシミュレーション値
42
5.3
分周器
図 4.15 に示したレイアウトの分周器を試作チップに搭載し測定した．入力信
号は NF 1620 から 100MHz を入力し，Agilent MSO7034A のオシロスコープ
で測定した．図 5.4 に分周器の測定した波形を示す．100MHz の入力に対して
分周器が 1MHz を出力するのが確認できた．
図 5.4
5.4
分周器の測定波形
構成 1
4.7.1 節で述べた組み合わせの PLL を試作チップに搭載した．試作チップに
搭載した PLL を測定したスペクトルを図 5.5 に示す．フィルタの値は R=100Ω，
C1=1μF，C2=0.1μF とした．図 5.5(a)に示した 100MHz のスパンの測定では，
ピークは 100.46MHz となり目標とする 100MHz よりも 460KHz 離れた値を得
た．10MHz スパンのスペクトルを図 5.5(b)に示す．ピークは 101.06MHz に現
れ，目標とする 100MHz よりも 1MHz 離れていた．さらに，PLL の発振周波
数 101MHz から比較周波数 1MHz の整数倍だけ離れた場所にスプリアスが多数
存在した．図 5.5(a)(b)においてピークが目標とずれとスプリアスの原因は，フ
ィルタを外付けにしたため VCO の入力信号がノイズの影響や，フィルタの値が
適切でないことが考えられる．
43
図 5.5
5.5
(a) 100MHz スパン
(b) 10MHz スパン
論理変更 PFD・バッファ追加チャージポンプ・CS-VCO・分周器構成
PLL のスペクトル
構成 2
4.7.2 節で述べた組み合わせの PLL を試作チップに搭載した．試作チップに
搭載した PLL を測定したスペクトルを図 5.6 に示す．フィルタの値は R=10KΩ，
C1=33nF，C2=3.3nF とした． 図 5.6(a)の 100MHz のスパンで測定でのピーク
は 100MHz となり目標の周波数を得られた．5MHz スパンで測定したときのス
ペクトルを図 5.6 に示す．ピークは 100MHz に現れ，キャリアレベルは-5.69dBm
であった．スプリアス量はピークの 100MHz から比較周波数の 1MHz 離れた
101MHz では-51.09dBc，99MHz では-50.59dBc であった．ピークから 2MHz
離れた周波数の位相雑音レベルは 101.98dBc/Hz であった．
図 5.6
(a) 100MHz スパン
(b) 5MHz スパン
ノンデッドゾーン PFD・カスコードチャージポンプ・CS-VCO・分周器
構成 PLL のスペクトル
44
図 5.7 に構成 2 の PLL のヒストグラムを示す．ヒットした範囲は 99.6MHz
から 100.4MHz の間であるので，構成 2 の PLL は最大で 0.8MHz 程度の周波
数のブレがあったことがわかる．ヒット数は 99.5MHz から 100.5MHz の間で
多くなり，目的の周波数である 100MHz に最も多くヒットした．
図 5.7
5.6
ノンデッドゾーン PFD・カスコードチャージポンプ・CS-VCO・分周器
構成 PLL のヒストグラム
構成 3
4.7.3 節で述べた組み合わせの PLL を試作チップに搭載した．試作チップに
搭載した PLL を測定したスペクトルを図 5.8 に示す．フィルタの値は R=10KΩ，
C1=33nF，C2=3.3nF とした． 図 5.8(a)の 100MHz のスパンで測定でのピーク
は 100.00625MHz となり目標の 100MHz から 6.25KHz だけ離れていた．5MHz
スパンで測定したときのスペクトルを図 5.8(b)に示す．ピークは 100MHz に現
れ，キャリアレベルは-18.12dBm であった．ピークの 100MHz から比較周波数
1MHz 離れた場所にスプリアスが存在し，スプリアス量は 101MHz では
-36.57dBc，99MHz では-36.04dBc であった．100MHz から 3MHz 離れた両側
のスプリアス量は小さく-50dBc 程度であった．しかし，5MHz，7MHz，9MHz
離れた両側のスプリアス量は-40dBc 程度あった．ピークから 2MHz 離れた周波
数の位相雑音レベルは 97.98dBc/Hz であった．
45
図 5.8
(a) 100MHz スパン
(b) 5MHz スパン
ノンデッドゾーン PFD・カスコードチャージポンプ・SC-VCO・分周器
構成 PLL のスペクトル
図 5.9 に構成 3 の PLL のヒストグラムを示す．ヒットした範囲は 99MHz か
ら 101MHz の間であるので，構成 3 の PLL は最大で 2MHz 程度の周波数のブ
レがあったことがわかる．ヒット数は 99.5MHz から 100.2MHz の間で多くな
り，目的の周波数である 100MHz に最も多くヒットした．
図 5.9
ノンデッドゾーン PFD・カスコードチャージポンプ・SC-VCO・分周器
構成 PLL のヒストグラム
46
第6章
問題点と改善
本章では，設計した回路ブロックの問題点と改良点を述べ，PLL の性能向上
方法を提案する．
6.1
位相周波数比較器の改善
本研究で設計したノンデッドゾーン PFD は，シミュレーションにおいてはデ
ッドゾーンを消せた．しかし，図 3.4 の構成ではチップ化した後にデッドゾーン
が生じた場合は対処できる方法がない．reset 信号経路の遅延をチップ外から制
御できる構成にできればチップ化後に生じたデッドゾーンを解消できると考え
る．図 6.1 に示すように reset 信号生成ロジックの最終段に遅延制御回路とバッ
ファリング用のインバータ 2 つを挿入した．遅延制御回路は CS-VCO の 1 段分
と同じ回路構成である．reset 信号経路の遅延は制御電圧 Vref の値によって調整
できる．Vref の値を変えることで電流源 M1，M2 を流れる電流量が変わるため
遅延時間が変化する
図 6.1
遅延制御回路を用いた PFD
図 6.1 の PFD のシミュレーション結果では，遅延時間を 100ps から 2ns まで
調節できた．図 6.2 にデッドゾーンのシミュレーション結果を示す．図 6.2(a)
は Vref=1.8V のときであり，reset 信号経路の遅延時間は 100ps である．位相差
0°付近での特性がリニアでない．図 6.2(b)は Vref=0.5V のときであり，reset
信号経路の遅延時間は 2ns である．位相差 0°付近での特性がリニアになった．
47
(a) Vref = 1.8V
図 6.2
6.2
(b)
Vref = 0.5V
遅延制御回路を用いた PFD のデッドゾーン
チャージポンプの改善
本研究で設計したチャージポンプはインバータで up/down 反転信号を作るた
め，出力ノードとダミーノードの経路が切り替わる瞬間的に電流源の OFF とな
る．トランジスタの追加により電流源 OFF の軽減を図ったが完全に OFF 状態
は消えていない．図 6.3 に示す相補信号生成回路で up/down 反転信号を生成す
る．構成は反転信号を生成するインバータ，2 つのカスコードステージとその後
に続くインバータバッファで成り立つ．反転信号はインバータ(INV1)で生成す
るため遅延がある．反転信号は，クロスカップルの PMOS，M1 と M2 および
M5 と M6 のポジティブフィードバックによって出力が同時に遷移する．よって，
反転信号間のスキューを最小限に抑えられる．2 段のカスケード接続によってス
キューはさらに向上する．最後に出力信号を INV2 または INV3 でバッファリ
ングして不安定動作をなくす．
図 6.3
相補信号生成回路
48
試作チップ発注後に電流源 CSp と CSn の電流値の不一致が発覚した．図 6.4
に示すとおり 125μA 異なる．今回の設計では PFD の出力 up/down がともに”ON”
となる期間が存在する．よって，2 つの入力信号に位相差がゼロでもチャージポ
ンプへの電荷の充放電量が等しくないため，ループフィルタに電荷が漏れる状
態となっている．よって，PFD の動作ごとにループフィルタには電荷が流れる
ため，VCO の発振周波数が影響を受けるのでジッタの原因となる．電流源の電
流値はトランジスタサイズの変更によって小さくできる．
図 6.4
6.3
電流源のミスマッチ
VCO の改善
本研究では図 3.7 および図 3.8 に示したように，入力 NMOS のドレインに抵
抗 Rlow を追加によって，Vinvco が小さい場合の最小電流を設定して VCO の低
ゲイン化を実現した．Rlow は入力 NMOS のドレイン電圧によってバイアス電
流を流す．しかし，図 3.7 および図 3.8 の構成では電源電圧の変化が直接 Rlow
に影響するため，バイアス電流が変化する．したがって，VCO の出力周波数も
影響を受けて変化してしまう．図 6.4 に示すように Rlow と入力 NMOS の間に
基準電圧 Vref で制御する NMOS を追加する．Vref は Vinvco が小さい場合に Rlow
に流れる最小電流の設定に用いる．図 6.5 に示した方法での電流は約 (Vref
-Vthn)/ Rlow となる．
49
図 6.5
6.4
電源電圧の変化に依存しない電圧電流変換回路
PLL の問題点
本研究で設計した PLL のスペクトルと VCO 単体のスペクトルを比較すると，
図 6.6 に示すようにほぼ一致した．また，図 6.7(a)に示す 1MHz の入力信号の
スペクトルと PLL の出力スペクトルを比較した．図 6.7(b)の PLL 出力のスペク
トルから入力信号のきれいなスペクトル特性を確認するのは難しい．したがっ
て，設計した PLL は目的の周波数である 100MHz にロックはしたが，信号純度
は低い．原因はループフィルタの遮断周波数が低く設定したため，ループ利得
が小さいと考えられる．ループ利得が小さい場合，PLL の出力は VCO 単体の
スペクトルに近づくため信号純度が低くなる．PLL のスペクトルを VCO 出力
ではなく，分周器の出力で確認するとジッタが改善され位相ノイズは少なくな
る．(図 6.8 参照)
キャパシタの値を第 5 章で示した値よりも小さくすると比較周波数の整数倍
のスプリアスが大きくなってしまう．本研究ではスプリアス除去に重点を置い
てフィルタ値を決めた．よって，フィルタの値は最適化できていない．フィル
タを試作チップ外に設置したことを考慮に入れたうえで最適値を見つけ，ルー
プ利得を大きくできると PLL 出力の信号純度を改善できると考える．
50
(a) CS-VCO
(b) 構成 1 の PLL
図 6.6 100MHz スパンの VCO と PLL のスペクトル
(a) 入力信号
図 6.7
図 6.8
(b) 構成 1 の PLL
入力信号と PLL のスペクトル
PLL1 の分周器スペクトル
51
第7章
まとめ
本研究では 1MHz のクロック入力を 100 逓倍し，100MHz のクロック信号を
生成するチャージポンプ型の PLL を設計，評価した．PLL 回路ブロックと試作
した PLL についてのまとめを述べる．
位相周波数比較器
PFD の論理変更は data と dclock の入力タイミングが同時の場合に，出力信
号のグリッチを小さくできる．しかし，基本回路構成と比較するとデッドゾー
ンが少し広がる．グリッチ削減回路を追加した PFD の場合，完全にグリッチが
なくなる．しかし，デッドゾーンは大幅に広がってしまう．reset 信号への遅延
追加は up/down 信号のパルス消滅を防ぐのでデッドゾーンは消える．しかし，
up/down がともに”ON”となる期間ができるため，チャージポンプの電流源 CSn，
CSp の電流値が一致しないと，Icp ノードへの電荷の充放電で等しくキャンセル
できないので，VCO の発振周波数に影響を及ぼす．
チャージポンプ
基本回路構成にユニティゲインバッファの追加によって，ダミーノードと出
力ノードの電圧を同じ値に設定，電流源 CSn と CSp のミスマッチとチャージシ
ェアリングの抑制を図る設計とした．スイッチ動作するトランジスタをカスコ
ード接続にし，リークを減らすことによって，出力ノードのリプルを抑制して
スプリアスの軽減を図る設計とした．電流源の瞬間的な OFF 状態の軽減を図る
ために，基本構成回路のトランジスタとは反対の動作をするトランジスタを追
加した．
VCO
CS-VCO は簡単な構成かつ小面積で比較的安定した発振周波数を得られる．
しかし，電源ラインのノイズの影響を受けやすいことや，常時電流が流れるた
め消費電力が大きいことが問題である．SC-VCO はキャパシタを使用するため
レイアウト面積が大きくなる．発振周波数は最大で 10MHz 程度のブレがあり，
安定な発振周波数が得られない．CS-VCO，SC-VCO はともに入力制御電圧
Vinvco の小さな変化で発振周波数が大きく変わってしまうため，VCO 自体のゲ
インを低く設定する必要がある．
52
PLL
3 パターンの PLL を試作チップ化して測定した．構成 1 の PLL は発振周波数
が 100MHz からずれており，比較周波数の整数倍のスプリアスも存在するため
動作していない．
構成 2 の PLL は 100MHz でロックし，スプリアス量は-50dBc，
スプリアスレベルは 3.7dB であった．構成 3 の PLL は 100MHz でロックし，
スプリアス量は-36dBc，スプリアスレベルは 17.2dB であった．PLL のスペク
トルと VCO 単体のスペクトルはほぼ一致したため PLL の信号純度は低い．
試作チップの測定結果より，本研究において最も安定な動作が得られた PLL
構成は，構成 2 のノンデッドゾーン PFD，カスコードチャージポンプ，ループ
フィルタ，CS-VCO，分周器で構成した PLL であった．
53
謝辞
本研究を進めるにあたり，丁寧なご指導とご助力を賜りました電子・光シス
テム工学コース橘昌良教授に心から感謝いたします．また，日頃からお世話に
なりました高知工科大学電子・光システム工学コースの教職員の皆様，橘研究
室の皆様に心から感謝いたします．
54
参考文献
[1] R.Jacob Baker 著，David E.Boyce 著：
「CMOS：Circuit Design, Layout, and
Simulation(IEEE Press Series on Microelectronic Systems) Second Edition」
IEEE
[2] 遠坂 俊昭 著：
「PLL 回路の設計と応用―ループ･フィルタ定数の算出方法と
その検証―」 CQ 出版
[3]Liang Dai 著，Ramesh Harjani 著：
「Design of High-Performance CMOS
Voltage Controlled Oscillators」 Kluwer Academic Publishers
[4]Bram De Muer 著 , Michiel Steyaert 著 ：「 CMOS FRACTIONAL-N
SYNTHESIZERS」Kluwer Academic Publishers
[5]北地 裕子
著：「PLL のための要素回路の設計および評価」
高知工科大学 修士論文 2009 年
[6]矢野 政顕
著：「論理設計ノート」三恵社
55