MAX9979

EVALUATION KIT AVAILABLE
19-4134; Rev 4; 6/09
MAX9979
PMUおよびレベル設定DAC内蔵
デュアル1.1Gbpsピンエレクトロニクス
概要 _________________________________
特長 _________________________________
MAX9979は全機能内蔵の高性能デュアルチャネルピン
エレクトロニクスで、ドライバ/コンパレータ/負荷(DCL)、
パラメータ測定ユニット(PMU)、および内蔵(16ビット)
レベル設定ディジタル-アナログコンバータ(DAC)を
含めて、複数の自動試験装置(ATE)の機能を1つのICに
統合したものです。このデバイスはメモリやSOCの
テスタのアプリケーションに最適です。各チャネルは、
4レベルのピンドライバ、ウィンドウコンパレータ、
差動コンパレータ、ダイナミッククランプ、汎用PMU、
アクティブ負荷、高電圧(VHH)でプログラム可能な
レベル、および14の独立したレベル設定のDACを備えて
います。MAX9979は、ドライバ出力とコンパレータ
入力に対するプログラム可能なケーブルドループ補償、
データ経路の伝送ラインの一般的な変動においても最適な
性能を実現する可変ドライバ出力抵抗、スルーレート
調整、およびプログラム可能な高電圧ドライバ出力の
特長を持っています。
♦ 高速：1VP-Pで1.1Gbps
MAX9979のドライバは、8V (-1.5V∼+6.5V)の広い
高速動作電圧範囲と最大+13Vプログラム可能なVHH
範囲という特長を持っています。動作モードには、ハイ
インピーダンス、アクティブ終端(第3レベルドライブ)、
およびVHH (第4レベルドライブ)の各モードがあります。
このデバイスは低い電圧スイングでも良好な直線性を
示します。ドライバは、ほとんどの高速ロジックファミリ
と互換性のある高速差動制御入力を備えています。
ウィンドウコンパレータは、スルーレート、パルス幅、
およびオーバドライブ電圧の変動に対して極めて小さな
タイミング変動を持っています。ハイインピーダンス
モードでは、MAX9979は被試験デバイス(DUT)の
高速波形を抑えるダイナミッククランプを備えています。
20mAのアクティブ負荷は、コンパレータとともに使用
することで接触試験の高速化が容易になり、オープン
ドレイン/コレクタのDUT出力のプルアップ/プルダウン
として機能します。PMUは±2μA∼±50mAまでの5つ
の電流範囲を備え、電流または電圧の印可と測定が可能
です。MAX9979はSPITM対応のシリアルインタフェース
を通じて設定されます。
♦ ドライバ出力とコンパレータ入力の両方に対して
プログラム可能なケーブルドループ補償
MAX9979は、小さい実装面積(10mm x 10mm x 1mm)
の68ピンTQFN-EP-IDPパッケージで提供され、放熱
しやすくするために上面にエクスポーズドパッドを備えて
います。消費電力は、アクティブ負荷をディセーブル
した状態で、全動作電圧範囲に対してチャネル当り
1.2W (typ)です。MAX9979は、+40℃∼+100℃の
範囲の内部ダイ温度で動作し、温度モニタ出力を提供
します。
アプリケーション______________________
♦ 超低消費電力：1.2W/チャネル(アクティブ負荷を
ディセーブルした状態)
♦ 広い電圧範囲：-1.5V∼+6.5Vで最大13VのVHH
♦ 広い電圧スイング範囲：50mVP-P∼13VP-P
♦ 低リークモード：最大10nA
♦ オンザフライ終端内蔵(第3レベルドライブ)
♦ VHH高電圧内蔵(第4レベルドライブ)
♦ 電圧クランプ内蔵
♦ 20mAのアクティブ負荷内蔵
♦ ピンごとにPMUを内蔵
♦ レベル設定CALDAC内蔵
♦ プログラム可能なドライバ出力インピーダンス
♦ ドライバ出力に対して4つのスルーレート設定
♦ アナログ測定バス
♦ 非常に小さなタイミングのばらつき
♦ 最小限の外付け部品数
♦ SPI対応のシリアル制御インタフェース
♦ 上面からの熱除去によって放熱特性を高めた
68ピンTQFNパッケージ
型番 _________________________________
PART
MAX9979KCTK+
TEMP RANGE
0°C to +70°C
PIN-PACKAGE
68 TQFN-EP-IDP*
+は鉛(Pb)フリー/RoHS準拠パッケージを表します。
*EP-IDP = エクスポーズドパッドで反転ダイパッドです。
ピン配置および標準動作回路は、データシートの最後に
記載されています。
メモリATEテスタ
SOC ATEテスタ
SPIはMotorola, Inc.の商標です。
本データシートは日本語翻訳であり、相違及び誤りのある可能性があります。 設計の際は英語版データシートを参照してください。
価格、納期、発注情報についてはMaxim Direct (0120-551056)にお問い合わせいただくか、Maximのウェブサイト
(japan.maximintegrated.com)をご覧ください。
MAX9979
PMUおよびレベル設定DAC内蔵
デュアル1.1Gbpsピンエレクトロニクス
ABSOLUTE MAXIMUM RATINGS
VCC to GND ............................................................-0.3V to +11V
VEE to GND............................................................-5.5V to +0.3V
VCC to VEE ...........................................................-0.3V to +16.5V
VDD to DGND ........................................................-0.3V to +5.2V
VHHP to GND ..........................................................-0.3V to +19V
DGND to GND ....................................................................±0.3V
CTV_, BV_ to GND....................................................-0.3V to +5V
DATA_, NDATA_, RCV_,
NRCV_ to GND..............................(VEE - 0.3V) to (VBV_ + 0.3V)
CH_, NCH_, CL_, NCL_ to GND..............-1.5V to (VCTV_ + 0.3V)
Current into CH_, NCH_, CL_, NCL_ ................................±35mA
DATA_ to NDATA_, RCV_ to NRCV_ .....................................±1V
DUT_, PMU-F, PMU-S, SENSE_ to GND
(non-VHH mode) ...........................(VEE - 0.3V) to (VCC + 0.3V)
DUT_, PMU-F, PMU-S, SENSE_ to GND
(VHH mode).......................................................-3.5V to +13.5V
SCLK, DIN, CS, RST, LOAD to GND ..........-0.3V to (VDD + 0.3V)
LLEAKP_, HIZMEASP_, ENVHHP_, DUTHI_,
DUTLO_, to GND......................................-0.3V to (VDD + 0.3V)
TEMP to GND .................................................................0 to VCC
MEAS_ to GND.................................(VEE - 0.3V) to (VCC + 0.3V)
REF to GND..............................................-0.3V to (2.6V + VDGS)
Current into SCLK, DIN, CS, RST, LOAD .........................±30mA
Current into LLEAKP_, HIZMEASP_, ENVHHP_,
DUTHI_, DUTLO_ ...........................................................±30mA
PMU-F Continuous Current...............................................±35mA
PMU-F Peak Current.........................................................±70mA
PMU-S Continuous Current ................................................±1mA
PMU-S Peak Current.........................................................±20mA
DGS to GND .......................................................................±0.3V
DUT_, SENSE_ Short-Circuit
Duration to VCC, VEE ................................................Continuous
Power Dissipation (TA = +70°C)*
MAX9979KCTK (derate 125mW/°C above +70°C) .............10W
θJA.................................................................................8.0°C/W
θJC ................................................................................0.3°C/W
Storage Temperature Range .............................-65°C to +150°C
Maximum Junction Temperature .....................................+150°C
Lead Temperature (soldering, 10s) .................................+300°C
*Dissipation wattage values are based on still air with no heatsink. Actual maximum power dissipation is a function of heat extraction
technique and may be substantially higher. Package thermal resistances were obtained using the method described in JEDEC
specification JESD51-7, using a four-layer board. For detailed information on package thermal considerations, refer to japan.maximic.com/thermal-tutorial.
Stresses beyond those listed under “Absolute Maximum Ratings” may cause permanent damage to the device. These are stress ratings only, and functional
operation of the device at these or any other conditions beyond those indicated in the operational sections of the specifications is not implied. Exposure to
absolute maximum rating conditions for extended periods may affect device reliability.
ELECTRICAL CHARACTERISTICS
(VCC = 9.75V, VEE = -4.75V, VDD = 3.3V, VHHP = 17.5V, VDHV_ = 3V, VDLV_ = 0, VDTV_ = 1.5V, SC1 = SC0 = 0, VCPHV_ = 7.2V, VCPLV_
= -2.2V, VCTV_ = 1.4V, VBV_ = 4V, VDGS = VGND = 0, VCHV_ = VIVMAX_ = 2V, VCLV_ = VIVMIN_ = 1V, VCOM_ = 2.5V, VLDHV_ = 0, VLDLV_
= 0, VIN_ = 2.5V, VVIOS = 0, VIIOS = 2.5V, VCLAMPHI_ = 5V, VCLAMPLO_ = 0, VHH_ = 10V, CDRP = 0b001, RO = 0b1000, HYST = 0b000,
ZLOAD = 50Ω, TJ = +70°C to an accuracy of ±15°C, unless otherwise noted. All temperature coefficients are measured at TJ = +40°C to
+100°C, unless otherwise noted.) (Note 1)
PARAMETER
SYMBOL
CONDITIONS
DRIVER
DC CHARACTERISTICS (RL ≥ 10MΩ, unless otherwise noted; includes DAC error)
VDHV
VDLV_ = -1.5V, VDTV_ = 1.5V
Output-Voltage Range
Output Offset Voltage
2
TYP
MAX
UNITS
-1.45 to +6.50
V
VDLV
VDHV_ = 6.5V, VDTV_ = 1.5V
VDTV
VDHV_ = 6.5V, VDLV_ = -1.5V (Note 2)
VDHV
VDHV_ = 3V, VDLV_ = -1.5V, VDTV_ = 1.5V
VDLV
VDLV_ = 0V, VDHV_ = 6.5V, VDTV_ = 1.5V
±5
VDTV
VDTV_ = 1.5V, VDHV_ = 6.5V, VDLV_ = -1.5V
±5
Output-Voltage Temperature
Coefficient (Notes 3, 4)
Gain
MIN
-1.50 to +6.45
-1.50
+6.50
±5
DHV_, DLV_, DTV_
±75
±500
ADHV_
VDLV_ = -1.5V, VDTV_ = 1.5V, VDHV_ = 0
and 4.5V
0.998
1
1.002
ADLV
VDHV_ = 6.5V, VDTV_ = 1.5V, VDLV_ = 0
and 4.5V
0.998
1
1.002
ADTV
VDHV_ = 6.5V, VDLV_ = -1.5V, VDTV_ = 0
and 4.5V
0.998
1
1.002
mV
μV/°C
V/V
Maxim Integrated
PMUおよびレベル設定DAC内蔵
デュアル1.1Gbpsピンエレクトロニクス
(VCC = 9.75V, VEE = -4.75V, VDD = 3.3V, VHHP = 17.5V, VDHV_ = 3V, VDLV_ = 0, VDTV_ = 1.5V, SC1 = SC0 = 0, VCPHV_ = 7.2V, VCPLV_
= -2.2V, VCTV_ = 1.4V, VBV_ = 4V, VDGS = VGND = 0, VCHV_ = VIVMAX_ = 2V, VCLV_ = VIVMIN_ = 1V, VCOM_ = 2.5V, VLDHV_ = 0, VLDLV_
= 0, VIN_ = 2.5V, VVIOS = 0, VIIOS = 2.5V, VCLAMPHI_ = 5V, VCLAMPLO_ = 0, VHH_ = 10V, CDRP = 0b001, RO = 0b1000, HYST = 0b000,
ZLOAD = 50Ω, TJ = +70°C to an accuracy of ±15°C, unless otherwise noted. All temperature coefficients are measured at TJ = +40°C to
+100°C, unless otherwise noted.) (Note 1)
PARAMETER
SYMBOL
CONDITIONS
0 to 3V relative to
calibration points
at 0 and 3V
Linearity Error
-1V to 6V relative
to calibration
points at 0 and 3V
Full range relative
to calibration
points at 0 and 3V
Maxim Integrated
MIN
TYP
MAX
VDLV_ = -1.5V, VDTV_
= 1.5V, VDHV_ = 0,
0.75V, 1.5V, 2.25V, 3V
±2
VDHV_ = 6.5V, VDTV_ =
1.5V, VDLV_ = 0,
0.75V, 1.5V, 2.25V, 3V
±2
VDLV_ = -1.5V, VDHV_
= 6.5V, VDTV_ = 0,
0.75V, 1.5V, 2.25V, 3V
±2
VDLV_ = -1.5V, VDTV_
= 1.5V, VDHV_ = -1V
and 6V
±4.5
VDHV_ = 6.5V, VDTV_ =
1.5V, VDLV_ = -1V
and 6V
±4.5
VDLV_ = -1.5V, VDHV_
= 6.5V, VDTV_ = -1V
and 6V
±4.5
VDLV_ = -1.5V, VDTV_
= 1.5V, VDHV_ =
-1.25V and 6.5V
±6
VDHV_ = 6.5V, VDTV_ =
1.5V, VDLV_ = -1.5V
and 6.25V
±6
VDLV_ = -1.5V, VDHV_
= 6.5V, VDTV_ = -1.5V
and 6.5V
±6
UNITS
mV
3
MAX9979
ELECTRICAL CHARACTERISTICS (continued)
MAX9979
PMUおよびレベル設定DAC内蔵
デュアル1.1Gbpsピンエレクトロニクス
ELECTRICAL CHARACTERISTICS (continued)
(VCC = 9.75V, VEE = -4.75V, VDD = 3.3V, VHHP = 17.5V, VDHV_ = 3V, VDLV_ = 0, VDTV_ = 1.5V, SC1 = SC0 = 0, VCPHV_ = 7.2V, VCPLV_
= -2.2V, VCTV_ = 1.4V, VBV_ = 4V, VDGS = VGND = 0, VCHV_ = VIVMAX_ = 2V, VCLV_ = VIVMIN_ = 1V, VCOM_ = 2.5V, VLDHV_ = 0, VLDLV_
= 0, VIN_ = 2.5V, VVIOS = 0, VIIOS = 2.5V, VCLAMPHI_ = 5V, VCLAMPLO_ = 0, VHH_ = 10V, CDRP = 0b001, RO = 0b1000, HYST = 0b000,
ZLOAD = 50Ω, TJ = +70°C to an accuracy of ±15°C, unless otherwise noted. All temperature coefficients are measured at TJ = +40°C to
+100°C, unless otherwise noted.) (Note 1)
PARAMETER
Crosstalk
Term Voltage
DC Power-Supply Rejection
(Note 5)
DC Drive Current Limit
DC Output Resistance
DC Output Resistance Variation
(Note 7)
Adjustable Output Resistance
Range
4
SYMBOL
CONDITIONS
MIN
TYP
MAX
DHV_ to DLV_
VDLV_ = 0V, VDTV_ =
1.5V, VDHV_ = 0.2V
and 6.5V
±7
DLV_ to DHV_
VDHV_ = 5V, VDTV_ =
1.5V, VDLV_ = -1.5
and 4.8V
±7
DTV_ to DLV_ and
DHV_
VDHV_ = 3V, VDLV_ =
0V, VDTV_ = -1.5V
and 6.5V
±2
DHV_ to DTV_
VDTV_ = 1.5V, VDLV_ =
0V, VDHV_ = 1.6V
and 3V
±3
DLV_ to DTV_
VDTV_ = 1.5V, VDHV_ =
3V, VDLV_ = 0
and 1.4V
±3
Dependence on
DATA_
VDTV_ = 1.5V, VDHV_ =
3V, VDLV_ = 0V,
DATA_ = 0 and 1
±2
DHV_
VDHV_ = 3V
40
DLV_
VDLV_ = 0V
40
DTV_
VDTV_ = 1.5V
40
VDHV_ = 6.5V,
VDLV_ = -1.5V
DATA_ = 1, VDUT_ =
-1.5V
UNITS
mV
mV
dB
+60
+110
mA
DATA_ = 0, VDUT_ =
6.5V
(Note 6)
-110
50
52
DATA_ = 1, VDHV_ = 3V, VDLV_ = 0V, VDTV_ =
1.5V, IDUT_ = 1mA, 8mA, 15mA, 40mA
1
2
DATA_ = 0, VDHV_ = 3V, VDLV_ = 0V, VDTV_ =
1.5V, IDUT_ = -1mA, -8mA, -15mA, -40mA
1
2
RO = 0xF vs. RO = 0x8 and RO = 0x0 vs.
RO = 0x8, resolution of 0.36Ω (Note 6)
48
-60
Ω
Ω
±2.5
Ω
Maxim Integrated
PMUおよびレベル設定DAC内蔵
デュアル1.1Gbpsピンエレクトロニクス
(VCC = 9.75V, VEE = -4.75V, VDD = 3.3V, VHHP = 17.5V, VDHV_ = 3V, VDLV_ = 0, VDTV_ = 1.5V, SC1 = SC0 = 0, VCPHV_ = 7.2V, VCPLV_
= -2.2V, VCTV_ = 1.4V, VBV_ = 4V, VDGS = VGND = 0, VCHV_ = VIVMAX_ = 2V, VCLV_ = VIVMIN_ = 1V, VCOM_ = 2.5V, VLDHV_ = 0, VLDLV_
= 0, VIN_ = 2.5V, VVIOS = 0, VIIOS = 2.5V, VCLAMPHI_ = 5V, VCLAMPLO_ = 0, VHH_ = 10V, CDRP = 0b001, RO = 0b1000, HYST = 0b000,
ZLOAD = 50Ω, TJ = +70°C to an accuracy of ±15°C, unless otherwise noted. All temperature coefficients are measured at TJ = +40°C to
+100°C, unless otherwise noted.) (Note 1)
PARAMETER
SYMBOL
CONDITIONS
MIN
TYP
MAX
UNITS
AC CHARACTERISTICS (RDUT_ = 50Ω to Ground) (Note 8)
Dynamic Drive Current
Drive-Mode Overshoot
Cable-Droop Compensation
Termination-Mode Overshoot
Settling Time (Notes 4, 11)
(Note 9)
±130
Cable-droop compensation off, VDLV_ = 0V,
VDHV_ = 0.1V
30
Cable-droop compensation off, VDLV_ = 0V,
VDHV_ = 1V
40
Cable-droop compensation off, VDLV_ = 0V,
VDHV_ = 3V
50
Cable-droop compensation off, VDLV_ = 0V,
VDHV_ = 5V
50
mA
mV
VDLV_ = 0V, VDHV_ = 3V, CDRP_ = 0b000
0
VDLV_ = 0V, VDHV_ = 3V, CDRP_ = 0b111
10
%
Cable-droop compensation off (Note 10)
0
To within 100mV, VDHV_ = 5V, VDLV_ = 0V
0.25
1
mV
To within 50mV, VDHV_ = 3V, VDLV_ = 0V
0.25
1
To within 50mV, VDHV_ = 0.5V, VDLV_ = 0V
0.25
1
ns
TIMING CHARACTERISTICS (Notes 8, 12)
Propagation Delay
Propagation-Delay Match
Propagation-Delay Channel
Match
Maxim Integrated
Data to output, VDHV_ = 3V, VDLV_ = 0V
(Note 13)
1
1.9
4
Drive to term, term to drive (Notes 4, 14)
1.7
2.7
3.7
Drive to high impedance, high impedance
to drive, VDHV_ = 1V, VDLV_ = -1V
(Notes 4, 15)
1.4
2.4
3.4
tLH vs. tHL (Note 4)
±40
±80
Drivers within package, same edge
±40
Drive to high impedance vs. high
impedance to drive, VDHV_ = 1V,
VDLV_ = -1V (Note 16)
±0.5
High impedance vs. data
±0.5
Drive to term vs. term to drive, VDHV_ = 3V,
VDLV_ = 0V, VDTV_ = 1.5V (Note 17)
±0.3
Terminate vs. data
±0.8
Differential mode, VDHV_ = 1V, VDLV_ = 0V,
channel 1 inverted, DIFFERENTIAL0 = 1,
INVERT1 = 1
±40
ns
ps
ns
ps
5
MAX9979
ELECTRICAL CHARACTERISTICS (continued)
MAX9979
PMUおよびレベル設定DAC内蔵
デュアル1.1Gbpsピンエレクトロニクス
ELECTRICAL CHARACTERISTICS (continued)
(VCC = 9.75V, VEE = -4.75V, VDD = 3.3V, VHHP = 17.5V, VDHV_ = 3V, VDLV_ = 0, VDTV_ = 1.5V, SC1 = SC0 = 0, VCPHV_ = 7.2V, VCPLV_
= -2.2V, VCTV_ = 1.4V, VBV_ = 4V, VDGS = VGND = 0, VCHV_ = VIVMAX_ = 2V, VCLV_ = VIVMIN_ = 1V, VCOM_ = 2.5V, VLDHV_ = 0, VLDLV_
= 0, VIN_ = 2.5V, VVIOS = 0, VIIOS = 2.5V, VCLAMPHI_ = 5V, VCLAMPLO_ = 0, VHH_ = 10V, CDRP = 0b001, RO = 0b1000, HYST = 0b000,
ZLOAD = 50Ω, TJ = +70°C to an accuracy of ±15°C, unless otherwise noted. All temperature coefficients are measured at TJ = +40°C to
+100°C, unless otherwise noted.) (Note 1)
PARAMETER
Propagation-Delay Temperature
Coefficient
SYMBOL
CONDITIONS
MIN
TYP
MAX
UNITS
3
5
ps/°C
VDHV_ = 1V, VDLV_ =
0V, 1ns to 24ns pulse
width (Note 4)
±25
±60
VDHV_ = 3V, VDLV_ =
0V, 1ns to 24ns pulse
width (Note 4)
±35
±60
VDHV_ = 3V, VDLV_ = 0V (Note 4)
Change vs. pulse
width (Note 18)
ps
Propagation-Delay Change
VDHV_ = 5V, VDLV_ =
0V, 1.5ns to 23.5ns
pulse width
Rise-and-Fall Time
Rise-and-Fall Time Matching
6
±100
Peak-to-peak change vs. common mode,
VDHV_ - VDLV_ = 1V, VDHV_ = 0 to 6V, using
a DC-blocking capacitor (Note 4)
50
0.2VP-P programmed, VDHV_ = 0.2V,
VDLV_ = 0V, 20% to 80%
275
60
1VP-P programmed, VDHV_ = 1V,
VDLV_ = 0V, 10% to 90%
330
3VP-P programmed, VDHV_ = 3V,
VDLV_ = 0V, 10% to 90%, trim condition
500
650
800
5VP-P programmed, VDHV_ = 5V,
VDLV_ = 0V, 10% to 90% (Note 4)
800
1000
1200
450
550
ps
0.2VP-P programmed, VDHV_ = 0.2V,
VDLV_ = 0V, 20% to 80%
±40
1VP-P programmed, VDHV_ = 1V,
VDLV_ = 0V, 10% to 90%
±50
±130
3VP-P programmed, VDHV_ = 3V,
VDLV_ = 0V, 10% to 90%
±50
±200
5VP-P programmed, VDHV_ = 5V,
VDLV_ = 0V, 10% to 90%
±50
ps
Maxim Integrated
PMUおよびレベル設定DAC内蔵
デュアル1.1Gbpsピンエレクトロニクス
(VCC = 9.75V, VEE = -4.75V, VDD = 3.3V, VHHP = 17.5V, VDHV_ = 3V, VDLV_ = 0, VDTV_ = 1.5V, SC1 = SC0 = 0, VCPHV_ = 7.2V, VCPLV_
= -2.2V, VCTV_ = 1.4V, VBV_ = 4V, VDGS = VGND = 0, VCHV_ = VIVMAX_ = 2V, VCLV_ = VIVMIN_ = 1V, VCOM_ = 2.5V, VLDHV_ = 0, VLDLV_
= 0, VIN_ = 2.5V, VVIOS = 0, VIIOS = 2.5V, VCLAMPHI_ = 5V, VCLAMPLO_ = 0, VHH_ = 10V, CDRP = 0b001, RO = 0b1000, HYST = 0b000,
ZLOAD = 50Ω, TJ = +70°C to an accuracy of ±15°C, unless otherwise noted. All temperature coefficients are measured at TJ = +40°C to
+100°C, unless otherwise noted.) (Note 1)
PARAMETER
Slew Rate
Minimum Pulse Width
SYMBOL
CONDITIONS
Relative to SC1 =
SC0 = 0
Positive or
negative
To 95%P-P
(Note 20)
Data Rate
To 90%P-P
(Note 21)
Maxim Integrated
MIN
TYP
SC1 = 0, SC0 = 1,
VDHV_ = 3V, VDLV_ =
0V, 20% to 80%
75
SC1 = 1, SC0 = 0,
VDHV_ = 3V, VDLV_ = 0V,
20% to 80%
50
SC1 = 1, SC0 = 1,
VDHV_ = 3V, VDLV_ = 0V,
20% to 80%
25
0.2VP-P programmed,
VDHV_ = 0.2V,
VDLV_ = 0V (Note 19)
800
1VP-P programmed,
VDHV_ = 1V, VDLV_ = 0V
(Note 19)
950
3VP-P programmed,
VDHV_ = 3V, VDLV_ = 0V
(Notes 4, 19)
1000
5VP-P programmed,
VDHV_ = 5V, VDLV_ = 0V
(Note 19)
1300
0.2VP-P programmed,
VDHV_ = 0.2V, VDLV_
= 0V
1100
1VP-P programmed,
VDHV_ = 1V, VDLV_ = 0V
900
3VP-P programmed,
VDHV_ = 3V, VDLV_ = 0V
800
5VP-P programmed,
VDHV_ = 5V, VDLV_ = 0V
680
0.2VP-P programmed,
VDHV_ = 0.2V, VDLV_ = 0V
1200
1VP-P programmed,
VDHV_ = 1V, VDLV_ = 0V
1100
3VP-P programmed,
VDHV_ = 3V, VDLV_ = 0V
900
5VP-P programmed,
VDHV_ = 5V, VDLV_ = 0V
720
MAX
UNITS
%
ps
1250
Mbps
7
MAX9979
ELECTRICAL CHARACTERISTICS (continued)
MAX9979
PMUおよびレベル設定DAC内蔵
デュアル1.1Gbpsピンエレクトロニクス
ELECTRICAL CHARACTERISTICS (continued)
(VCC = 9.75V, VEE = -4.75V, VDD = 3.3V, VHHP = 17.5V, VDHV_ = 3V, VDLV_ = 0, VDTV_ = 1.5V, SC1 = SC0 = 0, VCPHV_ = 7.2V, VCPLV_
= -2.2V, VCTV_ = 1.4V, VBV_ = 4V, VDGS = VGND = 0, VCHV_ = VIVMAX_ = 2V, VCLV_ = VIVMIN_ = 1V, VCOM_ = 2.5V, VLDHV_ = 0, VLDLV_
= 0, VIN_ = 2.5V, VVIOS = 0, VIIOS = 2.5V, VCLAMPHI_ = 5V, VCLAMPLO_ = 0, VHH_ = 10V, CDRP = 0b001, RO = 0b1000, HYST = 0b000,
ZLOAD = 50Ω, TJ = +70°C to an accuracy of ±15°C, unless otherwise noted. All temperature coefficients are measured at TJ = +40°C to
+100°C, unless otherwise noted.) (Note 1)
PARAMETER
SYMBOL
CONDITIONS
MIN
TYP
MAX
Drive to term, VDHV_ = 3V, VDLV_ = 0V, VDTV_
= 1.5V, measured 10% to 90% of waveform
300
500
1000
Term to drive, VDHV_ = 3V, VDLV_ = 0V, VDTV_
= 1.5V, measured 10% to 90% of waveform
300
600
850
Input-Voltage Range
(Notes 2, 22)
-1.5
Differential Input Voltage
VDUT_ - VCHV_, VDUT_ - VCLV_ (Note 23)
Input Offset Voltage
VDUT_ = 1.5V
Input-Voltage Temperature
Coefficient
(Notes 4, 24)
Rise-and-Fall Time
UNITS
ps
HIGH-SPEED COMPARATORS
DC CHARACTERISTICS
Common-Mode Rejection Ratio
CMRR
Linearity Error (Note 26)
Power-Supply Rejection Ratio
PSRR
Hysteresis
VDUT_ = -1.5V, 6.5V (Note 25)
50
+6.5
V
±1
±5
mV
±50
±175
μV°C
55
dB
0 to 3V, VDUT_ = 0, 1.5V, 3V
±1
±5
Full range, VDUT_ = -1.5V, 0, 1.5V, 3V, 6.5V
±1
±10
VDUT_ = -1.5 and 6.5V (Notes 5, 27)
50
V
±8
66
HYST0
HYST1
HYST2
0
0
0
0
0
0
1
2
0
1
0
4
0
1
1
6
1
0
0
8
1
0
1
10
1
1
0
12
1
1
1
15
mV
dB
mV
AC CHARACTERISTICS (Notes 4, 28, 29, 30)
Minimum Pulse Width
(Note 31)
Propagation Delay
0.5
Propagation-Delay Temperature
Coefficient
0.65
ns
0.9
1.5
ns
1.7
Propagation-Delay Match
High/low vs. low/high, absolute value of
delta for each comparator
Propagation-Delay Dispersion vs.
Common-Mode Input
-1.4V to +6.4V (Note 32)
Propagation-Delay Dispersion vs.
Duty Cycle
Propagation-Delay Dispersion vs.
Slew Rate
8
0.50
ps/°C
±10
±25
ps
40
55
psP-P
0.6ns to 24.4ns pulse width, relative to 5ns
pulse width
±25
±40
ps
1V/ns to 6V/ns, relative to 2V/ns (Note 33)
±30
±55
ps
Maxim Integrated
PMUおよびレベル設定DAC内蔵
デュアル1.1Gbpsピンエレクトロニクス
(VCC = 9.75V, VEE = -4.75V, VDD = 3.3V, VHHP = 17.5V, VDHV_ = 3V, VDLV_ = 0, VDTV_ = 1.5V, SC1 = SC0 = 0, VCPHV_ = 7.2V, VCPLV_
= -2.2V, VCTV_ = 1.4V, VBV_ = 4V, VDGS = VGND = 0, VCHV_ = VIVMAX_ = 2V, VCLV_ = VIVMIN_ = 1V, VCOM_ = 2.5V, VLDHV_ = 0, VLDLV_
= 0, VIN_ = 2.5V, VVIOS = 0, VIIOS = 2.5V, VCLAMPHI_ = 5V, VCLAMPLO_ = 0, VHH_ = 10V, CDRP = 0b001, RO = 0b1000, HYST = 0b000,
ZLOAD = 50Ω, TJ = +70°C to an accuracy of ±15°C, unless otherwise noted. All temperature coefficients are measured at TJ = +40°C to
+100°C, unless otherwise noted.) (Note 1)
PARAMETER
SYMBOL
CONDITIONS
VDTV_ = 0.5V, driver terminated (Note 34)
Equivalent 20–80 Bandwidth
MIN
TYP
1000
1500
Driver high impedance
Cable-Droop Compensation,
Peaking
1V swing, rise/fall time =
500ps, DRV terminated
MAX
MHz
700
CDRP = 0b000
0
CDRP = 0b111
10
UNITS
%
LOGIC OUTPUTS (CH_, NCH_, CL_, NCL_ collector output, RL = 50Ω internal pullup to CTV)
Termination Voltage
CTV_
0
3.5
V
Output High Current
0
mA
Output Low Current
16
mA
Output-Voltage Compliance
Set by IOUT_, RTERM_ and VCTV
CTV_
V
Differential Rise Time
20% to 80% (Note 4)
200
400
ps
Differential Fall Time
20% to 80% (Note 4)
200
400
ps
Termination Resistor Value
CTV_ to CH_, NCH_, CL_, NCL_
52
Ω
Output High Voltage
VOH
With output resistors, RTERM to VCTV
(Note 56)
CTV_ 0.1
CTV_ 0.02
CTV_
V
Output Low Voltage
VOL
With output resistors, RTERM to VCTV
(Note 56)
CTV_ 0.55
CTV_ 0.4
CTV_ 0.35
V
With output resistors, 50Ω nominal trim
(Note 56)
350
400
450
mV
CPHV_ Functional Clamp Range
IDUT_ = -1mA, VCPLV_ = -1.5V (Note 2)
-0.3
+6.5
V
CPLV_ Functional Clamp Range
IDUT_ = 1mA, VCPHV_ = 6.5V (Note 2)
-1.5
+5.3
V
CPHV_ Maximum Programmable
Voltage
IDUT_ = 0 (Note 23)
7.2
CPLV_ Minimum Programmable
Voltage
IDUT_ = 0 (Note 23)
Output-Voltage Swing
-0.5
48
DYNAMIC CLAMPS
Offset Voltage
Offset-Voltage Temperature
Coefficient
7.5
-2.5
V
-2.2
IDUT_ = -1mA, VCPHV_ = 1.5V, VCPLV_ = -1.5V
±10
IDUT_ = 1mA, VCPLV_ = 1.5V, VCPHV_ = 6.5V
±10
VCPHV_ = VCPLV_ = 1.5V
IDUT_ = -1mA, VCPHV_ = 1.5V, VCPLV_ =
-1.5V (Note 5)
0.5
V
mV
mV/°C
40
Power-Supply Rejection Ratio
dB
IDUT_ = +1mA, VCPLV_ = 1.5V, VCPHV_ =
6.5V (Note 5)
40
High Clamp Voltage Gain
VCPHV_ = -0.3V, 6.5V
0.998
1.002
V/V
Low Clamp Voltage Gain
VCPLV_ = -1.5V, 5.3V
0.998
1.002
V/V
Voltage-Gain Temperature
Coefficient
Maxim Integrated
100
ppm/°C
9
MAX9979
ELECTRICAL CHARACTERISTICS (continued)
MAX9979
PMUおよびレベル設定DAC内蔵
デュアル1.1Gbpsピンエレクトロニクス
ELECTRICAL CHARACTERISTICS (continued)
(VCC = 9.75V, VEE = -4.75V, VDD = 3.3V, VHHP = 17.5V, VDHV_ = 3V, VDLV_ = 0, VDTV_ = 1.5V, SC1 = SC0 = 0, VCPHV_ = 7.2V, VCPLV_
= -2.2V, VCTV_ = 1.4V, VBV_ = 4V, VDGS = VGND = 0, VCHV_ = VIVMAX_ = 2V, VCLV_ = VIVMIN_ = 1V, VCOM_ = 2.5V, VLDHV_ = 0, VLDLV_
= 0, VIN_ = 2.5V, VVIOS = 0, VIIOS = 2.5V, VCLAMPHI_ = 5V, VCLAMPLO_ = 0, VHH_ = 10V, CDRP = 0b001, RO = 0b1000, HYST = 0b000,
ZLOAD = 50Ω, TJ = +70°C to an accuracy of ±15°C, unless otherwise noted. All temperature coefficients are measured at TJ = +40°C to
+100°C, unless otherwise noted.) (Note 1)
PARAMETER
SYMBOL
CONDITIONS
MIN
TYP
MAX
IDUT_ = -1mA, VCPHV_ = -0.3V, 1.5V, 3.25V,
5V, 6.5V
±30
IDUT_ = 1mA, VCPLV_ = -1.5V, 0.5V, 2.25V,
4V, 5.3V
±30
UNITS
mV
Linearity
VCPHV_ = 0V, VCPLV_ = -1.5V, RL = 0Ω to
6.5V
-120
-60
VCPLV_ = 5V, VCPHV_ = 6.5V, RL = 0Ω to
-1.5V
60
120
High Clamp Resistance
VCPHV_ = 0V, VCPLV_ = -1.5V, IDUT_ =
-5mA and -15mA
48
55
Ω
Low Clamp Resistance
VCPHV_ = 6.5V, VCPLV_ = 0V, IDUT_ = 5mA
and 15mA
48
55
Ω
High Clamp-Resistance Variation
IDUT_ = -20mA and -30mA, VCPHV_ = 2.5V,
VCPLV_ = -1.5V (Note 35)
±5
Ω
Low Clamp-Resistance Variation
IDUT_ = 20mA and 30mA, VCPLV_ = 2.5V,
VCPHV_ = 6.5V (Note 35)
±5
Ω
Overshoot and Undershoot
(Note 36)
700
mV
mA
Static Output Current
PARAMETRIC MEASUREMENT UNIT (PMU)
DC ELECTRICAL CHARACTERISTICS
FORCE VOLTAGE (RL ≥ 10MΩ, VIN_ = 2.5V, unless otherwise noted)
Force-Voltage Output Range
(Note 2)
VIN
IDUT_ = 0
-1.5
+6.5
IDUT_ = +FSR/2, range A
-1.5
+4.5
IDUT_ = +FSR/2, ranges B–E
-1.5
+6.1
IDUT_ = -FSR/2, range A
1.1
6.5
IDUT_ = -FSR/2, ranges B–E
-1.1
+6.5
V
Force-Voltage Offset Error
IDUT_ = 0
-5
+5
mV
Force-Voltage PSRR
(Note 5)
-5
+5
mV/V
Force-Voltage Load Regulation
IDUT_ = +FSR/2 to -FSR/2 using SENSE_
input
±200
μV
Force-Voltage Offset
Temperature Coefficient
(Note 37)
±50
μV/°C
Force-Voltage Gain Error
VIN = -1.5V to +6.5V, nominal gain = +1
-0.1
Force-Voltage Gain Temperature
Coefficient
Force-Voltage Linearity Error
10
+0.1
±10
VIN = -1.5V, 0.5V, 2.5V, 4.5V, 6.5V
(Notes 38, 39)
-0.02
%
ppm/°C
+0.02
%FSR
Maxim Integrated
PMUおよびレベル設定DAC内蔵
デュアル1.1Gbpsピンエレクトロニクス
(VCC = 9.75V, VEE = -4.75V, VDD = 3.3V, VHHP = 17.5V, VDHV_ = 3V, VDLV_ = 0, VDTV_ = 1.5V, SC1 = SC0 = 0, VCPHV_ = 7.2V, VCPLV_
= -2.2V, VCTV_ = 1.4V, VBV_ = 4V, VDGS = VGND = 0, VCHV_ = VIVMAX_ = 2V, VCLV_ = VIVMIN_ = 1V, VCOM_ = 2.5V, VLDHV_ = 0, VLDLV_
= 0, VIN_ = 2.5V, VVIOS = 0, VIIOS = 2.5V, VCLAMPHI_ = 5V, VCLAMPLO_ = 0, VHH_ = 10V, CDRP = 0b001, RO = 0b1000, HYST = 0b000,
ZLOAD = 50Ω, TJ = +70°C to an accuracy of ±15°C, unless otherwise noted. All temperature coefficients are measured at TJ = +40°C to
+100°C, unless otherwise noted.) (Note 1)
PARAMETER
SYMBOL
CONDITIONS
MIN
TYP
From any two adjacent ranges, CDUT_ =
100pF, IDUT_ = (±0.25 x FSR) of lower
current range (Note 4)
Force-Voltage Range Switching
Glitch
MAX
UNITS
0.3
V
MEASURE CURRENT (Measured at MEAS_ in FIMI mode, VIN_ = VIIOS = VDUT_ = 2.5V)
Measure-Current Offset
IMOS
Measure-Current PSRR
(Note 38)
IDUT_ = 0 (Note 5)
-1
+1
%FSR
-0.05
+0.05
%FSR/V
Measure-Current Offset
Temperature Coefficient
Measure-Current Gain Error
IMGE
Measure-Current Gain
Temperature Coefficient
Measure-Current Linearity Error
(Note 38)
IMLER
+FSR Measure Output Voltage
-FSR Measure Output Voltage
Rejection of Output Measure Error Due
to Common-Mode Sense Voltage
CMVRLER
Ranges A, B, C
-1.0
+1.0
Ranges D, E
-1.1
+1.1
Ranges B–E
±20
Range A
+100
-0.02
+0.02
Range A, IDUT_ = -30mA, -15mA, 0, 15mA,
30mA, relative to end points
-0.03
+0.03
Range A, IDUT_ = -FSR/2, -FSR/4, 0, FSR/4,
FSR/2 relative to end points
-0.06
+0.06
VIIOSMIN = 2V (Note 40)
6
VIIOSMAX = 4V (Note 40)
8
VIIOSMIN = 2V (Note 40)
-2
VIIOSMAX = 4V (Note 40)
0
IDUT_ = 0, VIN_ = -1.5V to +6.5V, percent FSR
change at MEAS_ per volt change at DUT_
%FSR
V
V
0.003
-2
%
ppm/°C
Ranges B–E, IDUT_ = -FSR/2, -FSR/4, 0,
FSR/4, FSR/2 relative to end points
Range E, R_E = 500kΩ
Measure-Current Range (Note 2)
ppmFSR/
°C
±20
%FSR/V
+2
Range D, R_D = 50kΩ
-20
+20
Range C, R_C = 5kΩ
-200
+200
Range B, R_B = 500Ω
-2
+2
Range A, R_A = 20Ω (Note 41)
-50
+50
μA
mA
FORCE CURRENT (VDUT_ = VIN_ = VIIOS = 2.5V, unless otherwise noted)
VIIOSMIN = 2V
Input-Voltage Range For Setting
Force Current to +FSR/2
VIIOSMAX = 3.5V
Input-Voltage Range For Setting
Force Current to -FSR/2
VIIOSMAX = 3.5V
Current-Sense Amplifier Offset
Voltage Input
Maxim Integrated
6
VIIOSMIN = 2V
Relative to VDGS
V
7.5
-2
V
-0.5
2.0
2.5
3.5
V
11
MAX9979
ELECTRICAL CHARACTERISTICS (continued)
MAX9979
PMUおよびレベル設定DAC内蔵
デュアル1.1Gbpsピンエレクトロニクス
ELECTRICAL CHARACTERISTICS (continued)
(VCC = 9.75V, VEE = -4.75V, VDD = 3.3V, VHHP = 17.5V, VDHV_ = 3V, VDLV_ = 0, VDTV_ = 1.5V, SC1 = SC0 = 0, VCPHV_ = 7.2V, VCPLV_
= -2.2V, VCTV_ = 1.4V, VBV_ = 4V, VDGS = VGND = 0, VCHV_ = VIVMAX_ = 2V, VCLV_ = VIVMIN_ = 1V, VCOM_ = 2.5V, VLDHV_ = 0, VLDLV_
= 0, VIN_ = 2.5V, VVIOS = 0, VIIOS = 2.5V, VCLAMPHI_ = 5V, VCLAMPLO_ = 0, VHH_ = 10V, CDRP = 0b001, RO = 0b1000, HYST = 0b000,
ZLOAD = 50Ω, TJ = +70°C to an accuracy of ±15°C, unless otherwise noted. All temperature coefficients are measured at TJ = +40°C to
+100°C, unless otherwise noted.) (Note 1)
MAX
UNITS
Force-Current Offset
PARAMETER
SYMBOL
(Note 38)
CONDITIONS
MIN
-0.1
TYP
+0.1
%FSR
Force-Current Offset PSRR
(Note 5)
-0.2
+0.2
Force-Current OffsetTemperature Coefficient
(Note 37)
Force-Current Gain Error
VIN_ = -1.5V and 6.5V
Force-Current Gain-Temperature
Coefficient
Ranges B–E
±20
Range A
-100
Force-Current Linearity Error
(Notes 38, 39)
Rejection of Output Error Due to
Common-Mode DUT_ Voltage
±20
-0.1
+0.1
Force-Current Range (Note 2)
%
ppm/°C
Ranges B–E, VIN_ = -1.5V, 0.5V, 2.5V, 4.5V,
6.5V relative to end points of IDUT_
-0.025
+0.025
Range A, IDUT_ ≤ ±30mA, VIN_ = 0, 1V, 1.3V,
2.5V, 3.7V, 4.9V relative to end points of IDUT_
-0.03
+0.03
Range A, VIN_ = -1.5V, 0.5V, 2.5V, 4.5V,
6.5V relative to end points of IDUT_
-0.06
+0.06
Percent of FSR change of the force current per
volt change in DUT_, VDUT_ = -1.5V to +6.5V
%FSR/V
ppmFSR/
°C
0.007
Range E, R_E = 500kΩ
-2
+2
Range D, R_D = 50kΩ
-20
+20
Range C, R_C = 5kΩ
-200
+200
Range B, R_B = 500Ω
-2
+2
Range A, R_A = 20Ω, (Note 41)
-50
+50
%FSR
%FSR/V
μA
mA
MEASURE VOLTAGE (Measured at MEAS_ in FVMV mode, VVIOS = 0V, VDUT_ = VIN_ = VIIOS = 2.5V)
Measure-Voltage Offset
Measure-Voltage PSRR
(Note 5)
-25
+25
mV
-5
+5
mV/V
Measure-Voltage Offset
Temperature Coefficient
±100
Measure-Voltage Gain Error
VDUT_ = -1.5V and 6.5V, nominal gain = +1
-1
Measure-Voltage GainTemperature Coefficient
VIN_ = -1.5V, 0.5V, 2.5V, 4.5V, 6.5V relative
to end points (Note 38)
Measure Output Voltage
(Note 42)
12
+1
±10
Measure-Voltage Linearity Error
Voltage Sense Amplifier Offset
Voltage Input
μV/°C
VIOS
-0.02
6.5 +
VVIOS
For VDUT_ = -1.5V
-1.5 +
VVIOS
Relative to DUT_ ground (Note 42)
0
ppm/°C
+0.02
For VDUT_ = 6.5V, measure voltage input
range = -1.5V to +6.5V, VVIOS offsets the
range at MEAS_
%
%FSR
V
1.5
V
Maxim Integrated
PMUおよびレベル設定DAC内蔵
デュアル1.1Gbpsピンエレクトロニクス
(VCC = 9.75V, VEE = -4.75V, VDD = 3.3V, VHHP = 17.5V, VDHV_ = 3V, VDLV_ = 0, VDTV_ = 1.5V, SC1 = SC0 = 0, VCPHV_ = 7.2V, VCPLV_
= -2.2V, VCTV_ = 1.4V, VBV_ = 4V, VDGS = VGND = 0, VCHV_ = VIVMAX_ = 2V, VCLV_ = VIVMIN_ = 1V, VCOM_ = 2.5V, VLDHV_ = 0, VLDLV_
= 0, VIN_ = 2.5V, VVIOS = 0, VIIOS = 2.5V, VCLAMPHI_ = 5V, VCLAMPLO_ = 0, VHH_ = 10V, CDRP = 0b001, RO = 0b1000, HYST = 0b000,
ZLOAD = 50Ω, TJ = +70°C to an accuracy of ±15°C, unless otherwise noted. All temperature coefficients are measured at TJ = +40°C to
+100°C, unless otherwise noted.) (Note 1)
PARAMETER
SYMBOL
CONDITIONS
MIN
TYP
MAX
UNITS
FORCE OUTPUT
Short-Circuit Current Limit in
FV Mode
Force-to-Sense Resistor
Range A, VIN_ = -1.5V, VDUT_ = 6.5V,
CLENABLE = 0
-100
-55
Range B, VIN_ = -1.5V, VDUT_ = 6.5V,
CLENABLE = 0
-8
-3
Range A, VIN_ = 6.5V, VDUT_ = -1.5V,
CLENABLE = 0
55
100
Range B, VIN_ = 6.5V, VDUT_ = -1.5V,
CLENABLE = 0
3
8
mA
RFS
(Note 4)
10
kΩ
SENSE INPUT
Input-Voltage Range
Input Bias Current
All modes except VHHP driver mode
-1.5
+6.5
VHH_ driver-mode compliance, SENSE
open (Note 43)
-1.5
+13.0
VSENSE_ = -1.5V and 6.5V, sense input
enabled
-5
+5
V
nA
COMPARATOR INPUTS (VIN_ = VIIOS = 2.5V, HYSTEN = 0, unless otherwise noted)
Input-Voltage Range
Maximum at VIIOS = 3.4V, MI mode
+7.4
Minimum at VIIOS = 2V, MI mode
-2.2
FIMV Offset Voltage
VDUT_ = 2.5V (Note 44)
FVMI Offset Current
IVMAX_ = IVMIN_ = 2.5V (Note 44)
Hysteresis
HYSTEN = 1, functionally tested in
MV mode
V
-5
+5
mV
-0.1
+0.1
%FSR
±50
mV
+6.5
V
±25
VOLTAGE CLAMPS (FI Mode, CLENABLE_ = 1)
Clamp Voltage Range
(Note 45)
Linear FI DUT_ Range
FI loop not influenced when VDUT_ ≥ 0.5V
from voltage clamps
Clamp Voltage Accuracy
CLAMPHI_ = CLAMPLO_ = -1.5V, 0, 1.5V,
2.5V, 4V, 5V, 6.5V
-1.5
VCLAMPLO_
+ 0.5
VCLAMPHI_
- 0.5
-20
+20
V
mV
CURRENT CLAMPS (FV Mode, CLENABLE_ = 1)
VCLAMPHI_MAX
Clamp current = ICLAMPHI_ =
(VCLAMPHI_ - VIIOS)/RRANGE (sourcing)
VIIOS +
1.3V
VCLAMPLO_MIN
Clamp current = ICLAMPLOI_ =
(VCLAMPLO_ - VIIOS)/ RRANGE (sinking)
VIIOS 1.3V
Input Control Voltage Range
Maxim Integrated
V
13
MAX9979
ELECTRICAL CHARACTERISTICS (continued)
MAX9979
PMUおよびレベル設定DAC内蔵
デュアル1.1Gbpsピンエレクトロニクス
ELECTRICAL CHARACTERISTICS (continued)
(VCC = 9.75V, VEE = -4.75V, VDD = 3.3V, VHHP = 17.5V, VDHV_ = 3V, VDLV_ = 0, VDTV_ = 1.5V, SC1 = SC0 = 0, VCPHV_ = 7.2V, VCPLV_
= -2.2V, VCTV_ = 1.4V, VBV_ = 4V, VDGS = VGND = 0, VCHV_ = VIVMAX_ = 2V, VCLV_ = VIVMIN_ = 1V, VCOM_ = 2.5V, VLDHV_ = 0, VLDLV_
= 0, VIN_ = 2.5V, VVIOS = 0, VIIOS = 2.5V, VCLAMPHI_ = 5V, VCLAMPLO_ = 0, VHH_ = 10V, CDRP = 0b001, RO = 0b1000, HYST = 0b000,
ZLOAD = 50Ω, TJ = +70°C to an accuracy of ±15°C, unless otherwise noted. All temperature coefficients are measured at TJ = +40°C to
+100°C, unless otherwise noted.) (Note 1)
PARAMETER
SYMBOL
Clamp Current Range (Note 45)
CONDITIONS
MIN
TYP
MAX
Range E, R_E = 500kΩ
-2.2
Range D, R_D = 50kΩ
-22
+22
Range C, R_C = 5kΩ
-220
+220
Range B, R_B = 500Ω
-2.2
+2.2
Range A, R_A = 20Ω
-55
+55
Linear FV IDUT_ Range
FV loop not influenced when IDUT_ ≥ 10%
FSR from current clamps
Clamp Current Accuracy
|ICLAMPHI_| = |ICLAMPLO_ = 0, (0.25 x FSR),
(0.50 x FSR) and (0.55 x FSR), calibrated at 0
and (0.50 x FSR)
UNITS
+2.2
μA
mA
ICLAMPHI_
- 10%FSR
ICLAMPLO_
+ 10%FSR
-0.5
+0.5
A
%FSR
COMPARATOR OUTPUTS (Note 46)
Output High Voltage
RPULLUP = 1kΩ to VDD
Output Low Voltage
RPULLUP = 1kΩ to VDD
High-Impedance State Leakage
Current
High-Impedance State Output
Capacitance
VDD 0.2
V
0.4
V
±1
μA
6
pF
AC ELECTRICAL CHARACTERISTICS (VVIOS = 0V, VIIOS = 2.5V, CDUT_ = CMEAS_ = 100pF, RDUT_ = 4 x RRANGE to 2.5V,
unless otherwise noted; setting times are to 0.1%FSR)
FORCE VOLTAGE
Range E, R_E = 500kΩ
VIN_ = -1.5V, 6.5V
Settling Time
VIN_ = -1V to
+6.5V
140
Range D, R_D = 50kΩ
30
Range C, R_C = 5kΩ
20
Range B, R_B = 500Ω
20
Range A, R_A = 20Ω ,
RDUT_ = 200Ω to 2.5V
(Note 41)
20
Maximum Stable Load
Capacitance
30
μs
2500
pF
FORCE VOLTAGE/MEASURE CURRENT
Settling Time
14
Range E, R_E = 500kΩ
300
Range D, R_D = 50kΩ
40
Range C, R_C = 5kΩ
20
Range B, R_B = 500Ω
20
Range A, R_A = 20Ω , RDUT_ = 200Ω to
2.5V (Note 41)
20
35
μs
Maxim Integrated
PMUおよびレベル設定DAC内蔵
デュアル1.1Gbpsピンエレクトロニクス
(VCC = 9.75V, VEE = -4.75V, VDD = 3.3V, VHHP = 17.5V, VDHV_ = 3V, VDLV_ = 0, VDTV_ = 1.5V, SC1 = SC0 = 0, VCPHV_ = 7.2V, VCPLV_
= -2.2V, VCTV_ = 1.4V, VBV_ = 4V, VDGS = VGND = 0, VCHV_ = VIVMAX_ = 2V, VCLV_ = VIVMIN_ = 1V, VCOM_ = 2.5V, VLDHV_ = 0, VLDLV_
= 0, VIN_ = 2.5V, VVIOS = 0, VIIOS = 2.5V, VCLAMPHI_ = 5V, VCLAMPLO_ = 0, VHH_ = 10V, CDRP = 0b001, RO = 0b1000, HYST = 0b000,
ZLOAD = 50Ω, TJ = +70°C to an accuracy of ±15°C, unless otherwise noted. All temperature coefficients are measured at TJ = +40°C to
+100°C, unless otherwise noted.) (Note 1)
PARAMETER
Range-Change Switching
SYMBOL
CONDITIONS
MIN
In addition to force-voltage and measurecurrent settling times, range A to range B
(Note 47)
TYP
MAX
20
UNITS
μs
FORCE CURRENT (Measured at MEAS_ in FIMI Mode)
VIN_ = -1.5V,
+6.5V
Settling Time
VIN_ = -1.1V to
+4.1V
Range E, R_E = 500kΩ
500
Range D, R_D = 50kΩ
100
Range C, R_C = 5kΩ
25
Range B, R_B = 500Ω
20
Range A, R_A = 20Ω
RDUT_ = 200Ω to 2.5V
(Note 41)
20
35
μs
FORCE CURRENT/MEASURE VOLTAGE (Note 48)
Settling Time
Range-Change Switching
Range E, R_E = 500kΩ
1900
Range D, R_D = 50kΩ
200
Range C, R_C = 5kΩ
30
Range B, R_B = 500Ω
20
Range A, R_A = 20Ω, RDUT_ = 200Ω to
2.5V (Note 41)
20
In addition to force-current/measure-voltage
settling times, range A to range B. (Note 47)
20
μs
0.07
μs
40
μs
SENSE INPUT TO MEASURE OUTPUT PATH (Note 49)
Propagation Delay
Measured at 90% of output, SENSE input
slew rate ≤ 2V/μs
MEASURE OUTPUT
High-Impedance Leakage Current
VMEAS_ = -1.5V, 2.5V, 6.5V
HIZMEASP_ True to HighImpedance Time
RMEAS_ = 5kΩ to GND, VSENSE = 2.5V,
measured from the 50% point of
HIZMEASP_ to 90% of output
80
ns
HIZMEASP_ False to Active Time
RMEAS_ = 5kΩ to GND, VSENSE = 2.5V,
measured from the 50% point of
HIZMEASP_ to 10% of output
40
ns
1000
pF
0.3
μs
Maximum Stable Load
Capacitance
-10
+10
nA
FORCE OUTPUT
LLEAKP_ True to Low-Leak Time
Maxim Integrated
VIN_ = 1V, RDUT_ = RRANGE_ to GND, FVMI
mode, measured from the 50% point of
LLEAKP_ to 90% of output
15
MAX9979
ELECTRICAL CHARACTERISTICS (continued)
MAX9979
PMUおよびレベル設定DAC内蔵
デュアル1.1Gbpsピンエレクトロニクス
ELECTRICAL CHARACTERISTICS (continued)
(VCC = 9.75V, VEE = -4.75V, VDD = 3.3V, VHHP = 17.5V, VDHV_ = 3V, VDLV_ = 0, VDTV_ = 1.5V, SC1 = SC0 = 0, VCPHV_ = 7.2V, VCPLV_
= -2.2V, VCTV_ = 1.4V, VBV_ = 4V, VDGS = VGND = 0, VCHV_ = VIVMAX_ = 2V, VCLV_ = VIVMIN_ = 1V, VCOM_ = 2.5V, VLDHV_ = 0, VLDLV_
= 0, VIN_ = 2.5V, VVIOS = 0, VIIOS = 2.5V, VCLAMPHI_ = 5V, VCLAMPLO_ = 0, VHH_ = 10V, CDRP = 0b001, RO = 0b1000, HYST = 0b000,
ZLOAD = 50Ω, TJ = +70°C to an accuracy of ±15°C, unless otherwise noted. All temperature coefficients are measured at TJ = +40°C to
+100°C, unless otherwise noted.) (Note 1)
PARAMETER
SYMBOL
CONDITIONS
MIN
VIN_ = 1V, RDUT_ = RRANGE_ to GND, FVMI
mode, measured from the 50% point of
LLEAKP_ to 10% of output
LLEAKP_ False to Active Time
TYP
MAX
UNITS
0.3
μs
COMPARATORS (CCMP_ = 20PF, RPULLUP = 1kΩ to VDD)
Rise Time
Fall Time
20% to 80%
80% to 20%
35
1.5
ns
ns
Disable True to High Impedance
Measured from the 50% point of CS (or
LOAD) to 10% of the output
25
ns
Disable False to Active
Measured from the 50% point of CS (or
LOAD) to 90% of the output
20
ns
ACTIVE LOAD
DC CHARACTERISTICS (VVCOM_ = 2.5V, VDHV_ = VDLV_ = 6V, unless otherwise noted)
VCOM_ Voltage Range
VCOM_
VCOM_ Offset Voltage
IDUT_ = 0
Differential Voltage Range
VDUT_ - VVCOM_
-1.5
+6.5
V
±5
mV
-8
+8
V
Offset Voltage-Temperature
Coefficient
VCOM_ Voltage Gain
100
VVCOM_ = 0, 4.5V
0.998
VCOM_ Voltage-Gain
Temperature Coefficient
1.002
-10
VCOM_ Linearity Error
VVCOM_ = -1.5V, 0, 1.5V, 3V, 4.5V, 6.5V
relative to end points
VCOM_ Output-Voltage PowerSupply Rejection Ratio
(Note 5)
Sink or Source Output Resistance
VDUT_ = 3V, 6.5V with
VVCOM_ = -1.5V or
VDUT_ = -1.5V, 2V with
VVCOM_ = 6.5V
Linear Region Output Resistance
1
μV/°C
±3
ppm/°C
±15
40
ISOURCE = ISINK =
20mA
30
ISOURCE = ISINK =
1mA
250
mV
dB
kΩ
IDUT_ = ±10mA
12
ISOURCE_ = ISINK_ = 10mA, 80%
commutation
400
95% ISOURCE_ to 95% ISINK_, ISOURCE =
ISINK = 20mA
700
18
Ω
mV
Dead-Band
16
V/V
900
Maxim Integrated
PMUおよびレベル設定DAC内蔵
デュアル1.1Gbpsピンエレクトロニクス
(VCC = 9.75V, VEE = -4.75V, VDD = 3.3V, VHHP = 17.5V, VDHV_ = 3V, VDLV_ = 0, VDTV_ = 1.5V, SC1 = SC0 = 0, VCPHV_ = 7.2V, VCPLV_
= -2.2V, VCTV_ = 1.4V, VBV_ = 4V, VDGS = VGND = 0, VCHV_ = VIVMAX_ = 2V, VCLV_ = VIVMIN_ = 1V, VCOM_ = 2.5V, VLDHV_ = 0, VLDLV_
= 0, VIN_ = 2.5V, VVIOS = 0, VIIOS = 2.5V, VCLAMPHI_ = 5V, VCLAMPLO_ = 0, VHH_ = 10V, CDRP = 0b001, RO = 0b1000, HYST = 0b000,
ZLOAD = 50Ω, TJ = +70°C to an accuracy of ±15°C, unless otherwise noted. All temperature coefficients are measured at TJ = +40°C to
+100°C, unless otherwise noted.) (Note 1)
PARAMETER
SYMBOL
CONDITIONS
MIN
TYP
MAX
UNITS
0
20
mA
-20
+20
μA
3.340
mA/V
SOURCE CURRENT (VDUT_ = -1V, VVCOM_ = 6V, VVLDL_ = 0V, VVLDH_ = 6V, unless otherwise noted)
Source Current Output Range
VVLDH_ = 0 to 6V (Note 2)
Source Current Offset
VVLDH_ = 300mV (1mA)
Source Current Programming
Gain
VVLDH_ = 0.3V, 5.4V (1mA, 18mA)
3.326
Source Current Temperature
Coefficient
3.333
μA/oC
-10
Source Current Power-Supply
Rejection Ratio
(Note 5)
±60
μA/V
Source Current Linearity
VVLDH_ = 0, 0.1V, 0.3V, 1.5V, 3V, 5.4V, 6V,
relative to 0.3V and 5.4V
±80
μA
0
20
mA
-20
+20
μA
3.340
mA/V
SINK CURRENT (VDUT_ = 6V, VVCOM_ = -1V, VVLDL_ = 6V, VVLDH_ = 0V, unless otherwise noted)
Sink Current Output Range
VVLDL_ = 0 to 6V (Note 2)
Sink Current Offset
VVLDL_ = 300mV (1mA)
Sink Current Programming Gain
VVLDL_ = 0.3V, 5.4V (1mA, 18mA)
3.326
Sink Current Temperature
Coefficient
Sink Current Power-Supply
Rejection Ratio
3.333
10
PSRR
Sink Current Linearity
μA/°C
(Note 5)
±60
μA/V
VVLDL_ = 0, 0.1V, 0.3V, 1.5V, 3V, 5.4V, 6V,
relative to 0.3V and 5.4V
±80
μA
AC CHARACTERISTICS (ZL = 50Ω to GND, VVLDH_ = VVLDL_ = 6V, TMSEL_ = LDDIS_ = LDCAL_ = 0)
Transition Time to/from Inhibit via
RCV/NRCV
Spike During Enable/Disable
Transition
tEN
Measured from 50% crossing of RCV/NRVC
to 10% level of output waveform; VVCOM_ =
-1.5V and 1.5V
2
VVCOM_ = 0V (Note 4)
200
TJ = +70°C, RL ≥ 10MΩ
ns
300
mV
TEMPERATURE MONITOR
Nominal Voltage
3.43
V
Temperature Coefficient
10
mV/°C
Output Resistance
15
kΩ
DIGITAL I/O
DIFFERENTIAL CONTROL INPUTS (DATA_, NDATA_, RCV_, NRCV_)
Input High Voltage
-1.6
+3.5
V
Input Low Voltage
-2.0
+3.1
V
±0.15
±1.0
V
Differential Input Voltage
Maxim Integrated
17
MAX9979
ELECTRICAL CHARACTERISTICS (continued)
MAX9979
PMUおよびレベル設定DAC内蔵
デュアル1.1Gbpsピンエレクトロニクス
ELECTRICAL CHARACTERISTICS (continued)
(VCC = 9.75V, VEE = -4.75V, VDD = 3.3V, VHHP = 17.5V, VDHV_ = 3V, VDLV_ = 0, VDTV_ = 1.5V, SC1 = SC0 = 0, VCPHV_ = 7.2V, VCPLV_
= -2.2V, VCTV_ = 1.4V, VBV_ = 4V, VDGS = VGND = 0, VCHV_ = VIVMAX_ = 2V, VCLV_ = VIVMIN_ = 1V, VCOM_ = 2.5V, VLDHV_ = 0, VLDLV_
= 0, VIN_ = 2.5V, VVIOS = 0, VIIOS = 2.5V, VCLAMPHI_ = 5V, VCLAMPLO_ = 0, VHH_ = 10V, CDRP = 0b001, RO = 0b1000, HYST = 0b000,
ZLOAD = 50Ω, TJ = +70°C to an accuracy of ±15°C, unless otherwise noted. All temperature coefficients are measured at TJ = +40°C to
+100°C, unless otherwise noted.) (Note 1)
PARAMETER
SYMBOL
CONDITIONS
Between RCV and NRCV, DATA, and
NDATA, tested at IRCV_/NRCV_ = ±4mA
(Note 50)
Differential Termination
Resistance
MIN
96
TYP
MAX
UNITS
104
Ω
SINGLE-ENDED CONTROL INPUTS (CS, SCLK, DIN, RST, LOAD, ENVHHP_, LLEAKP_, HIZMEASP_)
Input High
2/3 x
VDD
VDD
V
Input Low
-0.1
1/3 x
VDD
V
Input Bias Current
-25
+25
μA
SINGLE-ENDED OUTPUT (DOUT)
Output High
IOH = 25μA
Output Low
IOL = -25μA
VDD 0.15
V
DGND
+ 0.15
V
50
MHz
SERIAL PORT TIMING
SCLK Frequency
f
SCLK Pulse-Width High
tCH
8
ns
SCLK Pulse-Width Low
tCL
8
ns
CS Low to SCLK High Setup
tCSS0
3.5
ns
SCLK High to CS Low Hold
tCSH0
3.5
ns
CS High to SCLK High Setup
tCSS1
3.5
ns
SCLK High to CS High Hold
tCSH1
3.5
ns
DIN to SCLK High Setup
tDS
3.5
ns
DIN to SCLK High Hold
tDH
3.5
ns
tCSWH
40
ns
LOAD Low Pulse Width
tLDW
20
ns
RST Low Pulse Width
tRST
20
ns
tCSHLD
20
ns
CS High Pulse Width
CS High to LOAD Low Hold Time
SCLK to DOUT Delay
tDO
40
ns
-1.5
+13.0
V
VDUT_ = 0, 1.5V, 3V
-2
+2
VCLV_ = VCHV_ = 6.5V, VDUT_ = -1.5V
-5
+5
VCLV_ = VCHV_ = -1.5V, VDUT_ = 6.5V
-5
+5
COMMON FUNCTIONS
Operating Voltage Range
DUT_ High-Impedance Leakage
18
(Note 2)
μA
Maxim Integrated
PMUおよびレベル設定DAC内蔵
デュアル1.1Gbpsピンエレクトロニクス
(VCC = 9.75V, VEE = -4.75V, VDD = 3.3V, VHHP = 17.5V, VDHV_ = 3V, VDLV_ = 0, VDTV_ = 1.5V, SC1 = SC0 = 0, VCPHV_ = 7.2V, VCPLV_
= -2.2V, VCTV_ = 1.4V, VBV_ = 4V, VDGS = VGND = 0, VCHV_ = VIVMAX_ = 2V, VCLV_ = VIVMIN_ = 1V, VCOM_ = 2.5V, VLDHV_ = 0, VLDLV_
= 0, VIN_ = 2.5V, VVIOS = 0, VIIOS = 2.5V, VCLAMPHI_ = 5V, VCLAMPLO_ = 0, VHH_ = 10V, CDRP = 0b001, RO = 0b1000, HYST = 0b000,
ZLOAD = 50Ω, TJ = +70°C to an accuracy of ±15°C, unless otherwise noted. All temperature coefficients are measured at TJ = +40°C to
+100°C, unless otherwise noted.) (Note 1)
PARAMETER
SYMBOL
DUT_ Low-Leak Mode Leakage
CONDITIONS
MIN
TYP
MAX
VDUT_ = 0, 1.5V, 3V, TJ < +90°C
-10
+10
VCLV_ = VCHV_ = 6.5V, VDUT_ = -1.5V,
TJ < +90°C
-10
+10
VCLV_ = VCHV_ = -1.5V, VDUT_ = 6.5V,
TJ < +90°C
-10
+10
Driver in terminate mode (Note 4)
3.4
UNITS
nA
4.3
DUT_ Combined Capacitance
Driver in high impedance, PMU in high
impedance
8
pF
Low-Leakage Enable Time
LLEAKP_ low to DUT_ = low leak
20
μs
Low-Leakage Disable Time
LLEAKP_ high to normal operation
20
μs
POWER SUPPLY
Positive Supply Voltage
VCC
9.5
9.75
10.5
V
Negative Supply Voltage
VEE
-5.2
-4.75
-4.5
V
Logic Supply Voltage
VDD
2.7
3.3
5.0
V
VHHP Supply Voltage
VHHP
17
17.5
18
V
ICC
(Note 51)
120
135
mA
Negative Supply Current
IEE
(Note 51)
245
260
mA
Logic Supply Current
IDD
(Note 51)
4.5
7
mA
VHHP Supply Current
IH
(Note 51)
1.5
2.0
VHH mode, no load
45
50
Includes CTV power at VCTV1 = VCTV2 =
1.4V (Note 51)
1.2
1.35
W
Positive Supply Current
Power Dissipation per Channel
mA
ANALOG INPUTS
DUT GROUND SENSE
Input Range
VDGS
Input Bias Current
Gain
Relative to AGND (Note 52)
-150
+150
mV
VDGS = 0V
-10
+10
μA
DHV_, DLV_, DTV_, CPHV_, CPLV_, VHH_
0.985
0.990
1.005
All other levels and MEAS_ output
0.995
1.000
1.005
V/V
2.5V REFERENCE
Nominal Voltage
VREF
(Notes 53, 54)
Input Bias Current
2.5
-2
V
+2
μA
ANALOG BUS (VDUT_ = -1.5V to +6.5V, PMU-F = PMU-S = -1.5V to +6.5V, unless otherwise noted)
PMU-F Switch
ISWITCH = ±2.5mA, VDUT_ = -1.25V, 2.50V,
6.25V
100
Ω
PMU-S Switch
ISWITCH = ±100μA, VDUT_ = -1.25V, 2.50V,
6.25V
2.5
kΩ
Maxim Integrated
19
MAX9979
ELECTRICAL CHARACTERISTICS (continued)
MAX9979
PMUおよびレベル設定DAC内蔵
デュアル1.1Gbpsピンエレクトロニクス
ELECTRICAL CHARACTERISTICS (continued)
(VCC = 9.75V, VEE = -4.75V, VDD = 3.3V, VHHP = 17.5V, VDHV_ = 3V, VDLV_ = 0, VDTV_ = 1.5V, SC1 = SC0 = 0, VCPHV_ = 7.2V, VCPLV_
= -2.2V, VCTV_ = 1.4V, VBV_ = 4V, VDGS = VGND = 0, VCHV_ = VIVMAX_ = 2V, VCLV_ = VIVMIN_ = 1V, VCOM_ = 2.5V, VLDHV_ = 0, VLDLV_
= 0, VIN_ = 2.5V, VVIOS = 0, VIIOS = 2.5V, VCLAMPHI_ = 5V, VCLAMPLO_ = 0, VHH_ = 10V, CDRP = 0b001, RO = 0b1000, HYST = 0b000,
ZLOAD = 50Ω, TJ = +70°C to an accuracy of ±15°C, unless otherwise noted. All temperature coefficients are measured at TJ = +40°C to
+100°C, unless otherwise noted.) (Note 1)
PARAMETER
SYMBOL
CONDITIONS
MIN
TYP
ISWITCH = ±10μA, VDUT_ = 6.5V to 13V,
VPMU-F = VPMU-S = 6.5V to 13V for VHH
level calibration
PMU-S Switch
PMU-F Path Current
F and S Independent, other channel
switches off
MAX
UNITS
5
kΩ
±30
mA
-10
±5
+10
nA
-10
±1
+10
nA
-1.5
+6.5
V
Levels may be safely programmed beyond
this range
-1
+1
V
Differential Input Voltage
(Notes 22, 23)
-8
+8
V
Offset Error
VDUT_ = 0V
-5
+5
mV
Gain
VDUTn = 0V, VDUTm = -1V, 1V
1.002
V/V
Linearity Error Relative to Straight
Line from -1V to +1V
VDUTn = 0V, VDUTm = -1V, -0.5V, 0, 0.5V,
1V
+5
mV
PMU-F, PMU-S On-Leakage
PMU-F, PMU-S Off-Leakage
DIFFERENTIAL COMPARATOR (DIFFERENTIAL_ = 1)
DC CHARACTERISTICS (VCLV_ = VCHV_ = 0V, unless otherwise noted)
Input-Voltage Range
Differential Threshold Voltage
Range
VDUT0,
VDUT1
CLV, CHV
Hysteresis
(Notes 22, 55)
0.998
1
-5
HYST0
HYST1
HYST2
0
0
0
0
0
0
1
2
0
1
0
4
0
1
1
6
1
0
0
8
1
0
1
10
1
1
0
12
1
1
1
mV
15
Offset Temperature Coefficient
VDUTn = 0V and VDUTm = -1V, 1V (Note 4)
DC Power-Supply Rejection Ratio
VDUT_ = 1.5V (Note 27)
50
66
dB
VDUT_ = -1.5V and 6.5V, VCLV_ = VCHV_ =
0V (Note 25)
50
55
dB
Common-Mode Rejection Ratio
CMRR
-150
+150
μV/°C
AC CHARACTERISTICS (VCHV_ = VCLV_ = 0V, driver terminated, unless otherwise noted) (Note 4)
Minimum Pulse Width
(Note 31)
Propagation Delay
0.5
Propagation-Delay Match H/L vs.
L/H, Individual Comparator
-25
20
0.5
0.65
ns
1
1.5
ns
+25
ps
Maxim Integrated
PMUおよびレベル設定DAC内蔵
デュアル1.1Gbpsピンエレクトロニクス
(VCC = 9.75V, VEE = -4.75V, VDD = 3.3V, VHHP = 17.5V, VDHV_ = 3V, VDLV_ = 0, VDTV_ = 1.5V, SC1 = SC0 = 0, VCPHV_ = 7.2V, VCPLV_
= -2.2V, VCTV_ = 1.4V, VBV_ = 4V, VDGS = VGND = 0, VCHV_ = VIVMAX_ = 2V, VCLV_ = VIVMIN_ = 1V, VCOM_ = 2.5V, VLDHV_ = 0, VLDLV_
= 0, VIN_ = 2.5V, VVIOS = 0, VIIOS = 2.5V, VCLAMPHI_ = 5V, VCLAMPLO_ = 0, VHH_ = 10V, CDRP = 0b001, RO = 0b1000, HYST = 0b000,
ZLOAD = 50Ω, TJ = +70°C to an accuracy of ±15°C, unless otherwise noted. All temperature coefficients are measured at TJ = +40°C to
+100°C, unless otherwise noted.) (Note 1)
PARAMETER
SYMBOL
CONDITIONS
Change in Propagation Delay vs.
Duty Cycle
500mV swing, 250mV overdrive, 2ns to
23ns pulse width, relative to PW = 12.5ns
Propagation Delay vs. CommonMode Voltage
VSWING = 200mV, 100mV overdrive,
common-mode voltage = -1.4V to +6.4V
(Note 32)
MIN
TYP
-45
Propagation-Delay Temperature
Coefficient
MAX
UNITS
+45
ps
70
psP-P
±3
Propagation Delay vs. Slew Rate
1V/ns to 6V/ns, relative to 2V/ns
Cable-Droop Compensation
1V swing, rise/fall time =
500ps
ps/°C
±50
CDRP = 0b000
0
CDRP = 0b111
10
ps
%
DRIVER VHH
DC CHARACTERISTICS
Output-Voltage Range
DC Output Current
VHH
0
VHH_ = 13V, IDUT_ = 10mA, VDUT_ > 12.25V
13
+10
VHH_ = 0V, IDUT_ = -10mA, VDUT_ < 0.75V
Current Limit
VHH_ = 13V, VDUT_ = 0V and VHH_ = 0V,
VDUT_ = 13V
Offset Voltage
VHH_ = 8V
Gain
VHH_ = 8V, 12V
Linearity Relative to 8V, 12V
-10
±11
0.998
1
V
mA
±25
mA
±30
mV
1.002
V/V
VHH_ = 7V, 8V, 10V, 12V, 13V
±10
mV
Linearity Relative to 2V, 12V
VHH_ = 0, 2V, 4V, 8V 12V, 13V
±30
mV
Output Resistance
IDUT_ = ±2mA, VHH_ = 1V
75
Ω
Output-Voltage Temperature
Coefficient
VHH_ = 7V to 13V (Note 4)
±500
μV/°C
170
ns
±75
AC CHARACTERISTICS (RL ≥ 10MΩ, CDUT_ = 100pF)
VHH Rise/Fall Times
VHH Overshoot (Note 4)
VDHV_ = 3V, VHH_ = 13V, 10% to 90%
VDHV_ = 3V to VHH_ = 13V rise
150
VHH_ = 13V to VDHV_ = 3V fall
200
mV
LEVEL DACs
Settling Time
Full-scale transition to within 5mV
ISOURCE (VLDH_), ISINK (VLDL_)
Differential Nonlinearity
Maxim Integrated
20
μs
±3.5
μA
VHH_, IIOS
±2
mV
All other levels
±1
mV
21
MAX9979
ELECTRICAL CHARACTERISTICS (continued)
MAX9979
PMUおよびレベル設定DAC内蔵
デュアル1.1Gbpsピンエレクトロニクス
ELECTRICAL CHARACTERISTICS (continued)
(VCC = 9.75V, VEE = -4.75V, VDD = 3.3V, VHHP = 17.5V, VDHV_ = 3V, VDLV_ = 0, VDTV_ = 1.5V, SC1 = SC0 = 0, VCPHV_ = 7.2V, VCPLV_
= -2.2V, VCTV_ = 1.4V, VBV_ = 4V, VDGS = VGND = 0, VCHV_ = VIVMAX_ = 2V, VCLV_ = VIVMIN_ = 1V, VCOM_ = 2.5V, VLDHV_ = 0, VLDLV_
= 0, VIN_ = 2.5V, VVIOS = 0, VIIOS = 2.5V, VCLAMPHI_ = 5V, VCLAMPLO_ = 0, VHH_ = 10V, CDRP = 0b001, RO = 0b1000, HYST = 0b000,
ZLOAD = 50Ω, TJ = +70°C to an accuracy of ±15°C, unless otherwise noted. All temperature coefficients are measured at TJ = +40°C to
+100°C, unless otherwise noted.) (Note 1)
Note 1:
Note 2:
Note 3:
Note 4:
Note 5:
Note 6:
Note 7:
Note 8:
Note 9:
Note 10:
Note 11:
Note 12:
Note 13:
Note 14:
Note 15:
Note 16:
Note 17:
Note 18:
Note 19:
Note 20:
Note 21:
Note 22:
Note 23:
Note 24:
Note 25:
Note 26:
Note 27:
Note 28:
22
Unless otherwise specified, all minimum and maximum specifications are production tested. All other specification test
limits are guaranteed by design. All tests are performed at nominal supply voltages and after gain and offset calibration,
unless otherwise specified.
Guaranteed by the associated linearity test.
Change in offset at any voltage over the operating range. Specification includes both gain and offset temperature effects.
Limits have been simulated over the entire operating range and verified at worst-case conditions (VDHV_ - VDLV_ >
200mV).
Guaranteed by design and characterization.
VCC and VEE independently varied over their full range.
DATA_ = 1V, VDHV_ = 3V, VDLV_ = 0V, VDTV_ = 1.5V, IOUT = ±30mA. Different values within the range of 48Ω to 52Ω are
available by custom trimming (contact factory).
Resistance measurements are made using ±2.5mA current changes in the loading instrument about the noted value.
Absolute value of the difference in measured resistance at the specified points, tested separately for each current polarity.
Rise time, unless otherwise specified for the differential inputs DATA_ and RCV_, is 250ps (10% to 90%) at 40MHz. (These
conditions are for bench characterization. Final test conditions may differ from bench.)
±8V step into AC-coupled 10Ω load. Current supplied for a minimum of 10ns. Guaranteed by design to be greater than or
equal to DC drive current.
VDTV_ = 1.5V, RS = 50Ω. External signal driven into a transmission line to produce a 0 to 3V edge at the comparator input
with a 600ps rise time (10% to 90%). Measurement point is at the comparator input.
Measured between the 90% point of the driver output (relative to its final value) and the waveform settling to within the
specified limit.
Propagation delays are measured from the crossing point of the differential input signals to the 50% point of expected output swing.
Average of two measurements for propagation-delay match, tLH vs. tHL.
Four measurements are made: DHV_ to high impedance, DLV_ to high impedance, high impedance to DHV_, and high
impedance to DLV_. The worst of the four measurements is reported.
Average of four measurements of propagation-delay match, drive to high impedance vs. high impedance to drive.
Measured from the crossing point of RCV/NRCV to the 50% point of the output waveform.
Average of four measurements for propagation-delay match, drive to term vs. term to drive. Measured from the crossing
point of RCV/NRCV to the 50% point of the output waveform.
Four measurements are made: DHV_ to DTV_, DLV_ to DTV_, DTV_ to DHV_, and DTV_ to DLV_. The worst-case difference is reported.
Propagation-delay change is reported with respect to a 5ns pulse width.
At this pulse width, the output reaches at least 95% of its nominal (DC) amplitude. The pulse width is measured at DATA_
and NDATA_.
Maximum data rate in transitions/second. A waveform that reaches at least 95% of its programmed amplitude may be generated at half of this frequency.
Maximum data rate in transitions/second. A waveform that reaches at least 90% of its programmed amplitude may be generated at half of this frequency.
The comparators tolerate the VHH produced by the driver; however, the specifications only apply to the -1.5V to +6.5V
input range.
This specification is implicitly tested, by meeting the high-impedance leakage specification.
Change in offset at any voltage over operating range. Includes both gain (CMRR) and offset temperature effects.
Change in offset voltage over the input range.
Relative to straight line between 0 and 3V.
Change in offset voltage with power supplies independently varied over their full range. Both high and low comparators
are tested.
All propagation delays measured from VDUT_ crossing calibrated CHV_/CLV_ threshold to crossing point of differential
outputs.
Maxim Integrated
PMUおよびレベル設定DAC内蔵
デュアル1.1Gbpsピンエレクトロニクス
(VCC = 9.75V, VEE = -4.75V, VDD = 3.3V, VHHP = 17.5V, VDHV_ = 3V, VDLV_ = 0, VDTV_ = 1.5V, SC1 = SC0 = 0, VCPHV_ = 7.2V, VCPLV_
= -2.2V, VCTV_ = 1.4V, VBV_ = 4V, VDGS = VGND = 0, VCHV_ = VIVMAX_ = 2V, VCLV_ = VIVMIN_ = 1V, VCOM_ = 2.5V, VLDHV_ = 0, VLDLV_
= 0, VIN_ = 2.5V, VVIOS = 0, VIIOS = 2.5V, VCLAMPHI_ = 5V, VCLAMPLO_ = 0, VHH_ = 10V, CDRP = 0b001, RO = 0b1000, HYST = 0b000,
ZLOAD = 50Ω, TJ = +70°C to an accuracy of ±15°C, unless otherwise noted. All temperature coefficients are measured at TJ = +40°C to
+100°C, unless otherwise noted.) (Note 1)
Note 29: All delay specifications are measured with DUT_ (comparator input) as the reference.
Note 30: 40MHz, 0 to 1V input to comparator, reference = 0.5V, 50% duty cycle, 250ps rise/fall time, ZS = 50Ω, driver in term mode
with VDTV_ = 0V, and hysteresis disabled, unless otherwise specified.
Note 31: At this pulse width, the output reaches at least 90% of its nominal peak-to-peak swing. The pulse width is measured at the
crossing points of the differential outputs. 250ps rise/fall time at DUT_. Timing dispersion specifications are not guaranteed.
Note 32: VDUT_ = 200mVP-P, rise/fall time = 150ps, overdrive = 100mV, VDTV_ = VCM. Valid for common-mode ranges where the
signal does not exceed the operating range. Specification is worst case (slowest–fastest) over the specified range.
Note 33: For any input slew rate up to 6V/ns, no unusual behavior should be exhibited (i.e., glitching, changing polarity, etc.).
Note 34: Input to comparator is 40MHz at 0 to 1V, 50% duty cycle, 250ps 10% to 90% rise time. EQ bandwidth = 0.22/(tTCMP^2 +
tTINPUT^2)^(1/2) where tTINPUT and tTCMP are the 20% to 80% transition time of the comparator input and reconstructed
output.
Note 35: Resistance measurements are made using ±2.5mA current changes in the loading instrument. Value reported is the absolute
value of the difference in measured resistance over the specified range, tested separately for each current polarity.
Note 36: Stimulus is 0 to 3V, 2.5V/ns square wave from far end of 3ns transmission line with RS = 25Ω, clamps set to 0 and 3V.
Note 37: Change in offset over the entire operating range. Includes both gain and offset temperature effects.
Note 38: Interpretation of errors are expressed in terms of %FSR (percent of full-scale range) as a percentage of the end-point-toend-point range (i.e., for the ±2mA range, the full-scale range = 4mA and a 1% error = 40μA).
Note 39: With clamps enabled, the linear DUT_ current range for force voltage is defined by the clamp-current-range specification,
and the linear DUT_ voltage range for force current is defined by the linear FI VDUT_ range specification.
Note 40: For currents greater than +FSR/2, VMEAS is greater than VIIOS + 4V and for currents less than -FSR/2, VMEAS is less than
VIIOS - 4V.
Note 41: This current is supplied by the driver.
Note 42: VVIOS may be programmed to greater than 1.5V to a maximum value of 2.5V; however, the maximum valid VDUT_ value
must be reduced below 6.5V, as the maximum MEAS output is limited to 8V. Because VMEAS_ = VDUT_ + VVIOS, then
VDUT_MAX = 8V - VVIOS when VVIOS > 1.5V.
Note 43: Guaranteed by driver VHH_ and DLV_ linearity tests.
Note 44: IVMAX and IVMIN do not have separate calibration registers for MI and MV modes. Specifications apply with calibration
for each mode.
Note 45: Guaranteed by the associated accuracy test.
Note 46: The digital interface is compatible with 2.7V ≤ VDD ≤ 5V CMOS logic.
Note 47: See the Typical Operating Characteristics section.
Note 48: FIMV settling times are a function of CDUT_ and RRANGE. Increased DUT_ capacitance will increase settling time.
Note 49: The propagation delay time is guaranteed only over the force-voltage output range. Propagation delay is measured by
holding VSENSE_ steady and transitioning IVMAX_ or IVMIN_.
Note 50: Default configuration has internal 100Ω resistors between DATA and NDATA, RCV and NRCV. Resistor terminations from
DATA, NDATA, RCV, and NRCV to a separate pin are available by special request.
Note 51: At nominal supply voltages. Total current for dual device. RL ≥ 10MΩ.
Note 52: Increasing DGS beyond 0V requires a proportional increase in the minimum supply levels. Specified ranges for all DAC
output levels are defined with respect to DGS.
Note 53: The error of the external 2.5V reference impacts the accuracy of the DAC levels; a 1% error in the 2.5V reference will translate to a 1% error in the DAC level gain. Use a precision voltage reference, such as the MAX6225.
Note 54: Generate the 2.5V external reference with respect to DGS (DUT ground sense).
Note 55: Guaranteed by associated CMRR_ test.
Note 56: The comparator outputs are normally source side-terminated with 50Ω on-die to CTV_ and at the receive side of the transmission path. The comparator outputs are tested with the 50Ω on-die source resistors only with limits relative to CTV_ twice
the values indicated.
Maxim Integrated
23
MAX9979
ELECTRICAL CHARACTERISTICS (continued)
標準動作特性___________________________________________________________________
(VCC = 9.75V, VEE = -4.75V, VDD = 3.3V, VHHP = 17.5V, VDHV_ = 3V, VDLV_ = 0V, VDTV_ = 1.5V, SC1 = SC0 = 0, VCPHV_ = 7.2V,
VCPLV_ = -2.2V, RT = 50Ω || 1pF, CL = 100pF, CTV_ = 1.4V, TJ = +70°C, unless otherwise specified. All temperature coefficients are
measured at TJ = +40°C to +100°C.)
VDLV_ = 0V
RL = 50Ω TO GND
VDHV_ = 0.2V
VDHV_ = 3V
VDHV_ = 0.1V
POSITIVE PULSE
20
TIMING ERROR (ps)
VDHV_ = 5V
VDUT_ = 0.5V/div
VDHV_ = 0.5V
30
MAX9979 toc02
MAX9979 toc01
VDLV_ = 0V
RL = 50Ω TO GND
VDUT_ = 50mV/div
DRIVER TRAILING-EDGE TIMING
ERROR vs. PULSE WIDTH
DRIVER LARGE-SIGNAL RESPONSE
MAX9979 toc03
DRIVER SMALL-SIGNAL RESPONSE
10
0
-10
-20
NEGATIVE PULSE
-30
NORMALIZED TO PW = 5ns,
PERIOD = 25ns, VDHV_ = 3V, VDLV_ = 0V
VDHV_ = 1V
0
0
-40
0
DRIVER TIME DELAY
vs. COMMON-MODE VOLTAGE
DRIVER-TO-TERM TRANSITION
MAX9979 toc04
NORMALIZED AT VCM = 1.5V
20
DHV
RL = 50Ω TO GND,
VDHV_ = 3V,
VDTV_ = 1.5V,
VDLV_ = 0V
RISING EDGE
5
0
25
DHV
0
DLV
DLV
-5
20
RL = 50Ω TO GND,
VDHV_ = 1V,
VDLV_ = -1V
VDUT_ = 0.2V/div
10
10
15
PULSE WIDTH (ns)
DRIVER TO HIGH-IMPEDANCE TRANSITION
VDUT_ = 0.25V/div
15
5
MAX9979 toc06
2ns/div
MAX9979 toc05
2ns/div
25
TIME DELAY (ps)
0
FALLING EDGE
-10
1
2
3
4
5
COMMON-MODE VOLTAGE (V)
6
DRIVER LINEARITY ERROR
vs. OUTPUT VOLTAGE
DRIVER LINEARITY ERROR
vs. OUTPUT VOLTAGE
3.5
MAX9979 toc07
2.0
DUT_ = DHV_
1.5
3.0
0.5
0
-0.5
DUT_ = DLV_
2.5
LINEARITY ERROR (mV)
1.0
2.0
1.5
1.0
0.5
-1.0
0
-1.5
-0.5
-1.0
-2.0
-1.5 -0.5 0.5
24
2ns/div
2ns/div
MAX9979 toc08
0
LINEARITY ERROR (mV)
MAX9979
PMUおよびレベル設定DAC内蔵
デュアル1.1Gbpsピンエレクトロニクス
1.5 2.5 3.5
VDUT_ (V)
4.5
5.5
6.5
-1.5 -0.5 0.5
1.5 2.5 3.5
VDUT_ (V)
4.5
5.5
6.5
Maxim Integrated
PMUおよびレベル設定DAC内蔵
デュアル1.1Gbpsピンエレクトロニクス
(VCC = 9.75V, VEE = -4.75V, VDD = 3.3V, VHHP = 17.5V, VDHV_ = 3V, VDLV_ = 0V, VDTV_ = 1.5V, SC1 = SC0 = 0, VCPHV_ = 7.2V,
VCPLV_ = -2.2V, RT = 50Ω || 1pF, CL = 100pF, CTV_ = 1.4V, TJ = +70°C, unless otherwise specified. All temperature coefficients are
measured at TJ = +40°C to +100°C.)
CROSSTALK TO DUT_
FROM DLV_ WITH DUT_ = DHV_
DUT_ = DTV_
2.0
NORMALIZED AT VDLV_ = 0V,
VDHV_ = 5V, VDTV_ = 1.5V
2.5
2.0
NORMALIZED AT VDHV_ = 5V,
VDLV_ = 0V, VDTV_ = 1.5V
1.5
1.5
1.0
0.5
0
-0.5
CROSSTALK (mV)
2.0
CROSSTALK (mV)
1.5
1.0
1.0
0.5
0.5
-1.0
0
0
-1.5
-2.0
-0.5
1.5 2.5 3.5
VDUT_ (V)
4.5
5.5
6.5
-0.5
-1.5
CROSSTALK TO DUT_
FROM DTV_ WITH DUT_ = DHV_
3.5
4.5
5.5
2.0
NORMALIZED AT VDTV_ = 1.5V,
VDLV_ = 0V, VDHV_ = 3V
1.5
0
1
2
3
4
VDHV_ (V)
5
6
7
CROSSTALK TO DUT_
FROM DLV_ WITH DUT_ = DTV_
2.0
NORMALIZED AT VDLV_ = 0V,
VDTV_ = 1.5V, VDHV_ = 3V
1.5
1.0
CROSSTALK (mV)
2.0
CROSSTALK (mV)
1.5 2.5
VDLV_ (V)
1.5
1.0
CROSSTALK (mV)
2.5
NORMALIZED AT VDTV_ = 1.5V,
VDLV_ = 0V, VDHV_ = 3V
0.5
CROSSTALK TO DUT_
FROM DTV_ WITH DUT_ = DLV_
MAX9979 toc12
3.0
-0.5
MAX9979 toc13
-1.5 -0.5 0.5
MAX9979 toc14
LINEARTY ERROR (mV)
3.0
MAX9979 toc10
2.5
MAX9979 toc09
3.0
CROSSTALK TO DUT_
FROM DHV_ WITH DUT_ = DLV_
MAX9979 toc11
DRIVER LINEARITY ERROR
vs. OUTPUT VOLTAGE
0.5
0
0.5
-0.5
0
-1.0
1.0
0.5
0
-1.5
-1.5 -0.5 0.5
1.5 2.5 3.5
VDTV_ (V)
4.5
5.5
6.5
-0.5
-1.5 -0.5 0.5
1.5 2.5 3.5
VDTV_ (V)
4.5
5.5
CROSSTALK TO DUT_
FROM DHV_ WITH DUT_ = DTV_
NORMALIZED AT VDHV_ = 3V,
VDLV_ = 0V, VDTV_ = 1.5V
-1.0
0.4
0.3
DRIVER GAIN ERROR (%)
CROSSTALK (mV)
1.5
-1.5
-0.5
0
0.5
VDLV_ (V)
1.0
1.5
DRIVER GAIN ERROR
vs. TEMPERATURE
MAX9979 toc15
2.0
6.5
1.0
0.5
0
MAX9979 toc16
-0.5
DHV
0.2
DLV
0.1
0
DTV
-0.1
NORMALIZED AT TJ = +85°C
-0.5
-0.2
1.5
Maxim Integrated
2.5
3.5
4.5
VDHV_ (V)
5.5
6.5
40
50
60
70
80
TEMPERATURE (°C)
90
100
25
MAX9979
標準動作特性(続き) _____________________________________________________________
標準動作特性(続き) _____________________________________________________________
(VCC = 9.75V, VEE = -4.75V, VDD = 3.3V, VHHP = 17.5V, VDHV_ = 3V, VDLV_ = 0V, VDTV_ = 1.5V, SC1 = SC0 = 0, VCPHV_ = 7.2V,
VCPLV_ = -2.2V, RT = 50Ω || 1pF, CL = 100pF, CTV_ = 1.4V, TJ = +70°C, unless otherwise specified. All temperature coefficients are
measured at TJ = +40°C to +100°C.)
DTV
NORMALIZED AT TJ = +85°C
VDHV_ = 3.0V, VDTV_ = 1.5V, VDLV_ = 0V
-1.5
40
50
60
70
80
TEMPERATURE (°C)
-0.4
-0.6
CLV
-0.8
-1.0
100
25
20
15
10
CHV
5
0
30
NORMALIZED AT PW = 5ns,
PERIOD = 25ns
25
TIMING VARIATION (ps)
30
20
10
HIGH
PULSE
5
0
-10
-10
-15
6.5
0
5
10
15
PULSE WIDTH (ns)
20
30
VDUT_ RISING
20
VDUT_ FALLING
10
0
-10
-20
-30
NORMALIZED AT 2V/ns
1
25
2
3
4
SLEW RATE (V/ns)
5
6
COMPARATOR RESPONSE
TO HIGH SLEW-RATE INPUT
MAX9979 toc23
HIGH-IMPEDANCE MODE, INPUT = 6V/ns
300mV/div
VOUT_ = 0.1V/div
40
-40
COMPARATOR DIFFERENTIAL
OUTPUT RESPONSE
INPUT
OUTPUT
0
RL = 50Ω
1ns/div
26
6.5
COMPARATOR TIMING VARIATION
vs. INPUT SLEW RATE
LOW
PULSE
15
-5
-1.5 -0.5 0.5 1.5 2.5 3.5 4.5 5.5
COMMON-MODE VOLTAGE (V)
-1.5 -0.5 0.5 1.5 2.5 3.5 4.5 5.5
COMMON-MODE VOLTAGE (V)
6.5
-5
CLV
CLV
-2
COMPARATOR TRAILING-EDGE TIMING
VARIATION vs. PULSE WIDTH
MAX9979 toc20
NORMALIZED AT VCM = 1.5V
35
0
-6
-1.5 -0.5 0.5 1.5 2.5 3.5 4.5 5.5
COMMON-MODE VOLTAGE (V)
COMPARATOR FALLING-EDGE TIMING
VARIATION vs. COMMON-MODE VOLTAGE
40
CHV
2
NORMALIZED AT VCM = 1.5V
-1.4
90
4
-4
-1.2
COMPARATOR TIMING VARIATION (ps)
-1.0
-0.2
NORMALIZED AT VCM = 1.5V
6
MAX9979 toc22
-0.5
CHV
MAX9979 toc24
DHV
8
TIMING VARIATION (ps)
0.5
0
MAX9979 toc21
DRIVER OFFSET (mV)
1.0
0.2
MAX9979 toc18
DLV
COMPARATOR OFFSET (mV)
MAX9979 toc17
1.5
0
COMPARATOR RISING-EDGE TIMING
VARIATION vs. COMMON-MODE VOLTAGE
COMPARATOR OFFSET
vs. COMMON-MODE VOLTAGE
MAX9979 toc19
DRIVER OFFSET
vs. TEMPERATURE
TIMING VARIATION (ps)
MAX9979
PMUおよびレベル設定DAC内蔵
デュアル1.1Gbpsピンエレクトロニクス
3ns/div
Maxim Integrated
PMUおよびレベル設定DAC内蔵
デュアル1.1Gbpsピンエレクトロニクス
(VCC = 9.75V, VEE = -4.75V, VDD = 3.3V, VHHP = 17.5V, VDHV_ = 3V, VDLV_ = 0V, VDTV_ = 1.5V, SC1 = SC0 = 0, VCPHV_ = 7.2V,
VCPLV_ = -2.2V, RT = 50Ω || 1pF, CL = 100pF, CTV_ = 1.4V, TJ = +70°C, unless otherwise specified. All temperature coefficients are
measured at TJ = +40°C to +100°C.)
1.5
25
MAX9979 toc26
MAX9979 toc25
2.0
RS = 25Ω, VCPHV_ = 3.1V, VCPLV_ = -0.1V,
VSOURCE = 0 to 3V SQUARE WAVE
15
10
0
-0.5
IDUT_ (mA)
0.5
5
0
-5
-10
-1.0
-15
-1.5
0
NORMALIZED AT TJ = +70°C
-20
-25
-2.0
90
100
ACTIVE-LOAD LINEARITY ERROR
IDUT_ vs. VLDH_
CALIBRATION POINTS AT
VLDH_ = 300mV AND 5.4V, VCOM_ = 6V,
VLDL_ = 0V, VDUT_ = -1.0V
40
30
LINEARITY ERROR (μV)
30
20
10
0
-10
CALIBRATION POINTS AT
VLDL_ = 300mV AND 5.4V,
VCOM_ = -1V, VLDH_ = 0V, VDUT_ = 6V
40
0.4
10
0.2
0
-10
0
-0.6
-40
-40
-0.8
-50
-50
-1.0
0.1
1
-1.5 -0.5
10
0.5
1.5 2.5 3.5
VDUT_ (V)
VLDL_ (V)
VLDH_ (V)
4.5
5.5
6.5
HIGH-IMPEDANCE CLAMP CURRENT
vs. DIFFERENCE VOLTAGE
LOW-LEAKAGE CURRENT
vs. DUT_ VOLTAGE
30
MAX9979 toc32
90
MAX9979 toc31
40
80
70
20
60
IDUT_ (mA)
IDUT_ (pA)
6.5
-0.2
-0.4
10.0
5.5
0.6
20
-30
1.0
4.5
0.8
-20
0.1
1.5 2.5 3.5
VDUT_ (V)
1.0
-30
-20
0.5
HIGH-IMPEDANCE LEAKAGE CURRENT
vs. DUT_ VOLTAGE
ACTIVE LOAD LINEARITY ERROR
IDUT_ vs. VLDL_
50
MAX9979 toc28
50
-1.5 -0.5
3ns/div
MAX9979 toc30
60
70
80
TEMPERATURE (°C)
IDUT_ (nA)
50
MAX9979 toc29
40
LINEARITY ERROR (μV)
VVLDH_ = VVLDL_ = 6V
20
1.0
VDUT_ = 0.6V/div
COMPARATOR OFFSET (mV)
ACTIVE LOAD
CURRENT vs. VOLTAGE
CLAMP RESPONSE AT SOURCE
MAX9979 toc27
COMPARATOR OFFSET
vs. TEMPERATURE
10
0
50
40
30
20
-10
10
-20
0
-1.5 -0.5
Maxim Integrated
VCPLV_ = 5V, VCPHV_ = 6.5V
-10
-30
0.5
1.5 2.5 3.5
VDUT_ (V)
4.5
5.5
6.5
-1.5 -0.5
0.5
1.5 2.5 3.5
VDUT_ (V)
4.5
5.5
6.5
27
MAX9979
標準動作特性(続き) _____________________________________________________________
標準動作特性(続き) _____________________________________________________________
(VCC = 9.75V, VEE = -4.75V, VDD = 3.3V, VHHP = 17.5V, VDHV_ = 3V, VDLV_ = 0V, VDTV_ = 1.5V, SC1 = SC0 = 0, VCPHV_ = 7.2V,
VCPLV_ = -2.2V, RT = 50Ω || 1pF, CL = 100pF, CTV_ = 1.4V, TJ = +70°C, unless otherwise specified. All temperature coefficients are
measured at TJ = +40°C to +100°C.)
MAX9979 toc33
10
0
-10
RLOAD = 50Ω TO GND
LOW-LEAK TO HIGH IMPEDANCE
RLOAD = 50Ω TO GND
LOW-LEAK TO DRIVE
20mV/div
-30
VDUT_ = 25mV/div
-20
IDUT_ (mA)
MAX9979 toc35
DRIVE TO LOW-LEAK
TRANSITION
HIGH IMPEDANCE TO LOW-LEAK
TRANSITION
MAX9979 toc34
HIGH-IMPEDANCE CLAMP CURRENT
vs. DIFFERENCE VOLTAGE
-40
-50
0
DRIVE TO LOW-LEAK
-60
-70
0
VCPLV_ = -1.5V, VCPHV_ = 0V
-80
HIGH IMPEDANCE TO LOW-LEAK
-90
5.5
6.5
SUPPLY CURRENT
(ICC vs. VCC)
DRIVER TERM MODE, VDTV_ = 1.5V, NO LOAD
120
SUPPLY CURRENT
(IEE vs. VEE)
0
MAX9979 toc36
140
10ns/div
10ns/div
TJ = +70°C
-50
100
IEE (mA)
80
60
40
-150
-250
20
DRIVER TERM MODE, VDTV_ = 1.5V, NO LOAD
0
-300
0
9.9
10.1
VCC (V)
10.3
10.5
-5.2
-5.1
-5.0
-4.9 -4.8
VEE (V)
-4.7
-50
MAX9979 toc39
DRIVER TERM MODE, VDTV_ = 1.5V, NO LOAD
40
-4.5
50
VDUT_ RISING
60
70
80
TEMPERATURE (°C)
90
100
VMEAS_ RISING
1.5V/div
-100
IEE (mA)
-4.6
TRANSIENT RESPONSE
FVMI RANGE A
SUPPLY CURRENT
(IEE vs. TEMPERATURE)
0
60
20
DRIVER TERM MODE, VDTV_ = 1.5V, NO LOAD
TJ = +70°C
80
40
LOW-LEAK MODE
9.7
120
100
-200
9.5
140
-100
LOW-LEAK MODE
SUPPLY CURRENT
(ICC vs. TEMPERATURE)
MAX9979 toc38
4.5
MAX9979 toc40
1.5 2.5 3.5
VDUT_ (V)
ICC (mA)
0.5
MAX9979 toc37
-1.5 -0.5
ICC (mA)
MAX9979
PMUおよびレベル設定DAC内蔵
デュアル1.1Gbpsピンエレクトロニクス
-150
VMEAS_ FALLING
-200
0
-250
VIN_ = -1V TO +6.5V AND +6.5V TO -1V
RL = 200Ω TO 2.5V
-300
40
28
VDUT_ FALLING
50
60
70
80
TEMPERATURE (°C)
90
100
5μs/div
Maxim Integrated
PMUおよびレベル設定DAC内蔵
デュアル1.1Gbpsピンエレクトロニクス
(VCC = 9.75V, VEE = -4.75V, VDD = 3.3V, VHHP = 17.5V, VDHV_ = 3V, VDLV_ = 0V, VDTV_ = 1.5V, SC1 = SC0 = 0, VCPHV_ = 7.2V,
VCPLV_ = -2.2V, RT = 50Ω || 1pF, CL = 100pF, CTV_ = 1.4V, TJ = +70°C, unless otherwise specified. All temperature coefficients are
measured at TJ = +40°C to +100°C.)
TRANSIENT RESPONSE
FVMI RANGE D
VMEAS_ RISING
VDUT_ RISING AND VMEAS_ RISING
VMEAS_ RISING
VDUT_ RISING
VIN_ = -1.5V TO +6.5V AND
+6.5V TO -1.5V
RL = 200kΩ TO 2.5V
VIN_ = -1.5V TO +6.5V AND +6.5V TO -1.5V
RL = 20kΩ TO 2.5V
VDUT_ FALLING
0
0
0
VDUT_ FALLING
VDUT_ FALLING AND VMEAS_ FALLING
5μs/div
TRANSIENT RESPONSE
FVMI RANGE E
TRANSIENT RESPONSE
FIMI RANGE A
TRANSIENT RESPONSE
FIMI RANGE B
VDUT_ RISING
VDUT_ RISING
VMEAS_ RISING AND VDUT_ RISING
1.5V/div
1.5V/div
VMEAS_ RISING
VIN_ = -1.5V TO +6.5V AND +6.5V TO -1.5V
RL = 2MΩ TO 2.5V
VIN_ = 1.1V TO 4.1V AND 4.1V TO 1.1V
RL = 200Ω TO 2.5V, CLOAD = 100pF
VIN_ = -1.5V TO +6.5V AND
+6.5V TO -1.5V
RL = 2kΩ TO 2.5V, CLOAD = 100pF
VDUT_ FALLING
VMEAS_ FALLING
0
VMEAS_ FALLING
0
VDUT_ FALLING
50μs/div
VMEAS_ FALLING AND VDUT_ FALLING
5μs/div
5μs/div
TRANSIENT RESPONSE
FIMI RANGE D
MAX9979 toc47
TRANSIENT RESPONSE
FIMI RANGE C
VMEAS_ RISING
MAX9979 toc48
0
MAX9979 toc45
5μs/div
MAX9979 toc44
5μs/div
VMEAS_ RISING
2V/div
VMEAS_ FALLING
VMEAS_ FALLING
VMEAS_ RISING
VDUT_ RISING
VIN_ = -1.5V TO +6.5V AND
+6.5V TO -1.5V
RL = 20kΩ TO 2.5V, CLOAD = 100pF
0
VDUT_ FALLING
1.5V/div
1.5V/div
VDUT_ RISING
VIN_ = -1.5V TO +6.5V AND
+6.5V TO -1.5V
RL = 200kΩ TO 2.5V,
CLOAD = 100pF
0
VDUT_ FALLING
VMEAS_ FALLING
VMEAS_ FALLING
5μs/div
Maxim Integrated
MAX9979 toc46
1.5V/div
1.5V/div
VDUT_ RISING
2V/div
VIN_ = -1.5V TO +6.5V AND +6.5V TO -1.5V
RL = 2000Ω TO 2.5V
MAX9979 toc42
MAX9979 toc41
TRANSIENT RESPONSE
FVMI RANGE C
MAX9979 toc43
TRANSIENT RESPONSE
FVMI RANGE B
12.5μs/div
29
MAX9979
標準動作特性(続き) _____________________________________________________________
標準動作特性(続き) _____________________________________________________________
(VCC = 9.75V, VEE = -4.75V, VDD = 3.3V, VHHP = 17.5V, VDHV_ = 3V, VDLV_ = 0V, VDTV_ = 1.5V, SC1 = SC0 = 0, VCPHV_ = 7.2V,
VCPLV_ = -2.2V, RT = 50Ω || 1pF, CL = 100pF, CTV_ = 1.4V, TJ = +70°C, unless otherwise specified. All temperature coefficients are
measured at TJ = +40°C to +100°C.)
MAX9979 toc51
VDUT_ RISING AND VMEAS_ RISING
MAX9979 toc50
VIN_ = -1.5V TO +6.5V AND +6.5V TO -1.5V
RL = 2MΩ TO 2.5V, CLOAD = 100pF
TRANSIENT RESPONSE
VHH
TRANSIENT RESPONSE
FIMV RANGE C
MAX9979 toc49
TRANSIENT RESPONSE
FIMI RANGE E
1.5V/div
VDUT_ RISING
VIN_ = -1.5V TO +6.5V AND
+6.5V TO -1.5V
RL = 20kΩ TO 2.5V, CLOAD = 100pF
2V/div
1.5V/div
VMEAS_ RISING
VDUT_ FALLING
0
0
0
VMEAS_ FALLING
VDUT_ FALLING AND VMEAS_ FALLING
0.1μs/div
DRIVER
CABLE-DROOP COMPENSATION
DRIVER
1.2Gbps TOGGLE RATE, 1V
DRIVER
900Mbps TOGGLE RATE, 3V
RLOAD = 50Ω TO GND
VDUT_ = 200mV/div
VDUT_ = 80mV/div
RLOAD = 50Ω TO GND,
3V SWING,
CDRP = 0b001,
0b100, 0b111
MAX9979 toc54
5μs/div
MAX9979 toc53
50μs/div
MAX9979 toc52
VDUT_ = 250mV/div
0
0
RLOAD = 50Ω TO GND
0
2.5ns/div
0.5ns/div
0.5ns/div
PMU
RANGE CHANGE A TO B
0
5μs/div
30
CLOAD = 100pF, RLOAD = 2kΩ TO 2.5V
ILOAD = -2mA, -1mA, 0, 1mA, AND 2mA
MAX9979 toc56
VDUT_ = 100mV/div AC-COUPLED
CLOAD = 100pF, RLOAD = 2kΩ TO 2.5V
ILOAD = -2mA, -1mA, 0, 1mA, AND 2mA
PMU
RANGE CHANGE B TO A
MAX9979 toc55
VDUT_ = 100mV/div AC-COUPLED
MAX9979
PMUおよびレベル設定DAC内蔵
デュアル1.1Gbpsピンエレクトロニクス
0
5μs/div
Maxim Integrated
PMUおよびレベル設定DAC内蔵
デュアル1.1Gbpsピンエレクトロニクス
(VCC = 9.75V, VEE = -4.75V, VDD = 3.3V, VHHP = 17.5V, VDHV_ = 3V, VDLV_ = 0V, VDTV_ = 1.5V, SC1 = SC0 = 0, VCPHV_ = 7.2V,
VCPLV_ = -2.2V, RT = 50Ω || 1pF, CL = 100pF, CTV_ = 1.4V, TJ = +70°C, unless otherwise specified. All temperature coefficients are
measured at TJ = +40°C to +100°C.)
0.012
0.008
0.004
0
-0.004
-1
0.004
0
-0.004
-0.008
-0.008
-0.012
-0.012
-3
-0.016
-0.016
-4
-0.020
1.5
2.5 3.5
VIN_ (V)
4.5
5.5
6.5
PMU MI
COMMON-MODE RESPONSE
3
2
FVMI MODE, RANGE B,
VIIOS = 2.5V, VDUT_ = VIN_,
NORMALIZED AT VIN_ = 2.5V,
ILOAD = -2mA, 0, AND 2mA
0.5
1.5 2.5 3.5
VDUT_ (V)
4.5
5.5
6.5
-1.5 -0.5
20
FIMV MODE
15
ERROR (mV)
1
0
-1
FVMI MODE, RANGE B, VIIOS = 2.5V
0
CLAMPLO_
0
-3
-15
-0.3
-0.4
-20
Maxim Integrated
2.5 3.5
VIN_ (V)
4.5
5.5
6.5
CLAMPLO_
-0.1
-0.2
1.5
6.5
CLAMPHI_
0.1
-10
-1.5 -0.5 0.5
5.5
0.3
-2
-4
4.5
0.2
5
-5
1.5 2.5 3.5
VMEAS_ (V)
0.4
CLAMPHI_
10
0.5
PMU
CURRENT CLAMP ACCURACY
PMU
VOLTAGE CLAMP ACCURACY
MAX9979 toc60
4
-0.020
-1.5 -0.5
ERROR (%FSR)
0.5
MAX9979 toc61
-1.5 -0.5
MAX9979 toc62
0
-2
VMEAS_ ERROR (mV)
0.012
ERROR (%FSR)
1
FVMI MODE, RANGE C,
VVIOS_ = 2.5V, VDUT_ = 2.5V
0.016
0.008
ERROR (%FSR)
VMEAS_ ERROR (mV)
0.016
2
0.020
MAX9979 toc58
SENSE_ INPUT, RANGE B,
ILOAD = -2mA, 0, AND 2mA
3
0.020
MAX9979 toc57
4
PMU
MI LINEARITY
MAX9979 toc59
PMU
MV LINEARITY
PMU
FV LINEARITY
-1.5 -0.5 0.5
1.5 2.5 3.5
VCLAMP_ (V)
4.5
5.5
6.5
1.0
1.5
2.0
2.5
3.0
VCLAMP_ (V)
3.5
4.0
31
MAX9979
標準動作特性(続き) _____________________________________________________________
MAX9979
PMUおよびレベル設定DAC内蔵
デュアル1.1Gbpsピンエレクトロニクス
端子説明 __________________________________________________________________________
端子
名称
1
MEAS0
チャネル0測定出力
機能
2
DUTHI0
チャネル0 PMUのハイコンパレータ出力
3
DUTLO0
チャネル0 PMUのローコンパレータ出力
4
REF
DACリファレンス入力
5
DGS
DUTグランド検出入力
6, 35, 51
GND
アナロググランド
7
DOUT
データ出力。シリアルインタフェースのデータ出力
8
DGND
ディジタルグランド
9
CS
10
SCLK
11
DIN
データ入力。シリアルインタフェースのデータ入力
12
VDD
ディジタル電源
13
LOAD
14
RST
15
DUTLO1
チャネル1 PMUのローコンパレータ出力
16
DUTHI1
チャネル1 PMUのハイコンパレータ出力
17
MEAS1
チャネル1測定出力
18, 37, 40,
46, 49, 68
VCC
正電源
19, 36, 39,
47, 50, 67
VEE
負電源
20
HIZMEASP1
21
LLEAKP1
22
NRCV1
チャネル1負の受信マルチプレクサ制御入力
23
RCV1
チャネル1正の受信マルチプレクサ制御入力
24
BV1
25
NDATA1
チャネル1負のデータマルチプレクサ制御入力
26
DATA1
チャネル1正のデータマルチプレクサ制御入力
27
ENVHHP1
28
NCL1
チャネル1負のローコンパレータ出力
29
CL1
チャネル1正のローコンパレータ出力
30
CTV1
チャネル1コンパレータ終端電圧
31
NCH1
チャネル1負のハイコンパレータ出力
32
CH1
チャネル1正のハイコンパレータ出力
33
SENSE1
34, 42, 52
N.C.
接続なし。内部で接続されていません。
38
DUT1
チャネル1 DUT接続
32
チップ選択入力
シリアルクロック入力
負荷入力。シリアルインタフェースの非同期の負荷制御
リセット入力。シリアルインタフェースのリセット
PMU測定出力用のチャネル1ハイインピーダンスイネーブル入力
チャネル1低リークイネーブル入力
チャネル1バイアス電圧入力
チャネル1高電圧モードのイネーブル入力
チャネル1 PMU検出入力
Maxim Integrated
PMUおよびレベル設定DAC内蔵
デュアル1.1Gbpsピンエレクトロニクス
端子
名称
41
TEMP
機能
温度出力
43
VHHP
高電圧電源
44
PMU-F
PMU外部印加接続
45
PMU-S
PMU外部検出接続
48
DUT0
チャネル0 DUT接続
53
SENSE0
54
CH0
チャネル0正のハイコンパレータ出力
55
NCH0
チャネル0負のハイコンパレータ出力
56
CTV0
チャネル0コンパレータ終端電圧
57
CL0
チャネル0正のローコンパレータ出力
58
NCL0
チャネル0負のローコンパレータ出力
59
ENVHHP0
60
DATA0
チャネル0正のデータマルチプレクサ制御入力
61
NDATA0
チャネル0負のデータマルチプレクサ制御入力
62
BV0
63
RCV0
チャネル0正の受信マルチプレクサ制御入力
64
NRCV0
チャネル0負の受信マルチプレクサ制御入力
65
LLEAKP0
66
HIZMEASP0
—
EP
チャネル0 PMU検出入力
チャネル0高電圧モードイネーブル入力
チャネル0バイアス電圧入力
チャネル0低リークイネーブル入力
チャネル0 PMU測定出力用のハイインピーダンスイネーブル入力
エクスポーズドパッド。VEEに内部で接続されています。放熱性能を最大にするため、大きなグランド
プレーンまたはヒートシンクに接続してください。電気的な接続点ではありません。
詳細 _________________________________
MAX9979のデュアルチャネルピンエレクトロニクスの
DCL/PMUは、複数のピンエレクトロニクス機能を1つ
のICに内蔵しています。各チャネルは、4レベルのピン
ドライバ、ウィンドウコンパレータ、差動コンパレータ、
ダイナミッククランプ、汎用性のあるPMU、アクティブ
負荷、および14の独立した16ビットのレベル設定DAC
を備えています。また、MAX9979の各チャネルは、
ドライバ出力およびコンパレータ入力用のプログラム
可能なケーブルドループ補償、可変ドライバ出力抵抗、
およびスルーレート調整などの特長を持っています。
MAX9979のドライバは、-1.5V∼+6.5Vの広い高速
動作範囲、ハイインピーダンス、およびアクティブ終端
(第3レベルドライブ)モードを持っており、低い電圧
スイングでも高リニアリティを示します。さらに、
MAX9979は、最大13Vの超高電圧(VHH)レベルを
内蔵しています。ドライバは、ほとんどの高速ロジック
ファミリと互換性のある高速差動制御入力を備えてい
Maxim Integrated
ます。ウィンドウコンパレータは、スルーレート、パルス
幅、またはオーバードライブ電圧の変動に対してきわ
めて小さなタイミング変動を備えており、CTV_の印加
電圧に内部で終端する50Ωのソース出力を持っています。
ハイインピーダンスモードを選択すると、プログラム
可能なダイナミッククランプがDUTの高速波形のダン
ピングを行います。20mAのアクティブ負荷は、コン
パレータとともに使用することで接触試験の高速化が
容易になり、オープンドレイン/コレクタのDUT出力の
プルアップとして機能します。PMUは、±2μA∼±50mA
までの5つの電流範囲を備え、電流または電圧の印加と
測定が可能です。MAX9979のDUT_出力のリークを非
常に少ない状態にすることで、DCL機能とPMUの印加
機能がディセーブルされます。この特長はIDDQの測定
を行う場合に便利で、出力切断のリレーを必要としま
せん。低リーク制御は各チャネルで独立しています。SPI
対応のシリアルインタフェースと外部入力でMAX9979
を設定します。
33
MAX9979
端子説明(続き)_____________________________________________________________________
MAX9979
PMUおよびレベル設定DAC内蔵
デュアル1.1Gbpsピンエレクトロニクス
HYSTERESIS
CONTROL
INPUT
SELECT
MAX9979
CHV*
CH_
NCH_
CTV_
DUT FROM
OTHER CHANNEL
COMPARATORS
CL_
NCL_
CLV*
CS
LOAD CONTROL
SCLK
DROOP
COMPENSATION
SERIAL
INTERFACE
DIN
LOAD
VLDH
RST
VCOM
SLEW
CONTROL
LLEAKP_
ACTIVE
LOAD
VLDL
DROOP
COMPENSATION
ROUT CONTROL
DHV
20Ω
DTV
DUT_
DLV
25Ω ±2.5
MUX/DRIVER
VHH*
CPHV
CLAMPS
CPLV
DATA_
NDATA_
RCV_
TO OTHER
CHANNEL
RANGE CONTROL
PMU-F
NRCV_
REF
PMU-S
VIN
BV_
VCC
VDD
VEE
CLAMPHI*
VHHP
10kΩ
GND
CLAMPLO
DGND
4x
PMU
IIOS
ENVHHP_
TEMP_
MEAS_
DGS
1x
IVMAX*
VIOS
DUTHI_
SENSE_
DUTLO_
IVMIN*
HIZMEASP_
HIGH-IMPEDANCE CONTROL
KEY:
DAC
*SHARED LEVELS.
SERIAL BITS
図1. 簡易ブロック図。2つのチャネルのうちの1つのみを表示しています。PMUは高レンジで示しています。単一のシリアル
インタフェースで両方のチャネルを制御します。
34
Maxim Integrated
PMUおよびレベル設定DAC内蔵
デュアル1.1Gbpsピンエレクトロニクス
• 通常の高速DCL動作は、表1の注Bに示すとおり、PMU
がFNMN状態でDCLが利用可能なときに限られます。
• LLEAKP_ = 0に印加することでDCLは直ちに低リーク
モードになり、PMUは、プログラムされた他の制御
ビットあるいは外部の制御入力に関係なくハイインピー
ダンス状態になります。その他の動作モードを可能に
するには、LLEAKP_ = 1に印加する必要があります。
• HIZFORCE_ = 1に印加することでPMUがイネーブル
され、同時にDCLは低リークモードに強制されます。
• このデータシートに後述するとおり、印加と測定の
モード、電流範囲、測定出力、コンパレータ、および
クランプ機能などのその他のPMU設定が制御されます。
• MAX9979は、DCLとPMUの両方が同時にアクティブ
となる較正モードを備えています。通常、HIZFORCE_
= 0に印加することでPMUはディセーブルされますが、
LLEAKS_がアサートされていないときは、FMODE_
とMMODE_ビットによってこれらの較正モードを
選択します。較正モードの間、通常、これらの機能に
関連付けられた各コントロールによって、DCL状態が
引き続き選択されます。較正モードのとき、PMUの
レンジAは利用することができません。シリアルイン
タフェースのビットRS2_ = 1の場合、PMU範囲は
デフォルトでレンジBになります。
ドライバ
ドライバは高速マルチプレクサを使用して、3つのDAC
電圧(DHV_、DLV_、およびDTV_)から1つを選択するか、
あるいはハイインピーダンスモードを選択します。マルチ
プレクサの切替えは、高速差動入力のDATA_/NDATA_
とRCV_/NRCV_、およびモード制御ビットTMSEL_に
よって制御されます(表2を参照)。マルチプレクサ出力は
バッファリングされてDUT_を駆動します。プログラム
可能なスルーレート回路がバッファ入力のスルーレート
を制御します。
ハイインピーダンスモードでは、クランプとコンパレータ
はDUT_に接続されたままで、DUT_のバイアス電流は
±2μA未満で、かつノードは高速信号の追跡を続けます。
低リークモードでは、DUT_のバイアス電流がさらに
±10nA未満まで低減され、信号の追跡は遅くなります。
ドライバの公称出力抵抗値は50Ωで、シリアルインタ
フェースを介して360mΩ単位で±2.5Ωの調整が可能
です。他の出力抵抗値についてはお問い合わせください。
表1. MAX9979のモード選択
MODES
PMU
DCL
FNMx
FMODE_
MMODE_
LLEAKP_
HIZFORCE_
NOTE
FVMI
0
0
1
1
—
FVMV
0
1
1
1
—
1
0
1
1
—
DRIVER
COMPARATOR
LOAD
PMU
Low leak
Low leak
Low leak
Low leak
Low leak
Low leak
Low leak
Low leak
Low leak
FIMI
Low leak
Low leak
Low leak
FIMV
1
1
1
1
—
Low leak
Available
Available
FVMI
0
0
1
0
A
Available
Available
Available
FIMV
0
1
1
0
A
Available
Available
Available
FNMN
1
0
1
0
B
Available
Available
Available
FNMV
1
1
1
0
A
Low leak
Low leak
Low leak
FNMN
X
0
0
X
—
Low leak
Low leak
Low leak
FNMV
X
1
0
X
—
A = 較正モード
B = 通常の高速DCL動作モード
Maxim Integrated
35
MAX9979
DCLとPMUの機能がMAX9979に統合されているため、
これらのリソースの相互関係を管理する定義された状態
が必要になります。以下で説明し表1に示すように、
PMUの制御はDCLの制御に優先します。留意すべき
重要な事項を以下に示します。
MAX9979
PMUおよびレベル設定DAC内蔵
デュアル1.1Gbpsピンエレクトロニクス
表2. ドライバ制御
SERIAL-INTERFACE BITS
DIGITAL INPUTS
DRIVER OUTPUT
LLEAKS_
ENVHHS_
TMSEL_
LLEAKP_
ENVHHP_
RCV_
DATA_
0
X*
X
1
1
0
0
0
X*
X
1
1
0
1
Drive to DHV
0
0
0
1
1
1
X
High-impedance receive
0
0
1
1
1
1
X
Drive to DTV
0
1
X
1
X
1
X
Drive to VHH**
Drive to DLV
0
0
X
1
0
X
X
Drive to VHH**
X
X
X
0
X
X
X
Low leak
1
X
X
X
X
X
X
Low leak
*指定のDHVとDLVの遷移時間は、ENVHHS_の状態によって変わりません。
**VHH_に駆動するためには、PMUとアクティブ負荷をディセーブルする必要があります(HIZFORCE_ = 0、FMODE_ = 1、
MMODE_ = 0、LDDIS_ = 1)。
表3. ドライバのスルー制御
SC1_
SC0_
DRIVER SLEW RATE (%)
0
0
100*
0
1
75
1
0
50
1
1
25
TYPICAL
DRIVER
TRANSMISSION
LOSS
DUT
*パワーオンリセットとRSTのデフォルト値。
MAX9979
BUFFER
ドライバのスルー制御
スルーレート回路は、バッファ入力のスルーレートを
制御します。表3に従って4つの可能なスルーレートから
1つを選択してください。内蔵マルチプレクサの速度が
100%のドライバのスルーレートを設定します(｢標準
動作特性｣の項にある｢Driver Large-Signal Response
(ドライバの大信号応答)｣のグラフを参照)。SC1および
SC0は、電源投入時またはRSTを強制的にローにした
ときに0に設定されます。
VHH機能
VHHによって、DUT_は最大13Vの電圧を駆動すること
が可能です。VHH_ DACはPMUのCLAMPHI_ DACを
兼ねており、0∼+13Vで調整されます。表2は、DUT_を
VHH_に設定するために必要な制御設定を示しています。
表23は、VHH_ DACの伝達関数を示しています。
ドライバのケーブルドループ補償
ドライバには、アクティブケーブルドループ補償が組み
込まれています。高い周波数においては、被試験デバイス
へのテスタ信号の供給経路全体にわたって、DUT_出力
からの伝送ラインへの影響は出力波形の忠実度を下げ、
信号品質が著しく落ちるかあるいは使用不能な信号に
36
MUX
WAVEFORM
SHAPING
TRANSMISSION
LOSS
DUT
CDRP_
図2. ケーブルドループ補償
なります。補償回路は、時定数が2倍の減衰波形を公称
出力波形に加えることで、この劣化を打ち消します
(プリエンファシス)。図2は、標準的なドライバと
MAX9979の比較を示し、ドループ補償がどのように
信号劣化を打ち消すのかを示しています。CDRP0、
CDRP1、およびCDRP2の制御ビットによって補償信
号の振幅を変化させます。表4は、制御ビット設定値の
関数としての補償の割合を示しています。CDRP0、
CDRP1、およびCDRP2に対するパワーオンリセットと
RSTの値は0です。｢Electrical Characteristics (電気的
特性)｣の表のデータについて規定したデフォルト値は、
CDRP0 = 1です。
Maxim Integrated
PMUおよびレベル設定DAC内蔵
デュアル1.1Gbpsピンエレクトロニクス
MAX9979
表4. ケーブルドループ補償の制御
SERIAL-INTERFACE BITS
DROOP COMPENSATION (%)
CDRP2_
CDRP1_
CDRP0_
0
0
0
0*
0
0
1
1.5**
0
1
0
3
0
1
1
4.5
1
0
0
6
1
0
1
7.5
1
1
0
9
1
1
1
10.5
*パワーオンリセットとRSTのデフォルト値
**｢Electrical Characteristics｣の表のデータについて規定したデフォルト値
可変ドライバの出力インピーダンス(ΔRO)
MAX9979のドライバ出力の公称抵抗値は50Ωで、
360mΩきざみで±2.5Ωの調整が可能です。DCL較正
レジスタのROビットで抵抗値を設定します。表5は、
出力抵抗の制御ロジックを示しています。出力抵抗は、
電源投入時またはRSTを強制的にローにしたときにR O
+ 0.0Ω (0b1000)に設定されます。
表5. 出力抵抗制御
SERIAL-INTERFACE BITS
DRIVER OUTPUT RESISTANCE (Ω)
RO3_
RO2_
RO1_
RO0_
0
0
0
0
RO - 2.88
0
0
0
1
RO - 2.52
0
0
1
0
RO -2.16
0
0
1
1
RO - 1.80
0
1
0
0
RO - 1.44
0
1
0
1
RO - 1.08
0
1
1
0
RO - 0.72
0
1
1
1
RO - 0.36
1
0
0
0
RO + 0*
1
0
0
1
RO + 0.36
1
0
1
0
RO + 0.72
1
0
1
1
RO + 1.08
1
1
0
0
RO + 1.44
1
1
0
1
RO + 1.80
1
1
1
0
RO + 2.16
1
1
1
1
RO + 2.52
*パワーオンリセットとRSTのデフォルト値
Maxim Integrated
37
MAX9979
PMUおよびレベル設定DAC内蔵
デュアル1.1Gbpsピンエレクトロニクス
ドライバのDATA反転モード
ドライバチャネルのDATA_/NDATA_信号は、DCLレジ
スタのINVERT_ビットがアサートされるときに内部で
反転します。INVERT_ビットは、電源投入時または
RSTを強制的にローにしたときに0に設定されます。
する必要があります。クランプを使用しないときは、
予想されるDUT_の電圧範囲から少なくとも0.7Vだけ
外側にクランプ電圧を設定します。過電圧保護は、
DUT_に負荷をかけることなくアクティブな状態を維持
します。ドライバクランプは、常にドライバのハイイン
ピーダンスモードでのみイネーブルされます。
ドライバの差動データモード
MAX9979は、チャネル0のDATA0/NDATA0入力から
両方のチャネルを制御するようにドライバを設定する
ことができます。この機能によって、2つのチャネルが
並行してDUTノードを駆動することが可能になり、
公称ドライブ電流の2倍の電流で25Ωのドライバを
提供することができます。この機能は、DCLレジスタの
DIFFERENTIAL0ビットをセットすることでイネーブル
されます。DIFFERENTIAL0ビットは、電源投入時または
RSTを強制的にローにしたときに0に設定されます。
ドライバの反転 + 差動データモード
差動モードと反転モードを組み合わせることで、2つの
チャネルによって、DATA0/NDATA0における単一ディ
ジタルデータストリームから相補出力をDUT0とDUT1
に生成することができます。ドライバのブロック図(図3)
は、差動モードと反転モードのロジックを示しています。
バイアス電圧入力(BV_)
BV_と高速入力との間にESD保護ダイオードがあるため、
BV_にはDATA_とRCV_の入力で使用するVIH以上の電圧
(VIH (DATA_、RCV_)) < VBV < 3.5Vを印加します。この
条件が守れなかった場合は保護ダイオードが作動して、
DATA_とRCV_の信号の品質が低下します。BV_の入力
バイアス電流は1μA未満です。
ドライバの電圧クランプ
電圧クランプ(ハイおよびロー)によってDUT_の電圧が
制限され、チャネルをハイインピーダンスのレシーバ
として構成したときの反射が抑制されます。クランプは、
大電流バッファの出力に接続されたダイオードとして
動作します(図1)。内部の回路によって1mAのクランプ
電流のダイオード降下を補償しています。レベル設定
DAC (CPHV_とCPLV_)を使用してクランプ電圧を設定
します。クランプは、ドライバがハイインピーダンス
モードのときにのみ有効になります。過渡抑制のため、
DUT_の電圧範囲として予想される最小値と最大値に
近い値にクランプ電圧を設定します。最適なクランプ
電圧はアプリケーションによって異なり、経験的に決定
38
高速コンパレータ
MAX9979は、チャネルごとに2つの独立した高速コン
パレータを備えています。各コンパレータは、内部で
DUT_に接続された1つの入力と、CHV_またはCLV_
に接続されたもう1つの入力を備えています(図4)。
ケーブルドループ補償は両方のチャネルで行われます。
コンパレータの出力は入力状態の論理結果となります。
この構成は16mAの電流源を2つの出力間で切り替え、
各出力はCTV_に接続されている内部終端抵抗を備えて
います。通常、これらの抵抗は50Ωです。別の構成を
使用して異なる経路インピーダンスを終端する場合は、
絶対最大定格を超えない条件で使用してください。
抵抗値によって電圧スイングも設定されることに留意
してください。出力は、50Ωの負荷終端において公称
400mVP-Pのスイングを持っており、50Ωのソース終端
を備えています。VOH電圧の定義については、｢Electrical
Characteristics｣の｢High-Speed Comparators (高速
コンパレータ)｣の｢Logic Outputs (論理出力)｣の項を
参照してください。
シングルエンドのウィンドウコンパレータ
チャネル1のDCLレジスタをDIFFERENTIAL1ビット =
0に設定して高速ウィンドウコンパレータをイネーブル
します。DAC電圧のCHV_とCLV_は、コンパレータの
スレッショルドを制御します。表6は、コンパレータ
の真理値表を示しています。図4は、コンパレータの
ブロック図を示しています。
表6. シングルエンドのウィンドウ
コンパレータの真理値表
CH_
CL_
VDUT_ < VCHV_
CONDITION
VDUT_ < VCLV_
0
0
VDUT_ < VCHV_
VDUT_ > VCLV_
0
1
VDUT_ > VCHV_
VDUT_ < VCLV_
1
0
VDUT_ > VCHV_
VDUT_ > VCLV_
1
1
Maxim Integrated
PMUおよびレベル設定DAC内蔵
デュアル1.1Gbpsピンエレクトロニクス
MAX9979
LLEAKS0
LLEAKP0
TMSEL0
SLEW
CONTROL
DROOP
CONTROL
SC0
CDRP0
VHH0
CPLV0
DLV0
DTV0
CABLE
COMPENSATION
MUX
OUTPUT
BUFFER
20Ω
DUT0
25Ω ±2.5
DHV0
CPHV0
NRCV0
BV0*
RO0
VHH
ENABLE
100Ω
ENVHHS0
RCV0
ENVHHP0
NDATA0
MAX9979
INVERT0
0
100Ω
DATA0
1
DATA1
0
DGS
0
100Ω
NDATA1
1
INVERT1
DIFFERENTIAL0
ENVHHP1
RCV1
BV1*
ENVHHS1
VHH
ENABLE
100Ω
RO1
NRCV1
CPHV1
DHV1
DTV1
MUX
CABLE
COMPENSATION
OUTPUT
BUFFER
20Ω
DUT1
25Ω ±2.5
DLV1
CPLV1
SC1
CDRP1
SLEW
CONTROL
DROOP
CONTROL
VHH1
TMSEL1
LLEAKP1
LLEAKS1
*SEE THE BIAS VOLTAGE INPUT (BV_) SECTION.
図3. ドライバのブロック図
Maxim Integrated
39
MAX9979
PMUおよびレベル設定DAC内蔵
デュアル1.1Gbpsピンエレクトロニクス
CHV0
CH0
0
NCH0
1
CHANNEL ZERO
COMPARATORS
CTV0
CLV0
1
50Ω x 4
DUT0
CDRP0
0
CL0
NCL0
CABLE-DROOP
COMPENSATION
LLEAKP0
LLEAKS0
HYST0
DIFFERENTIAL1
DIFFERENTIAL
COMPARATORS
MAX9979
DGS
CH1
50Ω x 4
1
NCH1
1
CHV1
0
CTV1
CHANNEL ONE
COMPARATORS
CL1
1
NCL1
0
CABLE-DROOP
COMPENSATION
DUT1
1
CDRP1
CLV1
HYST1
LLEAKP1
LLEAKS1
図4. 高速コンパレータのブロック図
40
Maxim Integrated
PMUおよびレベル設定DAC内蔵
デュアル1.1Gbpsピンエレクトロニクス
MAX9979
表7. 差動ウィンドウコンパレータの真理値表
CH0
CL0
VDUT0 - VDUT1 < VCHV1 - VDGS
CONDITION
VDUT0 - VDUT1 < VCLV1 - VDGS
0
0
VDUT0 - VDUT1 < VCHV1 - VDGS
VDUT0 - VDUT1 > VCLV1 - VDGS
0
1
VDUT0 - VDUT1 > VCHV1 - VDGS
VDUT0 - VDUT1 < VCLV1 - VDGS
1
0
VDUT0 - VDUT1 > VCHV1 - VDGS
VDUT0 - VDUT1 > VCLV1 - VDGS
1
1
差動ウィンドウコンパレータ
チャネル1のDCLレジスタをDIFFERENTIAL1ビット =
1にセットして、高速差動ウィンドウコンパレータを
イネーブルします。CHV1とCLV1は、差動コンパレータ
のスレッショルドを制御します。差動比較がアクティブ
のとき、CHV0とCLV0は使用されません。差動比較
モードにおけるCHV1とCLV1の有効電圧範囲は±1V
です。±1Vを超える設定レベルでもデバイスを損傷し
ませんが性能は保証されません。差動コンパレータ出力
は、チャネル0のコンパレータ出力に多重化されます。
チャネル1のコンパレータ出力は両方とも強制的にハイ
の状態にされます。図4はコンパレータの動作を示して
います。表7は差動コンパレータの真理値表を示してい
ます。図4はコンパレータのブロック図を示しています。
8つの値(0、2mV、4mV、6mV、8mV、10mV、12mV、
または15mV)から1つを選択します。ヒステリシス制御
は、シングルエンドコンパレータと差動コンパレータの
両方に影響を及ぼします。HYSTビットは、電源投入時
またはRSTを強制的にローにしたときに0b000に設定
されます。表8はHYSTビットの機能を示しています。
表8. ヒステリシスのロジック
SERIAL-INTERFACE BITS
HYST1_
HYST1_
HYST0_
COMPARATOR
HYSTERESIS (mV)
0
0
0
0
0
0
1
2
0
1
0
4
0
1
1
6
1
0
0
8
1
0
1
10
1
1
0
12
1
1
1
15
コンパレータのヒステリシス
DCL較正レジスタは高速コンパレータのヒステリシスを
制御します。DCL較正レジスタのHYSTビットによって、
VLDH_
MAX9979
VCOM_
0
DUT_
LDCAL_
LLDIS_
TMSEL_
RCV_
100Ω
NRCV_
TRM
LLEAK_
VLDL_
DGS
LLEAKP_
図5. アクティブ負荷のブロック図(1チャネルを表示)
Maxim Integrated
41
MAX9979
PMUおよびレベル設定DAC内蔵
デュアル1.1Gbpsピンエレクトロニクス
コンパレータのケーブルドループ補償
負荷較正のイネーブル(LDCAL_)
ドライバのドループ補償CDRP_で使用するのと同じ
シリアルビットを使用して、コンパレータのケーブル
ドループ補償を制御します。ケーブルドループ補償は、
シングルエンドコンパレータと差動コンパレータの両方
でアクティブになります。
診断を行うために、LDCAL_によって負荷とドライバを
同時にイネーブルすることができます。LDDIS_は
LDCAL_に優先します。
パラメータ測定ユニット(PMU)
MAX9979のPMUは、-1.5V∼6.5Vの電圧と最大±50mA
の電流を印加して測定を行います。最小のフルスケール
電流範囲は±2μAです。利用可能なPMUのモードは、
電圧印加/電圧測定(FVMV)、電圧印加/電流測定モード
(FVMI)、電流印加/電流測定(FIMI)、電流印加/電圧測定
(FIMV)、印加なし/電圧測定(FNMV)、および印加なし/
測定なし(FNMN)です。図6はPMUのブロック図を示して
います。
アクティブ負荷
アクティブ負荷は、直線的にプログラム可能な電流の
ソースとシンク、転流電圧バッファ、およびダイオード
ブリッジで構成されます(図5)。レベル設定DACのVLDH_
とVLDL_は、シンク電流とソース電流を0∼20mAに
設定します。レベル設定DACのVCOM_は、転流電圧
バッファの出力電圧を設定します。ソースとシンクと
いう名付けは、MAX9979を基準にしていますので、
MAX9979から流れ出る電流がソース電流となり、
MAX9979に流れ込む電流はシンク電流となります。
PMUの電流範囲の選択
制御ワードの3ビット(RS0、RS1、およびRS2)が、電流
印加(FI)と電流測定(MI)の両方のモードのフルスケール
電流範囲を制御します。いずれの較正モードでも許されて
いないレンジAは除いては、PMUの範囲はプログラム
されたPMUモードから独立しています。これらのモード
では、レンジAはデフォルトでレンジBになります(表1
を参照)。表10は、PMUの電流範囲制御ロジックを
示しています。
V DUT_ < V COM_のときには、プログラムされたソース
電流が負荷である被試験デバイスに流れます。VDUT_ >
V COM_ のときには、プログラムされたシンク電流が
負荷である被試験デバイスに流れます。高速差動入力
(RCV_/NRCV_)と制御ワードの3ビット(LLDIS_、LDCAL_、
およびTMSEL_)が負荷を制御します。LLEAKP_と
LLEAK_は負荷を低リークモードにします。低リーク
制御は他の制御に優先します。表9は負荷制御ロジック
の詳細です。
表9. 負荷制御ロジック
LLEAKS_
LLEAKP_
LOAD STATE
X
1
X
Low leak
X
X
0
Low leak
0
0
0
1
Off
X
1
X
0
1
Off
1
0
0
0
1
Off
1
0
0
0
0
1
On
X
X
0
1
0
1
On
RCV_
TMSEL_
LDDIS_
LDCAL_
X
X
X
X
X
X
0
X
X
1
表10. PMUの電流範囲制御
DIGITAL INPUT
SERIAL-INTERFACE BITS
RANGE
LLEAKP_
HIZFORCE_
RS2_
RS1_
RS0_
X
X
0
0
0
E
X
X
0
0
1
D
X
X
0
1
0
C
X
X
0
1
1
B
X
0
1
X
X
B*
0
1
1
X
X
B*
1
1
1
X
X
A
*レンジAの動作はPMUのハイインピーダンスモードでは許されておらず、PMUはデフォルトでレンジBになります。
42
Maxim Integrated
PMUおよびレベル設定DAC内蔵
デュアル1.1Gbpsピンエレクトロニクス
MAX9979
TO OTHER CHANNEL
PMU-F_
100Ω
HIZFORCE_
RANGE-SETTING
RESISTORS
LLEAKP_
PMU-F
1
2.5kΩ
PMU-S
1
VIN_
PMU-S_
25Ω
DUT_
1
0
1
10kΩ
FMODE_
CLAMPLO_
CLAMPHI_
CLAMP
CONTROL
REF
1
0
CLENABLE_
MEASI
4x
HIZMEASS_
TO OTHER
CHANNEL
IIOS
HIZMEASP_
DGS
0
MEAS_
1x
1
DISABLE_
0
1
MMODE_
VIOS
IVMAX_
DUTHI_
SENSE_
TO OTHER
CHANNEL
MEASV
PMUSENSE_
0
1
DUTLO_
IVMIN_
MAX9979
HYSTEN_
図6. PMUのブロック図(1チャネルを表示)
Maxim Integrated
43
MAX9979
PMUおよびレベル設定DAC内蔵
デュアル1.1Gbpsピンエレクトロニクス
PMUのコンパレータ
PMU測定電流MEAS_出力のIIOSリファレンスレベル
ウィンドウコンパレータとして構成された2つのコンパ
レータは、MEASV_信号とMEASI_信号を監視します
(図6)。レベル設定DACのIVMAX_とIVMIN_は、ウィン
ドウを決定するハイとローのスレッショルドを設定し
ます(DACのIVMAX_はデューティをVHH_と共有します)。
PMUウィンドウコンパレータの両出力はオープンドレ
インで、単一のシリアルディセーブルビット(DISABLE_)
を共有し、このビットによって出力はハイインピーダンス
の低リーク状態になります。MEAS_にはVIOSの影響が
含まれますが、コンパレータ出力には含まれません。
表11は、PMUのコンパレータ出力ロジックを示してい
ます。
MIモードでは、IIOSのレベル設定DACを使用してIDUT_
= 0の中心リファレンス近辺にMEAS_出力を調整します。
IIOSは0∼5Vにプログラム可能ですが、2V∼4Vの
範囲を外れるレベルは無効です。単一のIIOSのDACが
両方のチャネルで共有されます。IIOSによって、MEAS_
出力においてグランドを十分に超えるレベルまで±4V
のMI出力範囲のレベルシフトすることが可能になり、
MEAS_を単極ADCで読み取るときに役立ちます。IIOS
の0x0000∼0xFFFFの公称コード範囲は、0∼5Vに
等しくなります。IIOSのパワーオンリセットおよびRST
状態は、0x4000または1.25Vです。通常動作において、
-1.5V∼+6.5VのMIのMEAS_出力に対するIIOSのレベル
は、2.5Vです。IIOSのDACの範囲は、IIOS信号の有効
動作範囲外でもプログラム可能ですが、このようにプロ
グラムしてもデバイスに損傷を与えることはありません。
表23は、IIOSのDACの伝達関数を示しています。
PMUの測定出力(MEAS_)
MEAS_出力は、測定電圧または測定電流に比例する電圧
を示します。ロジック入力HIZMEASP_またはビット
HIZMEASS_を強制的にローにすると、M E A S _ は
低リークでハイインピーダンスの状態になります。
PMU測定電圧MEAS_出力のVIOSオフセットレベル
M Vモードでは、V I O Sレベル設定D A Cを使用して、
MEAS_出力電圧にオフセットをかけます。VIOSの有効
範囲は0∼1.5Vですが、VIOSのDACは、-1.25V∼
+3.75Vにプログラム可能です。単一のVIOSのDACが
両方のチャネルで共有されます。VIOSによって、MEAS_
出力のレベルシフトが可能になり、MEAS_を単極ADC
で読み取るときに役立ちます。VIOSの0x0000∼0xFFFF
の公称コード範囲は、-1.25V∼+3.75Vに等しくなり
ます。VIOSのパワーオンリセットおよびRST状態は
0x4000または0Vで、通常動作のレベルです。MEAS_
出力はDGSを追跡します。VIOSのDACの範囲は、VIOS
信号の有効動作範囲外でもプログラム可能ですが、この
ようにプログラムしてもデバイスに損傷を与えることは
ありません。表23は、VIOSのDACの伝達関数を示して
います。
MIのMEAS_出力は、印加電流ループを閉じるために
使用される内部ノードのバッファ出力です。印加電流
の供給範囲は、上限約7.5VのVINによってIIOSレベルが
3.5Vを超えるように制限されます。
PMU検出
制御ビットPMUSENSE_は、2つの入力のいずれをPMU
検出アンプに入力させるのかを決定します(図6)。1つは
10kΩの内蔵抵抗を介してDUT_からの入力で、もう1つ
は外部入力SENSE_からの入力です。検出アンプへの
3つ目の入力(GND)は図6に示していませんが、この
入力は、潜在する過電圧とグリッチからアンプを隔離
して保護するために、VHHとFNMNのモードで使用し
ます。GNDはモード設定に基づいて自動的に接続される
ため、個別に制御する必要ありません。表12はPMUの
検出制御ロジックを示しています。
表11. PMUのコンパレータ出力ロジック
DISABLE_ BIT
CONDITION
COMPARATOR OUTPUTS
DUTHI_
DUTLO_
0
X
High impedance
High impedance
1
VMEASURE > VIVMAX and VIVMIN
0
1
1
VIVMAX > VMEASURE > VIVMIN
1
1
1
VIVMAX and VIVMIN > VMEASURE
1
0
1
VIVMIN > VMEASURE > VIVMAX*
0
0
*通常動作ではVIVMAX > VIVMINです。この条件はVIVMIN > VIVMAXです。これによってコンパレータの動作に問題が生じることは
ありません。
44
Maxim Integrated
PMUおよびレベル設定DAC内蔵
デュアル1.1Gbpsピンエレクトロニクス
MAX9979
表12. PMUの検出制御ロジック
DIGITAL INPUT
SERIAL-INTERFACE BITS
PMU MODE
SENSE PATH
LLEAKP_
HIZFORCE_
FMODE_
MMODE_
PMUSENSE_
1
1
X
X
0
FyMy*
Internal
1
1
X
X
1
FyMy*
External
1
0
0
X
0
FVMy* (calibration)
Internal
1
0
0
X
1
FVMy* (calibration)
External
1
0
1
0
X
FNMN
GND
1
0
1
1
0
FNMV (calibration)
Internal
External
1
0
1
1
1
FNMV (calibration)
0
X
X
0
X
FNMN
GND
0
X
X
1
0
FNMV (calibration)
Internal
0
X
X
1
1
FNMV (calibration)
External
*y = VまたはI
PMUのアナログ信号極性
FVモードでは、DUT_電圧はレベル設定DACの電圧VIN_
に比例します。FIモードでは、DUT_から流れ出る電流
は次式に等しくなります。
(VIN − VIIOS )
4 × RRANGE
PMUの電流クランプ
正電流は、PMUから流れ出る電流と定義されます。FN
モードでは、PMU出力はハイインピーダンスです。表13
は範囲の抵抗値を示しています。表23はDACの伝達関数
を示しています。
PMUの電圧クランプ
電圧クランプは、FIモードでのみPMU出力に対して
利用可能です。レベル設定DACのCLAMPLO_と
C L A M P H I _によってクランプをプログラムします。
PMUの電圧クランプは±50mAの全範囲に対応しており、
SENSE_における電圧に依存せずにDUT_の電圧によって
トリガされます。電圧クランプはPMUのみを無効に
して、外部ソースの電圧を制限しません。外部ソース
表13. 範囲レジスタの値
RANGE
が電圧クランプレベルを超えてDUT_を駆動した場合、
PMUは安全に電流を制限します。PMUの電圧クランプ
がアクティブで制限状態にあるときは、MVとMIの機能
は有効な状態を保ちます。DUT_の外部電圧レベルが
絶対最大定格の限度を超えないようにしてください。
電流クランプは、FVモードでのみPMU出力に対して
利用可能です。レベル設定DACのCLAMPLO_と
CLAMPHI_によってクランプをプログラムします。PMU
の電流クランプは全電流範囲(レンジAでは±50mA、
レンジBでは±2mAなど)に対応しています。クランプ
電流が範囲を超えた場合、PMUは定電圧モードに移行
します。電流クランプ回路はPMUのみを無効にして、
外部ソースを制限しません。PMUの電流クランプがアク
ティブなとき、MVとMIの機能は有効な状態を保ちます。
PMUのクランプイネーブル
PMUレジスタのCLENABLE_ビットで電圧クランプと
電流クランプをイネーブルします。表14はクランプ
イネーブルの制御ロジックを示しています。
表14. クランプイネーブルの制御ロジック
RESISTOR VALUE (Ω)
CLENABLE_ BIT
A
20
1
Clamps enabled
B
500
0
Clamps disabled
C
5k
D
50k
E
500k
Maxim Integrated
MODE
45
MAX9979
PMUおよびレベル設定DAC内蔵
デュアル1.1Gbpsピンエレクトロニクス
PMUの電圧/電流制限フラグ
PMUは、ウィンドウコンパレータとして構成された2つ
のコンパレータを備え、電流または電圧のレベルを
フラグで報告することで、高速の合否判定試験が可能
になります。コンパレータは負荷電流または負荷電圧
を監視して、これをレベル設定DACのIVMAXおよび
IVMINと比較します。MMODE_ビットは、ウィンドウ
コンパレータがMEASV_またはMEASI_のいずれを監視
するかを選択します(図6)。MMODE_でMEASV_を選択
した場合、PMUSENSE_ビットはSENSE_入力または
DUT_のいずれかを選択します(図6)。
PMUのフィードバックスイッチと測定スイッチの
独立した制御
2つの単極双投(SPDT)スイッチでPMUの動作モードを
決定します。一方のスイッチは、検出したDUT_電流
またはDUT_電圧のいずれを入力にフィードバックする
のかを決定しますので、これらのパラメータのいずれ
を印加するのかを決定します。もう一方のスイッチは、
検出したDUT_電流またはDUT_電圧のいずれをMEAS_
で提示するのかを決定します。これらのスイッチを独立
して制御することや強制ハイインピーダンス状態にする
ことで、従来の電圧印加/電流測定(FVMI)モードや電流
印加/電圧測定(FIMV)モード以外の柔軟性のある動作
モードが可能になります。以下のモードに対応してい
ます。
• FVMI：電圧印加/電流測定モード
• FIMV：電流印加/電圧測定モード
• FVMV：電圧印加/電圧測定モード
• FIMI：電流印加/電流測定モード
• FNMV：印加なし/電圧測定モード
• FNMN：印加なし/測定なしモード
PMU測定出力のハイインピーダンス制御
MEAS_出力は、低リークでハイインピーダンスの状態を
備えています。この状態を起動するには、HIZMEASS_
ビットをローにするか、あるいはHIZMEASP_のロジック
入力を強制的にローにします。2つの制御は論理的に
AND処理されます(図6)。HIZMEASP_入力によって、
シリアルインタフェースを使用せずにPMU測定出力を
多重化することができます。電源投入時、HIZMEASS_
はデフォルトでローになり、MEAS_をハイインピー
ダンス状態にします。表15は、MEAS_出力のハイイン
ピーダンス制御ロジックを示しています。
PMUの低リークモード
PMUの出力は、低リークでハイインピーダンスの状態
を備えています。この状態を起動するには、HIZFORCE_
46
表15. 測定出力のハイインピーダンス制御
ロジック
HIZMEASS_
BIT
HIZMEASP_
INPUT
MEAS_ STATE
1
1
Measure output enabled
1
0
High impedance
0
1
High impedance
0
0
High impedance
ビットをローにするか、あるいはLLEAKP_のロジック
入力を強制的にローにします。2つの制御は論理的に
AND処理されます(図6)。電源投入時、HIZFORCE_は
デフォルトでローになり、PMUを低リーク状態にします。
表1は、PMU出力の低リークロジックを示しています。
PMUのDUTグランド検出(DGS)
DACとMEAS_のすべての出力は、DUTグランド検出入力
(DGS)を追跡します。DGSを被試験デバイスのグランド
に接続します。
PMUのDUT_ノードの印加スイッチと検出スイッチ
MAX9979は、チャネル間で共有されて(図6)外部PMU
の接続に使用することができるシリアル制御スイッチを
介して、PMU印加(PMU-F)およびPMU検出(PMU-S)の
接続を追加することができます。印加スイッチは最大
100Ωで、検出スイッチは最大2.5kΩになります。
PMUのDUT_電圧スイング対DUT_電流と電源電圧
PMUが出力するDUT_電圧は、2つの項目によって制限
されます。1つ目の項目は、ゼロ出力電流においてアンプ
と他のオンチップ回路が必要とするヘッドルームです。
2つ目の項目は、フルスケール電流において検出レジスタ
とその他の回路の電圧降下で必要とされるヘッドルーム
です。PMUがDUT_に電流をソースまたは電流をシンク
しているとき、電圧範囲は直線的に小さくなります。
このコンプライアンス曲線は、FVモードとFIモードの
両方に適用されるVDGSから独立しています。FVモードで
印加されたDUT_電圧はDGS + VINであることから、VDUT_
はさらにVDGSで制限されて-2.5V∼+7.5Vの範囲のVIN
になります。PMUの印加出力性能を図7に示します。
これらの制限はMAX9979の保証性能に基づいています。
絶対最大定格の制限が守られている限り、これらの制限
を超えたDUTノードの動作によってMAX9979が損傷を
受けることはありません。上記の理由で、図7の制限を
超えてDUTスイングの範囲を拡大することが可能です。
ただし、リニアリティなどのいくつかの仕様の品質が
低下し始めます。図7の制限を超えて動作するときの
性能は保証されません。
Maxim Integrated
PMUおよびレベル設定DAC内蔵
デュアル1.1Gbpsピンエレクトロニクス
4.5V (A)
6.1V (B–E)
MAX9979へのデータロード
CSがローの間に、SCLKの立上りエッジでDINから24
ビットのシフトレジスタにデータをロードします(図8)。
制御データとレベル設定データが制御レジスタとレベル
設定レジスタにラッチされると、MAX9979は更新され
ます。制御レジスタとレベル設定レジスタは、入力レジ
スタとチャネル選択レジスタによってシフトレジスタ
から切り離されます。外部ディジタル入力LOADの状態
に応じて、シフトレジスタから制御レジスタとレベル
設定レジスタにデータ転送を可能にする2つの方法が
あります。
IDUT_
1.1V (A)
-1.1V (B–E)
-1.5V
-FSR/2
+FSR/2
図7. 出力電圧範囲
シリアルインタフェース
SPI対応のシリアルインタフェースと表1で示したロジック
制御入力で、MAX9979を制御します。図8に詳細を
示したシリアルインタフェースは最大50MHzのクロック
速度で動作し、信号CS、SCLK、DIN、RST、LOAD、
およびDOUTを備えています。シリアルインタフェース
CSの立上りエッジの間にLOADをハイに保持することで、
シフトレジスタのデータを入力レジスタとチャネル選択
レジスタにのみ転送することができます。LOADを強制
的にローにすると、制御レジスタとレベル設定レジスタ
にデータが転送されます。LOADの立下りエッジで変更
が更新されることでデータのプリロードが可能になり、
複数デバイス間での更新の同期化が容易になります。
MAX9979
SCLK
DIN
SHIFT REGISTER
DOUT
D0 D1 D2 D3 D4 D5 D6 D7 D8 D9 D10 D11 D12 D13 D14 D15 A0 A1 A2 A3 A4 A5 A6 A7
LOAD
CS
16
8
RST
INPUT REGISTERS
PMU CONTROL
REGISTER
DCL CONTROL
REGISTER
CHANNEL-SELECT
REGISTER
LEVEL-SETTING DACs
AND DAC CALIBRATION REGISTERS
図8. シリアルインタフェースのブロック図
Maxim Integrated
47
MAX9979
6.5V
のタイミングを図9に示しており、タイミング仕様の
詳細は｢Electrical Characteristics｣の項に示してい
ます。
VDUT
MAX9979
PMUおよびレベル設定DAC内蔵
デュアル1.1Gbpsピンエレクトロニクス
tCH
SCLK
tCL
tCSSO
tCSS1
tCSHO
tCSH1
CS
tCSWH
tDH
tDS
DIN
A7
A6
A5
A4
A3
A2
D1
D0
tRST
RST
tCSHLD
tCLL
LOAD
tDO
DOUT
A7 LAST
A6 LAST
A5 LAST
A4 LAST
A3 LAST
A2 LAST
D1 LAST
D0 LAST
A7
図9. シリアルインタフェースのタイミング
CSの立上りエッジの間にLOADをローに保持することで、
入力レジスタとチャネル選択レジスタを透過になる
ように強制し、すべてのデータがこれらのレジスタを
通して直に制御レジスタとレベル設定レジスタに転送
されます。CSの立上りエッジで変更が更新されます。
図10と図11は、LOADとCSの機能を示し、またSCLK、
DIN、およびDOUTのデータ構成を示しています。
較正レジスタは、LOADの状態に関わらずCSの立上り
エッジで変化します。
DOUT
DOUTは、シリアルインタフェースのシフトレジスタ
の最終ビットのバッファ出力です。シフトレジスタの
全内容は、次の書込みサイクルの間にDOUTで読み取る
ことができます。いずれのレジスタも変更することなく
データをシフトアウトするには、アドレスビットA4と
A5を0に設定した状態で書込みを実行します。DOUTを
使用して、複数のデバイスをデイジーチェーン接続し
48
たり、前の通信中にデータが正しくシフトされたかどうか
を検証したりします。
MAX9979の制御
制御レジスタとレベル設定レジスタを選択して、チャネル
とモード選択のビット(A0∼A7)に基づいてデータを
受信します。表16は、制御レジスタのビットと機能を
示しています。レベル設定DACのデータと制御レジスタ
のデータは、16のデータビットD0∼D16に保存されて
います。表15、16、および17はビット機能の詳細を
示しています。図8に示すように最初にビットA7を、
最後にビットD0を同期入力します。
ビットA6によってDAC較正レジスタにアクセスする
ことができます。較正レジスタを使用して各DACの利得
とオフセットを調整します。ビットA6を設定して較正
レジスタに書き込みます(表18)。詳細については、
｢レベル設定DAC｣の項を参照してください。
Maxim Integrated
PMUおよびレベル設定DAC内蔵
デュアル1.1Gbpsピンエレクトロニクス
MAX9979
CS
INPUT AND
CHANNEL
REGISTERS
UPDATED
SCLK
0
1
2
3
4
5
6
7
8
9
20
21
22
23
A7
A6
A5
A4
A3
A2
A1
A0
D15
D14
D3
D2
D1
D0
A7'
A6'
A5'
A4'
A3'
A2'
A1'
A0'
D15'
D14'
D3'
D2'
D1'
DIN
DOUT
FIRST BIT
FROM
PREVIOUS
WRITE
D0'
A7
LAST BIT
FROM
PREVIOUS
WRITE
LOAD
LEVEL-SETTING AND
CONTROL REGISTERS
UPDATED
RST
図10. LOADを使用してレベル設定レジスタと制御レジスタを更新
CS
INPUT, CHANNEL,
LEVEL-SETTING AND
CONTROL
REGISTERS ALL
UPDATED
SCLK
0
1
2
3
4
5
6
7
8
9
20
21
22
23
A7
A6
A5
A4
A3
A2
A1
A0
D15
D14
D3
D2
D1
D0
A7'
A6'
A5'
A4'
A3'
A2'
A1'
A0'
D15'
D14'
D3'
D2'
D1'
DIN
DOUT
FIRST BIT
FROM
PREVIOUS
WRITE
D0'
A7
LAST BIT
FROM
PREVIOUS
WRITE
LOAD = 0
RST
図11. CSを使用してレベル設定レジスタと制御レジスタを更新(LOADをローに保持)
Maxim Integrated
49
MAX9979
PMUおよびレベル設定DAC内蔵
デュアル1.1Gbpsピンエレクトロニクス
表16. MAX9979の制御レジスタと較正レジスタのビット
REGISTER
CDRP_
CLENABLE_
DIFFERENTIAL0
DIFFERENTIAL1
DISABLE_
FUNCTION
Driver and comparator cable-droop compensation
PMU clamp enable
Select DATA1/NDATA1 as data control for both channels 1 and 2 (Figure 3)
Enable differential comparator outputs (Figure 4)
PMU comparator output disable
ENVHHS_
VHH_ mode enable
FMODE_
PMU force-mode control
GCAL_
DAC gain calibration
HIZFORCE_
PMU DUT_ high-impedance control
HIZMEASS_
PMU measure output high-impedance control
HYST_
High-speed comparator hysteresis select
HYSTEN_
PMU comparator hysteresis enable
INVERT_
DATA_/NDATA_ polarity control
LDCAL_
Load calibration enable
LDDIS_
LLEAKS_
MMODE_
Load disable
DCL low-leak enable
PMU measure-mode control
OCAL_
DAC offset calibration
PMU-F_
Force switch enable (Figure 6)
PMU-S_
Sense switch enable (Figure 6)
PMUSENSE_
PMU MEASV input control
RO_
Driver output resistance select
RS_
PMU current range select
SC_
Driver slew-rate control
TMSEL_
Driver terminate select control
TMUX_
Factory use only. Program to 0.
表17. シリアル入力データの概要
BIT
A7
Not used. Write 0 or 1
A6
Calibration register write enable
A5
Channel 1 write enable
A4
Channel 0 write enable
A3–A0
D15–D0
50
FUNCTION
Register address (see Table 18)
Register data (see Table 19)
Maxim Integrated
PMUおよびレベル設定DAC内蔵
デュアル1.1Gbpsピンエレクトロニクス
MAX9979
表18. レジスタのアドレスビット
BITS
REGISTER
A3
A2
A1
A0
A6 = 0
A6 = 1
0
0
0
0
DCL control
DCL calibration
0
0
0
1
DHV level
DHV calibration
0
0
1
0
DLV level
DLV calibration
0
0
1
1
DTV level
DTV calibration
0
1
0
0
CHV level/PMU IVMAX
CHV calibration
0
1
0
1
CLV level/PMU IVMIN
CLV calibration
0
1
1
0
CPHV level
CPHV calibration
0
1
1
1
CPLV level
CPLV calibration
1
0
0
0
PMU control
—
1
0
0
1
VIN level
VIN calibration
1
0
1
0
VCOM level
VCOM calibration
1
0
1
1
VLDH level
VLDH calibration
1
1
0
0
VLDL level
VLDL calibration
1
1
0
1
VIOS/IIOS* level
VIOS/IIOS* calibration
1
1
1
0
CLAMPHI/VHH level
CLAMPHI/VHH calibration
1
1
1
1
CLAMPLO level
CLAMPLO calibration
*チャネル0のレジスタでVIOSレベルを設定し、チャネル1のレジスタでIIOSレベルを設定します。ビットのA4とA5でチャネルを
選択します。
表19. データビットの割り当て*
DAC GAIN AND OFFSET
CALIBRATION REGISTERS
BIT
DCL CONTROL
REGISTER**
DCL
CALIBRATION
REGISTER**
PMU CONTROL
REGISTER**
LEVEL-SETTER
REGISTER
D0
SC0
RO0
FMODE_
Bit 0 (LSB)
OCAL0
OCAL0
D1
SC1
RO1
MMODE_
Bit 1
OCAL1
OCAL1
D2
LLEAKS
RO2
RS0_
Bit 2
OCAL2
OCAL2
D3
TMSEL
RO3
RS1_
Bit 3
OCAL3
OCAL3
D4
LDDIS
HYST0
RS2_
Bit 4
OCAL4
OCAL4
D5
INVERT
HYST1
CLENABLE_
Bit 5
OCAL5
OCAL5
D6
DIFFERENTIAL
HYST2
HIZFORCE_
Bit 6
OCAL6
OCAL6
D7
LDCAL
CDRP0
HIZMEASS_
Bit 7
OCAL7
OCAL7
D8
ENVHHS
CDRP1
DISABLE_
Bit 8
GCAL0
GCAL0
D9
TMUX0 = 0
CDRP2
PMUSENSE_
Bit 9
GCAL1
GCAL1
D10
TMUX1 = 0
—
HYSTEN_
Bit 10
GCAL2
GCAL2
VIN
ALL OTHERS
*データビットは、MSBからLSBへの順序でシフトレジスタに入力されます。
**DCL制御、DCL較正、およびPMU制御レジスタは、電源投入時にそれぞれデフォルトで0x0004、0x0008、および0x0003に
設定されます。
Maxim Integrated
51
MAX9979
PMUおよびレベル設定DAC内蔵
デュアル1.1Gbpsピンエレクトロニクス
表19. データビットの割り当て* (続き)
FUNCTION
DAC GAIN AND OFFSET
CALIBRATION REGISTERS
BIT
DCL CONTROL
REGISTER**
DCL
CALIBRATION
REGISTER**
PMU CONTROL
REGISTER**
LEVEL-SETTER
REGISTER
VIN
ALL OTHERS
D11
TMUX2 = 0
—
PMU-F
Bit 11
GCAL3
GCAL3
D12
TMUX3 = 0
—
PMU-S
Bit 12
GCAL4
GCAL4
D13
—
—
—
Bit 13
GCAL5
GCAL5
D14
—
—
—
Bit 14
GCAL6
—
D15
—
—
—
Bit 15 (MSB)
—
—
*データビットは、MSBからLSBへの順序でシフトレジスタに入力されます。
**DCL制御、DCL較正、およびPMU制御レジスタは、電源投入時にそれぞれデフォルトで0x0004、0x0008、および0x0003に
設定されます。
レベル設定DAC
MAX9979は、2チャネルのMAX9979のさまざまな制御
回路と監視回路にDC電圧レベルを提供する28のレベル
設定DACを備えています。DACのいくつかはMAX9979
のチャネル間で共有され、また一部のDACは1つのチャ
ネル内で2つの機能を実行します(図12)。共有DACの
動作に関する重要事項を以下に示します。
• VIOSは、両方のチャネルに共通のDACレベルを共有
します。VIOSのDACは、VIOS1とVIOS2のレベルを
同時に更新します。
• IIOSは、両方のチャネルに共通のDACレベルを共有
します。IIOSのDACは、IIOS1とIIOS2のレベルを同
時に更新します。
• CLAMPHI_とVHH_は共通のDACレベルを共有します。
CLAMPHI_/VHH_のDACはCLAMPHI_とVHH_の
レベルを同時に更新します。VHH_の出力が0∼+13V
であることに留意してください。CLAMPHI_を負の
値に設定してVHH_モードを選択した場合、VHH_の
出力は0V近くに制限されます。
• CHV_とIVMAX_は共通のDACレベルを共有します。
CHV_/IVMAX_のDACは、CHV_とIVMAX_のレベル
を同時に更新します。
• CLV_とIVMIN_は共通のDACレベルを共有します。
CLV_/IVMIN_のDACは、CLV_とIVMIN_のレベルを
同時に更新します。
0x0000∼0xFFFFで変化する16ビットコードですべて
のDACレベルを設定します。表20は、DACの一覧と
デフォルト値を示しています。
52
MAX9979
CLAMPHI1
CLAMPHI1
VHH1
CHV1
CHV1
IVMAX1 CHANNEL 1
CLV1
CLV1
IVMIN1
IIOS
IIOS
VIOS
VIOS
VIOS
IIOS
IVMIN2
CLV2
CLV2
CHANNEL 2
IVMAX2
CHV2
CHV2
VHH2
CLAMPHI2
CLAMPHI2
図12. 共有DACの配置
DACの利得およびオフセットの較正
DAC較正レジスタは、各DACの利得とオフセットを調整
します。各DACは少なくとも1つの較正レジスタを備えて
います。15ビットコードを使用するVIN_を除くすべて
のDAC較正レジスタは、14ビットコードでプログラム
されます(表19)。コードは利得用(GCAL_)とオフセット
用(OCAL_)に1つずつ、2つの領域に分けられています。
VIN_は、利得用に7ビットの領域とオフセット用に
8ビットの領域を備えています。その他すべてのDACは、
利得用に6ビットの領域とオフセット用に8ビットの領域
を備えています。
Maxim Integrated
PMUおよびレベル設定DAC内蔵
デュアル1.1Gbpsピンエレクトロニクス
較正レジスタをプログラムした後、動作モードの関数
として適切なレジスタに自動的に切り替えられます。
表20は、DACレジスタとデフォルト値の一覧を示して
います。較正レジスタは、電源投入リセット時にのみ
デフォルト値にプログラムされます。RSTをアサートし
ても、較正レジスタを強制的にそれらのデフォルト値に
することはできません。表21は、DACレジスタのアド
レスを一覧表示しています。図13は、較正レジスタが
DACの出力にどのように影響するかを示しています。
表20. DACの電源投入時およびリセット時のデフォルト値
DAC
DESCRIPTION
LEVEL-SETTING REGISTER
POWER-UP AND RST VALUE
CALIBRATION REGISTER
POWER-UP VALUE*
DHV_
Driver high
0x4000
0x2080
DLV_
Driver low
0x4000
0x2080
Driver term
0x4000
0x2080
CHV_/IVMAX_
DTV_
High comparator/PMU high comparator
0x4000
0x2080
CLV_/IVMIN_
Low comparator/PMU low comparator
0x4000
0x2080
CPHV_
High high-impedance clamp
0x4000
0x2080
CPLV_
Low high-impedance clamp
0x4000
0x2080
PMU force value
0x4000
0x4080
VIN_
VCOM_
Load commutation voltage
0x4000
0x2080
VLDH_
Load source current
0x4000
0x2080
VLDL_
Load sink current
0x4000
0x2080
VIOS
PMU measure voltage offset
0x4000
0x2080
IIOS
PMU force/measure current offset
0x4000
0x2080
PMU high clamp/driver super voltage
0x4000
0x2080
PMU low clamp
0x4000
0x2080
CLAMPHI_/VHH_
CLAMPLO_
*較正レジスタはRSTの影響を受けません。
Maxim Integrated
53
MAX9979
VCH_、VCL_、およびVIN_のDACは、選択したDCL/
PMUモードの機能として選択されてアドレス指定される
2重の較正レジスタを備えています。VCH_とVCL_の
レジスタはいずれも、ウィンドウコンパレータ、差動
コンパレータ、およびPMUコンパレータによって使用
される3つの個別の較正レジスタを備えています。VIN_
レジスタは、PMUの印加モードの機能として選択される
2重の較正レジスタを6つ備えています。これらのレジ
スタは、最初に適切なモードを選択してからレジスタの
書込みを実行することで個別にアドレス指定されます。
MAX9979
PMUおよびレベル設定DAC内蔵
デュアル1.1Gbpsピンエレクトロニクス
表21. DACのレベル設定レジスタと較正レジスタのアドレス
DAC
DESCRIPTION
LEVEL-SETTING
REGISTER ADDRESS
CALIBRATION
REGISTER ADDRESS
NOTES
Ch 0
Ch 1
Both
Ch 0
Ch 1
DHV_
Driver high
0x11
0x21
0x31
0x51
0x61
0x71
—
DLV_
Driver low
0x12
0x22
0x32
0x52
0x62
0x72
—
DTV_
Both
Driver term
0x13
0x23
0x33
0x53
0x63
0x73
—
CHV_/IVMAX_
High comparator/PMU high comparator
0x14
0x24
0x34
0x54
0x64
0x74
1, 3
CLV_/IVMIN_
Low comparator/PMU low comparator
0x15
0x25
0x35
0x55
0x65
0x75
2, 3
High high-impedance clamp
0x16
0x26
0x36
0x56
0x66
0x76
—
—
CPHV_
CPLV_
Low high-impedance clamp
0x17
0x27
0x37
0x57
0x67
0x77
PMU force value
0x19
0x29
0x39
0x59
0x69
0x79
3
VCOM_
Load commutation voltage
0x1A
0x2A
0x3A
0x5A
0x6A
0x7A
—
VLDH_
Load source current
0x1B
0x2B
0x3B
0x5B
0x6B
0x7B
—
VLDL_
Load sink current
0x1C
0x2C
0x3C
0x5C
0x6C
0x7C
—
VIOS
PMU measure voltage offset
0x1D
—
—
0x5D
-
—
4
IIOS
PMU force/measure current offset
VIN_
CLAMPHI_/VHH_
CLAMPLO_
—
0x2D
—
—
0x6D
—
5
PMU high clamp/driver super voltage
0x1E
0x2E
0x3E
0x5E
0x6E
0x7E
3, 6
PMU low clamp
0x1F
0x2F
0x3F
0x5F
0x6F
0x7F
—
注1：CHV_とIVMAX_の両方のレベルで共通のDACが使用されます。
注2：CLV_とIVMIN_の両方のレベルで共通のDACが使用されます。
注3：CHV_とCLV_のレベルはそれぞれ1対の較正レジスタを備えています。1つは、ウィンドウコンパレータを使用するときに
アクティブになり、もう1つは差動コンパレータを使用するときにアクティブになります。VIN_レベルには、電圧印加に対応
する6つの較正レジスタと、5つの電流印加範囲PMUのモードがあります。CLAMPHI_、VHH_、IVMAX_、およびIVMIN_
レベルはそれぞれの専用較正レジスタを備えています。これらの較正レジスタのいずれかをアドレス指定するには、レジスタ
のアドレスとともにデバイスモードの設定(表22)が必要です。
注4：VIOSレベルは両方のチャネルに共通です。チャネル0のDACを使用してVIOSを生成します。
注5：IIOSレベルは両方のチャネルに共通です。チャネル1のDACを使用してIIOSを生成します。
注6：CLAMPHI_とVHH_の両方のレベルで共通のDACが使用されます。
54
Maxim Integrated
PMUおよびレベル設定DAC内蔵
デュアル1.1Gbpsピンエレクトロニクス
WINDOW COMPARATOR
14-BIT GAIN AND OFFSET
CALIBRATION REGISTER
DIFFERENTIAL COMPARATOR
16-BIT DAC
MAX9979
14-BIT GAIN AND OFFSET
CALIBRATION REGISTER
ONE OF FOUR IDENTICAL
CIRCUITS SHOWN, FOR
DACs CHV_/IVMAX_ AND
CLV_/IVMIN_
OFFSET AND GAIN
CALIBRATION CIRCUIT
CHV_
OFFSET AND GAIN
CALIBRATION CIRCUIT
IVMAX_
14-BIT GAIN AND OFFSET
CALIBRATION REGISTER
ONE OF 22 IDENTICAL
CIRCUITS SHOWN, FOR DACs
DHV_, DLV_, DTV_, VCOM_,
VLDH_, VLDL_, CPHV_, CPLV_,
CLAMPLO_, VIOS, AND IIOS
14-BIT GAIN AND OFFSET
CALIBRATION REGISTER
OFFSET AND GAIN
CALIBRATION CIRCUIT
16-BIT DAC
14-BIT GAIN AND OFFSET
CALIBRATION REGISTER
DHV_
VHH_AND CLAMPHI_
DACs
16-BIT DAC
OFFSET AND GAIN
CALIBRATION CIRCUIT
CLAMPHI_
OFFSET AND GAIN
CALIBRATION CIRCUIT
VHH_
14-BIT GAIN AND OFFSET
CALIBRATION REGISTER
VIN_ DACs
15-BIT GAIN AND OFFSET
CALIBRATION REGISTER
15-BIT GAIN AND OFFSET
CALIBRATION REGISTER
A
15-BIT GAIN AND OFFSET
CALIBRATION REGISTER
B
15-BIT GAIN AND OFFSET
CALIBRATION REGISTER
C
15-BIT GAIN AND OFFSET
CALIBRATION REGISTER
D
15-BIT GAIN AND OFFSET
CALIBRATION REGISTER
E
16-BIT DAC
FV
FI
OFFSET AND GAIN
CALIBRATION CIRCUIT
VIN_
図13. DACの較正レジスタ
Maxim Integrated
55
MAX9979
PMUおよびレベル設定DAC内蔵
デュアル1.1Gbpsピンエレクトロニクス
較正シーケンスの例を以下に示します。
3) オフセットの較正(利得の較正後に行う必要があり
ます)
1) MAX9979の電源をオンにします。これによって
レベル設定DACにデフォルト値の0Vを設定し、利得
とオフセットの較正レジスタにデフォルトのミッド
スケールの値を設定します(表20)。
a. D A C の レ ベ ル を 所 望 の オ フ セ ッ ト 較 正 値
(たとえばミッドスケール)に設定します。
b. V O U T _ を 測 定 し て 想 定 さ れ る 出 力 と 比 較 し
ます。
2) 利得の較正(利得は、オフセットを較正する前に較正
する必要があります)。
c. VOUT_が想定される電圧にできるだけ近くなる
まで、オフセット較正レジスタを調整します。
後で使用するため、オフセット較正レジスタ
の値を記録しておきます。
a. レベル設定DACに最小値をプログラムして、
出力電圧(VOUT_MIN)を測定します。次に、DAC
に最大値を再プログラムして、再び出力電圧
(VOUT_MAX)を測定します。利得は次式を用いて
計算します。
VOUT _ MAX − VOUT _ MIN
GAIN =
VSET _ MAX − VSET _ MIN
4) 較正が必要なすべてのDACに対して上記の手順を
繰り返し、後で使用するため、利得とオフセットの
各較正レジスタの設定値を記録しておきます。
これまでの手順は一度だけ行う必要があります。電源
を入れなおすたびに、記録した値を使用して利得とオフ
セットのレジスタを再プログラムします。
ここで、VSET_MAXとVSET_MINは所望の利得較正ポイント
です。
表22は、共有DACの較正レジスタにアクセスするため
に必要なモード設定を示しています。場合によっては、
複数の方法でレジスタにアクセスすることができます。
b. 利得ができるだけ1に近くなるまでDACの利得
較正レジスタを設定します。これによってDAC
の利得が較正されます。後で使用するため、
利得較正レジスタの値を記録しておきます。
表22. 共有DACの較正レジスタにアクセスするためのモード制御設定
CALIBRATION REGISTER
DAC
CLV_, CHV_
SERIAL-INTERFACE BITS
RS_ BIT
MODE
HIZFORCE_
DIFFERENTIAL1
FMODE_
MMODE_
2
1
0
Window
0
0
X
X
X
X
X
Differential
0
1
X
X
X
X
X
IVMAX_, IVMIN_
—
1
X
X
X
X
X
X
CLAMPHI_
—
1
X
X
X
X
X
X
VHH_
—
0
X
X
X
X
X
X
X
X
X
FV*
FI Range A
FI Range B*
VIN_
FI Range C*
FI Range D*
FI Range E*
0
X
X
0
1
X
0
X
1
X
1
X
1
X
X
0
X
X
1
1
X
X
0
X
X
1
1
X
1
X
0
1
1
0
X
X
1
1
X
1
X
0
1
0
0
X
X
1
1
X
1
X
0
0
1
0
X
X
1
1
X
1
X
0
0
0
*これらの条件のいずれでも較正レジスタにアクセスすることが可能です。
56
Maxim Integrated
PMUおよびレベル設定DAC内蔵
デュアル1.1Gbpsピンエレクトロニクス
MAX9979の各アナログDACレベルは、16ビットの
DACコード設定、利得コード設定、およびオフセット
コード設定を含む伝達関数によって設定されます。下記
のVDACとVVINDACの数式は、DACの基本伝達関数を示し
ています。各DACの電圧出力の範囲は-2.5V∼+7.5V
(typ)です。これらのうちの13のDACは同一であり、
次式に従った電位を生成します。
⎛⎛ DACCODE ⎞
⎞
− 1⎟ × ( VREF − VDGS ) ⎟
⎜⎜
VVINDAC = ⎜⎝ 16384
⎠
⎟
⎜+ OFFSET
⎟
×
0
.
001
−
0
.
128
)
⎝ (
⎠
CODE
⎛
⎞
⎛ GAINCODE ⎞
02 × ⎜
× ⎜0.98 + 0.0
⎟⎟ + VDGS
64
⎝
⎠⎠
⎝
⎞
⎛⎛ DACCODE ⎞
− 1⎟ × ( VREF − VDGS ) + ⎟
⎜⎜
VDAC = ⎜⎝ 16384
⎠
⎟
⎜ OFFSET
⎟
×
0
.
001
−
0
.
128
(
)
⎠
⎝
CODE
⎛
⎛ GAINCODE ⎞⎞
× ⎜0.98 + 0.02 × ⎜
⎟⎟ + VDGS
32
⎝
⎠⎠
⎝
すべてのDACについて、オフセットコードは0∼255の
整数値になります。VIN_DACの利得コードは0∼127の
整数値になり、その他すべてのDACについては、利得
コードは0∼63の整数値になります。オフセットコード
と利得コードは較正レジスタの設定に基づきます。
表23. DACの伝達関数
LEVEL
LEVEL TRANSFER FUNCTION
DHV_
VDAC x DHV_ gain + DHV_ offset
DLV_
VDAC x DLV_ gain + DLV_ offset
DTV_
VDAC x DTV_ gain + DTV_ offset
CHV_
IVMAX_
CLV_
VDAC x CHV_ gain + CHV_ offset
VDAC x IVMAX_ gain + IVMAX_ offset
VDAC x CLV_ gain + CLV_ offset
IVMIN_
VDAC x IVMIN_ gain + IVMIN_ offset
CPHV_
VDAC x CPHV_ gain + CPHV_ offset
CPLV_
VIN_ (FVMI)
VDAC x CPLV_ gain + CPLV_ offset
VVINDAC x PMU_FV_ gain + PMU_FV_ offset
VIN_ (FIMV 50mA)
(VVINDAC - VIIOS) x (50mA/4V) x PMU_FI_ gain + PMU_FI_ offset
VIN_ (FIMV 2mA)
(VVINDAC - VIIOS) x (2mA/4V) x PMU_FI_ gain + PMU_FI_ offset
VIN_ (FIMV 200_A)
(VVINDAC - VIIOS) x (200_A/4V) x PMU_FI_ gain + PMU_FI_ offset
VIN_ (FIMV 20_A)
(VVINDAC - VIIOS) x (20_A/4V) x PMU_FI_ gain + PMU_FI_ offset
VIN_ (FIMV 2_A)
(VVINDAC - VIIOS) x (2_A/4V) x PMU_FI_ gain + PMU_FI offset
VCOM_
VDAC x VCOM_ gain + VCOM_ offset
VLDH_
(VDAC - DGS) x (20mA/6V) x VLDH_ gain + VLDH_ offset
VLDL_
(VDAC - DGS) x (20mA/6V) x VLDL_ gain + VLDL_ offset
VIOS
IIOS
VHH_
CLAMPHI_ (Voltage)
((VDAC + DGS)/2) x VIOS gain + VIOS offset
((VDAC + REF)/2) x IIOS gain + IIOS offset
(VDAC - DGS) x 2 x VHH_ gain + VHH_ offset + DGS
VDAC x CLAMPHI_ gain + CLAMPHI_ offset
CLAMPHI_ (Current)
(VDAC - VIIOS) x FSR/2V x CLAMPHI_ gain + CLAMPHI_ offset
CLAMPLO_ (Voltage)
VDAC x CLAMPLO_ gain + CLAMPLO_ offset
CLAMPLO_ (Current)
(VDAC - VIIOS) x FSR/2V x CLAMP_LO_ gain + CLAMPLO_ offset
• PMU_FI_利得とPMU_FI_オフセットの値は、各PMUの電流
範囲で異なります。
• ゼロ未満のVLDH_レベルとVLDL_レベルは切り捨てられます。
• フルスケール範囲はPMUの電流範囲に依存します。A∼Eの
範囲に対する値は、それぞれ100mA、4mA、400μA、40μA、
および4μAです。
• CLAMPHI_利得、CLAMPLO_利得、CLAMPHI_オフセット、
およびCLAMPLO_オフセットの値は、PMUの印加モードと
電流範囲によって変わります。
Maxim Integrated
57
MAX9979
個別のD AC (VIN_)がPMUの印加値として使用され
ます。このDACはより詳細な利得調整の分解能を備え、
次式に従います。
DAC出力レベルの伝達関数
VDAC電圧は、さらにMAX9979内のさまざまな信号経路
で利用されます(たとえば、ドライバレベルのDHV_)。
これらの各信号経路は、表23の｢Level Transfer Function
(レベル伝達関数)｣の列で_gainと_offsetの項に示される、
固有の利得とオフセット誤差を持っています。これらの
誤差の項は、信号経路の利得とオフセットが理想的で
ない、すなわち規定された値でないことを伝えるために
示されています。各DACのGAINCODEとOFFSETCODEの
機能はこれらの誤差を補正するように設計されており、
レベル伝達関数の結果を、従って信号経路の最終出力
(たとえば、DHV_)を理想に近づけることができます。
設定されます。電源投入時のレベル設定レジスタの
初期値については、表20を参照してください。電源は、
いずれのシーケンスにおいてもパワーオンされる可能性
があります。
電源について
各電源入力をGNDに0.1μFのコンデンサでバイパスし、
かつREFをDGSに0.1μFのコンデンサでバイパスします
(図13)。さらに、回路基板に電源接続が行われる箇所
では、少なくとも10μFの大容量バイパスを使用します。
エクスポーズドパッド
アプリケーション情報 __________________
デバイスの電源投入時の状態
電源投入時にDCLは低リークモードに移行し、PMUは
ハイインピーダンスモードに移行します。DCL制御、
DCL較正、およびPMU制御レジスタは、それぞれ
デフォルトで0x0004、0x0008、および0x0003に
エクスポーズドパッドは、VEEに内部でバイアスされて
います。放熱性能を最大限に高めるため、大きなグランド
プレーンまたはヒートシンクに接続してください。
電気的な接続点ではありません。EPを電気的に未接続
のままにしておくか、あるいはVEEに接続してください。
EPをグランドに接続しないでください。
63 62 61 60 59 58
N.C.
SENSE0
CH0
NCH0
CTV0
CL0
NCL0
ENVHHP0
DATA0
NDATA0
67 66 65 64
BV0
68
RCV0
NRCV0
VEE
LLEAKP0
VCC
TOP VIEW
HIZMEASP0
ピン配置 ______________________________________________________________________
57 56 55 54 53 52
+
MEAS0
1
DUTHI0
2
50 VEE
DUTLO0
3
49 VCC
REF
4
48 DUT0
DGS
5
47 VEE
51 GND
GND
6
46 VCC
DOUT
7
45 PMU-S
DGND
8
CS
9
44 PMU-F
MAX9979
43 VHHP
SCLK 10
42 N.C.
DIN 11
41 TEMP
VDD 12
40 VCC
LOAD 13
39 VEE
RST 14
38 DUT1
DUTLO1 15
37 VCC
*EP
DUTHI1 16
36 VEE
MEAS1 17
35 GND
N.C.
CH1
SENSE1
NCH1
CTV1
CL1
NCL1
ENVHHP1
DATA1
NDATA1
BV1
RCV1
NRCV1
LLEAKP1
HIZMEASP1
VEE
18 19 20 21 22 23 24 25 26 27 28 29 30 31 32 33 34
VCC
MAX9979
PMUおよびレベル設定DAC内蔵
デュアル1.1Gbpsピンエレクトロニクス
TQFN-EP-IDP
*EP = EXPOSED PAD.
58
Maxim Integrated
PMUおよびレベル設定DAC内蔵
デュアル1.1Gbpsピンエレクトロニクス
+9.75V
+3.3V
-4.75V
+1.4V
+17.5V
TO OTHER
MAX9979s
4 X 50Ω
MAX6225
2.2μF
0.1μF
1
2
3
4
MEAS0
53
52
N.C.
54
CH0
55
SENSE0
56
NCH0
57
CL0
58
CTV0
59
NCL0
60
DATA0
61
ENVHHP0
62
BV0
63
NDATA0
64
RCV0
65
NRCV0
66
LLEAKP0
67
VEE
VCC
68
HIZMEASP0
0.1μF
2 x 1000Ω
+3.5V
2.2μF
GND
DUTHI0
VEE
DUTLO0
VCC
REF
DUT0
DGS
VEE
GND
VCC
51
50
49
48
0.1μF
0.1μF
0.1μF
5
TO DUT
GROUND
6
7
8
PMU-S
DOUT
MAX9979
DGND
PMU-F
47
46
45
44
0.1μF
9
10
11
CS
VHHP
SCLK
N.C.
DIN
TEMP
VDD
VCC
LOAD
VEE
43
42
41
0.1μF
12
13
14
15
16
RST
DUT1
DUTLO1
VCC
DUTHI1
VEE
MEAS1
GND
40
39
38
0.1μF
0.1μF
37
36
18
19
21
22
23
24
25
26
27
28
29
30
31
32
33
35
N.C.
SENSE1
CH1
NCH1
CTV1
CL1
NCL1
ENVHHP1
DATA1
NDATA1
BV1
RCV1
NRCV1
HIZMEASP1
20
LLEAKP1
VCC
17
VEE
2 x 1000Ω
34
+3.5V
0.1μF
0.1μF
4 X 50Ω
+1.4V
チップ情報 ___________________________
パッケージ __________________________
PROCESS: BiCMOS
最新のパッケージ情報とランドパターンは、
japan.maxim-ic.com/packagesをご参照ください。
Maxim Integrated
パッケージタイプ
パッケージコード
ドキュメントNo.
68 TQFN-EP-IDP
T6800RN-6
21-0192
59
MAX9979
標準動作回路___________________________________________________________________
MAX9979
PMUおよびレベル設定DAC内蔵
デュアル1.1Gbpsピンエレクトロニクス
改訂履歴 __________________________________________________________________________
版数
改訂日
説明
改訂ページ
0
6/08
初版
1
10/08
表2および57ページの式の誤りを修正
2
12/08
表6と表7を新たに追加し、以降の表番号を付け直し
3
4/09
仕様の変更および説明
5–8, 20, 57
4
6/09
｢標準動作回路｣を修正
59
—
36, 57
37, 38, 41, 42, 44,
45, 46, 48, 50–54,
56, 57, 58
マキシム･ジャパン株式会社　〒141-0032　東京都品川区大崎1-6-4 大崎ニューシティ 4号館 20F　TEL: 03-6893-6600
Maximは完全にMaxim製品に組込まれた回路以外の回路の使用について一切責任を負いかねます。回路特許ライセンスは明言されていません。Maximは随時
予告なく回路及び仕様を変更する権利を留保します。｢Electrical Characteristics (電気的特性)｣の表に示すパラメータ値(min、maxの各制限値)は、このデータ
シートの他の場所で引用している値より優先されます。
60
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