パラレル入力、電圧出力

12/10ビットのパラレル入力、電圧出力
クワッドD/Aコンバータ
AD5582/AD5583
特長
機能ブロック図
AD5582：12ビットの直線性と単調性
AD5583：10ビットの直線性と単調性
広い動作レンジ：＋5V∼＋15Vの単電源または±5Vの両電源
A1 33
ダブル・バッファ付きレジスタにより、独立または同時にマルチチ
レール to レールのリファレンス入力を各チャンネル用4本装備
VREFLA
VREFHA
VREFLB
VREFHB
37
10
9
7
8
–
DB9 29
VSS1
5
VOA
2
VOB
DB8 28
DB7 26
データ・リードバック機能
DB6 25
イ
ン
タ
ー
フ
ェ
ー
ス
DB5 24
DB4 23
バッファ付き出力
DB3 21
内蔵マッチング抵抗により負のリファレンスが容易
DB2 20
小型フットプリント：TSSOP-48
DB1 19
DO
DI
DAC
REG
IN
REG
11
R1
12
RCT
13
R2
20kΩ
20kΩ
4
1
AGND1
48
AGND2
47
VOC
44
VOD
46
VDD2
45
VSS2
4
OE
DB0 18
拡張温度レンジ：−40℃∼＋125℃
+
VDD1
4
30
パラレル・インターフェース
セトリング・タイム：5μs
3
AD5582
DB11 31
DB10
ャンネル更新が可能
VSS3
38
アドレス・
デコード
A0 32
ユニポーラ動作またはバイポーラ動作
VDD3
CS 34
アプリケーション
R/W 35
制御
ロジック
DVDD 14
プロセス制御装置
–
MSB 17
クローズ・ループ・サーボ制御
+
RS 16
データ・アクイジション・システム
LDAC 15
デジタル制御のキャリブレーション
22
モーター制御
27
36
40
DGND1 DGND2 DGND3 VREFHD
39
41
42
VREFLD
VREFHC
VREFLC
光ネットワーク制御ループ
概要
＋2.5V
ADR421
REF
12ビット／10ビット電圧出力のクワッドD/AコンバータAD5582/AD5583
ファミリーは、＋5V∼＋15Vの単電源または±5Vの両電源で動作するよ
うにデザインされています。この高性能DACは高度なBiCMOSプロセス
で製造されているため、経済的かつ小型です。単電源システムまたは
AD5582
VREFHA
VREFHB
VREFHC
VREFHD
DAC A
±2.5V
DAC B
±2.5V
DAC C
±2.5V
DAC D
±2.5V
R1
両電源システムで容易に使用できます。
RCT
R2
外部入力リファレンスVREFにより、フル・スケール出力電圧が決定され
–
ます。有効なVREF値はVSS <VREF <VDDであり、フル・スケール出力の選択
+
レンジが広くなっています。乗算アプリケーションおよび広いダイナミック
−2.5V
VREFLA
VREFLB
VREFLC
VREFLD
レンジのアプリケーション向けに、ACリファレンス入力は|VDD−VSS|まで
説明簡略化のためデジタル回路は省略
高くすることができます。2本の精密トリム抵抗を内蔵し、四象限乗算機
能を容易に実現することができます。
図1.
ダブル・バッファ付きパラレル・インターフェースにより、25Mbpsのデー
タ負荷レートが可能です。広く使われているレベル検出のロードDAC
＿＿＿
ストローブ(LDAC)入力を使うと、全DAC出力をロード済み入力レジス
＿
タの値で同時に更新することができます。外部非同期リセット(RS)を使
うと、全レジスタがMSB＝0のときにはゼロ・コード状態に、MSB＝1のと
きにはミッド・スケール状態に設定されます。
REV.0
アナログ・デバイセズ株式会社
AD5582は、中電圧のアプリケーションを新規デザインする際に、
DAC8412の置き換えとして最適です。
AD5582/AD5583は拡張工業用温度レンジ(−40℃∼＋125℃)で仕様
規定されており、小型かつ薄型の1.1mm TSSOP-48パッケージを採用し
AD5582/AD5583のピン配置は同じなので、PCBレイアウトの変更なし
で、アプリケーションに合わせて分解能を選択することができます。
内蔵マッチング抵抗を使用した
負のリファレンス電圧の発生
ています。
アナログ・デバイセズ社が提供する情報は正確で信頼できるものを期していますが、その情報の利用または利
用したことにより引き起こされる第3者の特許または権利の侵害に関して、当社はいっさいの責任を負いません。
さらに、アナログ・デバイセズ社の特許または特許の権利の使用を許諾するものでもありません。
＊日本語データシートは、REVISIONが古い場合があります。最新の内容については英語版をご参照ください。
本 社／東京都港区海岸1-16-1
電話03
（5402）8200
〒105-6891
ニューピア竹芝サウスタワービル
（6350）6868
（代）〒532-0003
大阪営業所／大阪府大阪市淀川区宮原3-5-36 電話06
新大阪MTビル2号
AD5582/AD5583―仕様
電気的特性
(特に指定のない限り、VDD＝＋5V、VSS＝−5V、DVDD＝＋5V±10%、VREFH＝＋2.5V、VREFL＝−2.5V、−40℃
< TA <＋125℃)
パラメータ
記号
条件
スタティック性能
分解能2
N
AD5582
AD5583
相対精度3
微分非直線性3
ゼロ・スケール誤差
INL
DNL
VZSE
ゲイン誤差
VGE
ゲイン誤差
フル・スケール温度係数4
VGE
TCVFS
リファレンス入力
VREFH入力レンジ
VREFL入力レンジ5
入力抵抗
入力容量4
REF入力電流
REF乗算帯域幅
R1-R2間マッチング
アナログ出力
出力電流6
容量負荷4
VREFH
VREFL
RREF
CREF
IREF
BWREF
R1/R2
IOUT
CL
ロジック入力
ロジック入力ローレベル電圧 VIL
ロジック入力ハイレベル電圧 VIH
入力リーク電流
入力容量4
ハイレベル出力電圧
ローレベル出力電圧
IIL
CIL
VOH
VOL
AC特性
出力スルーレート
SR
セトリング時間7
DACのグリッチ
tS
Q
デジタル・フィードスルー
VOUT/tCS
アナログ・クロストーク
VOUT/VREF
出力ノイズ
eN
Min
Typ1
Max
単位
＋1
12
10
単調
DATA＝000H
(AD5582およびAD5583)
DATA＝FFFH (AD5582)
および3FFH (AD5583)
VDD＝2.7V∼4.5V
-1
-1
-2
＋2
ビット
ビット
LSB
LSB
LSB
-2
＋2
LSB
＋4
LSB
ppm/℃
VDD
VREFH−0.5
V
V
kΩ1
-4
1.5
DATA＝555H (最小RREF、AD5582)
および155H (AD5583)
VREFL＋0.5
VSS
12
20
DATA＝555H (AD5582)
CODE＝フル・スケール
AD5582
AD5583
80
500
1.3
±0.025
±0.100
pF
μA
MHz
%
%
DATA＝800H (AD5582)および
200H (AD5583)、ΔVOUT≦ 4mV
発振なし
±2
mA
DVDD＝5V±10%
DVDD＝3V±10%
DVDD＝5V±10%
DVDD＝3V±10%
2000
pF
0.8
0.4
0.4
V
V
V
V
μA
pF
V
V
0.4
V
2.4
2.1
0.01
5
IOH＝−0.8mA
IOL＝1.2mA、TA＝85℃
IOL＝0.6mA、DVDD＝3V
IOL＝1.0mA、TA＝125℃、
IOL＝0.5mA、DVDD＝3V
DATA＝ゼロ・スケール→フル・スケー
ル→ゼロ・スケール
フル・スケールの±0.1%へ整定
コード7FFH→800H→7FFH (AD5582)
および1FFH→200H→1FFH (AD5583)
DATA＝
ミッド・スケール、
＿
CSはf＝16MHzでトグル
VREF＝1.5V dc＋1V p-p、
DATA＝000H、f＝100kHz
f＝1kHz
2
1
2.4
2
V/μs
5
100
μs
nVs
5
nVs
-80
dB
33
＿
nV/√Hz
REV.0
AD5582/AD5583
パラメータ
記号
条件
Min
電源特性
単電源の電圧レンジ
両電源の電圧レンジ
VDD
VDD/VSS
VSS＝0V
VDD＝＋2.7V∼＋6.5V、
VSS＝−6.5V∼−2.7V
3
-9
デジタル・ロジック電源
正電源電流6
負電源電流
消費電力
対電源感度
DVDD
IDD
ISS
PDISS
PSS
Typ1
2.7
VIL＝0V、無負荷
VIL＝0V、無負荷
VIL＝0V、無負荷
ΔVDD＝±5%
1.7
1.5
16
30
Max
単位
18
＋9
V
V
8
3
3
30
V
mA
mA
mW
ppm/V
注
1 Typ値は、25℃での平均測定値。
2 DACの出力式：VOUT＝VREFL＋[(VREFH−VREFL)×D/2^N]、ここでDは対応するDACレジスタA、B、C、Dに負荷されたデータ。Nはビット数を表し、AD5582＝12ビット、AD5583＝10ビット。1LSBステッ
プ電圧＝(VREFH−VREFL)／4096V (AD5582の場合)および(VREFH−VREFL)／1024V(AD5583の場合)。
3 AD5583は最初の2コード(000H、001H)を、AD5582は最初の4コード(000H、001H、002H、003H)を、単電源動作における直線性誤差の測定から除外してあります。
4 設計上保証しますが、出荷テストは行いません。
5 両電源動作でのVREFL＝VSSでは、INL誤差とDNL誤差に対してAD5582の場合は小さい方の8コードを、AD5583の場合は小さい方の2コードを除外してあります。
6 短絡出力電流および電源電流は、それぞれ24mAおよび25mAです。
7 単電源動作では、セトリング時間仕様はグラウンドから最後の3 LSB以内の負側への変化に適用しません。
仕様は予告なく変更されることがあります。
電気的特性
(特に指定のない限り、VDD＝＋15V、VSS＝0V、DVDD＝＋5V±10%、VREFH＝＋10V、VREFL＝0V、−40℃ <
TA <＋125℃)
パラメータ
記号
条件
スタティック性能
分解能2
N
AD5582
AD5583
相対精度3
微分非直線性3
ゼロ・スケール誤差
ゲイン誤差
INL
DNL
VZSE
VGE
フル・スケール温度係数4
TCVFS
リファレンス入力
VREFH入力レンジ
VREFL入力レンジ5
入力抵抗
入力容量4
REF入力電流
REF乗算帯域幅
R1-R2間マッチング
アナログ出力
出力電流6
容量負荷4
VREFH
VREFL
RREF
CREF
IREF
BWREF
R1/R2
IOUT
CL
Min
単調
DATA＝000H (AD5582およびAD5583)
DATA＝FFFH (AD5582)
および3FFH (AD5583)
-1
-1
-2
-2
DATA＝555H (最小RREF、AD5582)
および155H (AD5583)
VREFL＋0.5
VSS
12
ビット
ビット
LSB
LSB
LSB
LSB
ppm/℃
VDD
VREFH−0.5
20
80
V
V
kΩ1
1000
1.3
±0.025
±0.100
pF
μA
MHz
%
%
DATA＝800H (AD5582)および
200H (AD5583)、ΔVOUT≦ 4mV
発振なし
2
mA
2000
pF
0.8
0.4
0.4
V
V
V
V
μA
pF
V
V
0.4
V
2.4
2.1
DVDD＝3V±10%
REV.0
＋2
＋2
単位
DATA＝555H (AD5582)
CODE＝フル・スケール
AD5582
AD5583
ロジック入力ハイレベル電圧 VIH
VOL
＋1
1.5
DVDD＝3V±10%
IIL
CIL
VOH
VOL
Max
12
10
ロジック入力／出力
ロジック入力ローレベル電圧 VIL
入力リーク電流
入力容量4
ハイレベル出力電圧
ローレベル出力電圧
Typ1
IOH＝−0.8mA
IOL＝1.2mA、TA＝85℃
IOL＝0.6mA、DVDD＝3V
IOL＝1.0mA、TA＝125℃
IOL＝0.5mA、DVDD＝3V
2.4
3
AD5582/AD5583
電気的特性(続き)
パラメータ
記号
条件
AC特性
出力スルーレート
SR
セトリング時間7
DACグリッチ
tS
Q
デジタル・フィードスルー
VOUT/tCS
アナログ・クロストーク
VOUT/VREF
出力ノイズ
eN
DATA＝ゼロ・スケール→フル・スケール
→ゼロ・スケール
フル・スケールの±0.1%へ整定
コード7FFH→800H→7FFH (AD5582)
および1FFH→200H→1FFH (AD5583)
DATA＝
ミッド・スケール、
＿
CSはf＝16MHzでトグル
VREF＝1.5V dc＋1V p-p、
DATA＝000H、f＝100kHz
f＝1kHz
電源特性
単電源の電圧レンジ
両電源の電圧レンジ
デジタル・ロジック電源
正電源電流6
消費電力
対電源感度
VDD
VDD/VSS
DVDD
IDD
PDISS
PSS
Min
VSS＝0V
VDD＝＋2.7V∼＋6.5V、
VSS＝−6.5V∼−2.7V
Typ1
単位
2
V/μs
14
100
μs
nVs
5
nVs
-80
dB
33
＿
nV/√Hz
3
-6.5
2.7
VIL＝0V、無負荷
VIL＝0V、無負荷
ΔVDD＝±5%
Max
2.3
34.5
30
16.5
＋6.5
V
V
6.5
3.5
52.5
V
mA
mW
ppm/V
注
1 Typ値は、25℃での平均測定値。
2 DACの出力式：VOUT＝VREFL＋[(VREFH−VREFL)×D/2^N]、ここでDは対応するDACレジスタA、B、C、Dに負荷された十進数データ。Nはビット数を表し、AD5582＝12ビット、AD5583＝10ビット。1LSB
ステップ電圧＝(VREFH−VREFL)／4096V (AD5582の場合)および(VREFH−VREFL)／1024V(AD5583の場合)。
3 AD5583は最初の2コード(000H、001H)を、AD5582は最初の4コード(000H、001H、002H、003H)を、単電源動作における直線性誤差の測定から除外してあります。
4 設計上保証しますが、出荷テストは行いません。
5 両電源動作でのVREFL＝VSSでは、INL誤差とDNL誤差に対してAD5582の場合は小さい方の8コードを、AD5583の場合は小さい方の2コードを除外してあります。
6 短絡出力電流および電源電流は、それぞれ24mAおよび25mAです。
7 単電源動作では、セトリング時間仕様はグラウンドから最後の3 LSB以内の負側への変化に適用しません。
仕様は予告なく変更されることがあります。
4
REV.0
AD5582/AD5583
タイミング特性
(特に指定のない限り、VDD＝15Vまたは5V、VSS＝0V、DVDD＝5V±10%、VREFH＝10V、VREFL＝0V、−40℃
< TA <＋125℃)
パラメータ
記号
インターフェース・タイミング*
クロック周波数
チップ・セレクト書き込みパルス幅
チップ・セレクト読み出しパルス幅
書き込みのセットアップ
書き込みのホールド
アドレスのセットアップ
アドレスのホールド
負荷のセットアップ
負荷のホールド
データ書き込みのセットアップ
データ書き込みのホールド
データロードのパルス幅
リセットのパルス幅
データ読み出しのホールド
データ読み出しのセットアップ
データからHi-Zまで
チップ・セレクトからデータまで
チップ・セレクト繰り返しパルス幅
ダブル・バッファモードでのロード・セットアップ
データロードのホールド
fCLK
tWCS
tRCS
tWS
tWH
tAS
tAH
tLS
tLH
tWDS
tWDH
tLDW
tRESET
tRDH
tRDS
tDZ
tCSD
tCSP
tLDS
tLDH
条件
Min
Typ
Max
単位
25
MHz
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
20
130
0
0
0
0
0
0
0
0
20
20
0
0
CL＝10pF
CL＝10pF
100
100
10
20
0
＊すべての入力制御信号はtR＝tF＝2ns (3Vの10%から90%)で規定され、1.5Vの電圧レベルからの時間とします。
仕様は予告なく変更されることがあります。
タイミング特性
(特に指定のない限り、VDD＝15Vまたは5V、VSS＝0V、DVDD＝3V±10%、VREFH＝10V、VREFL＝0V、−40℃
< TA <＋125℃)
パラメータ
記号
インターフェース・タイミング*
クロック周波数
チップ・セレクト書き込みパルス幅
チップ・セレクト読み出しパルス幅
書き込みのセットアップ
書き込みのホールド
アドレスのセットアップ
アドレスのホールド
負荷セットアップ
負荷ホールド
データ書き込みのセットアップ
データ書き込みのホールド
データロードのパルス幅
リセットのパルス幅
データ読み出しのホールド
データ読み出しのセットアップ
データからHi-Zまで
チップ・セレクトからデータまで
チップ・セレクト繰り返しパルス幅
ダブル・バッファモードでのロード・セットアップ
データロードのホールド
fCLK
tWCS
tRCS
tWS
tWH
tAS
tAH
tLS
tLH
tWDS
tWDH
tLDW
tRESET
tRDH
tRDS
tDZ
tCSD
tCSP
tLDS
tLDH
条件
CL＝10pF
CL＝10pF
＊すべての入力制御信号はtR＝tF＝2ns (3Vの10%から90%)で規定され、1.5Vの電圧レベルからの時間とします。
仕様は予告なく変更されることがあります。
REV.0
5
Min
35
130
0
0
0
0
0
0
0
0
35
35
0
0
80
80
20
35
0
Typ
Max
単位
14
MHz
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
100
100
AD5582/AD5583
絶対最大定格*
ジャンクション-ケース間熱抵抗、ΘJC ･･･････････････････42℃/W
VSS基準のVDD ･････････････････････････････････-0.3V∼＋18V
最大ジャンクション温度(TJ Max) ････････････････････････150℃
パッケージ消費電力＝(TJ Max−TA)/ΘJA
GND基準のVDD ･･･････････････････････････････-0.3V∼＋18V
GND基準のVSS ･････････････････････････････････＋0.3V∼-9V
動作温度範囲 ･･････････････････････････････−40℃∼＋125℃
VREF＋基準のVDD ･･･････････････････････････-0.3V∼ (VDD−VSS)
保存温度範囲 ･･･････････････････････････････-65℃∼＋150℃
VSS基準のVREF-････････････････････････････-0.3V∼ (VDD−VSS)
ピン温度RV-48 (ハンダ処理、60秒) ･････････････････････300℃
VREFL基準のVREFH ･･････････････････････････-0.3V∼ (VDD−VSS)
* 上記の絶対最大定格を超えるストレスを加えるとデバイスに恒久的な損傷を与えることがあり
ます。この規定はストレス定格の規定のみを目的とするものであり、この仕様の動作セクショ
ンに記載する規定値以上でのデバイス動作を定めたものではありません。デバイスを長時間絶
対最大定格状態に置くとデバイスの信頼性に影響を与えます。
GND基準のDVDD ･･･････････････････････････････････････8V
GND基準のロジック入力 ･･･････････････VSS−0.3V、VDD＋0.3V
GND基準のVOUT ･･････････････････････VSS−0.3V、VDD＋0.3V
GNDへの短絡IOUT ･････････････････････････････････････24mA
接合-周囲間熱抵抗、ΘJA ････････････････････････････115℃/W
オーダー・ガイド *
製品モデル
分解能
(ビット)
温度レンジ
パッケージ
パッケージ・
オプション
コンテナ数量
上面
マーキング
AD5582YRV-REEL
AD5583YRV-REEL
AD5582YRV
AD5583YRV
12
10
12
10
−40℃∼＋125℃
−40℃∼＋125℃
−40℃∼＋125℃
−40℃∼＋125℃
TSSOP-48
TSSOP-48
TSSOP-48
TSSOP-48
RV-48
RV-48
RV-48
RV-48
2500
2500
39
39
AD5582Y
AD5583Y
AD5582Y
AD5583Y
*AD5582のトランジスタ数は4116個、チップ・サイズは108mil×144milです。
上の表にはマーキングの最初の行を記載してあります。マーキングの2行目はYYWWフォーマットで表したデート・コード、3行目はロット番号です。
注意
ESD（静電放電）の影響を受けやすいデバイスです。4000Vにおよぶ高圧の静電気が人体やテスト装置に容易に帯
電し、検知されることなく放電されることがあります。本製品には当社独自のESD保護回路を備えていますが、高
エネルギーの静電放電を受けたデバイスには回復不可能な損傷が発生することがあります。このため、性能低下や
機能喪失を回避するために、適切なESD防止措置をとるようお奨めします。
6
WARNING!
ESD SENSITIVE DEVICE
REV.0
AD5582/AD5583
AD5582のピン配置
AGND1 1
48 AGND2
VOB 2
47 VOC
VDD1 3
46 VDD2
VSS1 4
45 VSS2
VOA 5
44 VOD
NC 6
VREFLB
43 NC
7
42 VREFLC
VREFHB 8
41 VREFHC
VREFHA 9
40 VREFHD
VREFLA 10
AD5582
39 VREFLD
R1 11
上面図
(実寸では
ありません)
38 VDD3
RCT 12
R2 13
37 VSS3
36 DGND3
DVDD 14
35 R/W
LDAC 15
34 CS
RS 16
33 A1
MSB 17
32 A0
DB0 18
31 DB11
DB1 19
30 DB10
DB2 20
29 DB9
DB3 21
28 DB8
DGND1 22
27 DGND2
DB4 23
26 DB7
DB5 24
25 DB6
NC＝未接続
AD5582のピン機能説明 *
ピン
番号
記号
説明
ピン
番号
記号
説明
1
AGND1
DAC AおよびDAC Bのアナログ・グラウンド
25
DB6
データ・ビット6
2
VOB
DAC Bの出力
26
DB7
データ・ビット7
3
VDD1
DAC AとDAC Bの正電源
27
DGND2
デジタル・グラウンド2
4
VSS1
DAC AとDAC Bの負電源
28
DB8
データ・ビット8
5
VOA
DAC Aの出力
29
DB9
データ・ビット9
6
NC
未接続
30
DB10
データ・ビット10
7
VREFLB
DAC Bリファレンス電圧のロー・ピン
31
DB11
データ・ビット11
8
VREFHB
DAC Bリファレンス電圧のハイ・ピン
32
A0
アドレス入力0
9
VREFHA
DAC Aリファレンス電圧のハイ・ピン
33
10
VREFLA
DAC Aリファレンス電圧のロー・ピン
34
チップ・セレクト、アクティブ・ロー
11
R1
R1ピン(負リファレンス用)
35
A1
＿
CS
＿
R/W
12
RCT
センター・タップ・ピン(負リファレンス用)
36
DGND3
デジタル・グラウンド3
13
R2
R2ピン(負リファレンス用)
37
VSS3
内部アナログ・スイッチの負電源
14
デジタル回路の電源
38
VDD3
内部アナログ・スイッチの正電源
DACレジスタ・ロード、アクティブ・ローレベル検出
39
VREFLD
DAC Dリファレンス電圧のロー・ピン
16
DVDD
＿＿＿
LDAC
＿
RS
リセット・ストローブ
40
VREFHD
DAC Dリファレンス電圧のハイ・ピン
17
MSB
MSB＝0の時、000Hにリセット。MSB＝1の時、800H
41
VREFHC
DAC Cリファレンス電圧のハイ・ピン
にリセット。
42
VREFLC
DAC Cリファレンス電圧のロー・ピン
未接続
15
アドレス入力1
リード／ライト・モード・セレクト
18
DB0
データ・ビット0
43
NC
19
DB1
データ・ビット1
44
VOD
DAC Dの出力
20
DB2
データ・ビット2
45
VSS2
DAC CとDAC Dの負電源
21
DB3
データ・ビット3
46
VDD2
DAC CとDAC Dの正電源
22
DGND1
デジタル・グラウンド1
47
VOC
DAC Cの出力
48
AGND2
DAC CおよびDAC Dのアナログ・グラウンド
23
DB4
データ・ビット4
24
DB5
データ・ビット5
*AD5582ではチップ面積を小さくするため内部レイアウト・デザインを最適化しています。このためすべての電源電圧ピンを外部で接続する必要があります。図5参照。
REV.0
7
AD5582/AD5583
AD5583のピン配置
AGND1 1
48
AGND2
VOB 2
47
VOC
VDD1 3
46
VDD2
VSS1 4
45
VSS2
VOA 5
44
VOD
NC 6
43
NC
7
42
VREFLC
VREFHB 8
41
VREFHC
VREFHA 9
40
VREFHD
VREFLB
VREFLA 10
AD5583
39
VREFLD
R1 11
上面図
(実寸では
ありません)
38
VDD3
RCT 12
R2 13
37
VSS3
36
DGND3
DVDD 14
35
R/W
LDAC 15
34
CS
RS 16
33
A1
MSB 17
32
A0
NC 18
31
DB9
NC 19
30
DB8
DB0 20
29
DB7
DB1 21
28
DB6
DGND1 22
27
DGND2
DB2 23
26
DB5
DB3 24
25
DB4
NC＝未接続
AD5583のピン機能説明 *
ピン
番号
記号
説明
ピン
番号
記号
説明
1
AGND1
DAC AおよびDAC Bのアナログ・グラウンド
25
DB4
データ・ビット4
2
VOB
DAC Bの出力
26
DB5
データ・ビット5
3
VDD1
DAC AとDAC Bの正電源
27
DGND2
デジタル・グラウンド2
4
VSS1
DAC AとDAC Bの負電源
28
DB6
データ・ビット6
5
VOA
DAC Aの出力
29
DB7
データ・ビット7
6
NC
未接続
30
DB8
データ・ビット8
7
VREFLB
DAC Bリファレンス電圧のロー・ピン
31
DB9
データ・ビット9
8
VREFHB
DAC Bリファレンス電圧のハイ・ピン
32
A0
アドレス入力0
9
VREFHA
DAC Aリファレンス電圧のハイ・ピン
33
10
VREFLA
DAC Aリファレンス電圧のロー・ピン
34
チップ・セレクト、アクティブ・ロー
11
R1
R1ピン(負リファレンス用)
35
A1
＿
CS
＿
R/W
12
RCT
センター・タップ・ピン(負リファレンス用)
36
DGND3
デジタル・グラウンド3
13
R2
R2ピン(負リファレンス用)
37
VSS3
内部アナログ・スイッチの負電源
14
デジタル回路の電源
38
VDD3
内部アナログ・スイッチの正電源
DACレジスタ・ロード、アクティブ・ローレベル検出
39
VREFLD
DAC Dリファレンス電圧のロー・ピン
16
DVDD
＿＿＿
LDAC
＿
RS
リセット・ストローブ
40
VREFHD
DAC Dリファレンス電圧のハイ・ピン
17
MSB
MSB＝0の時、000Hにリセット。MSB＝1の時、200H
41
VREFHC
DAC Cリファレンス電圧のハイ・ピン
にリセット。
42
VREFLC
DAC Cリファレンス電圧のロー・ピン
未接続
15
アドレス入力1
リード／ライト・モード・セレクト
18
NS
未接続
43
NC
19
NS
未接続
44
VOD
DAC Dの出力
20
DB0
データ・ビット0
45
VSS2
DAC CとDAC Dの負電源
21
DB1
データ・ビット1
46
VDD2
DAC CとDAC Dの正電源
22
DGND1
デジタル・グラウンド1
47
VOC
DAC Cの出力
48
AGND2
DAC CおよびDAC Dのアナログ・グラウンド
23
DB2
データ・ビット2
24
DB3
データ・ビット3
*AD5583ではチップ面積を小さくするため内部レイアウト・デザインを最適化しています。このためすべての電源電圧ピンを外部で接続する必要があります。図5参照。
8
REV.0
AD5582/AD5583
タイミング図
tCSP = 10ns
tWCS = 20ns
CS
tWH = 0ns
tWS = 0ns
R/W
tAS = 0ns
ADDRESS
アドレス"1"
アドレス"2"
アドレス"3"
tLS = 0ns
アドレス"4"
tLH = 0ns
LDAC
tWDH = 0ns
tWDS = 0ns
DATA IN
データ1有効
図2a.
データ2有効
データ3有効
データ4有効
シングル・バッファモード、出力を個別に更新、DVDD＝5V
tCSP = 10ns
tWCS = 20ns
CS
tWH = 0ns
tWS = 0ns
R/W
tAS = 0ns
ADDRESS
アドレス"1"
アドレス"2"
アドレス"3"
tLDS = 0ns
アドレス"4"
tLDH = 0ns
LDAC
tLDW = 20ns
tWDS = 0ns
DATA IN
データ1有効
図2b.
REV.0
tWDH = 0ns
データ2有効
データ3有効
データ4有効
ダブル・バッファモード、出力を同時に更新、DVDD＝5V
9
AD5582/AD5583
tWCS = 20ns
CS
tWS = 0ns
tWH = 0ns
R/W
tAH = 0ns
tAS = 0ns
A0/A1
tLDW = 20ns
tLH = 0ns
tLS = 0ns
LDAC
tWDH = 0ns
tWDS = 0ns
DATA IN
tRESET = 20ns
RS
図2c.
データ書き込み(入力レジスタおよび出力レジスタ)タイミング
tRCS = 130ns
CS
tRDS = 0ns
tRDH = 0ns
tAS = 0ns
tAH = 0ns
R/W
A0/A1
tCSD = 100ns MAX
DATA OUT
tDZ = 100ns MAX
HI-Z
図2d.
データ有効
HI-Z
データ出力(読み出しタイミング)
10
REV.0
1.0
1.0
0.8
0.8
0.6
0.6
0.4
0.4
0.2
0.2
DNL – LSB
INL – LSB
代表的な性能特性―AD5582/AD5583
0
–0.2
0
–0.2
–0.4
–0.4
–0.6
–0.6
–0.8
–0.8
–1.0
0
512
1024
1536
2048
2560
3072
3584
–1.0
4096
0
128
256
特性 1.
512
384
コード―10進数
640
768
AD5582の積分非直線性誤差
特性 4.
1.0
1024
AD5583の微分非直線性誤差
6
VDD = 5V
VSS = 0V
VREFL = 0V
無負荷
0.8
4
0.6
誤差―LSB
0.4
DNL – LSB
896
コード―10進数
0.2
0
2
INL
ZSE
0
–0.2
DNL
GE
–2
–0.4
–0.6
–4
–0.8
–1.0
0
512
1024
1536
2048
2560
3072
3584
–6
4096
0
5
10
コード―10進数
特性 2.
20
15
25
30
VDD – V REFH – mV
AD5582の微分非直線性誤差
特性 5.
AD5582の正側レールtoレール動作における
INL、DNL、ZSE、GE
4
1.0
0.8
VDD = +5V
VSS = –5V
VREFH = +4V
無負荷
3
ZSE
0.6
2
DAC-A
誤差―LSB
INL – LSB
0.4
0.2
DAC-B
0
–0.2
1
DNL
0
–1
INL
–0.4
DAC-D
–0.6
–2
DAC-C
GE
–3
–0.8
–1.0
0
128
256
384
512
640
768
896
–4
1024
0
コード―10進数
特性 3.
REV.0
5
10
15
20
25
30
35
VREFL – V SS – mV
AD5583の積分非直線性誤差
特性 6.
11
AD5582の負側レールtoレール動作における
INL、DNL、GE、ZSE
AD5582/AD5583
1.0
40
VDD = + 5V
VSS = – 5V
VREFH = +4V
VREFL = 0V
0.8
0.6
RL = 260Ω
VREFL > V SS
VREFL = V SS
ゲイン
誤差
ゲイン
誤差
10
誤差―LSB
0.2
ゼロ・
スケール
誤差
20
RL = 無負荷
0.4
INL – LSB
ゼロ・
スケール
誤差
30
0
–0.2
RL = 790Ω
0
–10
–0.4
–20
RL = 390Ω
–0.6
–0.8
–1.0
–30
抵抗負荷RLをVOUTとGNDの間に接続
0
512
1024
1536
2048
2560
3072
3584
プルアップ抵抗負荷RLを
VDDとVOUTの間に接続
–40
100
4096
1k
10k
RL_PU – Ω
コード―10進数
特性 7.
様々な抵抗負荷におけるAD5582のINL
特性 10.
0.5
0.3
4.5
4.0
0.2
3.5
直線性誤差―LSB
DNL – LSB
RL = 無負荷
0.1
0
–0.1
RL = 260Ω
–0.2
3.0
2.5
2.0
1.5
INL
–0.3
1.0
DNL
抵抗負荷RLをVOUTとGNDの間に接続
–0.4
–0.5
AD5582のゲインおよびゼロ・スケール誤差
対プルアップ抵抗負荷
5.0
VDD = + 5V
VSS = – 5V
VREFH = + 4V
VREFL = 0V
0.4
1M
100k
0
512
1024
0.5
1536
2560
2048
コード―10進数
3072
3584
0
4096
0
2
6
4
8
12
10
VREFH – V REFL – V
特性 8.
様々な抵抗負荷におけるAD5582のDNL
特性 11. AD5582の直線性誤差
対差動リファレンス・レンジ
0
2.00
1.95
–2
VDD = +5V OR +15V
VSS = –5V OR 0V
VREFH = +4V
VREFL = 0V
–6
1.90
–8
VDD = +15V
VSS = 0V
VREFH = +10V
VREFL = 0V
–10
VSS = 0V
VREFH = +4V
VREFL = 0V
1.85
IDD – mA
ゲイン誤差―LSB
–4
1.80
VDD = +5V
VSS = –5V
VREFH = +4V
1.75
1.70
1.65
–12
1.60
–14
1.55
抵抗負荷RLをVOUTとGNDの間に接続
–16
100
10k
1k
1.50
100k
0
2
RL – Ω
特性 9.
4
6
8
10
12
14
16
VDD – V
AD5582のゲイン誤差対抵抗負荷
特性 12.
12
AD5582の電源電流対電源電圧
REV.0
AD5582/AD5583
3.5
300
3.0
VDD = +15V
VSS = 0V
VREFL = 0V
VDD = +5V
VSS = –5V
VREFL = –5V
2.0
1.5
リファレンス電流―μA
2.5
I DD – mA
VDD = 5V
VSS = 0V
VREFH = 4V
VREFL = 0V
250
VDD = +5V
VSS = 0V
VREFL = 0V
1.0
200
150
100
50
0.5
0
–10
0
–5
10
5
15
0
20
0
512
1024
VREFH – V
特性 13.
特性 16.
3.0
3584
4096
AD5582のリファレンス電流
100
RREF – kΩ
IDD – mA
3072
120
2.5
2.0
1.5
VDD = + 5V
VSS = – 5V
VREFH = + 4V
VREFL = 0V
1.0
80
60
40
20
0.5
0
–60
–40
–20
特性 14.
0
20
40
60
温度―℃
80
100
120
0
140
AD5582の電源電流対温度
512
1024
特性 17.
1536
2048
2560
3072
3584
4096
AD5582のリファレンス入力抵抗
6
VDD = 5V OR 15V
DVDD = 3V
VSS = 0V
16
0
コード―10進数
20
18
5
VDD = 5V OR 15V
DVDD = 5V
VSS = 0V
12
VDD = 5V 0.5V
VSS = 0V
VREF = 4V
DATA = 800 H
4
電源電流―mA
14
IDD – mA
2560
140
VDD = + 15V
VSS = 0V
VREFH = + 10V
VREFL = 0V
3.5
2048
コード―10進数
AD5582の電源電流対リファレンス電圧
4.0
1536
10
8
3
2
6
4
1
2
0
0
1
3
2
4
0
10k
5
VIH – V
特性 15.
REV.0
100k
1M
10M
100M
クロック周波数―Hz
AD5582の電源電流対ロジック入力電圧
特性 18.
13
AD5582の電源電流対クロック周波数
AD5582/AD5583
100
VDD = + 5V 0.5V
VSS = 0V
VREF = + 4V
DATA = 800 H
90
80
DATA 5V/DIV
100
90
VDD = 5V
VSS = 0V
VREFH = 2.5V
60
50
40
10
0
30
20
10
5μs/DIV
0
1
10
10k
1k
周波数 – Hz
100
特性 19.
100k
1M
VOUT 0.5V/DIV
GRAPH <1>
: CL = 0
GRAPH <2> w/RINGING : CL = 10nF
AD5582のPSRR対周波数
特性 22.
負荷時の大信号セトリング(テスト回路1参照)
VOUT200mV/DIV
VREF200mV/DIV
2μs/DIV
特性 23.
特性 20. レール電圧付近の小信号応答、
CL＝2 nF (テスト回路1参照)
VOUT 0.1V/DIV
ミッド・スケール変化時のグリッチ
–
3980
VDD = 15V
VSS = 0V
VREFH = 10V
100
90
RBW = 30Hz
33nV/ Hz @ 1kHz
1260
VOUT 2V/DIV
10
–
398
–
126
23004
39.9
7285
12.6
2300
4.0
730
1.26
230
0.4
73
0.13
23
0
5μs/DIV
DATA 5V/DIV
0.04
7.3
2kHz
1Hz
特性 21.
大信号セトリング
特性 24.
14
ノイズ密度 – nV Hz
5μs/DIV
振幅―μV
PSRR – dB
70
AD5582の出力ノイズ密度
REV.0
AD5582/AD5583
FFFH
800H
400H
200H
100H
080H
040H
020H
010H
008H
004H
002H
001H
0.8
VDD = +5V
VSS = –5V
VREFH = +4V
VREFL = –4V
0.6
0.4
ZSEドリフト
誤差―LSB
0.2
+3σ
0
–3σ
–0.2
+3σ
–0.4
000H
–3σ
GEドリフト
–0.6
100
1k
10k
100k
周波数―Hz
特性 25.
1M
–0.8
10M
0
100
200
300
400
600
500
150℃での動作時間
AD5582の乗算帯域幅
特性 26.
AD5582長時間ドリフト
テスト回路
VDD
1kΩ
VOUT
DAC
CL
1kΩ
テスト回路1
動作原理
これらのDACはダブル・バッファ機能を持っているため、同期チャンネ
ルと非同期チャンネルの両方の更新が可能になります。また別にリード
＿
バック機能もあります。これらのデバイスは、RSピンとMSBピンによって
AD5582/AD5583は、電圧出力、12ビット／10ビット・パラレル入力の
クワッドDACで、小型のTSSOP-48パッケージを採用しています。
トから成る、ハイ・インピーダンス(R＝20kΩ)のR-2Rラダーとの構成で
制御され、ゼロ・スケールまたはミッド・スケールにリセットすることができ
＿
ます。RSがアクティブのとき、MSB＝0にするとDACはゼロ・スケールに、
す。図3に、セグメント構成の詳細を省いた、簡略なR-2R構造を示しま
MSB＝1にするとDACはミッド・スケールにリセットされます。乗算用バイ
す。抵抗2RをVREFHとVREFLの間で切り替えて、右端のラダー・ノードから
ポーラ・リファレンスを使い、＋5V∼＋15Vまたは±5Vの広い電源電圧
出力を取り出します。可能な全ての状態でコードが入力されると、この
レンジで動作できることは、これらのDACのもう１つの重要な特長です。
各DACは、電圧スイッチとチップ面積と精度を最適化したセグメン
ノードの 電 圧 が 最 低 の V R E F L から最 高 の V R E F H −D U T L S Bまで、
R
(2/3VREFH−VREFL)/(2N−1)ステップで変化します。ゲイン＝1.5のアンプで
この出力をバッファリングすると、出力は次のようになります。
VOUT =
D
2
N
(VREFH
Ð1
Ð VREFL ) + (VREFL )
2R
D
Ð 1 VREF
2047
(AD5582) (2)
VOUT =
D
Ð 1 VREF
511
( AD5583) (3)
）
）
+
2R
SW1
2R
–
図3.
VO
SW2
2R
SWn–3
VREFL +
VREFL＝VREFH＝VREFの場合には、VOUTは次のように簡単になります。
VOUT =
R
–
2R
SW0
(1)
ここで、Dはデータ・ビットに対応する10進値で、Nはビット数です。
（
（
2R
R
R
SWn–1
2R
+ VREFH
b0
b1
b2
bn–2
bn–1
–
簡略化したR-2Rアーキテクチャ(セグメントは省略)
電源
これらのDACの動作には3種類の電源が必要です。両電源動作の
場合は、VSS＝−6.5V∼-2.7Vに、VDD＝＋2.7V∼＋6.5Vに設定するこ
この方式の利点は、DACが、差動リファレンスの2電圧間を補間する
ことと、シングル・エンド・リファレンスも可能である点です。
とができます。単電源動作の場合は、VSS＝0Vに、VDD＝3V∼16.5Vに
設定しますが、単電源VDDを4.5Vより低くすると、デバイスの全体精度
に悪影響を与えることがあります。
REV.0
15
AD5582/AD5583
リセット
これらのDACは高い電圧で動作することができるため、デジタル信号
ジに設定することができます。このため、DACは広範囲なマイクロコント
＿
RS機能は、パワーアップ時または動作中の任意のタイミングで使うこと
＿
ができます。RS機能は、他のどのデジタル入力より高い優先順位を持っ
ローラ、FPGA、信号プロセッサなどから発生されたローレベルのデジタ
ています。このピンはアクティブ・ローレベルであり、MSBの状態に応じて
ル信号に対しても動作することができます。
DAC出力レジスタをゼロ・スケールまたはミッド・スケールに設定します。
レベルはDVDDによって個別に制御できます。DVDDは2.7V∼6.5Vのレン
DACがバイポーラ・リファレンスの場合に、ミッド・スケールへのリセットは
リファレンス入力
便利で、出力は0Vにリセットされます。
4チャンネルのすべてのDACで、独立した差動リファレンス電圧を使
出力アンプ
うことができます。このリファレンス電圧の柔軟性により、各チャンネルに
AD5582/AD5583は他の多くの電圧出力DACと異なり、バッファ付きの
独自なリファレンス電圧を入力することができます。同様に、差動リファ
電圧出力を持っています。各出力は±2mAのソース／シンク能力を持っ
レンスに対してバイポーラ・リファレンスを入力することもできます。最適
ているため、500pFまでの容量負荷を発振なしで駆動する際に外付けバ
な精度を維持するには、VREFHとVREFLとの間の電位差を1Vより大きく維
ッファが不要です。これらのアンプには短絡保護も備えています。
持する必要があります。特性 11を参照してください。
グリッチ
これらのリファレンス入力に接続した電圧によってDACの全4チャンネ
AD5582/AD5583は、グリッチを最小化するよう特別にデザインされて
ルの出力電圧限界が設定されるため、VREFHは常にVREFLより高く設定す
る必要があります。VREFHはVREFL＋0.5V∼VDDのレンジの任意の電圧に、
います。例えば、AD5582のワーストケース・グリッチはミッド・スケール(1000
VREFLはVSS∼VREFH−0.5Vのレンジの任意の電圧に設定することができ
0000 0000B)からミッド・スケールより1だけ小さいレベル(0111 1111
ます。さらに、内蔵の高精度抵抗対R1とR2を使い、かつ反転モードの
1111B)への変化および、その逆向きの変化で発生します。このグリッチ・
オペアンプを外付けすると、対称な負リファレンスを容易に発生すること
エネルギの測定値は100mV×1μsすなわち100nVsです。このグリッチの
ができます。これらの抵抗は、AD5582の場合は±0.025%の精度で、
継続時間はセトリング・タイムより短く、したがって、多くのアプリケーション
AD5583の場合は0.1%の精度で一致しています。これらの精度は、1LSB
ではディグリッチャなしで許容できるでしょう。
未満の誤差に相当します。図3に、簡略化した構成を示します。
レイアウトと電源のバイパス
4チャンネルすべてに共通のリファレンスまたは個別のリファレンスを入
小型かつ最短の線によるPCBレイアウト・デザインが大切です。入力ま
力することができますが、各リファレンス・ピンの近くに0.1μFセラミック・
での配線はできるだけ短くして、IR電圧降下と浮遊インダクタンスを小さ
コンデンサを接続してデカップリングする必要があります。
くする必要があります。
最適な安定性を得るため、高品質のコンデンサを使って電源をバイパ
+2.5V
ADR421
REF
RCT
AD5582
VREFHA
VREFHB
VREFHC
VREFHD
DAC A
DAC B
スク型またはチップ型セラミック・コンデンサを使ってバイパスする必要が
±2.5V
あります。小さいESRを持つ1μF∼10μFのタンタル・コンデンサまたは電
解コンデンサも電源に接続して、過渡電圧の影響を抑える必要がありま
±2.5V
R1
す。AD5582/AD5583ではチップ面積を小さくするため内部レイアウト・デ
R2
ザインを最適化しています。このためすべてのアナログ電源電圧ピンを外
–
+
図4.
スすることも大切です。デバイスへの電源線は、0.01μF∼0.1μFのディ
–2.5V
VREFLA
VREFLB
VREFLC
VREFLD
DAC C
±2.5V
DAC D
±2.5V
部で接続する必要があります。図5参照。
AD5582/
AD5583
VDD
内蔵のマッチング抵抗を使用した負電圧REFの発生
VDD1
C1
10μF
デジタルI/O
VSS
C3
10μF
+
+
C2
0.1μF
VDD2
VDD3
AGND1
C4
0.1μF
AGND2
VSS1
VSS2
デジタルI/Oは、12ビット／10ビットの双方向データ・バス、2本のレジ
＿
＿
スタ・セレクト入力(A0とA1)、R/W入力、リセット(RS)、チップ・セレクト
＿
＿＿＿
(CS)、ロードDAC (LDAC)入力から構成されています。DACとバス方向の
VSS3
DVDD
C5
0.1μF
DGND
制御は、表Iに示す入力により決定されます。すべてのデジタル・ピンは
TTL/CMOS互換であり、すべての内部レジスタはレベル・トリガーです。
図5.
電源の構成
レジスタが、入力A0とA1を選択します。レジスタのデコーディング機
＿
＿
能は、CS入力によりイネーブルされます。CSがハイレベルのときは、デコ
ーディング機能がイネーブルされず、入力レジスタの読み込みと書き出
しはイネーブルされません。レジスタの2番目のバンクに対するロードは、
＿＿＿
＿
＿＿＿
非同期のLDAC 入力により制御されます。CSイネーブル中にLDACを
アプリケーション
プログラマブルな電流源
ローレベルにすると、各チャンネルはシングル・バッファモードとして更新
＿
されます(図2a)。CSがシーケンシャルにイネーブルされて全入力レジス
＿＿＿
タにデータがロードされると、後続のLDACパルスにより、全チャンネル
この回路は高精度の電流変換機能の他に、双方向電流機能と高電圧
図6に、Howland電流ポンプを使った多用途V-I変換回路を示します。
コンプライアンスも持っています。この電圧コンプライアンスは、主にオ
ペアンプの電源電圧により制限されます。この回路は、最大負荷500Ω
がダブル・バッファ・モードとして同時に更新されます(図2b)。
＿
R/Wは、入力レジスタに対する読み書きを制御します。
までの4∼20mA電流トランスミッタに使うことができます。
16
REV.0
AD5582/AD5583
表I.
AD5582/AD5583の真理値表
A1
A0
＿ ＿＿
R/W CS
＿＿＿ ＿＿
LDAC RS
入力レジスタ
0
0
1
1
0
0
1
1
0
0
1
1
X
X
X
X
0
1
0
1
0
1
0
1
0
1
0
1
X
X
X
X
0
0
0
0
0
0
0
0
1
1
1
1
X
X
X
X
0
0
0
0
1
1
1
1
1
1
1
1
0
1
X
X
書き込み
トランスペアレント
トランスペアレント
書き込み
トランスペアレント
トランスペアレント
書き込み
トランスペアレント
トランスペアレント
書き込み
トランスペアレント
トランスペアレント
書き込み
ホールド
書き込み入力
書き込み
ホールド
書き込み入力
書き込み
ホールド
書き込み入力
書き込み
ホールド
書き込み入力
読み出し
ホールド
D0からDNへのリードバック
読み出し
ホールド
D0からDNへのリードバック
読み出し
ホールド
D0からDNへのリードバック
読み出し
ホールド
D0からDNへのリードバック
ホールド
全レジスタを更新
全レジスタを更新
ホールド
ホールド
ホールド
全レジスタをミッド・スケールまたはゼロ・スケールへリセット
全レジスタをミッド・スケールまたはゼロ・スケールにラッチ
0
0
0
0
0
0
0
0
0
0
0
0
1
1
X
1
1
1
1
1
1
1
1
1
1
1
1
1
1
1
0
↑
DACレジスタ
動作モード
選択されるDAC
A
B
C
D
A
B
C
D
A
B
C
D
すべて
すべて
すべて
すべて
MSB＝0のときはゼロ・スケールへリセット、MSB＝1のときはミッド・スケールへリセット。X：任意。アサートされると、入力レジスタおよび出力レジスタがトランスペアレントになります。
この回路は多くの用途に使うことができますが、補償に注意する必要
R1'
150kΩ
R2'
15kΩ
があります。C1がない場合、出力インピーダンスは次のようになります。
C1
10pF
ZO =
VDD
–
VDD
U1
ADR421
+2.5V
VREFH
R1
RCT
R2
VREFL
AD5582
抵抗が完全に一致している場合は、ZOは無限大になり、非常に望ま
R3
50Ω
になります。後者の場合、S平面の右側に極が存在するため、発振が生
じます。したがって、数pFのレンジのC1を接続して、発振を防止する必
VL
R1
150kΩ
R2
15kΩ
要があります。クリティカルなアプリケーションでは、過補償にならないC1
負荷
値を経験的に探す必要があります。
IL
V+
プログラマブルなブースト型電圧源
OP1177
+
AD5582/AD5583は、外付けのオペアンプとパワー・トランジスタなしで
–2.5V
V–
は大きな電流を供給することはできません。図7に、200mAの能力を持
*説明簡略化のためデカップリング・コンデンサは省略
つプログラマブルな電源を示します。
VSS
図6.
双方向電流制御と高電圧コンプライアンスを持つ
プログラマブルな電流源
FDV30IN V
O
VDD
図6に示すように、抵抗ネットワークが一致している場合、負荷電流は
+5V
N1
+4.096V
U1
REF198
次式で与えられます。
VREFH VDD 1-TO-3
IL =
(R 2 + R 3) / R1
R3
C1
1μF
VIN
(4)
U2
AD5582
VREFL
+
U3
VSS 1-TO-3
–
理論的にはR3を小さくして、U4の出力電流駆動能力の範囲内で、
V+
V–
*説明簡略化のためデカップリング・コンデンサは省略
必要な電流を得ることができます。この回路では、AD8510は両方向
図7.
に±20mAを供給でき、電圧コンプライアンスは＋15Vに近づきます。
REV.0
(5)
しいことです。これに対して、一致していない場合は、ZOは正または負
VSS
U2
VDD
–
V+
U4
AD8510
+
V–
R3'
50Ω
R1' R 3(R1 + R 2 )
R1(R 2' + R 3' ) − R1' (R 2 + R 3)
17
プログラマブルなブースト型電圧源
負荷
AD5582/AD5583
VDD
G+
VDD
VIN
R3
50kΩ
R1
100Ω
+
C1 VINP
0.1μF
G–
VDD
+10V
FDBK
V+
U5
AD603
V–
G+
C2
OUT
V+
U6
AD603
V–
VINP
0.1μF
+10V
FDBK
G–
COMM
OUT
C3
VO
0.1μF
COMM
U4
AD8565
–
R4
50kΩ
VDD
VDD
VOA VOB VDD1-TO-3 VOC VOD
R2
10kΩ
R1
10kΩ
+IN
VREFHA
2.0V VREFHB
VREFHC
VREFHD
U2
ADR510
–IN
+IN
U3
ADR510
DVDD
U1
AD5582
VREFLA
1.0V VREFLB
VREFLC
VREFLD
VSS1-TO-3
–IN
*説明簡略化のためデカップリング・コンデンサは省略
図8.
プログラマブルなPGA
この回路では、オペアンプの反転入力がVOをDAC出力に等しく維持
18ビット・バイポーラDAC
します。負荷電流は、NチャンネルFETのN1を経由して電源から供給さ
AD5582はマルチチャンネル、高精度、差動リファレンスの機能を持っ
れます。U3は、レールtoレール入力タイプである必要があります。VDD＝
ているため、高分解能構成に最適です。AD5582の4チャンネルの内の
5Vの場合、この回路は4.096Vフル・スケールでは最大200mAを、ミッド・
3チャンネルをカスケード接続すると、シングル・チャンネルに比べて高い
スケールでは100mAを、ゼロ・スケール出力付近では50mAを供給でき
ビット分解能を持つ高分解能DACを構成することができます(図9)。
ます。ヒート・シンク付きの大型パッケージのN1を使うと、より大きな電流
DAC AとDAC Bが連動して粗調整を行い、その出力をDAC Cの差動
を得ることができます。
リファレンスとして使います。DAC Cは12ビットの微調整を行いますが、
Cの調整レンジはDAC AとDAC Bによって設定される差動リファレンス
プログラマブルなPGA
に制限されます。このため、差動リファレンスレンジがこの回路の最終分
AD603はローノイズの電圧制御アンプであり、RFおよびIFのAGC (自
解能を決定します。12ビット分解能でINLとDNLを1 LSB誤差以内に
動ゲイン制御)システムで使用されます。このデバイスを使うと、90MHz
抑えるために(特性 11参照)、DAC Cの差動リファレンスを156.25mVに設
の帯域幅では-11dB∼＋31dBで、9MHzの帯域幅では9dB∼51dBで、
定します。VREFH/VREFL＝±5.000Vの場合、DAC AとDAC Bが連動す
正確なゲインの選択がピンを使って可能になります。ピン5とピン7の間に
るときは、DAC AとDAC Bのコードは互いに64ステップ離れている必要が
外部抵抗を接続すると、中間のゲインレンジも実現することができます。
＿
入力換算のノイズ・スペクトル密度はわずか1.3 nV/√Hzと小さく、消
あります。18ビットの分解能を与える式は次のようになります。
費電力は推奨の±5V電源で125mWです。
デシベル・ゲインはdB値で直線になり、正確にキャリブレーションされ、
VO =
温度と電源に対して安定です。ゲインはハイ・インピーダンス(50MΩ)の
DC
4096
DA
（ 2048 – 1） +V D – 1
（ 2048 ）
D
–V
–1
（ 2048 ）
VREF
B
REF
B
(6)
REF
ロー・バイアス(200nA)差動入力で制御されます。スケーリングは
25mV/dBで、ゲイン制御電圧はゲインレンジの中央部40dBに対して僅
か1Vで済みます。選択レンジによらず、1dBまで上限および下限を超え
ここで、DA、DB、DCはそれぞれDAC A、DAC B、DAC Cのデータ・ビ
ることができます。ゲイン制御の応答時間は、40dBの変化に対して1ms
ットに等しい10進値です。このような高分解能を達成して得られる利点
未満です。
がある反面、表IIに示すような設定の複雑さが付随します。Dは18ビッ
差動ゲイン制御インターフェースを使うと、差動またはシングルエンド
トのデータ・ビットに等しい10進値であり、この値は等価なDA、DB、DCの
の正か負の制御電圧を使うことができ、コモン・モード・レンジは−1.2V
設定値に変換する必要があることに注意してください。これは、Dの等
∼＋2.0Vになります。AD5582/AD5583は、コモン・モード・レンジ0V∼2V
式として表すことができます。
以内で1Vの差動入力レンジを実現するのに最適です。これを実現する
D=
には、VREFH＝2.0VかつVREFL＝1.0Vに設定し、AD5582の全4096Vレベ
ルがAD603のゲイン制御レンジ内に入るようにします。ゲイン制御、レイ
DC (D A – DB )
64
+ 64 DB – 218
(7)
さらに、次の条件も常に満たす必要があります。
アウト、動作の詳細については、AD603のデータシートを参照してくださ
D A = D B + 64
い。
18
(8)
REV.0
AD5582/AD5583
表II.
D
0
2048
61440
63488
126976
129024
257984
260032
DA
64
64
1024
1024
2048
2048
4095
4095
18ビットDACの設定例
DB
0
0
960
960
1984
1984
4031
4031
DC
0
2048
0
2048
0
2048
0
2048
VIN
VO
-5.00000
-4.92188
-2.65625
-2.57813
-0.15625
-0.07813
4.84375
4.920654
+5.0V
ADR425
R1
7V∼18V
R
VDD
RCT
AD5582
VREFHA
R
–
V+
U10
OP1177
+ V–
R2
VOA
DAC_A
VREFLA
VREFHC
VREFLC
VREFHB
VSS
DAC A/DAC Bで6ビットの粗調整を行い、各粗調整ステップ内で
VOB
DAC_B
VREFLB
DAC Cによる12ビットの微調整を行うと、18ビットのバイポーラDACを
18
構成できます。このDACは2 ステップの調整を可能にしますが、DAC
–5.0V
Cの差動リファレンスの制約に起因して、精度は12ビットに留まっている
ことに注意してください。このため、この回路は、18ビットの調整が必要
図9.
だが絶対精度は必要としないアプリケーションに適しています。
REV.0
19
VOC
DAC_C
粗調整
微調整
18ビットのバイポーラDAC
AD5582/AD5583
外形寸法
TDS03/2003/700
48ピン薄型シュリンクSOP(TSSOP)
(RV-48)
サイズはmm で示します。
12.60
12.50
12.40
25
48
6.20
6.10
6.00
8.10 BSC
1
24
ピン1
1.20 MAX
0.15
0.05
0.5
BSC
0.27
0.17
実装面
0.20
0.09
8゜
0゜
0.75
0.60
0.45
PRINTED IN JAPAN
JEDEC標準MO-153EDに準拠
このデータシートはエコマーク認定の再生紙を使用しています。
20
REV.0