TOKYO ELECTRON DEVICE LIMITED

TED高速メモリーソリューション
11月18日
東京エレクトロン デバイス株式会社
テクニカル・マーケティング担当
長谷 享
[email protected]
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1
Agenda
• はじめに
• DDRメモリ評価ボード(TB-3S-1500-IMG)
– 評価ボード仕様紹介
– アプリケーション例
– ボード開発における注意点
– DDRメモリ搭載基板の設計手法例
– その他DDR/DDR2メモリ評価ボードご紹介
• その他メモリソリューション
• まとめ
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2
Agenda
• はじめに
• DDRメモリ評価ボード(TB-3S-1500-IMG)
– 評価ボード仕様紹介
– アプリケーション例
– ボード開発における注意点
– DDRメモリ搭載基板の設計手法例
– その他DDR/DDR2メモリ評価ボードご紹介
• その他メモリソリューション
• まとめ
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3
はじめに
• メモリの現状とトレンド
–
–
–
–
著しいメモリの進化
数多くのメモリラインナップ
メモリの高速化・低電圧化
設計の複雑化
• メモリ+FPGA開発における我々の課題
– FPGA + メモリ使用時の具体的な提案やサポート
– 高速化設計へのノウハウ構築
– ターゲットメモリの推察 → 最適なメモリのご提案
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4
メモリのトレンド1
アプリケーション別メモリ推移(PC/サーバ系)
Now
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エルピーダメモリ様 ご提供
5
メモリのトレンド2
・DRAM- 大容量化の傾向
現在の主流は128M/256M品だが、今後は512M/1G品が主流となる見込み
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6
メモリのトレンド3
・DRAM- 高速化
・JEDEC標準の主なDRAMのデータ転送速度
項目
SDR-SDRAM
DDR-SDRAM
DDR2-SDRAM
CLK
133 MHz
100/133/166/200 MHz 200/266/333/400 MHz
データ 転送速度
133 Mbps
200/266/333/400 Mbps 400/533/667/800 Mbps
DIMM帯域幅(64bit時) 1 GBs
1.6/2.1/2.7/3.2 GBs
3.2/4.3/5.3/6.4 GBs
世代交代毎に転送速度は2倍に
・JEDEC標準の主なDRAMのRoad-Mapについて以下に示す
DDR3
DDR2
DDR
DDR3
DDR2 667/800
DDR2 400/533
DDR 333/400
DDR 266
PC133
2004
2005
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2006
7
メモリのトレンド4
・DRAM- 低消費電力化
・電源電圧の低電圧化により、消費電力を削減
項目
イ ン タ ーフ ェ イ ス
電源電圧
SDR-SDRAM DDR-SDRAM DDR2-SDRAM
LVTTL
SSTL-2
SSTL-18
3.3 V
2.5 V
1.8 V
約70%
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約70%
8
TEDメモリーソリューション
• FPGA + メモリ使用時の具体的な提案やサポート
– 高速メモリ評価ボードの開発
• ボード開発ノウハウの構築
• FPGA高速化設計のノウハウの構築
• お客様の開発期間の削減
• ターゲットメモリの推察
– DDR/DDR2 SDRAMを中心に
• 今後の組み込み機器に主流となるメモリ
• FPGAのトレンドと非常にマッチしている
• FPGAの設計ノウハウが非常に重要
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9
Agenda
• はじめに
• DDRメモリ評価ボード(TB-3S-1500-IMG)
– 評価ボード仕様紹介
– アプリケーション例
– ボード開発における注意点
– DDRメモリ搭載基板の設計手法例
– その他DDR/DDR2メモリ評価ボードご紹介
• その他メモリソリューション
• まとめ
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10
DDRメモリ評価ボード
• TB-3S-1500-IMG
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11
Agenda
• はじめに
• DDRメモリ評価ボード(TB-3S-1500-IMG)
– 評価ボード仕様紹介
– アプリケーション例
– ボード開発における注意点
– DDRメモリ搭載基板の設計手法例
– その他DDR/DDR2メモリ評価ボードご紹介
• その他メモリソリューション
• まとめ
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12
ボード仕様（１）
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13
ボード仕様（２）
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14
提供リファレンスデザイン
TB-3S-1500-IMGに付属しています
– DDRメモリコントロール (266Mbps*)
– DVI Tx/Rx インターフェイス (162MHz*)
– LVDS Channel Link Tx/Rx インターフェイス
(90MHz*, 8/10bit対応)
– RSDS Tx インターフェイス (135MHz)
– MicroBlaze参照デザイン
(*) あくまでスピードグレード -4のスペックです。
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15
リファレンスデザイン例 (DVI+DDR)
最大162MHz
最大162MHz
ＤＶＩｔｏＤＶＩ (Through)
FPGA
RX
・スルーモード
TX
DVIからの入力データをそのままDVIに出力。
266Mbps
最大162MHz
ＤＶＩｔｏＤＶＩ (DDR)
RX
FPGA
DDR
最大162MHz
・フレームバッファーモード
DVIからの入力データを1フレーム分一旦
DDRメモリに蓄えディレーしてDVIに出力。
TX
266Mbps
最大162MHz
ＤＶＩｔｏＤＶＩ (DDR div)
RX
FPGA
DDR
最大162MHz
TX
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・1/4フレームバッファーモード
DVIからの入力データから間引き処理をして
1フレーム分一旦DDRメモリに蓄え、画像サ
イズを1/4にしてDVIに出力。空白の領域を
赤にして出力。
16
提供リファレンスデザイン例
・ DVI＋DDRのリファレンスデザインをRTLで提供
!!
RTL
最大162MHz
最大162MHz
ＤＶＩｔｏＤＶＩ (Through)
FPGA
RX
・スルーモード
TX
DVIからの入力データをそのままDVIに出力する
266Mbps
最大162MHz
ＤＶＩｔｏＤＶＩ (DDR)
・フレームバッファーモード
RX
DVIからの入力データ（1フレーム分）を
DDRメモリに蓄えた後、DVIに出力する
FPGA
DDR
最大162MHz
TX
266Mbps
最大162MHz
ＤＶＩｔｏＤＶＩ (DDR div)
RX
FPGA
・1/4フレームバッファーモード
DDR
TX
最大162MHz
DVIからの入力データ（１フレーム分）に
1/4間引き処理をし、DDRメモリに蓄えた後、
DVIに出力する。画像サイズは1/4となる。
空白の領域は赤で出力する。
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17
オプションボード紹介
• ADDA
• CameraLink
• I/O拡張用
ス
ス
ー
ー
リ
リ
リ
リ
次
順
！
順次 ！
！
！
定
予
予定
• 100BASE-T Ethernet
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18
更に詳細は･･･
• トレーニングにご参加ください！！！
– 当評価ボードによる体験コースです。
動かす!!〈実践〉Spartan-3
DDR266コース
開催日:10/28（横浜） 11/8（横浜） 11/19（大阪） 11/25（横浜）
満員御礼
詳細は弊社HPをご参照ください。
http://ppg.teldevice.co.jp
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19
Agenda
• はじめに
• DDRメモリ評価ボード(TB-3S-1500-IMG)
– 評価ボード仕様紹介
– アプリケーション例
– ボード開発における注意点
– DDRメモリ搭載基板の設計手法例
– その他DDR/DDR2メモリ評価ボードご紹介
• その他メモリソリューション
• まとめ
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20
使用アプリケーション例
•
•
•
•
•
•
•
•
•
フラットパネルディスプレイ (LCD/FED/・・・)
プロジェクター（フロント/ リア）
DVD/ HDD Recorder
プリンター/ 複合機
SoC/ メモリ テスター
セキュリティカメラ
各種検査装置
各種製造装置
etc…
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21
使用事例
参考事例1
L V D S
（FFC）
RSDS（FPC）
映像処理ボード
LCD
PDP
有機EL
FED
・・・
ＴＣＯＮ、画像処理回路
ソフトＣＰＵ、ＤＳＰ・・・
参考事例2
DDR SDRAMを搭載でき、大容量の
映像データのバッファリングが可能。
CameraLink → FFC
変換ボード
DVI
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Agenda
• はじめに
• DDRメモリ評価ボード(TB-3S-1500-IMG)
– 評価ボード仕様紹介
– アプリケーション例
– ボード開発における注意点
– DDRメモリ搭載基板の設計手法例
– その他DDR/DDR2メモリ評価ボードご紹介
• その他メモリソリューション
• まとめ
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ボード開発における注意点
• ピン配置
• ボードレイアウト
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ピン配置における注意点（1）
• 高速動作のためにはFPGAダイの両サイドを使用
– より多くのピン数を確保できる（上下はクロックピンが集中）
– 両サイド側のほうがバススキューが少ない
DDR I/F
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25
ピン配置における注意点（2）
• DQ/DQSのピン配置（重要）
– LVDSのペアピンにDQとDQSを同居させない（クロックライン共有化の為）
LVDSペア
IOFFへのクロック入力が共通
IOFFへのクロック入力が共通
↓
↓
出力FFへのクロックが異なるDQ/DQS
出力FFへのクロックが異なるDQ/DQS
は同一ペアに配置できない！！
は同一ペアに配置できない！！
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26
ピン配置における注意点（3）
• DQ/DQSのピン配置（重要）
– READ時DQSはローカルラインを使用する為、DQSのSkewを極力
低減させるDQSとDQの配置の考慮が必要
DQ<0> ~ <3>
★ポイント★
•
ローカルラインに最適なピンをDQSに割り当て
DQS<0>
•
更にDQSの上下に4つずつのDQを配置し、
DQSのスキューを極力低減させる
DQ<4> ~ <7>
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27
ピン配置における注意点（3）
• DQ/DQSのピン配置（重要）
– ISE PACEにて推奨されるDQS/ DQピンをチェック
PACE起動画面
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ピン配置における注意点（3）
• DQ/DQSのピン配置（重要）
– ISE PACEにて推奨されるDQS/ DQピンをチェック
DQS-Pin推奨配置Location
DQS配置に対する推奨I/Oが、確認出来ます。
※上記配置以外でもLocalClockを使用する事は可能です。
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29
ピン配置における注意点（3）
• DQ/DQSのピン配置（重要）
– ISE PACEにて推奨されるDQS/ DQピンをチェック
DQS
DQ（Data）-Pin推奨配置Location
DQSに対する推奨DQ信号の配置が表示されます。(緑色)
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30
ボードレイアウトにおける注意点（1）
• 終端抵抗の位置 （IBIS Simulationの必要性)
– 配置場所によってインピーダンスが変わり、波形も変わる
Before
周波数：133MHz Spartan3：STL2 2.50V CLASS-2
DDR SLOT 配置変更前
DDR SLOT
DDR SLOT
Spartan3
周波数：133MHz Spartan3：STL2 2.50V CLASS-2
DDR SLOT 配置変更後
DDR SLOT
DDR SLOT
After
Spartan3
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31
ボードレイアウトにおける注意点（2）
• 終端抵抗の位置
– FPGA – DIMM間でFPGA側に終端・シリーズ抵抗を入れるのは困難？
配線間隔： 広い
→ 抵抗配置 容易
配線間隔： 狭い
→ 抵抗配置 困難
FPGA
これも一例では・・・？
DDR SLOT
DDR SLOT
DIMM
1.25V
FPGA
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抵抗をDIMM
側に集中
22Ω 50Ω
32
Agenda
• はじめに
• DDRメモリ評価ボード(TB-3S-1500-IMG)
– 評価ボード仕様紹介
– アプリケーション例
– ボード開発における注意点
– DDRメモリ搭載基板の設計手法例
– その他DDR/DDR2メモリ評価ボードご紹介
• その他メモリソリューション
• まとめ
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プリント基板開発の流れ
高速
FPGA・DRAMを実装する
高速FPGA・DRAMを実装する
要求仕様
プリント基板への要求
プリント基板への要求
設計ルールの検討
特性インピーダンス指定に対応した設計仕様
特性インピーダンス指定に対応した設計仕様
（高速差動配線における伝送損失も考慮）
（高速差動配線における伝送損失も考慮）
プレシミュレーション（波形解析）
プレシミュレーション（波形解析）
部品配置・配線
ガイドラインや実績に基づくパターン設計
ガイドラインや実績に基づくパターン設計
（メモリバス・高速差動配線・電源）
（メモリバス・高速差動配線・電源）
放射ノイズ抑制
放射ノイズ抑制
パターン検証
ポストシミュレーション（波形解析）
ポストシミュレーション（波形解析）
基板製造
特性インピーダンスの品質保証
特性インピーダンスの品質保証
評 価
信号波形の実測・ノイズ源の解析
信号波形の実測・ノイズ源の解析
アイカ工業（株）電子カンパニー http://www.aica.co.jp
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基礎知識
DDRメモリ搭載基板特有の課題
・高速
FPGAとDDR-SDRAM間の配線
・高速FPGAとDDR-SDRAM間の配線
−
−信号反射の抑制（最適な伝送路線路の終端）
信号反射の抑制（最適な伝送路線路の終端）
−
−クロック線、アドレス線、コマンド線、データ線の配線長の考慮
クロック線、アドレス線、コマンド線、データ線の配線長の考慮
−
/ライト時のタイミング考慮
−リード
リード/ライト時のタイミング考慮
−
−配線分岐の方法、伝搬遅延時間の考慮
配線分岐の方法、伝搬遅延時間の考慮
・公開されているデザインガイド
・公開されているデザインガイド
−
http://www.jedec.org/）
−JEDEC
JEDEC：：Reference
ReferenceDesign
DesignSpecification
Specification（（http://www.jedec.org/）
−
メーカーより公開されている技術資料など
−DRAM
DRAMメーカーより公開されている技術資料など
・必要に応じた波形シミュレーションの実施
・必要に応じた波形シミュレーションの実施
−
−伝送線路シミュレーターによる波形シミュレーション
伝送線路シミュレーターによる波形シミュレーション
（プレシミュレーション／ポストシミュレーション）
（プレシミュレーション／ポストシミュレーション）
アイカ工業（株）電子カンパニー http://www.aica.co.jp
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35
設計ルールの検討(1)
特性インピーダンス指定に対応した設計仕様
t
W
W
S
W
t
εr
εr
h
150
60
計算値
実測値（GNDラインなし）
実測値（GNDラインあり）
50
実測値
計算値
差動インピーダンス(Ω)
シングルエンド・インピーダンス（Ω）
h
40
30
20
130
110
90
70
Zdiff実測値≠ Zdiff計算値
Z0実測値≠ Z0計算値
10
0.2
0.4
0.6
ライン幅（mm）
0.8
1.0
50
0.05
0.15
0.25
0.35
ライン幅(mm)
基板メーカーから、特性インピーダンス指定値に
対応した正確な基板仕様を入手する事が重要
アイカ工業（株）電子カンパニー http://www.aica.co.jp
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設計ルールの検討(2)
FPGA/DDR間の配線トポロジの一例
Xilinx：XC3S1500-4FG676C
Vｔｔ=1.25V
FPGA
Rs=22Ω
10mm
45mm
20mm
1mm
SO-DIMMソケット
Rt=51Ω
12mm
1mm
SO-DIMMソケット
2mm
回路及び配線条件
„ 配線インピーダンス：Zo=50Ω
„ 動作周波数：133MHz（266Mbps)
„ 抵抗：Rs＝22Ω、Rt=51Ω
„ FPGA：Spartan3（Xilinx社）
„ メモリDDR-SDRAM SO-DIMM
© 東京エレクトロン デバイス株式会社
アイカ工業（株）電子カンパニー http://www.aica.co.jp
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37
設計ルールの検討(3)
プレシミュレーション（配線トポロジーの決定）
SO-DIMM
DDR_A[0]
+1.25V
Rt
51Ω
Spartan3
■FPGA-P22
75
SSTL2_II
Rsr/f＝25/36Ω
1
Rs
22Ω
2
1
12
SO-DIMM
2
■UD0-29 EDD2516AKTA
■UD4-29
■UD1-29
■UD5-29
INBUF1
■UD7-29
■UD3-29
■UD6-29
■UD2-29
Frequency :
Duty :
66MHz
50%
Zo ：
50Ω
配線長 (mm)
IBISモデル名
■UD0-29 EDD2516AKTA
■UD4-29
■UD1-29
■UD5-29
INBUF1
■UD7-29
■UD3-29
■UD6-29
■UD2-29
a) Rt＝51Ω固定でRsを可変させた場合
2) Rs＝10Ω
ｵｰﾊﾞｰｼｭｰﾄの傾向が強い
1) Rs＝22Ω
ややｵｰﾊﾞｰｼｭｰﾄしているが振幅はほぼ適正
3) Rs＝33Ω
Low側マージンがやや狭くなる
© イビテック株式会社
アイカ工業（株）電子カンパニー http://www.aica.co.jp
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38
部品配置・配線(1)
放射ノイズ抑制（部品配置・電源プレーン設計段階）
「ノイズ抑制設計ルール」
「プレーン共振解析」
最大電圧（励振源電圧に対するプレーン上での最大値）
10.0
5.0
0.0
-5.0
最大電圧[dB]
-10.0
-15.0
-20.0
-25.0
-30.0
-35.0
-40.0
0
100
200
300
400
500
600
700
800
900
1000
周波数 [MHz]
①動作周波数に対応した配線長と部品配置の適正化
②電源プレーン形状・パスコン配置の最適化
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39
部品配置・配線(2)
FPGA・DDR-SDRAM（単体）搭載基板のパターン設計例
DDR-SDRAM
（両面搭載）
【設計レイアウト事例】
等長配線に関して
① CK信号のペアは等長とする。
② CK信号に対してDQS信号を等長とする。
③ CK信号とDQS信号を基準として他の（DQ、DM）信号を等長とする。
④ CK信号を基準にアドレスを等長とする。
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40
パターン検証(1)
ポストシミュレーション
（波形解析）
・メモリバスに対する
パターン設計終了後の
シミュレーション。
・各ピンの遅延時間や、
波形のシミュレーション
が可能。
波形シミュレーションの実例
パターン設計状態
パターン設計状態
レポート内容
シミュレーション・フロー
ドライバ
出力波形
パターン設計データ
部品情報
（IBISモデル）
IBISモデル）
データ
修正
Overshoot
波形シミュレーション
レシーバ
入力波形
レポート提示
・各ピンの遅延時間
・代表的な波形
製造データ
Delay Rise min
Delay Fall min
Delay Rise max
Delay Fall max
Undershoot
●XTKシミュレーション波形と実機との比較（
XTKシミュレーション波形と実機との比較（8層板，66MHzクロックライン）
Tektronix TDS644Bをプローブとして XTKシミュレーションと実機評価を実施
レシーバー入力
レシーバー入力
ドライバー出力
ドライバー出力
XTKシミュレーション波形
XTKシミュレーション波形
実測波形
実測波形
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41
パターン検証(2)
放射ノイズ抑制（配線後）
ノイズ抑制設計ルール（配線長、ビア数、リターンパス、放射電界強度計算、
部品配置など）に対する適合性チェックと修正
エラー内容
エラー内容
修正候補
修正候補
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その他メモリ評価ボード
• エルピーダメモリ様ご提供評価ボード
• Virtex4 DDR2評価ボード （開発中）
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44
エルピーダ様ご提供 評価ボード
・ DDR 評価ボード (Spartan-3)
・ DDR400（Chip接続）はSpartan-3にて動作実績あり !!
【提供：ELPIDA Memory, Inc】
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45
エルピーダ様ご提供 評価ボード
・ DDR2 評価ボード (Virtex2-Pro)
・ DDR2-400（DIMM接続）はVirtex2Proにて動作実績あり !!
【提供：ELPIDA Memory, Inc】
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Virtex4 DDR2 評価ボード
DDR2 DIMM x2Slot
512MB/ 533Mbps
DIP SW x10
-Pin Header
LED x10
DDR2 Chip
OSC
OSC
OSC
OSC
OSC
OSC
512Mb/ 533Mbps
ELPIDA JAPAN
EDE5116AASE
xxxxxxxxx
XCF08P
OSC
OSC
SMA Connector
Sepideh
UART
- General I/O
- Connect to Option board
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ハードウェア仕様
Item
Specification
Remark
Part type of FPGA
XC4VLX25-10FF668
External Clock
OSC x8, SMA Connecter x2, Connecter x8
OSC is socket type?
Memory
DDR2 SDRAM x2, DDR2 DIMM x2
(Elpida/ Micron/ Samsung)
ELPIDA/ Micron/ Samsung SDRAM/ DIMM
Extended I/O 1
Pin Header
30pin?
Extended I/O 2
?
? pin (Usable & Extended I/O )
RS232C
1 port
FPGA
Configuration
XCF08P
Other Input
Push button x4, DIP switch x10
Other Output
LED x10
Dimension
?
Power
DC12V
Reference Design
533Mbps DDR2 memory control
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?
XMILE support?
48
ブロック図
DC12V
1.2V
1.8V
0.9V
2.5V
I/O Expand
XCF08P
Pin Headers
Pin Headers
533Mbps
DDR SDRAM
(Chip)
DDR SDRAM
(Chip)
533Mbps
DDR SDRAM
(DIMM)
DDR SDRAM
(DIMM)
OSC
(SOCKET)
OSC
(SOCKET)
3.3V
XC4VLX2510FF668
SMA
LTC1348
JTAG Port
DIP SW(x10)
LED(x10)
RS-232C
Connector
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オプションボード例
順次ラインナップ予定！
DVI Tｘ
DVI Rx
DSP
DVI Tx I/F
CameraLink
DVI Rx I/F
DSP I/F
HDMI Tx
HDMI Tx I/F
HDMI Rx
HDMI Rx I/F
Virtex2Pro
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Optical
Module
50
Agenda
• はじめに
• DDRメモリ評価ボード(TB-3S-1500-IMG)
– 評価ボード仕様紹介
– アプリケーション例
– ボード開発における注意点
– DDRメモリ搭載基板の設計手法例
– その他DDR/DDR2メモリ評価ボードご紹介
• その他メモリソリューション
• まとめ
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その他メモリソリューション
• TE7720
– 汎用Flashを使用したConfiguration Chip
• SDカード ホストコントローラ IP/ Chip
– SDメモリ/ SDIO対応のコントローラ
• NANDフラッシュコントローラ
– その他SmartMediaおよびxD-Picture Cardに対応
• その他ボード
詳細はこちらから！
http://inrevium.teldevice.co.jp/
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52
Agenda
• はじめに
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– 評価ボード仕様紹介
– アプリケーション例
– ボード開発における注意点
– DDRメモリ搭載基板の設計手法例
– その他DDR/DDR2メモリ評価ボードご紹介
• その他メモリソリューション
• まとめ
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まとめ
• 我々はFPGA+メモリ開発におけるボード開発・FPGA
設計・テストフローに対して、トータルソリューションを
ご提供します。
• 弊社ソリューション及び、各種セミナー・トレーニング
の詳細は下記URLからご参照下さい。
http://ppg.teldevice.co.jp/
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