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アプリケーション・ノート：AN-937
アプリケーション・ノート：AN-937 HEXFET®パワー MOSFETのゲート駆動特性と要件 目次 ページ 1. ゲート駆動とベース駆動 2. ゲート電圧の制約 3. ゲート回路のインピーダンス 4. TTL からの標準 HEXFET®の駆動 5. C-MOS からの標準 HEXFET®の駆動 6. 線形回路からの HEXFET®の駆動 7. 接地を基準としない駆動回路 8. ロジックレベル HEXFET®の駆動要件とスイッチング特性 9. 分離ゲート駆動電源を生成する単純で低コストの方法 10. ゲート・ドライバとしての光電発電機 11. 共振ゲート駆動手法 -1- AN-937J 2 3 3 6 6 7 8 15 20 21 22 2012.Nov HEXFET®のゲート駆動特性と要件 本書で扱うトピック： ゲート駆動とベース駆動 エンハンスメントとデプリーション N チャネルと P チャネル 最大ゲート電圧 ゲートのツェナー・ダイオード? ゲート駆動で最も重要な要因：ゲート駆動回路のインピーダンス 101 のスイッチングまたは波形の理解 ゲート駆動インピーダンスが高い場合は何が起こるか? dv/dt 誘導ターン・オン ® TTL ゲートで標準 HEXFET を駆動できるか? 汎用バッファ ゲート駆動回路の消費電力が問題になることはほとんどない ® C-MOS ゲートで標準 HEXFET を駆動できるか? ® アナログ回路からの HEXFET の駆動 グラウンドを基準としない駆動回路 オプトカプラによるゲート・ドライバ 電源デバイスのドレインからのゲート駆動電源の発生 パルストランスによるゲート・ドライバ チョッパ回路のゲート・ドライバ ® ロジックレベル HEXFET の駆動要件 ® ロジック回路によるロジックレベル HEXFET の駆動速度は? 単純で低コストの分離ゲート駆動電源 知る人ぞ知る：ゲート・ドライバとしての光電ジェネレータ MHz で駆動共振ゲート・ドライバの使用 関連トピック （注：ゲート駆動に関する事項と回路の多くは IGBT にも同じように当てはまります。本書では、分かりやすくする ために MOSFET のみを扱っています。IGBT に関する特別な考慮事項については、INT-990 を参照してください） 1. ゲート駆動とベース駆動 従来のバイポーラ・トランジ スタは電流駆動型のデバイス です。図 1（a）に示すように、 コレクタに電流の流れを発生 させるには、ベース-エミッタ 端子間に電流を印加する必要 があります。特定の出力を発 生させるために必要な駆動量 はゲインに依存しますが、コ レクタに電流の流れを発生さ せるには、必ずベース端子に 電流を流す必要があります。 ® 図 1 バイポーラ・トランジスタは電流駆動型、HEXFET は電圧駆動型 HEXFET は根本的に異なり、 電 圧 制 御 型 の パ ワ ー MOSFET デバイスです。ドレインに電流の流れを発生させるには、ゲート-ソース端子間に電圧を印加する必要があ ります（図 1（b）を参照してください）。ゲートは、二酸化シリコンの層によってソースから電気的に絶縁されるた め、理論上は、DC 電圧がゲートに印加されているときはゲートに電流は流れません。ただし、実際には、ナノアン ペア・レベルの微小電流が存在します。ゲート電極とソース電極間に電圧が印加されていないときは、ドレイン-ソー ス端子間のインピーダンスが非常に高くなり、漏れ電流のみがドレインに流れます。 -2- AN-937J 2012.Nov ® ゲート-ソース端子間に電圧が印加されると、HEXFET 内に電界が発 生します。この電界により、チャネル（図 2）が P から N へと「反 転」し、N 型シリコンの連続シーケンス（ドレイン-チャネル-ソース） で電流をドレインからソースへと流すことができます。電界効果トラ ンジスタは、エンハンスメント・モードとデプリーション・モードの 2 つのタイプに分けることができます。エンハンスメント・モードのデ バイスは、電流を流すためにドレイン電圧と同じ極性のゲート電圧を 必要とします。 これに対し、デプリーション・モードのデバイスはそのままでオンに なり、ドレイン電圧と同じ極性のゲート電圧が加わるとターン・オフ ® します。すべての HEXFET はエンハンスメント・モードのデバイス です。 MOSFET のすべての電圧はソース端子を基準とします。NPN トラン 図 2 HEXFET の基本構造 ジスタのように N チャネル・デバイスのドレイン電圧は、ソースに対 して正です。これらのデバイスはエンハンスメント・モードであるため、ゲートに正の電圧が加わるとターン・オン します。一方、PNP トランジスタに類似した P チャネル・デバイスでは、逆のことが成り立ちます。常識では、 ® HEXFET トランジスタはバイポーラ・トランジスタより駆動が容易ですが、性能の低下または明白なデバイスの故 障を防ぐために、いくつかの基本的な事項に配慮する必要があります。 2. ゲート電圧の制約 ® 図 2 は HEXFET の基本構造を示しています。ゲート領域とソース領域にはさまれたシリコン酸化膜層は、その絶 ® 縁耐力を超えると貫通する可能性があります。多くの HEXFET のデータ・シートに記載されているゲート-ソース 間の定格電圧は 10～30V です。 ゲート-ソース間の最大定格電圧を超えないように注意する必要があります。また、印加されたゲート電圧が最大定格 ゲート電圧未満に保たれていても、ゲート接続の浮遊インダクタンスとゲート・キャパシタンスによりリンギング電 圧が発生し、これが酸化膜層の破壊につながることもあります。さらに、ドレイン回路の過渡によるドレイン-ゲート 間の自己キャパシタンスによって、過電圧が併発する可能性もあります。インピーダンスが非常に低いゲート駆動回 路では、通常の動作でゲート電圧を超えることはありません。これについては、次の節で詳しく説明します。 ツェナーは一般的に「ゲートを過渡から保護するために」使用されますが、残念ながらツェナーも振動に寄与し、デ バイス故障の原因となることが知られています。過渡は、駆動側またはドレイン側からゲートに到達できます。どち らの場合も、インピーダンスの高い駆動回路というさらに根本的な問題につながることから、ツェナーはこの問題を 解決するどころか悪化させてしまいます。ゲート駆動トランスの漏れにより発生するリンギングを低減するために、 MOSFET の入力キャパシタンスと組み合わせてツェナーが追加される場合もあります。これが必要な場合は、振動 を防ぐために、ツェナーとゲートの間に小さい直列抵抗（5～10Ω）を挿入することをお勧めします。 3. ゲート回路のインピーダンス パワー MOSFET をターン・オンするには、ゲートに特定の電荷を供給し、リニア領域あるいは「飽和」（完全にオ ン状態）領域の目的電圧まで上昇させる必要があります。これを行う最善の方法は、可能な限り短時間で任意量の電 流の供給が行える電圧源を使用することです。デバイスがスイッチとして動作する場合、駆動回路に高い過渡電流能 力を持たせることにより、リニア領域で費やす時間を短縮し、スイッチング損失を低減することができます。 一方、デバイスがリニアモードで動作する場合、ゲート駆動回路からの大電流によりミラー効果の影響が最小限にな り、このステージの帯域幅が改善され、高調波歪みを低減できます。これについては、図 3 および図 5 に示すよう に、ターン・オンおよびターン・オフ時のクランプ・インダクティブ負荷の基本スイッチング波形を分析することに よってより深く理解することができます。図 3 はターン・オン期間中のドレイン電流、ドレイン-ソース間電圧、ゲー ト電圧を示しています。ここでは分かりやすくするために、駆動回路の等価インピーダンスが純抵抗として仮定され ています。 -3- AN-937J 2012.Nov 図 3 ターン・オン時の波形 図 4 スイッチ・オン時の効果の図 図 5 ターン・オフ時の波形 ® 時間 t0 で、駆動パルスが立ち上がり始めます。t1 で HEXFET のしきい電圧に達し、ドレイン電流が増加し始めま す。この時点で、ゲート-ソース間電圧波形を元の「経路」から逸脱させる 2 つの事象が発生します。まず、ゲート 回路に共通するソースと直列にあるインダクタンス（共通ソース・インダクタンス）は、ソース電流増加の結果とし て誘導電圧を発生します。この電圧は印加されたゲート駆動電圧を打ち消し、ゲート-ソース端子間に直接現れる電圧 の上昇速度を低下させます。これにより、ソース電流の上昇速度が低下します。これは負の帰還効果です。つまり、 ソースの電流増加により反作用電圧がゲートに発生し、電流の変化を妨げる傾向があります。 ゲート-ソース間電圧に影響する 2 つ目の要因は、いわゆる「ミラー」効果です。t1 から t2 の期間では、ドレイン と直列の「非クランプ」浮遊回路インダクタンスで電圧がある程度降下し、ドレイン-ソース間電圧が降下し始めます。 降下中のドレイン-ソース間電圧はドレイン-ゲート間キャパシタンスに反映され、そのキャパシタンスを通じて放電 電流を引き込み、駆動回路上の実効キャパシタンス負荷を増加させます。 これにより、駆動回路のソース・インピーダンスでの電圧降下量が増加し、ゲート-ソース端子の間に現れる電圧の上 昇速度が低下します。ゲート駆動回路のインピーダンスが低いほど、この効果は小さくなることは明らかです。これ は、負の帰還効果でもあります。つまり、ドレインの電流を増加させると、ドレイン-ソース間電圧が降下します。こ の電圧降下はゲート-ソース間電圧の上昇を遅くし、ドレイン電流の増加を妨げる傾向があります。これらの効果を図 ® 4 に図示します。この状態は、HEXFET の電流がフリーホイール・ダイオードを流れている電流 IM のレベルまで -4- AN-937J 2012.Nov 上昇する期間 t1～t2 にわたって継続します。また、フリーホイール・ダイオードの逆回復する次の期間 t2～t3 も継 続します。 最後に時間 t3 では、フリーホイール・ダイオードが電圧を支え始め、その一方でドレイン電流とドレイン電圧は降下 し始めます。ドレイン電圧の降下速度はほぼミラー効果のみによって制御されるようになり、平衡状態に達します。 この状態では、ドレイン電圧は、ゲート-ソース端子間電圧が負荷によって決められたドレイン電流レベルを満たすた めに必要なだけの比率で降下します。ゲート-ソース間電圧がフリーホイール・ダイオードの回復電流の降下につれて 降下し、その後ドレイン電圧の降下中に負荷電流に対応したレベルに一定に保たれるのはそのためです。明らかに、 ゲート駆動回路のインピーダンスが低いほど、ドレイン-ゲート間自己キャパシタンスによる放電電流が高くなり、ド レイン電圧とスイッチング損失の降下時間が短くなります。 ® 最後に、時間 t4 では、HEXFET は完全に通電状 態になり、ゲート-ソース間電圧は印加された「開 回路」の値に向かって急速に上昇します。 ターン・オフ期間にも同様の事柄が当てはまりま ® す。図 5 は、図 4 に示した回路の HEXFET の、 ターン・オフ期間中の理論上の波形を示していま す。to では、ゲート駆動が降下し始めます。この 降下は、ゲート電圧がドレイン電流を維持するレ ベルに達し、デバイスがリニアモードの動作に切 り替わる tl の時点まで続きます。その後、ドレイ ン-ソース間電圧が上昇し始めます。ミラー効果は ドレイン電圧の上昇速度を制御し、ゲート-ソース 間電圧を一定のドレイン電流に対応するレベルで 保持します。この場合も、駆動回路のインピーダ ンスが低いほど、ドレイン-ゲート間キャパシタン スへの充電電流が高くなり、ドレイン電圧の上昇 時間が短くなります。t3 では、ドレイン電圧の上 昇が完了し、ゲート-ソース間回路インピーダンス によって決定された速度でゲート電圧とドレイン 電流が降下し始めます。 これまで、優れたスイッチング性能の実現におけ る低いゲート駆動インピーダンスの重要性とその 理由について説明してきました。ただし、スイッ チング性能が大きく関係していないときでも、 ゲート駆動回路のインピーダンスを最小限に抑え、 ゲートの不要な電圧過渡をクランプすることが重 ® 要です。図 6 では、一方の HEXFET をターン・ オンまたはターン・オフすると、同じレッグ上に ある他方のデバイスのドレイン-ソース間に電圧ス テップが印加されます。この電圧ステップはゲー ト-ドレイン間キャパシタンスを通してゲートに結 図 6 ドレイン-ソース間電圧の急速変化によって 合し、瞬間的にデバイスをターン・オンする十分 ゲートに誘導される電圧の過渡 な大きさになることがあります（dv/dt 誘導ター ン・オン）。低いゲート駆動インピーダンスにより、ゲートに結合される電圧をしきい値未満に保つことができます。 まとめ：MOS ゲート・トランジスタは、スイッチング損失を低減するためだけでなく、dv/dt 誘導ターン・オンを防 ぎ、ノイズ耐性を低減するために、低いインピーダンス（電圧）の電源から駆動する必要があります。 -5- AN-937J 2012.Nov 4. TTL からの標準 HEXFET®の駆動 表 1 に、さまざまな TTL ファミリの各電圧で保証されているソース電流とシンク電流を示します。例えば、この表 の 74LS シリーズでは、ソース電流が 0.4mA という低い値でも、保証される論理 1 電圧は 2.4V です（74LS お ® よび 74S の場合は 2.7V）。これは、HEXFET のしきい値より低い値です。図 7 に示すように出力にプルアップ ® 抵抗を使用すると、駆動電圧はロジックレベル HEXFET のゲートの駆動に必要な 5V まで対応できますが、標準 ® HEXFET を完全に高めるには十分ではありません。ロジックレベルのデバイスの駆動特性については、第 8 節で詳 しく説明します。 論理状態 54/74 54H/74H （54L）/74L （54L）/74L 74S 16mA ≦ 0.4V 20mA ≦ （0.4V） / 20mA ≦ （0.3V）/0.4V （4）/8 ≦ （0.4V）/0.5V 20mA -0.4mA ≧ 2.4V -0.5mA ≧ 2.4V -0.2mA ≧ 2.4V -0.4mA ≧ （2.5）/2.7V -1.0mA ≧ 2.7V 10ns 7ns 50ns 12ns 4ns 論理 0 VOL に対する最 小シンク電流 論理 1 VOH に対する 最大ソース電流 ゲート伝播遅延 （代表値） 0.5V ® 表 1 TTL（トーテム・ポール出力）からの HEXFET の駆動 図 9 に示すように複数のドライバが並列接続されている可能性の ある 7406、7407 のようなオープン・コレクタ・バッファは、標準 デバイスを「完全にオンの状態」、すなわちデータ・シートのオン 抵抗で駆動する十分な電圧を与えます。ただし、この駆動回路のイ ンピーダンスによってスイッチング時間は比較的長くなります。よ り優れたスイッチング性能が求められる場合は、ゲート・キャパシ タンスに高速なソース電流とシンク電流を提供するために、インタ フェース回路を追加する必要があります。単純なインタフェース回 路として、図 9 に示す補助ソースフォロワ・ステージがあります。 MOSFET を 60nC のゲート電荷で 60 ns 以内に駆動するには、 INT-944 に示されているように、ゲート駆動回路から平均ゲート電 流 1A を供給しなければなりません。ゲート駆動 MOSFET のオン 抵抗は、目的とするスイッチング時間を維持できるよう十分に低く する必要があります。 ゲート電荷が 60nC で、スイッチング周波数が 100kHz の場合、 ゲート駆動回路で失われる電力は、おおよそ以下のようになります。 -9 3 P = VGS×QG×f = 12×60×10 ×100×10 = 72mW 図 7 TTL 出力からの直接駆動 駆動デバイスは、大幅な電圧降下がない状態で 1A を供給できなけ ればなりませんが、電力がデバイス内で消費されることはほとんどありません。 5. C-MOS からの標準 HEXFET® の駆動 TTL に関する前述の一般的な事項は C-MOS にも当てはまりますが、以下の 3 つの大きな違いに留意する必要があ ります。 1. C-MOS のソース/シンク特性はよりバランスが取れており、最初の概算については、8V を超える動作の場合は 500Ωの抵抗、8V 未満の場合は 1kΩとして考えることができます（表 2）。 2. C-MOS は、5V を超える供給電圧から動作可能なため、HEXFET の飽和を保証できます。 3. スイッチング時間は、TTL より長くなります（表 2）。 ® -6- AN-937J 2012.Nov 図 8 高電圧 TTL ドライバとその波形 ® C-MOS の出力が HEXFET のゲートに直接結合される 場合、性能は主にスイッチング時間ではなく内部イン ピーダンスに制約されます（C-MOS が 10V 以上の電圧 源 か ら 動作 す ると 仮定 し ます ） 。 TTL ほ ど 短 時 間 で ® HEXFET をターン・オフできませんが、ターン・オン波 形は、680Ωのプルアップ抵抗を使用した 7407 で得られ る波形よりわずかに優れています。当然ながら、インピー ダンスを低減するために任意数のゲートを並列接続でき ® るため、C-MOS は HEXFET を駆動する非常に単純で 便利な手段となっています。電流シンク能力が大幅に高 い 4049 や 4050 などのドライバを使用することもで きますが（表 2）、電流ソースは大幅には改善されませ ん。 より優れたスイッチング速度を実現するには、より高い 電流ソースおよびシンク能力を得るためだけでなく、 CMOS の出力自体のスイッチング時間と dv/dt ノイズ 耐性を高めるために、図 9 に示すようなバッファ回路を 検討する必要があります。 図 9 TTL から HEXFET を駆動する単純な インタフェース 6. 線形回路からの HEXFET®の駆動 オペアンプまたはその他のアナログ・ソースからの駆動能力を高めるために、図 9 の補助ソース・フォロワ構成をリ ニア回路で使用することもできます。 多くのオペアンプのスルー・レートは数 V/マイクロ秒レベルに制限され、帯域幅は 25kHz 未満に制限されます。図 10 または 11 に示すように、より優れたオペアンプとそれに続く電流ブースタを使用することにより、より大きな 帯域幅を得ることができます。システム帯域幅が 1MHz の場合、オペアンプ帯域幅は 1MHz より大幅に高くする必 要があり、スルー・レートは 30V/μs 以上でなければなりません。 -7- AN-937J 2012.Nov 論理電源電圧 論理状態 論理 0： VOL ≦ 1.5V に対するおおよそのシンク電流 論理 1： VOH に対する最小ソース電流 標準バッファ付き出力 4049/4050 ドライバ 5V 10V 15V 5V 10V 15V 1.5mA 3.5mA 4mA 20mA 40mA 40mA -0.5mA -13mA -3.4mA -1.25mA -1.25mA -3.75mA ≧ 4.6V ≧ 9.5V ≧ 13.5V ≧ 2.5V ≧ 9.5V ≧ 13.5V 50ns 40ns 20ns 15ns 論理駆動信号のスイッチング時間（代表値） 100ns 50ns 40ns 100ns 立ち上がり 100ns 50ns 40ns 40ns 降下 ® 表 2 C-MOS からの HEXFET の駆動（バッファ付き） PWM アプリケーションのように、アナログ信号によって ® HEXFET のスイッチング周波数またはデューティ・サイ クルが決まる場合、通常、スイッチング指令を出すために 電圧コンパレータが使用されます。ここでも、コンパレー タのスルー・レートとその電流駆動能力が制約要因となり ます。出力電圧振幅が低くすることでで、40ns 未満の応 答時間を得ることができます（TTL 互換）。再び、駆動 能力と dv/dt 耐性を高めるために、図 9 に示すような出 力バッファを使用することが必要になる場合があります。 より優れたスイッチング速度が求められる場合は、高速オ ペアンプを使用する必要があります。 ® 多くの用途では、HEXFET がターン・オンすると、電流 ® がフリーホイール・ダイオードから HEXFET へと移動 されます。スイッチング速度が高く、ダイオード経路の浮 遊インダクタンスが小さい場合、この移動が非常に短時間 で起き、dc バスを短絡させる十分な高さの逆回復電流が ダイオードで発生する可能性があります。そのため、ター ® 図 10 デュアル供給オペアンプ駆動回路 ン・オフ時間をできる限り短く保ちながら、HEXFET の ターン・オンを低速にすることが必要になる場合がありま す。この目的で、図 12 および 13 に示すような低インピーダンス・パルス形状の回路を使用することができます。 7. グラウンドを基準としない駆動回 路 ® HEXFET を飽和状態にするには、ゲート-ソース間に適切 な電圧を印加する必要があります。ソースと接地間に負荷 が接続され、ゲートとグラウンド間に駆動電圧が印加され ると、ゲート-ソース間実効電圧はデバイスのターン・オン 時に減尐します。平衡点に達すると、ゲート-ソース間電圧 によってドレイン電流量を維持するだけの電流量が負荷 を流れます。このような状況では、MOSFET による電圧 降下がしきい電圧より確実に高くなり、消費電力が非常に 高くなる可能性があります。このため、通常、ゲート駆動 回路はグラウンドではなくソースを基準とします。基本的 に、浮動小数点を基準とするゲート駆動信号の発生方法は 以下の 3 通りあります。 1. 光学的に結合されたアイソレータを使用 2. パルストランスを使用 図 11 単一電源オペアンプ駆動回路（電圧フォロワ） -8- AN-937J 2012.Nov 3. 絶縁型トランスを使った DC-DC チョッパ回路を使用 図 12 パルス・シェイパ（図ではシュミット・トリガ・パルス・シェイパとして 555 を使用） 7.1 オプトカプラによる MGD 図 14a に示すように、多くのオプトカプラ には、光リンクの受信側のソースに接地さ れた別電源と出力側のブースタ・ステージ が必要になります。オプトカプラの使用に 伴う主な課題の 1 つに、そのノイズ耐力が あります。これは、高電流がすばやくスイ ッチングされる用途で特に問題となります。 dv/dt は VEE ピンから見た値であるため、 高い dv/dt に対するオプトカプラの定格は 10 V/ns のレベルでなければなりません。 図 15a に、不足電圧ロックアウトと負の ゲート・バイアスのある MGD を示します。 19V の浮動ソースで電力供給すると、ゲー ト駆動電圧は +15V～-3.9V の範囲で振幅 します。D1 および R2 により、エミッタ 電圧が 3.9V オフセットされます。図 15b 図 13 積分回路に実装されたパルス・シェイパ に示すスイッチング波形は、負のバイアス を除いて図 14b の波形に似ています。Q3、D2、および R5 により、不足電圧ロックアウト回路が形成されています。 LED D2 は、低電圧、低電流の低電圧の基準ダイオードとして使用されています。D2 のアノードにおける電圧が、 LED の順方向電圧と Q3 のベース-エミッタ間電圧の合計を超えると、Q3 がターン・オンし、これによってオプト カプラの動作が可能になります。不足電圧ロックアウト回路のトリップ点は 17.5V です。起動波形を図 16 に示し ます。 -9- AN-937J 2012.Nov 図 14a 単純な高電流オプトアイソレート型ドライバ 図 17、18、および 19 に示すように、オプトカプラおよびそれに付随する回路への補助電源は、MOSFET 自体のド レイン電圧から発生させることができます。この電源を、図 15 に示す UV ロックアウトと組み合わせて使用するこ とで、単純な高品質のオプトアイソレート型駆動を提供できます。 図 17a の回路は、より高い出力電流を供給するように変更でき ます。C1 を 680pF に、R3 を 5.6k に変更することにより、 性能は図 20、21、および 22 に示すように変化します。絶縁 型電源を発生させるその他の方法については、第 9 節で説明し ます。 7.2 パルストランス 原理上、パルス変圧器は、単純で信頼性が高く、ノイズ耐性に 優れた分離ゲート駆動の提供手段です。残念ながら、パルスト ランスは、追加素子を使用することで克服しなければならない 多くの制約を伴います。トランスでは、入力信号の AC 成分を 二次側に伝達させることのみが可能です。そのため、その出力 電圧は、図 23 に示すように、デューティ・サイクルによって 図 14b 100nF 負荷時の図 14a の回路の波形 変化する量だけ負から正へと振幅します。パルストランスは単 独素子として 35～65% のデューティ・サイクルで使用できます。 図 15a UV ロックアウトおよび負のゲート・バイアスのあるオプティアイソレート型ドライバ -10- AN-937J 2012.Nov 図 15b 100nF 負荷時の図 21a の 回路の波形 図 16 図 15a の回路の起動波形 図 17a ドレイン電圧から発生する駆動電源 図 17b 図 23a の回路の波形 （C1 = 100pF、R3 = 5.6k、f = 50kHz） 図 18 図 23a の回路のツェナー電流 （最大出力電流） 図 19 図 23a の回路の 50kHz での 起動電圧 -11- AN-937J 2012.Nov さらに負のゲート・バイアスができるメリットが得られます。パルストランスに伴う制約として、変圧器の漏れイン ダクタンスにより、ゲート駆動インピーダンスが大幅に上昇することが挙げられます。通常、最善の結果は、小さい フェライト・コアにツイスト AWG30 ワイヤラップ・ワイヤを数回巻くことにより得られます。 図 24a の回路では、より低いゲートの駆動インピーダンスと、より幅広いデューティ・サイクル範囲を得ることが できます。この回路は、入力をバッファし、変圧器の一次側を駆動するために、Q1 および Q2（シングル Micro-8 パ ッケージ）を使用しています。コンプリメンタリ MOS 出力ステージにより、低い出力インピーダンスが確保され、 波形シェイピングが実行されます。出力ステージには、信号の基準を正のレールとする、C2 および D1 によって形 成される DC 復元器によって電力が供給されます。D1 および D2 はゲート駆動電圧を発生させるためにも使用され ています。 図 24b に 1nF の負荷キャパシタンス時の入力および出力波形を示します。ターン・オンおよびターン・オフ遅延は 50ns です。立ち上がり時間および降下時間は、10Ωの抵抗およびキャパシタンス負荷によって決まります。この回 路は、20～500kHz、0.5～15 マイクロ秒のオン/オフ時間で確実に動作します。 図 20 図 23a の回路の波形 （C1=680pF、R3=1k、 f=100kHz） 図 21 図 23a の回路のツェナー電流 （最大出力電流）（C1 = 680pF、R3 = 1k） 図 23 巻き線を通した 電圧-秒のバランスが必要 図 22 図 23a の回路の 100 kHz での 起動電圧（C1=680pF、R3=R3=1k） 不足電圧ロックアウト機能がないため、回路のパワーアップおよびパワーダウン動作が重要です。最初の到来パルス 中に C3 を通した電圧が適切なレベルまで立ち上がるように、意図的に C1 および C2 の値は C3 より大幅に高く なっています。スイッチング周波数 50kHz、デューティ・サイクル 50% におけるパワーアップ波形を図 25 に示し ます。最初のパルス中の出力電圧は 10V のみで、5 番目のパルスで 10V 未満に降下しています。 -12- AN-937J 2012.Nov 図 24a ゲート駆動トランスの性能の向上 図 24b 図 24a の回路の波形 図 25 図 24a の回路の起動中の波形 図 26a 電圧低下ロックアウトおよび短絡保護のあるトランス結合 MOS ゲートドライブ -13- AN-937J 2012.Nov 回路のパワーダウンは滑らかで電圧スパイクがありません。入力側でパルス列が遮断されると、C2 コンデンサによ り、CMOS インバータの入力が高い状態に維持され、R1 により C3 が放電されます。CMOS インバータへの入力 が Q4 のしきい電圧未満に降下するときまでに、C3 は完全に放電され、出力は低いままになります。 MOS ゲート・ドライバ IC を追加することにより、伝達遅延が生じますが、図 24a の回路の性能は向上します。図 26a の回路には以下の特徴があります。 二次電源が不要 伝達遅延 ~500ns（CL= 10nF） デューティ・サイクル範囲 5～85% 定格動作周波数 50kHz（20kHz～100kHz） Vce 検出による短絡保護。しきい値 Vce = 7.5V Vcc = 9.5V で不足電圧ロックアウト Vcc = 20V で過電圧ロックアウト 図 26b 図 26a の回路の波形 図 27 高い VCEsat によるシャットダウン Vce 検出回路と、IR2127/8 の電流検出入力（CS）を組み合わせることによって、短絡保護が構成されています。HO ピンが、 U2 が高くなると、R3 により C5 の充電が開始されます。IGBT のターン・オン中、コレクタ電圧は飽和 レベルまで降下し、D5 は導通状態になり、C5 は放電します。コレクタ電圧が高いときは、D5 は逆バイアスされ、 C5 の電圧は上昇し続けます。C5 の電圧が 250mV を超えると、IR2127/8 は出力をシャットダウンします。フォー ルトからシャットダウンまでの遅延は約 2 マイクロ秒です。 大きいデューティ・サイクルを伴う動作には、複数のオプションを利用できます。AN-950 に掲載されている回路で は、駆動電荷をゲートに伝達するために飽和変圧器が使用されています。一方、図 28a の回路は、MGD をラッチと して使用することにより、幅広いデューティ・サイクルにわたって動作を実現します。これには、以下のような特徴 があります。 周波数範囲 DC～900kHz ターン・オン遅延 250ns ターン・オフ遅延 200ns デューティ・サイクル範囲 100kHz で 1～99% 不足電圧ロックアウトと過電圧ロックアウト オプションとして図 26a に示す短絡保護 図 28a の回路では、二次側に短いパルスのみを伝達するため、トランスは小型（巻き数 8）です。トランスの二次 側の MGD は、帰還抵抗 R4 によってラッチされます。図 28b および 28c に、2 つの極端な周波数 900kHz およ び 2.5 Hz におけるこの回路の性能を示します。 -14- AN-937J 2012.Nov 図 28a DC～900kHz で動作するトランス結合 MOS ゲートドライブ 図 28b 図 28a の回路の 900kHz 動作時の波形 図 28c 図 28a の回路の 2.5Hz 動作時の波形 7.2 チョッパ型ゲート駆動 チョッパ回路は、ゲート駆動信号を無期限に維持できます。また、良好なノイズ耐性を持ち、追加回路によって絶縁 電源を省略することができます。 基本動作原理を図 29 に示します。MOSFET をターン・オンするために、バースト的な高周波が二次側に伝達され ます。MOSFET は、この高周波を遮断することによりターン・オフされます。ダイオードとバイポーラ・トランジ スタにより、ゲートを急速に放電するクローバが形成されます。 高周波トランスは、ゲート駆動信号を提供する他、短絡保護などの補助回路に電力を供給するためにもよく使用され、 これによって専用電源を用意する必要がなくなります。 8. ロジックレベル HEXFET®の駆動要件とスイッチング特性 多くの用途では、5V のロジック回路からパワー MOSFET を直接駆動することが必要になります。標準的なパワー MOSFET のオン抵抗は、10V のゲート駆動で指定されていまして、一回り大きい MOSFET を採用しない限り、一 般的には 5V のロジック回路で直接駆動するのには適していません。 ® ロジックレベル HEXFET は、5V のロジック回路から駆動できるように設計されており、ゲート電圧 5V または 4.5V でのオン抵抗が保証されています。2.7V でのオン抵抗が保証されているものもあります。 ® この節では、ロジックレベル HEXFET の駆動に関する重要な事項について説明し、一般的なロジック駆動回路で駆 動するときの典型的なスイッチング性能を示します。 -15AN-937J 2012.Nov 8.1 標準 HEXFET®との比較 ® ® 標準 HEXFET の他、ロジックレベル HEXFET として提供されているデバイスもあります。ロジックレベル ® HEXFET は、ゲート酸化膜がより薄く、ドーピング濃度が異なります。これには、入力特性について以下のような影 響があります。 ゲートのしきい電圧がより低い トランスコンダクタンスがより高い 入力キャパシタンスがより高い ゲート-ソース間ブレークダウン電圧がより低い 入力特性は異なりますが、逆伝達キャパシタンス、オン抵抗、ドレイン-ソース間ブレークダウン電圧、アバランシェ・ ® エネルギ定格、および出力キャパシタンスはすべて基本的に同じです。表 3 に、標準 HEXFET とロジックレベル ® HEXFET の基本特性の比較をまとめます。 標準 HEXFET® （IRF シリーズ） 特性および定格 ゲートしきい電圧 VGS(on) オン抵抗 RDS(on) 同等のロジックレベル HEXFET® （IRL シリーズ） 2～4V 1～2V ® ロジックレベル HEXFET の VGS = 5V での RDS(on) 値は ® 標準 HEXFET の VGS = 10V での値と同じ ® ロジックレベル HEXFET の RDS(on) も VGS = 4V での速度 ® トランスコンダクタンス gfs 一般的に、ロジックレベル HEXFET が 39% 大きい 入力キャパシタンス Crs 一般的に、ロジックレベル HEXFET が 33% 大きい 出力キャパシタンス Crss 基本的に同じ 逆伝達キャパシタンス Crss 基本的に同じ ゲート電荷 Qgs 基本的に同じ ゲート-ドレイン間 Qgd 基本的に同じ 合計 Qg VGS = 10V のときと基本 的に同じ ® ゲート-ソース間 ドレイン--ソース間ブレー クダウン電圧 BVDSS 連続ドレイン電流 ID VGS = 5V のときに基本的に同じ 同じ 同じ 単一パルス・アバランシェ・ EAS エネルギ 最大ゲート-ソース間電圧 同じ ±20V VGS ±10V ® ® 表 3 標準 HEXFET とロジックレベル HEXFET の基本特性の比較 ただし、より高い入力キャパシタンスはより低いしきい電圧とより高いトランスコンダクタンスに打ち消されるため、 ® ® 論理レベル HEXFET を完全にオンさせるためのゲート荷電は、標準 HEXFET とほぼ同じになります。ロジックレ ® ® ベル HEXFET に必要なゲート電圧は半分のみのため、駆動エネルギは、標準 HEXFET の必要エネルギの約半分の ® みです。ゲート電圧は標準 HEXFET の半分のため、一定時間にゲート電荷を供給するために必要なゲート駆動抵抗 ® ® も標準 HEXFET の半分になります。言い換えると、標準 HEXFET パワー MOSFET と同じスイッチング速度を ® 得るには、ロジックレベル HEXFET の駆動回路インピーダンスを約半分にする必要があります。 ® データ・シートのテスト条件を用いると、ロジックレベル HEXFET での半分のゲート抵抗における等価スイッチン ® グ時間は、表 4 に示す IRL540 および IRF540 HEXFET のスイッチング時間の代表値で表されます。 -16- AN-937J 2012.Nov ゲート抵抗 ゲート電圧 ドレイン電流 RG （ ） VGS （V） ID （A） tD on tr tD on tr 9 10 28 15 72 40 50 5 28 15 72 44 56 4.5 代表値（ns） 表 4 IRL540 および IRF540 の抵抗スイッチング時間の代表値 TTL ファミリは、開回路に対しても、実際にはそれぞれの VOH 条件で 5V を供給しません。ただし、図 30 に示す ように、出力ピンから 5V バスへのプルアップ抵抗を追加することにより、5V のレベルを達成できます。プルアッ プ抵抗を使用しない場合は、VGS = 5V で RDS(on) 値を達成できないため、最悪の場合設計に VGS = 4V で指定され た値を使用する必要があります。 図 30 ゲート駆動 5V を 提供するために使用された プルアップ抵抗 図 29 8.2 ロジックレベル HEXFET® の駆動 MOSFET のゲートしきい電圧は温度とともに低下します。高温時には、ロジックドライバの VOL(max) 仕様に近づけ ることができます。完全なターン・オフを保証するには、最高動作温度における VTH(min) をさまざまなロジックファ ミリの VOL(max) より大きくするように配慮してください。 図 31a 高共通モード・インダクタンス 図 31b 最小共通モード・インダクタンス -17- AN-937J 2012.Nov 共通ソース・インダクタンスは、スイッチング性能において重要な役割を果たします。図 31a の回路では、VGS が （LS + LW）di/dt だけ減じられるため、スイッチング性能が低下します（di/dt はドレイン電流の変化速度）。駆動電 流から LW を排除することにより、LS（内部ソース・インダクタンス）のみが共通となるため、印加された駆動電圧 に VGS を近づけることができます。 ® これを行うには、図 31b に示すように、電力戻りと駆動信号戻りをスイッチング HEXFET のソース・ピンに別々 に接続します。これにより、負荷電流 ID が駆動回路の外部配線に流れないため、内部ソース・インダクタンス LS の みが負荷回路および駆動回路に共通になります。 VGS が 10V ではなく 5V の論理レベル HEXFET® の場合、共通モード・インダクタンスによる駆動電圧損失の効 果は、LS と LW の実際の値が同じであっても、駆動信号が 10V のときの 2 倍になります。 8.3 抵抗スイッチング・テスト 以降のスイッチング性能テストでは、共通ソース・インダクタンスを最小化するために、注意深くテスト回路の物理 的なレイアウト行われています。以下の注意事項も守られています。 1. 目的の負荷抵抗を達成するために、0.5W の抵抗を並列接続することによって RL が作成されています（表 5 を 参照してください）。 2. 負荷回路のインダクタンスを最小化するために、10μF の低 ESR、低 ESL のコンデンサが +VDD から DUT の ソースに直接接続されています。 3. DUT の 5V のゲート・パルスに対して低ソース・インピーダンスを提供するために、0.1μF の低 ESR、低 ESL コンデンサがドライバ IC のピン 14 とピン 7 間に直接接続されています。 4. 最小の共通ソース・インピーダンスを提供するために、DUT のソースがすべての AC および DC システム接地 の共通戻り点となっています。 5. 浮遊インダクタンスを低減して最大スイッチング速度を達成するために、高電流ループ（RL、DUT、10μF）の 物理サイズが最小の実用限界まで低減されています。 図 32 スイッチング・テスト回路（ロジックレベル・ドライバはクワッド NAND ゲートの 4 分の 1） ® 以下に示すように、テスト対象となったロジックレベル HEXFET ドライバは、5 ボルト・ファミリのバイポーラお よび CMOS（およびその派生物）のみです。 TTL ゲート DM7400N： 74F00PC： DM7400N： DM7400N： DM7400N： 標準 TTL 高速 TTL ショットキー TTL ロー・パワー・ショットキー TTL アドバンスト・ショットキー TTL -18- AN-937J 2012.Nov CMOS ゲート 74AC00PC： 74AC00PC： MM74HC00N： MM74HC00N： アドバンスド CMOS TTL 互換 CMOS マイクロ CMOS TTL 互換マイクロ CMOS バイポーラ DS0026： 高速 MOSFET ドライバ 抵抗スイッチング性能のテスト条件を表 5 に示します。上記の TTL および CMOS ゲートで得られた抵抗スイッチ ング時間を表 6 にまとめます。この表で、ton は VDD が 90% から 10% になるまでに要した時間（ミリ秒単位）、 toff は VDD が 10% から 90% になるまでに要した時間です。インダクティブ・スイッチングは、デバイスの出力キ ャパシタンスの共振充電により、抵抗スイッチングよりも電圧立ち上がり時間が短くなります。電圧降下時間は基本 的に同じです。 ロジックレベル ® HEXFET スイッチング電圧 （V） スイッチング電流 （A） RDSON（Ω） RL（Ω） IRLZ14 IRLZ24 IRLZ34 IRLZ44 IRLZ514 IRLZ524 IRLZ524 IRLZ544 30 30 30 30 50 50 50 50 8 16 24 40 5 8 12 25 0.24 0.12 0.06 0.034 0.60 0.30 0.18 0.085 3.25 1.5 1.2 0.7 9.5 5.9 4.0 1.9 表 5 抵抗スイッチング条件 ロジックレベル HEXFET® ロジックファミリ クワッド、デュアル入力 IRLZ14 IRLZ24 IRLZ34 IRLZ44 IRL514 IRL524 IRL534 IRL544 Nand ゲート ton toff ton toff ton toff ton toff ton toff ton toff ton toff ton toff DM7400N 0.173 0.018 0.663 0.026 0.700 0.076 1.491 0.146 0.151 0.022 0.238 0.041 0.263 0.060 0.616 0.124 0.124 0.008 0.490 0.013 0.429 0.068 0.863 0.146 0.104 0.004 0.159 0.034 0.176 0.059 0.372 0.136 0.133 0.092 0.549 0.020 0.503 0.032 1.068 0.142 0.116 0.006 0.183 0.041 0.212 0.057 0.441 0.132 0.174 0.038 0.778 0.093 0.706 0.146 1.438 0.342 0.155 0.040 0.240 0.062 0.267 0.090 0.567 0.199 0.126 0.008 0.567 0.013 0.446 0.023 0.896 0.149 0.111 0.005 0.161 0.127 0.176 0.058 0.336 0.130 0.012 0.007 0.120 0.012 0.125 0.027 0.251 0.139 0.036 0.004 0.052 0.028 0.066 0.055 0.125 0.125 0.012 0.006 0.121 0.011 0.125 0.016 0.233 0.127 0.033 0.044 0.052 0.027 0.060 0.055 0.120 0.122 0.066 0.039 0.179 0.091 0.227 0.147 0.508 0.328 0.058 0.044 0.092 0.068 0.111 0.096 0.232 0.213 0.066 0.030 0.179 0.060 0.227 0.123 0.504 0.269 0.068 0.035 0.092 0.051 0.111 0.086 0.232 0.186 0.052 0.005 0.016 0.005 0.014 0.007 0.032 0.016 0.021 0.004 0.036 0.004 0.036 0.005 0.029 0.009 標準 TTL 7400FDOPC 高速 TTL DM7400 ショットキー TTL DM74LS ロ ー・ パ ワ ー・ シ ョ ット キー TTL DM4SDON ア ドバ ン ス ト・ シ ョ ット キー TTL 74ACOOPC アドバンスト CMOS 74ACTOOPC TTL 互換 CMOS MM74CHCOON マイクロ CMOS MM74HCTCO4 TTL 互換マイクロ CMOS DS0026 高速 MOSFET ドライバ 表 6 抵抗負荷スイッチング・テストの結果 -19- AN-937J 2012.Nov 代表的テスト・オシログラム ® IRLZ24：60V、0.1Ω、N チャネル、TO-220 のロジックレベル HEXFET を、表 4 に示した各ロジックファミリで 駆動し、比較抵抗スイッチング時間を撮影しました。 9. 分離ゲート駆動電源を生成する単純で低コストの方法 多くの用途では、DC-DC コンバータによって MOS ゲート・ドライバへの電力供給が行われます。ゲート駆動に必 要な電力はわずかですが、ノイズ環境、分離電圧および沿面距離要件、一次側と二次側間の高い dv/dt により、DC-DC コンバータの設計が多尐複雑になります。その主なパラメータは、出力電圧、電流です。DC-DC コンバータの出力 電圧はゲートへの正および負の駆動電圧の合計、DC-DC コンバータから必要な負荷電流は駆動回路の電流消費量と ゲートへの平均駆動電流の合計です。 dv/dt 特性：DC-DC コンバータがハイ・サ イド・スイッチに電力を供給すると、コン バータの二次側が電力回路の出力に接続さ れます。電力回路の出力における高電圧の 急速な変化により、変圧器の分離にストレ スが加わり、変圧器の一次側にノイズが注 入されます。一次側のスイッチング・ノイ ズはパワー・ステージのコンバータおよび 制御回路の動作を妨げ、これが誤トリガー とシュートスルーを引き起こします。その ため、高電圧分離機能を持つ変圧器には、 適切な沿面距離と巻き線間キャパシタンス が必要となります。 小型：巻き線間キャパシタンスを低減する 図 33a 100kHz フォワードコンバータ には、変圧器を小型化する必要があります。 これは、高周波での動作を意味します。小 型化とコンパクトなレイアウトは、変換器から発生する EMI および RFI の低減に役立ちます。図 33a に、クロッ クを発生させて MOSFET を駆動する、2 個の CD4093 ゲートで構成されるフォワードコンバータを示します。 MOSFET がオンのときは、サイクルの約 33% で、エネルギが二次側に伝達されます。MOSFET がオフのときは、 二次側の巻き線によって変圧器が減磁され、磁化エネルギが負荷に伝達されるため、巻き線を減磁する必要がありま せん。スイッチング波形を図 33b に示します。フライバック期間のドレイン電圧のリンギングは、一次側巻き線と 二次側巻き線間のゆるい結合によるものです。この回路の負荷電流対出力電圧特性を図 34 に示します。出力電流が 5mA 未満まで降下すると、減磁電流が出力を通って流れるため、回路はフライバックコンバータとして機能します。 15V で出力電圧を制限するには、5mA の最小負荷が必要です。 図 34 100kHz、Rout = 27.7Ω における 負荷電流対出力電圧 図 33b 図 33a の回路の波形 -20- AN-937J 2012.Nov 変換器に予測可能な一定の負荷が加わる場 合、ツェナーによって必要な調整を行うこ とができます。ツェナーを使用しない場合 は、3 端子レギュレータまたは小型のツェ ナー駆動 MOSFET が必要になることがあ ります。 図 35a の回路は前に示した回路と似てい ますが、スイッチング周波数の高周波化が より高く（500kHz）、変圧器が小型化され ています。MOSFET を駆動し、スイッチン グ損失を低減するために、パッケージ内の その他の 3 個のゲートは並列接続されて います。スイッチング波形を図 35b に示し 図 35a 500 kHz フォワードコンバータ ます。この回路の出力抵抗（Rout）は、図 33a の回路より高くなっています。これは、より小型の変圧器の浮遊インダクタンスが高くなり、浮遊インダクタンスの 効果が高くなっているためです。図 37a に、500kHz で動作するプッシュプルを示します。単一ゲートの発振器によ り 50% のデューティ・サイクル出力が生成され、パッケージ内のその他のゲートは、プッシュプル出力ステージを 駆動するために使用されます。変圧器の一次側では、電圧が前の回路の半分になるため、一次側の巻き数は半分に低 減されています。 図 35b 図 35a の回路の波形 図 36 Rout = 27.7Ω における 負荷電流対出力電圧 10. ゲート・ドライバとしての光電発電機 光電発電機は、光（通常は LED）をエネルギ源とするソリッド・ステート電源です。LED と光電発電機を 1 つのパ ッケージにまとめたものは光電アイソレータまたは PVI と呼ばれ、8 ピンの DIP パッケージで提供されています。 PVI は電圧源として、負荷に分離低電流を供給することにより「DC 変圧器」として機能することができます。光ア イソレータには、ガルバニック・バリアを通して信号を伝送するためにバイアス電源が必要ですが、PVI は実際にバ リアを通してエネルギを伝送します。PVI の詳細については、『Microelectronic Relay Designer’ s Manual』に含まれ る「アプリケーション・ノート GBAN-PVI-1」を参照してください。このデータ・ブックには、光電アイソレータ PVI1050 のデータ・シートも含まれています。また、このアプリケーション・ノートには、スイッチのターン・オフ を大幅に高速化する回路も掲載されています。ゲート・ドライバとしての PVI には重要な制約があります。すなわち、 短絡電流が 30μA のレベルで、内部インピーダンスが非常に高くなっています。ただし、単純なため、スイッチン グ時間の重要性が低く、スイッチング過渡が存在しない、ソリッド・ステート・リレーの交換時に有効な手段となり ます。 一般的には、以下に説明する AC スイッチで使用されています。AC 波形の直接的なスイッチングには、IGBT およ びパワー MOSFET は適していません。IGBT は一方向の電流の伝導のみが可能で、パワー MOSFET には、負の半 サイクルごとに電流を伝導する逆並列ダイオードがあります。図 39 に示すように、双方向の遮断能力は、2 個のパ ワー MOSFET ソースをソースに接続するか、逆並列ダイオード・エミッタを持つ 2 個の IGBT をエミッタに接続 することにより実現できます。 -21- AN-937J 2012.Nov MOSFET の場合、低電流レベルにおいて電 流が一方の MOSFET とダイオードではな く両方の MOSFET チャネルを流れ、その結 果、全体的な電圧降下が低くなる可能性があ ります。MOSFET チャネルは双方向スイッ チです。すなわち、逆方向に電流を伝導する ことができます。 MOSFET チャネルを通した電圧が内在ダイ オード（通常、ディスクリートのダイオード より VF が高い）の VF を下回ると、電流 のほとんどが内在ダイオードではなく 図 37a 500 kHz 順方向変換器 MOSFET チ ャ ネ ル を 通 っ て 流 れ ま す 。 MOSFET および IGBT のゲート駆動は、どちらもデバイスの共通ソースまたはエミッタを基準にする必要がありま す。このノードは AC 波形とともに振幅するため、分離駆動が必要です。PVI は図 40 に示すように使用することが できます。 11. 共振ゲート駆動手法 第 14 節で示したように、ハード・スイッチングにおけるゲート駆 動損失は、Qgs×Vgs×f になります。12V のゲート電圧により 10MHz で動作する IRF630 のゲート駆動損失は、ゲート駆動抵抗の 値にかかわらず 3.6W になります。明らかに、この周波数でハード・ スイッチングを達成するには、ゲート駆動回路の抵抗は、ドライバの 内部インピーダンスおよびデバイス自体のゲート構造に関連するも のに制約されます。また、ゲート駆動回路の浮遊インダクタンスを数 十 nH に制限する必要があります。このような回路の設計とレイア ウトは容易ではありません。 このような用途でゲートを駆動する代替手段は、反応素子としてゲー ト・キャパシタンスと浮遊インダクタンスを使用する共振回路を設計 し、目的の周波数での共振に必要なインダクタンスを追加することで す。この方法により、ゲートの駆動電流と駆動損失のピークを半分に 低減できるうえ、ゲート駆動回路自体の設計を単純化することができ ます。ゲート電荷はスイッチング遷移ごとに消散せずに反応素子に蓄 積されるため、ゲート駆動損失は、ゲート駆動回路の抵抗から独立せ ずに、その抵抗に比例します。このゲート駆動手法の詳細については、 El-Hamamsy 著 『 Design of High-Efficiency RF Class-D Power Amplifier』およびこの記事の末尾に記載されている参考文献（『IEEE Transactions on Power Electronics』1994 年 5 月、297 ページ）を 参照してください。 図 37b 図 37a の回路の波形 関連トピック MOS ゲート・ドライバ Ics 幅広いデューティ・サイクル能力の変圧器駆動 ゲート電荷 3 相 MOS ゲート・ドライバ 光電アイソレータ（PVI） 図 38 Rout = 27.7Ωにおける 負荷電流対出力電圧 -22- AN-937J 2012.Nov