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Massive MIMO-OFDM システムの

平成 26 年度
修士学位論文
Massive MIMO-OFDM システムの
ためのパイプライン型 FFT 回路の検討
A Study on Pipelined FFT Circuit for
Massive MIMO-OFDM Systems
1175079
田口龍一
指導教員
岩田誠
2015 年 2 月 27 日
高知工科大学大学院工学研究科基盤工学専攻
情報システム工学コース
要旨
Massive MIMO-OFDM システムの
ためのパイプライン型 FFT 回路の検討
田口龍一
現在使用されている無線 LAN，移動体通信などの広帯域通信システムには，
OFDM(Orthogonal Frequency Division Multiplexing) が採用されている．OFDM 変復
調では，離散フーリエ変換 (Discrete Fourier Transform) を用いるが，高速計算を行うため
に FFT(Fast Fourier Transform) が不可欠である．特に MIMO-OFDM システムは，複数
のアンテナを備えるため，より高速な FFT 回路が必要とされる．例として，WPAN とし
て知られる IEEE802.11ad は，16-32 のアンテナを使用する見込みであり，将来の Massive
MIMO-OFDM システムには，100 以上のアンテナが使用される見込みである．
そこで本研究では，Massive MIMO-OFDM に向けた FFT 回路の設計ガイドラインを
提案するため，FFT の基数 r を大きくした場合の面積と性能のトレードオフについて議
論する．FPGA(Field Programmable Gate Array) 上にアンテナ数 A = 16，ポイント数
N = 512 の FFT 回路設計し，r を変更した場合の回路面積との関連性を考察した．
キーワード
Massive MIMO-OFDM，FFT, pipelined circuit, FPGA
–i–
Abstract
A Study on Pipelined FFT Circuit for
Massive MIMO-OFDM Systems
Ryuichi TAGUCHI
OFDM (Orthogonal Frequency Division Multiplexing) has been adopted for wide
band communication systems such as wireless LAN, mobile communication, etc. Modern
high-speed OFDM modulation and demodulation must be realized by implementing
eﬃcient FFT (Fast Fourier Transform) hardware.
Especially, MIMO-OFDM systems will involves multiple antenna so that higherspeed FFT hardware will be demanded more and more. For example, it is now planned
that IEEE802.11ad known as WiGig will be equipped with 16-32 antenna modules and
future massive MIMO-OFDM will be done with over 100 antenna.
This paper discusses area - performance tradeoﬀs of higher-radix pipelined FFT
circuits to suggest an FFT circuit design guideline in massive MIMO-OFDM implementation. In this paper, practical hardware resource depending on the number of radix (r)
are analyzed through an actual FPGA circuit design of 16 MIMO 512-point FFT for
IEEE802.11ad.
key words
Massive MIMO-OFDM，FFT, pipelined circuit, FPGA
– ii –
目次
第1章
序論
1
第2章
OFDM と FFT アルゴリズム
7
2.1
諸言 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
7
2.2
OFDM . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
7
2.2.1
基底帯域 OFDM 信号とその生成 . . . . . . . . . . . . . . . . . . .
7
2.2.2
搬送帯域 OFDM 信号とスペクトル . . . . . . . . . . . . . . . . . .
10
2.2.3
ガードインターバル . . . . . . . . . . . . . . . . . . . . . . . . . .
11
2.2.4
OFDM 信号の受信 . . . . . . . . . . . . . . . . . . . . . . . . . .
13
2.2.5
OFDM 送信機・受信機の構成 . . . . . . . . . . . . . . . . . . . .
15
2.3
DFT・FFT . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
17
2.4
結言 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
20
パイプライン型 FFT 回路の基本設計
21
3.1
諸言 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
21
3.2
R2SDF . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
21
3.2.1
R2SDF の動作原理 . . . . . . . . . . . . . . . . . . . . . . . . . .
21
3.2.2
R2SDF の動作
. . . . . . . . . . . . . . . . . . . . . . . . . . . .
22
3.2.3
演算処理と通り抜け処理の実現 . . . . . . . . . . . . . . . . . . . .
24
3.2.4
FIFO . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
25
3.2.5
R2SDF アーキテクチャの特徴 . . . . . . . . . . . . . . . . . . . .
25
MDC . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
26
3.3.1
シングルチャネル R4MDC . . . . . . . . . . . . . . . . . . . . . .
26
3.3.2
マルチチャネル R4MDC アーキテクチャ . . . . . . . . . . . . . . .
27
第3章
3.3
– iii –
目次
3.4
MRMDC . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
29
3.5
Continuous Flow FFT Implementation . . . . . . . . . . . . . . . . . .
29
3.6
[11] で提案されている構成 . . . . . . . . . . . . . . . . . . . . . . . . . .
31
3.7
結言 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
34
設計 FFT アーキテクチャ・評価
35
4.1
諸言 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
35
4.2
設計回路の構成案
. . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
35
4.3
評価 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
37
4.4
考察 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
38
4.5
結言 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
39
結論
40
第4章
第5章
謝辞
42
参考文献
43
– iv –
図目次
1.1
無線 LAN 技術の発展 . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
2
2.1
基底低域 OFDM 信号生成の例 . . . . . . . . . . . . . . . . . . . . . . . .
8
2.2
OFDM 信号と単一搬送波変調の電力スペクトル [8] . . . . . . . . . . . . .
11
2.3
OFDM 信号の実際のスペクトル [8] . . . . . . . . . . . . . . . . . . . . . .
12
2.4
ガードインターバルの挿入 [8] . . . . . . . . . . . . . . . . . . . . . . . . .
13
2.5
ガードインターバルの効果 [8] . . . . . . . . . . . . . . . . . . . . . . . . .
14
2.6
OFDM 送信機の構成 [8]
. . . . . . . . . . . . . . . . . . . . . . . . . . .
16
2.7
OFDM 受信機の構成 [8]
. . . . . . . . . . . . . . . . . . . . . . . . . . .
16
2.8
N=8,r=2 のバタフライ演算 . . . . . . . . . . . . . . . . . . . . . . . . . .
17
2.9
基数 2 のバタフライ演算
. . . . . . . . . . . . . . . . . . . . . . . . . . .
18
2.10 基数 4 のバタフライ演算 . . . . . . . . . . . . . . . . . . . . . . . . . . .
19
2.11 基数 8 のバタフライ演算 . . . . . . . . . . . . . . . . . . . . . . . . . . .
19
3.1
R2SDF 回路 [13]
. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
22
3.2
R2SDF 回路 cycle=0 のとき [13] . . . . . . . . . . . . . . . . . . . . . . .
22
3.3
R2SDF 回路 cycle=2 のとき [13] . . . . . . . . . . . . . . . . . . . . . . .
23
3.4
R2SDF 回路 cycle=3 のとき [13] . . . . . . . . . . . . . . . . . . . . . . .
24
3.5
R2SDF 回路 cycle=4 のとき [13] . . . . . . . . . . . . . . . . . . . . . . .
24
3.6
R2SDF 回路 cycle=5 のとき [13] . . . . . . . . . . . . . . . . . . . . . . .
25
3.7
シングルチャネル R4MDC アーキテクチャ[13]
. . . . . . . . . . . . . . .
26
3.8
シングルチャネル R4MDC アーキテクチャのタイミングチャート [13] . . .
27
3.9
4 マルチチャネル R4MDC 回路 [13] . . . . . . . . . . . . . . . . . . . . .
28
3.10 4 マルチチャネル R4MDC アーキテクチャのタイミングチャート [13]
–v–
. . .
28
図目次
3.11 FFT implementation architecture for MIMO-OFDM system [11] . . . .
30
3.12 Data arrangement between QAM mapping and IFFT processing [11] . .
30
3.13 Continuous Flow FFT implementation Architecture [11] . . . . . . . . .
31
3.14 [11] の提案アーキテクチャ . . . . . . . . . . . . . . . . . . . . . . . . . .
31
3.15 メモリを使ったデータの入れ替え [11] . . . . . . . . . . . . . . . . . . . .
32
3.16 Pre Commutator への入力データの流れ [11]
. . . . . . . . . . . . . . . .
32
3.17 Pre Commutator からの出力データの流れ [11] . . . . . . . . . . . . . . .
33
3.18 Post Commutator へのデータ入力 [11] . . . . . . . . . . . . . . . . . . . .
33
3.19 Post Commutator からのデータ出力 [11] . . . . . . . . . . . . . . . . . .
33
4.1
r2sdf のみで構成した 512-pointFFT プロセッサのブロック図 . . . . . . . .
36
4.2
512-pointFFT プロセッサのブロック図 . . . . . . . . . . . . . . . . . . .
36
4.3
512-pointFFT プロセッサのブロック図 . . . . . . . . . . . . . . . . . . .
37
4.4
512-pointFFT プロセッサのブロック図 . . . . . . . . . . . . . . . . . . .
37
– vi –
表目次
3.1
A-チャネル MIMO における FFT 回路のリソース量比較 [9] . . . . . . . .
29
4.1
FPGA 上に設計した N=512 の FFT 回路のリソース . . . . . . . . . . . .
38
– vii –
第1章
序論
近年の情報通信技術の高速化や高品質化に伴い，スマートフォンやタブレットなどのス
マートデバイスによるコンテンツのリッチ化や RF タグ，IC カード，トリリオンセンサなど
の普及によって無線通信技術が様々な用途に使用されている．ディジタル無線通信システム
においては日々新しい通信方式が研究されており，伝送速度の高速化も課題となっている．
現代の高速通信を実現している伝送方式が OFDM(Orthogonal Frequency Division
Multiplexing: 直交周波数分割多重) である．OFDM 方式は，狭い周波数の範囲を効率的に
利用した広帯域伝送を実現できる．また障害物などによる反射波が遅延波として畳重するこ
とにより信号を劣化させるマルチパス現象に強いという特徴がある．さらに，OFDM にお
けるインタリーブ技術，Turbo/LDPC などの誤り訂正技術，再送制御技術などの発展によ
り，十数年前では移動体通信では難しいと考えられていた 16QAM(Quadrature Amplitude
Modulation)，64QAM などの多値変調が可能となった．そのため，データを高速で伝送
することができる．OFDM 方式は，セルラ方式の LTE や LTE-advanced，無線 LAN の
IEEE802.11a/b(以下.11a のように表記) やディジタル地上波放送の伝送方式などで利用さ
れている．
しかし，OFDM 方式を用いたとしてもやはり限界があり，非常に高い周波数利用効率
を達成するためのブレークスルーは，MIMO(Multiple-Input Multiple-Output) 技術の導
入であるといえる．図 1.1 に無線通信方式とセルラ方式の達成スループットを示す．LTE
や.11n が 100Mbps の伝送速度を実現しているのも，MIMO 技術を適用することで達成し
ている．
MIMO とは，送信局と受信局の両方に複数のアンテナ (アレーアンテナ) を用いることに
–1–
Aggregate throughput [bit/s]
Wireless LANs
100G
.11ax
10G
.11ad
.11ac
1G
.11n
100M
.11a .11g
.11b
10M
1M
100k
802.11
Cellular
LTE-A
LTE
HSDPA
GSM WCDMA
PDC
1995
2000
2005
図 1.1
2010
2015
Year
無線 LAN 技術の発展
より，i) 伝送速度の向上，ii) 信頼性の向上のいずれか，もしくは両方を実現可能とする技
術である．i) は，SDM(Spatial Division Multiplexing: 空間分割多重伝送) と呼ばれ，ii)
は，SD(Spatial Diversity: 空間ダイバーシチ) と呼ばれている．SDM では複数の異なる信
号データを複数のアンテナから送信し，空間軸上で多重化を行う．受信局では，複数のアン
テナで受信された信号から，空間上に多重化された複数のしのぐを信号処理技術を用いて分
離する．SDM では，送受信局の両方のアンテナ数を増加させた場合は，周波数利用効率は
アンテナ数に比例してほぼ増大することが証明されている．MIMO 技術は，無線 LAN シ
ステムに導入されたことをきっかけに，WiMAX や LTE にも導入され，いまや無線通信シ
ステムにとって欠かせない技術となっている [1]．
さらに基地局に 100 素子以上のアンテナを用いた Massive MIMO-OFDM 方式も提唱さ
れており，基地局のアンテナ数が増えるにつれ端末側に搭載されるアンテナの本数も増加
すると考えられる．実際に.11ac で最大 8MIMO 通信が可能であり.11ad では 8MIMO に加
え，16MIMO や 32MIMO 通信での通信も可能とされている．
OFDM 方式では多くのサブキャリアを用いているため，個々のサブキャリアごとに処
理するのではなく，FFT(Fast Fourier Transform: 高速フーリエ変換) と，その逆演算の
–2–
IFFT(Inverse Fast Fourier Transform: 逆フーリエ変換) を用いて一括に処理を行う．そ
のため，FFT および IFFT の演算が全体の OFDM 方式において重要な役割を持っている
[2]．また OFDM システム全体に占める FFT 演算部の回路面積，消費電力の割合は非常に
大きい．
一方ディジタル無線通信技術は，携帯機器の利便性からスマートフォンやタブレットと
いったバッテリー駆動機器に搭載されることが多い．限られた電源で駆動するために機器の
小型化やパッケージングコストの削減，バッテリーの持続時間の延長移動体端末上などの目
的のために低消費電力化への要求が非常に高い．そのため FFT の演算器の低消費電力化技
術が研究されている [3]．
MIMO 技術を使用した MIMO-OFDM は複数の送受信機を同時に稼動させるため，多重
伝送すればするほど必要電力量が多くなる．加えて更に多くのアンテナを一斉に稼動する
Massive MIMO-OFDM においては面積が小さく，消費電力の小さいプロセッサが必要不可
欠であると考えられる．
そこで Massive MIMO-OFDM に向けた，小面積で低消費電力なディジタル無線通信用
回路について.11ad で使用が見込まれる 16MIMO を想定して検討を行う．OFDM システム
全体に占める回路面積，消費電力の割合が大きい FFT 回路に着目しその構成法について提
案をする．
次に FFT 回路を設計するためのプラットフォームについて考える．
ディジタル信号処理プラットフォームとして，現在では主に DSP(Disital Signal Proces-
sor) や ASIC(Application Specific IC)，FPGA(Field Programmable Array) の選択肢が
存在する．しかし，どの実現法にも利点と欠点 [5] が存在するため，それぞれの特徴につい
て以下に述べる．
DSP
DSP は，信号処理アプリケーション向けの特殊なプロセッサである．そのコアは，信
号処理アルゴリズムに最適化された設計となっている．このため，ほとんどのアルゴリ
–3–
ズムにおいて使用される主な処理（積和演算）を行うことができる．特定の信号処理ア
ルゴリズムに対しては，特殊な命令が用意されている場合が多い．いくつかの並列デー
タパスとデータアドレッシングユニットを持ち，プロセッサコアの入出力における高速
なデータフローを実現している．また，DSP ではマイクロコントローラと同様に多く
の周辺機能と異なる種類のメモリーが同一チップ上に集積されている．DSP は，演算
性能がローレベルからミドルレベルで済むアプリケーション向けの信号処理に適してい
る．それと同時に，マイクロコントローラの柔軟性と機能性をすべて実現しているとい
える．
DSP は，以下の特徴を持つ広い範囲のアプリケーション向けに DSP が選択される．
• 性能要件が中程度の複雑なアルゴリズム
• シリアルな実装が可能な，システムスループットである場合
• オンチップの周辺機能を同一パッケージに集積する必要がある，非常に低コストの
アプリケーション (モーター制御など)
ASIC
アプリケーションに特化しているため，高いクロック周波数で動作させることができ
る．ただし製造には多大なコストがかかる．コストを下げて提供するには大量にチップ
を製造する必要がある．一度製造すると書き換えることができないため，新しい通信方
式に対応させるためには新しくチップを製造する必要がある．
FPGA
FPGA は並列性が高く，演算速度が速い信号処理向けカスタムロジックの回路を構成す
ることができる．ただし，ASIC と比べるとクロックスピードは落ちる．メモリや DSP
ロジックなども搭載されており，何度も回路を書き換えることができる．
FPGA は，以下の特徴を持つアプリケーションに特に適している．
• 高いデータスループットと処理速度
• FIR(finite impulse response:有限インパルス応答) フィルタや FFT など，処理の
並列性を利用することのできるアルゴリズムを使用する場合
–4–
• データ処理がデータの内容に複雑に依存していない場合
以上の 3 つ挙げたディジタル信号処理用プラットフォームの中から，今回は並列性を用い
て FFT 回路の高速化ができ，なおかつカスタマイズ性があることから DSP ＋ FPGA を
ディジタル信号処理プラットフォームとして採用する．
FFT 回路のアークチャはメモリをベースとしたシングルバタフライアーキテクチャか，
多数の演算器を用いて時間並列的に処理させるパイプライン型で実装される．シングルバタ
フライアーキテクチャは，実装に必要なハードウェアリソースがパイプライン型に比べて少
ないが，演算器が 1 つのため，高周波数のクロックで駆動する必要があり消費電力が多くな
る．MIMO-OFDM では，一度に受信できるデータ量が増えたことにより，サンプリング
レートが一定であれば動作周波数をサンプリングレートの 1/A(A:アンテナの本数) まで落
とすことができる．そのため今回の実装では，低動作周波数の恩恵を活かせるパイプライン
型を採用する．
本研究では Massive MIMO-OFDM に向け，DSP ＋ FPGA をディジタル信号処理用プ
ラットフォームの対象として選択して FFT 回路設計を行い，FFT のポイント数 N と FFT
の基数 r を大きくした場合の面積と性能のトレードオフについて議論する．そしてアンテナ
数とポイント数に応じて，要求されたスループットを小面積で満たすパイプライン型 FFT
回路の構成のガイドラインを示すことを目的とする．
以降の本文では第 2 章に FFT の必要性について OFDM の原理を述べた上で明らかにす
る．さらにハードウェア上で FFT の高速処理を実現するために，FFT に内在する並列性お
よび基数の変化による演算量の変化と，必要となるハードウェアリソースを発表されている
論文 [9] を用いて考察する．
第 3 章では OFDM の特性に基づき使用されてきた従来の FFT 回路の構成を示し，今ま
で研究されてきたアーキテクチャについて述べる．さらに，従来のアーキテクチャの特徴を
明らかにした上で Massive MIMO-OFDM 向け FFT 回路の設計方針について述べる．
第 4 章では FPGA 上に設計した回路について述べ，設計結果から得られたデータについ
–5–
て小面積を実現するにはどういった構成が良いのか考察する．
最後に第 5 章では本論文についてまとめ，さらに今後の課題について述べる．
–6–
第2章
OFDM と FFT アルゴリズム
2.1
諸言
本章では，無線通信機において FFT がどのように必要とされるのかを明らかにするため，
まず OFDM の原理について述べ，次に OFDM 送受信機に組み込まれる DFT について述
べる．FFT を行うために DFT を高速化する手法について，回転因子の特性から明らかに
する．さらにハードウェア上で FFT を高速に処理するために，FFT に内在する演算の並列
性や基数を変更した場合の演算の複雑性について述べる．
2.2
OFDM
現代の通信方式において必須となっている OFDM の原理を [8] を引用して説明を行う．
2.2.1
基底帯域 OFDM 信号とその生成
OFDM(Orthogonal Frequency Division Multiplexing) は，限られた大域を効率よく使
用するための変調方式であり，現在最も注目され広く用いられている．OFDM は，多数の
搬送波を使用し，それぞれを異なるデータでディジタル変調することにより並列伝送を行
う．1 シンボル当りの基底帯域 OFDM 信号は，式 (2.1) によって表される．
N −1
1 ∑
SB (t) = √
Dn ej2πf0 t
N n=0
(2.1)
式 (2.1) のおいて，N は搬送数，f0 は隣接する搬送波間間隔，Dn は n 番目の搬送波 (周
–7–
2.2 OFDM
波数 nf0 ) で伝送される複素データシンボルであり，QPSK(QuadriPhase-Shift Keying) や
QAM(Qadrature Amplitude Modulation) などのディジタル変調方式によって生成される
データシンボルである．(2.1) で表される基底帯域 OFDM 信号がシンボル長 Te = 1/f0 の
間隔で伝送され，シンボル長 Te = 1/f0 は，搬送波間間隔によって決定される値になる．こ
の値を用いることにより，個々の搬送波が直交して密に配置され．効率の良い伝送が可能に
なる．図 2.1 に N = 16 とした場合の SB (t) の波形例を示す．
図 2.1
基底低域 OFDM 信号生成の例
図 2.1 中の上から並んだ 16 個の正弦波は，それぞれ n 番目の搬送波に対するディジタル
変調信号である．n = 0 の場合を除き，各正弦波は周波数 f0 を基準として，その整数倍の
–8–
2.2 OFDM
搬送波周波数を持つような連続した正弦波である．図 2.1 の場合，各正弦波は，異なるデー
タによる QPSK 変調信号であり，個々の位相は搬送波によって異なる値となっている．こ
れら全ての正弦波は，周期 Te = 1/f0 の正弦波の整数倍の周期であり，周波数 nf0 の正弦
波は，シンボル長 Te の区間にちょうど n 周期含まれることになる．このような関係が成立
しているとき，これらの正弦波は直交しているという．これら全てのディジタル変調信号を
加算した信号が基底帯域 OFDM 信号である．基底帯域 OFDM 信号の波形は，図 2.1 の一
番下に示すような波形となり，不規則に変化する信号となる．
次に基底帯域 OFDM 信号 SB (t) の生成方法について説明する．SB (t) は，N 個のディ
ジタル変調信号の和であるので，原理的には N 個のディジタル変調器を個別に用意し，各
変調器からの和を求めることにより生成が可能である．しかし，ハードウェア規模の制限
や，個々の変調器の正確な周波数関係の設定の問題などにより，実際に N 個の個別の変調
器を用いることは現実的でない．これを解決するための方法として DFT(Discrete Fourier
Transform:離散フーリエ変換) を用いる変調方式が提案されている．
基底帯域 OFDM 信号を標本化周期 1/(N f0 ) で標本化したときのサンプル SB,k =
(k/(N f0 )) は，以下のように表される．ただし，標本化を行う区間は，1 シンボル区間
Te = 1/f0 であり，全体で N 個の標本が得られる．
SB,k
N −1
N −1
2πnf
2π
k
1 ∑
1 ∑
j Nf 0 k
0
= SB (
)= √
Dn e
=√
Dn (ej N )nk (k = 0, 1, ..., N −1)
N f0
N n=0
N n=0
(2.2)
式 2.2 の右辺は，明らかに Dn (n = 0, 1, ..., N − 1) の IDFT(Inverse Fourier Transfrom:逆
離散フーリエ変換) であり，標本値列 SB,k (k = 0, 1, ..., N − 1) は，Dn (n = 0, 1, ..., N − 1)
に対して IDFT を適法することにより，生成することが可能であることがわかる．生成さ
れた標本値を標本化間隔 1/(N f0 ) によって連続化すれば，基底帯域 OFDM 信号 SB (t) を
得ることができる．逆に基底帯域 OFDM 信号よりシンボルを抽出するためには，1 シンボ
ル分の基底帯域 OFDM 信号を標本化周期 1/f0 で標本化し，得られた N 個の標本値列に対
して DFT を適用すればよいことがわかる．以上のことから，基底帯域 OFDM 信号の生成
–9–
2.2 OFDM
および復調は，それぞれ IDFT および DFT によって行うことができ，個別の N 個の変調
器を生成する場合に比べ，ハードウェアの簡略化，周波数安定性の確保が容易になる．また
DFT および IDFT は，FFT(Fast Fourier Transform:高速フーリエ変換) を用いることに
よって高速計算を行うことができ，LSI や FPGA での実現も容易である．FFT によって，
N が非常に大きな場合であっても，現実的な規模でハードウェアを実現できる．それ故，現
在では DFT を用いた変復調が広く行われている．
2.2.2
搬送帯域 OFDM 信号とスペクトル
前項では基底帯域 OFDM 信号を示したが，実際には基底帯域の OFDM 信号を必要な伝
送帯域に変換した搬送帯域 OFDM 信号を伝送する必要がある．ここでは，搬送帯域 OFDM
信号とそのスペクトルについて述べる．搬送帯域 OFDM 信号 s(t) は，基底帯域 OFDM 信
号に対して周波数変換を行うことによって生成され，以下の式 (2.3) のように表すことがで
きる．
s(t) = Re⌊SB (t)ej2πfc t ⌋
N −1
1 ∑
=√
[an cos{2π(fc + nf0 )t} − bn sin{2π(fc + nf0 )t}]
N n=0
(2.3)
基底帯域 OFDM 信号は，複素信号であるが実際に伝送される信号は実信号であるので，
周波数変換後の実信号の部分のみが伝送される．RE[Z] は，複素数 Z の実部を表す．fc は，
搬送帯域での基準となる搬送波周波数であり，ここでは搬送帯域における最小の搬送波周波
数に対応する．最大の搬送波周波数は，fc + (N − 1)f0 となる．また，複素シンボル Dn は，
Dn = an + jbn (an ，bn は実数) と表されるものとする．
図 2.2 にシンボル変調方式・伝送速度を同じにした場合の OFDM と単一搬送波変調のそ
れぞれの電力スペクトルを示す．個々の搬送波に対応するスペクトルが重なることによって，
OFDM 信号全体のスペクトルは，方形に近い形となる．図 2.2 からわかるように，各搬送
波に対応する信号のスペクトルと互いに重なり合うため，帯域フィルタなどで特定の搬送波
の信号を取り出すことはできない．しかし，前項に示した通り，DFT を用いればシンボル
– 10 –
2.2 OFDM
を正しく抽出することができることは明らかである．
図 2.2
OFDM 信号と単一搬送波変調の電力スペクトル [8]
OFDM 信号のスペクトルに対して，同一の伝送速度を持つ単一搬送波の変調信号のスペ
クトルは，図 2.2 のようになるため周波数領域において非常に広がることがわかる．OFDM
信号と搬送波の比較から OFDM 信号は，そのスペクトルの形が理想的であり，与えられた
周波数帯域を有効利用することが可能である．単一搬送波変調の場合も送受信フィルタを最
適化することによってスペクトルを集中させることはできるが，OFDM ほどの効率を実現
するのは難しい．実際の OFDM のスペクトルを図 2.3 に示す．スペクトルが帯域幅 N f0 に
集中していることがわかる．
2.2.3
ガードインターバル
ディジタル伝送を行う際に特性劣化の要因となるものの 1 つに，伝送路の遅延広がりの影
響によって生じるシンボル間干渉がある．OFDM の場合，同一データ伝送速度の単一搬送
波伝送に比べてシンボル長が搬送波数倍だけ長くなるため，遅延広がりが同一であれば，シ
ンボル間干渉の影響がシンボル全体に占める割り合いは小さくなる．したがって，OFDM
はマルチパスなどによって生じるシンボル間干渉に強いといえる．更に，ガードインターバ
ルを付加することによって，特定の条件下でのシンボル間干渉の影響を効率よく無くすこと
ができる．ガードインターバルとは，図 2.4 に示す通り，基底帯域 OFDM シンボルの後半
部分のコピーを先頭に接続したものである．基底帯域 OFDM 信号の定義から明らかなよう
– 11 –
2.2 OFDM
図 2.3 OFDM 信号の実際のスペクトル [8]
に，全ての搬送波の信号は，ガードインターバルを含め連続的な正弦波となる．ガードイン
ターバルを設けることによって，マルチパスの遅延広がりがガードインターバル長未満であ
れば，シンボル間干渉の無い信号を切り出すことが可能になる．信号を切り出す様子を図
2.5 に示す．
ガードインターバルの無い場合には，DFT のためのサンプルを取り出す際に隣り合った
シンボルの部分を取り出すことになるが，ガードインターバルを設けることによって伝送路
の遅延広がりがガードインターバル長以下であれば，常に全ての搬送波を連続的な正弦波と
して標本化することが可能であり，搬送波間の直行条件が満たされる．ただし，標本化され
た正弦波の振幅や位相は，伝送路特性によって歪みを受けているので，シンボルを抽出する
際には，その補正は必要となる．ガードインターバルを付加することにより，伝送レートが
低下するが OFDM ではキャリア数を増やすことでシンボル長を長くできるので，単一搬送
波伝送と比べて伝送効率の低下の影響を小さく抑えることが可能である．
ガードインターバルの付加によって，OFDM 信号のマルチパスに対する耐性が非常に向
– 12 –
2.2 OFDM
図 2.4
ガードインターバルの挿入 [8]
上する．マルチパスへの耐性を積極的に利用すると，複数の局から同一の周波数で同じ信号
を伝送し，受信機側での特性を向上することが可能になる．これは，送信ダイバーシチと呼
ばれ，受信機側で特別な処理を行うことなく特性の向上が可能になる．
2.2.4
OFDM 信号の受信
本項では，伝送路を経由して受信された搬送帯域 OFDM 信号の復調の受信について述べ
る．式 (2.2) の搬送帯域を伝達関数 H(f ) の伝送路を経由して受信した信号を r(t) とすると
き，以下の式 (2.4) のように表すことができる．ただし，伝送路の遅延広がりはガードイン
ターバル長以内であり，干渉の無い部分が切り出されているものと仮定する．
N −1
1 ∑
s(t) = √
|H(fn )|[an cos{2πfn t + ϕ(fn )} − bn sin{2πfn t + ϕ(fn )}] + w(t) (2.4)
N n=0
fn = fc + nf0 , ϕ(fn ) = argH(fn ) であり，w(t) は，付加雑音である．式 (2.4) の仮定に
より，OFDM 信号を構成する個々の搬送波の信号は連続した正弦波であるので，それらは
自身の周波数で決まる伝送路歪みおよび位相回転を伝送路によって受けている．
受信機では，第一に搬送帯域信号から基底帯域信号への変換が行われる．具体的な処理と
しては，r(t) に cos(2πfc t) を掛け合わせて低域フィルタを通すことにより，以下の式 (2.5)
– 13 –
2.2 OFDM
図 2.5
ガードインターバルの効果 [8]
で示される信号 r1 (t) を生成する．
N −1
1 ∑
r1 (t) = √
|H(fn )|[an cos{2πf0 t + ϕ(fn )} − bn sin{2πf0 t + ϕ(fn )}] + w1 (t) (2.5)
N n=0
同様に，r1 (t) に − sin(2πfc t) を掛け合わせて低域フィルタを通すことによって，以下の
式 (2.6) で示される信号 rQ (t) を生成する．
N −1
1 ∑
rQ (t) = √
|H(fn )|[−an sin{2πnf0 t + ϕ(fn )} + bn cos{2πnf0 t + ϕ(fn )}] + wQ (t)
N n=0
(2.6)
r1 (t) および rQ (t) を組み合わせることによって，以下の式 (2.7) で示される基底帯域信号
R(t) が生成される．
R(t) = r1 (t) + jrQ (t)
N −1
1 ∑
|H(fn )|(an + jbn )ej{2πnf0 t+ϕ(fn )} + W (t)
=√
N n=0
N −1
1 ∑
=√
|H(fn )|Dn ej2πnf0 t + W (t)
N n=0
– 14 –
(2.7)
2.2 OFDM
式 (2.7) の第 1 項は，基底帯域 OFDM 信号成分であり，伝送路特性の影響によって送信
シンボル Dn が H(fn )Dn に置き換わっている．したがって受信機において R(t) を標本化
し，DFT 処理を行うと n 番目の搬送波に対応する DFT 出力として以下の式 (2.8) に示す
Xn が得られる．
Xn = H(fn )Dn + Zn (n = 0, 1, .., N − 1)
(2.8)
式 (2.8) において第 1 項は，希望シンボル成分，Zn は，DFT 処理後の雑音成分である．
式 (2.8) からわかるように，送信シンボルは，そのシンボルを伝送した搬送波周波数に対応
する伝送路特性と付加雑音によってのみ影響され，その他のシンボルからの影響は一切含ま
れない．したがって，引き続く復調処理を簡単に行うことができる．ここでは，伝送路の遅
延広がりはガードインターバル長以下であると仮定して導出を行ったが，この条件が満たさ
れない場合には，希望シンボル成分および雑音成分以外に他のシンボルの干渉が加わってく
る．その場合の DFT 出力は，単純には表現できなくなる．そのため本稿は，式 (2.8) の場
合のみを考える．
式 (2.8) は，希望信号成分を含むが正しくシンボルを判定するためには，伝送路特性の影
響を補正するための等化処理が必要である．具体的には，対応する搬送波における伝送路特
性を推定し，等化を行う．
2.2.5
OFDM 送信機・受信機の構成
前項までで説明した処理を実現するための OFDM 送信機および受信機の構成をそれぞれ
図 2.6 と図 2.7 に示す．送信機と受信機は，ほぼ逆の順序で処理を行うことによりデータが
復調される．ただし受信信号は，伝送路特性の影響を受けているために，影響を補正するた
めの等化処理が必要となる．
以上が OFDM の原理と実現する上で必要な構成である．次節では，DFT を高速に処理
する手法について述べる．
– 15 –
2.2 OFDM
図 2.6 OFDM 送信機の構成 [8]
図 2.7 OFDM 受信機の構成 [8]
– 16 –
2.3 DFT・FFT
2.3
DFT・FFT
離散フーリエ変換 (Descreate Fourier Transform : DFT) の式を以下に示す．
X(m) =
N
−1
∑
x(n)WNkn
(2.9)
n=0
W = e−j N
2π
(2.10)
DFT は，時間領域の離散信号 x(n) を周波数領域の離散信号 X(m) へ変換する手法で
ある．
W は，回転因子と呼ばれ，複素平面上単位円の円周場を 1/N 円周上ごとに動く点を表す．
FFT は，回転因子の対称性を利用して DFT の計算回数を削減できるアルゴリズムで複素
乗算の回数を N/2log2 N ，複素加算の回数を N log2 N に減らすことができる．
例として，N=8，基数 r=2 の周波数間引き型 FFT の処理フローを図 2.8 に示す．点線で
ǆ;䠌Ϳ
y;䠌Ϳ
ǆ;䠍Ϳ
y;䠐Ϳ
ǆ;䠎Ϳ
y;䠎Ϳ
ǆ;䠏Ϳ
y;䠒Ϳ
ǆ;䠐Ϳ
y;䠍Ϳ
ǆ;䠑Ϳ
y;䠑Ϳ
ǆ;䠒Ϳ
y;䠏Ϳ
ǆ;䠓Ϳ
y;䠓Ϳ
^ƚĞƉ
図 2.8 N=8,r=2 のバタフライ演算
示した部分は，回転因子の乗算を表す．次に 2 つの入力データが揃った時，加算を行う．そ
の後，出力は後段の入力となる．この加算と乗算の組み合わせをバタフライ演算と呼ぶ．
バタフライ演算は，入力 y に対して，回転因子 W k ，W k + N/2 を掛け，入力 x との加
– 17 –
2.3 DFT・FFT
算を行う．このバタフライ演算は，以下の式で表すことができる．
X = x + yWNk Y = x − yWNk
(2.11)
FFT は，最大 N/r 並列でバタフライ演算を実行することができ，最大並列実行を log rN
回実行することで処理を完了することができる．
以下で基数を変更した場合の特徴について述べる．
radix-2
radix-2 のバタフライ演算器と回転因子の乗算は，以下の図 2.9 のように示される．1
ͤ
図 2.9
基数 2 のバタフライ演算
つの FFT を N の偶数と基数で分け，2 つの FFT に分割する．N が 2 の累乗ならば，
その分割後の FFT もさらに分割でき，最終的に N=2 のバタフライ演算まで分割でき
る．radix-2 アルゴリズムにおいては，基本的に複素加算と複素減算で行うことができ
る．またバタフライ演算後に乗算する回転因子の数は N/2 必要となる．
radix-4
radix-4 のバタフライ演算器と回転因子の乗算は，以下の図 2.10 のように示される．
radix-2 の複素加減算に加え，複素数 j の乗算をする必要がある．数式としては，
j ∗ (an − jbn ) = bn + jan となる．この数式をハードウェア上で実現するためには，実
部と虚部のビット部分を入れ替える操作のみでよい．それゆえ複素数 j の乗算は，乗算
器を必要としない単純な処理として実行できる．またバタフライ演算後に乗算する回転
因子の数は，N/4 必要となる．
– 18 –
2.3 DFT・FFT
ͤ
図 2.10 基数 4 のバタフライ演算
radix-8
radix-8 のバタフライ演算器と回転因子の乗算は，以下の図 2.11 のように示される．
ͤ
図 2.11 基数 8 のバタフライ演算
複素加減算と複素数 j の乗算に加え，eπ/4 の乗算が必要となる．eπ/4 乗算を数式として
表すと，eπ/4 ∗ (an − jbn ) =
るためには，あらかじめ
√1
2
√1 an
2
− j √12 bn となる．この数式をハードウェア上で実現す
を定数で用意し，乗算を行う．radix8 のバタフライ演算器が
radix2 や radix4 のバタフライ演算器と異なる点は，回転因子の乗算以外に乗算器が 2 個必
要となる点である．またバタフライ演算後に乗算する回転因子の数は，N/8 必要となる．
radix8 以上のバタフライ演算器を用いる場合は乗算器の挿入によって，処理の遅延時間
が発生する可能性がある．それ故，ハードウェアに必要とされるスループットを満たすため
– 19 –
2.4 結言
に，step 間でデータラッチの挿入をしなければならない可能性がある．
2.4
結言
本章では，OFDM の原理の述べた上で DFT 回路の使用箇所を明らかし，回転因子に基
づいて DFT を高速化する手法について述べた．また，FFT の基数ごとの特徴について述
べた．
次章では，従来の FFT 回路の構成や研究されているアーキテクチャについて述べ，それ
らの特徴から研究で行う設計の方針について明らかにする．
– 20 –
第3章
パイプライン型 FFT 回路の基本
設計
3.1
諸言
本章では，Massive MIMO-OFDM に向けた FFT 回路を設計するために，現在までで広
く研究されてきた FFT アーキテクチャである SDF，MDC，MRMDC の構成および動作
を説明する．
また FFT 回路構成で基本的に用いられる Continuous Flow FFT Architecture について
述べ，さらに [11] で提案されている Continuous Flow FFT Architecture のメモリ使用量
を減らす手法について述べる．
3.2
3.2.1
R2SDF
R2SDF の動作原理
R2SDF(Radix-2 Single-path Delay Feedback)[13] は，パイプライン型 FFT プロセッサ
の基本となる構成である．R2SDF の構成を図 3.1 に示す．R2SDF は，バタフライユニッ
ト (BF) と FIFO (First Input First Output) メモリから成り，それらを 1 つのステージと
k
して構成される．ステージ間には，回転因子 WN
を掛けるための複素乗算器を用意する．
R2SDF では N が増えた場合でも FFT のポイント数 N が 2 の累乗であれば，単純に FIFO
k
メモリ数と WN
を N に合わせて用意すれば，ステージ数を増やして R2SDF を接続するだ
– 21 –
3.2 R2SDF
けで FFT が完了できる．
/ŶƉƵƚ
^ƚĂŐĞϭ
^ƚĂŐĞϮ
&/&K
&/&K
ƵƚƚĞƌĨůǇ hŶŝƚ
;&Ϳ
ƵƚƚĞƌĨůǇ hŶŝƚ
;&Ϳ
䞉䞉䞉
図 3.1 R2SDF 回路 [13]
3.2.2
R2SDF の動作
R2SDF が N=4 の FFT を行う過程を図 3.2 から図 3.6 を使用して示す．データ Xsv の s
はステージ数，v はブロックの番号を表している．
図 3.2 は，第 0 サイクル目の初期状態を表している．最初の FFT 入力データ x10 (0) が
Stage1 に入力され，Stage １の FIFO メモリへと格納される．ステージ 1 の FIFO メモリ
は，ワードで構成されており，1 サイクル経過するたびに右から左のワードにデータが移
動する．次に入力されるデータ x10 (1) も同様にステージ 1 の FIFO メモリへと格納される．
x10 (0) は，バタフライ演算に必要なデータ x10 (2) が到着するまで N/2 サイクル待つ．
^ƚĂŐĞϭ
^ƚĂŐĞϮ
&/&K
&/&K
ƵƚƚĞƌĨůǇhŶŝƚ
ƵƚƚĞƌĨůǇhŶŝƚ
䞉䞉䞉
図 3.2 R2SDF 回路 cycle=0 のとき [13]
– 22 –
3.2 R2SDF
N/2 = 2 サイクル後，x10 (2) が入力され，複素加算を行った結果 x10 (0) + x10 (2) と複素減
算した結果 x10 (0) − x10 (2) を求める．加算した場合のデータには，乗算する回転因子が 1 で
あるため，x11 (0) として Stage2 の FIFO メモリへと格納される．減算結果 x10 (0) − x10 (2)
は，回転因子との複素乗算を行うために再度ステージ 1 の FIFO メモリへと格納される (図
3.3)．
^ƚĂŐĞϭ
^ƚĂŐĞϮ
&/&K
&/&K
ƵƚƚĞƌĨůǇhŶŝƚ
ƵƚƚĞƌĨůǇhŶŝƚ
䞉䞉䞉
図 3.3 R2SDF 回路 cycle=2 のとき [13]
次に入力されたデータ x10 (1) と x10 (3) も同様に加算結果を x11 (1) としてステージ 2 に送
り，減算結果をステージ 1 の FIFO メモリに格納する．ステージ 2 では，入力された x11 と
ステージ 2 の FIFO メモリ出力 x11 (0) のバタフライ演算を開始する．このとき，FFT の計
算結果 x20 (0) が出力される (図 3.4)．
第 4 サイクル目では，第 2 ブロックの FFT 入力データ x20 (0) が入力される．x20 (0) も
x10 (0) と同様にステージ 1 の FIFO メモリに格納され，バタフライ演算に必要なデータが揃
うまで 2 サイクル待機する．ステージ 1 の FIFO メモリから減算結果 x10 (0) − x10 (2) が出力
k
されると回転因子 WN
との乗算が行われ，x11 (2) として，Stage2 の FIFO メモリへと格納
される (図 3.5)．
第 5 サイクル目で第 1 ブロックに対するステージ 1 の計算が終了する (図 3.6)．
6 サイクル目以降の動作は，ブロック番号 2 以降に対する図 3.2 から図 3.6 の繰り返しで
ある．
– 23 –
3.2 R2SDF
^ƚĂŐĞϭ
^ƚĂŐĞϮ
&/&K
&/&K
ƵƚƚĞƌĨůǇhŶŝƚ
ƵƚƚĞƌĨůǇhŶŝƚ
䞉䞉䞉
図 3.4 R2SDF 回路 cycle=3 のとき [13]
^ƚĂŐĞϭ
^ƚĂŐĞϮ
&/&K
&/&K
ƵƚƚĞƌĨůǇhŶŝƚ
ƵƚƚĞƌĨůǇhŶŝƚ
䞉䞉䞉
図 3.5 R2SDF 回路 cycle=4 のとき [13]
3.2.3
演算処理と通り抜け処理の実現
演算処理とデータ通り抜け処理は，ステージ 1 においては 2 サイクル，ステージ 2 におい
ては 1 サイクルおきに切り替わるので，その切換制御は，2 ビットカウンタの各桁ビット出
力を用いて実現できる．
– 24 –
3.2 R2SDF
^ƚĂŐĞϭ
^ƚĂŐĞϮ
&/&K
&/&K
ƵƚƚĞƌĨůǇhŶŝƚ
ƵƚƚĞƌĨůǇhŶŝƚ
䞉䞉䞉
図 3.6 R2SDF 回路 cycle=5 のとき [13]
3.2.4
FIFO
FIFO メモリを LSI 上に実装するには，組込メモリ (SRAM など) を用いる方法とシフト
レジスタで代用する方法がある．FIFO メモリの記憶サイズが小さい場合，組込メモリより
も消費電力や回路面積が小さくなるシフトレジスタが優位であるが，記憶サイズが大きくな
るにつれ，その優位度が小さくなり，ついには逆転する．
今回行う FPGA 上での実装においては，FIFO メモリとして機能するシフトレジスタは
組込メモリの一部として構成されるため，実装方法による性能差は，考慮しなくてよい [13]．
3.2.5
R2SDF アーキテクチャの特徴
R2SDF アーキテクチャの特徴は，ポイント数 N が増えても N-1 個の FIFO を用意し，
ステージを縦続接続することで対応することが可能な点である．またステージ数やポイント
数が増えてもバタフライ演算に必要なデータの待ち時間は変わらないため，R2SDF 回路に
おける演算器稼働率は，常に 1/2 となる．携帯端末などの移動体端末は，バッテリー駆動
であるため，いかにハードウェアの稼働率を上げるかも消費電力を下げる上で重要となる．
R2SDF を用いて，MIMO-OFDM 向けに FFT 回路を設計する場合には，複数の入力信号
を受け入れられないため A と同数の FFT 回路が必要となる．その結果として A∗ log2 N
– 25 –
3.3 MDC
個数，R2SDF を用意する必要がある．
次に，MDC アーキテクチャの動作原理と構成について述べる．
3.3
MDC
MDC(Multi-path Delay Commutator) は，FFT の r が 2 よりも大きい際に主に用いら
れているアーキテクチャである．
3.3.1
シングルチャネル R4MDC
シングルチャネル R4(Radix-4)MDC アーキテクチャを図 3.7 に示し，図 3.7 における入
力データのタイミングチャートを図 3.8 に示す．MDC アーキテクチャの構成要素は，デー
タの通過パスを変更するコミュテータ，遅延ユニット，バタフライ演算器から成る．遅延ユ
ニットは，SDF で使用した FIFO のようにワードで構成されており，遅延ユニットに入力
されたデータは図 3.7 中の遅延ユニットの数値分のサイクルが経過するとバタフライユニッ
トへデータが入力される．
ĞůĂǇ
hŶŝƚƐ
/ŶƉƵƚĂƚĂ
図 3.7
Ϯ
ϭ
ƵƚƚĞƌĨůǇhŶŝƚ
ϯ
Ϭ
ŽŵŵƵƚĂƚŽƌ
䞉䞉䞉
シングルチャネル R4MDC アーキテクチャ[13]
シングルチャネル R4MDC では，Radix-4 バタフライ演算を行うためのデータが揃うま
で 4 サイクルかかる．図 3.8 で示すように 4 サイクルのうち 3 サイクルがデータ到着までの
空き時間となっている．このことからシングルチャネル RαMDC では，稼働率が 1/α とな
– 26 –
3.3 MDC
ることがわかる．
ŽŵŵƵƚĂƚŽƌධຊ᫬
dŝŵĞ
Ϭ
dŝŵĞ
ϭ
Ϯ
ϯ
ϰ
ϱ
ϲ
ϳ 䞉䞉䞉
ƵƚƚĞƌĨůǇhŶŝƚධຊ᫬
䞉䞉䞉
䞉䞉䞉
Ϭ
䞉䞉䞉
Ϯ
Ϯ 䞉䞉䞉
䞉䞉䞉
ϯ
ϯ 䞉䞉䞉
ϯĐǇĐůĞƐ
ϭ
Ϭ 䞉䞉䞉
ϭ 䞉䞉䞉
図 3.8 シングルチャネル R4MDC アーキテクチャのタイミングチャート [13]
ここで MDC を MIMO-OFDM 方式に対応させる方法として，[9] ではシングルチャネル
MDC に付加回路を用意し複数のデータストリームを同時処理させるマルチチャネル MDC
を述べている．以下では，マルチチャネル MDC アーキテクチャの構成と動作について述
べる．
3.3.2
マルチチャネル R4MDC アーキテクチャ
4 マルチチャネル R4MDC アーキテクチャの構成を図 3.9 に示す．
4MIMO-R4MDC の構成はシングルチャネル MDC アーキテクチャの構成要素に複数デー
タの入力用にコミュテータ前にシングルチャネル MDC と同じ遅延ユニットを追加する．図
3.9 の構成にすることにより得られる入力データのタイミングチャートを図 3.10 に示す．
図 3.10 からは，コミュテータ前に遅延ユニットを追加することによって，バタフライ演算
に必要なデータを入力アンテナ A，B，C，D 毎に分割できていることがわかる．また，シ
ングルチャネル MDC アーキテクチャとは稼働率が異なり，空き時間なしで連続的にバタフ
ライ演算を実行することが可能なため，稼働率を 1 とすることができる．A-MIMO におい
ては，FFT のポイント数 N が A の累乗であれば，RAMDC アーキテクチャを使用した構
成のみで FFT を完了することができるので，稼働率 1 に維持することができる．
– 27 –
3.3 MDC
ĞůĂǇ
hŶŝƚƐ
/ŶƉƵƚĂƚĂ
䞉䞉䞉
Ϭ
ϭ
䞉䞉䞉
Ϭ
Ϯ
䞉䞉䞉
Ϭ
ϯ
ƵƚƚĞƌĨůǇhŶŝƚ
Ϭ
ŽŵŵƵƚĂƚŽƌ
ϯ
䞉䞉䞉
Ϯ
ϭ
図 3.9 4 マルチチャネル R4MDC 回路 [13]
ŽŵŵƵƚĂƚŽƌධຊ᫬
dŝŵĞ
Ϭ
ϭ
Ϯ
ϯ
ϰ
ϱ
ϲ
ϳ 䞉䞉䞉
Ϭ
ϭ
Ϯ
ϯ
ϰ
ϱ
ϲ
Ϭ
ϭ
Ϯ
ϯ
ϰ
ϱ
ϲ
ϳ 䞉䞉䞉
ϳ 䞉䞉䞉
Ϭ
ϭ
Ϯ
ϯ
ϰ
ϱ
ϲ
ϳ 䞉䞉䞉
dŝŵĞ
図 3.10
ƵƚƚĞƌĨůǇhŶŝƚධຊ᫬
䞉䞉䞉
Ϭ
Ϭ
Ϭ
Ϭ
ϰ
ϰ
ϰ
ϰ
䞉䞉䞉
䞉䞉䞉
ϭ
ϭ
ϭ
ϭ
ϱ
ϱ
ϱ
ϱ
䞉䞉䞉
䞉䞉䞉
Ϯ
Ϯ
Ϯ
Ϯ
ϲ
ϲ
ϲ
ϲ
䞉䞉䞉
䞉䞉䞉
ϯ
ϯ
ϯ
ϯ
ϳ
ϳ
ϳ
ϳ
䞉䞉䞉
4 マルチチャネル R4MDC アーキテクチャのタイミングチャート [13]
ここで，SDF と MDC を実装した場合のリソース量の指標として，R2SDF と R16MDC
の実装に必要となる複素乗算器，複素加算器，メモリサイズの関係を表したものを表 3.1 に
示す [9]．表 3.1 中の T は定数を乗算するために必要となる加算器の数を表している．
表 3.1 より，基数 r が高い MDC 構成ほどバタフライ演算に必要な複素乗算器と複素加算
器が少なくなることがわかる．ただし N は r の累乗である必要があり，MDC のみの構成で
は処理を完了できない場合がある．そこで実装回路には MRMDC[10] を用いる．
– 28 –
3.4 MRMDC
表 3.1
A-チャネル MIMO における FFT 回路のリソース量比較 [9]
Number of
Complex
Complex
Memory
processors(P)
multipliers/P
Adders/P
size/P
R2SDF
A
log 2N − 1
2log 2N
N-1
R4SDF
A
log 4N − 1
8log 4N
N-1
R4SDC
A
log 4N − 1
3log 4N
2N-2
R22 SDF
A
log 4N − 1
4log 4N
N-1
R23 SDF
A
2 log 8N − 1
(6+2)Tlog 8N
N-1
R2MDC
⌈A/2⌉
log 2N
2log 2N
3N /2-2
R4MDC
⌈A/4⌉
3(log 4N − 1)
8log 4N
5N /2-4
R8MDC
⌈A/8⌉
7(log 8N − 1)
(24 + 2T ) log 8N
9N /2-8
R16MDC
⌈A/16⌉
15(log 16N − 1)
(64+10T) log 16N
17N/2-16
3.4
MRMDC
MRMDC(Mixed-Radix MDC) は，異なる基数のバタフライ演算器で構成された SDF と
MDC を組み合わせた FFT 回路である．稼働率は MRMDC のみの構成よりも低くなるが，
N に合わせて異なる基数のバタフライ演算器を結合することで，様々な通信方式に対応させ
ることができる．例えば A = 16，N = 512 の場合，R16MDC のステージを 2 つ用意する
ことで 256 ポイント分処理を行い，その後 R2SDF のステージを通過させることで FFT を
完了できる．
OFDM 方式のための FFT 回路構成には，基本的に Continuous Flow FFT Implementation アーキテクチャが使用されており，以下で構成の説明を行う．
3.5
Continuous Flow FFT Implementation
MIMO-OFDM の送受信機向けの FFT 実装アーキテクチャを図 3.11 に示す．FFT IFFT
プロセッサは，同時に複数のストリームデータが変調・復調されなければならない．その
– 29 –
3.5 Continuous Flow FFT Implementation
ため各ブロック内には，複数の同じオペレータや演算器が実装されている．MIMO-OFDM
送受信器内の継続的なフローを実現するために，入力と出力用のメモリが FFT IFFT プロ
セッサの前後に挿入される．OFDM のサブキャリア割り当てに関して，信号データをアレ
ンジする必要があり，入力用のメモリはガードインターバル挿入に使用され，出力用のメモ
リは FFT IFFT 後のビットリバース操作のためにそれぞれ使用される．これらのメモリは
アンテナごとに別々に用意するため，A 個の送受信用のアンテナを備える場合，入出力用の
ĞŵƵǆ
&&dͬ/&&d
KƵƚƉƵƚZD
dŝŵĞΘ&ƌĞƋ͘
^ǇŶĐ͘
/ŶƉƵƚZD
YD
DĂƉƉŝŶŐ
DƵǆ
デュアルポートメモリが A 個ずつ必要となる．
ǇĐůŝĐ ^ŚŝĨƚ Θ
'/ĚĚŝŶŐ
D/DKƐƚ͘
ΘĞƚĞĐƚŝŽŶ
図 3.11 FFT implementation architecture for MIMO-OFDM system [11]
QAM マッピングと IFFT 処理間のデータのアレンジを図 3.12 に示す．Null サブキャリ
アと Pilot サブキャリアが IFFT 操作前の信号データへと挿入される．同クロックのサンプ
リングレートを保つために入力用の RAM がデータのバッファとして使用される．
EƵůů^ƵďĐĂƌƌŝĞƌ
ĂƚĂ ^ƵďĐĂƌƌŝĞƌƐ
tƌŝƚĞ
Dh>
YD
DĂƉƉĞƌ
WŝůŽƚ^ƵďĐĂƌƌŝĞƌ
/&&d
/ŶƉƵƚZD
K&D ^ƵďĐĂƌƌŝĞƌƐ
図 3.12 Data arrangement between QAM mapping and IFFT processing [11]
図 3.13 に Continuous Flow FFT Implementation における FFT 回路の構成を示す．
– 30 –
ƵƚƚĞƌĨůǇKƉĞƌĂƚŝŽŶ
ĞůĂǇ䠇
ŽŵŵƵƚĂƚŝŽŶ
呍呍呍
呍呍呍
^ŝŵƉůĞ Z D
ZDϬ
ZDϭ
ZDϮ
呍呍呍
呍呍呍
呍呍呍
呍呍呍
呍呍呍
呍呍呍
呍呍呍
ZD
/ŶƉƵƚZD
ƵƚƚĞƌĨůǇKƉĞƌĂƚŝŽŶ
ZDϬ
ZDϭ
ZDϮ
ĞůĂǇ䠇
ŽŵŵƵƚĂƚŝŽŶ
3.6 [11] で提案されている構成
ZD
KƵƚƉƵƚZD
図 3.13 Continuous Flow FFT implementation Architecture [11]
図 3.13 のアーキテクチャでは 3N ワードのメモリ以上を使用する．[11] では，入力用の
メモリを効率的に使用することで MDC アーキテクチャの構成内で使用される遅延バッファ
を減らすアーキテクチャを提案している．
3.6
[11] で提案されている構成
[11] で提案されている構成法を図 3.14 に示す．図 3.14 では Continuous FFT Flow
図 3.14 [11] の提案アーキテクチャ
Implementation の Input RAM を図 3.15 の構成を用いることで遅延バッファの代わりとし
て使用する．こうすることで初段のコミュテートを実現するのに必要な遅延バッファが必要
なくなり，回路構成に必要なリソース量を減らすことができる．
遅延バッファの代わりとして Input RAM を仕様する場合の細かなデータの流れを以下に
述べる．Pre Commutator への入力データ表したものを図 3.16 に，Pre Commutator から
– 31 –
WŽƐƚͲŽŵŵƵƚĂƚŽƌ
ZDϭ
ZDϮ
呍呍呍
呍呍呍
ZDϭϱ
呍呍呍
WƌĞͲŽŵŵƵƚĂƚŽƌ
ZDϬ
呍呍呍
呍呍呍
ϭϲ WĂƌĂůůĞů/ŶƉƵƚƐ
3.6 [11] で提案されている構成
ŽƵŶƚĞƌ
tƌŝƚĞĚĚƌĞƐƐ
ZĞĂĚĚĚƌĞƐƐ
呍呍呍
呍呍呍
΀ϴ͗Ϭ΁
ĚĚƌĞƐƐŽŶǀĞƌƚŽƌ
/ŶƉƵƚZD
ŽƵŶƚĞƌ
図 3.15 メモリを使ったデータの入れ替え [11]
dŝŵĞ
㻭㻜㻭㻝䞉䞉䞉㻭㻟㻝㻭㻟㻞䞉䞉䞉㻭㻢㻟㻭㻢㻠䞉䞉䞉㻭㻥㻡㻭㻥㻢䞉䞉䞉
㻮㻜㻮㻝䞉䞉䞉㻮㻟㻝㻮㻟㻞䞉䞉䞉㻮㻢㻟㻮㻢㻠䞉䞉䞉㻮㻥㻡㻮㻥㻢䞉䞉䞉
䞉䞉
䞉䞉
䞉䞉
䞉䞉
䞉䞉
䞉䞉
䞉䞉
䞉䞉
㻯㻜㻯㻝䞉䞉䞉㻯㻟㻝㻯㻟㻞䞉䞉䞉㻯㻢㻟㻯㻢㻠䞉䞉䞉㻯㻥㻡㻯㻥㻢䞉䞉䞉
㻼㻜㻼㻝䞉䞉䞉㻼㻟㻝㻼㻟㻞䞉䞉䞉㻼㻢㻟㻼㻢㻠䞉䞉䞉㻼㻥㻡㻼㻥㻢䞉䞉䞉
ůŽĐŬϭ
ůŽĐŬϮ
ůŽĐŬϯ
ůŽĐŬϰ
図 3.16 Pre Commutator への入力データの流れ [11]
の出力データを表したものを図 3.17 に示す．処理する FFT のポイント数を 512 を設定し
た場合，入力されるデータ N/r 個を 1 つのブロックとしてみなし，1 ブロックごとにコミュ
テータがデータの流れる配線を変更してデータを図 3.16 のように分配する．図 3.16 のよう
なデータ配分によって行うメモリへの格納によって，アンテナごとの入力データをバタフラ
イ演算器への入力に合わせてメモリからデータを同時に読み出すことが可能となる．
Post Commutator へと入力されるデータを図 3.18 に，Post Commutator から出力さ
れるデータを図 3.19 にそれぞれ示す．メモリから出力されたデータはアンテナごとに
– 32 –
3.6 [11] で提案されている構成
dŝŵĞ
㻭㻜㻭㻝䞉䞉䞉㻭㻟㻝㻼㻟㻞䞉䞉䞉㻼㻢㻟㻻㻢㻠䞉䞉䞉㻻㻥㻡㻺㻥㻢䞉䞉䞉
㻮㻜㻮㻝䞉䞉䞉㻮㻟㻝㻭㻟㻞䞉䞉䞉㻭㻢㻟㻼㻢㻠䞉䞉䞉㻼㻥㻡㻻㻥㻢䞉䞉䞉
䞉䞉
䞉䞉
䞉䞉
䞉䞉
䞉䞉
䞉䞉
䞉䞉
䞉䞉
㻯㻜㻯㻝䞉䞉䞉㻯㻟㻝㻮㻟㻞䞉䞉䞉㻮㻢㻟㻭㻢㻠䞉䞉䞉㻭㻥㻡㻼㻥㻢䞉䞉䞉
㻼㻜㻼㻝䞉䞉䞉㻼㻟㻝㻻㻟㻞䞉䞉䞉㻻㻢㻟㻺㻢㻠䞉䞉䞉㻺㻥㻡㻹㻥㻢䞉䞉䞉
図 3.17 Pre Commutator からの出力データの流れ [11]
分けられているものの，図 3.16 の B 以降のデータは流れる配線が好ましくないため，
Post Commutator にてデータを図 3.18 のように整列させて出力する．
以上の処理によって，初段の MDC においては遅延バッファを使用することなくデータの
コミュテートを行うことができる．
㻮㻠㻤㻜
䞉䞉䞉
㻮㻡㻝㻝㻯㻠㻠㻤
㻭㻟㻞㻭㻟㻟䞉䞉䞉㻭㻢㻟㻮㻜䞉䞉䞉㻮㻟㻝
㻯㻠㻤㻜
䞉䞉䞉
㻯㻠㻣㻥㻰㻠㻝㻢
䞉䞉䞉
䞉䞉䞉
㻯㻡㻝㻝㻰㻠㻠㻤
䞉䞉䞉
㻭㻠㻤㻜㻭㻠㻤㻝
䞉䞉䞉
㻭㻡㻝㻝㻮㻠㻠㻤
図 3.18
䞉䞉䞉
㻮㻠㻣㻥㻯㻠㻝㻢
㻰㻠㻤㻜
䞉䞉
䞉䞉
䞉䞉
䞉䞉
䞉䞉
䞉䞉
䞉䞉
㻭㻢㻠㻭㻢㻡䞉䞉䞉㻭㻥㻡㻮㻟㻞䞉䞉䞉㻮㻢㻟㻯㻜䞉䞉䞉㻯㻟㻝
䞉䞉䞉
䞉䞉䞉
䞉䞉
dŝŵĞ
㻭㻜㻭㻝䞉䞉䞉㻭㻟㻝
㻯㻠㻠㻣㻰㻟㻤㻠
䞉䞉䞉
Post Commutator へのデータ入力 [11]
㻭㻜㻭㻝䞉䞉䞉㻭㻟㻝㻮㻜䞉䞉䞉㻮㻟㻝㻯㻜䞉䞉䞉㻯㻟㻝㻰㻜䞉䞉䞉
㻭㻟㻞㻭㻟㻟䞉䞉䞉㻭㻢㻟㻮㻟㻞䞉䞉䞉㻮㻢㻟㻯㻟㻞䞉䞉䞉㻯㻢㻟㻰㻟㻞䞉䞉䞉
㻭㻠㻤㻜㻭㻠㻤㻝
䞉䞉䞉
㻭㻡㻝㻝㻮㻠㻠㻤
䞉䞉䞉
㻮㻠㻣㻥㻯㻠㻠㻤
䞉䞉䞉
㻯㻠㻣㻥㻰㻠㻠㻤
図 3.19 Post Commutator からのデータ出力 [11]
– 33 –
䞉䞉
䞉䞉
䞉䞉
䞉䞉
䞉䞉
䞉䞉
䞉䞉
䞉䞉
㻭㻢㻠㻭㻢㻡䞉䞉䞉㻭㻥㻡㻮㻢㻠䞉䞉䞉㻮㻥㻡㻯㻢㻠䞉䞉䞉㻯㻥㻡㻰㻢㻠䞉䞉䞉
䞉䞉䞉
3.7 結言
3.7
結言
本章では，従来に研究されてきた FFT 回路アーキテクチャについての特徴を述べた．さ
らに MIMO-OFDM 送受信機における基本的な FFT 回路構成について述べ，効率的なメモ
リ使用を実現する手法について述べた．
次章では本章で述べたアーキテクチャを使用して，小面積な FFT 回路構成するために設
計した FFT 回路について述べ，その考察を行う．
– 34 –
第4章
設計 FFT アーキテクチャ・評価
4.1
諸言
本章では，前章で述べた SDF,MDC,MRMDC の構成が回路面積にどのような影響を与
えるのかを調べるために，FPGA 上に IEEE802.11ad を想定した A = 16 の N = 512 の
FFT 回路設計を行う．
さらに設計した FFT 回路について，それぞれ FPGA 上の使用リソースを明らかにし，A
に応じて構成について考察する．
4.2
設計回路の構成案
A = 16 の場合，基数を 16 より大きくすると Radix-32 バタフライ演算を実行するために
データの待ち時間が発生し，稼働率が 1/2 となる．そのため設計する FFT 回路の基数は，
2 の累乗である 2,4,8,16 の内から選択を行うものとする．
R2SDF アーキテクチャのみによる構成
図 4.1 に R2SDF のみで設計した FFT 回路を示す．Radix-2 のバタフライ演算器で 512
ポイントのデータを処理するために，R2SDF を 9 個接続する必要がある．入力データ
数が 1 のため，A = 16 の場合だと図 4.1 の回路が 16 個必要となる．
R4MDC+R2SDF による構成
図 4.2 に R4MDC と R2SDF を組み合わせて設計した MRMDCFFT 回路を示す．
R4MDC アーキテクチャを 4 つ接続し 256 ポイント分のデータを処理させた後，
– 35 –
䞉䞉䞉
ZϮ^&
ZϮ^&
KƵƚƉƵƚ
ZD
/ŶƉƵƚ
ZD
4.2 設計回路の構成案
ZϮ^&͗ϵಶ
図 4.1 r2sdf のみで構成した 512-pointFFT プロセッサのブロック図
R2SDF を接続する．入力データ数が 4 のため，A = 16 の場合だと図 4.2 の回路が 4
ϵϲ
Ϯϰ
Ϯϰ
ϲ
Ϯ
ϰ
ŽŵŵƵƚĂƚŽƌ
ϭϲ
ZĂĚŝǆͲϰƵƚƚĞƌĨůǇhŶŝƚ
ŽŵŵƵƚĂƚŽƌ
ϭϲ
ϯϮ
ϲ
ϰ
Ϯ
ZϮ^&
ZϮ^&
ZϮ^&
ZϮ^&
WƌĞŽŵŵƵƚĂƚŽƌ
KƵƚƉƵƚZD
WŽƐƚŽŵŵƵƚĂƚŽƌ
ϲϰ
ϲϰ
ZĂĚŝǆͲϰƵƚƚĞƌĨůǇhŶŝƚ
ϯϮ
ŽŵŵƵƚĂƚŽƌ
ϵϲ
ϴ
ϴ
ZĂĚŝǆͲϰƵƚƚĞƌĨůǇhŶŝƚ
ZĂĚŝǆͲϰƵƚƚĞƌĨůǇhŶŝƚ
WƌĞŽŵŵƵƚĂƚŽƌ
/ŶƉƵƚZD
WŽƐƚŽŵŵƵƚĂƚŽƌ
ϰ WĂƌĂůůĞů/ŶƉƵƚƐ
個必要となる．
図 4.2 512-pointFFT プロセッサのブロック図
R8MDC のみによる構成
図 4.3 に R8MDCFFT 回路を示す．R8MDC アーキテクチャを 3 つ接続することで
512 ポイントの FFT を行うことができる．入力データ数が 8 のため，A = 16 の場合
だと図 4.3 の回路が 2 個必要となる．
R16MDC+R2SDF による構成
図 4.4 に R16MDC と R2SDF を組み合わせて設計した MRMDCFFT 回路を示す．
R16MDC アーキテクチャを 2 つ接続し 256 ポイント分のデータを処理させた後，
– 36 –
ϴ
ϭϲ
Ϯϰ
ϯϮ
ϰϬ
ϰϴ
ϱϲ
ϱϲ
ϰϴ
ϰϬ
ϯϮ
Ϯϰ
ϭϲ
ϴ
WƌĞŽŵŵƵƚĂƚŽƌ
KƵƚƉƵƚZD
WŽƐƚŽŵŵƵƚĂƚŽƌ
ϰϰϴ
ϯϴϰ
ϯϮϬ
Ϯϱϲ
ϭϵϮ
ϭϮϴ
ϲϰ
ŽŵŵƵƚĂƚŽƌ
ϲϰ
ϭϮϴ
ϭϵϮ
Ϯϱϲ
ϯϮϬ
ϯϴϰ
ϰϰϴ
ZĂĚŝǆͲϴƵƚƚĞƌĨůǇhŶŝƚ
ŽŵŵƵƚĂƚŽƌ
ZĂĚŝǆͲϴƵƚƚĞƌĨůǇhŶŝƚ
ϴWĂƌĂůůĞů/ŶƉƵƚƐ
WƌĞŽŵŵƵƚĂƚŽƌ
/ŶƉƵƚZD
WŽƐƚŽŵŵƵƚĂƚŽƌ
4.3 評価
図 4.3 512-pointFFT プロセッサのブロック図
ZϮ^&
ZϮ^&
ZϮ^&
ZϮ^&
ZϮ^&
ZϮ^&
ZϮ^&
ZϮ^&
ZϮ^&
ZϮ^&
ZϮ^&
ZϮ^&
ZϮ^&
ZϮ^&
ZϮ^&
ZϮ^&
WƌĞŽŵŵƵƚĂƚŽƌ
KƵƚƉƵƚZD
WŽƐƚŽŵŵƵƚĂƚŽƌ
ϯϬ
Ϯϴ
Ϯϲ
Ϯϰ
ϮϮ
ϮϬ
ϭϴ
ϭϲ
ϭϰ
ϭϮ
ϭϬ
ϴ
ϲ
ϰ
Ϯ
ZĂĚŝǆͲϭϲƵƚƚĞƌĨůǇhŶŝƚ
Ϯ
ϰ
ϲ
ϴ
ϭϬ
ϭϮ
ϭϰ
ϭϲ
ϭϴ
ϮϬ
ϮϮ
Ϯϰ
Ϯϲ
Ϯϴ
ϯϬ
ŽŵŵƵƚĂƚŽƌ
ZĂĚŝǆͲϭϲƵƚƚĞƌĨůǇhŶŝƚ
WƌĞŽŵŵƵƚĂƚŽƌ
/ŶƉƵƚZD
WŽƐƚŽŵŵƵƚĂƚŽƌ
ϭϲWĂƌĂůůĞů/ŶƉƵƚƐ
R2SDF を接続する．
図 4.4 512-pointFFT プロセッサのブロック図
4.3
評価
1 パケットあたりのワード長が実部，虚部ともに 12bit の計 24bit とし，Altera StratixIV
EP4SE820F43I4 を使用した．FPGA 合成と配置配線には Altera QuartusII 14.1 を使用し
た結果，以下の表 4.1 が得られた．表 4.1 の estimated 項目は，第 3 章で示したリソース量
比較の表 3.1 近似式 [9] をもとに算出をしている．表 3.1 の Complex-multiplierP の項目が
DSP に，Complex-adderP が ALUT に，Memory size/P が Memory bits に対応させ掲
載している．DSP と ALUT は FPGA 上に用意されているモジュール数を表し，Memory
– 37 –
4.4 考察
表 4.1 FPGA 上に設計した N=512 の FFT 回路のリソース
estimated
actual
DSP
ALUT
Memory bits
DSP
ALUT
Memory bits
R2SDF
128
288
196k
688
32336
206k
R4MDC
48
128
122k
192
5016+1208
90k
mem optimize
-
-
-
192
5072+1208
56k
R8MDC
28
144+12T
110k
112
5580
37k
mem optimize
-
-
-
112
5546
21k
R(16+2)MRMDC
30
64+10T
55k
60
5734+1208
21k
mem optimize
-
-
-
60
5761+1208
12k
bits はデータの記憶に必要な総ビット数を表す．actual 側の ALUT がプラスで表現されて
いるのは，左の項が MDC で使用するリソース量を示し，右の項が SDF で使用するリソー
ス量を示すためである．
A = 16 のときの回路の使用リソースを求めるにあたり，例えば R2SDF の項目であれば
N = 512 のシングルチャネル R2SDF 回路を 16 個用意したときの数を表している．他の
MDC アーキテクチャのリソース量も同様に A = 16 に対応できるよう，r = 4 ならば 4 倍，
r = 8 ならば 2 倍の数値を掲載している．メモリのビットに関してはレジスタの総ビット数
とブロックメモリの総ビット数を足し合わせたものを掲載している．またアーキテクチャご
とのリソース量を表すために，Continuou Flow FFT Architecture で使用される入力用と
出力用のメモリビット数を含まずに算出をしている．メモリのオプティマイズの項目は??の
アーキテクチャのリソース量を表す．
4.4
考察
表 3.1 の値と設計した 4.1 の値比較すると，R2SDF の DSP と Memory bit は近い値と
なり，R(16+2)MRMDC の Memory bits は，[11] の構成の影響を受け大きく減らせている
– 38 –
4.5 結言
ことがわかる．また R2SDF の ALUT に関しては，FIFO への読み書きの制御ロジック等
も含まれるため，近似式のみでは見積もりが困難であることが判った．
設計した値からは，特に r が高くなるほど DSP やメモリのビット数が少なくなるのがわ
かる．しかし r が増えるにつれ，r が N の累乗となりにくくなるために SDF を接続する
必要が発生する．結果からは，R2SDF を組み込んだ場合 ALUT がかなり増加し，一概に r
を上げることで使用リソースすべてが減少するとは限らないことがわかる．さらに稼働率に
関しても MDC のみで構成する場合は，1 となる．したがって，今後リソースにかかる消費
電力を算出し，稼働率を係数として掛けることで FFT 回路を設計する上でのトレードオフ
として考察できるのではないかと考える．
また，メモリの総ビット数が近似式に比べて極端に小さい理由として，メモリの最適化が
FPGA の配置配線時にされてしまっているからであると考えられ，今後さらに FPGA の設
計について調べる必要がある．
4.5
結言
本章では A = 16, N = 512 のパラメータを処理する FFT 回路の設計を行い，前章で述べ
た回路構成について使用リソースを算出した．また得られた結果から更に考察すべき項目に
ついて述べた．
次章では本論文の結論について述べる．
– 39 –
第5章
結論
近年の無線通信技術の高速化や高品質化に伴い，現代ではスマートデバイスや IC カード
など様々な用途に無線通信技術が使用されるようになった．ディジタル無線通信システムは
伝送速度の高速化に向けて，日々新しい通信方式が研究されている．
現代の高速通信を実現する伝送方式として，周波数の範囲を効率的に利用した広域伝送
を実現する OFDM が使用されており，また非常に高い周波数利用効率を達成するためのブ
レークスルーとして，MIMO 技術が 100Mbps を超える通信方式で使用されている．さら
に基地局に 100 素子以上のアンテナを用いた Massive MIMO-OFDM 方式も提唱されてお
り，基地局アンテナが増えたことによって端末に搭載されるアンテナの本数も増加すると考
えられる．
一方 OFDM 方式では，FFT および IFFT の演算が OFDM 方式全体において重要な役
割を持っており，FFT 演算部の回路面積，消費電力の割合は非常に大きい．ディジタル通信
技術は，バッテリー駆動機器に搭載されることが多いため，低消費電力化への要求が非常に
高い．さらに MIMO-OFDM では，複数の送受信機を同時に稼働させるため多重伝送する
ほど必要電力量が多くなる．Massive MIMO-OFDM においては更に電力の消費が多くな
ると考えられるため，小面積で省電力なディジタル無線用回路が必要不可欠と考えられる．
本研究では，Massive MIMO-OFDM 向けの小面積省電力なディジタル無線用回路を実現
するために，OFDM 方式の中でも処理負荷の大きい FFT 回路に着目した．FFT 演算の基
数を変更した場合に回路面積が受ける影響について調べるために.11ad 方式で用いられるパ
ラメータ A = 16，N = 512 の FFT 回路を設計した．設計した回路結果により，アンテナ数
に応じた FFT 回路の構成法について検討を行った．
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本研究の成果が年々増えるであろうアンテナ数に応じて最適な FFT 回路を使用するため
の技術として少しでも役に立つことを期待して本論文のむすびとする．
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謝辞
本研究を進めるにあたり，日頃より御指導・御鞭撻を賜りました岩田誠教授に深い感謝の
意を表します．3 年半と長いようで短い期間でしたが研究室指導者として様々な助言をいた
だき，ありがとうございました．
本研究論文の副査をお引き受けいただき，研究に関して助言を下さった福本昌弘教授，栗
原徹準教授に深い感謝の意を表します．お忙しい中，誠にありがとうございました．
卒業をされましたが岩田研究室の先輩として御支援・御協力を頂いた妻鳥恵三氏，大磯元
氏，畠山博信氏，山崎弘法氏に感謝いたします．日頃より私の面倒を見ていただき，本当に
ありがとうございました．今の私があるのは皆様の指導があってこそだと感じています．
岩田研究室の同輩として御支援・御協力を頂いた松田佳介氏に深く感謝いたします．6 年
の大学生活お疲れ様でした．
岩田研究室の同輩として御支援・御協力を頂いた宇野則文氏，岡宗祥平氏に深く感謝いた
します．日頃より岩田研究室の学生の面倒をよく見，また研究室の設備管理・調整をしてい
ただきました．
岩田研究室の後輩として御支援・御協力を頂いた学部 4 年清藤敦氏，塘居治世氏，馬場滉
也氏，福田昌平氏に深く感謝いたします．卒業論文の製作お疲れ様でした．
岩田研究室の後輩として御支援・御協力を頂いた学部 3 年梅嵜佑樹氏，小川友暉氏，渋田
広樹氏，松本隆太氏に深く感謝いたします．買出し，大変助かりました．
最後になりましたが，日頃よりご支援いただいた関係者の皆様に心より御礼申し上げ
ます．
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参考文献
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