altpll メガファンクションユーザガイド

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altpll メガファンクションユーザガイド

altpll メガファンクション
ユーザガイド
この資料は英語版を翻訳したもので、内
容に相違が生じる場合には原文を優先
します。こちらの日本語版は参考用とし
てご利用ください。設計の際には、最新
の英語版で内容をご確認ください。
101 Innovation Drive
San Jose, CA 95134
www.altera.com
Quartus II バージョン :
7.0
ドキュメント・バージョン :
6.0
ドキュメント・デート : 2007 年 3 月
Copyright © 2007 Altera Corporation. All rights reserved. Altera, The Programmable Solutions Company, the stylized Altera logo, specific device
designations, and all other words and logos that are identified as trademarks and/or service marks are, unless noted otherwise, the trademarks and
service marks of Altera Corporation in the U.S. and other countries. All other product or service names are the property of their respective holders.
Altera products are protected under numerous U.S. and foreign patents and pending applications, maskwork rights, and copyrights. Altera warrants
performance of its semiconductor products to current specifications in accordance with Altera's standard warranty, but reserves the right to make
changes to any products and services at any time without notice. Altera assumes no responsibility or liability arising out of the
application or use of any information, product, or service described herein except as expressly agreed to in writing by Altera
Corporation. Altera customers are advised to obtain the latest version of device specifications before relying on any published
information and before placing orders for products or services.
UG-ALTPLL-6.0
altpll メガファンクション・ユーザガイド
Altera Corporation
2007 年 3 月
目次
このユーザガイドについて
改訂履歴 ......................................................................................................................................................................................................... v
参考資料 ......................................................................................................................................................................................................... v
アルテラへのお問い合わせ ............................................................................................................................................................. vi
表記規則 ........................................................................................................................................................................................................ vi
第１章このメガファンクションについて
サポートされるデバイス・ファミリ .................................................................................................. 1–1
はじめに .................................................................................................................................................. 1–1
機能 .......................................................................................................................................................... 1–1
クロック・ドメイン転送 ................................................................................................................. 1–5
非同期転送 ................................................................................................................................... 1–5
ClockBoost 機能 .......................................................................................................................... 1–6
LVDS モード ................................................................................................................................ 1–8
概要 .......................................................................................................................................................... 1–9
Stratix III および Cyclone III PLL の新機能の説明 ..................................................................... 1–9
ダイナミック・リコンフィギュレーション ........................................................................... 1–9
PLL タイプ ................................................................................................................................. 1–10
LVDS クロック .......................................................................................................................... 1–10
クロック・スイッチオーバ ..................................................................................................... 1–10
ポストスケール・カウンタのカスケード接続と PLL の
カスケード接続 ............................................................................................................................... 1–11
一般的なアプリケーション ........................................................................................................... 1–12
第２章使用法
システムおよびソフトウェア条件 ...................................................................................................... 2–1
MegaWizard Plug-In Manager のカスタマイズ ............................................................................... 2–1
MegaWizard Plug-In Manager ............................................................................................................ 2–1
altpll Megafunction のページ説明
（Stratix III および Cyclone III デバイスを除く）.......................................................................... 2–2
altpll Megafunction ページの説明
（Stratix III および Cyclone III デバイスのみ）............................................................................ 2–18
HDL コードからのメガファンクションの推測 .............................................................................. 2–32
HDL コードでのメガファンクションのインスタンス化 .............................................................. 2–33
コンパイル後のメガファンクションの識別 .................................................................................... 2–33
タイミング解析 .................................................................................................................................... 2–33
シミュレーション ................................................................................................................................ 2–35
Stratix II および Stratix II GX デバイスの外部フィードバック・
ボード遅延のシミュレーション ................................................................................................... 2–36
Quartus II のシミュレーション ................................................................................................... 2–37
EDA シミュレーション ................................................................................................................. 2–38
Altera Corporation
iii
altpll メガファンクション・ユーザガイド
目次
レポート ................................................................................................................................................
ロック信号をゲートするクロック・サイクルの計算 .........................................................
SignalTap II エンベデッド・ロジック・アナライザ .....................................................................
デザイン例 ............................................................................................................................................
デザイン・ファイル .......................................................................................................................
例 1 : 差動クロック .........................................................................................................................
166 MHz の差動 SSTL 外部クロックの生成 .........................................................................
ddr_clk デザインの実装 ...........................................................................................................
機能の結果—Quartus での ddr_clk デザインのシミュレーション .................................
機能の結果—ModelSim-Altera での ddr_clk デザインの
シミュレーション .....................................................................................................................
例 2 : クロック信号の生成 .............................................................................................................
133 MHz、200 MHz、および 200 MHz タイム・シフトされた
クロックの生成 .........................................................................................................................
shift_clk デザインの実装 .........................................................................................................
機能の結果—Quartus での shift_clk デザインのシミュレーション ................................
ModelSim-Altera での shift_clk デザインのシミュレーション .........................................
まとめ ....................................................................................................................................................
2–38
2–41
2–41
2–42
2–42
2–42
2–42
2–50
2–51
2–52
2–54
2–54
2–64
2–65
2–66
2–68
第３章仕様
ポートおよびパラメータ ...................................................................................................................... 3–1
iv
altpll メガファンクション・ユーザガイド
Altera Corporation
このユーザ
ガイドについて
以下の表に、このユーザガイドの改訂履歴を示します。
改訂履歴
日付 & ドキュメント・
バージョン
2007 年 3 月
v6.0
変更内容
概要
ソフトウェア・バージョン 7.0 のための更新。
Cyclone III デバイスのサポートを追加。
● 参考資料の項を追加。
Cyclone III デバイスのサポート情
報を追加。
●
2006 年 12 月
v5.0
●
Stratix® III デバイスの関連情報の追加、
ドキュメントの編成、追記、および
Quartus 6.1 の GUI の変更を反映して更新。
—
2006 年 5 月
v4.0
●
ドキュメントの編成、追記、および
Quartus 6.0 の GUI の変更を反映して更新。
—
2004 年 12 月
v3.0
●
ドキュメントの編成および GUI の変更を反
映して更新。
—
参考資料
本ユーザガイドは以下のドキュメントを参照しています。
■ 「AN 409: altlvds メガファンクション」および「外部 PLL オプション
を使用した Stratix II デバイスのデザイン例」
■ 「altlvds メガファンクション・ユーザガイド」
■ 「altpll_reconfig Megafunction User Guide」
■ 「Stratix III デバイス・ハンドブック」の「Stratix III デバイスのクロッ
ク・ネットワークおよび PLL」の章
■ 「Cyclone III デバイス・ハンドブック」の「Cyclone III デバイスのク
■
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Altera Corporation
2007 年 3 月
ロック・ネットワークおよび PLL」の章
「ALTMEMPHY メガファンクション・ユーザガイド」
「Stratix III デバイス・ハンドブック」
「Stratix II デバイス・ハンドブック」
「Stratix II GX デバイス・ハンドブック」
「Stratix デバイス・ハンドブック」
「Stratix GX デバイス・ハンドブック」
「Cyclone III デバイス・ハンドブック」
「Cyclone II デバイス・ハンドブック」
「Cyclone デバイス・ハンドブック」
「HardCopy シリーズ・ハンドブック」
「Quartus II ハンドブック Volume 3」の「Timing Analysis」セクション
「Quartus II ハンドブック Volume 1」の「合成」セクション
v
altpll メガファンクション・ユーザガイド
アルテラへのお問い合わせ
■ 「Quartus II ハンドブックの Volume 1」
■ 「Quartus II ハンドブック volume 3」の「SignalTap II エンベデッド・
ロジック・アナライザを使用したデザインのデバッグ」の章
アルテラへの
お問い合わせ
アルテラ製品に関する最新情報は、アルテラのウェブサイト、
www.altera.co.jp をご覧ください。テクニカル・サポートについては、
www.altera.co.jp/mysupport にアクセスしてください。また、アルテラ
の販売代理店にもお問い合わせいただけます。
表記規則
本書では、以下の表記規則を使用しています。
書体
意味
太字かつ文頭が大文字
コマンド名、ダイアログ・ボックス・タイトル、チェックボックス・オプショ
ン、およびダイアログ・ボックス・オプションは、太字かつ文頭が大文字で表
記されています。例 : Save As ダイアログ・ボックス
太字
外部タイミング・パラメータ、ディレクトリ名、プロジェクト名、ディスク・
ドライブ名、ファイル名、ファイルの拡張子、およびソフトウェア・ユーティ
リティ名は、太字で表記されています。
例 : fMAX, \qdesigns ディレクトリ、d: ドライブ、chiptrip.gdf ファイル
斜体かつ文頭が大文字
資料のタイトルは、斜体かつ文頭が大文字で表記されています。
例 : AN 75: High-Speed Board Design
斜体
内部タイミング・パラメータおよび変数は、斜体で表記されています。
例 : tPIA, n + 1
変数は、山括弧（< >）で囲み、斜体で表記されています。
例 : < ファイル名 >、< プロジェクト名 >.pof ファイル
文頭が大文字
キーボード・キーおよびメニュー名は、文頭が大文字で表記されています。
例 : Delete キー、Options メニュー
「小見出しタイトル」
資料内の小見出しおよびオンライン・ヘルプ・トピックのタイトルは、鉤括弧
で囲んでいます。例 : 「表記規則」
Courier フォント
信号およびポート名は、Courier フォントで表記されています。
例 : data1、 tdi、 input。アクティブ Low 信号は、サフィックス n で表示
されています（例 : resetn）。
表示されているとおりに入力する必要があるものは、Courier フォントで表記
されています（例 : c:\qdesigns\tutorial\chiptrip.gdf）。また、
Report ファイルのような実際のファイル、ファイルの構成要素（例 : AHDL
キーワードの SUBDESIGN）、ロジック・ファンクション名（例 : TRI）も
Courier フォントで表記されています。
1.、2.、3. および
a.、b.、c. など
■
9
●
•
手順など項目の順序が重要なものは、番号が付けられリスト形式で表記されて
います。
箇条書きの黒点などは、項目の順序が重要ではないものに付いています。
チェックマークは、1 ステップしかない手順を表します。
vi
altpll メガファンクション・ユーザガイド
Altera Corporation
2007 年 3 月
このユーザガイドについて
書体
意味
指差しマークは、要注意箇所を表しています。
CAUTION マークは、特別な配慮および理解が必要であり、手順またはプロセ
スを始める前、または続ける際に確認すべき情報を示しています。
注意マークは、手順またはプロセスを始める前、または続ける際に確認すべき
情報を示しています。
矢印は、Enter キーを押すことを示しています。
足跡マークは、詳細情報の参照先を示しています。
Altera Corporation
vii
altpll メガファンクション・ユーザガイド
表記規則
viii
altpll メガファンクション・ユーザガイド
Altera Corporation
2007 年 3 月
1. このメガファンクション
について
サポートされる
デバイス・
ファミリ
altpll メガファンクションは、以下のターゲットのアルテラ・デバイ
ス・ファミリをサポートしています。
はじめに
デザインの複雑化に伴って、ベンダ固有の IP（Intellectual Property）ブ
ロックの使用が一般的なデザイン手法となりました。アルテラは、アル
テラ・デバイス・アーキテクチャ用に最適化されたパラメータ化が可能
なメガファンクションを提供しています。独自のロジック・コード作成
の代わりにメガファンクションを使用することで、デザインの作業時間
を有効活用できます。アルテラが提供するファンクションは、より効果
的なロジックの合成およびデバイスの実装を提供します。パラメータを
設定して、メガファンクションのサイズを調整することができます。
機能
Altpll メガファンクションは、Stratix および Cyclone デバイス・シリー
ズの PLL
（Phase-Locked Loop）をコンフィギュレーションします。表 1–1
に、altpll メガファンクションの主要機能を示します。各デバイス・ファ
ミリがすべての機能をサポートしているとは限りません。どの機能がサ
ポートされているかについて詳しくは、使用するデバイスのデバイス・
ハンドブックを参照してください。
Altera Corporation
2007 年 3 月
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■
Stratix® III
Stratix II
Stratix II GX
Stratix
Stratix GX
Cyclone® III
Cyclone II
Cyclone
HardCopy® II
HardCopy Stratix
1–1
altpll メガファンクション・ユーザガイド
機能
表 1–1. altpll メガファンクションの機能（１ / ４）
機能
ポート / パラメータ
説明
PLL イネーブル入力
pllena
このオプションでは、PLL にアクティブ High 信号が追加
されます。PLL がディセーブルされている場合、その PLL
はクロック信号を出力しません。
非同期リセット
areset
このオプションでは、PLL に非同期リセットが追加されま
す。アクティブ High の入力がイネーブルされると、PLL を
リセットします。
LVDS モード
enable0
enable1
sclkout0
sclkout1
LVDS は高速差動データの送受信に使用されます。LVDS は
オフチップの高速シリアル信号からオンチップの低速パラ
レル信号にデータを変換します。
LVDS レシーバは、1 つの入力ピン・ペアから高速差動シリ
アル・データ・ストリームを取得し、それを低速パラレル・
ストリームに変換するように設計されています。LVDS ト
ランスミッタは、コアからパラレル・データ・ストリーム
を取得し、それを 1 つの高速出力ピン・ペアを通じてシリ
アル伝送ストリームに変換するように設計されています。
両方の回路とも、シリアル・データに高速クロックを供給
し、パレレル・データに低速クロックを供給するための PLL
を必要とします。レシーバとトランスミッタは同じ PLL を
共用するか、別々の PLL を使用することができます。
このオプションは altlvds メガファンクションと一緒に使用
した場合にのみ有効であることに注意してください。この
オプションは、LVDS TX/RX モジュールを生成せず、これ
らのモジュール用のクロック方式として使用されるにすぎ
ません。
LVDS について詳しくは、
「LVDS Megafunction User Guide」
を参照してください。altpll メガファンクションを使用し
て、PLL を LVDS モードでセットアップするためのオプショ
ンがあります。このオプションは、Stratix II、Stratix II GX、
および HardCopy II デバイスのみに使用できます。
1–2
altpll メガファンクション・ユーザガイド
Altera Corporation
2007 年 3 月
このメガファンクションについて
表 1–1. altpll メガファンクションの機能（２ / ４）
機能
動作モード
ポート / パラメータ
OPERATION_MODE
説明
Stratix シリーズ PLL は、クロック・パスにおけるオンチッ
プとオフチップの両方で遅延を補正できます。すべての
Cyclone シリーズ PLL は、オンチップ遅延を補正すること
ができます。
以下のモードを指定することができます。
● ノーマル・モード—PLL 入力ピンをレジスタ・クロッ
クに揃えます。
● ソース・シンクロナス・モード—どの IOE 入力レジス
タのクロック・ポートおよびデータ・ポートでも、同
時に到着するデータとクロックについて同じ位相関係
を維持します。
● ゼロ遅延バッファ・モード—PLL 入力ピンを PLL 出力
ピンに揃えます。
● 外部フィードバック・モード—PLL 入力ピンを PLL
フィードバック・ピンに揃えます。(1)
● 非補償モード—ジッタ性能を提供しますが、PLL 入力
ピンを揃えません。(2)
Stratix シリーズの PLL は複数の出力を持つことができるた
め、どの出力クロックをフィードバックに使用するかを指
定する必要があります。(3)
altpll メガファンクションの動作モードについて詳しくは、
表 3–3 を参照してください。
SCAN_CHAIN
ダイナミック・
コンフィギュレー
ション・オプション
Stratix シリーズ PLL は、スキャン・チェインを使用してダ
イナミックにリコンフィギュレーションできます。スキャ
ン・チェインには、必要な PLL 機能に応じて、ロングと
ショートの 2 つのオプションのいずれかを使用できます。
ロ
ング・チェイン（10 カウンタ幅）を使用した場合、6 個す
べてのコアと 4 つの外部クロックのコンフィギュレーショ
ンが可能です。ショート・チェイン（6 カウンタ幅）は、コ
ンフィギュレーションを 6 個のコア・クロックに制限しま
す。(4)
帯域幅
BANDWIDTH_TYPE
このオプションにより、PLL の帯域幅を指定することがで
きます。デフォルトではこのオプションは、 auto に設定
されます。帯域幅は、3 つの所定のプリセット（LOW、
MEDIUM、または HIGH）を使用するか、あるいは custom
設定を使用して手動で指定することができます。
スペクトラム拡散
DOWN_SPREAD、
SPREAD_FREQUENCY
このオプションは電磁妨害（EMI）放射の低減を補助する
ために使用されます。出力周波数は、ターゲット周波数よ
りも下降拡散率分だけ低くなります。正確な周波数仕様に
ついては、特定のデバイス・ハンドブックの PLL の章を参
照してください。
Altera Corporation
2007 年 3 月
1–3
altpll メガファンクション・ユーザガイド
機能
表 1–1. altpll メガファンクションの機能（３ / ４）
機能
ポート / パラメータ
説明
クロック・スイッチ clkswitch、clkloss、 enhanced PLL 内のクロック・スイッチオーバ回路は、2 つ
オーバ・オプション clkbad
の入力クロックを切り換えることができます。この機能を
アクティブにするには、inclock1 ポートをイネーブルし、
PLL が入力クロックを切り換えるイベントを指定する必要
があります。クロックが不良になる（clkbad）か PLL の
ロックが失われると（clkloss）
、自動的に入力クロックを
切り換えるように PLL を設定できます。また、clkswitch
ポートを作成することも可能です。clkswitch ポートをト
グルすると、PLL は指定された入力クロック・サイクル数
が経過した後で入力クロックを切り換えます。(5)
クロック逓倍係数
CLK[]_MULTIPLY_BY
このオプションは出力クロックの逓倍係数を設定します。
altpll ウィザードは PLL が使用する実際の設定値を表示し
ます。
クロック分周係数
CLK[]_DIVIDE_BY
このオプションは出力クロックの分周係数を設定します。
altpll ウィザードは PLL が使用する実際の設定値を表示し
ます。
クロック位相シフト
CLK[]_PHASE_SHIFT
このオプションは出力クロックの位相シフトを設定しま
す。altpll ウィザードは PLL が使用する実際の設定値を表
示します。
クロック・
デューティ・
サイクル
CLK[]_DUTY_CYCLE
このオプションは出力クロックのデューティ・サイクルを
設定します。出力クロックは、周期の指定されたパーセン
テージの間 High になります。可能なデューティ・サイクル
は入力周波数に依存します。altpll ウィザードは PLL が使
用する実際の設定値を表示します。
1–4
altpll メガファンクション・ユーザガイド
Altera Corporation
2007 年 3 月
このメガファンクションについて
表 1–1. altpll メガファンクションの機能（４ / ４）
機能
クロック・
イネーブル
ポート / パラメータ
clkena[]
説明
各クロック出力ポートはイネーブルを持つことができま
す。クロックがディセーブルされると、電圧制御発振器
（VCO）は動作し続けますが、クロック出力信号は生成され
ません。(6)
表 1–1 の注 :
(1)
(2)
(3)
(4)
(5)
(6)
Cyclone シリーズ・デバイスはこの機能をサポートしていません。
補正された出力クロック e[3..0] は、Stratix II および Cyclone II デバイスには適用されません（これらのデバ
イスにはc[]出力しかありません）。
その他のデバイスについては、
特定のデバイス・ハンドブックを参照してください。
Stratix III、Stratix II、Cyclone III、Cyclone II、および HardCopy II デバイスは、ソース・シンクロナス・モード
もサポートしています。
この機能は、ロング・チェインとショート・チェインを区別する、Stratix、Stratix GX、および HardCopy Stratix
enhanced PLL でサポートされています。ただし、スキャン・チェイン機能は、すべてのデバイス・ファミリに
適用できるとは限りません。Stratix II および Stratix II GX PLL では、fast PLL と enhanced PLL の両方が通常の
ダイナミック・リコンフィギュレーションをサポートします。Stratix III デバイスでは、トップ / ボトム PLL お
よびレフト / ライト PLL の両方が、通常のダイナミック・リコンフィギュレーションとダイナミック・フェー
ズ・リコンフィギュレーションの両方をサポートします。Cyclone III デバイスは 1 つのタイプの PLL のみをサ
ポートします。これらの Cyclone III PLL は、両方のタイプのダイナミック・リコンフィギュレーションをサポー
トします。詳しくは、関連するデバイス・ハンドブックの PLL の章を参照してください。
Stratix III、Stratix II、Cyclone III、Cyclone II、および HardCopy II デバイスは、マニュアル・スイッチオーバも
サポートします。詳しくは、指定されたデバイス・ハンドブックの PLL の章を参照してください。
Stratix III、Stratix II、Cyclone III、Cyclone II、および HardCopy II デバイスは、この機能をサポートしていませ
ん。クロック・イネーブル機能は、altclkctrl メガファンクションを使用するときに実現できます。
altpll メガファンクションのポートおよびパラメータについて
詳しくは、第 3 章仕様を参照してください。
クロック・ドメイン転送
複数のドメインにまたがるデータ転送の場合、PLL クロックを使用する
際にデザイン上の配慮が必要になります。
非同期転送
非同期のレジスタ間転送（例えば、50 MHz から 33 MHz へ）の場合は、
適切な非同期デザイン手法を使用して、1 つのクロック・ドメインから
別のクロック・ドメインにデータを転送します。例えば、DC FIFO バッ
ファをデータ転送に使用できます（図 1-1）。
Altera Corporation
2007 年 3 月
1–5
altpll メガファンクション・ユーザガイド
機能
図1-1. DCFIFOを使用した、非同期クロック・ドメイン間のインタフェース
DC FIFO
33-MHz Data
DATA
wreq
WRREQ
33 MHz
WRCLK
Q
rdreq
50-MHz Data
RDREQ (ACK)
RDCLK
50 MHz
PLL Used for
ClockBoost Feature
ClockBoost 機能
レジスタ間転送でシフトしたクロックとシフトしていないクロックを使
用する場合は、fMAX を低くしないと、ホールド・タイム違反が起こる可
能性があります。これは、シフトの方向と大きさ（180° を超える正のシ
フトはすべて、負のシフトとみなすことができる）、およびディスティ
ネーション・レジスタまたはソース・レジスタのクロックがシフトされ
ているか否かに依存します。
表 1–2に、
enhanced PLLおよびfast PLLで使用可能な主要機能を示します。
表 1–2. PLL の主な特長（１ / ３）
Stratix II PLL
特長
クロックの逓倍と
分周 (1)
enhanced
PLL
fast PLL
Stratix PLL
enhanced
PLL
m ÷ ( n × post-scale counter )
fast PLL
Cyclone II
PLL
Cyclone PLL
m
----------------------------- m ÷ ( n × post-scale counter )
post-scale
カウンタ
6 (2)
4
10
3
3 (3)
3
PLL あたりの内部
クロック出力数
6
4
6
3 (4)
3
2
PLL あたりの専用
外部クロック出力
数（PLL#_OUT）
3 本の差動
/6 本の
シングル・
エンド
(5)
4 本の差動
/8 本の
シングル・
エンド (6)
(5)
1 本の
シングル・
エンドまたは
差動
1 (7)
PLL あたりの
クロック出力数
1–6
altpll メガファンクション・ユーザガイド
Altera Corporation
2007 年 3 月
このメガファンクションについて
表 1–2. PLL の主な特長（２ / ３）
Stratix II PLL
特長
enhanced
PLL
fast PLL
—
PLL あたりの
フィードバック・
クロック入力数
1 本の
シングル・
エンド
または差動
位相シフト (9)
最小 125 ps 最小 125 ps
の増分量
の増分量
Stratix PLL
fast PLL
Cyclone II
PLL
Cyclone PLL
1 本の
シングル・
エンド
または差動
(8)
—
—
—
最小
156.25 ps
の増分量
最小 125 ps
の増分量
最小 125 ps
の増分量
最小 125 ps の
増分量
enhanced
PLL
アドバンスト・
コントロール信号
（pllena、
areset、
pfdena）
√
√
√
√
√
√
プログラマブル・
デューティ・サイ
クル
√
√
√
√
√
√
ゲート付きロック
√
√
—
—
√
—
自動クロック・
スイッチオーバ
√
—
√
—
—
—
マニュアル・ク
ロック・スイッチ
オーバ
√
√
√
—
√
—
プログラマブル
帯域幅
√
√
√
—
—
—
PLL リコンフィ
ギュレーション
√
√
√
—
—
—
リコンフィギュ
レーション可能な
帯域幅
√
√
—
—
—
—
Altera Corporation
2007 年 3 月
1–7
altpll メガファンクション・ユーザガイド
機能
表 1–2. PLL の主な特長（３ / ３）
Stratix II PLL
特長
スペクトラム拡散
クロッキング
enhanced
PLL
√
Stratix PLL
fast PLL
enhanced
PLL
—
√
fast PLL
Cyclone II
PLL
Cyclone PLL
—
—
—
表 1–2 の注 :
m、 n、およびポストスケール・カウンタ値については、該当するデバイス・ファミリ・ハンドブックの PLL
(1)
(2)
(3)
(4)
(5)
(6)
(7)
(8)
(9)
の
章を参照してください。
PLL 出力カウンタは、内部クロック・ネットワークまたは専用外部クロック出力ピンをドライブできます。
Cyclone II PLL は 3 つの出力カウンタを備えており、これらはグローバル・クロック・ネットワークをドライブ
します。これらの出力カウンタのうちの 1 つ（c2）は、専用外部クロック出力ピン（シングル・エンドまたは差
動）をドライブできます。このカウンタ出力は、外部クロック出力と内部グローバル・クロック・ネットワーク
を同時にドライブできます。
PLL 7、8、9、および 10 には、PLL ごとに 2 つの出力ポートがあります。PLL1、2、3、および 4 には、PLL ご
とに 3 つの出力ポートがあります。Stratix GX デバイスの PLL 3、4、9、および 10 は汎用ではありません。
fast PLL の PLL クロック出力は、外部クロック出力として使用される任意の I/O ピンにドライブできます。高
速差動 I/O ピンの場合、デバイスはデータ・チャネルを使用してトランスミッタ出力クロック（txclkout）を
生成します。
すべての Stratix および Stratix GX デバイスには、それぞれが 8 つのシングル・エンド出力または 4 つの差動出
力を持つ 2 つの enhanced PLL があります。EP1S80、EP1S60、EP1S40、および EP1SGX40 デバイスの追加
enhanced PLL（PLL 11 および 12）（F780 パッケージでは PLL 11 および 12 はサポートされていない）は、それ
ぞれ 1 つのシングル・エンド出力を備えています。
100 ピン薄型クワッド・フラット・パック（TQFP）パッケージの EP1C3 デバイスは、PLL LVDS 入力または外
部クロック出力のサポートを備えていません。144 ピン TQFP パッケージの EP1C6 PLL2 は、外部クロック出力
をサポートしません。
PLL5 および 6 でのみサポートされているフィードバック・クロックです。
最小位相シフトの増分は、VCO 周期 ÷ 8 で算出されます。VCO の範囲については、該当するデバイス・
ファミリ・ハンドブックの関連する章を参照してください。
LVDS モード
LVDS は高速差動データの送受信に使用されます。LVDS はオフチップ
の高速シリアル信号からオンチップの低速パラレル信号にデータを変換
します。
LVDS レシーバは、1 つの入力ピン・ペアからの高速差動シリアル・デー
タ・ストリームを取得し、それを低速パラレル・ストリームに変換しま
す。LVDS トランスミッタは、コアからパラレル・データ・ストリーム
を取得し、それを 1 つの高速出力ピン・ペアを通じてシリアル伝送スト
リームに変換します。両方の回路とも、シリアル・データに高速クロッ
クを供給し、パレレル・データに低速クロックを供給するための PLL を
必要とします。レシーバとトランスミッタは同じ PLL を共用するか、
別々の PLL を使用することができます。
1–8
altpll メガファンクション・ユーザガイド
Altera Corporation
2007 年 3 月
このメガファンクションについて
このオプションは altlvds メガファンクションと一緒に使用し
た場合にのみ有効です。このオプションは、LVDS トランスミッ
タ / レシーバ・モジュールを生成せず、これらのモジュール用
のクロック方式として使用されるにすぎません。
altlvds メガファンクションについて詳しくは、
「AN 409: Design Example
Using the altlvds Megafunction & the External PLL Option in Stratix II
Devices Design Example」を参照してください。
LVDS について詳しくは、
「altlvds Megafunction User Guide」を参照してく
ださい。altpll メガファンクションを使用して、PLL を LVDS モードで
セットアップするためのオプションがあります。このオプションは、
HardCopy II、Stratix II、および Stratix II GX デバイスのみに使用できま
す。
概要
altpll メガファンクションは、アルテラ・デバイスの PLL を簡単にコン
フィギュレーションします。PLL はクロック管理に使用されます。
Stratix III、Stratix II、Stratix GX、および Stratix デバイスは、2 つのタ
イプの PLL を備えています。Cyclone III、Cyclone II、および Cyclone
デバイスは、1 つのタイプの PLL を備えています。1–6 ページの表 1–2
に、enhanced PLL および fast PLL で使用可能な機能を示します。
Stratix III および Cyclone III PLL の新機能の説明
Stratix III PLL および Cyclone III PLL は、Stratix II PLL および Cyclone II
PLL の再設計バージョンです。Stratix III PLL および Cyclone III PLL の
主要な新機能を以下に説明します。
ダイナミック・リコンフィギュレーション
Stratix III PLL または Cyclone III PLL をリコンフィギュレーションする
方法は、2 とおりあります。位相だけをリコンフィギュレーションする
か、または位相設定を除くすべての内部 PLL 設定をリコンフィギュレー
ションするかです。
位相リコンフィギュレーションは、Stratix III および Cyclone III デバイ
スでの新機能であり、内部 PLL のすべての設定をリコンフィギュレー
ションするよりもはるかにシンプルなユーザ・インタフェースを備えて
います。
Altera Corporation
2007 年 3 月
1–9
altpll メガファンクション・ユーザガイド
概要
Stratix III または Cyclone III デバイスでの PLL のリコンフィギュレー
ションについて詳しくは、
「altpll_reconfig メガファンクション・ユーザ
ガイド」および「Stratix III デバイス・ハンドブック」または「Cyclone III
デバイス・ハンドブック」の「クロック・ネットワークおよび PLL」の
章を参照してください。
PLL タイプ
2 つの Stratix III PLL のタイプはほぼ同じです。アナログ部は同じで（す
なわち、帯域幅のコンフィギュレーション、VCO の範囲などが同じ）、
デジタル部が若干異なります（例えば、トップ / ボトム PLL にはレフ
ト / ライト PLL よりも多くのカウンタがある）。
Cyclone III デバイスは、Cyclone II デバイスと同様に、1 つのタイプの
PLL のみ備えています。
PLL タイプについて詳しくは、「Stratix III デバイス・ハンドブック」ま
たは「Cyclone III デバイス・ハンドブック」の「クロック・ネットワー
クおよび PLL」の章を参照してください。
LVDS クロック
Stratix III デバイスでは、Stratix II デバイスの場合と異なり、LVDSCLK
および LOADEN パスは通常のカウンタ出力から直接ドライブされます。
これに対し Stratix II デバイスでは、PLL からの特別な sclkout[] 出力
と enable[] 出力が使用されていました。
LVDS クロックについて詳しくは、
「Stratix III デバイス・ハンドブック」
の「Stratix III デバイスのクロック・ネットワークおよび PLL」の章を参
照してください。
クロック・スイッチオーバ
Stratix III デバイスは、Stratix II デバイスと同様、マニュアル・スイッチ
オーバとマニュアル・オーバライド機能付き自動スイッチオーバをサ
ポートします。ただし、Stratix III のスイッチオーバは、Stratix II のス
イッチオーバよりもシンプルで対称的です。
Stratix II デバイスでは、スイッチオーバ・カウンタもロック喪失スイッ
チオーバもありません。自動スイッチオーバは一度だけ行われ、プライ
マリ・クロックからセカンダリ・クロックへの切り換えが発生します。
PLL をプライマリ・クロックに戻すには、ユーザの介入が必要です。
1–10
altpll メガファンクション・ユーザガイド
Altera Corporation
2007 年 3 月
このメガファンクションについて
Stratix III および Cyclone III デバイスでは、コア・リソースおよびロッ
ク喪失時の切り換えに使用されるコア・ロジックを使って、カウンタを
作成することができます。切り換えはシンメトリックです。すなわち、
1 つの入力でクロックが失われた場合、PLL は他の入力に切り換わり、
この切り換えを無限に続けます。それでも、自動スイッチオーバ・モー
ドでスイッチオーバ回路を手動で無効にすることができます。
また、CLKBAD や ACTIVECLK などのステータス信号は、少なくとも 1 つ
の正常な入力クロックが存在するときにのみ動作します。ステータス信
号が適切であるためには、各入力クロックの周波数が他のクロック入力
の周波数の 2 倍以内でなければなりません。この制限事項は、Stratix III
および Cyclone III PLL に適用されます。
Stratix III および Cyclone III デバイスの PLL におけるクロック・スイッ
チオーバについて詳しくは、「Stratix III デバイス・ハンドブック」また
は「Cyclone III デバイス・ハンドブック」の「クロック・ネットワーク
および PLL」の章を参照してください。
ポストスケール・カウンタのカスケード接続と PLL の
カスケード接続
Stratix III および Cyclone III のどちらのデバイスの PLL も、ポストス
ケール・カウンタのカスケード接続をサポートします。Stratix II および
Stratix II GX PLL にはこの機能がありますが、Cyclone II PLL にはあり
ません。ポストスケール・カウンタのカスケード接続は、コンフィギュ
レーション・ファイルに基づいて、Quartus II によって自動的に実装さ
れます。
Stratix III および Cyclone III デバイスは両方とも PLL のカスケード接続
をサポートします。Cyclone II および Cyclone デバイスはこの機能をサ
ポートしません。
Stratix III および Cyclone III デバイスの PLL におけるポストスケール・
カウンタのカスケード接続およびPLLのカスケード接続について詳しく
は、
「Stratix III デバイス・ハンドブック」または「Cyclone III デバイス・
ハンドブック」の「クロック・ネットワークおよび PLL」の章を参照し
てください。
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2007 年 3 月
1–11
altpll メガファンクション・ユーザガイド
概要
一般的なアプリケーション
altpll メガファンクションは、さまざまな PLL のコンフィギュレーショ
ンを実装するために使用されます。PLL はデザイン要件を満たすために
使用されます。PLL は、クロック信号の生成と変更、デザイン内の各種
デバイスへのクロック信号の分配、デバイス間のクロック・スキューの
低減、および内部クロック信号の生成にも使用されます。
Stratix III および Cyclone III PLL は、リコンフィギュレーション可能な
PLL を使用してダイナミック・データ・パスを実装する（ALTMEMPHY
メガファンクションによる）ため、DDR インタフェースでは非常に役立
ちます。
詳細は、
「ALTMEMPHY メガファンクション・ユーザガイド」を参照し
てください。
各種デバイスにおける PLL の機能について詳しくは、Stratix III、
Stratix II、Stratix II GX、Stratix、Stratix GX、Cyclone III、Cyclone II、
Cyclone、および HardCopy シリーズ・デバイス・ハンドブックの該当
する章を参照してください。
1–12
altpll メガファンクション・ユーザガイド
Altera Corporation
2007 年 3 月
2. 使用法
システムおよび
ソフトウェア
条件
この項の説明では、以下のソフトウェアが要求されます。
■
オペレーション・システム・サポート情報は、以下を参照してくだ
さい。
www.altera.co.jp/support/software/os_support/oss-index.html
■
MegaWizard
Plug-In
Manager の
カスタマイズ
Quartus® II ソフトウェア・バージョン 7.0 以降
MegaWizard® Plug-In Manager は、デザイン・ファイルでインスタンス
化することができるカスタム・メガファンクション・バリエーションを
収めたデザイン・ファイルを作成または変更します。MegaWizard PlugIn Managerは、altpllメガファンクションのオプションを指定できるウィ
ザードを提供します。このウィザードを使用して、デザインに altpll メ
ガファンクションの機能を設定できます。
MegaWizard Plug-In Manager は、以下のいずれかの方法で開始します。
■
■
■
MegaWizard
Plug-In
Manager
Altera Corporation
2007 年 3 月
Tools メニューの MegaWizard Plug-In Manager をクリックします。
Block Editor を実行しているときに、Edit メニューの Insert Symbol
as Block をクリック、または Block Editor を右クリックして、Insert
をポイントし、Symbol as Block をクリックします。Symbol ダイ
アログ・ボックスの MegaWizard Plug-In Manager をクリックしま
す。
コマンド・プロンプトで次のコマンドを入力して、MegaWizard
Plug-In Manager のスタンドアロン・バージョンを起動する :
qmegawiz ↵
MegaWizard Plug-In Manager を使用して、デザインで altpll メガファン
クションをインスタンス化します。altpll メガファンクションの特定の
機能は、Stratix® シリーズ PLL でのみ使用できます。これらの追加機能
はすべて enhanced PLL に適用され、fast PLL に適用されるのは一部の
機能のみです。fast PLL をターゲットにする場合、MegaWizard Plug-In
Manager では、enhanced PLL にのみ使用可能なオプションを選択する
ことはできません。同様に、Stratix III のトップ / ボトム PLL またはレ
フト / ライト PLL をターゲットにする場合も、MegaWizard Plug-In
Manager で他の PLL にのみ使用できるオプションを選択することはで
きません。
2–1
altpll メガファンクション・ユーザガイド
MegaWizard Plug-In Manager
Cyclone デバイス・シリーズの各ファミリは、1 種類の PLL のみサポート
します。ただし、使用できる機能はファミリによって異なります。例え
ば、Cyclone III PLL（Stratix III PLL と同様）は、ダイナミック・リコン
フィギュレーションをサポートしますが、Cyclone II PLL ではサポートし
ていません。
コンパイル時、Quartus II コンパイラは使用可能な PLL および PLL また
はクロック入力ロケーション・アサインメントに対して使用される altpll
パラメータをチェックします。Assignment Organizer でメガファンク
ションを特定の PLL に割り当てていないか、またはクロック入力ロケー
ション・アサインメントを作成している場合、コンパイラはそれを自動的
に enhanced PLL
（Use Fast PLL オプションがオンになっている場合は fast
PLL）として割り当てます。
配置に使用できる enhanced PLL がない場合に enhanced PLL 機能を指定
すると、コンパイラはエラー・メッセージを表示します。また、
（enhanced
PLL 機能で指定した）altpll メガファンクションを fast PLL に割り当てた
場合も、コンパイラはエラーを返します。
この項では、altpll MegaWizard Plug-In Manager のページで提供されて
いるオプションについて説明します。表 2–1 ∼ 2–5 に、enhanced PLL お
よび fast PLL に適用される機能または設定を示します。これらの表を fast
PLLおよびenhanced PLL機能のハードウェア記述とともに使用して、PLL
の最適な設定を決定します。
altpll Megafunction のページ説明
（Stratix III および Cyclone III デバイスを除く）
この項では、altpll MegaWizard Plug-In Manager の個々のページで提供
されているオプションについて説明します。このサブセクションは、
Stratix III デバイスおよび Cyclone III デバイス以外のすべてのデバイスを
対象としています。
メガファンクション・ウィザードのページ 2a では、I/O カテゴリから
altpll メガファンクションを選択し、デバイスおよび作成する出力ファイ
ルの種類（Verilog HDL、VHDL、または AHDL）を選択し、出力ファイ
ル名を入力することができます（図 2-1）。このメガファンクションでは、
クリア・ボックス・ネットリストの生成をイネーブルするためのオプショ
ンはありません。
2–2
altpll メガファンクション・ユーザガイド
Altera Corporation
2007 年 3 月
使用法
図 2-1. MegaWizard Plug-In Manager:altpll [ ページ 2a]
altpll MegaWizard Plug-In Manager（図 2-2）のページ 3 では、使用す
るデバイス、スピード・グレード（使用できるスピード・グレードは選
択するデバイスごとに異なる）、クロック入力周波数（MHz または秒）
、
PLL のモード（fast、enhanced、または自動）
、およびその動作モードを
指定します。
Set up PLL in LVDS mode オプションは、Stratix II、Stratix II GX、また
は HardCopy II デバイスを選択した場合にのみ使用することができま
す。このページでは、使用するデータ・レートも指定できます。
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2007 年 3 月
2–3
altpll メガファンクション・ユーザガイド
MegaWizard Plug-In Manager
図 2-2. MegaWizard Plug-In Manager:altpll [ ページ 3/18]
altpll ウィザードのページ 3 では、Documentation ボタンを使用して、
Generate Sample Waveforms または Quartus II Megafunction Reference
オプションのいずれかを選択し、シミュレーション波形のサンプルを生
成します。これにより、Quartus II Help も表示されます。
表 2–1 に、altpll ウィザードのページ 3 の機能と設定を示します。
2–4
altpll メガファンクション・ユーザガイド
Altera Corporation
2007 年 3 月
使用法
表 2–1. altpll MegaWizard Plug-In Manager のページ 3 のオプション（１ / ２）
enhanced
PLL
fast
PLL
Which device family will you be 使用するアルテラのデバイス・ファミリを選択
using?
します。
√
√
Which device speed grade will
you be using?
最高スピードのデバイスを使用していない場合
は、スピード・グレードを指定します。値が低
いほど、スピード・グレードは速くなります。
√
√
Which PLL type will you be
using?
メガファンクションで fast PLL、enhanced PLL、
または自動で選択された PLL のいずれを使用す
るかを示します。
√
√
What is the frequency of the
inclock0 input?
PLLのinclock0入力の入力周波数を示します。
√
√
Use the feedback path inside the 使用する OPERATION_MODE を示します。
PLL
● Normal mode—PLL フィードバック・パス
は、グローバルまたはリージョナル・ク
ロック・ネットワークから供給され、その
クロック・タイプおよび特定の PLL 出力用
レジスタへのクロック遅延を最小化します。
補正する PLL 出力を指定できます。
● Source-Synchronous mode—データとク
ロックが同時に入力ピンに到達した場合、
いかなる IOE 入力レジスタのクロック・
ポートおよびデータ・ポートにおいても、
同じ位相関係を維持することが保証されま
す。
● Zero Delay Buffer mode—PLL フィードバッ
ク・パスは、専用 PLL 外部出力ピンに限定
されます。オフチップでドライブされるク
ロック・ポートは、クロック入力と外部ク
ロック出力の間の遅延が最小になるように
クロック入力に対して位相調整されます。(1)
● No Compensation mode—PLLフィードバッ
ク・パスは、PLL ループに限定され、外部
ソースまたはクロック・ネットワークから
は供給されません。このモードではクロッ
ク・ネットワークは補正されませんが、ク
ロックのジッタは最小限に抑えられます。
√
√ (1)
Create an ‘fbin’ input for an
external feedback (External
Feedback Mode)
√
—
機能
Altera Corporation
2007 年 3 月
説明
External Feedback mode—PLL は、PLL への fBIN
フィードバック入力を補正します。入力クロッ
ク・ピントとフィードバック・クロック・ピン
の間の遅延が最小化されます。
2–5
altpll メガファンクション・ユーザガイド
MegaWizard Plug-In Manager
表 2–1. altpll MegaWizard Plug-In Manager のページ 3 のオプション（２ / ２）
機能
説明
enhanced
PLL
fast
PLL
Which output clock is to be
compensated?
補正する PLL の出力ポートを指定します。
NORMAL モードでは、C[5..0] を選択するこ
とができます。ZERO DELAY BUFFER または
EXTERNAL FEEDBACK モードでは、E[4..0]
を選択できます。(2)
√
—
Set up PLL in LVDS mode
このモードを使用するかどうかを示します。こ
のオプションをチェックすると、PLL から LVDS
トランスミッタ / レシーバに必要なクロック信
号を供給することができます。このオプション
は、Stratix II、Stratix II GX、または HardCopy® II
を選択した場合にのみ表示されます。PLL の種
類は fast、動作モードは Normal Mode になり、
2 つの新しい出力ポート sclkout0/1 と
enable0/1 が表示されます。
—
√
Data Rate
このオプションを使用するかどうかを示しま
す。このオプションは、Setup PLL in LVDS
モードがイネーブルされている場合にのみ表示
されます。VCO 周波数はデータ・レートと 1 対
1 で対応するため、ここに入力する値は、
vco_multiply_by および vco_divide_by
パラメータを設定するために使用する必要があ
ります。例えば、入力周波数が 100 Mhz でデー
タ・レートが 200 Mbps の場合、
vco_multiply_by=2、 vco_divide_by=1
になります。
—
√
表 2–1 の注 :
(1)
(2)
fast PLL はゼロ遅延バッファ・モードをサポートしません。
補正された出力クロック e[3..0] を、Stratix II および Cyclone II デバイスに適用することはできません（これらの
デバイスには c[ ] 出力しかありません）
。
2–6
altpll メガファンクション・ユーザガイド
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2007 年 3 月
使用法
altpll ウィザードのページ 4 では、enhanced PLL でダイナミック・リコ
ンフィギュレーションをイネーブルし、LOCK 出力オプションを設定す
ることができます（図 2-3）。
図 2-3. MegaWizard Plug-In Manager: altpll [ ページ 4/18]
表 2–2 に、altpll ウィザードのページ 4 のオプションと設定を示します。
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2007 年 3 月
2–7
altpll メガファンクション・ユーザガイド
MegaWizard Plug-In Manager
表 2–2. altpll MegaWizard Plug-In Manager ページ 4 のオプション（１ / ２）
機能
説明
enhanced
PLL
fast
PLL
Create optional inputs for
dynamic reconfiguration
このオプションは、このインスタンス化— scanclk、
scanaclr、および scandata のすべての PLL リコン
フィギュレーション・ポートをイネーブルします。
√
—
Which scan chain type will
you be using?
このオプションでは、PLL リコンフィギュレーションで使
用する PLL を指定することができます。
● Long chain—PLL リコンフィギュレーションで PLL 5
および PLL 6 を使用することを指定します。PLL 5 お
よび PLL 6 は 6 つのロジック・アレイ出力と 4 つの外
部クロック出力を備えているため、リコンフィギュ
レーション・チェインもそれに応じて長くなります。
● Short chain—PLL リコンフィギュレーションで PLL 11
および PLL 12 を使用することを指定します。PLL 11
および PLL 12 には専用外部クロック出力カウンタが
なく、6 つのロジック・アレイ出力のみ備えているた
め、短いリコンフィギュレーション・チェイン PLL
と見なされます。
√
√
Create a 'pllena' input to
selectively enable the PLL
このオプションは、
この PLL インスタンスの pllena ポー
トを作成します。表 3–1 の pllena ポートの説明を参照
してください。
√
√
Create an 'areset' input to
asynchronously reset the
PLL
このオプションは、
この PLL インスタンスの areset ポー
トを作成します。表 3–1 の areset ポートの説明を参照
してください。
√
√
Create an 'pfdena' input to
selectively enable the
phase/frequency detector
このオプションは、
この PLL インスタンスの pfdena ポー
トを作成します。表 3–1 の pfdena ポートの説明を参照
してください。
√
√
Create 'locked' output
このオプションは、示されている PLL ロックの locked
出力ポートを作成します。表 3–2 の locked ポートの説
明を参照してください。
√
√
2–8
altpll メガファンクション・ユーザガイド
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2007 年 3 月
使用法
表 2–2. altpll MegaWizard Plug-In Manager ページ 4 のオプション（２ / ２）
機能
Hold 'locked' output low
Create output file using
advanced parameters
説明
このオプションでは、PLL がロックを開始した後、ロック
された出力を保持するサイクル数（最大 1048575）を指定
できます。
enhanced
PLL
fast
PLL
√
√
√
√
このオプションの使用は推奨されません。
このオプションは、PLL コンフィギュレーションの詳細を
正確に把握しておく必要のあるユーザ向けのものです。
ウィザードでアドバンスト・パラメータを指定した後、コ
ンパイラでそれを変更することはできないため、ウィザー
ドとの併用を意図していません。このオプションを使用し
たデザインは、より適切な設定を行ったり、ウィザードが
デザインに対応していないことを検出した設定を変更する
などの改良されたアルゴリズムがもたらすメリットを得る
ことができません。このオプションは、パラメータについ
て十分理解し、それらを最適に設定できる上級 PLL ユーザ
向けです。
このオプションをオンにすると、メガファンクションで生
成された出力ファイルに PLL で使用するすべての初期カウ
ンタ値が含まれます。PLL パラメータ計算が抑制されてい
る間、これらの値を ModelSim 機能シミュレーションで使
用します。このオプションは、シミュレーションの実行前
に、デバイス・ファミリ、スピード・グレード、および PLL
タイプが正しく指定されている場合にのみ使用します。こ
れらの設定はデバイス・ファミリ固有のものであり、PLL
を他のスピード・グレードやデバイス・ファミリに移行す
ることはできません。
Stratix II デバイスにはさまざまなカウンタ・サイズがあり、
遅延エレメントはなく、
Stratix デバイスとは異なるループ・
フィルタおよびチャージ・ポンプ・パラメータのセットを
備えています。そのため、Stratix デバイスで使用可能なパ
ラメータの一部は、Stratix II デバイス・デザインでサポー
トされない場合があります。ただし、PLL を使用する場合、
アドバンスト・パラメータを指定する必要のあるケースは
ほとんどないため、大多数のユーザはこの制限による影響
を受けることはありません。
Altera Corporation
2007 年 3 月
2–9
altpll メガファンクション・ユーザガイド
MegaWizard Plug-In Manager
altpll ウィザードのページ 5 では、使用するプログラマブル帯域幅およ
びスペクトラム拡散機能を利用するかどうか指定します（図 2-4）。
図 2-4. MegaWizard Plug-In Manager:altpll [ ページ 5/18]
表 2–3 に、altpll ウィザードのページ 5 の機能および設定を示します。
2–10
altpll メガファンクション・ユーザガイド
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2007 年 3 月
使用法
表 2–3. altpll MegaWizard Plug-In Manager ページ 5 のオプション
機能
説明
enhanced
PLL
fast
PLL
How would you like to
specify the bandwidth?
Auto— 帯域幅はコンパイラによって選択されます。
Preset—PLL の帯域幅を Low、Medium、High の中
から選択します。Low（低）帯域幅オプションを使
用すると、PLL のジッタ除去は向上しますが、ロッ
ク時間が遅くなります。High（広）帯域幅オプショ
ンを使用すると、ロック時間は高速になりますが、
より多くのジッタに追従します。Medium（中）オ
プションは前の 2 つのオプションの中間です。コン
パイラは、PLL の他の設定に応じて、帯域幅を最小、
最大、またはその中間に設定します。
● Custom— カスタム帯域幅の値を指定します。コンパ
イラは指定した設定を達成しようと試みます。しか
し、コンパイラがこれらの設定を達成できない場合
は、最も近い値が使用されます。コンパイラはレ
ポート・ファイルに帯域幅設定を提供します。
帯域幅が Auto に設定されている場合、プログラマブル
帯域幅機能はスペクトラム拡散機能と併用することでの
み使用できます。
√
√
Use spread spectrum feature
and
● Set down spread to
● Set modulation
frequency to
スペクトラム拡散をイネーブルします。ダウン拡散率は
0.4 ∼ 0.6% の間で設定することができます。変調周波数
は 150 ∼ 500 kHz の範囲で設定できます。
帯域幅が Auto
に設定されている場合、スペクトラム拡散機能はプログ
ラマブル帯域幅機能と併用することでのみ使用できま
す。
√
—
Altera Corporation
2007 年 3 月
●
●
2–11
altpll メガファンクション・ユーザガイド
MegaWizard Plug-In Manager
altpll ウィザードのページ 6 では、クロック・スイッチオーバのオプショ
ンおよび設定を指定します（図 2-5）。
図 2-5. MegaWizard Plug-In Manager: altpll [ ページ 6/18]
表 2–4 に、altpll ウィザードのページ 6 の機能および設定を示します。
2–12
altpll メガファンクション・ユーザガイド
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2007 年 3 月
使用法
表 2–4. altpll MegaWizard Plug-In Manager ページ 6 のオプション
機能
enhanced
fast PLL
PLL
説明
ウィザードの最初のページで指定した inclock0 の他
に、2 番目の入力クロック inclock1 を PLL に追加し
ます。
2 番目の入力 inclock1 の周波数は、 inclock0 の周
波数と同じである必要はありません。どちらの入力
（inclock0 または inclock1）を PLL のプライマリ
入力にするか指定できます。
√
√
1 つのクロックで問題が発生した場合に、入力クロック
を切り換えるよう PLL をプログラムします。
√
—
Create a 'clkswitch' input to PLL の入力クロックを手動で切り換えるためのコント
dynamically control the
ロール入力を作成します。(1)
switching between input
clocks
√
—
Create an 'activeclock'
PLL の現在のソースである入力を示す activeclock 出力
output to indicate the input ポートを作成します。表 3–2 の 'activeclock' ポート
clock being used
についての説明を参照してください。
√
—
Create a 'clkloss' output(2)
√
—
√
—
Create an 'inclock1' input
for a second input clock
Perform input clock switch
when the primary clock
goes bad
PLL
へのソース入力が失われたタイミングを示す
clkloss 出力ポートを作成します。表 3–2 の 'clkloss'
ポートの説明を参照してください。(3)
Create a 'clkbad' output for clkbad1 と clkbad0 の 2 つの clkbad 出力を作成し
each input clock (2)
ます。表 3–2 の clkbad ポートの説明を参照してくださ
い。(3)
表 2–4 の注 :
マニュアルおよび自動でのクロック・スイッチオーバの実行について詳しくは、
「Stratix II ハンドブック Volume 1」
の「Stratix II デバイスの PLL」の章を参照してください。
(2) この機能は、Stratix II および Stratix デバイスにのみ適用されます。
(3) Stratix II および Cyclone II デバイスは、マニュアル・スイッチオーバもサポートします。詳細については、
「Stratix II デバイス・ハンドブック Volume 1」の「Stratix II デバイスの PLL」の章を参照してください。
(1)
Altera Corporation
2007 年 3 月
2–13
altpll メガファンクション・ユーザガイド
MegaWizard Plug-In Manager
ページ 7∼ 16 では、各 PLL 出力ポート（c0 ∼ c5、および e0 ∼ e3）の
逓倍値、分周値、デューティ・サイクル、位相シフト、およびタイム・
シフトを指定します。各ページには、1 つの PLL 出力ポートの設定が示
されます（図 2-6）。
図 2-6. MegaWizard Plug-In Manager: altpll [ ページ 7/18]
2–14
altpll メガファンクション・ユーザガイド
Altera Corporation
2007 年 3 月
使用法
表 2–5に、
altpllウィザードのページ7∼16の機能および設定を示します。
表 2–5. altpll MegaWizard Plug-In Manager ページ 7∼16 のオプション（１ / ２）
機能
enhanced
fast PLL
PLL
説明
Clock multiplication factor この PLL 出力のクロック逓倍を指定します。
√
√
Clock division factor
√
√
√
√
Clock phase shift
この PLL 出力のクロック分周を指定します。
クロック出力のプログラマブル位相シフトを設定します。
位相シフトの精度（単位°）を求めるための式は、45°/
（ポストスケール・カウンタ値）です。最大ステップ・サ
イズは 45 です。出力カウンタ・ポートの逓倍および分周
比を使用して、より小さなステップを設定することができ
ます。例えば、ポストスケール・カウンタ g0 が 2 の場合、
最小位相シフト・ステップは 22.5° です。
ウィザードには、各 PLL 出力のクロック位相シフト設定を
行うための up ボタンまたは down ボタンが表示されます。
これらの up ボタンおよび down ボタンは、デフォルトの
mおよびウィザードで特定の周波数および逓倍に対して選
択し、ポストスケール・ディバイダで使用できる位相シフ
ト設定を循環します。例えば、 x1 で 125 MHz を入力し
た場合、down ボタンを押すと位相シフトが 15° ずつ（15、
30、45.. など）増分されます。異なる粒度のシフトを得る
には、位相シフトフィールドにボタンではなく手動で値を
入力します。この例では、7.5× を入力するとウィザードは
これを検証し、m = 6、g0 = 6 を使用します。10 を入力す
ると、ウィザードは、m = 5、g0 = 5 を使用して、9° を入
力することが可能かどうか検証します。
Clock duty cycle
クロック出力のクロック・デューティ・サイクルを指定し
ます。up ボタンおよび down ボタンを使用して、可能な
すべての設定を循環します。
√
√
Enter output clock
frequency
希望の出力周波数を指定します。Quartus II ソフトウェア
で、適切な逓倍 / 分周係数を決定します。
√
√
Create sclkout0/enable0
このオプションは、PLL に sclkout0/1 と enable0/1
の 2 つの新しい出力ポートを維持させるか、または維持さ
せないかを切り換えます。このオプションは、
PLL が LVDS
モードの場合に有効です。
—
√
Altera Corporation
2007 年 3 月
2–15
altpll メガファンクション・ユーザガイド
MegaWizard Plug-In Manager
表 2–5. altpll MegaWizard Plug-In Manager ページ 7∼16 のオプション（２ / ２）
enhanced
fast PLL
PLL
機能
説明
Enable sclkout phase shift
edit
このオプションは、Create sclkout0/enable0 オプションが
イネーブルされている場合にのみ表示されます。このオプ
ションがイネーブルされている場合、ユーザは特定の
sclkout 出力の位相シフトを指定することができます。こ
のオプションは、PLL が LVDS モードの場合に有効です。
—
√
sclkout phase shift
このオプションは、Enable sclkout 位相シフト編集オプ
ションがイネーブルされている場合にのみ表示されます。
このオプションでは、ユーザは位相シフトを度、ns、また
は ps のいずれかの単位で手動で入力することができます。
このオプションは、PLL が LVDS モードの場合に有効です。
—
√
fast PLL は最大 3 つの内部出力をサポートします。enhanced PLL 5 およ
び 6 は、6 つの内部出力（c0 ∼ c5）をサポートします。
この情報は Stratix シリーズ・デバイス固有のものです。enhanced PLL
11 と 12 は、外部出力クロック・カウンタを持たないチェインの短い PLL
です。ただし、PLL 11 と 12 は、6 つのすべての内部出力（c0 ∼ c5）お
よび c0 カウンタの 1 つからドライブされる 1 つの外部出力をサポート
します。Quartus II ソフトウェアで PLL 11 と 12 の c0 出力からの専用
PLL11_OUT ピンまたは PLL12_OUT ピンを使用させるには、以下の手順
に従ってください。
1.
altpll ウィザードのページ 7 では、必要なクロック設定へのクロッ
ク c0 出力をコンフィギュレーションします。この同じ設定は、PLL
11 または 12 のいずれかで使用できる 1 つの外部出力にも適用され
ます。
2.
図 2-7 に示すように、Mirror these settings on external clock e0 オ
プションをオンにします。e0 出力が、c0 設定を反映する PLL イン
スタンスに表示されます。
3.
e0 をデザインの出力ピンに接続します。
これにより、Quartus II ソフトウェアで e0 出力により PLL11_OUT また
は PLL12_OUT 出力ピンがドライブされます。
PLL11_OUTまたはPLL12_OUTピンは、Stratix GXおよびStratix
デバイスにのみ適用できます。
2–16
altpll メガファンクション・ユーザガイド
Altera Corporation
2007 年 3 月
使用法
図 2-7. MegaWizard Plug-In Manager: altpll [ ページ 7/18]
PLL は Stratix シリーズ・デバイスの専用回路に実装されます。
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2007 年 3 月
2–17
altpll メガファンクション・ユーザガイド
MegaWizard Plug-In Manager
altpll Megafunction ページの説明
（Stratix III および Cyclone III デバイスのみ）
この項では、altpll MegaWizard Plug-In Manager の個々のページで提供
されているオプションについて説明します。この項は、Stratix III および
Cyclone III デバイスのみを対象としています。
メガファンクション・ウィザードのページ 2a では、I/O カテゴリから
altpll メガファンクションを選択し、デバイス、作成する出力ファイル
の種類（Verilog HDL、VHDL、または AHDL）、および出力ファイル名
を選択することができます（図 2-8）。このメガファンクションでは、ク
リア・ボックス・ネットリストの生成を可能にするためのオプションは
ありません。
図 2-8. MegaWizard Plug-In Manager: altpll [ ページ 2a]
2–18
altpll メガファンクション・ユーザガイド
Altera Corporation
2007 年 3 月
使用法
altpll MegaWizard Plug-In Manager（図 2-9）のページ 3 では、デバイ
ス・ファミリ、スピード・グレード、
（使用できるスピード・グレードは
選択するデバイスごとに異なる）クロック入力周波数（MHz または秒）、
PLL のモード（left_right、top_bottom または自動）、およびその動作
モードを指定します。
Stratix III では PLL の出力は SERDES に直接接続され、また Cyclone III
では SERDES 回路は LE に実装されているため、Set up PLL in LVDS
mode オプションは使用できません。したがって、追加の LVDS-固有の
ポートを備えた特殊モードを作成する必要はなく、データ・レートは使
用できません。
図 2-9. MegaWizard Plug-In Manager: altpll [ ページ 3/18]
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2007 年 3 月
2–19
altpll メガファンクション・ユーザガイド
MegaWizard Plug-In Manager
altpll ウィザードのページ 3 では、右上の Documentation ボタンから、
このユーザ・ガイドおよび関連資料にアクセスしたり、Quartus II Help
システムを起動したり、サンプル波形を生成することができます。
表 2–6 に、altpll ウィザードのページ 3 の機能と設定を示します。
表 2–6. altpll MegaWizard Plug-In Manager ページ 3 のオプション（１ / ３）
機能
説明
トップ / ボトム
Which device family 使用するアルテラのデバイ Stratix III
will you be using?
ス・ファミリを選択します。
レフト / ライト
Stratix III
Cyclone III
Cyclone III
Which device speed 最高スピードのデバイスを「Stratix III
「Stratix III
「Cyclone III
grade will you be
使用していない場合は、スハンドブック」のハンドブック」のハンドブック」
using?
ピード・グレードを指定しま「Stratix III デバイ「Stratix III デバイの「Cyclone III
す。値が低いほど、スピード・スの DC & スイッスの DC & スイッデバイスの DC &
グレードは速くなります。
チング特性」の章チング特性」の章スイッチング特
を参照してくださを参照してくださ性」の章を参照
い。
い。
してください。
What is the
frequency of the
inclock0 input?
PLL の inclock0 入力の入入力周波数範囲に入力周波数範囲に入力周波数範囲
については、
ついては、
ついては、
力周波数を示します。
「Cyclone III
「Stratix III
「Stratix III
ハンドブック」のハンドブック」のハンドブック」
「Stratix III デバイ「Stratix III デバイの「Cyclone III
スの DC & スイッスの DC & スイッデバイスの DC &
チング特性」の章チング特性」の章スイッチング特
を参照してくださを参照してくださ性」の章を参照
してください。
い。
い。
Set up PLL in LVDS このオプションは、Stratix III
mode
および Cyclone III デバイス
では使用できません。
—
Which PLL type will Stratix III デバイスの場合、メ Top/Bottom PLL
you be using?
ガファンクションでトップ / オプションを選択
ボトム PLL、レフト / ライトしなければなりま
PLL、または自動的に選択させん。
れた PLL のいずれを使用す
るか選択します。
Cyclone III デバイスの場合、
使用可能なオプションは自
動的に選択された PLL だけ
です。
2–20
altpll メガファンクション・ユーザガイド
—
—
Left/Right PLL
オプションを選択
しなければなりま
せん。
—
Altera Corporation
2007 年 3 月
使用法
表 2–6. altpll MegaWizard Plug-In Manager ページ 3 のオプション（２ / ３）
機能
Use the feedback
path inside the PLL
説明
使用する
トップ / ボトム
レフト / ライト
Cyclone III
ここで指定されるここで指定されるここで指定され
OPERATION_MODE を指定補正モードはすべ補正モードはすべる補正モードは
てこのタイプのてこのタイプのすべてこのタイ
します。
PLL で使用できま PLL で使用できまプのPLLで使用で
● Normal mode—PLL
きます。
す。
す。
フィードバック・パス
は、グローバルまたは
リージョナル・クロッ
ク・ネットワークから供
給され、そのクロック・
タイプおよび特定の PLL
出力用レジスタへのク
ロック遅延を最小化しま
す。補正する PLL 出力
を指定できます。
● Source-Synchronous
mode— データとクロッ
クが同時に入力ピンに到
達した場合、いかなる
IOE 入力レジスタのク
ロック・ポートおよび
データ・ポートにおいて
も、同じ位相関係を維持
することが保証されま
す。
● Zero Delay Buffer
mode—PLL フィード
バック・パスは、専用
PLL 外部出力ピンに限定
されます。オフチップで
ドライブされるクロッ
ク・ポートは、クロック
入力と外部クロック出力
の間の遅延が最小になる
ようにクロック入力に対
して位相調整されます。
● No Compensation
mode—PLL フィード
バック・パスは、PLL
ループに限定されます。
外部ソースまたはクロッ
ク・ネットワークからは
供給されません。この
モードではクロック・
ネットワークは補正され
ませんが、クロックの
ジッタは最小限に抑えら
れます。
Altera Corporation
2007 年 3 月
2–21
altpll メガファンクション・ユーザガイド
MegaWizard Plug-In Manager
表 2–6. altpll MegaWizard Plug-In Manager ページ 3 のオプション（３ / ３）
機能
Create an 'fbin'
input for an external
feedback (External
Feedback Mode)
トップ / ボトム
レフト / ライト
Cyclone III
External Feedback mode— このオプションは
PLL は PLL への fBIN フィーこのタイプの PLL
ドバック入力を補正します。で使用できます。
入力クロック・ピントと
フィードバック・クロック・
ピンの間の遅延が最小化さ
れます。
このオプション
は、シングル・エ
ンド I/O 規格専用
である点を除い
て、このタイプの
PLL で使用できま
す。
—
Normal mode
のみです。これ以
外のモードは補正
されません。
Normal、Source
Synchronous、
および ZeroDelay Buffer
mode
これ以外のモー
ドは補正されま
せん。
説明
Which output clock 補正する PLL の出力ポート
will be compensated を指定します。
for?
2–22
altpll メガファンクション・ユーザガイド
Normal、Source
Synchronous、お
よび Zero-Delay
Buffer mode
これ以外のモード
は補正されませ
ん。
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2007 年 3 月
使用法
altpll ウィザードのページ 4 では、調整可能な設定により、ダイナミッ
ク・リコンフィギュレーションおよびダイナミック・フェーズ・リコン
フィギュレーションをイネーブルし、オプションの非同期リセットの入
力および位相 / 周波数検出器を作成したり、locked 出力オプションお
よびアドバンスト PLL パラメータをアクティブにすることができます
（図 2-10）。
図 2-10. MegaWizard Plug-In Manager: altpll [ ページ 4/18]
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2007 年 3 月
2–23
altpll メガファンクション・ユーザガイド
MegaWizard Plug-In Manager
表 2–7 に、altpll ウィザードのページ 4 のオプションと設定を示します。
表 2–7. altpll MegaWizard Plug-In Manager ページ 4 のオプション（１ / ３）
機能
説明
Create optional
このオプションは、以下に示すこのインス
inputs for dynamic タンス化のすべての PLL リコンフィギュ
reconfiguration
レーション・ポートをイネーブルします。
入力ポート（scanclk、 scandata、
scanclkena および configupdate）
および出力ポート（scandataout および
scandone）
Create optional
inputs for dynamic
phase
reconfiguration
トップ /
ボトム
レフト /
ライト
Cyclone III
このタイプこのタイプこのタイプ
のPLLで使用のPLLで使用のPLLで使用
可能です。
可能です。
可能です。
このオプションは、以下に示すこのインスこのタイプこのタイプこのタイプ
タンス化のすべての PLL フェーズ・リコンのPLLで使用のPLLで使用のPLLで使用
フィギュレーション・ポートをイネーブル可能です。
可能です。
可能です。
します。入力ポート
（phasecounterselect[3..0]、
phaseupdown、 phasestep および
scanclk）および出力ポート
（phasedone）
Create an 'pllena'
このオプションは、この PLL インスタンス
input to selectively の pllena ポートを作成します。3–2 ペー
enable the PLL
ジの表 3–1 の pllena ポートについての説
明を参照してください。
Stratix III
デバイスで
は使用でき
ません。
Stratix III
このタイプ
デバイスでのPLLで使用
は使用でき可能です。
ません。
Create an 'areset'
input to
asynchronously
reset the PLL
このオプションは、この PLL インスタンスこのタイプこのタイプこのタイプ
の areset ポートを作成します。3–2 ペーのPLLで使用のPLLで使用のPLLで使用
可能です。
可能です。
ジの表 3–1 の areset ポートについての説可能です。
明を参照してください。
Create an 'pfdena'
input to selectively
enable the
phase/frequency
detector
このオプションは、この PLL インスタンスこのタイプこのタイプこのタイプ
の pfdena ポートを作成します。3–2 ペーのPLLで使用のPLLで使用のPLLで使用
可能です。
可能です。
ジの表 3–1 の pfdena ポートについての説可能です。
明を参照してください。
2–24
altpll メガファンクション・ユーザガイド
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2007 年 3 月
使用法
表 2–7. altpll MegaWizard Plug-In Manager ページ 4 のオプション（２ / ３）
機能
Create output file
or files using
'Advanced' PLL
parameters
説明
トップ /
ボトム
レフト /
ライト
Cyclone III
このタイプこのタイプこのタイプ
このオプションの使用は推奨さのPLLで使用のPLLで使用のPLLで使用
れません。
可能です。
可能です。
可能です。
このオプションは、PLL コンフィギュレー
ションの詳細を正確に把握しておく必要の
あるユーザ向けのものです。ウィザードでア
ドバンスト・パラメータを指定した後、コン
パイラでそれを変更することはできないた
め、ウィザードとの併用を意図していませ
ん。このオプションを使用したデザインは、
より適切な設定を行ったり、ウィザードがデ
ザインに対応していないことを検出した設
定を変更するなどの改良されたアルゴリズ
ムがもたらすメリットを得ることができま
せん。このオプションは、パラメータについ
て十分理解し、それらを最適に設定できる上
級 PLL ユーザ向けです。
このオプションをオンにすると、メガファン
クションで生成された出力ファイルに PLL
で使用するすべての初期カウンタ値が含ま
れます。PLL パラメータ計算が抑制されてい
る間、これらの値を ModelSim 機能シミュ
レーションで使用します。このオプション
は、シミュレーションの実行前に、デバイ
ス・ファミリ、スピード・グレード、および
PLL タイプが正しく指定されている場合に
のみ使用します。これらの設定はデバイス・
ファミリ固有のものであり、PLL を他のス
ピード・グレードやデバイス・ファミリに移
行することはできません。
Stratix III デバイスにはさまざまなカウンタ・
サイズがあり、遅延エレメントはなく、
Stratix デバイスとは異なるループ・フィルタ
およびチャージ・ポンプ・パラメータのセッ
トを備えています。そのため、Stratix デバイ
スで使用可能なパラメータの一部は、
Stratix III デバイス・デザインでサポートさ
れない場合があります。ただし、PLL を使用
する場合、アドバンスト・パラメータを指定
する必要のあるケースはほとんどないため、
大多数のユーザはこの制限による影響を受
けることはありません。
Altera Corporation
2007 年 3 月
2–25
altpll メガファンクション・ユーザガイド
MegaWizard Plug-In Manager
表 2–7. altpll MegaWizard Plug-In Manager ページ 4 のオプション（３ / ３）
機能
説明
トップ /
ボトム
レフト /
ライト
Cyclone III
Create 'locked'
output
このオプションは、この PLL インスタンスこのタイプこのタイプこのタイプ
の locked ポートを作成します。3–4 ペーのPLLで使用のPLLで使用のPLLで使用
可能です。
可能です。
ジの表 3–2 の locked ポートについての説可能です。
明を参照してください。
Enable self-reset
on loss of lock
このオプションはロック・カウンタをイネーこのタイプこのタイプこのタイプ
ブルします。
のPLLで使用のPLLで使用のPLLで使用
可能です。
可能です。
可能です。
altpll ウィザードのページ 5 では、Stratix III デバイスで使用するプログ
ラマブル帯域幅を指定します。Stratix III デバイスでは、スペクトラム拡
散をカスタマイズする機能は提供されません（図 2-11）。Cyclone III デ
バイスの場合、この MegaWizard ページは表示されません。Cyclone III
デバイスではバンド幅オプションおよびスペクトラム拡散オプションは
使用できないためです。
2–26
altpll メガファンクション・ユーザガイド
Altera Corporation
2007 年 3 月
使用法
図 2-11. MegaWizard Plug-In Manager: altpll [ ページ 5/18]（Stratix III デバイスの場合）
Altera Corporation
2007 年 3 月
2–27
altpll メガファンクション・ユーザガイド
MegaWizard Plug-In Manager
表 2–8 に、altpll ウィザードのページ 5 の機能および設定を示します。
表 2–8. altpll MegaWizard Plug-In Manager ページ 5 のオプション
（Stratix III デバイスの場合）
機能
How would you like
to specify the
bandwidth setting?
説明
●
●
トップ / ボトム
レフト / ライト
Auto— 帯域幅はコンパイラによって選このタイプのPLLでこのタイプのPLLで
択されます。
使用可能です。
使用可能です。
Preset— 値は、Low、Medium、または
High です。
●
Low—PLL のジッタ除去は向上しま
すが、ロック時間が遅くなります。
●
Medium— 他の 2 つのオプションの
中間です。コンパイラは、PLL の他
の設定に応じて、帯域幅を最小、最
大、またはその中間に設定します。
●
High— ロック時間はより高速にな
りますが、より多くのジッタに追従
します。
2–28
altpll メガファンクション・ユーザガイド
Altera Corporation
2007 年 3 月
使用法
altpll ウィザードのページ 6 では、クロック・スイッチオーバのオプショ
ンおよび設定を指定することができます（図 2-12）。Cyclone III デバイ
スを指定した場合、このページはページ 5 と表示されます。
図 2-12. MegaWizard Plug-In Manager: altpll [ ページ 6/18]（Stratix III の場合）、[ ページ 5/12]
（Cyclone の場合）
表 2–9 に、altpll ウィザードのページ 6 の機能および設定を示します。
Altera Corporation
2007 年 3 月
2–29
altpll メガファンクション・ユーザガイド
MegaWizard Plug-In Manager
表 2–9. altpll MegaWizard Plug-In Manager ページ 6 のオプション
機能
説明
トップ /
ボトム
レフト /
ライト
Cyclone III
Create an 'inclock1' ウィザードの最初のページで指定したこのタイプこのタイプこのタイプ
input for a second inclock0 の他に、2 番目の入力クロックのPLLで使用のPLLで使用のPLLで使用
input clock
可能です。
可能です。
inclock1 を PLL に追加します。2 番目の可能です。
入力 inclock1 の周波数は、inclock0 の
周波数と同じである必要はありません。
使用されるステータス信号は、入力クロック
周波数が互いの2倍以内に収まっている場合
にのみ有効です。
Input clock switch
入力クロックの切り換えをカスタマイズすこのタイプこのタイプこのタイプ
るオプションは次の 2 つです。
のPLLで使用のPLLで使用のPLLで使用
● Create a ‘clkswitch’ input to manually
可能です。
可能です。
可能です。
select between the input clocks—マニュ
アル・スイッチオーバで使用します。
● Allow PLL to automatically control the
switching between input clocks— 自動
スイッチオーバをイネーブルします。ま
た、マニュアル・オーバライド用の
clkswitch 入力を作成することもでき
ます。
Create an
'activeclock'
output to indicate
the input clock
being used
PLL の現在のソースである入力を示すこのタイプこのタイプこのタイプ
activeclock 出力ポートを作成します。のPLLで使用のPLLで使用のPLLで使用
可能です。
可能です。
3–4 ページの表 3–2の「activeclock」ポー可能です。
トについての説明を参照してください。
Create a 'clkbad'
output for each
input clock
clkbad0 と clkbad1 の 2 つの clkbad 出このタイプこのタイプこのタイプ
のPLLで使用のPLLで使用のPLLで使用
力を作成します。3–4 ページの表 3–2 の
可能です。
可能です。
clkbad ポートの説明を参照してください。可能です。
2–30
altpll メガファンクション・ユーザガイド
Altera Corporation
2007 年 3 月
使用法
Stratix III デバイスのページ 7 ∼ 16、Cyclone III デバイスのページ 6 ∼ 10
では、各 PLL 出力ポートの逓倍値、分周値、デューティ・サイクル、位
相シフト、およびタイム・シフトを指定します。使用可能な出力ポート
は、Stratix III デバイスの場合は c0 ∼ c9、Cyclone III デバイスの場合は
c0 ∼ c4 です。各ページには、1 つの PLL 出力ポートの設定が示されま
す（図 2-13）。
図 2-13. MegaWizard Plug-In Manager: altpll [ ページ 7/18]（Stratix III の場合）
Altera Corporation
2007 年 3 月
2–31
altpll メガファンクション・ユーザガイド
HDL コードからのメガファンクションの推測
表 2–10 に、altpll ウィザードのページ 7 ∼ 16（またはページ 6 ∼ 10）の
機能および設定を示します。
表 2–10. altpll MegaWizard Plug-In Manager ページ 7 ∼ 18 のオプション
レフト /
ライト
Cyclone III
Enter output clock 2–15 ページの表 2–5 を基準として使用しこのオプショ
frequency
ンが設定可能
ます。
な場合は、10
の出力クロッ
クを使用でき
ます。
このオプショ
ンが設定可能
な場合は、7 つ
の出力クロッ
クを使用でき
ます。
このオプショ
ンが設定可能
な場合は、
5つ
の出力クロッ
クを使用でき
ます。
Clock
multiplication/
division factor
2–15 ページの表 2–5 を基準として使用しこのオプショ
ンが設定可能
ます。
な場合は、10
の出力クロッ
クを使用でき
ます。
このオプショ
ンが設定可能
な場合、7 つの
出力クロック
を使用できま
す。
このオプショ
ンが設定可能
な場合は、
5つ
の出力クロッ
クを使用でき
ます。
Clock phase Shift
2–15 ページの表 2–5 を基準として使用しこのオプショ
ンが設定可能
ます。
な場合は、10
の出力クロッ
クを使用でき
ます。
このオプショ
ンが設定可能
な場合、7 つの
出力クロック
を使用できま
す。
このオプショ
ンが設定可能
な場合は、
5つ
の出力クロッ
クを使用でき
ます。
Clock duty cycle
2–15 ページの表 2–5 を基準として使用しこのオプショ
ンが設定可能
ます。
な場合は、10
の出力クロッ
クを使用でき
ます。
このオプショ
ンが設定可能
な場合、7 つの
出力クロック
を使用できま
す。
このオプショ
ンが設定可能
な場合は、
5つ
の出力クロッ
クを使用でき
ます。
機能
説明
HDL コード
からの
メガファンク
ションの推測
トップ /
ボトム
Quartus II 合成機能などの合成ツールは、特定のタイプの HDL コード
を認識し、メガファンクションが最適な結果をもたらす場合は、適切な
メガファンクションを自動的に推測します。しかし、altpll を推測する
ことはできず、デザインでインスタンス化する必要があります。メガファ
ンクションのインスタンス化について詳しくは、「HDL コードでのメガ
ファンクションのインスタンス化」を参照してください。
2–32
altpll メガファンクション・ユーザガイド
Altera Corporation
2007 年 3 月
使用法
HDL コード
でのメガファ
ンクションの
インスタンス化
MegaWizard Plug-In Manager を使用してメガファンクションをセット
アップおよびパラメータ化する場合、メガファンクションをインスタン
ス化する VHDL または Verilog HDL ラッパー・ファイルが作成されま
す（ブラック・ボックス手法）
。一部のメガファンクションでは、Synplify
や Precision RTL Synthesis などの EDA 合成ツールを使用して完全に合
成可能なネットリストを作成し、結果の品質を向上させることができま
す（クリア・ボックス手法）。
クリア・ボックス手法とブラック・ボックス手法については、
「Quartus II
ハンドブック Volume 1」の「合成」セクションで説明しています。
コンパイル後
のメガファン
クションの識別
Quartus II ソフトウェアでのコンパイル中に、解析とエラボレーション
が実行され、デザインの構造が構築されます。コンパイル階層を展開し
メガファンクションを名前で検索して、Project Navigator ウィンドウで
メガファンクションを見つけることができます。
メガファンクション内（Node Finder を使用して）または Hierarchy ボッ
クスでノード名を検索し、メガファンクションを参照して位置を特定す
ることができます。
タイミング
解析
ロジック・アレイをドライブする各 PLL クロック出力のレジスタ間タイ
ミングは、スラック付きでレポートされます。レポートのタイミング解
析セクションでは、実際のポイント間遅延、必要なセットアップ関係、
および各クロックで最もクリティカルなパスのリストを表示することが
できます。それぞれのパスには、スラックと fMAX の両方が提供されま
す。List Path を実行して、各種タイミング・パラメータ（マイクロパラ
メータ、tCO および tSU など）を表示します。
PLL を使用したデザインのタイミング解析時には、プロジェクト・ク
ロック設定が PLL 入力クロック周波数およびデューティ・サイクル設定
に優先します。
以下の要件および条件に注意してください。
■
■
Altera Corporation
2007 年 3 月
コンパイル時のワーニングは、プロジェクトのクロック設定が PLL
のクロック設定よりも優先されることをレポートしています。
プロジェクトのクロック設定は、タイミング・ドリブン・コンパイ
ルに対する PLL のクロック設定よりも優先されます。タイミング・
ドリブン・コンパイルをオンにしてデザインをコンパイルすると、
デザインが過度に抑制されるため、Fitter で fMAX 性能を向上させる
ことができます。例えば、PLL が 150 MHz クロックを出力するよ
う設定されている場合は、プロジェクトのクロック設定を 170 MHz
に設定できるため、Fitter は 170 MHz のデザイン性能を達成しよう
と試みます。
2–33
altpll メガファンクション・ユーザガイド
タイミング解析
■
■
■
コンパイラは PLL のロック周波数範囲をチェックします。プロジェ
クトのクロック設定で指定された周波数がロック周波数範囲外の場
合、PLL のクロック設定は無効にはなりません。
PLL のクロック設定が無効になると、タイミング要件のみ変更され、
PLLの各クロック出力の逓倍/分周および位相遅延は変化しません。
MegaWizard Plug-In Manager は、altpll パラメータを決定するのに
プロジェクトのクロック設定を使用しません。
デフォルトの必須 fMAX 設定により、PLL のクロック設定が無効にな
ることはありません。個別クロック設定でのみ、PLL のクロック設
定が無効になります。
PLL のクロック設定の無効化は、デバイスをコンフィギュレーションし、
PLL パラメータに指定されたものとは異なる入力クロックを PLL に供給
するときにタイミング要件が満たされているかどうか確認する場合に有
用です。したがって、この機能により、タイミング解析のための PLL 入
力クロック周波数設定を無効にすることができ、デザインを再合成した
り再フィットする必要がなくなります。以下の手順でを実行することに
より、PLL 入力周波数設定が無効になり、タイミング解析が再生成され
ます。
1.
Assignments メニューの Timing Analysis Settings をクリックしま
す。
2.
Timing Analysis Settings から、Classic Timing Analyzer Settings
を展開し、Individual Clocks をクリックします。
3.
Individual Clocks ダイアログ・ボックスの New... をクリックします。
4.
New Clock Settings ダイアログ・ボックスに、新しいクロック設定
の名前を入力します。
5.
絶対クロックのタイミング要件を指定する場合は、以下のステップ
に従ってください。
a.
Relationship to other clock settings から、Independent of other
clock settings を選択します。
b.
Required fMAX ボックスに、必要なクロック信号の周波数を入
力し、リストから時間単位を選択します。
c.
Duty Cycle ボックスに、クロックの必要なデューティ・サイク
ルを入力します。
Cyclone PLL は、デューティ・サイクルが 40 ∼ 60% の入力ク
ロックを受け入れます。
2–34
altpll メガファンクション・ユーザガイド
Altera Corporation
2007 年 3 月
使用法
d.
OK をクリックします。
6.
OK をクリックして、Settings ダイアログ・ボックスを閉じます。
7.
Assignments メニューの Assignment Editor をクリックします。
8.
スプレッドシートで、Assignment Name カラムの空白のセルをダ
ブルクリックし、Clock Settings までスクロールしてこれを選択し
ます。
9.
To カラムの空白のロウをダブルクリックしてから矢印をクリックし、
Node Finder をクリックして外部フィードバック入力ピンを検索し
ます。
10. Node Finder ダイアログ・ボックスの List ボタンをクリックして、
入力 PLL の名前を見つけます。
11. OK をクリックします。
12. Assignment Editor スプレッドシートで、先に作成したクロック設
定と同じロウにある Value セルをダブルクリックします。
13. Processing メニューの Start をポイントして Start Classic Timing
Analyzer をクリックします。
シミュレー
ション
Quartus II Simulation ツールは、シミュレーションを実行するための使
いやすい統合ソリューションを提供します。シミュレーション・オプショ
ンについては、以下の項で説明しています。
altpll メガファンクションは、動作およびタイミング・シミュレーショ
ンをサポートします。シミュレーションは、すべてのコントロール信号
およびクロック出力をサポートします。表 2–11 に、altpll メガファンク
ションのシミュレーション・サポートを示します。
表 2–11. altpll シミュレーション・サポート（１ / ２）
機能
シミュレーション・サポート
ロック
広帯域幅条件に対してのみモデル化されます。PLL はシミュレーションで 2 ∼ 10
サイクルでロックまたは再ロックします。これは必ずしも実際のロック時間を反
映しているわけではありません。実際のロック時間は低い帯域幅設定では数千サ
イクルを必要とする場合があります。
プログラマブル帯域幅
モデル化されない。
PLL リコンフィギュレー PLL パラメータの実行時の変更をシミュレーションできます。m または n を変更
ション
する場合の再ロックは、ロック機能と同様に広い帯域幅に対してのみモデル化さ
れます。
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2007 年 3 月
2–35
altpll メガファンクション・ユーザガイド
シミュレーション
表 2–11. altpll シミュレーション・サポート（２ / ２）
機能
シミュレーション・サポート
外部フィードバック
モデル化される (1)。
PFD イネーブル
モデル化される。位相周波数検出器（PFD）がディセーブルされている場合、VCO
の有限周波数ドリフトはモデル化されません。
クロック・スイッチオーバ手動および自動切り換えおよびコントロール信号がモデル化されます。ロックが
外れたクロックの周波数ドリフトおよび周波数オーバシュート（セカンダリ・ク
ロックまたは切り換わったクロックの再ロック）はモデル化されません。
周波数入力変更
シミュレーションで PLL の入力周波数が変更される場合、モデルは（fIN × m）/n）
が VCO の範囲内にあるかどうかチェックし、広帯域幅に対してコンフィギュレー
ションされた場合と同様にロックします。
スペクトラム拡散
シミュレーションでは周波数変調はモデル化されません。
ジッタ
シミュレーションではジッタはモデル化されません。(2)
pllena
モデル化される。この信号が Low にドライブされると、PLL はロックを失い、PLL
クロック出力はロジック Low にドライブされます。
areset
モデル化される。この信号が High にドライブされると、PLL はロックを失い、
PLL クロック出力はロジック Low にドライブされます。PLL クロック出力の周波
数オーバシュートはモデル化されません。
表 2–11 の注 :
(1)
(2)
外部フィードバック・シミュレーションについて詳しくは、
「Stratix II および Stratix II GX デバイスの外部フィード
バック・ボード遅延のシミュレーション」を参照してください。
Quartus II シミュレータでは、ジッタはモデル化されませんが、TimeQuest とクラシック・タイミング・アナラ
イザでは、クロックまたはクロック間の転送のセットアップおよびホールド・チェックを行うときに、（ジッタ
に関連した）クロックのセットアップまたはホールドに対するばらつきの期待値を特定することができます。詳
細については、「Quartus II ハンドブック」の「タイミング解析」の章を参照してください。
Stratix IIおよびStratix II GXデバイスの外部フィードバック・
ボード遅延のシミュレーション
このオプションは、Stratix II および Stratix II GX デバイスでのみ使用可
能です。これらのデバイスの機能およびタイミング・モデルは、外部
フィードバックのシミュレーションをサポートしていません。外部
フィードバック入力ピン（fbin）で PLL External Feedback Board Delay
オプションを設定し、以下の手順を実行して外部フィードバック・モー
ドをシミュレーションします。
1.
Quartus II ソフトウェアで、既存のプロジェクトを開くか新規プロ
ジェクトを作成します。
2.
Assignments メニューの Assignment Editor をクリックします。
3.
Categoryバーで、
Timingの下にあるOther Timingをクリックします。
2–36
altpll メガファンクション・ユーザガイド
Altera Corporation
2007 年 3 月
使用法
4.
スプレッドシートで、To セルの空白のロウをダブルクリックして、
ピン名を入力するか矢印をクリックして Node Finder を使用し、外
部フィードバック入力ピンを検索します。
5.
Assignment Name セルをダブルクリックして、
PLL External Feedback
Board Delay を選択します。
6.
Value セルをダブルクリックして、信号が外部クロック出力ピンか
らボード上のトレースを通って、外部フィードバック入力ピンに伝
播するのに要する時間を入力します。
altpll 動作モデルを使用して、Stratix II および Stratix II GX の enhanced
PLL および fast PLL をシミュレーションすることができます。Stratix II
および Stratix II GX デバイスの動作モデル・インスタンス化は、デザイ
ン・エンティティと同じガイドラインおよび制限に従う必要があります。
altpll 動作モデルおよびタイミング・モデルは、ジッタをシミュレーショ
ンしません。
altpllの動作モデルは、\quartus\eda\sim_libディレクトリにあります。
altera_mf.vhd ファイルには、VHDL 動作モデルが含まれており、
Stratix II/Stratix II GX altpllに使用することができます。altera_mf.vファ
イルには、Verilog HDL 動作モデルが含まれており、Stratix II altpll 動作
シミュレーションに使用することができます。動作モデルはパラメータ
のエラー・チェックを実行しません。そのため、有効な値のみ指定する
必要があります。
モデルのシミュレーションを成功させるには、VHDL シミュレータの分
解能をピコ秒（ps）に設定する必要があります。分解能が大きいと計算
が切り下げられ、誤った逓倍または分周値になります。
Quartus II のシミュレーション
Quartus シミュレータでは、
機能とタイミングの2種類のシミュレーショ
ンを実行することができます。
Quartus II プログラムの機能シミュレーションでは、FPGA のタイミン
グ遅延を考慮することなく、デザインの論理動作を検証することができ
ます。このシミュレーションは、RTL コードのみを使用して実行されま
す。機能シミュレーションを実行するときは、合成前の段階で存在する
信号のみを追加します。これらの信号は、Node Finder のレジスタ、合
成前、デザイン・エントリ、またはピン・フィルタで検索することがで
きます。メガファンクションのトップレベル・ポートは、これら 3 つの
フィルタを使用して検出されます。
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2007 年 3 月
2–37
altpll メガファンクション・ユーザガイド
レポート
これに対して、Quartus II ソフトウェアのタイミング・シミュレーショ
ンでは、アノテーションされたタイミング情報を使用してデザインの動
作を検証します。このシミュレーションは、配置配線後のネットリスト
を使用して実行されます。タイミング・シミュレーションを実行すると
きは、配置配線後に存在する信号のみ追加します。これらの信号は、Node
Finder の Post-Compilation フィルタを使用して検索されます。合成およ
び配置配線中、RTL 信号の名前が変更されます。したがって、PostCompilation フィルタを使用して、メガファンクションのインスタンス
から信号を検出するのが困難な場合があります。ただし、合成および配
置配線段階で信号名を保持する場合は、合成属性 keep またはpreserve
を使用する必要があります。これらは Verilog および VHDL の合成属性
であり、解析および合成時に特定のワイヤ、レジスタ、またはノードの
状態を維持するよう指示します。これらの合成属性を使用して、組み合
わせロジック・ノードを維持すれば、シミュレーション中にノードを観
察することができます。
これらの属性の詳細は、「Quartus II ハンドブック Volume 1」に記載さ
れています。
EDA シミュレーション
使用するシミュレーション・ツールに応じて、
「Quartus II ハンドブック
Volume 3」の「シミュレーション」セクションの該当する章を参照して
ください。
「Quartus II ハンドブック」の章では、メガファンクションを
含む機能およびゲート・レベルのタイミング・シミュレーションの実行
方法、および必要なファイルとこれらのファイルが配置されているディ
レクトリの詳細について説明しています。
Verilog HDL シミュレーションの動作シミュレーション・モデルは、以
下の場所にあります。<Quartus_install_directory>/eda/lib/altera_mf.v
VHDL シミュレーションの動作シミュレーション・モデルは、以下の場
所にあります。<Quartus_install_directory>/eda/lib/altera_mf.vhd.
レポート
コンパイル情報のメッセージは、要求された逓倍および分周係数、およ
び位相シフトに問題がなかったかどうかを表示します。無効な逓倍また
は分周係数を入力すると、コンパイルは失敗し、Quartus II ソフトウェ
アはエラー・メッセージとともに、代わりの逓倍または分周係数を表示
します。無効な位相シフト値を入力した場合、コンパイルは続行され、
最良の代替値を示す情報メッセージが表示され、ソフトウェアはそれを
使用して処理を継続します。
2–38
altpll メガファンクション・ユーザガイド
Altera Corporation
2007 年 3 月
使用法
Compilation Report の Resource セクションは 2 つの PLL レポートを提
供し、Quartus II ソフトウェアは PLL Summary および PLL Usage レ
ポートを提供します。PLL Summary は、各 PLL インスタンス・パラメー
タに関する情報を提供します。表 2–12 に、PLL Summary に示されるパ
ラメータを記載します。PLL Summary はカラム・ベースで、各カラム
に 1 つの PLL が表示されます。
表 2–12. Report ファイルの PLL Summary（１ / ２）
パラメータ
定義
PLL type
PLL が、enhanced PLL、fast PLL あるいはトップ / ボトム PLL のいずれである
かを示します。
Scan chain
長いリコンフィギュレーション・チェイン（PLL 5 または 6—Stratix デバイスの
み）または短いリコンフィギュレーション・チェイン（PLL 11 または 12—Stratix
デバイスのみ）のいずれであるかを示します。
PLL mode
フィードバック・モードを示します。
Feedback source
fbin にボード・レベルで接続する外部出力を示します。
Compensate clock
補正する必要があるクロック出力ポート（内部または外部）を示します。
Switchover on loss of clock
オンまたはオフ
Switchover counter
スイッチオーバ遅延カウンタの値を示します。
Primary clock
inclk0 または inclk1 のいずれの入力がスイッチオーバのためのプライマ
リ・クロックかを示します。
Input frequency 0
inclk0 のクロック入力周波数。
Input frequency 1
inclk1 のクロック入力周波数。
Nominal VCO frequency
VCO 周波数、または（入力周波数 × m）/n を示します。
Freq min lock
m/n の現在の組み合わせが有効な VCO ロックを提供する最小入力周波数を示
します。
Freq max lock
m と n の現在の組み合わせが有効な VCO ロックを提供する最小入力周波数を
示します。
Clock Offset
クロック・オフセット値を示します。
M VCO Tap
m カウンタの VCO タップ値を示します。
M Initial
m カウンタがスタートするまでの初期 VCO サイクル数を示します。
M value
m カウンタ値
N value
n カウンタ値
M counter delay
すべての PLL 出力に対して負のシフトを提供する m カウンタの時間遅延設定。
N counter delay
すべての PLL 出力に対し正のシフトを提供する n カウンタの時間遅延設定。
M2 value
m2 カウンタ値（スペクトラム拡散変調用）
N2 value
n2 カウンタ値（スペクトラム拡散変調用）
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2007 年 3 月
2–39
altpll メガファンクション・ユーザガイド
レポート
表 2–12. Report ファイルの PLL Summary（２ / ２）
パラメータ
定義
SS counter
スペクトラム拡散カウンタの設定（SS の変調の周波数を制御）
Downspread
ダウン拡散の設定。
Spread frequency
拡散周波数（入力周波数÷ SS カウンタ）
Charge pump current
チャージ・ポンプの現在の設定
Loop filter resistance
ループ・フィルタ抵抗値
Loop filter capacitance
ループ・フィルタ・キャパシタンス値
Freq zero
周波数ドメインでループ・フィルタがゼロになる位置
Bandwidth
この PLL の帯域幅
Freq pole
周波数ドメインのループ・フィルタの極の位置
Enable 0 counter
fast PLL の RXLOADEN または TXLOADEN 用（汎用モードでは適用されない）
。
Enable 1 counter
fast PLL の RXLOADEN または TXLOADEN 用（汎用モードでは適用されない）
。
Real time reconfigurable
オンまたはオフ
Scan chain MIF file
PLL カウンタの初期コンフィギュレーションで .mif ファイルを指定します。
Preserve counter order
オンまたはオフ
PLL location
PLL の位置
Inclk0 signal
PLL の inclk0 ポートをドライブするピンの名前
Inclk1 signal
PLL の inclk1 ポートをドライブするピンの名前
PLL Usage レポートには、各 PLL の出力の詳細な情報が示されます。こ
のレポートは、PLL の出力ポート別に分類されています。各ロウは、デ
ザインで使用される異なる PLL 出力ポートを表します。表 2–13 に、PLL
Usage レポートに示されるパラメータを記載します。Report ファイルで
は、この情報は表 2–13 に示すカラム形式ではなくロウ形式で示されま
す。
表 2–13. Report ファイルの PLL Usage Summary（１ / ２）
パラメータ
定義
Name
現在のインスタンス化に対する出力クロック・ポート名
Output clock
このロウのパラメータ情報が適用される PLL 出力（c0 ∼ c5、 e0 ∼ e3 など）
を示します。
Mult
全体の逓倍比
Div
全体の分周比
Output Frequency
このロウの出力クロックの出力周波数
Phase Shift
達成された位相シフト（ユーザが入力した値と異なる場合がある）
。
2–40
altpll メガファンクション・ユーザガイド
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2007 年 3 月
使用法
表 2–13. Report ファイルの PLL Usage Summary（２ / ２）
パラメータ
定義
Delay
このクロック出力全体の遅延設定
Duty Cycle
このクロック出力のデューティ・サイクル
Counter
このクロック出力に使用するポストスケール・カウンタ
Counter Delay
出力カウンタの遅延（全体の遅延は m および n 遅延の組み合わせ）
Counter Value
ポストスケール・カウンタ値
High/Low
カウンタ値を構成する High および Low タイム・カウント High および Low カ
ウントの比率は、デューティ・サイクルに正比例します。
Initial
このポストスケール・カウンタの初期値（位相シフトの粗い粒度を達成する）。
VCO Tap
VCO タップの範囲は 0 ∼ 7 です（VCO 期間の 1/8 単位で位相シフトの微細な
粒度を実現）
。
ロック信号をゲートするクロック・サイクルの計算
ロック信号をゲートするのに必要なサイクル数を計算しなければならな
い場合があります。
ゲート・ロック回路は入力クロックでクロックされます。PLL の最大
ロック時間については、デザインで使用するデバイス・ハンドブックの
該当する章で説明しています。PLL の最大ロック時間を確保し、入力ク
ロックの周期で分周する必要があります。結果は、ロック信号をゲート
するのに必要なクロック・サイクル数になります。
SignalTap II
エンベデッド・
ロジック・
アナライザ
SignalTap II エンベデッド・ロジック・アナライザは、デザイン内のす
べてのアルテラ・メガファンクションをデバッグする非侵入手法を提供
します。SignalTap II エンベデッド・ロジック・アナライザにより、シ
ステムをフル・スピードで実行しながら、デザイン内のアルテラ・メガ
ファンクションの最上位ポートのサンプル・データをキャプチャおよび
解析することができます。
アルテラ・メガファンクションからの信号をモニタするには、最初に
Quartus II ソフトウェアで SignalTap II エンベデッド・ロジック・アナ
ライザをコンフィギュレーションし、次にアナライザを Quartus II プロ
ジェクトの一部として含める必要があります。次に、Quartus II ソフト
ウェアは、アナライザを選択したデバイスのデザインにシームレスに埋
め込みます。
SignalTap II エンベデッド・ロジック・アナライザの使用方法について
詳しくは、
「Quartus II ハンドブック Volume 3」の「SignalTap II エンベ
デッド・ロジック・アナライザを使用したデザインのデバッグ」の章を
参照してください。
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2007 年 3 月
2–41
altpll メガファンクション・ユーザガイド
デザイン例
デザイン例
この項では、altpll メガファンクションを使用して enhanced PLL から外
部差動クロックを生成し（2–50 ページの図 2-20 を参照）、また内部ク
ロック信号を生成および変更する（2–63 ページの図 2-29 を参照）2 つの
デザイン例を示します。
これらの例では、Quartus II ソフトウェアで MegaWizard Plug-In
Manager を使用しています。MegaWizard の各ページについて詳細に説
明します。デザイン例が完成すると、それらをプロジェクト全体に取り
込むことができます。
デザイン・ファイル
デザイン・ファイル例は、このユーザ・ガイドの「Quartus II プロジェ
クト」の項およびアルテラ・ウェブサイト（www.altera.co.jp）の「ユー
ザガイド」のセクションで入手できます。
例 1 : 差動クロック
この項では、altpll メガファンクションを使用して enhanced PLL から外
部差動クロックを生成するデザイン例を示します。デザイン仕様を満た
すためにクロック信号を生成および変更する必要がよくあります。ダブ
ル・データ・レート（DDR）メモリにインタフェースする場合は、外部
デバイスに対して差動 SSTL クロック信号を生成する必要があります。
DDR DIMM には、差動 SSTL クロックの 3 つのペアが必要です。Stratix
デバイスの enhanced PLL を使用して、これらのクロック信号を生成す
ることができます。
この例では、次の動作を行います。
■
■
■
altpll メガファンクションおよび MegaWizard Plug-In Manager を使
用して、33.33 MHz の入力クロックから 166 MHz の差動 SSTL 外部
クロック（ddr_clk）出力を生成。
EP1S10F780 デバイスをプロジェクトに割り当て、プロジェクトを
コンパイルして DDR_CLK デザインを実装。
DDR_CLK デザインのシミュレーション
166 MHz の差動 SSTL 外部クロックの生成
1.
Quartus II ソフトウェアで、プロジェクト・ファイル \ddr_clk\
ddr_clk.qpf を開きます。
2.
トップレベル \ddr_clk\ddr_clk.bdf を開きます。この例では、こ
のプロジェクトを完成させます。
2–42
altpll メガファンクション・ユーザガイド
Altera Corporation
2007 年 3 月
使用法
3.
ブロック・デザイン（.bdf）ファイルの空白エリアでダブルクリッ
クして、Symbol ウィンドウ内で MegaWizard Plug-In Manager を
クリックするか、Tools メニューの MegaWizard Plug-In Manager
をクリックします。
4.
What action do you want to perform? で、Create a new custom
megafunction をクリックします。Next をクリックします。ページ
2a が表示されます。
5.
ウィザードのページ 2a で、I/O フォルダを展開し、ALTPLL を選択
します。
6.
Which device family will you be using? から Stratix を選択します。
7.
Which type of output file do you want to create? で、AHDL を選択
します。
図 2-14 に、これらのパラメータを設定した後のページ 2a を示しま
す。
図 2-14. MegaWizard Plug-In Manager: altpll [ ページ 2a]
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2007 年 3 月
2–43
altpll メガファンクション・ユーザガイド
デザイン例
8.
What name do you want for the output file? に、出力ファイル名
ddr_pll を入力します。
9.
Next をクリックします。ページ 3 が表示されます。
10. ページ 3 で、General セクションの What is the frequency of the
inclock0 input? に 33.33 を入力し、MHz を選択します。
11. PLL type で、Select the PLL type automatically をクリックします。
12. Operation modeで、Create an 'fbin' input for an external feedback
(External Feedback Mode) を選択します。
13. Operation mode の Which output clock will have a board-level
connection? で、ドロップ・ダウン・メニューから e0 を選択します。
図 2-15 に、これらのパラメータを設定した後のページ 3 を示します。
2–44
altpll メガファンクション・ユーザガイド
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2007 年 3 月
使用法
図 2-15. MegaWizard Plug-In Manager: altpll [ ページ 3/18]
14. Next をクリックします。ページ 4 が表示されます。
15. Dynamic configuration セクションでは、デフォルト設定のままに
します。
16. Optional inputs セクションで、
Create an ‘pllena’ input to selectively
enable the PLL、Create an ‘areset’ input to asynchronously reset the
PLL、
およびCreate an ‘pfdena’ input to selectively enable the phase/
frequency detector をオンにします。
17. Lock output セクションで、Create ‘locked’ output をオンにします。
18. 残りのオプションは、デフォルト設定のままにします。
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2007 年 3 月
2–45
altpll メガファンクション・ユーザガイド
デザイン例
図 2-16 に、これらの選択を行った後のページ 4 を示します。
図 2-16. MegaWizard Plug-In Manager: altpll [ ページ 4/18]
19. Output Clocks タブをクリックします。ページ 7 が表示されます。
20. ページ 7 で、extclk e0 をクリックします。ページ 13 が表示されます。
21. Use this clock をオンにします。
22. Enter output clock parameters の Clock multiplication factor ボッ
クスに 5 を入力します。
23. Clock division factor ボックスに 1 を入力します。
2–46
altpll メガファンクション・ユーザガイド
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2007 年 3 月
使用法
24. Clock duty cycle (%) に 50.00 を入力します。
図 2-17 に、これらの設定を行った後のページ 13 を示します。
図 2-17. MegaWizard Plug-In Manager: altpll [ ページ 13/18]
25. Next をクリックします。ページ 14 が表示されます。
26. ページ 14 の extclk e1 で、21 ∼ 24 のステップを繰り返します。
27. Next をクリックします。
28. ページ 15 の extclk e2 で、21 ∼ 24 のステップを繰り返します。
29. Next をクリックします。
30. ページ 16 の extclk e3 で、21 ∼ 24 のステップを繰り返します。
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2007 年 3 月
2–47
altpll メガファンクション・ユーザガイド
デザイン例
31. Next をクリックします。ページ 17 が表示されます（図 2-18）。この
ページに入力する必要はありません。
図 2-18. MegaWizard Plug-In Manager: altpll [ ページ 17/18]
32. Next をクリックします。ページ 18 が表示されます。
33. ページ 18 で、バリエーション・ファイル（.tdf）、PinPlanner ポー
ト PPF ファイル（.ppf）、ADHL インクルード・ファイル（.inc）、
Quartus II シンボル・ファイル（.bsf）、およびサマリ・ファイル
（.htmlと.jpg）のサンプル波形がオンになっていることを確認します。
図 2-19 に、これらの選択を行った後のページ 18 を示します。
2–48
altpll メガファンクション・ユーザガイド
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2007 年 3 月
使用法
図 2-19. MegaWizard Plug-In Manager: altpll [ ページ 18/18]
34. Finish をクリックします。ddr_pll モジュールが構築されます。
35. .bdf ファイルの Symbol ダイアログ・ボックスで、OK をクリック
します。
36. ポインタを移動して ddr_pll シンボルを ddr_clk.bdf ファイルの入
力ポートと出力ポートの間に配置し、入力と出力をシンボルに接続
します。クリックしてシンボルを配置します。
図 2-20 に示すように、これでデザイン・ファイルが完成しました。
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2007 年 3 月
2–49
altpll メガファンクション・ユーザガイド
デザイン例
図 2-20. altpll ddr_pll デザイン回路
37. File メニューの Save Project をクリックして、デザインを保存します。
ddr_clk デザインの実装
このステップでは、プロジェクトに EP1S10F780 デバイスを割り当てて、
プロジェクトをコンパイルします。
1.
Assignments メニューの Settings をクリックします。Settings ダイ
アログ・ボックスが表示されます。
2.
Category リストの Device をクリックします。Family フィールド
で、Stratix が選択されていることを確認します。
3.
Target device セクションの Available devices で、EP1S10F780C5 を
選択します。
4.
OK をクリックします。
5.
Processing メニューの Start Compilation をクリックします。
6.
Full Compilation was successful メッセージ・ボックスが表示され
たら、OK をクリックします。
7.
Stratix デバイスでモジュールがどのように実装されているかを表示
するには、Assignments メニューの Timing Closure Floorplan をク
リックします。
ここでは、ddr_clk デザインが実装されています。
2–50
altpll メガファンクション・ユーザガイド
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2007 年 3 月
使用法
機能の結果—Quartus での ddr_clk デザインのシミュレーション
この項では、デザインをシミュレーションして結果を検証します。以下
の手順を実行して、Quartus II シミュレータをセットアップします。
1.
Processing メニューの Generate Functional Simulation Netlist をク
リックします。
2.
Functional Simulation Netlist Generation was successful メッセー
ジ・ボックスが表示されたら、OK をクリックします。
3.
Assignments メニューの Settings をクリックします。
4.
Category リストの Simulator Settings をクリックします。
5.
Simulation mode リストから、Functional を選択します。
6.
Simulation input フィールドで、シミュレーション入力ファイル
ddr_pll.vwf を参照して選択します。
7.
Simulation period で、Run simulation until all vector stimuli are
used を選択します。
8.
OK をクリックします。
9.
Start をクリックするか、Processing メニューの Start Simulation を
クリックします。
10. Simulator was successful メッセージ・ボックスが表示されたら、
OK をクリックします。
11. Simulation Report ウィンドウで、シミュレーション出力波形の結
果を検証します。図 2-21 に、予測されるシミュレーション結果を示
します。
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2007 年 3 月
2–51
altpll メガファンクション・ユーザガイド
デザイン例
図 2-21. ddr_clk デザインの機能波形
機能の結果—ModelSim-Altera での ddr_clk デザインの
シミュレーション
この章では、ModelSim でデザインをシミュレーションして、両方のシ
ミュレータの結果を比較します。この ModelSim デザイン例は、
ModelSim-Altera（Verilog）バージョンに対応しています。
このユーザガイドは、デザイン例を使用する前に
ModelSim-Altera の使用方法を十分に理解しているユーザを対
象としています。ModelSim-Altera をよく知らない場合は、ア
ルテラ・ウェブサイトの ModelSim-Altera のサポート・ページ
を参照してください。インストール、使用方法、トラブルシュー
ティングなど、さまざまなトピックへのリンクを提供しています。
以下の手順を実行して、ModelSim-Altera シミュレータをセットアップ
します。
1.
DDR_CLK_msim.zip を PC 上の作業ディレクトリに解凍します。
2.
ファイルを解凍したフォルダを見つけ、DDR_CLK.do ファイルを
テキスト・エディタで開きます。
3.
1 行目の <insert_directory_path_here> を適切なライブラリ・ファイ
ルのディレクトリ・パスに置き換えます。例 : C:/Modeltech_ae/
altera/verilog/stratix
4.
File メニューの Save をクリックします。
2–52
altpll メガファンクション・ユーザガイド
Altera Corporation
2007 年 3 月
使用法
5.
ModelSim-Altera を起動します。
6.
File メニューの Change Directory をクリックします。
7.
ファイルを解凍したフォルダを選択します。OK をクリックします。
8.
Tools メニューの Execute Macro をクリックします。
9.
DDR_CLK.do を選択して、Open をクリックします。これはシミュ
レーションに必要なすべての設定を自動的に行うための ModelSim
用スクリプト・ファイルです。
10. Waveform Viewer ウィンドウに表示される結果を検証します。
Quartus II
シミュレータで、信号の配列を変更したり、冗長信号を取り除いたり、
結果に合わせて基数を変更する必要がある場合もあります。
図 2-22に、
予測される ModelSim でのシミュレーション結果を示します。
図 2-22. ModelSim でのシミュレーション結果
Altera Corporation
2007 年 3 月
2–53
altpll メガファンクション・ユーザガイド
デザイン例
例 2 : クロック信号の生成
この項では、altpll メガファンクションを使用して内部クロック信号を
生成および変更するデザイン例を示します。この例は 100 MHz の外部
クロック信号から 3 つの内部クロック信号を生成します。
この例では、次の動作を行います。
■
■
■
altpll メガファンクションおよび MegaWizard Plug-In Manager を使
用して、100 MHz の外部入力クロックから 1.00 ns だけタイム・シ
フトされる 133 MHz、200 MHz、および 200 MHz クロックを生成。
EP1S10F780 デバイスをプロジェクトに割り当て、プロジェクトを
コンパイルして shift_clk デザインを実装。
shift_clk デザインのシミュレーション
133 MHz、200 MHz、および 200 MHz タイム・シフトされた
クロックの生成
1.
Quartus II ソフトウェアで、プロジェクト・ファイル shift_clk.qpf
を開きます。
2.
トップレベル shift_clk.qpf を開きます。この例では、このプロジェ
クトを完成させます。
3.
ブロック・デザイン（.bdf）ファイルの空白エリアでダブルクリッ
クして、Symbol ダイアログ・ボックスの MegaWizard Plug-In
Manager をクリックするか、Tools メニューの MegaWizard PlugIn Manager をクリックします。
MegaWizard Plug-In Manager のページ 1 が表示されます。
4.
MegaWizard Plug-In Manager のページ 1 の What action do you
want to perform?セクションで、Create a new custom megafunction
variation をクリックし、Next をクリックします。ページ 2a が表示
されます。
5.
ウィザードのページ 2a で、I/O フォルダを展開し、ALTPLL をク
リックします。
6.
Which type of output file do you want to create? で、AHDL オプ
ションが選択されていることを確認します。
2–54
altpll メガファンクション・ユーザガイド
Altera Corporation
2007 年 3 月
使用法
図 2-23 に、これらの選択を行った後のページ 2a を示します。
図 2-23. MegaWizard Plug-In Manager: altpll [ ページ 2a]
7.
出力ファイル shift_pll の名称。
8.
Next をクリックします。ページ 3 が表示されます。
以下のステップを実行して、100 MHz の外部入力クロックを指定しま
す。
9.
General セクションの What is the frequency of the inclock0 input?
に 100 を入力し、MHz を選択します。このセクションのその他の
オプションはデフォルトのままにしておきます。
10. PLL typeセクションのWhich PLL type will you be using?で、Select
the PLL type automatically をクリックします。
11. Operation mode セクションで、Use the feedback inside the PLL
および In Normal Mode オプションがオンになっていることを確認
します。
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2007 年 3 月
2–55
altpll メガファンクション・ユーザガイド
デザイン例
12. Which output clock will be compensated for? から c0 を選択します。
図 2-24 に、これらの選択を行った後のページ 3 を示します。
図 2-24. MegaWizard Plug-In Manager: altpll [ ページ 3/18]
13. Next をクリックします。ページ 4 が表示されます。
14. Dynamic configuration セクションで、Create optional inputs for
dynamic reconfiguration がオフになっていることを確認します。
15. Optional inputs セクションで、以下を実行します。
a.
Create an ‘pllena’ input to selectively enable the PLL をオンに
します。
2–56
altpll メガファンクション・ユーザガイド
Altera Corporation
2007 年 3 月
使用法
b.
Create an ‘areset’ input to asynchronously reset the PLL. をオ
ンにします。
c.
Create an ‘pfdena’ input to selectively enable the phase/frequency
detector をオフにします。
16. Lock output セクションで、Create ‘locked’ output をオンにします。
17. Advanced PLL parameters は、デフォルトのままにしておきます。
図 2-25 に、これらの選択を行った後のページ 4 を示します。
図 2-25. MegaWizard Plug-In Manager: altpll [ ページ 4/18]
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2007 年 3 月
2–57
altpll メガファンクション・ユーザガイド
デザイン例
以下のステップを実行して、133 MHzの内部クロック（c0）を指定します。
18. Output Clocks タブをクリックして、PLL のすべての出力クロック
のコンフィギュレーションにアクセスします。ページ 7 が表示され
ます。
19. Core Output Clock で、Use this clock をオンにします。
20. Clock Tap Settings セクションで、以下を実行します。
a.
Enter output clock frequency: をオフにします。
b.
Enter output clock parameters: をオンにします。
c.
Clock multiplication factor に 4 を入力します。
d.
Clock division factor に 3 を入力します。
e.
Clock phase shift に 0 を入力し、deg を選択します。
f.
Clock duty cycle (%) に 50.00 を入力します。
21. その他のオプションは、デフォルトのままにしておきます。
図 2-26 に、これらの選択を行った後のページ 7 を示します。
2–58
altpll メガファンクション・ユーザガイド
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2007 年 3 月
使用法
図 2-26. MegaWizard Plug-In Manager: altpll [ ページ 7/18]
22. Next をクリックします。ページ 8 が表示されます。
以下のステップを実行して、200 MHzの内部クロック（c1）を指定します。
23. Core Output Clock で、Use this clock をオンにします。
24. Clock Tap Settings セクションで、以下を実行します。
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2007 年 3 月
a.
Enter output clock frequency: をオフにします。
b.
Enter output clock parameters: をオンにします。
c.
Clock multiplication factor に 2 を入力します。
2–59
altpll メガファンクション・ユーザガイド
デザイン例
d.
Clock division factor に 1 を入力します。
e.
Clock phase shift に 0.00 を入力し、ns を選択します。
f.
Clock duty cycle (%) に 50.00 を入力します。
25. その他のオプションは、デフォルトのままにしておきます。
26. 図 2-27 に、これらの選択を行った後のページ 8 を示します。
図 2-27. MegaWizard Plug-In Manager: altpll [ ページ 8/18]
27. Next をクリックします。ページ 9 が表示されます。
以下のステップを実行して、1.00 ナノ秒の遅延を持つ 200 MHz の内部
クロック（c2）を指定します。
2–60
altpll メガファンクション・ユーザガイド
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2007 年 3 月
使用法
28. Core Output Clock で、Use this clock をオンにします。
29. Clock Tap Settings セクションで、以下を実行します。
a.
Enter output clock frequency: をオフにします。
b.
Enter output clock parameters: をオンにします。
c.
Clock multiplication factor に 2 を入力します。
d.
Clock division factor に 1 を入力します。
e.
Clock phase shift に 1.00 を入力し、deg を選択します。
f.
Clock duty cycle (%) に 50.00 を入力します。
30. その他のオプションは、デフォルトのままにしておきます。
図 2-28 に、これらの選択を行った後のページ 9 を示します。
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2007 年 3 月
2–61
altpll メガファンクション・ユーザガイド
デザイン例
図 2-28. MegaWizard Plug-In Manager: altpll [ ページ 9/18]
31. Finish をクリックします。shift_pll モジュールが構築されます。
32. Symbol ダイアログ・ボックスの OK をクリックします。
33. ポインタを移動させて shift_pll シンボルを shift_clk.bdf の入力ポー
トと出力ポートの間に配置します。クリックしてシンボルを配置し
ます。図 2-29に示すように、これでデザイン・ファイルが完成しました。
34. File メニューの Save Project をクリックして、デザインを保存します。
2–62
altpll メガファンクション・ユーザガイド
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2007 年 3 月
使用法
図 2-29. altpll shift_pll デザイン回路
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2007 年 3 月
2–63
altpll メガファンクション・ユーザガイド
デザイン例
shift_clk デザインの実装
このセクションでは、プロジェクトに EP1S10F780C5 デバイスを割り当
てて、プロジェクトをコンパイルします。
1.
Assignments メニューの Settings をクリックします。
2.
Category リストの Device をクリックします。
3.
Target deviceセクションの Available devicesリストで、EP1S10F780C5
を選択します。
4.
その他のオプションは、すべてデフォルトのままにしておきます。
5.
OK をクリックします。
6.
Start をクリックするか、Processing メニューの Start Simulation を
クリックします。
7.
Save changes to shift_clk? プロンプトが表示され場合は、Yes をク
リックして変更を保存します。
8.
Full Compilation was successful メッセージ・ボックスが表示され
たら、OK をクリックします。
9.
Stratix デバイスに実装されたモジュールを確認するには、Assignments
メニューの Timing Closure Floorplan をクリックします。
2–64
altpll メガファンクション・ユーザガイド
Altera Corporation
2007 年 3 月
使用法
機能の結果—Quartus での shift_clk デザインのシミュレーション
この項では、デザインをシミュレーションして結果を検証します。以下
の手順を実行して、Quartus II シミュレータをセットアップします。
1.
Processing メニューの Simulator Tool をクリックして、Simulator
Tool ダイアログ・ボックスを開きます（図 2-30）。
図 2-30. Simulator Tool ダイアログ・ボックス
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2007 年 3 月
2.
Simulation mode で、Functional を選択します。
3.
Simulation input フィールドで、シミュレーション入力ファイル
shift_clk.vwf を参照して選択します。
4.
Simulation period セクションで、Run simulation until all vector
stimuli are used を選択します。
5.
Simulation options セクションで、
Automatically add pins to simulation
output waveforms をオンにします。このセクションのその他のオプ
ションはチェックしません。
6.
Generate Functional Simulation Netlist ボタンをクリックします。
2–65
altpll メガファンクション・ユーザガイド
デザイン例
7.
Functional Simulation Netlist Generation was successful メッセー
ジ・ボックスが表示されたら、OK をクリックします。
8.
Start をクリックします。
9.
Simulation was successful メッセージ・ボックスが表示されたら、
OK をクリックします。
10. シミュレーション出力波形の結果を検証するには、Report をクリッ
クします。図 2-31 に、予測されるシミュレーション結果を示します。
図 2-31. shift_clk デザインの機能波形
ModelSim-Altera での shift_clk デザインのシミュレーション
この項では、ModelSim でデザインをシミュレーションして、両方のシ
ミュレータの結果を比較します。この ModelSim デザイン例は、
ModelSim-Altera（Verilog）バージョンに対応しています。
このユーザガイドは、デザイン例を使用する前に ModelSimAltera の使用方法を十分に理解しているユーザを対象としてい
ます。ModelSim-Altera をよく知らない場合は、アルテラ・ウェ
ブサイトの ModelSim-Altera のサポート・ページを参照してく
ださい。インストール、使用方法、トラブルシューティングな
ど、さまざまなトピックへのリンクを提供しています。
以下の手順を実行して、ModelSim-Altera シミュレータをセットアップ
します。
2–66
altpll メガファンクション・ユーザガイド
Altera Corporation
2007 年 3 月
使用法
1.
shift_clk_msim.zip ファイルを PC 上の作業ディレクトリに解凍し
ます。
2.
ファイルを解凍したフォルダを参照して選択し、shift_clk.do ファ
イルをテキスト・エディタで開きます。
3.
shift_clk.do ファイルの 1 行目の <insert_directory_path_here> を適
切なライブラリ・ファイルのディレクトリ・パスに置き換えます。
例 : C:/Modeltech_ae/altera/verilog/stratix
4.
File メニューの Save をクリックします。
5.
ModelSim-Altera を起動します。
6.
File メニューの Change Directory をクリックします。
7.
ファイルを解凍したフォルダを選択します。OK をクリックします。
8.
Tools メニューの Execute Macro をクリックします。
9.
shift_clk.do を選択して、Open をクリックします。これはシミュ
レーションに必要なすべての設定を自動的に行うための ModelSim
用スクリプト・ファイルです。
10. Waveform Viewer ウィンドウで結果を検証します。
Quartus II シミュレータで、信号の配列を変更したり、冗長信号を
取り除いたり、結果に合わせて基数を変更する必要がある場合もあ
ります。図 2-32 に、予測される ModelSim でのシミュレーション結
果を示します。
Altera Corporation
2007 年 3 月
2–67
altpll メガファンクション・ユーザガイド
まとめ
図 2-32. ModelSim でのシミュレーション結果
まとめ
Quartus II ソフトウェアは、加算器やカウンタなどの単純な演算ユニッ
トから、最新 PLL（Phase-Locked Loop）ブロック、乗算器、およびメ
モリ構造までのパラメータ化可能なメガファンクションを提供します。
これらのメガファンクションはアルテラ・デバイスに対して性能が最適
化されており、コーディング・プロセスを自動化し貴重なデザイン時間
を節約するので、より効率的なロジック合成およびデバイス実装を可能
にします。これらの機能はデザインの実装時に使用しなければなりませ
ん。これによって、一貫してデザイン目標を達成することができます。
2–68
altpll メガファンクション・ユーザガイド
Altera Corporation
2007 年 3 月
3. 仕様
ポートおよび
パラメータ
Quartus® II ソフトウェアは、PLL 機能をサポートする altpll メガファ
ンクションを提供します。この章では、altpll メガファンクションの
ポートとパラメータについて説明します。
パラメータの詳細は、MegaWizard® Plug-In Manager インタフェースを
使用しないで、メガファンクションをデザイン内で直接パラメータ化さ
れたインスタンスとして使用するユーザにのみ関係しています。これら
のパラメータの詳細は、MegaWizard Plug-In Manager インタフェース
のユーザには見えません。この項に示すオプションでは、アプリケーショ
ンに応じて altpll メガファンクションをカスタマイズするために、各デ
バイスに提供されるすべてのポートおよびパラメータについて説明して
います。
このメガファンクションのポートおよびパラメータの最新情報について
は、最新バージョンの Quartus II ソフトウェアの Help を参照してくだ
さい。
表 3–1 では入力ポート、表 3–2 では出力ポート、表 3–3 では altpll メガ
ファンクションのパラメータについてそれぞれ説明しています。
Altera Corporation
2007 年 3 月
3–1
altpll メガファンクション・ユーザガイド
ポートおよびパラメータ
表 3–1 に、altpll メガファンクションの入力ポートを示します。
ポート名
必要性
表 3–1. altpll メガファンクション入力ポート（１ / ３）
説明
Stratix III
または
Cyclone III
デバイスの
サポート
注記
inclk[]
√
PLL をドライブする
クロック・ポート。
入力ポート [3..0]。複数の inclk[] 信号
を指定する場合は、 clkselect 信号で使用
するクロックを指定します。inclk[0] ポー
トを接続する必要があります。切り換えが必
要な場合は、他のクロック入力を接続します。
クロック・ピンおよび PLL からのクロック出
力でこのポートをドライブできます。
√
fbin
—
PLL の外部フィード
バック入力ポート。
OPERATION_MODE パラメータが EXTERNAL_
FEEDBACK モードに設定されている場合は、
fbin ポートを指定しなければなりません。
√
フィードバック・ループを完結するには、ボー
ド・レベルで PLL の fbin ピンと外部クロッ
ク出力ピンを接続する必要があります。
Stratix III デバイスでは、fbout ピンから専
用 extclk ピンに信号が供給され、ボードの
接続を通じて fbin ピンに信号が供給されま
す。fbin ピンは、bidir I/O を模倣するた
めに、ゼロ遅延バッファ（ZDB）モードでも
接続する必要があります。
Cyclone III デバイスでは、ZDB モードを使
用できないため、このピンは不要です。
pllena
—
PLL イネーブル信号。
3–2
altpll メガファンクション・ユーザガイド
pllena ポートが High のとき、PLL は信号
をドライブ・アウトします。 pllena ポート
が Low のとき、PLL は信号をドライブ・アウ
トせず、ロックを失います。 pllena ポート
は、イネーブル・ピンとリセット・ピンの組
み合わせとして機能します。このピンが再び
アサートされたら、PLL は再ロックしなけれ
ばなりません。デバイスには 1 本のイネーブ
ル・ピンしかありません。デバイス上の 1 個
の PLL がこのイネーブル・ピンを使用する場
合、同じデバイス上のすべての PLL が同じイ
ネーブル・ピンを使用しなければなりません。
—
Altera Corporation
2007 年 3 月
仕様
ポート名
必要性
表 3–1. altpll メガファンクション入力ポート（２ / ３）
説明
注記
Stratix III
または
Cyclone III
デバイスの
サポート
clkswitch
—
入力クロック・ポートを clkswitch ポートは、 inclk0 ポートと
切り換えます。
inclk1 ポートの両方が接続されている場合
にのみ接続できます。
√
areset
—
すべてのカウンタを初このポートは、 GATE_LOCK_COUNTER パラ
期値にリセットします。メータを含むすべてのカウンタを初期値にリ
セットします。PLL はデバイスをコンフィ
ギュレーションした後でプログラムできま
す。
√
pfdena
—
位相周波数検出器 VCO ピンは動作を継続できます。PFD がディ
（PFD）をイネーブルしセーブルされたときは、PLL は入力クロック
ます。
に関係なく動作を継続します。出力クロック
周波数は一定時間変化しないため、信頼性の
高い入力クロックが存在しないときは、
pfdena ポートをシャットダウンまたはク
リーンアップ機能として使用できます。
√
clkena[]
—
PLL への clk[] ポート clkena[] ポートは、Stratix III、Stratix II、
をイネーブルします。
Cyclone III、および Cyclone II デバイスには
適用されません。
—
extclkena[]
—
PLL への extclk[]
ポートをイネーブルし
ます。
—
extclkena[]ポートは、Stratix III、Stratix II、
Cyclone III、および Cyclone II デバイスには適
用されません。
configupdate
—
ダイナミック・フル PLL
リコンフィギュレー
ション。
—
√
scanclk
—
シリアル・スキャン・
チェインのクロック
信号。
—
√
scanclkena
—
シリアル・スキャン・
チェインのクロック・
イネーブル。
scanclkena ポートは、Stratix III デバイス
と Cyclone III デバイスでのみ使用可能です。
√
scanaclr
—
リアルタイム・プログラ
ミング・スキャン・チェ
インまたはシリアル・ス
キャン・チェインの非同
期クリア。
—
—
scandata
—
シリアル・スキャン・
チェインのデータを格
納します。
—
√
Altera Corporation
2007 年 3 月
3–3
altpll メガファンクション・ユーザガイド
ポートおよびパラメータ
ポート名
必要性
表 3–1. altpll メガファンクション入力ポート（３ / ３）
説明
Stratix III
または
Cyclone III
デバイスの
サポート
注記
scanread
—
コントロール信号を読 scanread ポートは、シリアル・スキャン・
み出します。
チェインで scandata ポートから入力を読み
出す必要があるかどうか判断します。
—
scanwrite
—
コントロール信号を書 scanwrite ポートは、リアルタイム・プロ
き込みます。
グラミング・スキャン・チェインで PLL に書
き込む必要があるかどうか判断します。
—
phaseupdown
—
ダイナミック位相調整 Stratix III および Cyclone III デバイスでのみ
を Up または Down に指使用可能です。
定します。
√
phasestep
—
ダイナミック位相シフ Stratix III および Cyclone III デバイスでのみ
トを指定します。
使用可能です。
√
phasecounte
rselect[]
—
カウンタ選択を指定し Stratix III および Cyclone III デバイスでのみ
ます。
使用可能です。
√
表 3–2 に、altpll メガファンクションの出力ポートを示します。
ポート名
必要性
表 3–2. altpll メガファンクション出力ポート（１ / ３）
説明
注記
Stratix III
または
Cyclone III
デバイスの
サポート
出力ポート [WIDTH_CLOCK-1..0] です。
√
clk[]
√
extclk[]
—
専用ピンに供給される Stratix III、Stratix II、Cyclone III、および
クロック出力。
Cyclone II デバイスでは使用できません。
—
clkbad[]
—
High にする信号を指定 inclk0 がトグルを停止すると、clkbad0 信
します。
号が High になります。inclk1 がトグルを停
止すると、clkbad1 信号が High になります。
√
activeclock
—
PLL をドライブするクこの信号が Low の場合、 inclk0 が PLL を
ロックを指定します。
ドライブします。この信号が High の場合、
inclk1 が PLL をドライブします。
√
PLL のクロック出力。
3–4
altpll メガファンクション・ユーザガイド
Altera Corporation
2007 年 3 月
仕様
ポート名
必要性
表 3–2. altpll メガファンクション出力ポート（２ / ３）
説明
注記
Stratix III
または
Cyclone III
デバイスの
サポート
clkloss
—
クロック・スイッチオークロック・スイッチオーバ回路は、プライマリ
バ回路を開始するタイ基準クロックが正しくトグルしていないとき、
ミングを指定します。
または clkswitch 入力ポートで指定する場
合に始動します。この信号は、Stratix III およ
び Cyclone III デバイスでは使用されません。
—
locked
—
PLL の状態を示します。 PLL がロックされると、信号は VCC になりま
す。PLL がロックされていないとき、信号は
GND になります。 locked ポートは、PLL が
ロックしている間、High または Low パルスを
出力できます。
√
scandataout
—
シリアル・スキャン・ scandataout 出力を使用して、リコンフィ
チェインのデータ出力ギュレーションを終了させるタイミングを決
です。
定できます。リコンフィギュレーションが終了
すると、最後の出力がクリアされます。
√
fbout
—
模倣回路への出力を指このポートには、M カウンタから信号が供給さ
定して、 fbin ポートにれ、出力 MUX をドライブします。フィード
供給します。
バック・パスが接続されていない場合、コンパ
イラは fbout を fbin に自動的に接続します。
また、他のクロック・ネットワーク同様、使用
するリソース・タイプを指定するために
clkbuf を追加します。
このポートは Cyclone III デバイスでは不要で
す。このポートは PLL の指定された動作モー
ドが外部フィードバック・モードの場合にのみ
使用できます。
√
enable0
—
パルス出力ポートをイこのポートは altpll メガファンクションが
ネーブルします。
LVDS モードのときにのみ使用できます。
—
enable1
—
パルス出力ポートをイこのポートは altpll メガファンクションが
ネーブルします。
LVDS モードのときにのみ使用できます。
—
sclkout0
—
シリアルクロック出力このポートは altpll メガファンクションが
ポート。
LVDS モードのときにのみ使用できます。
—
sclkout1
—
シリアルクロック出力このポートは altpll メガファンクションが
ポート。
LVDS モードのときにのみ使用できます。
—
vcoover
range
—
VCO 周波数が適正な
VCO 範囲を超えたかど
うかを指定します。
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2007 年 3 月
—
—
3–5
altpll メガファンクション・ユーザガイド
ポートおよびパラメータ
ポート名
必要性
表 3–2. altpll メガファンクション出力ポート（３ / ３）
説明
注記
Stratix III
または
Cyclone III
デバイスの
サポート
vcounder
range
—
VCO 周波数が適正な
VCO 範囲を満たしてい
ないかどうかを指定し
ます。
—
—
phasedone
—
ダイナミック位相コン
フィギュレーションが
完了するかどうかを指
定します。
—
√
scandone
—
リコンフィギュレー scandone 信号は、 scanchain write が
ションを完了するタイ開始されると High になり、PLL がリコンフィ
ミングを決定する出力ギュレーションを完了するとLowになります。
信号です。
3–6
altpll メガファンクション・ユーザガイド
√
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2007 年 3 月
仕様
表 3–3 に、altpll メガファンクションのパラメータを示します。
タイプ
必要性
表 3–3. altpll メガファンクションパラメータ（１ / ９）
OPERATION_MODE
文字列
√
PLL の動作を指定します。値は、 EXTERNAL_FEEDBACK、 NO_
COMPENSATION、 NORMAL、ZERO_DELAY_BUFFER、および
SOURCE_SYNCHRONOUS です。省略した場合、デフォルトは
NORMAL です。
● NO_COMPENSATION モードでは、PLL はクロックを入力に揃
えません。これによりジッタ性能が向上します。
● SOURCE_SYNCHRONOUS モードでは、ピンから I/O 入力レジ
スタまでのクロック遅延は、ピンから I/O 入力レジスタまで
のデータ遅延と同じです。
● SOURCE_SYNCHRONOUS モードは、Cyclone II および
Stratix II デバイスで使用できます。これにより、ピンから
I/O 入力レジスタまでのクロック遅延は、ピンから I/O 入力
レジスタまでのデータ遅延と等しくなります。
● NORMAL モードでは、PLL は COMPENSATE_CLOCK パラメー
タで指定するクロック出力によって使用される内部クロッ
ク・ネットワークの遅延を補正します。PLL を外部クロック
出力ピンのドライブにも使用する場合、対応する出力ピンの
位相シフトが行われます。
● ZERO_DELAY_BUFFER モードでは、PLL から外部クロック
出力ピンに信号を供給し、そのピンで発生する遅延を補正し
なければなりません。このピンで観測される信号は、入力ク
ロックに同期します。PLL を内部クロックネットワークのド
ライブにも使用する場合、そのネットワークの対応する位相
シフトが行われます。
● EXTERNAL_FEEDBACK モードでは、fbin 入力ポートを入力
ピンに接続し、この入力ピンと FEEDBACK_SOURCE パラ
メータで指定される外部クロック出力ピンをボード・レベル
で接続する必要があります。 fbin ポートは入力クロックに
アラインメントされます。 fbin ポートの最大入力遅延アサ
インメントを使用して、外部ボード遅延を指定できます。
PLL_TYPE
文字列
—
インスタンス化する PLL のタイプを指定します。値は、 AUTO、
ENHANCED、 FAST、TOP/BOTTOM および LEFT/RIGHT です。
省略した場合、デフォルトは AUTO です。
パラメータ
Altera Corporation
2007 年 3 月
注記
3–7
altpll メガファンクション・ユーザガイド
ポートおよびパラメータ
タイプ
必要性
表 3–3. altpll メガファンクションパラメータ（２ / ９）
COMPENSATE_CLOCK
文字列
—
補正する必要がある出力クロック・ポートを指定します。
OPERATION_MODE パラメータが NORMAL に指定されている場
合、値は CLK[]、GCLK[]、LCLK[]、または LVDSCLK[] です。
● OPERATION_MODE パラメータが ZERO_DELAY_BUFFER に
指定されている場合、値は EXTCLK[] です。
● OPERATION_MODE パラメータが SOURCE_SYNCHRONOUS に
指定されている場合、値は CLK[]、 LCLK[]、 GCLK[]、ま
たは LVDSCLK[] です。このクロックは基準クロックに対し
てオフセットできないため、この関係は温度と周波数が変化
する場合でも厳密に維持されます。
● OPERATION_MODE パラメータが NORMAL に指定されている
場合、値は CLK[]、 LCLK[]、 GCLK[]、または
LVDSCLK[] です。
● NORMAL モードでは、デフォルトは CLK0 です。
● ZERO_DELAY_BUFFER モードでは、デフォルトは EXTCLK0
です。例えば、 OPERATION_MODE パラメータが NORMAL に
指定されているときに CLK0 が指定されている場合、コンパ
イラの補正に GCLK[]、 LCLK[]、または LVDSCLK[] のい
ずれが選択されるかは、 CLK0 配線に基づきます。
SCAN_CHAIN
文字列
—
スキャン・チェインの長さを指定します。値は、LONG または
SHORT です。省略した場合、デフォルトは LONG です。LONG を
指定した場合、スキャン・チェインの長さは 10 カウンタになりま
す。SHORT を指定した場合、スキャン・チェインの長さは 6 カウ
ンタになります。
PRIMARY_CLOCK
文字列
—
PLL のプライマリ基準クロックを指定します。値は、INCLK0 ま
たは INCLK1 です。省略した場合、デフォルトは INCLK0 です。
クロック切り換え方式を使用して、クロックを切り換えることが
できます。自動クロック・スイッチオーバの定義はデバイス・ファ
ミリごとに異なります。該当するデバイス・ハンドブックの関連
PLL の章を参照してください。
INCLK0_INPUT_
FREQUENCY
整数
√
inclk0 クロックの入力周波数を指定します。コンパイラは clk0
ポートの周波数を使用して PLL パラメータを計算しますが、clk1
パラメータ
注記
ポートの位相シフトの解析とレポートも行います。
INCLK1_INPUT_
FREQUENCY
inclk1 クロックの入力周波数を指定します。コンパイラは clk0
ポートの周波数を使用して PLL パラメータを計算しますが、clk1
整数
—
文字列
—
最初のパワーアップ時に発振しないように、20 ビット・プログラ
マブル・カウンタを使用して locked ポートを内部でゲートする
かどうか指定します。値は NO と YES です。省略した場合、デ
フォルトは NO です。
3–8
altpll メガファンクション・ユーザガイド
Altera Corporation
2007 年 3 月
ポートの位相シフトの解析とレポートも行います。
GATE_LOCK_SIGNAL
仕様
タイプ
必要性
表 3–3. altpll メガファンクションパラメータ（３ / ９）
GATE_LOCK_COUNTER
整数
—
locked 出力ポートをゲートする 20 ビットのカウンタの値を
locked ポートに送る前に指定します。このパラメータは他の
LOCK_HIGH
整数
—
locked ポートが High になるために、出力クロックがロック状
パラメータ
注記
EDA シミュレータでのシミュレーションに必要です。
態になっていなければならない 1/2 クロック・サイクル数を指定
します。このパラメータは他の EDA シミュレータでのシミュレー
ションに必要です。
Stratix III および Cyclone III デバイスでのみ使用可能です。
LOCK_LOW
整数
—
Locked ポートが Low になるために、出力クロックがロック外れ
状態になっていなければならない 1/2 クロック・サイクル数を指
定します。このパラメータは他の EDA シミュレータでのシミュ
レーションに必要です。
文字列
—
ロック喪失状態でクロック・スイッチ・オーバを開始するかどう
かを指定します。値は、 ON または OFF です。省略した場合、値
は OFF になります。
SWITCH_OVER_COUNTER 文字列
—
スイッチオーバ状態の後、入力クロックを切り換えるタイミング
をクロック・サイクル数で指定します。値の範囲は、 0 ∼ 31 で
す。省略した場合、値は 0 になります。
SWITCH_OVER_TYPE
文字列
—
スイッチオーバ・タイプを指定します。省略した場合、値は AUTO
になります。
ENABLE_SWITCH_OVER_ 文字列
COUNTER
—
SWITCH_OVER_COUNTER パラメータを使用するかどうかを指定
します。値は、ON または OFF です。省略した場合、値は OFF に
なります。
FEEDBACK_SOURCE
文字列
—
fbin ポートにボード・レベルで接続するクロック出力を指定し
ます。OPERATION_MODE パラメータが EXTERNAL_FEEDBACK
に指定されている場合、 FEEDBACK_SOURCE パラメータが使用
されます。値は EXTCLK[] です。省略した場合、値は EXTCLK0
になります。
整数
—
PLL の帯域幅をメガヘルツ（MHz）で指定します。このパラメー
タを指定しない場合、コンパイラは他の PLL 設定を満足する
BANDWIDTH パラメータの値を自動的に決定します。
Stratix III および Cyclone III デバイスでのみ使用可能です。
SWITCH_OVER_ON_
LOSSCLK
BANDWIDTH
Altera Corporation
2007 年 3 月
3–9
altpll メガファンクション・ユーザガイド
ポートおよびパラメータ
パラメータ
BANDWIDTH_TYPE
タイプ
必要性
表 3–3. altpll メガファンクションパラメータ（４ / ９）
文字列
—
注記
BANDWIDTH の帯域幅のタイプを指定します。値は、 AUTO、
CUSTOM、HIGH、LOW、または MEDIUM です。省略した場合、デ
フォルトは AUTO です。Low（低）帯域幅オプションを選択した
場合、PLL のジッタ除去は向上しますがロック時間が遅くなりま
す。High（広）帯域幅オプションを選択した場合、ロック時間は
高速になりますが、より多くのジッタに追従します。Medium（中）
オプションは前の 2 つのオプションの中間です。
SPREAD_FREQUENCY
文字列
—
スペクトラム拡散の変調周波数をピコ秒（ps）で指定します。
DOWN_SPREAD
文字列
—
ダウン・スペクトラム拡散の割合を指定します。値の範囲は、
0 ∼ 0.5 です。
INVALID_LOCK_
MULTIPLIER
整数
—
locked ピンが Low になるために、クロック出力ポートがロック
外れ状態になっていなければならないスケーリング・ファクタを
1/2 クロック・サイクル数で指定します。
VALID_LOCK_
MULTIPLIER
整数
—
locked ピンが High になるために、クロック出力ポートがロッ
クしなければならないスケーリング・ファクタを 1/2 クロック・
サイクル数で指定します。
C[]_HIGH
整数
—
パラメータ [9..0]。対応する C[9..0] カウンタの High 期間
カウントを指定します。省略した場合、デフォルトは 1 です。
カウンタ C[9..5] は、Cyclone III デバイスでは使用できません。
C[]_LOW
整数
—
パラメータ [9..0]。対応する C[9..0] カウンタの Low 期間カ
ウントを指定します。省略した場合、デフォルトは 1 です。
カウンタ C[9..5] は、Cyclone III デバイスでは使用できません。
C[]_INITIAL
整数
—
パラメータ [9..0]。対応する C[9..0] カウンタの初期値を指
定します。省略した場合、デフォルトは 1 です。
カウンタ C[9..5] は、Cyclone III デバイスでは使用できません。
C[]_PH
整数
—
パラメータ [9..0]。 C[9..0] カウンタの位相タップを指定し
ます。省略した場合、デフォルトは 0 です。
カウンタ C[9..5] は、Cyclone III デバイスでは使用できません。
文字列
—
パラメータ [9..0]。対応する C[9..0] カウンタのモードを指
定します。値は、 BYPASS、 ODD、および EVEN です。省略した
場合、デフォルトは BYPASS です。
カウンタ C[9..5] は、Cyclone III デバイスでは使用できません。
整数
—
パラメータ [9..0]。対応する C[9..0] カウンタのテスト・ソー
スを指定します。省略した場合、デフォルトは 0 です。
カウンタ C[9..5] は、Cyclone III デバイスでは使用できません。
3–10
altpll メガファンクション・ユーザガイド
Altera Corporation
2007 年 3 月
C[]_MODE
C[]_TEST_SOURCE
仕様
タイプ
必要性
表 3–3. altpll メガファンクションパラメータ（５ / ９）
文字列
—
パラメータ [9..0]。
対応する C[9..0] カウンタに対しカスケー
ド入力を使用するかどうかを指定します。値は、 ON および OFF
です。省略した場合、デフォルトは OFF です。
カウンタ C[9..5] は、Cyclone III デバイスでは使用できません。
CLK[]_OUTPUT_
FREQUENCY
整数
—
パラメータ [2..0]。対応する CLK[2..0] ポートの出力周波数
を指定します。対応する clk[2..0] ポートを使用しない場合、
このパラメータは無視されます。逓倍係数または分周係数を指定
しない場合、このパラメータは使用できません。省略した場合、
デフォルトは 0 です。
CLK[]_MULTIPLY_BY
整数
—
パラメータ [9..0]。対応する CLK[9..0] ポートの VCO 周波
数の整数逓倍係数を指定します。値は、 0 以上でなければなりま
せん。このパラメータは、対応する clk[9..0] ポートを使用す
る場合にのみ指定できますが、対応する clk[9..0] ポートに対
して Clock Settings アサインメントを指定する場合は必要ありま
せん。省略した場合、デフォルトは 0 です。
パラメータ CLK[9..5]_MULTIPLY_BY は、Cyclone III デバイ
スでは使用できません。
CLK[]_DIVIDE_BY
整数
—
対応する CLK[5..0] ポートの VCO 周波数の整数分周係数を指
定します。値は、 0 以上でなければなりません。このパラメータ
は、対応する clk[5..0] ポートを使用する場合にのみ指定でき
ますが、対応する clk[5..0] ポートに対して Clock Settings ア
サインメントを指定する場合は必要ありません。省略した場合、
デフォルトは 0 です。
パラメータ CLK[9..5]_DIVIDE_BY は、Cyclone III デバイス
では使用できません。
CLK[]_PHASE_SHIFT
整数
—
対応する clk[9..0] ポートの位相シフトをピコ秒（ps）で指定
します。省略した場合、デフォルトは 0 です。
パラメータ CLK[9..5]_PHASE_SHIFT は、Cyclone III デバイ
スでは使用できません。
文字列
—
対応する clk[5..0] ポートに適用する遅延値をピコ秒（ps）で
指定します。このパラメータは、対応する clk[5..0] ポートに
のみ影響を与え、
対応する CLK[5..0]_PHASE_SHIFT パラメー
タには関係ないため、2 つのポートは同時に使用できます。単位
を指定しない場合、デフォルトはピコ秒（ps）です。
パラメータ
C[]_USE_CASC_IN
CLK[]_TIME_DELAY
注記
適正な遅延値の範囲は、–3 ns ∼ 6 ns で、0.25 ns ずつ増分でき
ます。リアルタイム・プログラミング・インタフェースを介して
PLL を再プログラムする場合を除いて、これらの値をパラメータ
として使用してはなりません。
Altera Corporation
2007 年 3 月
3–11
altpll メガファンクション・ユーザガイド
ポートおよびパラメータ
タイプ
必要性
表 3–3. altpll メガファンクションパラメータ（６ / ９）
整数
—
High の時間の割合を入力して、対応する clk[9..0] ポートの
デューティ・サイクルを指定しますパラメータ CLK[9..5]_
DUTY_CYCLE は、Cyclone III デバイスでは使用できません。省
略した場合、デフォルトは 50 です。
CLK[]_USE_EVEN_
COUNTER_MODE
文字列
—
対応する CLK[9..0] ポートで、偶数カウンタ・モードを使用し
てクロック出力を強制的に実装するかどうかを指定します。省略
した場合、デフォルトは OFF です。
注 : クロック出力の幅は、デバイスごとに異なります。該当する
デバイス・ハンドブックの PLL の章を参照してください。
CLK[]_USE_EVEN_
COUNTER_VALUE
文字列
—
対応する CLK[9..0] ポートで偶数カウンタ値を使用して、ク
ロック出力を強制的に実装するかどうかを指定します。省略した
場合、デフォルトは OFF です。
注 : クロック出力ポートはデバイスごとに異なります。該当する
デバイス・ハンドブックの PLL の章を参照してください。
EXTCLK[]_MULTIPLY_
BY
整数
—
入力クロック周波数を基準にした対応する extclk[3..0] ポー
トの整数逓倍係数を指定します。値は、 0 以上でなければなりま
せん。このパラメータは、対応する clk[3..0] ポートを使用す
る場合にのみ指定できますが、対応する clk[3..0] ポートに対
して Clock Settings アサインメントを指定する場合は必要ありま
せん。省略した場合、デフォルトは 1 です。
EXTCLK[]_DIVIDE_BY
整数
—
入力クロック周波数を基準にした対応する extclk[3..0] ポー
トの整数分周係数を指定します。値は、 0 以上でなければなりま
せん。このパラメータは、対応する clk[3..0] ポートを使用す
る場合にのみ指定できますが、対応する clk[3..0] ポートに対
して Clock Settings アサインメントを指定する場合は必要ありま
せん。省略した場合、デフォルトは 1 です。
整数
—
対応する extclk[3..0] ポートの位相シフトを指定します。こ
のパラメータは Stratix II デバイスでは使用できません。
3–12
altpll メガファンクション・ユーザガイド
Altera Corporation
2007 年 3 月
パラメータ
CLK[]_DUTY_CYCLE
注記
このパラメータは Stratix II デバイスでは使用できません。
このパラメータは Stratix II デバイスでは使用できません。
EXTCLK[]_PHASE_
SHIFT
仕様
タイプ
必要性
表 3–3. altpll メガファンクションパラメータ（７ / ９）
EXTCLK[]_TIME_DELAY 文字列
—
パラメータ
注記
対応する clk[3..0] ポートに適用する遅延値をピコ秒（ps）で
指定します。 EXTCLK[3..0]_TIME_DELAY パラメータは、対
応する clk[3..0] ポートにのみ影響を与え、EXTCLK[3..0]_
PHASE_SHIFT パラメータには関係ないため、2 つのポートは同
時に使用できます。単位を指定しない場合、ピコ秒（ps）が設定
されます。
適正な範囲は、 –3 ∼ 6 ns で、 0.25 ns ずつ増分できます。リア
ルタイム・プログラミング・インタフェースを介して PLL を再プ
ログラムする場合を除いて、通常これらの値をパラメータとして
使用してはなりません。
このパラメータは Stratix II デバイスでは使用できません。
EXTCLK[]_DUTY_CYCLE
整数
—
文字列
—
対応する extclk[3..0] ポートのデューティ・サイクルを指定
します。省略した場合、デフォルトは 50 です。
このパラメータは Stratix II デバイスでは使用できません。
VCO_FREQUENCY_
CONTROL
VCO ピンの周波数制御値を指定します。値は、AUTO、MANUAL_
FREQUENCY、および MANUAL_PHASE です。省略した場合、デ
フォルトは AUTO です。
AUTO—VCO_MULTIPLY_BY 値および VCO_DIVIDE_BY 値は無
視され、VCO 周波数が自動的に設定されます。
MANUAL_FREQUENCY—VCO 周波数を入力周波数の倍数として
指定します。
MANUAL_PHASE—VCO 周波数を位相シフトの段階値としてしま
す。
VCO_MULTIPLY_BY
整数
—
VCO_DIVIDE_BY
整数
—
VCO_POST_SCALE
整数
—
VCO 動作範囲を指定します。VCO ポストスケール・ディバイダ
値は、1 または 2 です。省略した場合、デフォルトは 1 です。
VCO_PHASE_SHIFT_
STEP
整数
—
VCO ピンの位相シフトを指定します。省略した場合、デフォルト
は 0 です。
VCO ピンの整数逓倍係数を指定します。省略した場合、デフォル
トは 0 です。
VCO ピンの整数分周係数を指定します。省略した場合、デフォル
トは 0 です。 VCO_FREQUENCY_CONTROL が MANUAL_PHASE
に設定されている場合、VCO 周波数を位相シフトの段階値、すな
わち VCO 周期の 1/8 として指定します。
Altera Corporation
2007 年 3 月
3–13
altpll メガファンクション・ユーザガイド
ポートおよびパラメータ
タイプ
必要性
表 3–3. altpll メガファンクションパラメータ（８ / ９）
整数
—
クロックの幅を指定します。値は、Stratix III デバイスでは 10、
Cyclone III デバイスでは 5、そしてサポートされているその他す
べてのデバイス・ファミリでは 6 です。省略した場合、デフォル
トの 6 です。
Stratix III および Cyclone III デバイスのデザインでは、正しい幅
を反映させるためにクリア・ボックスと非クリア・ボックスの実
装に WIDTH_CLOCK パラメータが必要です。
SELF_RESET_ON_LOSS_ 文字列
LOCK
—
ゲート・ロック・カウンタを指定します。省略した場合、デフォ
ルトは OFF です。
SELF_RESET_ON_
GATED_LOSS_LOCK
文字列
—
ゲート・ロック・カウンタを指定します。省略した場合、デフォ
ルトは OFF です。
SKIP_VCO
文字列
—
省略した場合、デフォルトは OFF です。
PFD_MIN
整数
—
PFD ピンの最小値を指定します。
PFD_MAX
整数
—
PFD ピンの最大値を指定します。
M_INITIAL
整数
—
M カウンタの初期値を指定します。PLL の内部パラメータへのダ
イレクト・アクセスを提供します。 M_INITIAL パラメータを指
パラメータ
WIDTH_CLOCK
注記
定する場合は、すべてのアドバンスト・パラメータを使用する必
要があります。省略した場合、デフォルトは 1 です。
M
整数
—
M カウンタの係数を指定します。PLL の内部パラメータへのダイ
レクト・アクセスを提供します。 M パラメータを指定する場合、
すべてのアドバンスト・パラメータを使用する必要があります。
値の範囲は、1 ∼ 512 です。省略した場合、デフォルトは 0 です。
M_PH
整数
—
M カウンタの位相タップを指定します。値の範囲は、0 ∼ 7 です。
省略した場合、デフォルトは 0 です。
M_TIME_DELAY
整数
—
M_TIME_DELAY カウンタの時間遅延をナノ秒（ns）で指定しま
す。値の範囲は、0 ns ∼ 3 ns です。省略した場合、デフォルトは
0 です。
このパラメータは、Cyclone II および Stratix II デバイスでは使用
できません。
N_TIME_DELAY
整数
—
N_TIME_DELAY カウンタの時間遅延をナノ秒（ns）で指定しま
す。値の範囲は、0 ns ∼ 3 ns です。省略した場合、デフォルトは
0 です。
このパラメータは、Cyclone II および Stratix II デバイスでは使用
できません。
QUALITY_CONF_DONE
文字列
—
3–14
altpll メガファンクション・ユーザガイド
省略した場合、デフォルトは OFF です。
Altera Corporation
2007 年 3 月
仕様
パラメータ
SCLKOUT[]_PHASE_
SHIFT
CLK[]_COUNTER
タイプ
必要性
表 3–3. altpll メガファンクションパラメータ（９ / ９）
整数
—
パラメータ [1..0]。対応する sclkout[1..0] 出力ポートの
位相シフトをピコ秒（ps）で指定します。最大位相値は 1 VCO 周
期の 7/8 です。
VCO 位相タップは対応する clk[1..0] 出力ポー
トと共用され、1 VCO 周期より短い同じ位相量を持たなければな
りません。LVDS モードでは、このパラメータのデフォルト値は
0 です。
文字列
—
パラメータ [9..0]。対応する clk[9..0] ポートのカウンタ
を指定します。値は、 G0G1、 G2、 G3、 L0、または L1 です。
省略した場合、デフォルトは L0 です。このパラメータは、
Cyclone II および Stratix II デバイスでは使用できません。カウン
タ CLK[9..5]_COUNTER は、Cyclone III デバイスでは使用で
きません。
注記
表 3–3 の注 :
(1) デバイス固有のクロックおよび PLL 情報については、アルテラ・ウェブサイトの資料セクションの該当す
るデバイス・ハンドブックを参照してください。
表 3–4 に、altpll メガファンクションのアドバンスト・パラメータを示
します。アドバンスト・パラメータはデバイス全体を制御します。これ
らのパラメータを MegaWizard Plug-In Manager から使用することはで
きません。
altpll メガファンクションのアドバンスト・パラメータを、
MegaWizard Plug-In Manager で設定されているaltpll メガファ
ンクションの他のパラメータと一緒に使用しないでください。
OPERATION_MODE は、常に必須パラメータです。
altpll メガファンクションのアドバンスト・パラメータの使用について
詳しくは、お問い合わせください。
パラメータ
VCO_MIN
タイプ
必要性
表 3–4. アドバンスト altpll メガファンクションパラメータ（１ / ８）
注記
文字列
—
VCO ピンの最小値を指定します。これらはシミュレーショ
文字列
—
ン・パラメータです。
VCO_MAX
VCO ピンの最大値を指定します。これらはシミュレーショ
ン・パラメータです。
Altera Corporation
2007 年 3 月
3–15
altpll メガファンクション・ユーザガイド
ポートおよびパラメータ
パラメータ
VCO_CENTER
タイプ
必要性
表 3–4. アドバンスト altpll メガファンクションパラメータ（２ / ８）
注記
文字列
—
VCO ピンの中間値を指定します。これらはシミュレーショ
ン・パラメータです。
PFD_MIN
文字列
—
PFD ピンの最小値を指定します。
PFD_MAX
文字列
—
PFD ピンの最大値を指定します。
整数
—
M カウンタの初期値を指定します。PLL の内部パラメータ
へのダイレクト・アクセスを提供します。M_INITIAL パ
M_INITIAL
ラメータを指定する場合は、すべてのアドバンスト・パラ
メータを使用する必要があります。値の範囲は、1 ∼ 512
です。省略した場合、デフォルトは 1 です。
注 : デバイス固有のクロックおよび PLL 情報については、
アルテラ・ウェブサイトの資料セクションの該当するデバ
イス・ハンドブックを参照してください。
M
整数
—
M カウンタの係数を指定します。PLL の内部パラメータへ
のダイレクト・アクセスを提供します。M パラメータを指
定する場合、すべてのアドバンスト・パラメータを使用す
る必要があります。値の範囲は、1 ∼ 512 です。省略した
場合、デフォルトは 0 です。
N
整数
—
N カウンタの係数を指定します。PLL の内部パラメータへ
のダイレクト・アクセスを提供します。N パラメータを指
定する場合、すべてのアドバンスト・パラメータを使用す
る必要があります。値の範囲は、 1 ∼ 512 です。
M2
整数
—
M カウンタのスペクトラム拡散係数を指定します。PLL の
内部パラメータへのダイレクト・アクセスを提供します。
M2 パラメータを指定する場合、すべてのアドバンスト・
パラメータを使用する必要があります。値の範囲は、1 ∼
512 です。
N2
整数
—
N カウンタのスペクトラム拡散係数を指定します。PLL の
内部パラメータへのダイレクト・アクセスを提供します。
N2 パラメータを指定する場合、すべてのアドバンスト・
パラメータを使用する必要があります。値の範囲は、1 ∼
512 です。
SS
整数
—
スペクトラム拡散カウンタの係数を指定します。PLL の内
部パラメータへのダイレクト・アクセスを提供します。SS
パラメータを指定する場合、すべてのアドバンスト・パラ
メータを使用する必要があります。値の範囲は、
1∼32768
です。
E0_HIGH
整数
—
E0_HIGH カウンタの High 期間カウントを指定します。値
の範囲は、1 ∼ 512 です。省略した場合、デフォルトは 1
です。
3–16
altpll メガファンクション・ユーザガイド
Altera Corporation
2007 年 3 月
仕様
タイプ
必要性
表 3–4. アドバンスト altpll メガファンクションパラメータ（３ / ８）
E0_LOW
整数
—
E0_LOW カウンタの Low 期間カウントを指定します。値
の範囲は、1 ∼ 512 です。省略した場合、デフォルトは 1
です。
E0_INITIAL
整数
—
E0_INITIAL カウンタの初期値を指定します。値の範囲
は、1 ∼ 512 です。省略した場合、デフォルトは 1 です。
文字列
—
E0_MODE カウンタのモードを指定します。値は、BYPASS、
ODD、または EVEN です。省略した場合、デフォルトは
BYPASS です。
E0_PH
整数
—
E0_PH カウンタの位相タップを指定します。値の範囲は、
0 ∼ 7 です。省略した場合、デフォルトは 0 です。
E0_TIME_DELAY
整数
—
E0_TIME_DELAY カウンタの時間遅延をナノ秒（ns）で
指定します。値の範囲は、 0 ns ∼ 3 ns です。省略した場
合、デフォルトは 0 です。
E1_HIGH
整数
—
E1_HIGH カウンタの High 期間カウントを指定します。値
の範囲は、1 ∼ 512 です。省略した場合、デフォルトは 1
です。
E1_LOW
整数
—
E1_LOW カウンタの Low 期間カウントを指定します。値
の範囲は、1 ∼ 512 です。省略した場合、デフォルトは 1
です。
E1_INITIAL
整数
—
E1_INITIAL カウンタの初期値を指定します。値の範囲
は、1 ∼ 512 です。省略した場合、デフォルトは 1 です。
文字列
—
E1_MODE カウンタのモードを指定します。値は、BYPASS、
ODD、または EVEN です。省略した場合、デフォルトは
BYPASS です。
E1_PH
整数
—
E1_PH カウンタの位相タップを指定します。値の範囲は、
0 ∼ 7 です。省略した場合、デフォルトは 0 です。
E1_TIME_DELAY
整数
—
E1_TIME_DELAY カウンタの時間遅延をナノ秒（ns）で
指定します。値の範囲は、 0 ns ∼ 3 ns です。省略した場
合、デフォルトは 0 です。
E2_HIGH
整数
—
E2_HIGH カウンタの High 期間カウントを指定します。値
の範囲は、1 ∼ 512 です。省略した場合、デフォルトは 1
です。
E2_LOW
整数
—
E2_LOW カウンタの Low 期間カウントを指定します。値
の範囲は、1 ∼ 512 です。省略した場合、デフォルトは 1
です。
E2_INITIAL
整数
—
E2_INITIAL カウンタの初期値を指定します。値の範囲
は、1 ∼ 512 です。省略した場合、デフォルトは 1 です。
パラメータ
E0_MODE
E1_MODE
Altera Corporation
2007 年 3 月
注記
3–17
altpll メガファンクション・ユーザガイド
ポートおよびパラメータ
タイプ
必要性
表 3–4. アドバンスト altpll メガファンクションパラメータ（４ / ８）
文字列
—
E2_MODE カウンタのモードを指定します。値は、BYPASS、
ODD、または EVEN です。省略した場合、デフォルトは
BYPASS です。
E2_PH
整数
—
E2_PH カウンタの位相タップを指定します。値の範囲は、
0 ∼ 7 です。省略した場合、デフォルトは 0 です。
E2_TIME_DELAY
整数
—
E2_TIME_DELAY カウンタの時間遅延をナノ秒（ns）で
指定します。値の範囲は、 0 ns ∼ 3 ns です。省略した場
合、デフォルトは 0 です。
E3_HIGH
整数
—
E3_HIGH カウンタの High 期間カウントを指定します。値
の範囲は、1 ∼ 512 です。省略した場合、デフォルトは 1
です。
E3_LOW
整数
—
E3_LOW カウンタの Low 期間カウントを指定します。値
の範囲は、1 ∼ 512 です。省略した場合、デフォルトは 1
です。
E3_INITIAL
整数
—
E3_INITIAL カウンタの初期値を指定します。値の範囲
は、1 ∼ 512 です。省略した場合、デフォルトは 1 です。
文字列
—
E3_MODE カウンタのモードを指定します。値は、BYPASS、
ODD、または EVEN です。省略した場合、デフォルトは
BYPASS です。
E3_PH
整数
—
E3_PH カウンタの位相タップを指定します。値の範囲は、
0 ∼ 7 です。省略した場合、デフォルトは 0 です。
E3_TIME_DELAY
整数
—
E3_TIME_DELAY カウンタの時間遅延をナノ秒（ns）で
指定します。値の範囲は、0 ns ∼ 3 ns です。省略した場
合、デフォルトは 0 です。
G0_HIGH
整数
—
G0_HIGH カウンタの High 期間カウントを指定します。値
の範囲は、1 ∼ 512 です。省略した場合、デフォルトは 1
です。
G0_LOW
整数
—
G0_LOW カウンタの Low 期間カウントを指定します。値
の範囲は、1 ∼ 512 です。省略した場合、デフォルトは 1
です。
G0_INITIAL
整数
—
G0_INITIAL カウンタの初期値を指定します。値の範囲
は、1 ∼ 512 です。省略した場合、デフォルトは 1 です。
文字列
—
G0_MODE カウンタのモードを指定します。値は、BYPASS、
ODD、または EVEN です。省略した場合、デフォルトは
BYPASS です。
整数
—
G0_PH カウンタの位相タップを指定します。値の範囲は、
0 ∼ 7 です。省略した場合、デフォルトは 0 です。
パラメータ
E2_MODE
E3_MODE
G0_MODE
G0_PH
3–18
altpll メガファンクション・ユーザガイド
注記
Altera Corporation
2007 年 3 月
仕様
タイプ
必要性
表 3–4. アドバンスト altpll メガファンクションパラメータ（５ / ８）
G0_TIME_DELAY
整数
—
G0_TIME_DELAY カウンタの時間遅延をナノ秒（ns）で
指定します。値の範囲は、 0 ns ∼ 3 ns です。省略した場
合、デフォルトは 0 です。
G1_HIGH
整数
—
G1_HIGH カウンタの High 期間カウントを指定します。値
の範囲は、1 ∼ 512 です。省略した場合、デフォルトは 1
です。
G1_LOW
整数
—
G1_LOW カウンタの Low 期間カウントを指定します。値
の範囲は、1 ∼ 512 です。省略した場合、デフォルトは 1
です。
G1_INITIAL
整数
—
G1_INITIAL カウンタの初期値を指定します。値の範囲
は、1 ∼ 512 です。省略した場合、デフォルトは 1 です。
文字列
—
G1_MODE カウンタのモードを指定します。値は、BYPASS、
ODD、または EVEN です。省略した場合、デフォルトは
BYPASS です。
G1_PH
整数
—
G1_PH カウンタの位相タップを指定します。値の範囲は、
0 ∼ 7 です。省略した場合、デフォルトは 0 です。
G1_TIME_DELAY
整数
—
G1_TIME_DELAY カウンタの時間遅延をナノ秒（ns）で
指定します。値の範囲は、0 ns ∼ 3 ns です。省略した場
合、デフォルトは 0 です。
G2_HIGH
整数
—
G2_HIGH カウンタの High 期間カウントを指定します。値
の範囲は、1 ∼ 512 です。省略した場合、デフォルトは 1
です。
G2_LOW
整数
—
G2_LOW カウンタの Low 期間カウントを指定します。値
の範囲は、1 ∼ 512 です。省略した場合、デフォルトは 1
です。
G2_INITIAL
整数
—
G2_INITIAL カウンタの初期値を指定します。値の範囲
は、1 ∼ 512 です。省略した場合、デフォルトは 1 です。
文字列
—
G2_MODE カウンタのモードを指定します。値は、BYPASS、
ODD、または EVEN です。省略した場合、デフォルトは
BYPASS です。
G2_PH
整数
—
G2_PH カウンタの位相タップを指定します。値の範囲は、
0 ∼ 7 です。省略した場合、デフォルトは 0 です。
G2_TIME_DELAY
整数
—
G2_TIME_DELAY カウンタの時間遅延をナノ秒（ns）で
指定します。値の範囲は、 0 ns ∼ 3 ns です。省略した場
合、デフォルトは 0 です。
パラメータ
G1_MODE
G2_MODE
Altera Corporation
2007 年 3 月
注記
3–19
altpll メガファンクション・ユーザガイド
ポートおよびパラメータ
タイプ
必要性
表 3–4. アドバンスト altpll メガファンクションパラメータ（６ / ８）
G3_HIGH
整数
—
G3_HIGH カウンタの High 期間カウントを指定します。値
の範囲は、1 ∼ 512 です。省略した場合、デフォルトは 1
です。
G3_LOW
整数
—
E0_LOW カウンタの Low 期間カウントを指定します。値
の範囲は、1 ∼ 512 です。省略した場合、デフォルトは 1
です。
G3_INITIAL
整数
—
G3_INITIAL カウンタの初期値を指定します。値の範囲
は、1 ∼ 512 です。省略した場合、デフォルトは 1 です。
文字列
—
G3_MODE カウンタのモードを指定します。値は、BYPASS、
ODD、または EVEN です。省略した場合、デフォルトは
BYPASS です。
G3_PH
整数
—
G3_PH カウンタの位相タップを指定します。値の範囲は、
0 ∼ 7 です。省略した場合、デフォルトは 0 です。
G3_TIME_DELAY
整数
—
G3_TIME_DELAY カウンタの時間遅延をナノ秒（ns）で
指定します。値の範囲は、0 ns ∼ 3 ns です。省略した場
合、デフォルトは 0 です。
L0_HIGH
整数
—
L0_HIGH カウンタの High 期間カウントを指定します。値
の範囲は、1 ∼ 512 です。省略した場合、デフォルトは 1
です。
L0_LOW
整数
—
L0_LOW カウンタの Low 期間カウントを指定します。値
の範囲は、1 ∼ 512 です。省略した場合、デフォルトは 1
です。
L0_INITIAL
整数
—
L0_INITIAL カウンタの初期値を指定します。
値の範囲は、1 ∼ 512 です。省略した場合、デフォルトは
1 です。
文字列
—
L0_MODE カウンタのモードを指定します。値は、BYPASS、
ODD または EVEN です。省略した場合、デフォルトは
BYPASS です。
L0_PH
整数
—
L0_PH カウンタの位相タップを指定します。値の範囲は、
0 ∼ 7 です。省略した場合、デフォルトは 0 です。
L0_TIME_DELAY
整数
—
L0_TIME_DELAY カウンタの時間遅延をナノ秒（ns）で
指定します。値の範囲は、 0 ns ∼ 3 ns です。省略した場
合、デフォルトは 0 です。
L1_HIGH
整数
—
L1_HIGH カウンタの High 期間カウントを指定します。値
の範囲は、1 ∼ 512 です。省略した場合、デフォルトは 1
です。
パラメータ
G3_MODE
L0_MODE
3–20
altpll メガファンクション・ユーザガイド
注記
Altera Corporation
2007 年 3 月
仕様
タイプ
必要性
表 3–4. アドバンスト altpll メガファンクションパラメータ（７ / ８）
L1_LOW
整数
—
L1_LOW カウンタの Low 期間カウントを指定します。値
の範囲は、1 ∼ 512 です。省略した場合、デフォルトは 1
です。
L1_INITIAL
整数
—
L1_INITIAL カウンタの初期値を指定します。値の範囲
は、1 ∼ 512 です。省略した場合、デフォルトは 1 です。
文字列
—
L1_MODE カウンタのモードを指定します。値は、BYPASS、
ODD、または EVEN です。省略した場合、デフォルトは
BYPASS です。
L1_PH
整数
—
L1_PH カウンタの位相タップを指定します。値の範囲は、
0 ∼ 7 です。省略した場合、デフォルトは 0 です。
L1_TIME_DELAY
整数
—
L1_TIME_DELAY カウンタの時間遅延をナノ秒（ns）で
指定します。値の範囲は、 0 ns ∼ 3 ns です。省略した場
合、デフォルトは 0 です。
EXTCLK[]_COUNTER
文字列
—
対応する extclk[3..0] ポートの外部カウンタを指定し
ます。値は、 E0、 E1、 E2、または E3 です。省略した場
合、デフォルトは E[] です。
このパラメータは、Stratix (extclk[3..0])、Straitx GX
(extclk[3..0])、および Cyclone (extclk[0]) デバイスで使用
できます。
CLK[]_COUNTER
文字列
—
パラメータ [9..0]。対応する clk[9..0] ポートのカウ
ンタを指定します。値は、 G0G1、 G2、 G3、 L0、または
L1 です。省略した場合、デフォルトは L0 です。
このパラメータは、Cyclone II および Stratix II デバイスで
は使用できません。カウンタ CLK[9..5]_COUNTER は、
Cyclone III デバイスでは使用できません。
ENABLE[]_COUNTER
文字列
—
対応する enable[1..0] ポートのカウンタを指定しま
す。値は、 L0 または L1 です。
CHARGE_PUMP_CURRENT
整数
—
チャージ・ポンプ電流の値をマイクロアンペア（µA）で
指定します。
サポートされているチャージ・ポンプ電流値の範囲ついて
は、該当するデバイス・ハンドブックの「DC & スイッチ
ング特性」の章を参照してください。
LOOP_FILTER_C
整数
—
ループ・コンデンサの値を pF で指定します。値の範囲は
5 ∼ 20 pF です。コンパイラですべての値を達成すること
はできません。省略した場合、デフォルト値は 10 です。
LOOP_FILTER_R
整数
—
ループ抵抗の値をキロオーム（K）で指定します。値の範
囲は、1 K ∼ 20 K です。コンパイラですべての値を達成
することはできません。
パラメータ
L1_MODE
Altera Corporation
2007 年 3 月
注記
3–21
altpll メガファンクション・ユーザガイド
ポートおよびパラメータ
パラメータ
INTENDED_DEVICE_FAMILY
SCLKOUT0_PHASE_SHIFT
タイプ
必要性
表 3–4. アドバンスト altpll メガファンクションパラメータ（８ / ８）
文字列
—
このパラメータはモデリングおよび動作シミュレーショ
ンに使用されます。このパラメータの値を計算するため
に、MegaWizard Plug-In Manager で altpll メガファンク
ションを作成します。
整数
—
sclkout 出力の位相シフトをピコ秒（ps）で指定します。
sclkout[0] 出力では位相の実装に VCO 位相タップし
注記
か使用できないので、適正な最大位相値は 1 VCO 周期の
7/8 になります。VCO 位相タップは対応する clk[0] 出
力と共用されるため、両方の &dlq; 微細 “ 位相（1 VCO 周
期未満の位相量）
は同じでなければなりません。
LVDS モー
ドでは、このパラメータのデフォルト値は 0 です。
SCLKOUT1_PHASE_SHIFT
整数
—
sclkout 出力の位相シフトをピコ秒（ps）で指定します。
sclkout[1] 出力では位相の実装に VCO 位相タップし
か使用できないので、適正な最大位相値は 1 VCO 周期の
7/8 になります。VCO 位相タップは対応する clk[1] 出
力と共用されるため、両方の「微細」位相（1 VCO 周期未
満の位相量）は同じでなければなりません。LVDS モード
では、このパラメータのデフォルトの位相は 0 です。
3–22
altpll メガファンクション・ユーザガイド
Altera Corporation
2007 年 3 月

altpll メガファンクション ユーザガイド

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