Static RAM with Error-Correcting Code (ECC)

CY7C1069G
CY7C1069GE
暫定版
エ ラ ー訂正符号 (ECC) 機能を備えた 16M ビ ッ ト
(1M ワー ド x16 ビ ッ ト ) ス タ テ ィ ッ ク RAM
デバイ スに書き込むために、 チ ッ プ イ ネーブル (CE1 を LOW
と CE2 を HIGH)、 及び書き込みイ ネーブル (WE) 入力 LOW を
採用 し ます。 8 個の I/O ピ ン (I/O0 ～ I/O7) から のデー タ は、 ア
ド レ ス ピ ン （A0 ～ A20） で示 さ れた位置に書き込まれます。
特長
■
高速
❐ tAA=10ns
■
シ ングル ビ ッ ト エ ラ ー訂正用の組み込みエ ラ ー修正 コ ー ド
(ECC)
■
Low ア ク テ ィ ブおよびス タ ンバイ電流
❐ ICC = 90mA (100MHz での標準値 )
❐ ISB2 = 20mA ( 標準値 )
■
動作電圧範囲 : 1.65V ～ 2.2V、 2.2V ～ 3.6V、 4.5 V ～ 5.5V
■
1.0V デー タ 保持
■
ト ラ ン ジ ス タ - ト ラ ン ジ ス タ ロ ジ ッ ク (TTL) と 互換性のある
入出力
■
1 ビ ッ ト エ ラ ー検出 と 訂正を示す ERR ピ ン
■
鉛フ リ ー54ピ ンTSOP II と 48ボールVFBGAパ ッ ケージで出荷
機能の説明
CY7C1069G 及び CY7C1069GE は組み込み ECC を備えたデ ュ
アル チ ッ プ イ ネーブルの高性能 CMOS 高速ス タ テ ィ ッ ク RAM
デバイ スです。 CY7C1069G デバイ スは標準ピ ン設定で使用可
能です。 CY7C1069GE デバイ スは、 ECC エ ラ ー検出及び修正
イ ベン ト が発生 し た時、ホス ト プ ロ セ ッ サに通知する エ ラ ー通
知ピ ン を備えています。
デバイ スから読み出すために、チ ッ プ イ ネーブル (CE1 を LOW
と CE2 を HIGH)、 及び出力 イ ネーブル (OE) を LOW に し てい
ながら、書き込みイ ネーブル (WE) を強制的に HIGH に し ます。
これらの条件では、 ア ド レ ス ピ ンに指定 さ れた メ モ リ 位置の内
容が I/O ピ ンに現れます。 読み出 し と 書き込みモー ド の詳細に
ついては、14 ページの真理値表 – CY7C1069G ／ CY7C1069GE
を参照 し て く だ さ い。デバイ スの選択が解除 さ れ (CE1 HIGH ま
たは CE2 LOW)、 出力が無効にな り (OE HIGH)、 または書き込
み動作の間 （CE1 LOW、 CE2 HIGH 及び WE LOW） こ のよ う な
の場合、入力ピ ン と 出力ピ ン (I/O0 ～ I/O7) は高い イ ン ピーダ ン
ス状態にな り ます。
CY7C1069GE デバイ ス では、 ア ク セス さ れた位置のシ ン グル
ビ ッ ト エ ラ ーの検出および訂正は、ERR 出力 (ERR = HIGH) [1]
を アサー ト し て示 さ れます。
全ての I/O (I/O0 ～ I/O7) は、デバイ スが選択解除 (CE1 が HIGH
又は CE2 が LOW)、及び制御信号がデアサー ト (CE1/CE2、OE、
WE) の時に高い イ ン ピーダ ン ス状態にな り ます。 CY7C1069G
及び CY7C1069GE デバイ スは、 電源 と グ ラ ン ド がパ ッ ケージ
中心にある ( 革新的な ) ピ ン配置の 54 ピ ン TSOP II パ ッ ケー
ジ、 および 48 ボール VFBGA パ ッ ケージで出荷 さ れています。
注
1. こ のデバイ ス では、 エ ラ ー検出機能の自動再書き込みに対応 し ていません。
Cypress Semiconductor Corporation
文書番号 : 001-92126 Rev. *A
•
198 Champion Court
•
San Jose, CA 95134-1709
•
408-943-2600
改訂日 2014 年 08 月 12 日
CY7C1069G
CY7C1069GE
暫定版
ロ ジ ッ ク ブ ロ ッ ク図 － CY7C1069G
2M x 8
RAM ARRAY
SENSE AMPLIFIERS
ROW DECODER
A0
A1
A2
A3
A4
A5
A6
A7
A8
A9
ECC DECODER
DATAIN DRIVERS
ECC ENCODER
I/O0‐I/O7
COLUMN DECODER
A10
A11
A12
A13
A14
A15
A16
A17
A18
A19
A20
WE
OE
CE2
CE1
論理ブ ロ ッ ク図 － CY7C1069GE
2M x 8
RAM ARRAY
SENSE AMPLIFIERS
ROW DECODER
A0
A1
A2
A3
A4
A5
A6
A7
A8
A9
I/O0‐I/O7
ERR
WE
OE
CE2
CE1
A10
A11
A12
A13
A14
A15
A16
A17
A18
A19
A20
COLUMN DECODER
ECC DECODER
DATAIN DRIVERS
ECC ENCODER
文書番号 : 001-92126 Rev. *A
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CY7C1069G
CY7C1069GE
目次
ピ ン配置 ............................................................................. 4
製品ポー ト フ ォ リ オ ........................................................... 6
最大定格 ............................................................................. 7
動作範囲 ............................................................................. 7
DC 電気的特性 ................................................................... 7
容量 .................................................................................... 8
熱抵抗 ................................................................................. 8
AC テス ト の負荷 と 波形 ..................................................... 8
デー タ 保持特性 .................................................................. 9
デー タ 保持波形 .................................................................. 9
AC ス イ ッ チ ン グ特性 ....................................................... 10
ス イ ッ チ ング 波形 ............................................................ 11
真理値表 – CY7C1069G ／ CY7C1069GE ....................... 14
ERR 出力 – CY7C1069GE ............................................... 14
注文情報 ........................................................................... 15
注文 コ ー ド の定義 ...................................................... 15
外形図 ............................................................................... 16
文書番号 : 001-92126 Rev. *A
略語 .................................................................................. 18
本書の表記法 .................................................................... 18
測定単位 .................................................................... 18
エ ラ ッ タ ........................................................................... 19
影響を受ける部品番号 .............................................. 19
高速 SRAM [34] 認定状態 .......................................... 19
高速 SRAM [34] エ ラ ッ タ のま と め ........................... 19
AC ス イ ッ チ ン グ特性 ................................................ 20
改訂履歴 ........................................................................... 21
セールス、 ソ リ ュ ーシ ョ ンおよび法律情報 ..................... 22
ワール ド ワ イ ド な販売 と 設計サポー ト ..................... 22
製品 ........................................................................... 22
PSoC® ソ リ ュ ーシ ョ ン ............................................. 22
サイ プ レ ス開発者コ ミ ュ ニ テ ィ ................................ 22
テ ク ニ カル サポー ト ................................................. 22
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ピ ン配置
図 1. 54 ピ ン TSOP II ピ ン配置 ( 上面図 ) CY7C1069G [2]
NC
VCC
NC
I/O6
VSS
I/O7
A4
A3
A2
A1
A0
NC
CE1
VCC
WE
CE2
A19
A18
A17
A16
A15
I/O0
VCC
I/O1
NC
VSS
NC
1
2
3
4
5
6
7
8
9
10
11
12
13
14
15
16
17
18
19
20
21
22
23
24
25
26
27
54
53
52
51
50
49
48
47
46
45
44
43
42
41
40
39
38
37
36
35
34
33
32
31
30
29
28
NC
VSS
NC
I/O5
VCC
I/O4
A5
A6
A7
A8
A9
NC
OE
VSS
NC
A20
A10
A11
A12
A13
A14
I/O3
VSS
I/O2
NC
VCC
NC
図 2. 54 ピ ン TSOP II ピ ン配置 ( 上面図 ) – CY7C1069GE [2]
注
2. NC ピ ンはダ イ に接続 さ れていません。
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ピ ン配置 ( 続き )
図 3. 48 ボール VFBGA ピ ン配置 ( 上面図 ) – CY7C1069G [3]
1
2
3
4
5
6
NC
OE
A0
A1
A2
CE2
A
NC
NC
A3
A4
CE1
NC
B
I/O0
NC
A5
A6
NC
I/O4
C
VSS
I/O1
A17
A7
I/O5
VCC
D
VCC
I/O2
A18
A16
I/O6
VSS
E
I/O3
NC
A14
A15
NC
I/O7
F
NC
NC
A12
A13
WE
NC
G
A19
A8
A9
A10
A11
A20
H
図 4. 48 ボール VFBGA ピ ン配置 ( 上面図 ) – CY7C1069GE [3]
注
3. NC ピ ンはダ イ に接続 さ れていません。
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製品ポー ト フ ォ リ オ
消費電力
製品
特長 と オプ シ ョ ン
( ピ ン配置の節を参照 )
範囲
VCC の範囲 (V)
速度
(ns)
動作時、 ICC (mA)
f = fmax
Typ[6]
CY7C1069G18
Max
Typ[6]
Max
20
30
1.65V ～ 2.2V
15
70
80
CY7C1069G30
2.2 V ～ 3.6 V
10
90
110
CY7C1069G
4.5V ～ 5.5V
10
90
110
CY7C1069GE18 デ ュ アルチ ッ プが有効で、
CY7C1069GE30 ERR 出力
1.65V ～ 2.2V
15
70
80
2.2V ～ 3.6V
10
90
110
4.5V ～ 5.5V
10
90
110
デ ュ アルチ ッ プが有効
CY7C1069GE
産業用
ス タ ンバイ、 ISB2
(mA)
注記
4. NC ピ ンはパ ッ ケージ内部でダ イ に接続 さ れていません。
5. ERR は出力ピ ン です。
6. 標準値は単な る参照値であ り 、 保証又は検査 さ れていません。 標準値は、 VCC = 1.8V (VCC が 1.65V ～ 2.2V の場合 )、 VCC = 3 V (VCC が 2.2V ～ 3.6V の場合 ) お
よび VCC = 5V (VCC が 4.5V ～ 5.5V の場合 )、 TA = 25°C で測定 し ています。
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出力への電流 (LOW) ................................................... 20mA
最大定格
最大定格を超え る と 、 デバイ スの寿命が短 く な る可能性があ り
ます。 これ らのユーザー ガ イ ド ラ イ ンは試験 さ れていません。
保存温度 .................................................... –65°C ～ +150°C
静電気放電電圧
(MIL-STD-883、 Method 3015) ............................... > 2001V
ラ ッ チア ッ プ電流 ................................................... > 140mA
動作範囲
通電時の
周囲温度 ................................................... –55 °C ～ +125°C
GND を基準 と し た VCC
の電源電圧 .................................................... –0.5V ～ +6.0V
グ レー ド
周囲温度
VCC
産業用
–40°C ～ +85°C
1.65V ～ 2.2V、
2.2V ～ 3.6V、
4.5 V ～ 5.5V
High Z 状態の出力
に印加 さ れる電圧 [7] ...............................–0.5V ～ VCC+0.5V
DC 入力電圧 [7] .....................................–0.5 V ～ VCC+0.5 V
DC 電気的特性
動作範囲 –40 °C ～ 85 °C。
記号
VOH
説明
出力 HIGH 電圧
Min
Typ [8]
Max
VCC = Min、 IOH = –0.1mA
VCC=Min、 IOH=–1.0mA
1.4
–
–
2.0
–
–
2.7V ～ 3.6V
VCC=Min、 IOH=–4.0mA
2.2
–
–
4.5V ～ 5.5V
VCC=Min、 IOH=–4.0mA
2.4
–
–
–
0.2
1.65V ～ 2.2V
2.2V ～ 2.7V
VOL
VIH
VIL
出力 LOW 電圧
入力 HIGH 電圧
入力
LOW 電圧
[7]
10ns/15ns
テ ス ト 条件
1.65V ～ 2.2V
VCC=Min、 IOL=0.1mA
2.2V ～ 2.7V
VCC=Min、 IOL=2mA
–
–
0.4
2.7V ～ 3.6V
VCC=Min、 IOL=8mA
–
–
0.4
4.5V ～ 5.5V
VCC=Min、 IOL=8mA
–
–
0.4
1.65V ～ 2.2V
–
1.4
–
VCC+0.2
2.2V ～ 2.7V
–
2.0
–
VCC+0.3
2.7V ～ 3.6V
–
2.0
–
VCC+0.3
4.5V ～ 5.5V
–
2.2
–
VCC+0.5
1.65V ～ 2.2V
–
–0.2
–
0.4
2.2V ～ 2.7V
–
–0.3
–
0.6
2.7V ～ 3.6V
–
–0.3
–
0.8
4.5V ～ 5.5V
–
–0.5
–
0.8
–1.0
–
+1.0
入力 リ ー ク 電流
GND<VIN<VCC
IOZ
出力 リ ー ク 電流
GND < VOUT < VCC、 出力が無効
ICC
V
–
IIX
動作電源電流
VCC = Max、
IOUT = 0mA、
CMOS レ ベル
単位
V
V
V
A
–1.0
–
+1.0
A
f = 100MHz
–
90.0
110.0
mA
f = 66.7MHz
–
70.0
80.0
ISB1
自動 CE のパワーダウ ン電流 –
TTL 入力
最大の VCC、 CE > VIH [9]、
VIN > VIH 又は VIN < VIL、 f = fMAX
–
–
40.0
mA
ISB2
自動 CE パワーダウ ン電流
–CMOS 入力
最大の VCC、 CE > VCC – 0.2 V [9]、
VIN > VCC – 0.2V 又は VIN < 0.2 V、
f=0
–
20.0 [8]
30.0
mA
注記
7. 2 ナ ノ 秒以下のパルス幅の場合、 VIL (min) = –2.0V および VIH (max) = VCC + 2V。
8. 標準値は単に参考 と し て示 し てお り 、 保証又は検査は さ れていません。 標準値は、 VCC = 1.8V (VCC が 1.65V ～ 2.2V の場合 )、 VCC = 3 V (VCC が 2.2V ～ 3.6V の
場合 ) および VCC = 5V (VCC が 4.5V ～ 5.5V の場合 )、 TA = 25°C で測定 し ています。
9. 全てのデ ュ アル イ ネーブル デバイ スの場合、 CE は CE1 と CE2 の論理結合です。 CE1 が LOW で、 CE2 が HIGH の場合、 CE は LOW ； CE1 が HIGH ま たは CE2
が LOW の場合は、 CE は HIGH です。
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容量
記号 [10]
CIN
説明
TA = 25 °C、 f = 1 MHz、 VCC = VCC(typ)
入力容量
COUT
54 ピ ン TSOP 48 ボール VFB- 単位
II
GA
テ ス ト 条件
I/O 容量
10
10
pF
10
10
pF
熱抵抗
記号 [10]
説明
54 ピ ン TSOP 48 ボール VFB- 単位
II
GA
テ ス ト 条件
JA
熱抵抗
( 接合部か ら周囲 )
JC
熱抵抗
( 接合部か ら ケース )
無風状態で 3×4.5 イ ン チの 4 層プ リ ン ト
回路基板に半田付け
93.63
31.50
°C/W
21.58
15.75
°C/W
AC テ ス ト の負荷 と 波形
図 5. AC テ ス ト の負荷 と 波形 [11]
High-Z 特性 :
50
VTH
出力
Z0 =50
出力
30pF*
R2

5pF*
* JIG と
ス コープの容量も
含む
(b)
(a)
* 静電容量負荷は、
テス ト 環境のすべてのコ ンポーネン ト の
静電容量から成る
R1
VCC
全ての入力パルス
VHIGH
GND
90%
90%
10%
立ち上がり 時間 :
>1V/ns
10%
立ち下が り 時間 :
(c)
>1V/ns
記号
1.8V
3.0V
5.0V
単位
R1
1667
317
317

R2
1538
351
351
Ω
VTH
0.9
1.5
1.5
V
VHIGH
1.8
3
3
V
注記
10. 最初にテ ス ト さ れていますが、 設計ま たはプ ロ セス変更後、 こ れ ら のパ ラ メ ー タ が影響を受ける場合があ り ます。
11. デバイ スの完全 AC 動作では、 0V か ら VCC(min) ま での ラ ン プ時間が 100µs で、 VCC が安定 し た後、 待機時間が 100µs であ る こ と を想定 し ています。
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デー タ 保持特性
動作範囲 –40 °C ～ 85°C。
パラ メ ー タ
VDR
説明
条件
Min
Max
単位
1.0
–
V
–
30.0
mA
0
–
ns
VCC >2.2V
10.0
–
s
VCC <2.2V
15.0
–
s
–
データ保持用の VCC
[12]
ICCDR
デー タ 保持電流
tCDR[13]
チ ッ プの選択解除か ら デー タ 保 –
持時間ま での時間
tR[14]
動作回復時間
VCC = VDR、 CE > VCC – 0.2 V
、
VIN > VCC – 0.2 V 又は VIN < 0.2 V
デー タ 保持波形
図 6. デー タ 保持波形 [12]
VCC
VCC(min)
tCDR
DATA RETENTION MODE
VDR = 1.0 V
VCC(min)
tR
CE
注記
12. 全てのデ ュ アル イ ネーブル デバイ スの場合、 CE は CE1 と CE2 の論理的結合です。 CE1 が LOW で、 CE2 が HIGH の場合は、 CE は LOW ； CE1 が HIGH ま たは
CE2 が LOW の場合は、 CE は HIGH です。
13. 最初にテ ス ト さ れますが、 設計ま たはプ ロ セ スで変更があ っ た後に、 こ れ ら のパ ラ メ ー タ が影響を受ける場合があ り ます。
14. 完全なデバイ ス動作では、 リ ニ ア VCC ラ ン プが VDR か ら VCC (min.) > 100s ま で又は VCC (min.) > 100s で安定 し た こ と を必要 と し ます。
文書番号 : 001-92126 Rev. *A
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AC ス イ ッ チ ング特性
動作範囲 –40 °C ～ 85 °C。
記号 [15]
10ns
説明
15ns
Min
Max
Min
Max
単位
読み出 し サイ クル
tPOWER
VCC が安定 し た時から 最初のア ク セス ま での時間 [16]
100.0
–
100.0
–
s
tRC
読み出 し サイ クル時間
10.0
–
15.0
–
ns
tAA
ア ド レ ス指定か ら デー タ ／ ERR 有効ま での時間
–
10.0
–
15.0
ns
tOHA
ア ド レ ス変更か ら デー タ ／ ERR ホール ド ま での時間
3.0
–
3.0
–
ns
–
10.0
–
15.0
ns
–
5.0
–
8.0
ns
1.0
–
ns
tACE
CE LOW から デー タ ／ ERR 有効ま で
tDOE
OE LOW か ら デー タ ／ ERR 有効ま で
tLZOE
tHZOE
tLZCE
tHZCE
tPU
tPD
OE LOW か ら low Z ま で
0
–
[18、 19]
–
5.0
–
8.0
ns
[17、 18、 19]
3.0
–
3.0
–
ns
[17、 18、 19]
–
5.0
–
8.0
ns
CE LOW から 電源投入ま で
[17、 20]
0
–
0
–
ns
CE HIGH から 電源切断ま で
[17、 20]
–
10.0
–
15.0
ns
10.0
–
15.0
–
ns
7.0
–
12.0
–
ns
7.0
–
12.0
–
ns
–
0
–
ns
CE HIGH から high Z ま で
書き込みサイ クル
tWC
[18、 19]
OE HIGH か ら high Z ま で
CE LOW から low Z ま で
[17]
[21、 22]
書き込みサイ クル時間
[17]
tSCE
CE LOW から 書き込み終了ま で
tAW
ア ド レ スのセ ッ ト ア ッ プか ら書き込み終了ま での時間
tHA
書き込み終了か ら ア ド レ ス ホール ド ま で
0
tSA
ア ド レ スのセ ッ ト ア ッ プか ら書き込み開始ま で
0
–
0
–
ns
tPWE
WE パルス幅
7.0
–
12.0
–
ns
tSD
デー タ セ ッ ト ア ッ プから 書き込み終了ま で
5.0
–
8.0
–
ns
0
–
0
–
ns
WE HIGH か ら low Z ま で
[18、 19]
3.0
–
3.0
–
ns
WE LOW から high Z ま で
[18、 19]
–
5.0
–
8.0
ns
tHD
tLZWE
tHZWE
書き込み終了か ら デー タ ホール ド ま で
注記
15. テ ス ト 条件では、 信号遷移時間 ( 立ち上が り ／立ち下が り ) が 3ns 以下、 タ イ ミ ン グ参照レ ベルが 1.5V (VCC >3V の場合 ) か VCC/2 (VCC<3V の場合 )、 入力パル
ス レ ベルが 0V ～ 3V (VCC>3V の場合 ) か 0 ～ VCC (VCC<3V の場合 ) であ る こ と を前提に し ます。 出力負荷を使用する読み出しサイ クル用のテス ト 条件は、 特に記
載のない限り、 8 ページの図 5 の (a) で示されます。
16. tPOWER は、 電源供給が VCC で安定 し た時か ら 最初の メ モ リ ア ク セ スが実行 さ れる ま での最短時間を示 し ます。
17. 全てのデ ュ アル イ ネーブル デバイ スの場合、 CE は CE1 と CE2 の論理結合です。 CE1 が、 LOW で、 CE2 が HIGH の場合、 CE は LOW ； CE1 が HIGH ま たは
CE2 が LOW の場合は CE は HIGH です。
18. tHZOE、 tHZCE、 tHZWE、 tLZOE、 tLZCE、 及び tLZWE は、 8 ページの図 5 の (b) のよ う に 5pF の負荷容量が付いた状態で測定されています。 遷移は定常状態の電圧から
±200mV 離れたポイ ン ト で測定されます。
19. 任意の温度、 電圧条件で、 どのデバイ ス で も tHZCE は tLZCE よ り 低 く 、 tHZBE は tLZBE よ り 低 く 、 tHZOE は tLZOE よ り 低 く 、 そ し て tHZWE は tLZWE よ り 低いです。
20. こ れ ら のパラ メ ー タ は設計上では保証 さ れますが、 テ ス ト さ れていません。
21. メ モ リ の内部書き込み時間は WE = VIL、 CE = VIL のオーバ ラ ッ プ で定義 さ れます。 こ れ ら の信号は、 書き込みを開始する ために LOW であ る必要があ り ます。 こ
れ ら 信号のいずれかが HIGH へ遷移する と 操作が終了 し ます。 入力デー タ のセ ッ ト ア ッ プ と ホール ド の タ イ ミ ン グは、 書き込みを終了する信号のエ ッ ジ を基準に
する必要があ り ます。
22. 書き込みサイ ク ル 2 用の最短書き込みパルス幅 (WE 制御、 OE LOW) は、 tHZWE と tSD の和です。
文書番号 : 001-92126 Rev. *A
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CY7C1069G
CY7C1069GE
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ス イ ッ チ ング 波形
図 7. CY7C1069G の読み出 し サイ クル 1 ( ア ド レ ス遷移制御 ) [23、 24]
tRC
ADDRESS
tAA
tOHA
DATA I/O
PREVIOUS DATAOUT
VALID
DATAOUT VALID
図 8. CY7C1069GE の読み出 し サイ クル 1 ( ア ド レ ス遷移制御 ) [23、 24]
tRC
ADDRESS
tAA
tOHA
DATA I/O
PREVIOUS DATAOUT
VALID
DATAOUT VALID
tAA
tOHA
ERR
PREVIOUS ERR VALID
ERR VALID
注記
23. デバイ スは連続的に選択 さ れています、 OE= VIL、 CE = VIL。
24. 読み込みサイ ク ルの間は WE が HIGH です。
文書番号 : 001-92126 Rev. *A
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CY7C1069G
CY7C1069GE
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ス イ ッ チ ング 波形 ( 続き )
図 9. 読み出 し サイ クル 2 (OE 制御、 WE が HIGH) [25、 26、 27]
ADDRESS
tRC
CE
tPD
t HZCE
tACE
OE
t HZOE
tDOE
t LZOE
DATA I/O
HIGH IMPEDANCE
DATAOUT VALID
HIGH
IMPEDANCE
t LZCE
VCC
SUPPLY
CURRENT
tPU
ISB
注記
25. 全てのデ ュ アル イ ネーブル デバイ スに対応 し て CE は CE1 と CE2 の論理結合です。 CE1 は LOW にな る時、 CE2 が HIGH で、 CE が LOW;CE1 は HIGH 又は CE2
は LOW にな る時、 CE が HIGH です。
26. 読み出しサイ クルの間は WE が HIGH です。
27. CE の前、 あるいは LOW 遷移と同時にア ド レスが有効にな り ます。
文書番号 : 001-92126 Rev. *A
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CY7C1069GE
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ス イ ッ チ ング 波形 ( 続き )
図 10. 書き出 し サイ ク ル 1 (CE 制御 ) [28、 29、 30]
tWC
ADDRESS
tSA
tSCE
CE
tAW
tHA
t PWE
WE
OE
t HZOE
DATA I/O
tHD
tSD
DATAIN VALID
注 31
図 11. 書き込みサイ クル 2 (WE 制御、 OE Low) [28、 29、 30、 32]
tWC
ADDRESS
tSCE
CE
tSA
tAW
tHA
t PWE
WE
t HZWE
DATA I/O
注 31
tSD
t LZWE
tHD
DATAIN VALID
注記
28. 全てのデ ュ アル イ ネーブル デバイ スの場合、 CE は CE1 と CE2 の論理結合です。 CE1 が LOW で、 CE2 が HIGH の場合、 CE は LOW ； CE1 が HIGH ま たは CE2
が LOW の場合は、 CE は HIGH です。
29. メ モ リ の内部書き込み期間は WE = VIL、 CE = VIL のオーバ ラ ッ プ で定義 さ れます。 これ ら の信号は、 書き込みを開始する ために LOW であ る必要があ り ます。 こ
れ ら 信号のいずれかが HIGH へ遷移する と 操作が終了 し ます。 入力デー タ のセ ッ ト ア ッ プ と ホール ド の タ イ ミ ン グは、 書き込みを終了する信号のエ ッ ジ を基準に
する必要があ り ます。
30. も し CE = VIH、 または OE = VIH の場合、 デー タ I/O が高い イ ン ピーダ ン ス状態にあ り ます。
31. こ の期間中、 I/O は出力状態にあ り ます。 入力信号を適用 し ないで く だ さ い。
32. 最少の書き込みサイ ク ルの幅は、 tHZWE と tSD の合計です。
文書番号 : 001-92126 Rev. *A
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CY7C1069G
CY7C1069GE
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真理値表 – CY7C1069G ／ CY7C1069GE
CE1
CE2
OE
[33]
X
X [33]
L
L
WE
モー ド
I/O0–I/O7
電源
[33]
High Z
パワーダウン
ス タ ンバイ (ISB2)
X [33]
X [33]
High Z
パワーダウン
ス タ ンバイ (ISB2)
H
L
H
デー タ 出力
全ビ ッ ト 読み込み
ア ク テ ィ ブ (ICC)
L
H
X [33]
L
デー タ 入力
全ビ ッ ト 書き込み
ア ク テ ィ ブ (ICC)
L
H
H
H
High Z
選択 さ れた場合、 出力は
デ ィ スエーブル
ア ク テ ィ ブ (ICC)
H
X
[33]
X
ERR 出力 – CY7C1069GE
出力
0
1
High Z
モー ド
読み込み動作、 保存デー タ はシ ングル ビ ッ ト エ ラ ーな し
読み込み動作、 シ ングル ビ ッ ト エ ラ ーが検出 さ れ、 訂正 さ れた
デバイ スが選択解除／出力が無効／書き込み動作
注
33. こ れ ら のピ ンの入力電圧レ ベルは VIH 又は VIL です。
文書番号 : 001-92126 Rev. *A
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CY7C1069G
CY7C1069GE
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注文情報
速度
(ns)
10
注文 コ ー ド
外形図
パ ッ ケージ タ イ プ
CY7C1069G30-10ZSXI
51-85160 54 ピ ン TSOP II (22.4 × 11.84 × 1.0mm) 鉛フ リ ー
CY7C1069GE30-10ZSXI
51-85160 54 ピ ン TSOP II (22.4 × 11.84 × 1.0mm) 鉛フ リ ー
動作範囲
産業用
注文 コ ー ド の定義
CY 7 C 1 06 9
G
E - XX XX X
I
温度範囲 :
I = 産業用
鉛フ リ ー
パ ッ ケージ タ イ プ : XX = BV または ZS
BV = 48 ボール VFBGA
ZS = 54 ピ ン TSOP II
速度 : XX = 10ns 又は 15ns
シ ン グル ビ ッ ト エ ラ ー表示
プ ロ セス技術 : G = ULL65、 65nm
デー タ 幅 : 9 = × 8 ビ ッ ト
メ モ リ 容量 : 06 = 16M ビ ッ ト
フ ァ ミ リ ー コ ー ド : 1 = 非同期高速 SRAM フ ァ ミ リ ー
テ ク ノ ロ ジー コ ー ド : C=CMOS
マーケテ ィ ン グ コ ー ド : 7 = SRAM
会社 ID: CY= サイ プ レ ス
文書番号 : 001-92126 Rev. *A
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CY7C1069G
CY7C1069GE
外形図
図 12. 54 ピ ン TSOP II (22.4 × 11.84 × 1.0mm) パ ッ ケージ外形、 51-85160
51-85160 *D
文書番号 : 001-92126 Rev. *A
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CY7C1069G
CY7C1069GE
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外形図 ( 続き )
図 13. 48 ボール VFBGA （6 × 8 × 1.0mm） BV48/BZ48 パ ッ ケージ外形、 51-85150
51-85150 *H
文書番号 : 001-92126 Rev. *A
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CY7C1069G
CY7C1069GE
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略語
本書の表記法
略語
説明
測定単位
CE
Chip Enable ( チ ッ プ イ ネーブル )
CMOS
Complementary Metal Oxide Semiconductor
( 相補型金属酸化膜半導体 )
℃
MHz
摂氏温度
I/O
Input/Output ( 入力／出力 )
μA
マ イ ク ロ ア ンペア
OE
出力イ ネーブル
μs
マ イ ク ロ秒
SRAM
Static Random Access Memory
( ス タ テ ィ ッ ク ラ ン ダム ア ク セス メ モ リ )
mA
ミ リ ア ンペア
TSOP
Thin Small Outline Package
( 小型薄型パ ッ ケージ )
mm
ミ リ メートル
ns
ナノ秒
TTL
Transistor-Transistor Logic
( ト ラ ンジス タ - ト ラ ンジス タ ロジ ッ ク )
VFBGA
Very Fine-Pitch Ball Grid Array
( 超 フ ァ イ ン ピ ッ チ ボール グ リ ッ ド ア レ イ )
pF
ピコフ ァ ラ ッ ド
V
ボル ト
Write Enable ( 書き込みイ ネーブル )
W
ワッ ト
WE
文書番号 : 001-92126 Rev. *A
記号
測定単位
メ ガヘルツ
Ω
オーム
%
パーセ ン ト
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CY7C1069G
CY7C1069GE
暫定版
エラ ッ タ
本節では、 65nm プ ロ セス技術で製造 さ れた 16M ビ ッ ト 非同期高速 SRAM CY7C1069G30 および CY7C1069GE30 に対する エ
ラ ッ タ について説明 し ます。 詳細は、 エ ラ ッ タ の ト リ ガ条件、 影響の範囲、 可能な回避手段、 シ リ コ ン チ ッ プの リ ビ ジ ョ ンの適
用可能性について記載 さ れています。 デバイ スの完全な機能説明については、 本資料をデバイ スのデー タ シー ト と 比較 し て く だ さ
い。
何かご質問がご ざいま し た ら、 最寄 り のサイ プ レ スの販売代理店に問い合わせるか、 又は www.cypress.com/go/support で テ ク ニ
カル サポー ト のケース を作成 し て く だ さ い。
影響を受ける部品番号
製品番号
デバイ スの特性
CY7C1069G30 ( 全てのパ ッ ケージおよびオプ シ ョ ン )
16M ビ ッ ト の高速 SRAM
CY7C1069GE30 ( 全てのパ ッ ケージおよびオプ シ ョ ン )
16M ビ ッ ト の高速 SRAM
高速 SRAM [34] 認定状態
製品の状態 : エ ン ジニア リ ング サン プル ( 注 : 信頼性および認定は済んでいません。 こ れらのサン プルは、 技術的な評価用にのみ
使用 さ れ、 製品用途には使用 さ れないよ う 推奨 し てお り ます）。
高速 SRAM [34] エ ラ ッ タ のま と め
この表は、 使用可能な 16M ビ ッ ト デバイ スに適用で き る エ ラ ッ タ を定義 し ています。
項目
製品番号
シリ コン チッ
プの リ ビ ジ ョ ン
高速 SRAM [34] は、 デー タ シー ト 仕様で示 さ れ
た AC ス イ ッ チ ン グ パラ メ ー タ 、 10ns の速度
仕様を満た し ていない
CY7C1069G30
CY7C1069GE30
*A
■
問題解決状況
問題解決済みのデバイ スは 2013 年 4 月
28 日から 利用で き る よ う にな る
問題定義
CY7C1069G30 および CY7C1069GE30 は、 表 1 で示 さ れた 10ns - AC ス イ ッ チ ング パラ メ ー タ 仕様を満た し ていません。
■
影響を受けるパラ メ ー タ
AC ス イ ッ チ ング パラ メ ー タ
■
ト リ ガ条件
デバイ スが 10ns の速度で動作する時、 機能は保障 さ れません。
■
影響範囲
デー タ シー ト の仕様には多少の余裕が入 っ ていますから、 こ の問題はほ と んどの最終シ ス テムに と っ て問題 と な ら ないで し ょ う 。
デー タ シー ト で示 さ れた 10ns の制限値の偏差は 2ns です。
■
回避方法
遅い速度に対応する ために、 RAM コ ン ト ロー ラ ーの タ イ ミ ングに追加マージ ンが必要です。
■
問題解決状況
上記の問題を修正中です。 問題解決済みのデバイ スは 2013 年 4 月 28 日から 利用で き る よ う にな り ます。
注
34. こ れは、 影響を受ける部品番号節に記載 さ れた全ての MPNs ( マーケテ ィ ン グ パーツ ナ ンバー ) に適用 さ れます。
文書番号 : 001-92126 Rev. *A
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CY7C1069G
CY7C1069GE
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AC ス イ ッ チ ン グ特性
表 1. 10ns と 12ns デバイ ス間の AC ス イ ッ チ ング パラ メ ー タ の比較
記号
説明
-10ns
-12ns
Min
Max
Min
Max
単位
読み出 し サイ クル
tRC
読み出 し サイ クルの時間
10
–
12
–
ns
tAA
ア ド レ ス指定か ら デー タ 有効ま で
–
10
–
12
ns
tOHA
ア ド レ ス変更か ら デー タ ホール ド ま で
3
–
3
–
ns
tACE
CE Low か ら デー タ 有効ま で
–
10
–
12
ns
tDOE
OE Low か ら デー タ 有効ま で
–
5
–
7
ns
tLZOE
OE Low か ら Low Z ま で
1
–
1
–
ns
tHZOE
OE High から High Z ま で
–
5
–
7
ns
tLZCE
CE Low か ら Low Z ま で
3
–
3
–
ns
tHZCE
CE High か ら High Z ま で
–
5
–
7
ns
tPU
CE Low か ら電源投入ま で
0
–
0
–
ns
tPD
CE HIGH から パワーダウン ま で
–
10
–
12
ns
書き込みサイ クル
tWC
書き込みサイ クル時間
10
–
12
–
ns
tSCE
CE Low か ら書き込み終了ま で
7
–
9
–
ns
tAW
ア ド レ スのセ ッ ト ア ッ プか ら書き込み終了ま で
7
–
9
–
ns
tHA
書き込み終了か ら ア ド レ ス ホール ド ま で
0
–
0
–
ns
tSA
ア ド レ スのセ ッ ト ア ッ プか ら書き込み開始ま で
0
–
0
–
ns
tPWE
WE パルス幅
7
–
9
–
ns
tSD
デー タ のセ ッ ト ア ッ プか ら書き込み終了ま で
5
–
7
–
ns
tHD
書き込み終了か ら デー タ ホール ド ま で
0
–
0
–
ns
tLZWE
WE High から Low Z ま で
3
–
3
–
ns
tHZWE
WE Low か ら HIGH Z ま で
–
5
–
7
ns
文書番号 : 001-92126 Rev. *A
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CY7C1069G
CY7C1069GE
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改訂履歴
文書名 : CY7C1069G ／ CY7C1069GE、 エ ラ ー訂正符号 (ECC) 機能を備えた 16M ビ ッ ト (1M ワー ド x16 ビ ッ ト ) ス タ テ ィ ッ ク RAM
文書番号 : 001-92126
版
**
ECN 番号
4345116
変更者
HZEN
発行日
04/14/2014
こ れは英語版 001-81539 Rev. *C を翻訳 し た日本語版 Rev. ** です。
*A
4473583
HZEN
08/12/2014
こ れは英語版 001-81539 Rev. *E を翻訳 し た日本語版 Rev. *A です。
文書番号 : 001-92126 Rev. *A
変更内容
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CY7C1069G
CY7C1069GE
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セールス、 ソ リ ュ ーシ ョ ンおよび法律情報
ワール ド ワ イ ド な販売 と 設計サポー ト
サイ プ レ スは、 事業所、 ソ リ ュ ーシ ョ ン セ ン タ ー、 メ ー カ ー代理店および販売代理店の世界的なネ ッ ト ワー ク を保持 し ています。
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PSoC® ソ リ ュ ーシ ョ ン
製品
車載用
ク ロ ッ ク＆バ ッ フ ァ
イ ン タ ー フ ェ ース
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メモリ
PSoC
タ ッ チ セ ン シ ング
USB コ ン ト ロー ラ ー
ワ イヤレ ス／ RF
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PSoC 1 | PSoC 3 | PSoC 4 | PSoC 5LP
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サイ プ レ ス開発者 コ ミ ュ ニ テ ィ
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コ ミ ュ ニ テ ィ | フ ォ ー ラ ム | ブ ログ | ビデオ | ト レーニ ン グ
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イ プ レ ス製品に組み込まれた回路以外のいかな る回路を使用する こ と に対 し て一切の責任を負いません。 サイ プ レ ス セ ミ コ ン ダ ク タ 社は、 特許またはその他の権利に基づ く ラ イ セ ン ス を譲渡する
こ と も、 または含意する こ と も あ り ません。 サイ プ レ ス製品は、 サイ プ レ ス と の書面によ る合意に基づ く ものでない限 り 、 医療、 生命維持、 救命、 重要な管理、 または安全の用途のために使用す
る こ と を保証する ものではな く 、 また使用する こ と を意図 し た もので も あ り ません。 さ ら にサイ プ レ スは、 誤動作や故障によ っ て使用者に重大な傷害を も た ら す こ と が合理的に予想 さ れる生命維
持シ ス テムの重要な コ ンポーネ ン ト と し てサイ プ レ ス製品を使用する こ と を許可 し ていません。 生命維持シ ス テムの用途にサイ プ レ ス製品を供する こ と は、 製造者がそのよ う な使用におけるあ ら
ゆる リ ス ク を負 う こ と を意味 し 、 その結果サイ プ レ スはあ ら ゆる責任を免除 さ れる こ と を意味 し ます。
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文書番号 : 001-92126 Rev. *A
改訂日 2014 年 08 月 12 日
本書で言及するすべての製品名および会社名は、 それぞれの所有者の商標である場合があ り ます。
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