ソフトエラー評価技術・対策技術の研究開発戦略

ソフトエラー評価技術・対策技術の
研究開発戦略
富士通セミコンダクター㈱
上村 大樹
Fujitsu Semiconductor LTD.
E-mail: [email protected]
Copyright 2008 FUJITSU LIMITED
ソフトエラーの
測定技術と対策技術
ソフトエラーについて
ソフトエラー評価技術
ソフトエラー対策技術
1
Copyright 2008 FUJITSU LIMITED
ソフトエラーのメカニズム
中性子線
α線
宇宙線起因の環境中性子
IC材料中の放射性不純物から
中性子
α粒子
N
N
N
N
P
P
核反応
α線、中性子により発生する電子or正孔が
ドレインに収集され電流ノイズが発生する
2
Copyright 2008 FUJITSU LIMITED
ソフトエラーと半導体
ソフトエラーに関する規準
JESD89A(JEDEC Standard: Measurement and Reporting of Alpha
Particle and Terrestrial Cosmic Ray-Induced Soft Errors in
Semiconductor Devices)
半導体産業の特徴
製造技術が完成する前から、設計作業が始まることがある。
非常に短いサイクルで、新しいテクノロジーが生まれる。
3
Copyright 2008 FUJITSU LIMITED
ソフトエラーの評価
α線
中性子
材料中α線量測定
環境中性子線量
実測定
加速試験時
中性子線量
線量評価
シミュレーション
実環境、実験環境
線量計算
フィールド試験
実験
デバイス
加速試験
シミュレーション
エラー率計算
4
Copyright 2008 FUJITSU LIMITED
中性子ソフトエラーの評価
中性子線量測定
中性子フィールド試験
中性子加速試験
5
Copyright 2008 FUJITSU LIMITED
中性子線量は一定でない
時期(太陽周期)
EXPACS + Google Earth
• 11年周期で、13%変化
位置(磁気緯度)
• 日本は、NYの６～７割
高度(大気遮蔽)
• 高度が高いと線量が上がる。
• 800m上昇で2倍
建物(遮蔽)
• ３F中１Fで、半分になることも
JESD89A
13cph/cm2(10Mev以上の中性子)でreport
• @NY、open air, sea level
6
Copyright 2008 FUJITSU LIMITED
環境の中性子線測定
[R. Takasu, 2007]
ボナーボール検出器(低エネルギー)と、シンチレータ検出器(高エ
ネルギー)の組み合わせにより、幅広いスペクトルの環境中性子線
量を測定することが可能。
7
Copyright 2008 FUJITSU LIMITED
中性子ソフトエラーのフィールド試験
@Mt. Mauna Kea (4700m)
[2008 Y. Tosaka, et al.]
高地で行うことにより、データ取得速度を上げる、α線の影響を相
対的に低くすることが可能。
線量を同時計測することにより、より正確なデータ取得が可能。
8
Copyright 2008 FUJITSU LIMITED
中性子加速試験
Quasi-mono
neutron beam
RCNP
LANCE
Sea level (multiplied by 1.5 x 10^8)
Ring cyclotron
AVF
cyclotr
on
Neutrons [n/cm2/s/MeV]
1E+6
1E+5
[Y. Iwamoto, 2010]
1E+4
1E+3
spallation
neutron beam
1E+2
[RCNP@Osaka Univ.]
1E+1
1
10
100
Energy [MeV]
1000
短時間で結果が得られ、低いエラー率のデバイスも評価が可能。
・ソフトエラー対策をほどこした回路
・製品
JESD89A
試験施設：LANSCE、TRIUMF, RCNP, (ANITA)→同じスペクトルとしている
線量は10MeV以上の中性子数で規格
9
Copyright 2008 FUJITSU LIMITED
中性子加速試験例(ラッチ回路)
Triple-well
Twin-well
[T. Uemura, 2010]
Spallation neutron beam
Research Center for Nuclear Physics (RCNP) at Osaka
University
More than 200k bit flip-flop on the test chip
10
Copyright 2008 FUJITSU LIMITED
SER trend on sequential element
65nm DATA0
65nm DATA1
45nm DATA0
45nm DATA1
28nm DATA0
28nm DATA1
Normalized SER
10
Normalized with
[email protected]
1
0.1
0.6
[T. Uemura, 2011]
0.8
1
1.2
Voltage [V]
1.4
1.6
SER decreases with technology advancing
In 45nm and 28nm technologies, SER on DATA0 is more than
twice higher than on DATA1.
SiGe process is used on PMOS in 45nm and 28nm process.
PMOS width in 45nm and 28nm is shorter than in 65nm.
11
Copyright 2008 FUJITSU LIMITED
SER Critical part on a latch
CK
Feed-through gate
Din
Dout
low
DATA0
CK
CK
high
NMOS
CK
Feed-back gate
A latch consists of un-balanced feedback loop.
Feed-back gate is sensitive to soft error
In DATA0, SER on NMOS of feedback gate is dominant.
In DATA1, SER on PMOS of feedback gate is dominant.
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Copyright 2008 FUJITSU LIMITED
Technology trend of redundancy technique
SER [A.U.]
10000
Single-FF(SBU) FF
1000
100
TMR-FF(MCU) FF
FF
FF
10
[T. Uemura, 2011]
1
(i)
65nm
1.2V
(ii)
45nm
1.1V
(iii)
28nm
0.85V
SBU rate decreases with technology advancing.
MCU rate on the horizontal layout does not so change with
technology advancing.
Soft-error mitigation techniques by redundancy techniques are
effective even on advanced technologies.
13
Copyright 2008 FUJITSU LIMITED
中性子加速試験の例2
Internal view of PW650 server
CPU module placement
Spallation
neutron beam
[2007 H. Ando, et al.]
14
Copyright 2008 FUJITSU LIMITED
90nm SPARC64 V
Microprocessor for Mission Critical servers
High reliability, High data integrity
Introduced in 2005
Major specifications
90nm Bulk CMOS, 10 Cu layers
18.46mm x 15.94mm
~1.0V Vdd, 2.16GHz Clock
~240K Latches
L1$: 128KB+128KB
L2$: 4MB
[2007 H. Ando, et al.]
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Copyright 2008 FUJITSU LIMITED
CPU(SPARC)におけるソフトエラーのリカバリ
Noticed
6.4%
Vanished
93.6%
Among
Noticed Errors
Error Detected
90%
(5.8%)
Recovered
76%
(4.9%)
Crash w/o Log 10%
Fatal 24%
(1.5%)
93.6% of estimated Latch flips were Vanished
Noticed Errors were 6.4% ⇒ Derating factor = 0.064.
Among Noticed Errors, 90% of them Detected
Among Noticed Errors, 76% of them Recovered
Only 1.5% of estimated latch flips resulted in Fatal errors
[2007 H. Ando, et al.]
16
Copyright 2008 FUJITSU LIMITED
α線ソフトエラーの評価
α線量測定
α線フィールド試験
α線加速評価
17
Copyright 2008 FUJITSU LIMITED
α線量測定
試料にトラック板（CR-39）を貼りつけて、α線がつくる飛跡をとらえ
る。
飛跡はエッチングによって目に見えるようにし、顕微鏡で数える。
試料に曝露
試料
エッチング
計数
トラック板
顕微鏡
エッチピット数、曝露時
間、トラック板の面積か
ら、α線量率を計算
飛跡を可視化
トラック板
α
トラック板
生成
跡
飛
試料
エッチング液
エッチピットの例
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[R. Takasu, 2005]
Copyright 2008 FUJITSU LIMITED
α線加速試験
Flux attenuation profile on a 5mm X 5mm die
(size of source d=5mm at 1mm)
Alpha-ray
Alpha-source
241
Am
Die
Package
α線源を使用し、チップにα線を照射
被曝線量から、加速率を算出し、エラー率を計算。
Wire Packageのみで実施可能。
[2008 T. Uemura]
19
Copyright 2008 FUJITSU LIMITED
HUF(Fot Under Fill)による加速試験
Under fill
Flip-chip
C4
C4
C4
Carrier
[M. S. Gordon, 2008]
アンダーフィルにα線源(210Po, 210Pb)を混入して、評価
Bump Packageの製品に対しても試験が可能
POWER 7(IBM)の評価などで実施されている。
20
Copyright 2008 FUJITSU LIMITED
α線ソフトエラーのフィールド試験
中性子線量：0.14 [cph/cm2]
[大塔コスモ研究所]
山を貫通するトンネルの中央で測定することにより、中性子線量を
1/100程度に下げる。
α線ソフトエラーのみを検出する。
非常に低いエラー率評価になるため、長い期間が必要。
21
Copyright 2008 FUJITSU LIMITED
Simulation
シミュレーションの概要
22
Copyright 2008 FUJITSU LIMITED
Simulation
シミュレーションのメリット
作っていないものに対して評価できる。
設計前にエラー率がわかる。
ありとあらゆる対象の評価が可能。
ソフトエラーの発生過程
放射線の飛来
核反応
生成粒子
デバイス内でのキャリア
電流ノイズ
回路・システム・プログラム
N
N
n
P
核反応
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Copyright 2008 FUJITSU LIMITED
ソフトエラーシミュレーション
放射線の飛来
核反応
粒子輸送コード
(GEANT 4, PHITS)
電荷発生
デバイス内でのキャリア
TCAD
(Sentaurus, HyENEXSS等)
SER simulator
(SEMM, NISES,
CREAM, TFIT等)
電流ノイズ
SPICE
(SPICE, fast SPICE等)
回路
システム・プログラム
EDAツール、ハードエミュレータ
24
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Simulator例 (NISES)
Structure data
N-nucleus
reaction
data
Device
structure
data
Sensitive Volume
AMD
MC
TCAD
Circuit
Simulation
SRIM
SER
デバイスSim.
SPICE
particle
Monte Carlo
simulation
[1997 Y. Tosaka]
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電子デバイスができるまで
本当に知りたい
エラー率はココ
加速試験
(ただし開発後期)
system
software
Chip
Die
Assembly
線量評価等
GDS, Netlist
Other
card
RTL
Standard cell
(SRAM, FF)
加速試験
フィールド試験
Transistor
26
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ソフトエラー評価のまとめ
フィールド試験評価
最も信頼されるデータ
評価には長い時間と、大量のサンプルが必要になる。
• 1種類の素子に対して、1000sample、1yearが必要
加速試験評価
低いエラー率を、短時間で評価することが可能
• 1種類のデバイスに対して、4~40[sample]、10~[hour]
→対策効果の検証、実製品の評価
シミュレーション
全ての半導体デバイスの構成要素、全ての製品を、実験するこ
とは不可能。テクノロジの進歩が早く、実物が完成する前に評価
する必要がある。
27
Copyright 2008 FUJITSU LIMITED
ソフトエラー対策
様々なソフトエラー対策
回路によるソフトエラー対策
ソフトエラー対策効果の評価
28
Copyright 2008 FUJITSU LIMITED
ソフトエラー対策
RAMにおけるソフトエラー対策
ECC (Error correction code)
→パリティビットを付加しエラーを検出(detection)＆修正(correction)
(例：６４bit + 8bitのパリティ→1bit error correction, 2bit error detection)
Logicにおけるソフトエラー
スタンダードセルレベルの対策
• Latch →内部冗長回路機能をもった対策Latchを使用。
• 組合せ回路 →２重化、ノイズフィルター
上位レベルの対策
• 冗長：TMR (Triple module redundancy) → ロジックの３重化
• エラーチェック：HIR (Hardware Instruction Retry)
→ エラーを検出した場合のみ命令を再発行
29
Copyright 2008 FUJITSU LIMITED
ラッチにおけるソフトエラー対策
Multi latch technique
2000: A multi-latch flip-flop
using a C-element was
proposed by T. Maruyama.
2006: A reuse paradigm
(BISER) was proposed by S.
Mitra.
Multi node latch
1990: A multi-node latch was
proposed by M. Katoh and K.
Okabe.
1994: An multi-node latch with
8 transistors was proposed by
T.Masson and R. Ferrant
1996：T. Calin, M. Nicolaidis, R.
Velazco (DICE).
30
Copyright 2008 FUJITSU LIMITED
対策ラッチの課題
Normalized SER [A. U]
Conventional
1
ALL 0
0.8
0.6
0.4
ALL 1
This work
0.2
ALL 0
ALL 1
0
1.0
1.2
VDD [V]
1.4
[07. T. Uemura]
[07. N. Seifert]
テクノロジ世代が進むほど、同時に2カ所でノイズが発生する確率が
上がる。
→回路での対策効果が低下する。
クロックバッファーで発生したSETの問題も無視できない。
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Copyright 2008 FUJITSU LIMITED
複数個所での電荷収集を防止する技術
クリティカル
エリア
Cancelling
キャンセリング
エリア
クリティカル
エリア
[T. Uemura, 2010]
クリティカルな二つのノードの間に、
それをキャンセリングするノードを間に配置。
32
Copyright 2008 FUJITSU LIMITED
対策ラッチにおける、複数個所での電荷収集
1.2
2 critical area
1.2
1.0
0.8
データが反転
0.4
Voltage [V]
Voltage [V]
1.0
0.6
2 critical area
& 1 cancelling area
0.8
0.6
0.2
0.2
0.0
0.0
-0.2
0
-0.2
20 40 60 80 100
Time [pico sec]
データが反転しない
0.4
0
20 40 60 80 100
Time [pico sec]
[T. Uemura, 2010]
二つのクリティカルエリアでノイズが発生すると、ラッチの保持データ
は反転。
二つのクリティカルエリアと同時に、一つのキャンセリングエリアでノイ
ズが発生すると、ラッチの保持データは反転しない。
33
Copyright 2008 FUJITSU LIMITED
クロック起因のソフトエラーの防止技術
Data input
Data output
CK
DICE-base
circuit
CK
[T. Uemura, 2010]
クロックバッファーを2つに分割し、クロックバッファでのSETの影響
を抑える。
34
Copyright 2008 FUJITSU LIMITED
SEILA (Soft Error Immune Latch)の評価
SER [A.U.]
1000
Un-robust latch DATA1
Un-robust latch DATA0
SEILA DATA1
SEILA DATA0
SEU
SET
@clock
1
0.100
普通のラッチ
0.090
以前の対策ラッチ 0.102
SEILA
0.007 <0.001
100
10
[T. Uemura, 2010]
1
0.7
0.8
0.9
1.0
Voltage [V]
1.1
SEILA (Soft Error Immune Latch)は、さらに１０倍以上
ソフトエラー耐性が向上した。
35
Copyright 2008 FUJITSU LIMITED
Robust latch (SEILA: Soft error immune latch)
Nwell
(a)robust(SHC)
CK
CK
CK
(b)DHC-SEILA
CK
CK
CK
Dp1
Dp2
CK
Nwell
CK
Dp2: distance between critical PMOSs
(b1)0.56um, (b2)0.34um
Collection charge on one node is not upset.
(a) critical PMOSs are not separated by STI.
(b) critical PMOSs are separated by STI.
(b)DHC-SEILA is sensitive to CCM only on PMOS.
36
Pwell
Nwell
DHC
latch
Pwell
[T. Uemura, 2011]
Copyright 2008 FUJITSU LIMITED
Normalized SER
SER mitigation [email protected]
0.12
0.10
0.08
0.06
0.04
0.02
0.00
2well
3well
SERs are normalized
with SER on (o) unrobust lathes
[T. Uemura, 2011]
(a) robust
(b1) SEILA
w long Dp2
(b2) SEILA
w short Dp2
Dp2
Dp2
Sensitive drain
SER on (a) is dramatically high.
Separation by STI is important for mitigating SER.
SER on (b1) is higher than on (b2)
Shorter Dp2 become higher SER.
37
Copyright 2008 FUJITSU LIMITED
まとめ
ソフトエラーを評価・対策を行うにはありとあらゆる技術が必要。
評価
• 目的にあわして、最適な評価方法を選択する必要がある。
• 「これだけやればOK」ということはない。
対策
• 求められる信頼性、許容されるコストを、正しく評価し、最適な(必要十分の)対策方
法を採ることが重要。
38
Copyright 2008 FUJITSU LIMITED