電子デバイス

電子デバイス
99. 12 作成
2B
MSM7654
ディジタルビデオエンコーダ (NTSC/PAL 対応)
FJDL7654-01
■ 概要
MSM7654 は、NTSC/PAL 対応ディジタルビデオエンコーダで、ディジタル画像データをアナログビ
デオ信号に変換します。本デバイスは入力信号として ITU-R BT.601 に準拠したディジタル画像信号
または RGB のディジタル画像信号を受け付けます。
出力アナログビデオ信号は、コンポジットビデオ信号と S ビデオ信号の同時出力が可能で、また切
り替えにて RGB のアナログ出力も可能です。
コンポジットビデオ信号と S ビデオ信号については輝度(Y)信号の出力レベル制御が可能です。
■ 特長
●
●
●
●
●
●
対応映像信号方式
：NTSC/PAL
走査方式
：インタレース／ノンインタレース(NTSC:262line/PAL:312line)
入力ディジタルレベル：ITU-R BT.601 (CCIR601)準拠
入出力タイミング
：ITU-R BT.656 または ITU-R BT.624-4 準拠
入力サンプリング比 ：Y: Cb: Cr = 4:2:2 または 4:1:1 ／ R:G:B = 8:8:8
サポートする入力インタフェース
･ ITU-R BT.656
･ YCbCr (8bit 入力)
･ YCbCr (8bit(Y)+8bit(CbCr)入力)
･ RGB (24bit 入力)
● ピクセル周波数(サンプリング周波数)
･12.272727MHz(24.545454MHz) : NTSC Square Pixel
･13.5MHz(27MHz)
: NTSC/PAL ITU-R BT 601
･14.318182MHz(28.636364MHz) : NTSC 4Fsc
･14.75MHz(29.5MHz)
: PAL Square Pixel
● 出力フォーマット
･コンポジットビデオ信号と S ビデオ信号または RGB 信号を切替により出力可能
･37.5Ωドライブ可能
● マスタ／スレーブ動作可能（ ITU-R BT.656 モード時はスレーブ動作のみ）
● NTSC/PAL のコンポジットビデオ信号と S ビデオ信号を出力(切替で RGB 信号を出力)
● 3ch 10bit DAC 内蔵
● 3 ビットタイトル・グラフィックス表示可能(コンポジット/S ビデオ信号のみ対応)
● カラーバー発生回路内蔵
● I2C-bus ホストインタフェース回路内蔵
● GENLOCK 制御機能内蔵
● 輝度レベル調整可能 100%∼68.75%(コンポジットおよびＳビデオ信号のみ)
● 3.3V 単一電源(各ディジタル入力端子は 5V トレランス)
● パッケージ
：64 ピンプラスチック QFP (QFP64-P-1414-0.80-BK) (製品名:MSM7654GA)
■ 用途
●
●
●
●
●
●
監視システム
ビデオグラフィックスボード
ビデオプリンタ
スキャナ
ビデオゲーム機器
ビデオカメラ
●
●
●
●
●
●
ビデオ CD
テレビ電話
テレビ会議システム
画像ファイリングシステム
電子スチルカメラ
マルチメディア機器
FJDL7654-01
1
CLKX2
BLANK_L
CSYNC_L
HSYNC_L
VSYNC_L
BD[7:0]
CD[7:0]
YD[7:0]
OLG
OLB
OLR
OLC
RESET_L
RGB
YUV
converter
V Level
converter
U Level
converter
Y Level
converter
YUV
RGB
converter
Overlay
Control
MS
GENLOCK RGBMODE
MODE[3:0]
Sync Generator & Timing Controler
Prologue
Block
YUV color
Generator
Color Burst
Generator
SCL
SDA
I C Control logic
2
Interpolator
+ LPF
Interpolator
+ LPF
Black &
Blank Pedestal
TENB
Test control logic
Subcarrier
Generator
LPF
OUTSEL
DAC
DAC
DAC
COMP
FS
VREF
CA(B)
CVBSO(G )
YA(R)
●FJDL7654-01
■ ブロック図
FJDL7654-01
2
FJDL7654-01●
■ 端子接続
DGND
AVDD
YA
AGND
CVBSO
AVDD
CA
AGND
COMP
FS
XVREF
OLC
OLB
OLG
OLR
DGND
64
63
62
61
60
59
58
57
56
55
54
53
52
51
50
49
64 ピンプラスチック QFP
DVDD
1
48
DVDD
SDA
2
47
OUTSEL
SCL
3
46
CLKX2
RGBMODE
4
45
TENB
MODE3
5
44
RESET_L
MODE2
6
43
FOUT
MODE1
7
42
B D 7(B7)
MODE0
8
41
B D 6(B6)
MS
9
40
B D 5(B5)
GENLOCK
10
39
B D 4(B4)
CSYNC_L
11
38
B D 3(B3)
VSYNC_L
12
37
B D 2(B2)
HSYNC_L
13
36
B D 1(B1)
BLANK_L
14
35
B D 0(B0)
DVDD
15
34
DVDD
DGND
16
33
DGND
17
18
19
20
21
22
23
24
25
26
27
28
29
30
31
32
CD0(R0)
CD1(R1)
CD2(R2)
CD3(R3)
CD4(R4)
CD5(R5)
CD6(R6)
CD7(R7)
YD0(G0)
YD1(G1)
YD2(G2)
YD3(G3)
YD4(G4)
YD5(G5)
YD6(G6)
YD7(G7)
MSM 7654
QFP 64 pin
FJDL7654-01
3
●FJDL7654-01
■
端子説明.
Pin No.
I/O
１
端子名
DVDD
端子説明
ディジタル 3.3V 電源
2
I/O
SDA
I2C インタフェースデータバス。
3
I
SCL
I2C インタフェースクロックバス。
4
I
RGBMODE 入力信号切替端子。” 0” :YCbCr 形式 / “ 1” :RGB 形式
5∼8
I
MODE[3:0] 動作モード切替端子。ただし Sleep mode は RGBMODE が” 0” の時のみ有効です。
内部プルダウン抵抗付き。
内部プルダウン抵抗付き。
*0000:NTSC ITU-R BT.656
0010:NTSC 24.545454MHz Square Pixel
0001:NTSC 27MHz YCbCr
0011:NTSC 28.636364MHz 4Fsc
0101:NTSC 13.5MHz YCbCr
0110:NTSC 12.27MHz
0111:NTSC 14.32MHz
1000:PAL ITU-R BT.656
1001: PAL 27MHz YcbCr
1010: PAL 29.5MHz Square Pixel
1101: PAL 13.5MHz
1110: PAL 14.75MHz
1111: Sleep Mode
RGBMODE が” 0” の時のみ有効
9
I
MS
ITU-R BT.656 以外のモードにおけるマスタ／スレーブ動作の切替え。
“ 1” :マスターモード, “ 0” :スレーブモード
ITU-R BT.656 時はスレーブモードのみの動作（“1”が入力されても無効）となります。
内部プルダウン抵抗付き。
10
I/O
GENLOCK GENLOCK 信号入出力端子。
11
O
CSYNC_L コンポジットシンク出力端子。
12
I/O
VSYNC_L 垂直同期信号入出力端子(ITU-R BT.656 モード:出力モード、他:マスタモード時出力モー
I/O
HSYNC_L 水平同期信号入出力端子(ITU-R BT.656 モード:出力モード, 他:マスタモード時出力モー
ド/スレーブモード時入力モード)。
13
ド/スレーブモード時入力モード)。
14
I
15
16
I
17~24
I
BLANK_L コンポジットブランク信号入力端子。
DVDD
ディジタル 3.3V 電源
DGND
ディジタル GND
CD0~CD7 ピクセルレート動作時 8bit ディジタル画像色差信号データ入力端子。
レベルは ITU-R BT.601 準拠。
RGB 入力モードでは R 信号入力端子。CD7 が MSB となる。
不使用時は” 0” 固定。
25~32
I
YD0~YD7 2 倍のピクセルレート動作時 8bit ディジタル画像データ入力端子。
ピクセルレート動作時 8bit ディジタル輝度信号データ入力端子。
レベルは ITU- R BT.601 準拠。
RGB 入力モードでは G 信号入力端子。YD7 が MSB となる。
33
DGND
ディジタル GND
34
DVDD
ディジタル 3.3V 電源
35~42
I
43
O
BD0~BD7 RGB 入力モード時 B 信号入力端子。不使用時は” 0” 固定。BD7 が MSB となる。
FOUT
フィールド情報出力端子(” 1” :奇数フィールド、” 0” :偶数フィールド)
内部レジスタで極性の変更が可能です。
44
I
45
I
RESET_L システムリセット端子。
TENB
弊社テスト用入力端子。お客様は使用いたしません。（内部抵抗プルダウン）
FJDL7654-01
4
FJDL7654-01●
Pin No
I/O
端子名
46
I
CLKX2
47
I
OUTSEL 出力切替端子。” 0” : S-Video&Composite / “ 1” : RGB 内部プルダウン抵抗付き。
48
端子説明
クロック入力端子。ピクセル周波数の 2 倍を入力してください。
DVDD
ディジタル 3.3V 電源
ディジタル GND
49
I
DGND
50
I
OLR
オーバーレイ・テキストカラー（Red 成分）使用しないときは GND 接続してください。
51
I
OLG
オーバーレイ・テキストカラー（Green 成分）使用しないときは GND 接続してください。
52
I
OLB
オーバーレイ・テキストカラー（Blue 成分）使用しないときは GND 接続してください。
53
I
OLC
トランスペアレントコントロール信号。” 1” でオーバーレイ信号を表示。使用しないと
きは GND 接続してください。
外部 DAC 用基準電圧入力端子，または内部基準電圧出力端子。(DAC 用基準電圧)
54
I/O
XVREF
55
I
FS
56
I
COMP
DAC 位相補正端子。
AGND
アナログ GND
57
58
O
59
60
O
61
62
O
CA
DAC フルスケール調整端子。
アナログ色差信号出力端子または B(Blue)信号出力端子
AVDD
アナログ 3.3V 電源。
CVBSO
アナログコンポジット信号出力端子または G(Green)信号出力端子
AGND
アナログ GND
YA
アナログ輝度信号出力端子または R(Red)信号出力端子
63
AVDD
アナログ 3.3V 電源
64
DGND
ディジタル GND
FJDL7654-01
5
●FJDL7654-01
■ 絶対最大定格
項目
記号
条件
定格値
単位
DVDD
―
-0.3~+4.5
V
AVDD
―
-0.3~+4.5
ディジタル入力電圧
VI
DVDD=3.3V
-0.3~+5.5
V
アナログ出力電流
IO
―
70
mA
消費電力
Pw
―
800
mW
保存温度
TSTG
―
-55~+150
℃
電源電圧
■ 推奨動作条件
項目
記号
条件
Min.
Typ.
Max.
単位
DVDD
―
3.0
3.3
3.6
V
AVDD
―
3.0
3.3
3.6
動作温度範囲
Ta1
DVDD=AVDD=3.3V
0
25
70
℃
外部基準電圧
Vrefex
DVDD=AVDD=3.3V,
―
1.25
―
V
電源電圧(*1)
Ta=25℃
DA 電流セッティング抵抗
Riadj
(*2)
―
192.5
―
Ω
DA 出力負荷抵抗
RL
(*3)
―
(75//75)
―
Ω
(*1) DVDD と AVDD の電圧は同電位を供給してください。
(*2) 出力電流調整には 500Ω程度のボリューム抵抗の使用を推奨します。
(*3) Riadj が推奨条件(=192.5Ω)時の値を示します。
FJDL7654-01
6
FJDL7654-01●
■ 電気的特性
●直流特性
直流特性
(Ta=0~70℃, DVDD=3.3V±0.3V, AVDD=3.3V±0.3V)
項目
記号
条件
Min.
Typ.
Max.
単位
“ H” レベル入力電圧(*1)
VIH
―
2.2
―
―
V
“ L” レベル入力電圧
VIL
―
―
―
0.8
V
“ H” レベル出力電圧
VOH
IOH = -4mA
(*2)
0.7DVDD
―
―
V
“ L” レベル出力電圧
VOL
IOL = 4mA
(*2)
―
―
0.4
V
入力リーク電流
II
VI = GND~DVDD
-10
―
+10
μA
〃（pull down 抵抗付）
IIH
VI = GND~DVDD
20
―
250
μA
出力リーク電流
IO
VI = GND~DVDD (*3)
-10
―
+10
μA
電源電流（動作時 1）
IDDO1
RL=37.5Ω
―
180
200
mA
電源電流（動作時 2）
IDDO2
RL=75Ω
―
140
160
mA
電源電流（静止時 1）
IDDS1
CLKX2=0MHz RESET_L=“ 0”
―
120
130
mA
―
60
65
mA
1.0
2.0
mA
RL=37.5Ω
電源電流（静止時 2）
IDDS2
CLKX2=0MHz RESET_L=“ 0”
RL=75Ω
電源電流(Sleep Mode)
IDDSM
MODE[3:0]=” 1111”
RGBMODE=” 1”
2
SDAVL
Low level, IOL=3mA
0
―
0.4
V
2
I C-bus SDA 出力電流
SDAIO
During Acknowledge
3
―
―
mA
内部基準電圧
Vrefin
―
―
1.25
―
V
DA 出力負荷抵抗
RL
―
37.5
Ω
RL
―
75
Ω
積分直線性
SINL
―
±2
LSB
微分直線性
SDNL
―
±1
LSB
I C-bus SDA 出力電圧
(*1)デジタル入力端子は 5.5V までの入力が可能です（5V トレランス）。
(*2) VSYNC_L, HSYNC_L, GENLOCK, CSYNC_L, FOUT
(*3) SDA
●交流特性
交流特性(Ta=0~70℃, DVDD=3.3V±0.3V, AVDD=3.3V±0.3V)
項目
クロック周波数
記号
条件
Min.
Typ.
Max.
単位
Fclk
PAL Square Pixel
―
29.5
―
MHz
NTSC 4Fsc
―
28.636364
―
MHz
NTSC Square Pixel
―
24.545454
―
MHz
ITU-R BT.601/656
―
27.0
―
MHz
端子：CLKX2 (*1)
入力ﾃﾞｰﾀセットアップ時間１
ts1
―
2.5
―
―
ns
入力ﾃﾞｰﾀセットアップ時間２
ts2
―
0.0
―
―
ns
入力ﾃﾞｰﾀホールド時間１
th1
―
10.0
―
―
ns
入力ﾃﾞｰﾀホールド時間２
th2
―
11.08
―
―
ns
GENLOCK 最小パルス幅
tw1
―
93.0
出力遅延時間１
td1
―
6.0
―
18.0
ns
出力遅延時間２
td2
―
7.0
―
25.0
ns
ns
(*1) サブキャリアおよび同期信号の高い精度を必要とされる場合は Typ.±100ppm 以内のクロックを供給して下さい。
FJDL7654-01
7
●FJDL7654-01
■タイミングチャート（スイッチング特性）
１） セットアップ/ホールド時間
入力データの取り込みは CLKX2 の立ち上がりエッジでおこなわれます。
TCLKX2:入力クロック周期
T C L K X 2 =1/Fclk
C L K X 2 (Input)
ts1
HSYNC_L,VSYNC_L,
BLANK_L,YD,CD,BD,MS,
RGBMODE,MODE,
OLR,OLG,OLB,OLC,
OUTSEL
th1
(Input)
tw 1
ts2
G E N L O C K (Input)
th2
入力タイミング
２）出力遅延時間
T C L K X 2= 1 / F c l
k
C L K X 2 (Input
HSYNC_L,VSYNC_L
CSYNC_L,GENLOCK
(Output)
td1
valid data
F O U T (Output
)
td2
出力タイミング
FJDL7654-01
8
FJDL7654-01●
３）I2C-bus インタフェース入出力タイミング
書き込み内容が内部レジスタに設定されるのは、MR1 [7]と CR 0[2:1]については垂直ブランキン
グ期間に行なわれます。
それ以外のレジスタについては、書き込んだ内容が即座に内部レジスタに設定されます。
制限事項：SCL がＨigh の区間はﾃﾞｰﾀが変化してはいけません。ﾃﾞｰﾀラインの変化は SCL がＬow
の時のみです。
以下に I2C-bus インタフェースの基本入出力タイミングを示します。
I2C-bus 交流特性(Ta=0~70℃, DVDD=3.3V±0.3V, AVDD=3.3V±0.3V)
記号
条件
Min.
Typ.
Max.
単位
2
項目
tC_SCL
Rpull_up=4.7kΩ
200
―
―
ns
2
tH_SCL
Rpull_up=4.7kΩ
100
―
―
ns
2
I C-bus Low Level Cycle
tL_SCL
Rpull_up=4.7kΩ
100
―
―
ns
SDA-SCL Overrap Time
tOV
Rpull_up=4.7kΩ
40
―
―
ns
I C-bus Clock Cycle Time
I C-bus High Level Cycle
tOV
SDA
SCL
MSB
S
1
2
7
1
2
9
ACK
Start Condition
Data Line Stable: Data Valid
9
8
Change of Data Allowed
tC . S C L
tL.SCL
P
ACK
3-8
Stop Condition
tH . S C L
I2C-bus 基本入出力タイミング
４）リセット入力タイミング
リセットはクロックとは非同期です。
リセット交流特性(Ta=0~70℃, DVDD=3.3V±0.3V, AVDD=3.3V±0.3V)
項目
最小リセットパルス幅
記号
条件
Min.
Typ.
Max.
単位
tw2
―
81.5
―
―
ns
CLKX2(input)
RESET-L(input)
tw2
リセットタイミング
FJDL7654-01
9
●FJDL7654-01
■各ブロックの機能説明
・Prologue Block
ITU-R BT.656 フォーマットの入力データを輝度信号(Y)と色差信号 (Cb & Cr) に分離します。また、
同期信号 HSYNC_L、VSYNC_L、BLANK_L に関する情報の生成も行います。
27MHz YCbCr (8bit 入力) フォーマットの入力データを輝度信号(Y)と色差信号(Cb & Cr)に分離しま
す。
13.5MHz YCbCr (16bit 入力) フォーマットの入力データは色差信号を Cb と Cr に分離します。
処理された入力データのうち、有効画素データとして扱われるデータ以外の輝度信号および色差信
号は、それぞれ、8’ h10, 8’ h80 に置き換えられます。
RGB 信号は輝度信号(Y)と色差信号(Cb&Cr)に変換されます。
・Y Limiter Block
輝度入力信号のリミッターで、ITU-R BT.601 規格の規定範囲外の入力信号に対して下限のみクリッ
ピング処理を行うブロックです。
･ YD<16 の時、YD=16 に制限します。
･ 有効画素期間中に入力された輝度信号 YD=255 の時、YD=254 に制限します。それ以外の時は、
そのまま次の処理へ信号を渡します。
・C Limiter Block
色差信号のリミッターで、ITU ITU-R BT. 601 規格の規定範囲外の入力信号に対して上下クリッピン
グ処理を行うブロックです。
有効画素期間中に CD=0 が入力された場合、CD=1
有効画素期間中に CD=255 が入力された場合、CD=254
・Y Level Converter Block
ITU- R BT. 601 規格の輝度信号レベルから、
DAC のディジタル入力レベルに変換するブロックです。
・U Level Converter Block
ITU- R BT.601 規格の色差信号レベルから、DAC のディジタル入力レベルに変換するブロックです。
・V Level Converter Block
ITU- R BT.601 規格の色差信号レベルから、DAC のディジタル入力レベルに変換するブロックです。
・RGB YUV Converter Block
RGB 信号を YUV 信号に変換し、更に DAC のディジタル入力レベルに変換するブロックです。
・YUV Color Generator Block
オーバーレイカラー信号 OLR, OLG, OLB から輝度信号と色差信号を作成するブロックです。コン
トロール信号(レジスタ CR0[3:1])によって、出力内容（オーバレイまたはカラーバーをレジスタ
CR0[3]で選択）と出力レベル（100%, 75%, 50%, 25%をレジスタ CR0 [2:1] で選択)を選択できます。
FJDL7654-01
10
FJDL7654-01●
・Overlay Control Block
入力画像データ信号と YUV Color Generator 出力信号のうちどちらが有効であるかを選択するブロ
ックです。ただし、コンポジットおよび S-ビデオ信号出力選択時のみ有効となります。
コントロール信号(OLC, CR0[3])との関係は次のようになっています。( X : don’ t care )
CR0 [3] =1, OLC =X カラーバー信号(YUV Color Generator 出力信号)を選択。
CR0 [3] =0, OLC =1 オーバレイ信号(YUV Color Generator 出力信号)を選択。
CR0 [3] =0, OLC =0 入力画像データ信号を選択。
・YUV to RGB Converter Block
Prologue ブロックで分離された YUV 信号を RGB 信号に変換するブロックです。
・Black & Blank Pedestal Block
入力輝度信号に対して、輝度側の同期信号を付加するブロックです。
・Interpolator+LPF Block
入力色差信号に対して、Interpolation によるデータ補間、および、LPF による高周波成分の除去を
実行するブロックです。
・I2C Control Logic Block
Philips 社 I2C-bus によるシリアルインタフェースブロックです。
マスター側から、内部レジスタのモードレジスタ（MR0、MR1）とコマンドレジスタ（CR0、CR1）
の設定が可能です。
内部レジスタへの書き込みは、書き込み内容が内部レジスタに設定されるのは MR1 [7]と CR 0[2:1]
については垂直ブランキング期間に行なわれます。
それ以外のレジスタについては、書き込んだ内容が即座に内部レジスタに設定されます。
本 LSI を購入していただくことにより、本 LSI を使用する実施権のみがフィリップス社の I2C 特許
に基づき許諾されることになります。
・Sync Generator & Timing Controller Block
このブロックは同期信号とコントロール信号を発生するブロックです。
外部同期を行うスレーブモードと同期信号を内部生成するマスターモードで動作します。
・Color Burst Generator Block
バースト信号の振幅の U 成分、V 成分を発生するブロックです。
・Subcarrier Generator Block
カラーサブキャリアを発生するブロックです。
・Low Pass Filter (LPF) Block
CLKX2 を分周した CLKX1（内部信号）で変調処理を行った輝度信号、色差信号に対して、CLKX2
でアップサンプリングを行うブロックです。その過程で補間処理を行います。
・DAC Block
デジタル処理後のビデオ信号を 10 ビット精度でアナログ化して出力します。アナログ出力端子
（YA、CVBSO、CA）は電流出力ですので外部に抵抗を接続してください。抵抗値に関しては応用
回路例のアナログ出力参考回路を参照してください。
FJDL7654-01
11
●FJDL7654-01
■ 入力データフォーマット
１）入力レベル 1：YCbCr 形式
入力レベルは ITU-R BT.601 で規定されている信号が入力されます。
規定範囲外のレベルの信号が入力された場合は、輝度信号は 16∼254 に、色差信号は 1∼254 にクリ
ッピングされます。
また、内部レジスタ MR0[6]の設定により、色差信号については入力フォーマットとして、Offset binary
か 2’ s complement 形式が選択できます。
Digital Level
Digital Level
100% White Level
235
240(112)
128(0)
Black Level
16
16(-112)
Y data
C data
入力輝度信号レベル
入力色差信号レベル
２）入力レベル 2：RGB 形式
内部レジスタ MR1[5]の設定により、入力レベルは 2 種類のレベル形式から選択が可能です。
Digital Level
Digital Level
100% White Level
255
235
Black Level
16
0
Format 1
入力 RGB 信号レベル 1
Format 2
入力 RGB 信号レベル 2
FJDL7654-01
12
FJDL7654-01●
３）基本画素のサンプリング比
4:2:2 または 4:1:1 に対応しています。内部レジスタ CR0[0]で制御可能です。
CLKX2
YD
Y1
Y2
Y3
Y4
Y5
Y6
CD
Cb1
Cr1
Cb3
Cr3
Cb5
Cr5
4:2:2 サンプリング,8bit Y/8bit CbCr 入力時
CLKX2
YD
Y1
Y2
CD
Cb1
Cr1
Y3
Y4
Y5
Y6
Cb5
Cr5
4:1:1 サンプリング,8bit Y / 8bit CbCr 入力時
CLKX2
YD
G1
G2
G3
G4
G5
G6
CD
R1
R2
R3
R4
R5
R6
BD
B1
B2
B3
B4
B5
B6
RGB 入力時
CLKX2
YD
C b1
Y1
Cr1
Y2
Cb3
Y3
Cr3
Y4
Cb5
Y5
Cr5
Y6
Cr5
Y6
4:2:2 サンプリング,8bit YCbCr 入力時
CLKX2
YD
C b1
Y1
C r1
Y2
Y3
Y4
C b5
Y5
Invalid data
4:1:1 サンプリング,8bit YCbCr 入力時
FJDL7654-01
13
●FJDL7654-01
４）走査方式
NTSC/PAL 方式双方とも、インタレース/ノンインタレース走査に対応しています。
NTSC Interlace
262.5 本/60Hz
NTSC Non-Interlace
262
PAL
Interlace
312.5 本/50Hz
PAL
Non-Interlace
312
本/60Hz
本/50Hz
マスタモード時は内部レジスタの切替によって設定が可能です。
また、マスターモード時には奇数フィールド連続走査に限られます。
スレーブモード時には VSYNC_L、HSYNC_L の位相情報により奇数フィールドまたは
偶数フィールドを連続して出力することが可能です。
同じフィールドが連続して出力されるため、解像度は１／２になりますが、
インタレース走査で動画を静止させた場合に見られる画面のチラツキが
ノンインタレース走査に設定することによって無くなります。
５）I2C バス・フォーマット
以下に本 IC の I2C-bus インタフェースの入力フォーマットを示します。
S
Slave Address
A
Subaddress
A
記号
S
Slave Address
A
Subaddress
Data n
P
Data 0
A
........
Data n
A P
内容
スタート条件
スレーブアドレス 1000100X。ただし、8bit 目は Write(0)信号
アクノリッジ。スレーブが発生させる
サブアドレスバイト
Subaddress で指定した address に対してライトする
ストップ条件
上記のようにあるサブアドレスから連続するサブアドレスでデータの書き込みが可能です。また、
不連続サブアドレスへの書き込みは上記の Data 0 のあとにアクノリッジ、ストップ条件の入力フォ
ーマットを繰り返して行ないます。
以下の様な場合、Encoder は A（アクノリッジ）を返しません。
･ スレーブアドレスが一致しない場合
･ 存在しない Sub Address が指定された場合
･ レジスタのライト属性とスレーブアドレスの８ビット目（LSB）の X が一致しない場合（本 LSI
は Write only:のため X =0）
FJDL7654-01
14
FJDL7654-01●
■ 入力タイミング１（ITU-R BT.656 入力時）
入力データは、クロックの立ち上がりエッジで内部に取り込まれます。
CLKX2
DATA
SAV(1st)
OLR,OLG
OLB,OLC
SAV(2nd)t)
SAV(3rd)
SAV(4th)
don’t care
Cb0
Y00
Cr0
VALID DATA
Y01
VALID DATA
Y10
Cb1
Cr1
VALID DATA
Y11
EAV(1st) EAV(2nd)t) EAV(3rd)
EAV(4th)
don’t care
VALID DATA
VALID DATA
入力タイミング
●ブランク信号と入力画像データの関係
ブランク信号は ITU-R BT. 656 規格対応の入力データによって生成されます。
入力画像データは、このブランク信号が High の時有効画像データとして扱われます。
●データの有効範囲
ディジタルデータは ITU-R BT. 656 規格によって、SAV（第 4 word）直後から、EAV 固定値分手前
までのデータを有効画素データとして扱います。
次の図は、ITU-R BT. 656 フォーマットの入力データとエンコーダ内部で処理された同期信号、輝度・
色差信号との関係を表した図です。
注) 括弧の中の値は P A L 動作時の値です。
1716T
CLKX2
( N T S C ) / 1 7 2 8 C L K X 2( P A L )
4 T CLKX2
11T
CLKX1
(4T
CLKX1)
入力データより生成される同期信号
V S Y N C _ L ( 0 H : 奇数フィールドの場
Cb0,Y00,Cr0,Y01,Cb1,Y10,Cr1,Y11.....
EAV
対応入力データ
SAV
I T U -R B T .656
EAV
1 4 4 0 T CLKX2 ( N T S C / P A L )
4 T CLKX2
1/2H
入力データより生成される同期信号
V S Y N C _ L ( 1 / 2 H : 偶数フィールドの場合)
6 3 T C L K X 1 ( 6 3 T C L K X 1 )<Normal>
6 7 T CLKX1( 6 7 T CLKX1) < C o l o r
4 T CLKX1
( 4 T CLKX1)
入力データより生成される
同期信号 H S Y N C _ L
9 T CLKX1( 1 6 T CLKX1)
1 2 7 T CLKX1( 1 4 2 T CLKX1)
7 1 1 T CLKX1( 7 0 2 T CLKX1)
2 0 T CLKX1( 2 0 T CLKX1)
1 3 6 T CLKX1( 1 4 6 T CLKX1)
入力データより生成される
同期信号 B L A N K _ L
入力データから分割された輝度信
入力データから分割された色差信
号
8’h10
Y00
Y01
Y10
Y11
Cb0
Cr0
Cb1
Cr1
8’h10
1H
コンポジット信
入力データと同期信号、輝度・色差信号の関係
[注意事項]上記のタイミングで画像データを入力した場合、画面左端に白線が表示されます。
SAV のタイミングを 4clkx2 分早く入力することによってこの現象は回避できます。
FJDL7654-01
15
●FJDL7654-01
■ 入力タイミング２(8bit Y/8bit CbCr 入力，8bit YCbCr および RGB 入力時)
●入力データタイミング
入力データ、及び同期信号は、CLKX2 の立ち上がりでエンコーダ内部に取り込まれます。
入力画像データは、HSYNC_L の立ち下がりから tSTART 時間経過後、有効画素データとして扱われま
す。
この時、最初の入力色差データは Cb であるとして処理されます。
tS T A
ACTIVE VIDEO LINE
tS T A R T
tA C T
CLKX2
HSYNC_L
ts1
YD,CD,BD
OLC,OLR,
OLG,OLB
don’t
care
th 1
VALID DATA
don’t
care
BLANK_L
ビデオデータ入力タイミング
但し、入力データが有効画素データとして認識されるのは、tACT 期間において、入力信号 BLANK_L
が High の場合です。
しかし、Y／C＆Composite 信号出力選択時は BLANK_L がブランキング期間中に High となっていて
も、内部ではブランキング期間を保証する処理を行っているので、ブランキング期間中に入力デー
タが有効画素として出力されることはありません。
RGB 出力選択時はブランキング期間中にはブラックレベルを入力して下さい。
マスターモードとスレーブモードでは tSTA の値が若干異なります。以下に tSTA の値を示します。
YCbCr 形式入力モードでは 8bit(Y)+8bit(CbCr), 8bit(YCbCr), RGB モードに関わらず、tSTA の値は同一
です。
マスタモード時
動作モード
ITU-R BT.601 NTSC
250
スレーブモード時
動作モード
ITU-R BT.601 NTSC
ITU-R BT.601 PAL
280
ITU-R BT.601 PAL
290
4Fsc NTSC
266
4Fsc NTSC
276
Square Pixel NTSC
228
Square Pixel NTSC
238
Square Pixel PAL
306
Square Pixel PAL
316
tSTA(T CLKX2)
tSTA(T CLKX2)
260
tSTA -ts1= tSTART となります。
マスタモード時
動作モード
ITU-R BT.601 NTSC
TACT(T CLKX2)
1422
スレーブモード時
動作モード
ITU-R BT.601 NTSC
TACT(T CLKX2)
1404
ITU-R BT.601 PAL
1422
ITU-R BT.601 PAL
1404
4Fsc NTSC
1508
4Fsc NTSC
1490
Square Pixel NTSC
1292
Square Pixel NTSC
1274
Square Pixel PAL
1534
Square Pixel PAL
1516
FJDL7654-01
16
FJDL7654-01●
●倍速ピクセルレート YCbCr 形式の入力タイミング
１）HSYNC_L に対する入力データのタイミング規定
CLKX2
HSYNC_L
OLR, OLG, OLB,
OLC
Invalid Data
YD
Invalid Data
Invalid Data
Invalid Data
Cb0
Y00
Valid Data
Cr0
tSTA
Y01
Cb1
Y10
Cr0
Y01
Cb1
tACT
２）BLANK_L が入力された場合の入力タイミング規定
CLKX2
BLANK_L
Cb0
YD
Y00
●ピクセルレート YCbCr 形式および RGB の入力タイミング
１）HSYNC_L に対する入力データのタイミング規定
CLKX2
HSYNC_L
OLR, OLG, OLB,
OLC
Invalid Data
YD
Invalid Data
CD
Invalid Data
Invalid Data
Invalid Data
Y0
Invalid Data
Cb0
tSTA
Valid Data
Y1
Y2
Cr0
Cb1
tACT
２）BLANK_L が入力された場合の入力タイミング規
CLKX2
BLANK_L
YD
Y0
Y1
Y2
CD, BD
Cb0
Cr0
Cb1
FJDL7654-01
17
●FJDL7654-01
■ 同期信号（VSYNC_L, HSYNC_L）入出力タイミング
外部端子 MS、または内部レジスタの設定により、同期信号 HSYNC_L、VSYNC_L を内部生成する、
マスターモードと、外部からの HSYNC_L、VSYNC_L で動作するスレーブモードでの動作を可能に
する機能です（マスターモード／スレーブモードの切り替えは P.
を参照してください）。
ITU-R BT.656 の入力の場合は全てスレーブモードですが、入力データ SAV、EAV を基に同期信号を
生成、出力します。生成された同期信号 HSYNC_L、VSYNC_L の関係からフィールドの判定を行っ
ています。
●マスタモード
マスターモード時の HSYNC_L、VSYNC_L の出力タイミングは以下のとおりです。
CLKX2
t d1
t d1
HSYNC_L
VSYNC_L
CSYNC_L
内部同期 HSYNC_L、VSYNC_L、CSYNC_L 出力タイミング 1
VSYNC_L
HSYNC_L
CSYNC_L
YA
523
524
525
1
2
3
4
5
6
7
17
18
523
524
525
1
2
3
4
5
6
7
17
18
CVBSO(G)
(with SYNC)
内部同期 HSYNC_L,VSYNC_L, CSYNC_L 出力タイミング 2
FJDL7654-01
18
FJDL7654-01●
●スレーブモード
スレーブモード時の VSYNC_L, HSYNC_L の入力タイミングと奇数/偶数フィールド判定方法を以下に
示します。
１）奇数フィールドの判定
(1) -1/4H - 0H(0H を含まない)の間に VSYNC_L の立ち下がりを検出した場合
奇数フィールドと判断し、正常に動作します。
(2) 0H - 1/4H(0H を含む)の間に VSYNC_L の立ち下がりを検出した場合
奇数フィールドと判断し、正常に動作します。
VSYNC_L
HSYNC_L
-1/4H
0H 1/4H
２）偶数フィールドの判定
(3)1/4H -1/2H(1/2H 含まない)の間に VSYNC_L の立ち下がりを検出した場合
偶数フィールドと判断し、正常に動作します。
(4) 1/2H - 3/4H(1/2H 含む)の間に VSYNC_L の立ち下がりを検出した場合
偶数フィールドと判断し、正常に動作します。
VSYNC_L
HSYNC_L
1/4H 1/2H3/4H
FJDL7654-01
19
●FJDL7654-01
以下の場合は正常な垂直ブランキング期間が得られません。
(1) HSYNC_Lの周期が規格より長かった場合は 1 ラインのピクセルカウンタがオーバーフローを起こ
さない限り HSYNC_L の周期で垂直ブランキング期間が出力されます。
ただし、フロントポーチの長い波形となります。
H S Y N C _L(normal)
VSYNC_L
H S Y N C _L(Long)
Composite(Output)
Front Porch
フロントポーチ期間が正常な
H S Y N C _ L 入力時よりも長くなります
オーバーフローを起こした場合にはピクセルカウンタが０になったところで HSYNC_L が入力さ
れたと判断し、次のラインがスタートします。その後の HSYNC_L で再度リセットがかかります。
このため、このような信号を入力すると垂直ブランキング期間の信号が乱れるだけでなく水平同期
に関しても異常動作してしまいます。
(2) HSYNC_L の周期が規格より短かった場合は垂直同期期間のセレーション部がなくなる場合があ
ります。
(3) VSYNC_L の周期が規格より長かった場合は以下のように出力されます。
・ライン数が規格値より多い場合は第一等価パルス期間が長くなります。
・ライン数が規格値と同じ場合はライン毎の出力信号の内容は正常です。
・ライン数が規格値より少ない場合は第一等価パルス期間の方から短くなります。
(4) VSYNC_L の周期が規格より短かった場合は以下のように出力されます。
・ライン数が規格値より多い場合は第一等価パルス期間が長くなります。
・ライン数が規格値と同じ場合にはライン毎の出力信号の内容は正常です。
・
ライン数が規格値より少ない場合は第一等価パルス期間の方から短くなります。
また、以下の場合は画像が乱れてしまうのでご注意下さい。
VSYNC_L の入力タイミングが HSYNC_L の 0H または 1/2H と同時でない状態で入力されている
ノンインタレース動作からインタレース動作へ移行するデータを入力した場合、またはこの状況に
該当する乱れた画像を入力した場合、垂直同期期間に乱れが生じ、正常なインタレース走査を行なえ
ません。このような状態になった場合、システムリセットまたは MS の切替を用いてリセットを行なう
ことにより、正常なインタレース走査状態に復帰します。
FJDL7654-01
20
FJDL7654-01●
■出力フォーマット
NTSC 方式では内部レジスタの設定によって、Setup Level の有無を選択できます。また、PAL 方式で
は、Setup Level は存在しません。
DAC 入力端子でのデータレベル
100％輝度順カラーバーを入力した時の出力内容を以下に示します。
図で示すような、変調レベルをそれぞれの DAC の入力端子へ出力します。
●NTSC Composite 信号（Setup 7.5IRE）
DAC data
L u m i( I R E )
Composite Wave Form (NTSC)
Yellow
White
945
1 3 0.8
775
100
623
72.3
565
30
61.8
476
45.7
418
35.2
335
324
2 0 .0
1 8.0
266
224
7.5
0 .0
114
-20.0
4
-40.0
Green
Cyan
Red
Magenta
Black
Blue
NTSC Composite 信号（Setup 7.5）
FJDL7654-01
21
●FJDL7654-01
● NTSC S ビデオ信号（Setup 7.5IRE）
・ 輝度（Y）信号出力
Y Wave Form (NTSC)
DAC data
L u m i(IRE)
White
775
100.0
718
88.6
623
72.3
565
30
61.8
476
45.7
418
35.2
324
18.0
266
224
7.5
0
4
-40
Cyan
Yellow
Magenta
Green
Blue
Red
Black
NTSC Y 信号出力（Setup 7.5）
・NTSC 色差（ C）信号出力
C Wave Form (NTSC)
DAC data
Lumi(IRE)
Yellow
Green
Cyan
858
63
836
59
754
44
622
20
512
0
402
-20
Red
Magenta
Blue
Color Burst
270
-44
188
-59
166
-63
NTSC C 信号出力（Setup 7.5）
FJDL7654-01
22
FJDL7654-01●
● NTSC S ビデオ信号（Setup 0IRE）
・ 輝度（Y）信号出力
DAC data
L u m i(IRE)
Composite Wave Form (NTSC )
Yellow
White
959
133.3
775
100
713
88.6
611
70.1
548
58.7
452
41.3
389
29.9
335
20.0
287
11.4
224
0
114
-20.0
4
-40.0
Green
Cyan
Red
Magenta
Black
Blue
NTSC Composite 信号（Setup 0）
FJDL7654-01
23
●FJDL7654-01
● NTSC S ビデオ信号（Setup 0IRE）
・ 輝度（Y）信号出力
DAC data
L u m i(IRE)
Y Wave Form (NTSC)
Cyan
White
775
100.0
713
88.6
611
70.1
548
58.7
452
41.3
389
29.9
287
11.4
224
0.0
4
-40.0
Yellow
Magenta
Green
Blue
Red
Black
NTSC Y 信号出力（Setup 0）
・NTSC 色差（ C）信号出力
C Wave Form (NTSC)
DAC data
L u m i(IRE)
Yellow
Green
Cyan
860
63.2
837
59.0
758
44.7
622
20
512
0
402
-20
Red
Magenta
Blue
Color Burst
270
-44.7
187
-59.0
164
-63.2
NTSC C 信号出力（Setup 0）
FJDL7654-01
24
FJDL7654-01●
●PAL Composite 信号
DAC data
L u m i(IRE)
Composite Wave Form (PAL)
Yellow
White
972
133.3
792
100.0
728
88.5
627
70.1
564
58.7
468
41.2
405
29.9
359
21.5
304
11.4
241
0.0
123
-21.5
4
-43.0
Green
Cyan
Red
Magenta
Black
Blue
PAL Composite 信号
FJDL7654-01
25
●FJDL7654-01
● PAL S ビデオ信号
・PAL 輝度（Y）信号出力
DAC data
L u m i(IRE)
Y Wave Form (PAL)
White
792
100.0
728
88.5
627
70.1
564
58.7
468
41.2
405
29.9
304
11.4
241
30
0.0
4
-43.0
Cyan
Yellow
Magenta
Green
Blue
Red
Black
PAL Y 信号出力
・PAL 色差（ C）信号出力
C Wave Form (PAL)
DAC data
L u m i(IRE)
Yellow
Green
Cyan
860
63.2
837
59.1
759
44.8
Red
Magenta
Blue
30
630
21.5
30
512
0
30
394
-21.5
Color Burst
265
-44.8
187
30
-59.1
164
-63.2
PAL C 信号出力
FJDL7654-01
26
FJDL7654-01●
510
Black
Blue
Red
M agenta
Green
Cyan
Yellow
R 信号
White
●RGB 出力波形
１） 出力レベル設定 0-510(MR1[5]=0)の場合
G 信号への SYNC 信号の付加制御は内部レジスタ CR0[6]で可能です（CR0[6]=” 0” :付加しない、
CR0[6]=” 1” :付加する）。
Black
Blue
Red
Magenta
Green
Cyan
510
Yellow
G 信号(no Sync)
White
0
Cyan
Green
M agenta
Red
Blue
Black
Cyan
Green
Magenta
Red
Blue
Black
Yellow
Yellow
717
White
G 信号(Sync)
White
0
207
0
B 信号
510
0
RGB 信号（出力レベル設定 0-510）
FJDL7654-01
27
G 信号(Sync)
677
239
0
B 信号
470
Cyan
Green
M agenta
Red
Blue
Black
Cyan
Green
Magenta
Red
Blue
Black
Yellow
470
Yellow
G 信号(no Sync)
Black
Blue
Red
Magenta
Green
Cyan
Yellow
White
Black
Blue
Red
M agenta
Green
Cyan
Yellow
White
470
White
R 信号
White
●FJDL7654-01
２）出力レベル設定 32-470（MR1[5]=1）の場合
32
32
32
RGB 信号（出力レベル設定 32-470）
FJDL7654-01
28
FJDL7654-01●
■NTSC/PAL 出力タイミング
出力タイミングは ITU-R BT.624-4 に準拠します。以下に NTSC/PAL 方式で走査方法がインタレースとノ
ンインタレースの場合のコンポジット信号の出力波形を示します。
●NTSC 方式（Interlaced）
Field 1
259
Reference sub-carrier phase
260
261
262
263
1
2
A
NEGATIVE HALF CYCLE
POSITIVE HALF CYCLE
Burst relative -180° to B-Y axis
Burst relative 180° to B-Y axis
3
4
B
5
6
7
8
17
18
19
6
7
8
17
18
19
6
7
8
17
18
19
6
7
8
17
18
19
C
D
E
Field 2
259
Reference sub-carrier phase
260
261
262
263
1
2
A
3
4
B
5
C
D
E
Field 3
259
Reference sub-carrier phase
260
261
262
263
1
2
A
3
4
B
5
C
D
E
Field 4
259
Reference sub-carrier phase
260
261
262
263
1
2
A
3
4
B
5
C
D
E
出力信号タイミング（Interlaced NTSC）
記号
名称
期間
Odd field (Even field)
A
第一等価パルス期間 (3H)
259.5∼262.5H
B
垂直同期期間 (3H)
1∼3H
C
第二等価パルス期間 (3H)
4∼6H
D
バースト休止期間
1∼6, 259.5∼262.5H
E
垂直ブランキング期間 (20H)
1∼17, 259.5∼262.5H
出力タイミング（Interlaced NTSC）
FJDL7654-01
29
●FJDL7654-01
●NTSC 方式（Non-Interlaced）
Continuous Odd field
NEGATIVE HALF CYCLE
POSITIVE HALF CYCLE
Burst relative -180° to B-Y axis
Burst relative 180 ° to B-Y axis
Reference sub-carrier phase
260
261
262
1
2
A
3
4
5
B
6
7
8
17
18
19
6
7
8
17
18
19
C
D
E
Reference sub-carrier phase
260
261
262
1
2
A
3
4
5
B
C
D
E
Continuous Even field
Reference sub-carrier phase
260
261
262
1
A
2
3
4
5
B
6
7
8
17
18
19
6
7
8
17
18
19
C
D
E
Reference sub-carrier phase
260
261
262
A
1
2
3
4
5
B
C
D
E
出力タイミング信号（Non-Interlaced NTSC）
期間
記号
名称
奇数・偶数フィールド連続
A
第一等価パルス期間 (2H)
261∼262H
B
垂直同期期間 (3H)
1∼3H
C
第二等価パルス期間 (2H)
4∼6H
D
バースト休止期間
261∼6H
E
垂直ブランキング期間 (19H)
261∼17H
出力タイミング（Non-Interlaced NTSC）
FJDL7654-01
30
FJDL7654-01●
●PAL 方式（Interlaced）
Burst phase +135 °
Burst phase -135°
+V
-V
Field 1,5
309
310
311
312
313
1
2
A
3
4
5
6
7
8
23
24
25
5
6
7
8
23
24
25
5
6
7
8
23
24
25
5
6
7
8
23
24
25
C
B
D
E
Field 2,6
309
310
311
312
313
1
2
A
3
4
B
C
D
E
Field 3,7
309
310
311
312
313
1
2
A
3
4
B
C
D
E
Field 4,8
309
310
311
312
313
1
2
A
3
4
B
C
D
E
出力タイミング信号（Interlaced PAL）
記号
条件
期間
Field 1, 5
Field 2, 6
Field 3,7
Field 4,8
第一等価パルス期間 (2.5H)
311∼312.5H
311∼312.5H
311∼312.5H
311∼312.5H
B
垂直同期期間 (2.5H)
1∼2.5H
1∼2.5H
1∼2.5H
1∼2.5H
C
第二等価パルス期間 (2.5H)
2.5∼5H
2.5∼5H
2.5∼5H
2.5∼5H
D
バースト休止期間
1∼6, 310∼312.5H
1∼5.5, 308.5∼
1∼5, 311∼312.5H
1∼6.5, 309.5∼312.5H
1∼22.5, 311∼312.5H
1∼22.5, 311∼312.5H
A
312.5H
E
垂直ブランキング期間 (25H)
1∼22.5, 311∼312.5H
1∼22.5, 311∼312.5H
出力タイミング（Interlaced PAL）
FJDL7654-01
31
●FJDL7654-01
●PAL 方式（Non-Interlaced）
Burst phase +135 °
Burst phase -135°
+V
-V
Field 1,5
309
310
311
312
1
2
A
3
4
5
6
7
8
23
24
25
5
6
7
8
23
24
25
C
B
D
E
Field 2,6
309
310
311
312
1
2
A
3
4
B
C
D
E
Field 3,7
309
310
311
312
1
2
A
3
4
B
5
6
7
8
23
24
25
5
6
7
8
23
24
25
C
D
E
Field 4,8
309
310
311
312
1
2
3
A
4
B
C
D
E
出力タイミング信号（Non-Interlaced PAL）
期間
記号
A
名称
奇数・偶数フィールド連続
第一等価パルス期間 (2H)
311∼312H
B
垂直同期期間 (2.5H)
1∼2.5H
C
第二等価パルス期間 (2.5H)
2.5∼5H
D
バースト休止期間
311∼6H
E
垂直ブランキング期間 (24H)
311∼22H
出力タイミング（Non-Interlaced PAL）
FJDL7654-01
32
FJDL7654-01●
●等化パルス・垂直同期期間
(1)
(2)
(3)
(4)
1)
2)
1/2H
3)
1/2H
1) 等化パルス幅
2) 垂直同期パルス幅
3) セレーション
(1)
(2)
(3)
(4)
blanking level
(synchronizing + blanking level)*(2/3)
(synchronizing + blanking level)*(1/3)
synchronizing level
等化パルス・垂直同期期間の設定内容（T CLKX1 は各モードのサンプリングクロック周期）
1)
2)
3)
1/2H
ITU-R BT.601 NTSC
31T CLKX1
365T CLKX1
64T CLKX1
429T CLKX1
ITU-R BT .601 PAL
32T CLKX1
369T CLKX1
63T CLKX1
432T CLKX1
4Fsc NTSC
33T CLKX1
387T CLKX1
68T CLKX1
455T CLKX1
Square Pixel NTSC
28T CLKX1
332T CLKX1
58T CLKX1
390T CLKX1
Square Pixel PAL
35T CLKX1
403T CLKX1
69T CLKX1
472T CLKX1
●水平ブランキング期間
1H
(1)
(5)
(2)
(3)
(4)
1)
2)
3)
4)
5)
1) 水平同期パルス幅
2) バースト信号出力期間
3) バースト信号スタート
4) 水平ブランキング期間（フロントポーチを除く）
5) フロントポーチスタート
(1)
(2)
(3)
(4)
(5)
blanking level
(synchronizing + blanking level)*(2/3)
(synchronizing + blanking level)*(1/3)
synchronizing level
peak to peak value of burst
水平ブランキング期間の設定内容（T CLKX1 は各モードのサンプリングクロック周期）
1)
2)
3)
4)
5)
Total dots / 1H
ITU-R BT.601 NTSC
63TCLKX1
31T CLKX1
71T CLKX1
127T CLKX1
838T CLKX1
858
ITU-R BT.601 PAL
63T CLKX1
31T CLKX1
75T CLKX1
142T CLKX1
844T CLKX1
864
4Fsc NTSC
67T CLKX1
36T CLKX1
75T CLKX1
135T CLKX1
889T CLKX1
910
Square Pixel NTSC
58T CLKX1
31T CLKX1
65T CLKX1
116T CLKX1
762T CLKX1
780
Square Pixel
69T CLKX1
34T CLKX1
82T CLKX1
155T CLKX1
922T CLKX1
944
PAL
FJDL7654-01
33
●FJDL7654-01
■ Setup level の設定
NTSC 方式が選択されている場合は、内部レジスターMR1[7]の設定で２種類のセットアップレベル
を選択できます。
セットアップレベル 0IRE の場合(MR1[7]=” 0” )は、Black-White 間は 100IRE となり、セットアップ
7.5IRE の場合(MR1[7]=” 1” )は Black-White 間は 92.5IRE となります。ただし、このセットアップ設
定機能は、NTSC モードでのみ有効であり、PAL モードでは無効となります。
■ カラーバー生成機能
内部レジスターCR0[2:1]の設定により 25%、50%、75％、100％輝度順カラーバーの 4 種類を出力し
ます。カラーバーの各色の出力タイミングは次の図の通りです。
White
Yellow
Cyan
Green
Magenta
Red
Blue
Black
1)
2)
3)
4)
5)
6)
7)
カラーバー各色出力タイミング
動作モード
hblank
1)
2)
3)
4)
5)
6)
7)
1H
ITU-R BT.601 NTSC
127TCLKX1
216T CLKX1
305T CLKX1
394T CLKX1
483T CLKX1
572T CLKX1
661T CLKX1
750T CLKX1
858T CLKX1
ITU-R BT.601 PAL
142T CLKX1
230T CLKX1
318T CLKX1
406T CLKX1
494T CLKX1
582T CLKX1
670T CLKX1
757T CLKX1
864T CLKX1
4Fsc NTSC
135T CLKX1
230T CLKX1
325T CLKX1
419T CLKX1
513T CLKX1
607T CLKX1
701T CLKX1
795T CLKX1
910T CLKX1
Square Pixel NTSC
116T CLKX1
197T CLKX1
278T CLKX1
359T CLKX1
440T CLKX1
521T CLKX1
602T CLKX1
682T CLKX1
780T CLKX1
Square Pixel PAL
155T CLKX1
251T CLKX1
347T CLKX1
443T CLKX1
539T CLKX1
635T CLKX1
731T CLKX1
827T CLKX1
944T CLKX1
(T CLKX1 はサンプリングクロック周期)
カラーバー出力タイミング設定内容
FJDL7654-01
34
FJDL7654-01●
■各種モードの設定
１）マスターモード/スレーブモードの切り替え
外部端子 MS/MODE[3:0]、または内部レジスタ MR1[3]/MR0[3:0]の設定により、内部で同期信号を生成
するマスタモードでの動作と、外部から同期信号を受けて動作するスレーブモードの両機能が可能で
す。外部端子および内部レジスタの設定によるマスタモードかスレーブモードかの切り替えを下表に
示します。
なお、MODE[3:0] =” 0000” 、あるいは内部レジスタ MR0[3:0] =” 0000” で ITU-R BT.656 が設定される
と、外部端子、内部レジスタの設定に関わらずスレーブモードとなります。
マスターモード /スレーブモード の切り替え
・外部端子制御
MR0[7]
０
（外部端子有効）
MS
０
（ スレーブ）
１
（マスター）
MODE[3:0]
“００００”
“００００”以外
“００００”
オペレーションモード
スレーブモード（ITU-R BT.656）
スレーブモード（ITU-R BT.656 以外の指
定モード）
スレーブモード（ITU-R BT.656）
“００００”以外
マスターモード（ITU-R BT.656 以外の指
定モード）
MR0[3:0]
“００００”
オペレーションモード
・内部レジスタ制御
MR0[7]
１
（内部レジスタ有
効）
MR1[3]
０
（ スレーブ）
１
（マスター）
“００００”以外
“００００”
“００００”以外
スレーブモード（ITU-R BT.656）
スレーブモード（ITU-R BT.656 以外の指
定モード）
スレーブモード（ITU-R BT.656）
マスターモード（ITU-R BT.656 以外の指
定モード
２）スリープモードの設定
外部端子 RGBMODE が YCbCr モード（=” 0” ）の時、MODE [3:0] =” 1111” でスリープモードに入り
ます。
内部レジスタでの設定ではできません。
内部レジスタによるスリープモードは MR0[5]により DA コンバータにのみ有効です。
３）入力モード（RGB/YCbCr）の設定
RGB：外部端子 RGBMODE=” 1” 、MODE [3:0] がピクセル周波数（=” 0101/ 0110/0111/1101/1110” ）、
内部レジスタＭＲ0[4]=” 1” で設定されます。
YCbCr：外部端子 RGBMODE=” 0” 、MODE [3:0] がスリープモード以外、内部レジスタＭＲ0[4]=” 0”
で設定されます。
FJDL7654-01
35
●FJDL7654-01
■フィールド情報の出力
フィールド情報の出力タイミングを以下に示します。
1)マスタモード時
・奇数フィールド
CLKX2(Input)
1CLKX2
HSYNC_L(Output)
VSYNC_L(Output)
FOUT(Output)
・偶数フィールド
CLKX2(Input)
1CLKX2
HSYNC_L(Output)
1/2H
VSYNC_L(Output)
FOUT(Output)
2)スレーブモード時
・奇数フィールド
CLKX2(Input)
Tfout
HSYNC_L(Input)
VSYNC_L(Input)
FOUT(Output)
・偶数フィールド
CLKX2(Input)
Tfout
HSYNC_L(Input)
1/2H
VSYNC_L(Input)
FOUT(Output)
フィールド情報出力タイミング
スレーブモード時のフィールド情報出力遅延時間(Tfout)の値はピクセルレートによって異なります。以下
にピクセルレートに対する Tfout の値を示します。
入力インタフェース
Tfout
ITU-R BT.656
5 CLKX2
YCbCr(8bit)
9 CLKX2
YCbCr(16bit)
9 CLKX2 or 10 CLKX2
RGB
9 CLKX2 or 10 CLKX2
FJDL7654-01
36
FJDL7654-01●
■GENLOCK 機能
マスタモード時、スレーブモード時の GENLOCK 端子の機能を下表に示します。
各オペレーションモードによる GENLOCK の動作
オペレーシ
ョンモード
MR1[0]
スレーブモ
ード
0
（外部
GENLOCK有
効）
0
(GENLOCK
ON)
GENLOCK
入力モ
ード
GENLOCK端子から入力されるパルスによりサブ
キャリア位相をリセットします。
GENLOCK OFFにするにはGENLOCK端子を” 0” ま
たは” 1” に固定してください。
1
(GENLOCK
OFF)
入力モ
ード
0
(GENLOCK
ON)
入力モ
ード
内部状態でサブキャリア位相をリセットします。外
部からのタイミングは無視されます。
1
(GENLOCK
OFF)
入力モ
ード
GENLOCK OFFによりサブキャリア位相のリセッ
トは行われません。外部からのタイミングは無視さ
れます。
0
(GENLOCK
ON)
出力モ
ード
外部端子からサブキャリア位相リセットパルスの
出力が可能となります。GENLOCK ONのため、サ
ブキャリア位相リセットを行ない、そのリセットタ
イミングが出力されます。
1
(GENLOCK
OFF)
出力モ
ード
外部端子からサブキャリア位相リセットパルスの
出力が可能となります。しかしGENLOCK OFFとな
るため、サブキャリア位相リセットは行われませ
ん。リセットタイミングも出力されません。
1
0
(GENLOCK
ON)
出力モ
ード
外部端子はパルス出力が出来ない状態になりま
す。MR1[1]によりGENLOCK ONとなるためサブキ
ャリア位相リセットを行ないますが、そのリセット
タイミングは出力されません。
（内部レジス
タ有効）
1
(GENLOCK
OFF)
出力モ
ード
外部端子はパルス出力が出来ない状態になりま
す。また、GENLOCK OFFとなるためサブキャリア
位相リセットも行われません。そのためリセットタ
イミングも出力されません。
1
（内部レジス
タ有効）
マスターモ
ード
MR1[1]
0
（外部
GENLOCK有
効）
FJDL7654-01
37
●FJDL7654-01
●スレーブモードの場合
スレーブモードの場合、外部端子 GENLOCK からサブキャリア位相リセット信号を入力することがで
きます。サブキャリア位相のリセットは AC 特性を満たすタイミングでパルスを入力して下さい。
エンコーダ内部が NTSC の場合は 4 フィールド、PAL の場合は 8 フィールドに達したところでサブキ
ャリアのリセットが実行されます。
また、GENLOCK 端子からリセット信号が入力されてから内部 GENLOCK Flag がセットされるまでに
5CLKX2(Genlock 設定時間:Tgen)かかります。
よってエンコーダ状態がどのフィールド状態でも第 1 フィールドの HSYNC_L、VSYNC_L が入力され
る 5 CLKX2 以前に GENLOCK パルスが入力されれば、入力された後の最初の第 1 フィールドでサブキ
ャリア位相のリセットが実行されます。
但し、GENLOCK を High 固定にしてもサブキャリア位相のリセットは実行されません。
(1) 入力タイミング(スレーブモード)
CLKX2
Tgen
GENLOCK(input
)
CLKX1
（内部信号）
Genlock flag
（内部信号）
HSYNC_L (input)
VSYNC_L (input)
GENLOCK 入力タイミング
FJDL7654-01
38
FJDL7654-01●
●マスタモードの場合
外部 GENLOCK 端子有効(MR1[0]=” 0” )で、端子 GENLOCK からサブキャリア位相のリセットタイミン
グが出力されます。NTSC の場合は 4 フィールド目、PAL の場合は 8 フィールド目の HSYNC_L、
VSYNC_L の立ち下がりと同じタイミングで出力されます。GENLOCK のパルス幅は CLKX2２サイク
ル分です。
(2)出力タイミング(マスターモード) (NTSC の場合)
Field1
CVBSO
260
261
262
263
1
2
3
4
5
6
260
261
262
263
1
2
3
4
5
6
260
261
262
263
1
2
3
4
5
6
260
261
262
263
1
2
3
4
5
6
HSYNC_
L
VSYNC_
L
GENLOCK
Field2
CVBSO
HSYNC_L
VSYNC_L
GENLOCK
Field3
CVBSO
HSYNC_L
VSYNC_L
GENLOCK
Field4
CVBSO
HSYNC_L
VSYNC_L
GENLOCK
CLKX2
VSYNC_L(output)
2CLKX2
GENLOCK
4th f ield (NTSC)or 8th field(PAL)
GENLOCK 出力タイミング
FJDL7654-01
39
●FJDL7654-01
■３ビットタイトル／グラフィックス多重機能
コンポジットおよび S-ビデオ出力選択時、外部端子 OLR、OLG、OLB より、オーバレイカラーRGB 入
力することによって、文字、またはグラフィックスデータを画像にインポーズすることが可能です。
外部端子 OLC によって、オーバレイ入力と画像データの出力切り替えを行います。
RGB 信号出力が選択されている場合、グラフィックス多重機能は無効となりますのでご注意下さい。
入力画像信号が存在しない場合、OLC=OLB=1 に設定することによりブルーバック画面を出力すること
も可能です。
オーバレイ入力タイミングは ITU-R BT.656 入力の場合と８ビット YCbCr および RGB の場合で異なり
ますのでご注意ください。
オーバレイの入力は ITU-R BT.656 入力の場合は EAV の４ワード目を取り込んだ直後からデータが有効
になります。８ビット YCbCr および RGB の場合は HSYNC_L が” L” になり Tstart 経過後、さらに４
CLKX2 後にデータが有効になります。どちらの場合でも、データが有効になる時点では OLC の入力
は” H” になっている必要があります。
ただし、「データが有効になる」とは内部処理に関わるデータであるという意味で出力可能なデータ
という意味ではありませんので、ご注意下さい。
図.
オーバレイ入力タイミング（ ITU-R BT.656 入力の場合）
CLKX2
DATA
SAV(1st)
SAV(2nd)t)
SAV(3rd) SAV(4th)
Cb0
Y00
Cr0
Y01
Cb1
Y10
Cr1
Y11
EAV(1st)
EAV(2nd)t)
EAV(3rd)
EAV(4th)
OLC
OLR,OLG
OLB
図.
don’t care
VALID DATA
VALID DATA
VALID DATA
don’t care
VALID DATA
オーバレイ入力タイミング（ ８ビット YcbCr および RGB の場合）
CLKX2
HSYNC_L
OLC
OLR, OLG,
OLB,
Invalid Data
YD
Invalid Data
Invalid Data
Invalid Data
tSTA
Cb0
Y00
Valid Data
Cr0
Y01
Cb1
Y10
4CLKX2
FJDL7654-01
40
FJDL7654-01●
■内部レジスタ
すべてのレジスタは書き込み可能です。
以下に内部レジスタの内容について示します。
ﾚｼﾞｽﾀ名
R/W
ｻﾌﾞｱﾄﾞﾚｽ
MR0(Mode
Write Only
00
MR0[7]
設定項目
設定内容
Override
外部端子と内部ﾚｼﾞｽﾀの設定内容の切り
替え(動作ﾓｰﾄﾞに関して)
Register)
*0:外部端子の設定内容が有効
1:内部ﾚｼﾞｽﾀの設定内容が有効
MR0[6]
Chroma format
色差信号の入力ﾌｫｰﾏｯﾄ
*0:Offset binary
1:2’ s complement
MR0[5]
DAC Sleep Control
DAC Sleep 制御
*0: DAC 通常動作
1:DAC 停止
MR0[4]
RGBMODE
入力信号切替
*0:YCbCr
1:RGB
ただし、MODE[3:0]が以下の設定時のみ
有効（ピクセル周波数時）
(0101/0110/0111/1101/1110)
MR0[3:0]
Video mode select
動作ﾓｰﾄﾞ切り替え
外部端子 MODE[3:0]に対応
ただし Logic & DAC Sleep モードの設定
は不可。
レジスタによる Sleep mode は MR0[5]に
より DAC のみに有効です。
*0000:NTSC ITU-R BT.656
0001:NTSC 27MHz YCbCr
0010:NTSC 24.545454MHz
Square Pixel
0011:NTSC 28.636364MHz 4Fsc
0101:NTSC 13.5MHz YCbCr
0110:NTSC 12.272727MHz
0111:NTSC 14.318182MHz
1000:PAL ITU-R BT.656
1001: PAL 27MHz YcbCr
1010: PAL 29.5MHz Square Pixel
1101: PAL 13.5MHz
1110: PAL 14.75MHz
1111: 無効
FJDL7654-01
41
●FJDL7654-01
ﾚｼﾞｽﾀ名
R/W
ｻﾌﾞｱﾄﾞﾚｽ
MR1(Mode
Write Only
01
設定項目
MR1[7]
Register)
Black Level
Control
設定内容
Black level の設定(setup)
注)NTSC 方式の場合のみ有効
*0:Black level 0IRE
1:Black level 7.5IRE
MR1[6]
Counter
非標準信号入力モードの切替
Control
*0:標準信号のみに対応
1:非標準信号にも対応
(1 フィールドのライン数の異なる
信号時フィールド判定を正常に
行なう)
MR1[5]
RGB input
Level
RGB 入出力レベル切替
RGB 入力レベル
*0:0∼255
1:16∼235
RGB 出力レベル
*0:0∼510
1:32∼470
MR1[4]
OUTSEL
出力信号切替
*0:S-Video/Composite
1:RGB
MR1[3]
Master/Slave
マスタ／スレーブ動作の切替
*0:Slave
1:Master
MR1[2]
INTERLACE
走査方法
*0:Interlace
1:Non-Interlace
MR1[1]
Genlock
Genlock 機能 On/Off 制御
Control
*0:Genlock on
1:Genlock off
MR1[0]
Genlock
外部端子による Genlock 制御と
Select
内部レジスタによる制御の切替
*0:外部端子 Genlock を通じて、サブキャ
リア位相のリセットタイミングを入力も
しくは出力
●マスタ動作時はリセットを実行する
1 フィールド手前でパルスを出力
ただし、MR1[1]=0 の時のみパルスを
出力
●スレーブ動作時はの外部端子からのリ
セット信号によりリセットを実行
1:内部レジスタ MR1[1]の設定内容が有
効
FJDL7654-01
42
FJDL7654-01●
ﾚｼﾞｽﾀ名
CR0
R/W
(Command Write Only
ｻﾌﾞｱﾄﾞﾚｽ
02
設定項目
CR0[6]
CSYNC
設定内容
RGB 出力時の CSYNC_L 付加制御
*0:CSYNC 付加無し
Register)
1:G 信号に CSYNC 付加
CR0[5]
FOUT
FOUT の極性を変更
*0:Odd field “ H” , Even field “ L”
1: Odd field “ L” , Even field “ H”
CR0[4]
Trap Filter
TRAP フィルタの On/Off 制御
*0:Trap Filter Off
1:Trap Filter On
CR0[3]
Color Bar
調整用輝度順カラーバーの出力制御
*0:input image data or overlay data
1:輝度順カラーバー
CR0[2:1]
Overlay level
ｵｰﾊﾞｰﾚｲ信号、調整用輝度順ｶﾗｰﾊﾞｰの出
力ﾚﾍﾞﾙ制御
11: 25%
10: 50%
01: 75%
*00: 100%
CR0[0]
Sampling ratio
サンプリングレシオ制御
*0: 4:2:2
1: 4:1:1
CR1(Command
Register)
Write-only
03
CR1[3:0]
Luminance
Level
入力映像の輝度レベル調整
*0000:100.00%
0001:96.875%
0010:93.750%
0011:90.675%
0100:87.500%
0101:84.375%
0110:81.250%
0111:78.125%
1000:75.000%
1001:71.875%
1010:68.750%
FJDL7654-01
43
●FJDL7654-01
■使用上の注意
本 MSM7654 は、基本的に標準信号（ITU-RBT601 相当）に準ずる信号に対しての動作保証になってい
ます。
また標準信号でない信号に対しても、各レジスタの設定を変える事でそれ相応の対応が取れるように
なっています。しかしながら入力信号によっては、レジスタ設定範囲及びレジスタ組み合わせだけで
は限界があり、安定動作させることができない場合があります。このような時には入力信号を標準信
号に近づける外部での対策を施して下さい。
この限界はいろいろな条件が絡みますので、一概にどのような信号で、どのレジスタだとは述べられ
ません。ユーザー殿サイドで、ユーザ殿のアプリケーションに従って十分なご検討、ご評価を行って
頂きたいと存じます。
また各レジスタ設定はその設定範囲が記述されていますが、記述の設定の全範囲において安定動作を
保証するものではありません。
以上、本 LSI のご使用に際しては十分な注意を払って頂くようお願い致します。
FJDL7654-01
44
FJDL7654-01●
■フィルタ特性
色信号処理に用いている LPF および Up Sampling 処理に用いている Interpolation Filter の特性を示し
ます。
● 422 色信号用 LPF
特性はクロック周波数 27MHz の場合を示します。
422 Interpolation + LPF Frequency Characteristic
0
Level [dB]
-20
-40
-60
-80
-100
0
1
2
3
4
5
6
7
Frequency [MHz]
● Interpolation Filter
特性はクロック周波数 27MHz の場合を示します。
Up Sampling Filter Frequency Characteristics
0
Level [dB]
-20
-40
-60
-80
-100
0
2
4
6
8
10
12
14
Frequency [MHz]
これらのフィルタ特性はすべて設計値です．
FJDL7654-01
45
●FJDL7654-01
● Trap Filter
特性はクロック周波数 27MHz の場合を示します。
Trap Filter (for NTSC) Frequency Characteristics
0
Level [dB]
-20
-40
-60
-80
-100
0
1
2
3
4
5
6
7
Frequency [MHz]
Trap Filter (for PAL) Frequency Characteristics
0
Level [dB]
-20
-40
-60
-80
-100
0
1
2
3
4
5
6
7
Frequency [MHz]
これらのフィルタ特性はすべて設計値です．
FJDL7654-01
46
FJDL7654-01●
■ 応用回路例 (YCbCr 16 ビット入力モード時）
5V or 3.3V
RL
RL
3.3V
2
IC
Controller
RGBMODE
MODE[3:0]
XVREF
Typ. 1.25V
TENB
FS
OUTSEL
3.3V
RC
OLR
OLG
OLB
OLC
Overlay
Controller
AVDD
MS
DVDD
SCL
3.3V
SDA
DIP SW
5V or 3.3V
C C =0.1 μ F
COMP
LPF
MSM7654
YA
5V or 3.3V
R1
YD[7:0]
R1
YD[7:0]
LPF
CD[7:0]
CVBSO
CD[7:0]
R1
B D[7:0]
B D[7:0]
(0 固定 )
R1
LPF
CA
VSYNC_L
R1
HSYNC_L
R1
BLANK_L
C S Y N C _L
GND
AGND
CLKX2
FOUT
R C =500 Ω V R
アナログ出力部参考回路
YA
CA
CVBSO
OUTPUT
3.6 µH
150 Ω
164p
164p
150 Ω
: L P F ( 東光製 6 2 8 L J N - 1 4 7 1 を推奨 )
(*注)
このフィルタは応用例の１つであり、参考にしてください。
使用されるフィルタについては特に限定はいたしません。
上記参考回路は接続先が 75Ωで終端されている場合の例で有り、終端されていない場合
や 37.5Ωドライブの場合の抵抗は 75Ωにして下さい。
また、YA, CA, CVBSO 端子を 37.5Ω終端で使用する際はオペアンプは不要です。
FJDL7654-01
47
●FJDL7654-01
■ パッケージ概観図
FJDL7654-01
48
FJDL7654-01●
ご
注
意
1.
本書に記載された内容は、製品改善及び技術改良等により将来予告なしに変更することがあります。したがって、
ご使用の際には、その情報が最新のものであることをご確認ください。
2.
本書に記載された動作概要及び応用回路例は、本製品の標準的な動作や使い方を説明するためのものです。した
がって、実際に本製品を使用される場合には、外部諸条件を考慮のうえ回路・実装設計をしてください。
3.
設計に際しましては、最大定格、動作電源電圧範囲、放熱特性など保証範囲内でお使いください。保証値を超え
ての使用など本製品の誤った使用または不適切な使用等に起因する本製品の具体的な運用結果につきましては、当
社は責任を負いかねますのでご了承ください。
4.
本製品及び本書に記載された情報や図面等の使用に関して、当社は、第三者の工業所有権・知的所有権及びその
他の権利に対する保証または実施権の許諾を行うものではありません。したがって、その使用に起因する第三者の
権利侵害に対し、当社は責任を負いかねますのでご了承ください。
5.
当社は品質、信頼性の向上に努めておりますが、部品の性格上、ある確率の欠陥、故障が不可避だと考えられま
す。当社製品をお使いの場合には、この様な故障が生じましても直接人命を脅かしたり、身体または財産に危害を
生じさせないよう、装置やシステム上で十分な安全設計をお願いします。
6.
本書記載の製品は、一般電子機器（事務機器、通信機器、計測機器、家電製品など）に使用されることを意図し
ております。特別な品質・信頼性が要求され、その故障や誤動作が直接人命を脅かしたり、身体または財産に危害
を及ぼす恐れのある装置やシステム（交通機器、安全装置、航空・宇宙機器、原子力制御、生命維持装置を含む医
療機器など）に使用をお考えのお客様は、必ず事前に当社販売窓口までご相談願います。
7.
本書に記載された製品には、「外国為替及び外国貿易管理法」に基づく戦略物資等に該当するものがあります。
したがって、該当製品またはその一部を輸出する場合には、同法に基づく日本国政府の輸出許可が必要となります
ので、その申請手続きをお取りください。
8.
本書の内容については万全を期しておりますが、お気付きの点等がございましたら下記までご連絡ください。
〒108
東京都港区芝浦4-10-3 本社別館
沖電気工業株式会社
電子デバイス事業本部 営業本部
TEL. (03)5445-6027（ダイヤルイン）
9.
10.
本書に記載された内容を、当社に無断で転載または複製することはご遠慮ください。
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録商標です。
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