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FinFET の高周波回路用の素子特性評価と E 級電力増幅器設計への応用
学位論文 博士（工学） FinFET の高周波回路用の素子特性評価と E 級電力増幅器設計への応用 2013 年度 慶應義塾大学大学院理工学研究科 坂井 秀男 本論文の構成と内容 近年、一般的に電子回路に使用されている MOSFET の高速化や微細化、省電力化に限界 が生じ、20 nm 世代以降では新しいゲート構造を持つトランジスタが必要とされている。中 でも 3 次元チャネル構造を持つ FinFET は、高速動作、高集積化、漏れ電流対策に適してい るとされ、実際の製品に組み込まれ始めている。しかし、FinFET で設計された回路はロジ ックやメモリが主であり、アナログ回路に対する FinFET の適用例はまだ少数である。数年 後にはデジタル回路だけでなく、無線通信部等のアナログ回路も FinFET で設計される可能 性が高く、FinFET を高周波アナログ回路へ応用する研究は急務と言える。 FinFET を使用したアナログ回路設計には、直流特性に加え、デバイスモデルの様々なパ ラメータの精度を上げることが必須となる。特に高周波特性や雑音特性、デバイス寿命のモ デリングが重要となる。 本研究は、まだ報告例の少ない、FinFET を使用したアナログ回路の設計を行い、FinFET のデバイス構造が回路性能に与える影響を評価し、回路に対して最適な FinFET の使用方法 を提案することを目的としている。本研究において、まず、単体素子の特性を評価できる FinFET を試作した。アナログ回路シミュレーションを行う上で重要なパラメータとなる FinFET の高周波特性、低周波域のフリッカ雑音、デバイス寿命を決めるホットキャリア特 性を実測し、高精度デバイスモデルを構築した。構築したデバイスモデルを用いて、特に無 線通信用送受信機で重要な回路ブロックである E 級パワーアンプ(PA)を設計し、高周波シミ ュレーションによりその性能評価を行った。 第 1 章は序論であり、これまで電子回路に使用されてきたトランジスタ構造の変遷や、プ レーナ型トランジスタの改善技術を紹介している。また、プレーナ型トランジスタが抱える 問題点を指摘した上で、3 次元構造を持つ FinFET が、これからの電子回路設計に必要とさ れている背景を述べている。 第 2 章では、FinFET の基本的な特性が説明されている。プレーナ型 MOSFET やダブル ゲートトランジスタとの特徴の違いが比較され、本研究で試作した FinFET の製作プロセス について述べられている。 第 3 章はアナログ回路設計で必須となる FinFET の特性パラメータとして、高周波特性、 フリッカ雑音特性、ホットキャリア特性の実測結果を提示し考察している。高周波特性評価 では、3 次元構造を持つ FinFET の精度の高い周波数特性を抽出するために、新規の校正パ ターンを考案して測定に用いた。新規パターンの開発によって FinFET のフィン部分の特性 i 抽出を可能とした。フリッカ雑音特性の評価では、通常の FinFET 構造である Common-double-gate- (CDG-)FinFET の評価に加え、過去に報告例の無い Independentdouble-gate- (IDG-) FinFET のフリッカ雑音評価を行った。独立したゲート端子を 2 つ所有 する IDG-FinFET は、通常の FinFET では難しい閾値電圧の調整が可能であり、様々な新規 回路への適用が期待できる。しかし、片方のゲートだけに電圧を印加するため、通常の FinFET のフィン内部とは異なる垂直電界が発生する。実測により垂直電界の違いがフリッ カ雑音に影響を与えないことを明らかにした。ホットキャリア特性評価では、ストレス印加 時間による閾値電圧の変動に関して、特にアナログ回路で重要となるものの、これまでに報 告例のない FinFET の Finger 数の依存性に着目して測定した。総チャネル幅が 20 μm 程度 以上あれば閾値電圧変動の素子間バラツキがほぼ無視できるという実測結果を得た。 第 4 章は、3 章で得られた FinFET の基礎特性を基に、アナログ回路設計と高周波シミュ レーションによる回路性能の評価を行っている。ギガヘルツ帯域で使用できる無線通信用の 低電圧、高効率 E 級 PA を、3 章で構築した高精度デバイスモデルを用いて設計した。送信 機で最も消費電力が大きく、トランジスタに加わる電圧ストレスも大きい E 級 PA の信頼性 を検証するため、ホットキャリア特性の結果を用いて、回路寿命に関する議論を行っている。 第 5 章にて本研究を総括している。 ii 目次 本論文の構成と内容................................................................................i 目次.......................................................................................................iii 図一覧...................................................................................................vi 表一覧....................................................................................................x 第 1 章 序論…………………………………………………………………...1 1.1 はじめに……………………………………………………………………………...2 1.1.1 プレーナ型-MOSFET と 3 次元トランジスタ……………….……………...2 1.1.2 3 次元トランジスタの種類………………………….…………………………3 1.2 3 次元トランジスタの回路応用…………………...….……………………….....5 1.3 アナログ回路設計に必要なデバイスパラメータ………………………………...6 1.3.1 高周波特性………………………………………………………………………7 1.3.2 ノイズ特性………………………………………………………………………7 1.3.3 トランジスタの経年劣化特性…………………………………………………8 1.4 FinFET の特性評価方法の研究動向と本研究で提案した評価方法……………9 1.4.1 FinFET の高周波特性評価……………………………………………………9 1.4.2 IDG-FinFET の高周波特性評価…………………………………………….13 1.5 FinFET を使用した PA 設計……………………………………………………..13 1.6 本研究の構成……………………………………………………………………......15 第 2 章 FinFET のデバイスモデルと製作プロセス……………….…….21 2.1 2.2 2.3 2.4 2.5 はじめに…………………………………………………………………………….22 FinFET のトランジスタ構造……………………………………………………..24 FinFET のデバイスモデル………………………………………………………..25 FinFET 製作プロセス……………………………………………………………..29 まとめ ……………………………………………………………………………...39 iii 第3章 FinFET の基礎特性評価………………………………………….42 3.1 はじめに…………………………………………………………………………….43 3.2 FinFET の高精度高周波特性評価………………………………………………..45 3.2.1 実験背景……………………………….………………..................……….…45 3.2.2 高周波特性抽出原理（De-embedding）…………………………………...49 3.2.3 FinFET 回路シミュレーション……………………………………………...51 3.2.4 FinFET に対する新規 De-embedding 方法と従来の方法の比較….……..54 3.2.4.1 Open パターン…………………….……………………………………....54 3.2.4.2 Short パターン ………………….………………………………………..55 3.2.4.3 Through パターン……………….………………………………………..56 3.2.5 試作トランジスタ完成図……………………………………………………..57 3.2.6 FinFET の Intrinsic Part 検証方法…………………………………………58 3.2.6.1 FinFET の DC 測定………………………………………………………59 3.2.6.2 高周波解析用シミュレーション回路の作成…………………...……...61 3.2.6.3 新規モデルを使用した FinFET の高周波シミュレーション………..62 3.2.7 FinFET の高周波測定及び測定結果 ……………………………………….62 3.2.7.1 FinFET の高周波測定……………….…………………………………...62 3.2.7.2 S パラメータ測定系……………………….………...……………………64 3.2.7.3 S パラメータ測定結果………………….…………...……………………65 3.2.7.4 FinFET の校正結果………………………………………………………66 3.2.7.5 Through パターンを用いた測定精度の検証…………………………...68 3.2.8 新規 de-embedding パターンの考察……………………..………………...69 3.2.9 提案した De-embedding パターンの応用例…………….…………………71 3.2.10 FinFET の高精度高周波特性評価の結論…………………………………74 3.3 Independent-Double-Gate- (IDG-) FinFET のフリッカ雑音特性評価………75 3.3.1 実験背景………………………………………………………………………..75 3.3.2 フリッカ雑音の原理…………………………………………………………..76 3.3.2.1 回路上における雑音の影響について…………………………………...76 3.3.2.2 フリッカ雑音特性………………………………………………………...76 3.3.3 IDG-FinFET デバイスパラメータと測定方法……………………………..77 3.3.3.1 IDG-FinFET のデバイスパラメータ………………………………….77 3.3.3.2 フリッカ雑音の測定系…………………………………………………...77 3.3.4 フリッカ雑音の測定結果……………………………………………………..81 3.3.5 フリッカ雑音測定結果の考察……………………………….……………….85 3.3.6 IDG-FinFET の動作範囲........................................................……………90 iv 3.3.7 IDG-FinFET のフリッカ雑音特性評価の結論 ……………………………91 3.4 Multi-finger-FinFET のホットキャリア特性評価 …………………………….92 3.4.1 実験背景……………………………………………………………………….92 3.4.2 ホットキャリア劣化の特性………………………………………………….92 3.4.3 デバイスパラメータ及び実験方法………………………………………….93 3.4.3.1 デバイスパラメータ……………………………………………………..93 3.4.3.2 ホットキャリア測定方法………………………………………………..93 3.4.4 ホットキャリア測定結果と考察………………….……………………….94 3.4.5 Multi-finger-FinFET のホットキャリア特性評価のまとめ……..…….96 第 4 章 FinFET のアナログ回路応用―E 級パワーアンプの設計…100 4.1 はじめに…………………………..……….……………………………………101 4.1.1 PA の背景…………………….……………………………………………..101 4.1.2 本章の目的……………………………………………….…………………103 4.2 PA の原理…………………………………...………………..…………………104 4.2.1 A 級 PA …………………………………..…………………………………105 4.2.2 E 級 PA …………………………………………………..…………………106 4.3 E 級 PA の設計パラメータ………………...……………….…………………107 4.3.1 理想インダクタ使用時の E 級 PA 設計…………………………………107 4.3.2 レイアウト抽出したインダクタ使用時の E 級 PA 設計………………108 4.4 FinFET のレイアウトと E 級 PA 性能の関係………………………………110 4.4.1 デバイスパラメータとシミュレーション方法…………………..…..…110 4.4.2 REXT 変更時のシミュレーション結果と考察……………………….……113 4.5 E 級 PA の回路寿命特性…………...……………………….……....…………116 4.5.1 E 級 PA 各ノードのシミュレーション結果…..…………………………116 4.5.2 E 級 PA の回路寿命検証………………………………………..…………117 4.6 FinFET を使用したアナログ回路設計の結論………………………...…….120 第 5 章 結論………………………………………………………..……122 5.1 結論……………………………………………………………………..………123 5.2 今後の展望……………………………………………………………………..123 謝辞…………………………………………………………………………………...125 著者の論文目録……………………………………………………………………...126 v 図一覧 図 1.1 プレーナ型-MOSFET と 3 次元トランジスタの構造比較 図 1.2 3 次元トランジスタの今後の展開 図 1.3 FinFET の電子顕微鏡写真 図 1.4 3 次元トランジスタの主な研究機関 図 1.5 Tri-gate トランジスタの応用例 図 1.6 送受信器のアーキテクチャ 図 1.7 FinFET のデバイスパラメータと発生する寄生容量 図 1.8 フリッカ雑音の周波数特性 図 1.9 (a)FinFET のフィン厚と垂直電界の関係と(b)垂直電界とノイズの関係 図 1.10 高出力増幅器 IC の出力特性 図 1.11 MOSFET のレイアウト例 図 1.12 金属配線を使用した Open 回路 図 1.13 金属配線を使用した Short 回路 図 1.14 産総研で製作した FinFET の光学顕微鏡写真と SEM 写真 図 1.15 IDG-FinFET の DC 動作特性 図 1.16 PA の回路図 図 2.1 プロセスの微細化傾向 図 2.2 n 型 MOSFET 図 2.3 平面バルク型 MOSFET とダブルゲート型トランジスタ 図 2.4 ダブルゲート型トランジスタと FinFET の特徴 図 2.5 FinFET の特徴のまとめ 図 2.6 コンパクトモデル概念図 図 2.7 (a) ΔVT、DIBL、SUB-VT、(b) トランスコンダクタンス(Gm)、出力コンダクタンス(Gout) と L/Λ1 の比較 図 2.8 理想化された断面図、(a)バルク-MOSFET、(b)DG-MOSFET 図 2.9 Multi-fin トランジスタのイラストと各種パラメータ 図 2.10 チップの全体レイアウト 図 2.11 本プロセスで製作した FinFET の回路レイアウト 図 2.12 回路レイアウト (a)トランジスタ回路、(b)Open パターン、(c)Short パターン (d)Through パターン 図 2.13 エッチングを行った後の Fin の SEM 写真 図 2.14 ゲート加工後の FinFET の SEM 写真 図 2.15 Through パターンの(a)初期レイアウトと(b)レジストの SEM 写真 図 2.16 Through パターンの(a)改善後のレイアウトと(b)レジストの SEM 写真 vi 図 2.17 サイドウォールエッチング後の SEM 写真と各種パラメータ 図 2.18 FinFET 立体図(a)全体図(b)フィン部分の拡大図 図 2.19 実験当初のコンタクトレジスト現像画像 図 2.20 露光を強くした場合のコンタクトレジスト現像画像(ダミーウェハ) 図 2.21 メタル 1 層目積層後の光学写真 (a)Fin 数 36 本の FinFET, (b)全体図 図 2.22 FinFET と De-embedding パターン完成写真(Fin 数 192 本) (a)(e)FinFET 回路、(i)FinFET 回路全体写真、 (b)(c)(d)コンタクトを校正面に設定した De-embedding パターン、 (f)(g)(h)Fin チャネルを校正面に設定した新規 De-embedding パターン 図 3.1 (a)Single-finger-FinFET、(b)Multi-FinFET、(c)Multi-finger-FinFET 図 3.2 3 次元構造を持つ FinFET の寄生容量と RF 回路に於ける特徴 図 3.3 現在のプロセスで製作されている FinFET の概略図と主な寄生素子 図 3.4 2010 年に製作した FinFET(a)と 15nm 世代に製作される FinFET(b) 図 3.5 FinFET フィン部分の抽出方法 図 3.6 De-embedding パターン概念図 図 3.7 櫛形キャパシタ抵抗値の特性 図 3.8 提案した Short パターンの概略図 図 3.9 各 Port の値 図 3.10 S パラメータ・シミュレーション用の回路図 図 3.11 FinFET 高周波特性測定用回路のレイアウト 図 3.12 トランジスタ回路と De-embedding 用回路のレイアウト(フィン数 36 本) 図 3.13 (a)従来の Open パターン、(b)提案した Open パターン 図 3.14 (a)従来の Short パターン、(b)提案した Short パターン 図 3.15 (a)従来の Through パターン、(b)提案した Through パターン 図 3.16 フィン部分の SEM 写真 (a)FinFET、(b)Open パターン、(c)Short パターン、 (d)Through パターン 図 3.17 シミュレーション方法と実測方法の実験手順 図 3.18 ロングチャネル FinFET の DC 特性 図 3.19 (a)フィン数 192 本 DC 測定結果 Id-Vgs 特性、(b)フィン数 192 本 DC 測定結果 Id-Vds 特性 図 3.20 高周波シミュレーション用 FinFET 等価回路 図 3.21 シミュレーションから求めたフィン部分の S パラメータ特性 図 3.22 コンタクトを校正面に設定した De-embedding パターン(Nfin:192 本) 図 3.23 S パラメータ測定系 図 3.24 FinFET(DUT)の S パラメータ特性 vii 図 3.25 FinFET の S21 特性 図 3.26 Vgs を変化させた時の FinFET の S21 特性 図 3.27 fT-Id 特性 図 3.28 Through パターンの等価回路 図 3.29 Through パターンの S21 特性 図 3.30 フィン部分の寄生素子 図 3.31 SOI レイヤから Poly-TiN レイヤへ変更した時の S21 特性 図 3.32 バルク型-FinFET の製作手順 図 3.33 FinFET に含まれる主な寄生容量 図 3.34 エピタキシャル成長の Open パターンに対する影響予想図 図 3.35 エピタキシャル成長後のフィンの形状 図 3.36 FinFET 回路図とデバイス構造 (a) Common-Double-Gate- (CDG-) FinFET, (b) Independent-Double-Gate- (IDG-) FinFET. 図 3.37 フリッカ雑音の周波数特性 図 3.38 FinFET の断面 TEM 写真 図 3.39 フリッカ雑音測定系 図 3.40 フリッカ雑音の実験風景 (a)ステージ、(b)LNA との配線接続写真 図 3.41 電源に電池を用いた場合の配線写真 図 3.42 測定系の電源配線写真 図 3.43 インラインモジュール 図 3.44 ステージに接続された GND 配線 図 3.45 Id-Vgs1 特性 図 3.46 TCAD による電流密度解析 (CDG-mode 時) 図 3.47 フリッカ雑音(SId/Id2) – 周波数特性 図 3.48 フリッカ雑音測定時のゲート電圧 (a) IDG モードのゲート電圧 (b) CDG モードのゲ ート電圧 図 3.49 フリッカ雑音(SId/Id2)-Id 特性 図 3.50 TCAD を用いた電界分布(CDG モード時) 図 3.51 電界強度の比較, (a)TCAD, (b)理論計算結果 図 3.52 フリッカ雑音(SId/Id2)-E⊥特性 図 3.53 Id-E⊥特性 図 3.54 フリッカ雑音(SId/Id2)-周波数特性 図 3.55 IDG-FinFET の ID-gm 特性 図 3.56 FinFET の SEM 写真、(a)single-finger-FinFET、(b)multi-finger-FinFET 図 3.57 ホットキャリア測定系 図 3.58 ΔVTH-Stress time 特性 viii 図 3.59 Life time – VDS 特性 図 3.60 ゲート酸化膜を変更した時の寿命特性比較 図 4.1 送受信器アーキテクチャ 図 4.2 PA におけるトランジスタのゲート・ソース間電圧とドレイン電流の関係 図 4.3 A 級、B 級、C 級の区別 図 4.4 シングルエンド PA 図 4.5 E 級 PA 概念図 図 4.6 E 級 PA (理想インダクタ使用時) 図 4.7 寄生成分を含むインダクタ使用時の E 級 PA 回路図 図 4.8 FinFET を使用した E 級 PA レイアウト 図 4.9 FinFET のレイアウトと寄生素子例 図 4.10 フィン部分のレイアウトと等価回路 図 4.11 コンタクトを含めた multi-finger-FinFET のレイアウトと等価回路 図 4.12 CGC と CCC を考慮した FinFET の回路モデル 図 4.13 (a)当初想定していたコンタクト配置、(b)コンタクト抵抗を改善したレイアウト 図 4.14 d(REXT)変化時の出力電力特性 図 4.15 E 級 PA の S21 特性 図 4.16 E 級 PA の各ノードの電圧、電流波形 図 4.17 (a)VA, VIN 電圧波形、(b) 矩形波波形 図 4.18 E 級 PA の S21 特性 (シミュレーション) 図 4.19 (a)出力電力減衰特性、(b)ΔVTH-時間特性 ix 表一覧 表 1.1 送受信回路と関係性の高い特性 表 1.2 トランジスタの主な劣化原因 表 1.3 設計する E 級 PA の目標パラメータ 表 2.1 モデルパラメータ リスト 表 2.2 22nm プロセスのデバイスパラメータと ITRS で予想されたデバイスパラメータ 表 3.1 インピーダンス測定法一覧 表.4.1 シミュレーションで使用したデバイスパラメータ x 1章 序論 1 1.1. はじめに プレーナ型-Metal-Oxide Semiconductor Field-Effect Transistor (MOSFET)は、一般的な トランジスタとして電子回路に長く使用されている。しかし、プレーナ型-MOSFET の微細 化が進むと、漏れ電流特性や閾値電圧(VTH)ばらつきの特性が悪化していく傾向があり、22nm 世代以降の最大の問題とされている。これらの問題を解決するために立体型ゲート構造を持 つ 3 次元トランジスタの研究が行なわれ[1-4]、2012 年には Intel が 3 次元トランジスタの一 つとなる Tri-gate トランジスタ[5,6]を使用したマイクロプロセッサ Ivy-bridge[7,8]を製品化 している。ファウンドリー最大手である TSMC も 16nm 世代から 3 次元トランジスタを使用 する方針を示している[9]。数年後にはデジタル回路に使用されるトランジスタのほとんどが 3 次元トランジスタに置き換わると考えられる。近年では、送受信器等に使用される Radio Frequency (RF )回路等もデジタル回路と同じチップ上に設計する、アナログ-デジタル混在 回路[10,11]が主流なため、アナログ回路に対しても 3 次元トランジスタの応用研究が進めら れている[8,12]。 1.1.1. プレーナ型-MOSFET と 3 次元トランジスタについて プレーナ型-MOSFET と完全空乏型(FD)-SOI トランジスタ、3 次元トランジスタの一つで ある FinFET の構造を図 1.1.に示した。プレーナ型-MOSFET は図 1.1.(a)に示した構造を持 つ。微細化が進みゲート長が短くなることにより、ゲートからの静電支配力が及ばない空乏 層電荷が発生する[13]。加えて、ソース・ドレイン(S/D)間の電界効果も増加するため、漏れ 電流の発生原因となる。微細化による影響は漏れ電流だけでなく、VTH ばらつき特性にも大 きく影響する。ランダムな、ばらつき特性の支配的な要因として問題となるのが、チャネル 中の離散不純物揺らぎである[14]。チャネル中の不純物注入は漏れ電流の抑制として使用さ れるが、ばらつき原因の一つとなる。そのため、不純物濃度を抑えた上で漏れ電流を対策す るばらつかないトランジスタが必要となる。 フィン厚 ゲート長 D G D S (a)プレーナ型-MOSFET S G S BOX Si (b)SOI-トランジスタ G D (c)FinFET 図 1.1. プレーナ型-MOSFET と 3 次元トランジスタの構造比較 2 ばらつきの少ないトランジスタとして図 1.1.(b)に示した FDSOI トランジスタ [15-18]と 図 1(c)に示した FinFET[19,20]が開発、研究されている。FDSOI トランジスタは酸化膜層 (BOX)の上に、(S/D)層を積層した構造を採る。通常 FDSOI トランジスタはチャネルに不純 物を導入し VTH を制御するが、D/S 層が 10nm 以下になると、チャネル部分の不純物濃度を 低くしたままでも、基板濃度を調節することで VTH の制御が可能となる[14]。SD 層を極薄に する効果はゲートによる静電支配にも大きく影響し、漏れ電流を大幅に抑える事が可能とな る。このように FDSOI トランジスタは、デバイスの特性ばらつきと漏れ電流を解決する構 造を採っている。 FinFET は起立した極薄チャネルを、マルチゲートが包み込む構造を採る。この構造は、 チャネル中の不純物を低濃度(あるいは無添加)に維持し、ゲートからの高い静電支配力による 漏れ電流の低減を可能にする。また、チャネル中の不純物が低濃度な場合、FET 動作時の垂 直電界が低くなる。垂直電界が低いほど移動度が向上するため、結果として高いオン電流が 実現される。垂直電界の効果はノイズ等にも大きく影響する重要な項目であるため、マルチ ゲートについては、プレーナ型では無かった項目であるフィン幅と垂直電界の関係等が新た に研究されている[21-24 ]。FinFET はプレーナ型で面積を取っていたゲート幅が、フィンの 高さに置き換わるため、スケーリングとも相性が良く、回路の高集積化に大きく期待され、 既に製品化も行なわれている [7]。 1.1.2. 3 次元トランジスタの種類 図 1.2.に 3 次元トランジスタの種類と関係を示した[13]。3 次元トランジスタ開発当初の FinFET[25 ]はフィン上部にハードマスクを備える構造のダブルゲート型が主流であった。産 業技術総合研究所(産総研)で製作された FinFET を図 1.3.に示した。図 1.3.(a)は FinFET の Scanning Electron Microscope (SEM)写真、図 1.3.(b)は Transmission Electron Microscope (TEM)写真である[26]。FinFET の断面図となる図 1.3.(b)を見ると、フィン両側の二か所が チャネルとして機能する構造を持つ事が分かる。トランジスタが更に微細化された場合、漏 れ電流を抑制するには、ゲート数を増やしたトランジスタが有効である。近年ではフィン上 部もチャネルとして活用する、トリプルゲート型の開発が進められており、このプロセスを 使用した製品が 2012 年から発売されている。また、トリプルゲート型の先の技術としてワイ ヤ状のチャネルを四方から包む、ゲートサラウンド構造のナノワイヤトランジスタも盛んに 研究されている[27]。FinFET の高性能化に関する近年の研究では、ゲートチャネル素材を Si より移動度の高いⅢ-Ⅴ族半導体に変える事で、Si 使用時より大幅に高い移動度を実現して いる[28]。高集積化や高性能化に加えて高機能化についても研究が進められている。 Independent-Double-Gate- (IDG-) FinFET は、通常の FinFET のゲート層上部をエッチン グし、両側のゲート端子を分離した構造を持つ[29]。この構造はそれぞれのゲート端子に異 なる電位を入力する事が可能なため、通常の FinFET では成り立たない VTH の制御を可能に 3 する。VTH 制御を利用した回路の研究は産総研から報告されており、SRAM の動作余裕改善 [30]や超低電圧動作オペアンプの開発[31]が進められている。 図 1.2. 3 次元トランジスタの今後の展開[13] (a)FinFET-SEM 写真 図 1.3. FinFET (b)FinFET-TEM 写真 の電子顕微鏡写真[26] 4 1.2. 3 次元トランジスタの回路応用 3 次元トランジスタの回路応用は主に図 1.4.に示す研究機関によって進められている[3136]。これまでの研究では、22nm 世代以降の低電圧動作特性を活かした回路応用例が報告さ れている[37]。特にメモリやロジックの分野は、低電圧における動作性能が回路の消費電力 に大きく影響するため、回路特性の大幅な改善が示されている[8]。回路開発例の一つを図 1.5. に示した。図 1.5.は Intel の開発した Ivy-bridge のチップ写真と従来プロセスとの比較図で ある。32nm プレーナから tri-gate 22nm プロセスに変更すると、動作電圧を 0.2V 低減、消 費電力を 50%以上できるとしている。高速化も可能で、リング発振器の遅延を 37%改善して いる(同電圧動作時)。また微細化も進められ、SRAM 面積が 0.092μm2 と 32nm 世代と比べ ると約 1/2 となり、スケーリングの法則を維持している。3 次元トランジスタにおける 14nm プロセスからの VTH ばらつきの問題についても研究は進められており、ゲート電極材料の改 善から VTH ばらつきを抑える研究[38]や、VTH 制御可能な IDG-FinFET を使用した SRAM 回 路[30]が報告されている。 Logic Intel Samsung Analog RF Memory 東芝 Samsung IMEC Intel 図 1.4. 3 次元トランジスタの主な研究機関 (a)IVD Die Photo (b)低電圧に於ける tri-gate トランジスタ特性 図 1.5. Tri-gate トランジスタの応用例[8] 5 アナログ回路の分野では IMEC や Intel が研究報告を行なっている[39,40]。図 1.6.に送受 信器のアーキテクチャを示した。3 次元トランジスタを使用したアナログ回路応用として、 IMEC は主に Low Noise Amplifier (LNA)を[40]、Intel は PLL やΔΣADC[8,39]の開発を行 なっている。いずれも低電圧で動作する回路であり、3 次元トランジスタの低電圧特性を利 用している。一方で、2.0V 以上～4.0V 程度の電源電圧を扱う回路、特に他の回路に比べて高 い電力を扱うパワーアンプ(PA)回路への応用例の報告は少数である[41]。近年では PA も他の 回路と同一のチップ上に設計する事が多いため[42]、3 次元トランジスタで PA を製作した際 の出力電力(POUT)や動作効率、回路寿命の検証が重要である。 図 1.6. 送受信器のアーキテクチャ 表 1.1. 送受信回路と関係性の高い特性 DC特性 全ての回路 高周波特性 特にPA, LNA ノイズ特性 Mixer, LO, ADC, DAC 経年劣化特性 特にPA 1.3. アナログ回路設計に必要なデバイスパラメータ アナログ回路を設計するためには、シミュレーションに使用するトランジスタモデルの開 発が重要となる。表 1.1.に図 1.6.に示した送受信アーキテクチャに含まれる回路の設計にお いて、特に重要な項目をまとめた。高周波回路の設計では DC 特性の他に、トランジスタの 高周波特性、ノイズ特性、経年劣化特性等を含めた回路シミュレーションを必要とする。3 次元トランジスタについてもトランジスタのパラメータ抽出の研究が数多く行なわれている [43,44]。 6 1.3.1. 高周波特性 FinFET の高周波特性のモデリングについては、IMEC や IBM、Agilent 等で報告されて いる。3 次元トランジスタとなる FinFET にはプレーナ型-MOSFET では存在しなかった場 所にも寄生容量が発生するため、図 1.7.の様な寄生素子が考慮されている[45]。 図 1.7. FinFET のデバイスパラメータと発生する寄生容量[45] 1.3.2. ノイズ特性 回路上のノイズは、幅広い帯域に於いて熱雑音が大勢を占めるが、熱雑音は分子の熱運動 に起因するため、半導体だけでなく抵抗からも発生する。一方、トランジスタが発生源とな る雑音にフリッカ雑音が存在する。図 1.8.の様に低周波ほど大きな信号となるため、低周波 では 1k～10MHz 以下の周波数帯域では、熱雑音に代わってフリッカ雑音特性が支配的にな る。アナログ回路では低周波の信号を扱う VCO[46]等での影響が大きい。フリッカ雑音の絶 対値はトランジスタの種類やデバイスパラメータ、入力電圧によって、変化するため、デバ イスモデルの設計に重要な項目となる。FinFET のフリッカ雑音についての研究では、プレ ーナ型-MOSFET でも数多く検証されているゲート長や入力電圧の項目[47,48]に加えて、フ ィン幅やフィン高のパラメータについての報告が増えている[49]。チャネルに発生するゲー トからの垂直電界は、フリッカ雑音の構成値の一つである移動度と関連性が高いため、図 9 に示したようにフィン幅と垂直電界の関係が調べられている[21,22]。フィン幅を 5nm 以下ま で狭くした場合等は、フィン内部にチャネルが発生するボリュームインバージョンの影響が 表れる[50,51]と予想されるため、今後もフィン幅とフリッカ雑音の関係性は重要な評価項目 の一つとなる。 7 SId (A2/Hz) 10-16 10-17 10-18 10-19 0.1 1.0 10 100 Frequency (Hz) 図 1.8. フリッカ雑音の周波数特性 (a) (b) 図 1.9. (a)FinFET のフィン厚と垂直電界の関係と(b)垂直電界とノイズの関係[22] 1.3.3. トランジスタの経年劣化特性 トランジスタ寿命に関する主な項目は、ゲート絶縁膜の酸化膜経時破壊(TDDB: Time Dependent Dielectric Breakdown)、ホットキャリア注入(HCI: Hot Carrier Injection)、負バ イアス温度不安定性(NBTI: Negative Bias Temperature Instability)となる。表 1.2.に各項目 の特徴を記述した[52]。プロセスの微細化が進む中、トランジスタサイズに対して、電源電 圧の低減が十分に進められておらず[53]、MOSFET の S/D 間に発生する電界は増加している。 MOSFET のチャネル長の縮小に伴いドレイン近接の電界が非常に大きくなる事で、高速に加 速された電子が発生する。この時、衝突電離により高エネルギーの電子および正孔の一部が ゲート酸化膜に注入され、ドレイン・アバランシェ・ホットキャリア(DAHC)を発生する。ゲ ート酸化膜中にホットキャリアが捕獲されると、チャネル部に加わる電圧が実行的に下がり、 ID、VTH、相互コンダクタンス(Gm)等のパラメータに変化が生じる[52,54]。VTH 等のパラメ ータ変化は、回路特性に大きく影響するため、HCI の測定は、FinFET や FDSOI の特性評 8 価項目の一つとして、研究が進められている[55,56]。HCI 特性は、PA 回路等の高いドレイ ン電圧(VD)が発生する回路にて、回路寿命に関して影響が大きいため、回路設計の際に注意 が必要である。 表 1.2. トランジスタの主な劣化原因 TDDB ゲート絶縁膜にバイアスを長時間印加し続けると、絶縁破壊 を起こす現象。高温、高バイアスで劣化がより顕著になる。 HCI MOSFETのチャネルを走る高エネルギーのキャリアにより、 IDやVTH等の特性変動を引き起こす故障である。 NBTI ゲートにマイナスのバイアスを加えると発生する劣化現象。 PMOSFETで問題になる。 ここまで表 1.1.に示したアナログ回路設計にとって重要なパラメータの説明を行なった。 本研究では FinFET を PA へ使用した際の各種特性について検討を行なった。新規デバイス である FinFET の高精度な回路シミュレーションを実行するために、上記で紹介した高周波 特性、フリッカ雑音特性、HCI 特性の評価を行なった。今回設計した PA のシミュレーショ ンには、高周波特性の実測結果と、HCI 特性の実測結果を反映させた。フリッカ雑音特性は VTH ばらつきの問題から需要が増すと考えられる IDG-FinFET について行ない、アナログ回 路使用条件を想定した実測、検証を行なった。 1.4. FinFET の特性評価法の動向と本研究で提案した評価方法 1.4.1. FinFET の高周波特性評価 回路上の寄生素子を測定する場合には、インピーダンス測定法が使用される。近年使用さ れる高周波回路の動作周波数は図 1.10.に示すように数十 GHz までに及ぶため、インピーダ ンス測定法の中でもネットワーク解析法が使用される。本研究ではネットワーク・アナライ ザ(NA)(E8363B)を用いて FinFET の測定を行なった。NA を使用する際は、測定器や接続ケ ーブル、プローブの針先までに発生する寄生素子については、校正キットを使用する事で測 定結果から取り除くことができる。しかし、トランジスタを測定するためには図 1.11 の様に PAD や金属配線を繋ぐ必要があり、回路内の寄生素子を全て含んだ周波数特性を得る事とな る。コンタクト間や金属配線間の寄生素子を取り除いたトランジスタの高周波特性を得る方 法として従来から De-embedding の方法が使用されている[57]。De-embedding には、その 方法にいくつかの種類が存在するが[58]、最も一般的な方法は、Open パターンと Short パタ ーンを用いて校正を行なう方法である。MOSFET の特性を抽出する手順として、1)PAD や 金属配線を含めた MOSFET の S パラメータ特性を抽出する。2)図 1.12.に示したように、 9 MOSFET 部分だけを回路から取り除き、開放状態にした回路(Open 回路)の S パラメータ特 性を抽出する。3)図 1.13.に示したように、MOSFET 部分だけを回路から取り除き、金属配 線で短絡状態にした回路(Short 回路)の S パラメータ特性を抽出する。4)1)～3)で求めた S パ ラメータ値から MOSFET 部分だけの S パラメータ特性を抽出する。このような方法で、抽 出したい部分の S パラメータ値を得ることが出来る。 pHEMT InP HEMT CMOS GaN 出力電力 (W) 10 1 0.1 0.01 30 50 100 200 周波数 (GHz) 高出力増幅器ICの出力電力 図 1.10. 高出力増幅器 IC の出力特性 Drain PAD コンタクト Gate PAD Source PAD 図 1.11. MOSFET のレイアウト例 10 Drain PAD Gate PAD Source PAD 図 1.12. 金属配線を使用した Open 回路 Drain PAD Gate PAD Source PAD 図 1.13. 金属配線を使用した Short 回路 11 図 1.14.は産総研で 2010 年に製作した FinFET の SEM 写真である。FinFET にこの方法 を用いる場合、図 1.14.の白枠内の特性を抽出できるが、プロセスの都合上、フィン幅 50nm のチャネル部分の寸法に比べて、コンタクトを設置するためのゲート領域、S/D 領域が 2μm ×2μm と面積が非常に大きくできている。金属配線プロセスがフィンの製造プロセスに比べ て微細化が十分に発達していないのが理由であるため、白枠内の特性は本来の FinFET の高 周波特性に余計な寄生素子が加えられた特性となる。このように通常の De-embedding に使 用する金属配線で製作された Open パターンと Short パターンでは FinFET 本来の特性を得 る事が難しく、これまでの研究では通常の De-embedding を使用した後、複雑な計算を用い て FinFET 本来の特性を得ていた[59]。 図 1.14. 産総研で製作した FinFET の光学顕微鏡写真と SEM 写真 本研究で FinFET のアナログ回路シミュレーションを行う目的は、先端プロセスにおける FinFET の回路特性を検証することであるため、図 1.14.の点線枠内の特性を De-embedding から求められるよう Open パターンと Short パターンの改善を行った。また、De-embedding から得られた抽出結果とシミュレーション結果を比較し、現在使用しているトランジスタモ デルの精度を検証した。 12 1.4.2. IDG-FinFET のフリッカ雑音特性評価 FDSOI トランジスタや FinFET のフリッカ雑音特性はこれまでに多くの研究成果が報告 されている[21,22,60]。特に SOI 膜厚やフィン厚に発生する垂直電界とフリッカ雑音の関係 は、プレーナ型 MOSFET には存在しなかった項目となるため研究が進められている。 FinFET の場合はフィン内部に発生する垂直電界が小さいほどフリッカ雑音が減少する効果 が確認されている[22]。また、フィン幅が 5nm 以下になると、通常はゲート酸化膜表面に発 生するチャネルが、フィン内部を中心に発生するボリュームインバージョンの効果が発生す るのでフリッカ雑音の更なる低減が期待できる。14nm 世代以降は VTH ばらつきの影響が増 すため、IDG-FinFET の使用や、プロセスの精度を高めることが求められる。しかし、 IDG-FinFET は図 1.15.の様に左右のゲートに加えられる信号が異なるため、通常の FinFET と異なる垂直電界がフィン内部に発生する。この違いがフリッカ雑音に悪影響を与えること を考慮し、IDG-FinFET のフリッカ雑音特性の測定を行った。 S 1.00E-04 100μ Vgs1=Vgs2 Vdd=1.0V, Lg=180nm ～ 1.00E-05 10μ Vgs2-0.5 (V) 1.0-0.4 -0.3 -0.2 G1 TFin G2 D Tox -0.1 Id (A) 0 0.1 -0.50.2 G1が動作 1μ 1.00E-06 G2=0V 0.3 0.4 0.5 1.00E-07 100n 0.6 0.7 0.8 G1=G2 0.9 10n 1.00E-08 0 0.0 1 0.1 0.2 0.3 0.5 0.6 0.5 Vgs1 (V) 0.4 0.7 0.8 0.9 1 1.0 図 1.15. IDG-FinFET の DC 動作特性 1.5. FinFET を使用した PA 設計 これまで FinFET を使用したアナログ回路設計は低電圧で動作する回路設計が多く、PA の様な高電圧がトランジスタに加わる回路の設計例は少数である[41]。PA は図 1.16.[61,62] のような構造を採り、増幅した VIN の電力を RL に出力することが目的である。大電力を出力 するために高周波チョークコイル(RFC)を使用し、VD を 0V～2VDD まで振幅させる。この時 発生する VD がトランジスタの寿命に大きく影響する。特にホットキャリア注入による劣化は 深刻で、一定以上の強い VD を加えると数分の内に VTH の値が大きく変化し、設計通りの性能 13 を示さなくなる。そのため、本研究では FinFET を用いた PA 回路設計の評価項目として回 路寿命に重点を置き、FinFET のホットキャリア測定を行った。また、FinFET のレイアウ トと寄生素子の関係から PA の性能を検証した。目標としている E 級 PA のパラメータを表 1.3.に示した。設計した PA は E 級 PA となり、2.4GHz での動作と室内での通信を主な目標 とした。 VDD RFC:高調波チョークコイル RFC X VOUT 整合回路 RL Vin 図 1.16. PA の回路図 表 1.3. 設計する E 級 PA の目標パラメータ 動作周波数 2.4GHz 供給電圧 1.0V 出力電力 5mW 電力効率(PAE) 40% 14 1.6. 本研究の構成 第 1 章は序論であり、3 次元トランジスタが使用される経緯や、研究動向を紹介した。ま た、本研究の背景と研究内容を示した。 第 2 章では FinFET の基本的な特性と使用したデバイスモデルの特徴を紹介した。プレー ナ型 MOSFET やダブルゲートトランジスタとの特徴の違いを述べた。また、FinFET の製 作プロセスについて述べた。 第 3 章ではアナログ回路設計のパラメータとして必要となる FinFET の特性評価について 述べた。FinFET の高周波特性、フリッカ雑音特性、ホットキャリア特性の検証を行った。 FinFET の高周波特性評価では、アナログ回路設計に必要な FinFET の周波数特性を検出す るために、新規の De-embedding パターンを設計、評価を行った。新規パターンの開発によ って、当時(2010 年)では初めて FinFET のフィン部分の特性を抽出できた。フリッカ雑音特 性評価では、14nm 以降のばらつき対策として期待される IDG-FinFET のフリッカ雑音評価 を行った。IDG-FinFET は独立したゲート端子を 2 つ所有する 4 端子トランジスタであるた め、通常の FinFET では難しいバックバイアスの制御による閾値電圧の調整が可能である。 しかし、片方のゲートだけに電圧を印加する等、通常の FinFET のフィン内部とは異なる垂 直電界が発生する。この垂直電界がフリッカ雑音に悪影響を与えることを考慮し、測定を行 った。ホットキャリア特性評価では、ストレス時間による閾値電圧の変動を測定した。 Single-finger FinFET については、他の研究機関でホットキャリア測定が行われているが、 アナログ高周波回路に使用するような multi-finger FinFET の評価は現在、公表されていな い。アナログ回路に於ける FinFET の回路寿命を評価するため、multi-finger FinFET のホ ットキャリア特性評価を行った。 第 4 章では 3 章で得た実測値を基に、アナログ回路設計の評価を行った。設計を行った回 路は低電圧、GHz 帯域でも信号を増幅可能な E 級パワーアンプ(PA)である。使用したデバイ スモデルは 3-2 章で抽出した FinFET の高周波特性を基に設計した。E 級 PA は送信回路上 で最も消費電力が大きく、トランジスタに加わる電圧負荷が大きいため、ホットキャリア特 性結果を用いて、回路寿命の検証を行った。また、FinFET 独自の問題点としてレイアウト に着目し、寄生抵抗と寄生容量のトレードオフの関係を検証した。 第 5 章にて、本研究の総括を行った。 15 参考文献 [1] A. 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FinFET のトランジスタ構造 新型トランジスタ1 新型トランジスタ2 S G D ダブルゲート・トランジスタ FinFET(起立型MOSトランジスタ) 製造工程が複雑 上下のゲート合わせが困難 製造工程が新型1に比べ容易 素子面積が減少 図 2.4. ダブルゲート型トランジスタと FinFET の特徴 FinFET は従来の SOI 層を縦にした構造を採っている。図 2.4. にダブルゲート型トランジス タと FinFET の構造と特徴を示した。FinFET は絶縁層の上に SOI 層を設置、その上からゲ ート酸化膜とゲートを作製するため、MOSFET の構造に比べると、製作が難しい。一般的な ダブルゲート型トランジスタの構造に比べると、ゲートの電界効果を効果的に運用する構造 は据え置きで、製作工程の大幅な増加がない。FinFET の特徴を図 2.5. にまとめた[11,12]。 24 Fin厚 FinFET全体図 FinFET断面図 ゲート長 S G D D G S G Fin厚を狭くし、D/S電界効果を抑制 チャネル形成部をゲートで包み込む構造 リーク電流の低減 平面構造と比べ、Finの高さだけ面積を縮小 図 2.5. FinFET の特徴のまとめ 2.3. FinFET のデバイスモデル 本研究のシミュレーションに使用した FinFET のデバイスモデルの概念図を図 2.6. に示し た[13]。図 2.6.のデバイスモデルは産総研で独自に開発された XMOS[14]のコンパクトモデ ルである。XMOS のコンパクトモデルは現実的なデバイスが製作できた時、そのデバイス特 性を計算機中で再現する事を目的としている。本モデルでは、チャネル断面のキャリア分布 は、2 枚のチャージ・シートとして単純化される。各々のチャージ・シート中でのキャリア 密度は、図 2.6. 中の n1(y), n2(y)で示される[13]。ここで、y 方向は、ソース・ドレイン方向 を示す。これら、n1(y), n2(y)は、まず、チャネル横断方向(x 方向)に関する 1 次元ポアソン方 程式の、ソース端における解を求め、加えて、それぞれのチャネルを独立に扱えるようにす るための近似を導入することにより、導出される。最後に、輸送方程式をそれぞれのチャネ ルについて解き、解として得られる電流を合算して素子全体の電流が計算される。このモデ ルは、Verilog-A 言語によって実装され、SPICE シミュレータより利用可能となっている。 モデルは 16 個の独立なパラメータからなる。これらを表 2.1 に列挙する。 25 図 2.6. コンパクトモデル概念図[13] 表 2.1. モデルパラメータ リスト[13] 最先端のプロセスを使用する場合、微細化によって発生する影響を考慮する必要がある。 主な項目として、1)量子井戸の閉じ込め効果とボリュームインバージョンの影響、2)短チャ ネル効果、の二つが挙げられる。ボリュームインバージョンはフィン厚が 5 nm 以下になる と顕著になる効果である[15]。本モデルでは量子井戸の効果によって起こるボリュームイン バージョンは解析式で記述はしていないが、ポアソン方程式、マックスウェルの方程式から 導かれるチャネル位置変動効果に組み込んでいる。一般的なチャージ・シートモデルは、チ ャネル界面に厚さゼロのチャージ・シートがあるように近似するが、XMOS モデルでは古典 26 論の範囲でのチャージ分布厚さを正確に考慮し、チャージ・シートを界面から若干離して設 置しているため、実用デバイスのボリュームインバージョンの効果を再現することが可能で ある。もう一つデバイスモデルの適用範囲に影響するのが短チャネル効果である。ダブルゲ ート(DG)-MOSFET に於いて、SOI 層厚(フィン厚)とゲート長の比率が短チャネル効果に大 きく影響する。CMOS ロジックに使用可能な条件を Gm/Gout が 1 以上になる場合と定義する と、図 2.7.より、L/Λ1≧0.4 が MOSFET の使用範囲となる[16]。図 2.8.にトランジスタの模 式図を示した。Λ1 は tSi+(εSi/εI)tI で表される。εSi はシリコンの誘電率、εI は絶縁膜誘電 率、tI は絶縁膜全体の厚さを示している。本モデルでは、トランジスタの動作余裕を考慮し、 L/Λ1≧1.0 を短チャネル効果が極端に現れない範囲とした。L/Λ1≧1.0 を分かりやすくゲー ト長とフィン厚に置き換えて表すと、L/tSi≧2 となる。 この様な理由から、本モデルは極端な短チャネル効果が現れない範囲で使用可能である。 ボリュームインバージョンが発生する範囲については、実物のデバイスからパラメータ抽出 することで、ボリュームインバージョンの影響を考慮した高精度なモデルをシミュレーショ ン上に再現することが可能である。Intel の 22nm プロセスに於いても本モデルは有効である。 図 2.9. に 22nm プロセスの概念図[7]を、表 2.2. に 22nm プロセスのパラメータと、2020 年に於いて ITRS が予想したトランジスタのパラメータを示した[18]。L/tSi をそれぞれのパ ラメータを使用して計算をすると、Intel の 22nm プロセスの場合は 3.75、ITRS の場合は 3.53 となり、本モデルの有効範囲内だと言える。 図 2.7. (a) ΔVT、DIBL、SUB-VT、(b) トランスコンダクタンス(Gm)、出力コンダクタンス (Gout)と L/Λ1 の比較[16] 27 図 2.8. 理想化された断面図、(a)バルク-MOSFET、(b)DG-MOSFET[16] 図 2.9. Multi-fin トランジスタのイラストと各種パラメータ[7] 表 2.2. 22nm プロセスのデバイスパラメータと ITRS で予想されたデバイスパラメータ Intel[7] ITRS (2020)[17] Fin width 8nm 3nm Gate length 30nm, 34nm 10.6nm 28 2.4. FinFET 製作プロセス 産業技術総合研究所(産総研)のクリーンルームにて FinFET の製作を行った。以下に FinFET の製作プロセスを示した製作した回路は、FinFET の高周波特性を測定するための 回路である。本章では FinFET の製作プロセスの紹介を行う。 2.4.1. FinFET 回路製作プロセス 1) レイアウト製作 製作する FinFET 回路のレイアウトを行った。図 2.10. にレイアウトの全体図を示した。 A のエリア、B のエリアが S パラメータ測定用の回路群である。S パラメータ用の回路群に は通常に動作する FinFET の他に、De-embedding に使用する Open パターン、Short パタ ーン、Through パターンを設置した。本研究ではフィン部分の高周波特性を抽出するための De-embeding パターンを提案した。通常の De-embedding パターンは金属配線を使用して製 作されるが、本プロセスで製作される FinFET は図 2.11. に示したレイアウトとなるため、 フィン部分の寄生容量に加えて、コンタクトを設置するための S/D 領域部分の寄生容量も同 時に抽出される。そこで、フィン部分の高周波特性を本プロセスから抽出する方法として、 ゲート層や SOI 層を利用した De-embedding パターンを開発した。図 2.12. に提案した De-embedding パターンとトランジスタ回路のレイアウトを示した。各パターンの説明は 3.2. で詳しく行う。C、D、E、F、G、H は、FinFET の DC 測定や、メタル配線抵抗、コンタク ト抵抗、ビア抵抗、SOI シート抵抗、Poly-TiN シート抵抗、金属配線間容量等を測定するエ リアである。 2) 作製したレイアウトを基にマスクパターン作製 レイアウトした情報の内、金属配線パターン(メタル 1 層目とメタル 2 層目の 2 種類)、コ ンタクト・ホールのパターン、ビア・ホールのパターン、EB マーク(フィンやゲートを描写 する時に使用する目印)の 5 種類のフォトマスクの製作を業者に依頼した。 3) 基板準備(フィンを作るまでの工程) FinFET 回路を作製するための基板を準備した。使用した基板のパラメータは、 SOI ウェハ、TOP(100)、P-type、p=8.5～11.5Ωcm、SOI=145nm、BOX=400nm、SUB(100)、 P-type、p=14～18.9Ωcm である。 基板を洗浄後、フィンの高さとなる SOI 層厚を 60nm になるように基板を酸化した。SOI 層上部の酸化膜厚(ハードマスク)が 50nm になるように酸化膜をエッチング後、フィンパタ ーンを描写するために必要な EB マークのエッチングを行った。 29 C A D E B F H G 図 2.10. チップの全体レイアウト 30 2μm ソース コンタクト ゲート Tfin70nm (レイアウト時) フィン部分 ドレイン 図 2.11. 本プロセスで製作した FinFET の回路レイアウト (a) トランジスタ回路 (b) Openパターン (c) Shortパターン (d) Throughパターン 図 2.12. 回路レイアウト (a)トランジスタ回路、(b)Open パターン、(c)Short パターン (d)Through パターン 31 4) フィンパターン製作 EB 装置で露光したフィンパターンのエッチングを行った。フィン幅は当初 30nm で製作 する予定であったが、エッチングを過度に行い、フィンが断裂することを避けるため、最終 的に図 2.13.のように 40nm 前後の幅のフィンを製作した。フィンパターン製作により、トラ ンジスタ回路のフィン部分に加えて、Open パターンのフィン部分も同時に製作された。 Fin幅:43.5nm 図 2.13. エッチングを行った後の Fin の SEM 写真 5) ゲートパターン製作 フィンの製作を行い、ゲート酸化膜を 2nm 積層した後、TiN 層、n+poly 層、ハードマス ク(SiO2 膜)を積層し、ゲート加工を行った。EB 装置でゲートパターンの露光後、ハードマス ク、n+poly 層、TiN 層の順にエッチングを行った。エッチングを行った後の SEM 写真を図 2.14.に示した。ゲートの幅は 120nm に加工した。 ドレイン ゲート ソース 図 2.14. ゲート加工後の FinFET の SEM 写真 ゲートパターンの製作によって、トランジスタ回路と Open パターンの概形が出来上がっ た。また、SOI 層のパターンもゲート層で製作される Short パターン、Through パターンも 32 ゲートパターンの製作によって概形が出来上がるが、当初提案したレイアウトでは Through パターンが図 2.15. (b) のようにレジストが現像され、本来だと開放状態であるゲート・ソー ス間が短絡していることが SEM 写真から分かる。この問題は、ゲート・ソース間のスペー スを狭くしすぎた事が原因と予想し、図 2.15. (a)のレイアウトを図 2.16. (a)のように改善し た。レイアウトを改善した結果、図 2.16. (b)に示したように、ゲート・ソース間が開放状態 となり、Through パターンが製作できたことが分かる。 (a) 短絡している (b) 図 2.15. Through パターンの(a)初期レイアウトと(b)レジストの SEM 写真 (a) (b) 図 2.16. Through パターンの(a)改善後のレイアウトと(b)レジストの SEM 写真 33 6) EXT(フィンチャネル部)にリン注入 FinFET の本体と言えるゲート直下のフィンチャネルにリンを少量注入する。サイドウォ ールでゲートの側面を酸化膜で埋める前に多量のリンを注入すると、ゲートの直下までリン が浸透し、短チャネル効果の影響が心配される。この理由より、サイドウォール作製前は少 量のリン注入にとどめておく。 7) サイドウォール成長 大きいドレイン・ソース領域に、多量のリンを注入し、短チャネル効果も防げるように、 ゲートの側壁に酸化膜を堆積する。ゲート酸化膜を堆積した後の各種 SEM 写真と各種パラ メータをまとめたものが図 2.17.である。また、立体図を図 2.18.に示した。Device under test (DUT)が、FinFET が入っているパターンである。Open が FinFET のフィン部分を取り除き、 回路を開放したパターンである。Short がドレイン・ソース領域をゲートと同じ Poly-TiN で 製作することで、回路を短絡させたパターンである。Through が、ゲートとドレインを短絡 するために、Short パターンと同じ手順で作製した、提案した Open、Short パターンが正常 に機能しているか検証するためのパターンである。 8) ドレイン・ソース領域に多量のリンを注入 サイドウォール製作前に多量のリンを注入すると、ゲート直下までリンが過剰に浸透し、 短チャネル効果の影響が発生する可能性があったので、少量のリン注入をせざるを得なかっ た。しかし、サイドウォール製作後は、ゲートの両脇が酸化膜でシールドされているため、 大きいドレイン・ソース領域と共にフィンチャネル部に多量のリンを注入しても、ゲート直 下に過剰なリンが浸透することはない。 34 Drain : SOI DUT Gate : Poly -Si Wfin: 50nm Source : SOI DUT Drain : SOI Open Gate : Poly -Si Source : SOI Open WFin:50nm SOI layer thickness:60nm BOX layer thikness:400nm Lg:120nm TOX:2nm Drain : Poly - Si Short Gate : Poly -Si Source : Poly - Si Short Drain : Poly - Si Through Gate : Poly -Si Source : Poly - Si Through 図 2.17. サイドウォールエッチング後の SEM 写真と各種パラメータ S S G G G 120nm G D D (a) (b) 図 2.18. FinFET 立体図(a)全体図(b)フィン部分の拡大図 9) コンタクト・ホール作製 ゲート・ドレイン・ソース領域と金属配線を接続するためのコンタクトを作製する。実験 当初のレジストへの露光条件はトランジスタが密集した RF 用のレイアウトに適していなか ったため、図 2.19. のようにコンタクト・ホールが上手く製作できない箇所が存在した。コ ンタクトが密集した内側に関して、ゲート・コンタクトが正しく製作できていないことが分 35 かる。また、外側のゲート・コンタクトも、サイズにばらつきが存在する。この問題の解決 策として、通常より強い露光条件を提案した。ダミーウェハに試したところ、図 2.20. のよ うに全てのコンタクト・ホールを製作することに成功した。 内側の密集した場所に 設置されたコンタクト 外側に設置されたコンタクト 図 2.19. 実験当初のコンタクトレジスト現像画像 図 2.20. 露光を強くした場合のコンタクトレジスト現像画像(ダミーウェハ) 10) メタル(アルミ)配線 1 層目を積層 コンタクト・ホールを作製後、メタル配線を積層、エッチングした。図 2.21.にメタル配線積 層後の光学写真を示した。 36 (a) (b) 図 2.21. メタル 1 層目積層後の光学写真 (a)Fin 数 36 本の FinFET, (b)全体図 11) ビア・ホール製作 メタル配線 1 層目と、PAD が存在するメタル配線 2 層目を接続するためのホールを製作し た。 12) メタル(アルミ)配線 2 層目を積層 PAD が存在するメタル配線 2 層目を製作した。 13) 水素処理 14) 完成 完成したチップの光学写真を図 2.22.に示した。 37 (a)FinFET(DUT)回路 (b)従来のOpen回路 (c)従来のShort回路 (d)従来Through回路 (e)FinFET(DUT)回路 (f)提案したOpen回路 (g)提案したShort回路 (h)提案したThrough回路 38 GND Signal port1 GND Signal port2 GND 100μm GND (i)FinFET(DUT)回路(全体図) 図 2.22. FinFET と De-embedding パターン完成写真(Fin 数 192 本) (a)(e)FinFET 回路、(i)FinFET 回路全体写真、 (b)(c)(d)コンタクトを校正面に設定した De-embedding パターン、 (f)(g)(h)Fin チャネルを校正面に設定した新規 De-embedding パターン 試作したチップは、3.2. 、3.4.の基礎特性評価に使用した。 2.5. まとめ 本研究のシミュレーションで使用した XMOS モデルの適用範囲について示した。XMOS モデルの適用範囲は Intel の 22nm プロセスや ITRS が示した 2020 年度のプロセスに対応す ることを示した。 FinFET 製作プロセスでは、本研究で設計、試作を行った、RF 回路用の Multi-FinFET と、 De-embedding パターンの製作工程を示した。 39 参考文献 [1] R.H. Dennard, et al., "Design of Ion Implanted MOSFET's with Very Small Physical Dimensions," IEEE J. Solid State Circuits, vol.SC-9, pp.256-268, Oct. 1974. [2]Y. Taur, "MOSFET Channel Length: Extraction and Interpretation," IEEE Transaction on Electron Devices, vol. 47, no. 1, pp.160-170, January 2000. [3] J. M. Larson and J. P. Snyder, "Overview and Status of Metal S/D Schottky-Barrier MOSFET Technology," IEEE Transaction on Electron Devices, vol. 53, no. 5, pp.1048-1058, May 2006. [4]P. R. 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[15]筒井元, et al.,“膜厚 5nm 以下の(110)面ダブルゲート極薄 SOInMOSFET におけるボリュ ームインバージョンによる移動度向上, ”IEICE Technical Report, SDM 2005-225, pp.5-8, 2006. [16]D. J. Frank et al., "Device Scaling Limiuts of Si MOSFET's and Their Application Dependencies," Proc. IEEE, Vol. 89, No. 3, 2001. [17]ITRS, “2011 ORTC Tables,” [online]. Available: http://www.itrs.net/Links/2011ITRS/Home2011.htm 41 3章 FinFET の基礎特性評価 42 3.1. はじめに 本章では FinFET の特性評価について述べる。 従来使用されているプレーナ型-MOSFET は回路設計の際にシミュレーションで使用する トランジスタモデルが確立されている。トランジスタモデルが確立している事で、高周波特 性、ノイズ特性、温度特性や経年劣化特性等を含めたシミュレーションを高精度に行える。 そのため、シミュレーションから回路を試作する際に発生する回路特性のズレを大幅に抑え ることが可能である。一方新規デバイスである FinFET については、高精度なシミュレーシ ョン環境が出来ていないのが現状である。SRAM 等で使用する単体のフィンを持つ FinFET の直流特性については各研究機関[1-3]が論文を発表しているが、高周波アナログ回路等に使 用する多数のフィンを持つ FinFET の特性については詳しく解明されていない。本研究では 図 3.1. (a) のように単体のフィンを持つ構造を Single-finger-FinFET、図 3.1. (b)のように一 つのゲートにいくつかのフィンが重なっているものを Multi-FinFET、図 3.1. (c)のように複 数のゲートを含む構造を Multi-finger-FinFET と定義した。Multi-finger-FinFET の詳細な 特性を解明するため、本章では FinFET の特性評価を行った。 3.2. で は FinFET の 高 周 波 特 性 を 検 証 し た 。 高 周 波 ア ナ ロ グ 回 路 用 に 試 作 し た Multi-Finger-FinFET の S パラメータ解析を行った。 3.3.では Independent-Double- Gate- (IDG-) FinFET のフリッカノイズ特性を検証した。 通常の FinFET は Common- Double-Gate- (CDG-) FinFET となり、左右のゲートが一つの 素 子 と し て 動 作 す る 三 端 子 ト ラ ン ジ ス タ で あ る 。 IDG-FinFET は プ ロ セ ス の 段 階 で CDG-FinFET にゲート分離処理を施し、左右のゲートを分離させた四端子トランジスタであ る。片方のゲートに任意の入力バイアスを加えることで、閾値電圧を自由に調節できる特性 を持つが、片方のゲートに偏ったゲート電圧が加わるため、ゲート内部に発生する垂直電界 に変化が生じる。この垂直電界の変化がフリッカノイズに悪影響を与えることを考慮し、 IDG-FinFET のフリッカノイズ測定・検証を行った。 3.4.では、FinFET のホットキャリア特性を検証した。現在までに、ホットキャリア測定が 行われている FinFET は、その殆どが Single-finger-FinFET であったため、RF 回路用に試 作した Multi-finger-FinFET のホットキャリア測定・検証を行った。 測定した内容を基に、4 章の応用研究を行った。 43 ソース コンタクト ゲート 金属配線 ドレイン (a) (b) (c) 図 3.1. (a)Single-finger-FinFET、(b)Multi-FinFET、(c)Multi-finger-FinFET 44 3.2. FinFET の高精度高周波特性評価 3.2.1. 実験背景 各研究機関で FinFET を使用した SRAM やロジックの研究は進められているが[4-10]、 FinFET を使用した RF 回路の分野は研究が進んでいない。RF 回路の研究が進まない理由と して、3 次元構造である FinFET のシミュレーションモデル作成が、難しいことがある。図 3.2. に 3 次元構造を持つ FinFET の寄生容量と RF 回路に於ける特徴を示した。FinFET の 3 次元構造に寄生する容量は、従来使用されているプレーナ型-MOSFET に比べて複雑であ り、アナログ設計者の経験や計算から正確に求めることは困難である。シミュレーションと FinFET のフィン部分の特性を比較することで、正確なパラメータを得られる。しかし、 FinFET のフィン部分 の実測は難しい。 図 3.3. に 2010 年に産総研で製作されている FinFET の概略図と主な寄生素子を示した。 外側の Source, Drain, and Gate parts と示された枠がドレイン・ゲート・ソース領域の寄生 素子を含む FinFET 回路である。内側の Fin part と示された枠内が、アナログ回路設計で重 要となる FinFET の本体である。 3次元構造を持つFinFETには、数々の寄生容量が存在 Source RF回路に使用するトランジスタは マルチfinになる為、回路設計の際 寄生容量が大きな問題となる Gate Drain 図 3.2. 3 次元構造を持つ FinFET の寄生容量と RF 回路に於ける特徴 Metal wire Fin part Source, drain and gate parts Equivalent circuit 図 3.3. 現在のプロセスで製作されている FinFET の概略図と主な寄生素子 45 Poly-TiN (ゲート) コンタクト SOI (ドレイン) 15nm Fin (b) SOI (ソース) (a) Finの間隔が空き、 コンタクトもFin幅に比べ大きいため、 コンタクト設置用のD/S領域が必要 Finの間隔が狭まり、 コンタクトもFinに合わせて 設置できるようになる。 図 3.4. 2010 年に製作した FinFET(a)と 15nm 世代に製作される FinFET(b) 図 3.4. に従来のプロセスで作製される FinFET(a)と 15nm 世代で作製される FinFET(b) を示した。従来のプロセスで FinFET を製作しても、コンタクト等を設置する関係上、Fin 幅(20nm)に比べて大きいドレイン・ソース、ゲート領域が必要になり、その寄生素子を含ん だ特性を抽出することとなる。一方、将来の 15nm 世代に製作される FinFET はフィンチャ ネルのすぐ横にコンタクトを設置できるため、図 3.4.のフィン部分を FinFET として使用で きる。これより、従来のプロセスで発生する寄生素子の影響を除いた FinFET 特性が分から なければ、15nm 世代以降に製作されると予想される FinFET を使用した回路特性の検討が 困難だと言える。 デバイスの寄生素子を抽出する方法として、インピーダンス測定法が使用される。表 3.1. にインピーダンス測定法の一覧と用途を示した[11]。MOS デバイスの C-V 特性は、トラン ジスタの検査に重要なパラメータとなる。MOS デバイス試料に含まれる容量は一般的に低 容量(数 pF 程度)なため、測定器は低い測定信号レベルで、低容量を高分解能で正確に測定 できなければならない。代表的な C-V 特性測定の周波数条件は 10kHz～1MHz となる。要 求される条件を満たすには、自動平衡ブリッジ法を用いた測定器等が使用される。IC パッ ケージや、ウェハ上に配置された L、C、R の要素を高周波帯で測定する場合には、RF I-V 法による測定が有効で 1MHz～3GHz までの測定が可能である。近年のデバイスは微細化に 伴い高速化が進み、数十 GHz での詳細なデバイス特性も回路設計に重要な情報となる。微 小な寄生容量(数 fF 程度)の影響が現れる周波数帯を測定する手段としてネットワーク解析 法が使用される。本研究では FinFET に含まれる微小な寄生容量の周波数特性を測定するた めに、ネットワーク解析法を使用した。 46 表 3.1. インピーダンス測定法一覧[11] 測定周波数範囲 応用例 ブリッジ法 DC ～ 300MHz 標準器 共振法 10kHz ～ 70MHz 高Qの部品測定 I-V法 10kHz ～ 100MHz 片線接地された試料の測定 RF I-V法 1MHz ～ 3GHz 高周波回路用部品の測定 ネットワーク解析法 300k以上 高周波回路用部品の測定 自動平衡ブリッジ法 20Hz ～ 110MHz 部品測定全般 ネットワーク解析法を用いてトランジスタの測定を行う場合、ケーブルなどの接続後に測 定器の校正を行う。測定器の校正は、プローブの針先から接続ケーブル、測定器内部に含ま れる寄生素子成分を取り除くために行われる。回路構成はネットワーク・アナライザ(NA)を 使用する際行われるが、トランジスタやオンチップ回路の測定にも応用されている。測定回 路に針先を設置するための PAD やトランジスタへの引き出し線の寄生素子を取り除く方法 として De-embedding が使用されている。 従来の De-embedding は、回路に使用されるコンタクトを利用して境界(校正面)を設定し Fin チャネルの特性を求めようとするため、大きい寄生素子がついていた特性を抽出してい た[12]。図 3.4.に各研究機関のフィン部分の特性の抽出方法(左)と本研究でのフィン部分の特 性抽出方法を示した。 47 校正面 Gate PAD Drain PAD Source PAD FinFET本体(Intrinsic Part) コンタクトを校正面に設定 - 従来方法 DUT Gate PAD Drain PAD Source PAD Fin/Channel Fin/Channelを校正面に設定 -本研究で提案した方法DUT DUT － (Open-Short) DUT － (OPEN-SHORT) 測定からFinFET本体の 特性を抽出可能 PAD, 配線の寄生素子を de-embeddingした特性 シミュレーションを使用 計算結果が正しいか Intrinsic 判断できない Intrinsic 図 3.5. FinFET フィン部分の抽出方法 各研究機関は、図 3.5. の PAD、配線の寄生素子を De-embedding した特性から、ドレイ ン・ゲート間の寄生容量やドレイン領域の寄生抵抗の値を予想し、トランジスタの特性をシ ミュレーションする(図 3.5. 左側)。3 次元構造を持つ FinFET に含まれる寄生容量の計算は 電磁界シミュレーションを用いることで計算が可能である。しかし、実際に製作されたトラ ンジスタはシミュレーション上で設計した構造と異なる点が発生する。特に 3 次元構造を持 つ FinFET はフィンの加工技術等の要因もシミュレーションモデルに考慮する必要があるた め、正確な寄生容量を計算するのは困難である。このように TCAD を使用して FinFET の フィン部分の寄生素子を仮定した上で、実測結果を等価回路へ合わせこむことは可能である が、それを検証することが困難であった。正確なトランジスタモデルは RF 回路設計に於い て必須であるため、フィン部分の寄生素子を実測から抽出することは重要な課題となる。 従来はフィン部分のシミュレーション結果とフィン部分の実測結果を 1 対 1 で対応させる ことができないため、精度の高い実測から、RF 回路設計に使用するトランジスタのモデルパ ラメータを作成できなかった。FinFET の正確な RF 回路設計を進めるために、FinFET のフ ィン部分の特性を正確に測定する方法が求められている。 本研究で提案した方法は(図 3.4.右側)FinFET 本体と呼べるフィン部分を校正面に置くこ とで、測定と De-embedding から FinFET 本体の特性を、直接抽出することが可能となる。 また、共同研究をしている産総研の XMOS モデル[13,14]を使用したシミュレーション結果と FinFET のフィン部分の抽出結果を比較し、RF 回路設計に適切なモデルか検討を行った [15,16]。 48 3.2.2. 高周波特性抽出(De-embedding)原理 PAD から特性を知りたい素子を測定すると、目標の素子を繋ぐためのコンタクトや金属配 線、PAD が、本来の目的とは違う寄生素子として働き、本来の特性より劣化した信号が出力 される。特に GHz 帯域の高周波測定に於いては、周波数が高くなるほど金属配線や PAD の 寄生容量の影響で、出力特性が大幅に減衰する。この現象を防ぐために、目的とする素子以 外の、コンタクトや金属配線、PAD 等の特性を除外する方法が De-embedding である。図 3.6. に De-embedding で使用するダミーパターンの概念図を示した。 最も基本的な De-embedding の方法が、Open-Short 法と呼ばれる 2 ステップ De-embed である。Open-Short 法は測定デバイス(DUT)から、PAD や引き出し線による寄生成分を、 Open パターンと Short パターンを用いて取り除く方法である。また、 Open パターンと Short パターンによる寄生成分の除去精度は Through パターンを用いて検証を行う。Open-Short 法の問題点として、完全な Open パターンや Short パターンを製作することが難しく、寄生 インピーダンスが誤差をもたらす事が挙げられる。 高周波に於いて高精度評価を行う研究は数多く報告されているが[17-20]、これらは複雑な ダミーパターンやモデルを必要とし、チップ面積の増加を引き起こしてしまう。一方、ダミ ーパターンに Through パターンだけを使用する、Through-Only 法が報告されている[21]。 図 3.7. に櫛形キャパシタの測定結果を示した[21]。Open-Short 法では、寄生容量の直列抵 抗成分が 80 GHz で負性抵抗として抽出されるのに対して、Through-Only 法では高周波帯 域でも負性抵抗の特性を示さないことが分かる。このように Through-Only 法は、ダミーパ ターンを大幅に増加させず 30 GHz 以上の寄生素子を抽出する手段として有効だと言える。 本研究ではトランジスタの周波数特性を抽出する手段として Open-Short 法を選択した。 Open-Short 法を選択した理由には、設計した De-embedding パターンの形状が関わってい る。本来の De-embedding パターンは、抽出箇所以外の部分は全く同じレイアウトを行う。 DUT に製作される FinFET は SOI レイヤと Poly-TiN レイヤを使用する。一方、提案した Through パターンは Poly-TiN レイヤのみで製作するので提案した Short パターンと同様に フィン構造を持たない構造となる。図 3.8. に提案した手法を用いた Short パターンの概略図 を示した。フィン部分の構造の違いによって寄生容量のズレが発生する可能性がある。一方 Open パターンは SOI レイヤと Poly-TiN レイヤを使用した DUT と同じフィン構造を持つた め、寄生容量の抽出にズレが少ないと考えられる。このような理由から FinFET の特性抽出 に Open-Short 法を使用した。 49 G G G G S S S S G G G G (a)トランジスタ (b)Open パターン G G G G S S S S G G G G (c)Short パターン (d)Through パターン 図 3.6. De-embedding パターン概念図 (a)櫛形キャパシタ (b)櫛形キャパシタの抵抗値の見積もり 図 3.7. 櫛形キャパシタ抵抗値の特性[21] 50 Source Poly-TiNレイヤ Gate Drain 図 3.8. 提案した Short パターンの概略図 Open パターン： Open パターンはレイアウトからトランジスタを取り除き、回路を開放したパターンである。 トランジスタパターンの特性から Open 回路の特性を差し引く事でトランジスタ回路の寄生 容量を取り除くことができる。図 3.6.(b)に Open パターンの概念図を示した。 Short パターン： Short パターンはトランジスタのゲート・ドレイン・ソースを短絡させたパターンである。 トランジスタ回路の特性から、Short 回路の特性を差し引くことで、トランジスタ回路の寄 生抵抗を取り除く事ができる。図 3.6.(c)に Short パターンの概念図を示した。 Through Pattern： Through パターンはゲートとドレインを短絡させてソースを開放にしたパターンである。図 3.6.(d)に Through パターンの概念図を示した。 DUT の校正に Through パターンは直接使用するわけではない。提案した Open、Short パ ターンを用いて、Through パターンを校正することで、提案した Open、Short パターンの 校正精度を検証できる。 3.2.3. FinFET 回路シミュレーション FinFET の回路特性評価には S パラメータ解析を用いた。S パラメータは高周波解析を行 うのに適しており、図 3.9.のように設定した各 Port(図 3.17 は 2Port に設定した)に信号を送 り、反射される信号と伝達される信号を計測して求められる。本研究では、実際に FinFET を製作する前に XMOS モデルを使用した高周波シミュレーションを行い、試作するトランジ スタのサイズを検討した。 51 ポート1 Z0 ポート2 S 21 a1 b1 S 12 S 11 S 11 S 21 b1 a1 b2 a1 a2 b2 Z0 S 22 S 12 a 2 0 S 22 a 2 0 b1 a2 a1 0 b2 a2 a1 0 図 3.9. 各 Port の値 図 3.10.に高周波シミュレーション用に作成した回路図を示した。Port1 はゲート PAD を、 Port2 はドレイン PAD を設定した。高周波シミュレーションを行う際、PAD、配線の寄生抵 抗や寄生容量を考慮した。PAD、配線の寄生素子の計算には、FinFET を作製するために作 成したレイアウト図 3.11.を参照した。 Vdd 設定 Vgs 設定 port2 port1 図 3.10. S パラメータ・シミュレーション用の回路図 52 GND GND ゲート PORT1 ドレイン PORT2 GND GND 図 3.11. FinFET 高周波特性測定用回路のレイアウト 高周波シミュレーションでは、フィンの本数が何本の時どの程度の利得を得るかを調べた。 Fin チャネルがトランジスタとして信号を増幅していても、周りのゲート・ドレイン・ソー ス領域の寄生素子や、PAD、配線の寄生素子の影響が大きい場合、フィン部分の特性を抽出 することは、難しい。レイアウトから予想した寄生容量、寄生抵抗を負荷した等価回路のネ ットワーク解析を行った結果、フィン数が 36 本以上で、最低限の利得特性を得られることが 分かった。 実際に測定する時は、PAD に針を当てるための接触抵抗等の影響も存在するため、Fin の 本数の種類は、36 本、60 本、120 本、192 本、312 本の 5 種類を用意した。また、それぞれ の Fin 本数に対応する、Fin チャネルを校正面に設定した新規 Open パターン、新規 Short パターン、新規 Through パターンに加えて、従来の校正方法を比較するためにコンタクトを 校正面に設定した、Open パターン、Short パターン、Through パターンを作製した。図 3.12. にフィン数 36 本時の FinFET に関する、DUT と De-embedding パターンを示した。 53 GND GND OPEN 金属配線パターン SHORT 金属配線パターン フィン部分 OPEN 金属配線 + レイヤ THRU 金属配線パターン フィン部分 THRU 金属配線 + レイヤ ドレイン PORT2 GND Fin数36本 ゲート長 120nm フィン部分 SHORT 金属配線 + レイヤ ゲート GND PORT1 フィン部分 Fin数36本 ゲート長 100nm 図 3.12. トランジスタ回路と De-embedding 用回路のレイアウト(フィン数 36 本) 3.2.4 FinFET に対する新規 De-embedding 方法と従来方法の比較 プレーナ型-MOSFET 等の De-embedding に使用される、金属配線を用いた構造の De-embedding パターンを FinFET に使用した場合、コンタクト設置に伴い発生する S/D 領 域の寄生素子がフィン部分に加えて抽出されるため、従来方法からフィン部分の高周波特性 を抽出することは困難である。本項では従来の De-embedding パターンと本研究で提案した De-embedding パターンの相違点を示す。 3.2.4.1. Open パターン a) 従来の Open パターン 従来の Open pattern を図 3.13.(a)に示した。トランジスタがレイアウトから取り除かれ、 コンタクトが校正面に設定されている。PAD からコンタクトまでの寄生容量を抽出するため、 PAD や金属配線の寄生容量を検出できる。しかし、コンタクトよりも内側のゲート・ドレイ ン・ソース領域の寄生容量は検出できない。トランジスタ回路を従来の Open パターンで校 正した時、Fin チャネルの周りに寄生容量が残った特性が抽出される。 b) 提案した Open パターン 提案した Open pattern を図 3.13.(b)に示した。Fin チャネルだけがレイアウトから取り除 かれている。Fin チャネルが校正面に設定されている。PAD や金属配線、ゲート・ドレイン・ 54 ソース領域の寄生容量が抽出される。 トランジスタ回路を新規 Open パターンで校正した時、 Fin チャネルだけの寄生容量特性が抽出される。 (a)従来の Open パターン (b)提案した Open パターン 図 3.13. (a)従来の Open パターン、(b)提案した Open パターン 3.2.4.2. Short パターン a) 従来の Short パターン 従来の Short パターンを図 3.14.(a)に示した。トランジスタ部が短絡されている。コンタ クトが校正面に設定されている。コンタクトから金属配線を使用してゲート・ドレイン・ソ ース領域を短絡する。PAD からコンタクトまでの寄生抵抗を検出するが、ゲート・ドレイン・ ソース領域の寄生抵抗は検出できない。トランジスタ回路を従来の Short パターンで校正し た時、Fin チャネルの周りに寄生抵抗が残った特性が抽出される。 b) 提案した Short パターン 提案した Short パターンを図 3.14.(b)に示した。フィン部分を校正面にするために、フィ ンとゲートを短絡させる。しかし、本プロセスではフィンのすぐ横にコンタクトを設置して、 金属配線でゲートとフィンを短絡させることはできない。また、SOI と Poly-TiN を直接繋ご うとしても、ゲート酸化膜で絶縁されているため、マスクを新たに増加させなければ短絡さ せることは不可能である。本研究ではこの解決策として、SOI で製作するドレイン・ソース 領域をゲートと同じ Poly/TiN で製作することを提案した。この提案によって、製作工程を増 やさずに、FinFET のフィン部分だけを短絡させる Short パターンを実現することに成功し た。DUT を提案した Short パターンで校正した時、フィン部分だけの寄生抵抗特性が抽出さ れる。提案した Short パターンを使用する時、ドレイン・ソース領域を SOI から Poly-TiN に変更したことによる、抵抗値の違いを考慮しなくてはならない。 55 (a)従来の Short パターン (b)提案した Short パターン 図 3.14. (a)従来の Short パターン、(b)提案した Short パターン 3.2.4.3. a) 従来の Through パターン 従来の Through パターンを図 3.15.(a)に示した。コンタクトが回路の短絡、開放に利用さ れる。 b) 提案した Through パターン 提案した Through パターンを図 3.15.(b)に示した。フィン部分を校正面に設定した Open、 Short パターンの校正精度を測定するための Through パターンを作成した。Fin チャネルだ けを校正面にするため、ゲートとドレインを短絡させなければならない。そこで、Short パ ターンと同じく、ドレイン・ソース領域を SOI から Poly-TiN で作成し、Through パターン を実現した。 (a)従来の Through パターン (b)提案した Through パターン 図 3.15. (a)従来の Through パターン、(b)提案した Through パターン 56 3.2.5. 試作トランジスタ完成図 実際に製作したパターンの SEM 写真が図 3.16. である。図 3.16. (a)(a)が今回測定したい FinFET のフィン部分である。ゲート素材として Poly/TiN,ドレイン・ソース素材として SOI が使用されている。 図 3.16. (b)が Open パターンでフィン部分だけを取り除いてある。図 3.16. (c)が Short パターンで F フィン部分を短絡させるために、ゲート・ドレイン・ソース領域を 同じ Poly/TiN で製作した。図 3.16. (d)が Through パターンの写真である。トランジスタの 各種値は、ゲート酸化膜が 2nm, Fin 厚が 50nm,Fin の高さが 60nm, BOX 層厚が 400nm, ゲート長が 120nm である。 Drain : SOI FinFET Gate : Poly -TiN (a) Wfin: 50nm Source : SOI DUT Drain : SOI Open (b) Gate : Poly -TiN Source : SOI Open Drain : Poly - TiN Short (c) Gate : Poly -TiN Source : Poly - TiN Short Drain : Poly - TiN Through (d) Gate : Poly -TiN Source : Poly - TiN Through 図 3.16. フィン部分の SEM 写真 (a)FinFET、(b)Open パターン、 (c)Short パターン、(d)Through パターン 回路全体の光学顕微鏡写真は図 2.22.を参照とする。本研究では従来の De-embedding 方法 と新規に提案した方法を比較するために、2 種類の De-embedding パターンを試作した。 57 図 2.22. (b)、(c)、(d)がメタル配線までを Open、Short、Through パターンとして設計した 回路である。Open パターンの金属配線が開放されている状態や、Short パターンの配線が短 絡状態になっているのが分かる。新規に提案したパターンは図 2.22. (f)、(g)、(h)が該当する。 光学顕微鏡の画像からだと、金属配線の配置が同一なため、形状の違いを確認することは難 しいが、フィン部分の形状は図 3.16.になっている。 3.2.6. FinFET の Intrinsic Part 検証方法 本研究では、産業技術総合研究所(産総研)の XMOS モデルを使用したフィン部分の高周波 シミュレーション特性と、提案した校正パターンで抽出したフィン部分の実測結果の比較を 行った。図 3.17.に各々の手順を示した。 図 3.17. の左側がシミュレーションを使用した抽出方法である。Device under test (DUT) の DC 測定を行い、シミュレーションと DC 測定結果を比較する。比較した結果から、トラ ンジスタの移動度や閾値電圧のパラメータを抽出する。抽出したパラメータ値を XMOS モデ ルに入力する。パラメータを合わせた XMOS モデルの AC 解析をすることで、Intrinsic Part の S パラメータ値をシミュレーションから求めることができる。図 3.17.の右側が新規校正パ ターンを使用して抽出する方法である。フィン部分を校正面に設定した Open、 Short パタ ーンで、トランジスタが入っている DUT の De-embedding を行い、直接 FinFET の Intrinsic Part 特性を抽出する方法である。 DC 測定 各パラメータを抽出 S パラメータ測定 Rex, μ, Vth SPICE with AIST XMOS MODEL De-embedding シミュレーションから Intrinsic partの 特性を抽出 測定から直接 Intrinsic partの 特性を抽出 それぞれの抽出結果を比較 図 3.17. シミュレーション方法と実測方法の実験手順 58 3.2.6.1. FinFET の DC 測定 SPICE でシミュレーションを行い、フィン部分の S パラメータ値を算出する。S パラメー タの算出にはトランジスタの正確な各種パラメータが必要になる。 最初に、トランジスタの移動度と閾値電圧を求める。トランジスタの移動度と閾値電圧を 求めるには、短チャネル効果の影響を受けにくいロングチャネルの FinFET を使用する。今 回、S パラメータ解析用 DUT(ゲート長 120nm)と同じウェハ上に 1μm のゲート長を持つ FinFET と 2μm のゲート長を持つ FinFET を作製し、DC 測定を行った。DC 測定で求めた Id-Vds 特性、Id-Vgs 特性と、XMOS モデルを使用した DC 解析シミュレーション結果を比較 しながらトランジスタの移動度と閾値電圧を抽出した(図 3.18.)。 8.6 2.5 シミュレーション 実測 6.0 1.5 4.0 1.0 2.0 0 シミュレーション 実測 2.0 Id(μA) Id(μA) 8.0 0.5 0 0.2 0.4 0.6 0.8 0 1.0 0 Vgs(V) (a)Id-Vgs特性(ゲート長1μm) 20 40 60 80 100 Vds(mA) (b)Id-Vds特性(ゲート長1μm) 5.0 1.2 シミュレーション 実測 3.0 シミュレーション 実測 0.8 Id(μA) Id(μA) 4.0 2.0 0.4 1.0 0 0 0.2 0.4 0.6 0.8 0 1.0 Vgs(V) (c)Id-Vgs特性(ゲート長2μm) 0 20 40 60 80 100 Vds(mA) (d)Id-Vds特性(ゲート長2μm) 図 3.18. ロングチャネル FinFET の DC 特性 トランジスタ以外のパラメータとして、配線の寄生抵抗も考慮する必要があるため、コン タクト抵抗、メタル配線抵抗、ドーピングした SOI 抵抗測定用パターンの DC 測定を行い、 それぞれのシート抵抗値を抽出した。回路の各素子の設計長と、抽出した各種シート抵抗値 から、回路の寄生抵抗値を計算し、シミュレーションに適用した。 トランジスタの移動度、閾値電圧、金属配線抵抗値等を抽出後、S パラメータ解析用 DUT の DC 測定結果とシミュレーションのフィッティングを行う。S パラメータ解析用 XMOS モ デルには、抽出した各種パラメータの他に、プロセス中や SEM 写真で得られる、フィンの 高さ、ゲート長、ゲート酸化膜厚、フィン厚等の情報も適用する。抽出結果を適用した SPICE 59 シミュレーション結果と S パラメータ実測用 DUT の DC 測定結果を比較し、速度飽和とド レイン・ソース抵抗のモデルパラメータのフィッティングを行った。速度飽和は Id-Vds 特性 の飽和領域に於ける特性を、ドレイン・ソース抵抗は Id-Vds 特性の深い 3 極管領域での線形 動作の立ち上がり特性を左右するパラメータである。 図 3.19.(a)に Id-Vgs 特性を示した。Vds の条件は上から 1.0V、50mV の 2 種類である。赤 い実線がシミュレーション。 黒色マーカーが実測である。図 3.19. (b)に Id-Vds 特性を示した。 Vgs の条件を変化させ、実測、シミュレーションを比較した。赤い実線がシミュレーション。 黒色マーカーが実測である。図 3.19.(a)(b)を見ると、共にシミュレーションが実測に合わせ 込まれ、シミュレーションで使用する XMOS モデルが、今回作製した S パラメータ測定用 FinFET と、ほぼ同じ DC 特性を持つことが分かる。 7 7.00E-03 NFin:192 Lg:120nm 6 6.00E-03 5 Vds:1.0V Id (mA) 5.00E-03 4 4.00E-03 simulation_50mV simulation_1V 3 実測_50mV 3.00E-03 実測_1V 2 2.00E-03 Vds:50mV 1 1.00E-03 0 0.00E+00 0 0.00E+00 1.00E-01 2.00E-01 3.00E-01 0.5 Vgs (V) 4.00E-01 5.00E-01 6.00E-01 7.00E-01 8.00E-01 9.00E-01 1.0 1.00E+00 図 3.19. (a)フィン数 192 本 DC 測定結果 Id-Vgs 特性 7 7.00E-03 Vgs:1.0V NFin:192 6 Lg:120nm 6.00E-03 0.9V 5 5.00E-03 実測_300mV 実測_400mV 実測_500mV Id (mA) 実測_600mV 4 0.8V 4.00E-03 実測_700mV 実測_800mV 実測_900mV 実測_1V 3 simu_300mV 3.00E-03 0.7V simu_400mV simu_500mV simu_600mV 2 simu_700mV 2.00E-03 0.6V simu_800mV simu_900mV simu_1V 1 0.5V 0.4V 1.00E-03 0 0.00E+00 0 0.00E+00 1.00E-01 2.00E-01 3.00E-01 0.5 Vds (V) 4.00E-01 5.00E-01 6.00E-01 7.00E-01 8.00E-01 9.00E-01 1.0 1.00E+00 図 3.19. (b)フィン数 192 本 DC 測定結果 Id-Vds 特性 60 3.2.6.2. 高周波解析用シミュレーションモデル回路の作成 これまでの作業によって XMOS モデルの DC 特性に関しては、パラメータが判明した。し かし、トランジスタに寄生する容量のパラメータは、まだ判明できておらず、目的としてい る、FinFET のフィン部分の高周波シミュレーションを行うトランジスタモデルは、まだで きていない。そこで、FinFET に寄生する容量を計算によって求めた。計算で求めた寄生容 量はフィンとゲート間に存在するフリンジ容量、ゲート・ドレイン・ソース領域間の寄生容 量、PAD や金属配線間の寄生容量である。 フィンとゲート間に存在するフリンジ容量の計算には、TCAD を使用した。その他のゲー ト・ドレイン・ソース領域間、PAD や金属配線間の寄生容量は、高周波測定用 FinFET 回路 のレイアウトから計算した。TCAD で算出した寄生容量と、レイアウトから計算した寄生容 量を XMOS モデルに加え、フィン部分のネットワーク解析を行った。 これらの手順を経て、DC 測定を基にした S パラメータ解析を行った。図 3.20.がシミュレ ーションに使用した等価回路である。R1 がドレイン・ソース部の Contact 抵抗。R2 がゲー ト抵抗と Intrinsic part のゲート抵抗と Contact 抵抗を加えた抵抗。R3 が Intrinsic part の ゲート抵抗。R4 がコンタクトから Fin チャネルまでのドレイン・ソース領域の抵抗。R5 が Fin チャネルの抵抗。C1 が PAD や Metal wire の寄生容量。C2 が TCAD で算出したゲート と Fin チャネルのフリンジ容量である。 Drain Pad (VDD) C1:Pad, Metal wire R1:Contact Gate Pad (Vin) R1 R2 R3 R4 R5 C1 C2 13.35 Ω 507.4 Ω 169.2 Ω 153 Ω 510 Ω 146.2f F 13.7a F Source Pad (GND) C2:Fin part R2:Contact, Gate R3:Gate (ex part) R4:SOI R5:SOI (ex part) 図 3.20. 高周波シミュレーション用 FinFET 等価回路 61 3.2.6.3. 新規モデルを使用した FinFET の高周波シミュレーション 図 3.20.に示した等価回路と、作成した XMOS モデルを使用してネットワーク解析を行っ た結果を図 3.21.に示した。 10 0.00E+00 0 -1.00E+01 -10 -2.00E+01 -3.00E+01 -4.00E+01 S-parameter (dB) 1.00E+01 -20 -30 S12 -40 -5.00E+01 -50 -6.00E+01 -60 -70 0.5 -7.00E+01 S11 S11 S12 S21 S22 S22 NFin:192, Lg:120nm, Vgs:0.8V 1 -8.00E+01 1.00E+08 S21 2 3 4 5 10 20 30 Frequency (GHz) 1.00E+09 1.00E+10 50 100 1.00E+11 図 3.21. シミュレーションから求めたフィン部分の S パラメータ特性 シミュレーションの条件は、Vds を 1.0V、Vgs を 0.8V、Fin の本数(NFin)を 192 本、ゲー ト長(Lg)を 120nm に設定した。 3.2.7.で、シミュレーションから求めた S パラメータ特性と、実測から求めた S パラメータ 特性を比較した。 3.2.7. FinFET の高周波測定・校正結果 3.2.7.1. FinFET の高周波測定 FinFET, 新規 Open, Short パターンの S パラメータを Network Analyzer (NA)を使用して 測定した。測定した S パラメータを計算し、フィン部分の S パラメータ特性を抽出した。計 算手順と各パターンの等価回路図を以下に示す。Device が PAD や引き出し線の寄生素子を 含む FinFET の S パラメータ値、Open が Open パターンの S パラメータ値、Short が Short パターンの S パラメータの値を示す。Intrinsic Part がフィン部分の S パラメータ値である。 等価回路図の INT と表示したブロック部分が、S パラメータ値を抽出したい部分の特性、 Intrinsic Part である。 62 STEP1： Device－Open =Device-O Y3 Z1 Y1 INT Y3 Z2 Z3 Z1 Y2 Y1 Z2 Z3 Y2 DUT INT OPEN DUT-O STEP2： Short－Open =Short-O Y3 Z2 Z1 Y1 Y3 Z3 Z2 Z1 Y2 Y1 Y2 Short OPEN Z3 Short-O STEP3： Device-O－Short-O =Device-OS=Intrinsic Part Z1 INT Z2 Z2 Z1 Z3 Z3 DUT-O Short-O INT DUT-OS STEP1 では、FinFET の S パラメータ値から Open パターンの S パラメータ値を差し引き、 FinFET 回路上の寄生容量値を除外する。STEP2 では、Short パターンから Open パターン の S パラメータ特性を差し引き、Short パターンに寄生する容量を除外する。STEP2 で Short パターンから寄生容量成分を除外しないと、STEP3 で FinFET 回路から Short パターンの寄 生抵抗値を差し引くときに、Short パターンの寄生容量も同時に差し引くことになってしま い、FinFET 回路から 2 重に寄生容量が引かれることになる。2 重に引かれるのを防ぐため に、STEP2 では予め、Short パターンの寄生容量を Open パターンで除外しておく。STEP3 では寄生容量を取り除いた FinFET 回路から、寄生容量を取り除いた Short パターンの特性 を差し引き、FinFET 回路上の寄生抵抗値を除外する。これにより、FinFET の Intrinsic Part の S パラメータ特性を抽出することができる。 本研究では、新規校正パターンによる De-embedding の他に、従来の De-embedding 法での 検証も行った。コンタクトを校正面とした Open、Short パターンの S パラメータを NA で 63 測定し、コンタクトまでの S パラメータ特性を上記の計算から抽出した。図 3.22.にコンタク トを校正面に設定した Open パターン、Short パターン、Through パターンの光学顕微鏡写 真を示した。 FinFET(DUT)回路 Open回路 Short回路 Through回路 図 3.22. コンタクトを校正面に設定した De-embedding パターン(Nfin:192 本) 3.2.7.2. S パラメータ測定系 S パラメータの抽出に使用した測定系を図 3.23. に示した。 ネットワークアナライザ port2 port1 GND Bias Tee Bias Tee VgsDC電源 VdsDC電源 図 3.23. S パラメータ測定系 64 0E+08 NA の Port1 にゲート PAD、Port2 にドレイン PAD を繋いだ。Bias Tee を Port1、Port2 各々に使用した。Vds DC 電源の電圧は 1.0V に固定、VgsDC 電源の電圧は 0V～1.0V 間の 条件で測定した。 3.2.7.3. S パラメータ実測結果 図 3.24.に De-embedding 前の S パラメータ実測結果を示した。トランジスタの利得を 示す S21 特性が、3GHz 帯域で 0dB に落ちているのがわかる。 FinFET の校正結果(3.2.7.4.)に於いて、De-embedding 前の結果、De-embedding 後の結 果、シミュレーション結果を比較した。 10 Sパラメータ値 (dB) 5 NFin:192, Lg:120nm, Vgs:0.8V, ID:3.5mA S11 0 -5 -10 S22 S21 S11 -15 S12 S21 -20 S22 -25 S12 -30 -35 -40 0.5 1 1.00E+09 2 5 10 1.00E+10 Frequency(GHz) 図 3.24. FinFET(DUT)の S パラメータ特性 65 20 40 3.2.7.4. 10 0 -5 10 15 20 1.00E+08 Forward gain S21 (dB) 10 5 FinFET 校正結果 NFin:192, Lg:120nm, Vgs:0.8V, ID:3.5mA PAD, 配線, ゲート, ドレイン, ソース 領域をde-embedding 5 0 シミュレーション gate_channel (Intrinsic Part) -5 -10 contact -15 -20 0.5 PAD, 配線を pad de-embedding de-embedding 実行前の特性 1 1.00E+09 2 5 10 1.00E+10 Frequency(GHz) 20 40 simulation 図 3.25. FinFET の S21 特性 図 3.25.は FinFET の S21 利得特性である。赤いダッシュ線が DC 測定結果を基にした SPICE シミュレーション結果、一番上が提案した Fin チャネルまで(PAD、配線、大きいゲ ート・ドレイン・ソース領域)を De-embed した結果、上から 2 番目がコンタクトまで(PAD や配線)を De-embed した結果、一番下のオレンジの線が De-embedding する前の実測値を示 した。回路のパラメータは、NFin:192 本, Vdd:1V, Vgs:0.8V である。 其々のグラフが減衰する周波数帯域を見ると、De-embedding する前の S21 特性は 3GHz で信号が 0dB に減衰、PAD や配線を De-embedding した S21 は 10GHz で 0dB に減衰してお り、PAD や配線間の寄生素子の影響が除かれていると考えられる。一方、新規校正パターン で PAD や配線間の寄生素子に加え、ゲート・ドレイン・ソースの寄生素子も De-embedding した S21 は 40GHz で 0dB に減衰する。この結果より、新規校正パターンが、従来の校正パ ターンよりも、Fin チャネル周りの寄生素子を除外できていると言える。DC 測定から SPICE で FinFET Intrinsic Part のシミュレーションを行った S21 特性と、新規パターンで De-embedding した特性を比較すると、同じ特性を示している。 図 3.26.に Vgs の条件を変えた時の S21 特性を示した。点線がシミュレーション結果、プロ ットが De-embedding 後の校正値である。Vgs の条件は、上から 800mV、650mV、490mV、 410mV の 4 種類である。Bias 値を変化させた時のシミュレーション結果と実測結果が一致 している。図 6-5.で示した S パラメータ値を h パラメータに変換した。h パラメータの成分 の一つ h21 が 0dB になる周波数が FinFET 本体のカットオフ周波数である。変換したパラメ ータから計算したカットオフ周波数とドレイン電流の関係を図 3.27.に示した。図 3.27.を見 ると、カットオフ周波数が最大で 103GHz と分かる。 66 NFin:192, Lg:120nm Forward gain S21 (dB) 10 シミュレーション Vgs: 800mV 5 系列1 系列2 0 Vgs: 650mV -5 系列3 系列4 Vgs: 490mV simu_800m V -10 Vgs: 410mV simu_650m V -15 -20 simu_490m V simu_410m V 0.5 1 2 5 10 Frequency(GHz) 20 40 図 3.26. Vgs を変化させた時の FinFET の S21 特性 00E+08 Id-ft 1.00E+09 120 100 100 80 80 fT (GHz) 120 60 60 40 40 20 20 0 0.1 0 0.5 1.00E+10 Id-fT Measurement result 11 2 3 4 5 10 10 ID (μA/Fin channel) 図 3.27. fT-Id 特性 67 20 30 3.2.7.5. Through パターンを用いた測定精度の検証 今回、新規の Open、 Short パターンから抽出した実験結果の精度を検証するために、 Through パターンを用意した。今回製作した Thorugh パターンの種類は、Fin チャネルまで を校正面にした新規パターンと、従来のコンタクトまでを校正面にしたパターンの二種類で ある。 De-embed 理想値 S21=0 dB ・De-embed 後のS21特性が、0dBに収束 ・Open-Shortパターンが正確に機能 Through パターンの信号経路 図 3.28. Through パターンの等価回路 Through パターンの等価回路を図 3.28.に示した。このパターンは、ゲートである port1 とドレインである port2 を短絡させ、ソースである gnd を開放した回路になる。理想的には port1 から port2 だけに信号が伝わるため、S21 の値は 0dB となる。しかし、図 3.28.左側に 示した等価回路のように、寄生素子を流れる信号が存在するため、実際は 0dB にならない。 そこで、De-embedding で Through パターンの寄生素子を取り除くことで、理想の Through 10 5 0 -5 -10 1.00E+08 Forward gain S21 (dB) パターンの特性である S21=0dB を得る事ができる。 10 PAD, 配線, ゲート, ドレイン, ソース領域をde-embedding NFin:192 0 DUT PAD, 配線をde-embedding CONT gatechannel -10 1 1.00E+09 de-embedding 40 実行前の特性 5 10 Frequency(GHz) 1.00E+10 図 3.29. Through パターンの S21 特性 図 3.29.は Through パターンの S21 特性である。一番上の青いグラフが、新規 Through パ ターンを使用して Fin チャネルまで De-embedding した S21 周波数特性、緑のグラフが新規 Through パターンをコンタクトまで De-embedding した S21 周波数特性、一番下のオレンジ 68 のグラフが De-embedding する前の新規 Through パターンの S21 周波数特性を示した。 コンタクトまで De-embedding した新規 Through パターンは、De-embedding 前の新規 Through パターンに比べて、S21 の特性が 0dB に近付いており、PAD やメタル配線の寄生素 子を、従来の Open、Short パターンで取り除けたことが分かるが、周波数が高くなるにつれ、 ゲート・ドレイン・ソース領域の寄生素子の影響が大きくなり、0dB から遠ざかって行くの が分かる。一方、フィン部分まで De-embedding した新規 Through パターンは、コンタクト まで De-embedding した新規 Through パターンより、S21 が 0dB に近付いているのが分かり、 ゲート・ドレイン・ソース領域の寄生素子も取り除けた事が分かり、新規 Open、Short パタ ーンが正しく機能していることが確認された。また、図 3.25.で示したシミュレーション結果 が正しく、実際の測定結果と比べて、精度が高い事が確認された。 3.2.8. 新規 De-embedding パターンの考察 30GHz～40GHz 帯域の De-embedding 精度 図 3.29.の F フィン部分までの De-embedding を行った Through パターンの S21 特性を見 ると、30GHz 周辺から S21 の値が、0dB よりも大きく、本来の理想値よりも余計にに校正し てしまった事が分かる。ここで、今回提案した Open、Short、Through、DUT パターンの 寄生素子について詳細な考察を行う。 (a) Open pattern (b) Short pattern 図 3.30. フィン部分の寄生素子 69 Source (Poly/TiN) Gate (Poly/TiN) Source (Poly/TiN) Source (Poly/TiN) Gate (Poly/TiN) Drain (Poly/TiN) Source (SOI) Drain (SOI) Gate (Poly/TiN) (c) Through pattern Open パターン： 図 3.16. Open の SEM 写真から予想される Open パターンの寄生容量を図 12(a)に示した。今回、抽出する部位の目標を、フィンとゲート間のフリンジ容量だけにする ために、ゲートを設置したまま Open パターンを作製した。ゲートを設置したままにするこ とで、図 3.30.(a)に示す寄生容量が検出される。この設計により、大きいドレイン・ソース領 域とゲート間の容量を取り除くことができる。 Through パターン：図 3.16. Through の SEM 写真から予想される Through パターンの寄生 容量を図 3.30.(c)に示した。Through パターンを見ると、ゲートとソース間には Open パタ ーンと同じ容量が発生する。一方で、ゲートとドレイン間は短絡しているため、寄生容量の 発生が Open パターンに比べ少ない。 これより、Through パターンを De-embedding すると、 30GHz 帯域からオーバーに校正しすぎた寄生容量の影響が、インダクタ成分として負荷され たと考えられる。この影響は、フィンにかかるゲートを取り除いて Open パターンを製作す れば緩和できると考えられるが、それに伴い、大きいドレイン・ソース領域とゲートとの容 量が De-embedding をしても取り除けなくなり、フィン部分だけの特性を抽出できないため、 今回はゲートを置いたままの Open パターンを製作した。 フィン特性抽出の際には、Through パターンに比べて DUT と Open パターンのレイアウ トの違いによる寄生容量の変化が少ないと考えられるので、問題とならない。 寄生抵抗については、ドレイン・ソースの素材を SOI から Poly-TiN に変更したが、寄生抵 抗成分を主に確認する Through パターンも同じ条件のため、S21 が 0dB に近付かない原因と しては、Open パターンに比べ Short パターンの方が小さい。 Short パターン：図 3.16. Short パターンを確認すると、実際のトランジスタのパターンに比 べて、フィンの幅が太く、実際のトランジスタの形状から離れた形をしているのが分かり、 寄生容量に変化が出るように思える。しかし、Short パターンでは回路を短絡させており、 容量成分よりも、抵抗成分の方が支配的なため、Fin の形状の影響は少ないと思われる。新 規パターンに於いて主な問題となるのは、ドレイン・ソース領域を SOI から Poly/TiN に変 えたことにより、DUT と Short パターンの寄生抵抗値が異なる事である。Poly/TiN の方が SOI よりも抵抗値が低いため、新規パターンで De-embed した後の寄生抵抗値は、実際のフ ィン部分の値よりも大きい値となる。この問題を明確にするため、寄生抵抗値が増加した時 の回路シミュレーションを行った。寄生抵抗を加えていない Intrinsic Part 部の S21 特性と、 寄生素子の影響が残っている S21 特性を計算した(図 3.31.)。回路シミュレーションを行った 結果、おおよそで 0.5dB 程の誤差があることが確認でき、実測値にもこの効果が影響してい ると考えられる。実際の RF 回路で使用する場合、フィンの本数が増えるほど、この効果が 縮小し、大規模な並列トランジスタでは、この寄生抵抗の支配が大幅に小さくなると予想さ れる。 70 2.5 2.5 Forward gain S21 (dB) 2 2.0 Poly-TiN 1.5 1.5 1 1.0 SOI 0.5 0.5 Poly 0 0 SOI -0.5 -0.5 -1 -1.0 -1.5 -1.5 -2 -2.0 1.00E+08 0.1 1 10 1.00E+09 1.00E+10 Frequency(GHz) 100 1.00E+11 図 3.31. SOI レイヤから Poly-TiN レイヤへ変更した時の S21 特性 3.2.9. 提案した De-embedding パターンの応用例 本プロセスで製作した Open、Short パターンの精度の高さは、Through パターンの校正 結果によって示された。一方で、22nm プロセス等の最先端技術に於いて、提案した De-embedding パターンが有効であるか検討を行った。 図 3.32, にバルク型-FinFET の簡略化した製作手順を示した[22]。バルクの場合はフィン を製作した後、酸化膜を堆積する。酸化膜堆積後はゲートの製作を行い、FinFET の概形が 出来上がる。その後、プロセスによって、ゲート側壁にサイドウォールやスペーサーの製作 [23]や、フィンの抵抗値を減少させるため、Si のエピタキシャル成長を利用して、フィンを 太らせる[24]工程を経る。22nm プロセスに於いて金属配線間の寄生素子を取り除く場合は従 来のゲート、ドレイン、ソースコンタクトを校正面に設定した De-embedding パターンを製 作することで達成できる。図 3.33.に FinFET に含まれる代表的な寄生容量を示した。金属配 線間に発生する寄生成分の他に、 ゲートとコンタクト間の容量 CGC やコンタクト間の容量 CCC、 ゲート・ドレイン間の容量 CGD、ゲート・ソース間の容量 CGS を抽出する場合、ゲート、ド レイン、ソースレイヤまで使用した De-embedding パターンが必要となる。1)レイヤを使用 した Open パターンはバルクプロセスに於いても製作可能だと考えられる。フィンのエピタ キシャル成長を行うプロセスについても、ゲートのサイドウォールを製作しておくことでゲ ート・ソース間、ゲート・ドレイン間の絶縁を維持した構造が製作可能だが、図 3.34.に示す ように、設定した校正内容よりもレイヤが太り、CGD や CGS 等の寄生容量を多く取りすぎて 71 しまう可能性がある。2) Short パターンはゲートレイヤを使用してゲート、ドレイン、ソー ス領域を一度に製作することで実現できる。ただし、レイヤ変更時に発生する抵抗値のズレ や、フィン厚の増減を考慮する必要がある。3) Through パターンは Short パターンと同じく、 ゲートレイヤで製作するが、フィンのエピタキシャル成長を行うプロセスで製作されるトラ ンジスタとフィンの形状を一致させるのが困難である。Intel の 22nm プロセス[25]では図 3.35. のフィン構造を持つため、寄生容量を合わせるためには工程を増やす必要があり、実際 のプロセスでは実現は難しい。以上の考察から、SOI-FinFET 等のエピタキシャル成長によ るフィン厚の成長がないプロセスならば、特別な工程を増やさず、De-embedding パターン を実現できる可能性が高く、金属配線間に発生する寄生容量に加えて、レイヤ・金属間、コ ンタクト設置領域に於けるゲート・ドレイン・ソース間容量を新たに取り除くことが可能で ある。 図 3.32. バルク型-FinFET の製作手順[22] コンタクト CCC CGC CEXT ゲート CGD d CGS REXT ソース ドレイン 図 3.33. FinFET に含まれる主な寄生容量 72 ドレイン ドレイン CGD CGD ゲート ゲート CGS CGS ソース ソース エピタキシャル成長前 (Openパターン) エピタキシャル成長後 (Openパターン) 図 3.34. エピタキシャル成長の Open パターンに対する影響予想図 図 3.35. エピタキシャル成長後のフィンの形状[25] 73 3.2.10. FinFET の高精度高周波特性評価の結論 従来の回路校正は、回路に使用されるコンタクトを利用して校正面を設定し、FinFET の フィン部分の特性を求めようとするため、大きい寄生素子がついていた。従って、シミュレ ーションと実測値を 1 対 1 で比較することができず、シミュレーション結果の妥当性を判断 できなかった。本研究は、フィン部分だけの特性を抽出するために、特殊な校正パターンを 製作し、世界で初めて、実測から抽出したフィン部分の特性とシミュレーション結果を 1 対 1 で比較することを可能にした。 図 3.25.に示したように、FinFET を De-embedding する前の S21 は 3GHz 帯域で 0dB に 減衰した。コンタクトを校正面に設定して De-embedding を行った S21 は 12GHz で 0dB に 減衰した。一方、特殊な校正パターンで De-embedding した S21 は、PAD や金属配線、ゲー ト・ドレイン・ソース領域の寄生素子の影響を受けず、40GHz で 0dB に減衰した。この結 果より、プロセス次第では FinFET が 40GHz までトランジスタとして動作し、アナログ RF 回路で使用できる可能性を示した。 また、FinFET の Intrinsic Part を想定したシミュレーション結果が、実測と同じ特性を 示したことで、トランジスタモデルの妥当性を確認でき、今後産総研の XMOS モデルが正確 な RF 回路設計に応用できる可能性を示した。 74 3.3. Independent-Double- Gate- (IDG-) FinFET のフリッカ雑音特性評価 3.3.1. 実験背景 近年、半導体の分野では、加工技術の精密化が進み、2013 年には 14nm 世代に突入すると 言われている。MOSFET はスケーリングが容易なことから、数十年間に渡って電子回路に使 用されているトランジスタである。しかし、MOSFET は漏れ電流が発生しやすい構造を持つ ため 22nm 世代以降のプロセスでは、トランジスタとしての性能を発揮できないと指摘され ている。MOSFET の欠点を改善したトランジスタの一つである FinFET (図 3.36.(a))は製造 方法や漏れ電流対策の面から、次世代トランジスタに最も有望とされ、2012 年から製品にも 使用され始めている[26]。FinFET のゲートチャネルは、図 3.36 に示したフィンとフィン側 面を覆うダブルゲートによって構成されている。そのため、同サイズのプレーナ型 MOSFET よりも漏れ電流が少ない。 CDG-FinFET IDG-FinFET (Common-Double-Gate-FinFET) (Independent-Double-Gate-FinFET) D D S G1 G S G S D W S G2 G1 TFin TFin (a) G2 D Tox (b) 図 3.36. FinFET 回路図とデバイス構造 (a) Common-Double-Gate- (CDG-) FinFET, (b) Independent-Double-Gate- (IDG-) FinFET. 本研究では IDG-FinFET(図 3.36.(b))を使用した[27,28]。IDG-FinFET は二つの独立した ゲートを持つ構造を持つ。図 1(b)のゲート 1(G1)とゲート 2(G2)に異なる電位を加えることが 出来るため、閾値電圧の調整が可能である。また、一つの素子で、複雑な動作が可能なため、 超低電圧オペアンプ[29]などの新しい回路を可能にする。しかし、FinFET は平面型 MOSFET に比べて、基礎研究や回路への応用研究の報告がまだ少数である。幅広い周波数帯域を使用 するアナログ回路への応用には、トランジスタの高周波特性やノイズ特性の調査が必要であ る。特に 1/f ノイズはチャネルコンディションから大きな影響を受ける。 IDG-FinFET のチ ャネルコンディションは、二つの異なるゲート電圧によって複雑な関係を持つため、 CDG-FinFET に比べて様々な動作条件での 1/f ノイズ特性を研究することが重要である。 CDG-FinFET の 1/f ノイズ測定はこれまでに、いくつか行われてきたが[30,31]、本研究では CDG-FinFET と IDG-FinFET のノイズ特性比較を行った[32,33]。 75 3.3.2. フリッカノイズ原理 3.3.2.1. 回路上における雑音の影響について 回路上に発生する雑音にはいくつかの種類が存在する。抵抗により、電気エネルギーが熱 エネルギーに変化する時に発生する熱雑音、MOS トランジスタにおけるキャリアが表面準位 にトラップされる事により生じると言われているフリッカ雑音もしくは 1/f 雑音、キャリアが ポテンシャルを越えて流れる時に生じる、ショット雑音等が挙げられる。このような雑音が 生じると信号と雑音の比率である信号対雑音比(SNR:Signal to Noise Ratio)が劣化し、信号 の鮮明度が悪くなる他、アナログ・デジタル混在系においてはエラーが多くなり、ビット誤 り率が上昇する。本章ではフリッカ雑音の特性を説明する。 3.3.2.2. フリッカ雑音特性 図 3.37.にフリッカ雑音の周波数特性を示した。すべての能動素子と一部の受動素子(一部 の抵抗など)で見られるノイズで、雑音レベルが周波数に逆比例することから 1/f ノイズと呼 ばれる。最初に真空管で観測され、 “フリッカ(ふらつき)現象”と呼ばれたことから、フリッ カ雑音とも呼ばれる。 MOS トランジスタに於いては、電流がシリコンと酸化膜の界面を流れるため、キャリアが SId (A2/Hz) 表面準位にトラップされる事によりフリッカ雑音が生じると言われている。 10-16 10-17 10-18 10-19 0.1 1.0 10 100 Frequency (Hz) 図 3.37. フリッカ雑音の周波数特性 76 3.3.3. IDG-FinFET デバイスパラメータと測定方法 3.3.3.1. IDG-FinFET のデバイスパラメータ 測定された IDG-FinFET のデバイスパラメータは次のように示される。フィンの高さ(hfin) とフィン厚(tfin)はそれぞれ 50nm と 20nm である。 ゲート酸化膜厚(tox)は 2.5nm、ゲート電 極は TiN 膜と n+poly-Si で作成された[27]。デバイスのゲート長は 180nm で作成された。ゲ ートレイヤの堆積とドーピングの後, ゲート分離を行い、ゲート 1(図 3.36.(b)の G1)とゲート 2(図 3.36.(b)の G2)を製作した。図 3.38.に産総研から提供された IDG-FinFET の断面 TEM 写真を示した。 Gate oxide Poly-Si Fin(SOI) TiN BOX 図 3.38. FinFET の断面 TEM 写真 3.3.3.2. フリッカ雑音の測定系 測定系を図 3.39. に示した。ドレイン電流で発生する 1/f 雑音を負荷抵抗 RL で増幅、次に LNA(SA-421F5)でさらに増幅し、スペクトラムアナライザで測定を行った。フリッカ雑音の 実験風景を図 3.40. に示した。図 3.40.(a)がステージの写真である。使用したプローブのポジ ショナーは図 3.40.(b)が LNA との配線接続の写真となる。配線には同軸ケーブルを使用し、 環境ノイズの影響が減少するよう工夫している。初期の実験段階では、ノイズが少ないとさ れる乾電池を Vdd、Vgs1、Vgs2 に使用し、電圧の調整には図 3.41. のように可変抵抗を用いた。 また、図 3.39. に示したコンデンサをユニバーサル基板に設置して使用したが、可変抵抗自 身に発生するノイズや、外部に剥き出しな信号配線から侵入する環境ノイズが測定結果に大 きく影響していた。その解決策として、供給電源には乾電池や可変抵抗を使用せず、図 3.42. のように 80W トリプル出力電源(E3631A)を使用した。コンデンサの挿入方法については、 外部に信号配線が露出するのを回避するために図 3.43. に示したインラインモジュール 77 (Pomona 社、Model 3751)を使用することで、コンデンサを含む信号配線のシールドを行っ た。ウェハに針を当てるステージ部分は図 3.40. で確認できるように外部に露出しているた め、図 3.44. のように GND 配線をステージに接続することで環境ノイズからのシールドを 行った。また、実験中は測定室とステージの照明を落とし、デバイスに光が当たらないよう に注意した。 IDG-FinFET は、CDG-FinFET 使用時の様に複数フィンの並列接続だけでなく、single-fin が使用される場面も多いと予想される。よって、本研究では single-fin を持つ IDG-FinFET の 1/f ノイズ測定環境を整えた。しかし、single-fin を持つ FinFET 単体のドレイン電流は非 常に小さいため、負荷抵抗 RL を大きくすることで十分な電圧利得を得る必要がある。十分な 利得を得るために負荷抵抗 RL に、10kΩの金属皮膜チップ抵抗器を使用した。また、ドレイ ン電流から発生する雑音だけを抽出するためには、ゲートから発生する雑音を除去する必要 がある。そのため、ゲート電圧のゆらぎを抑えるために、Vg1-GND 間と Vg2-GND 間にそれ ぞれ 10μF の容量を設置した。回路の周波数特性を確認するために、ゲート 1 とゲート 2 に 発振器を接続した。結果として、測定系に 100kHz 前後のカットオフ周波数を持つローパス フィルタが付いた周波数応答となった。1/f ノイズ測定の精度を向上させるために、測定系の 周波数応答を測定結果から補正し、3.3.4.に結果を示した。 Vdd Parasitic capacitance C1 LNA:SA-421F5 10kΩ LNA Vgs1 Spectrum analyzer Vgs2 10μF 10μF GND 図 3.39. フリッカ雑音測定系 78 (a) (b) 図 3.40. フリッカ雑音の実験風景 (a)ステージ、(b)LNA との配線接続写真 可変抵抗 図 3.41. 電源に電池を用いた場合の配線写真 79 図 3.42. 測定系の電源配線写真 図 3.43. インラインモジュール 80 図 3.44. ステージに接続された GND 配線 3.3.4. フリッカノイズ測定結果 図 3.45. に Vg2 を-0.5V から 1.0V まで 0.1V 刻みで変化させた時の Id-Vgs1 特性を示した。破 線は Vg1 と Vg2 が等しい時のドレイン電流とゲート電圧の関係である。1/f ノイズ測定では 2 つのバイアス条件を選択した。CDG モード(Vgs1=Vgs2)では、チャネルがフィン側壁両側のゲ ート酸化膜界面に形成される。TCAD を用いたシミュレーションから、CDG モードのトラン ジスタに発生する電流密度を図 3.46. に示した。Tfin が 20nm の時は、ボリュームインバージ ョンの影響はほぼ見られず、ゲート 1 とゲート 2 の酸化膜界面に、それぞれのゲートチャネ ルが発生する事が確認できる。IDG モード(Vg1=0 or Vg2=0)では、電圧を加えている側のゲー ト酸化膜界面のみに伝導チャネルが形成される。 81 1.00E-04 100μ Vgs2-0.5(V) 1.0-0.4 -0.3 Vgs1=Vgs2 Vdd=1.0V, Lg=180nm ～ 1.00E-05 10μ -0.2 -0.1 Id (A) 0 0.1 -0.50.2 1μ 1.00E-06 0.3 0.4 0.5 1.00E-07 100n 0.6 0.7 0.8 0.9 10n 1.00E-08 0 0.0 1 0.1 0.2 0.3 0.5 Vgs1 (V) 0.4 0.5 0.6 0.7 0.8 0.9 1.0 1 図 3.45. Id-Vgs1 特性 Source Fin Tox Gate-1 Gate-2 Drain Current Density during CDG mode Tox=2.5nm, Tsi=20nm, Lg=180nm 図 3.46. TCAD による電流密度解析 (CDG-mode 時) 82 -3 100.001 Vdd:1.0V, Lg:180nm -4 0.0001 10 SId/Id2 -5 0.00001 10 -6 0.000001 10 (b) 0.3V 0.64 0.64 0.0000001 10-7 0.3V 1.08 0 -8 101E-08 -9 101E-09 (a) -10 101E-10 100 0.1 1000 10000 1.0 10 Frequency (kHz) 100000 100 図 3.47. フリッカ雑音(SId/Id2) – 周波数特性 40μ 4.00E-05 3.50E-05 30μ 3.00E-05 -1V -0.5 (a) Id:7.1uA Vgs1= Vgs2 -0.4 (b) Id:3.5uA Vgs2= 0V -0.2 -0.3 -0.1 2.50E-05 Id (A) 2012/11/1 Vgs1=Vgs2 Vdd=1.0V, Lg=180nm Id 20μ 2.00E-05 0 0.1 Id /2 0.2 0.3 1.50E-05 10μ Vgs20.4 = 0V 0.5 (a) 1.00E-05 0.6 (b) 5.00E-06 0.7 0.8 0 0.9 0.00E+00 0.0 0 0.1 0.2 0.3 0.5 Vgs1 (V) 0.4 0.5 0.6 0.7 0.8 0.9 図 3.48. フリッカ雑音測定時のゲート電圧 (a) IDG モードのゲート電圧 (b) CDG モードのゲート電圧 83 1.0 1 Id2 で規格化された SId の周波数特性を図 3.43. に示した。図 3.47. の 100Hz～1kHz の周 波数特性に注目すると、50Hz 間隔でノイズ信号のピークが発生している。この原因は 50Hz の電源周波数の高調波成分がラインノイズとして現れたせいだと考えられる。本実験で発生 したラインノイズは、実験で使用したスペクトラムアナライザや増幅器で許容されるレベル を超えない電力値であるため、フリッカ雑音測定への影響は微小だと考えられる。また、図 3.43. のノイズ測定バイアスと、電流値の関係を図 3.48. に示した。SId/Id2 と Id との関係を図 3.45. に示した。IDG モードと CDG モードの電流密度は、ほぼ等しくなるように測定された。 回路設計の観点から、IDG モードの SId/Id2 はチャネル幅によって規格化されている。これは 二つのモードを、同一の電流密度とトランスコンダクタンス値で比較するためである。図 3.49. の正規化された SId は Id-1 に比例する。この傾向は[34]に示されている飽和領域での SId 特性 の傾向と一致している。 そしてもし電流密度が同じ値にセットしてある時は、IDG と CDG モード両方がほとんど同じ特性となる。図 3.49. に於いて、1kHz の時、IDG モードと CDG モードのプロットは、同一直線状に存在し、電流密度によって SId/Id2 の値が決められている ことが分かる。一方、10kHz の時は、1/f ノイズ以外の要因の影響で同一直線状にプロットが 存在しないが、SId は Id-1 に比例する。 -5 0.00001 10 2012/8/7修正 Id-1 Sid/Id2 -6 0.000001 10 1kHz Vg1=Vg2 (CDG) Vg1=0V (IDG) Vg2=0V (IDG) 1kHz Vg1=Vg2 1kHz Vg1 -7 0.0000001 10 1kHz Vg2 10kHz Vg1=Vg2 10kHz Vg1 10kHz Vg2 -8 101E-08 10kHz Vg1=Vg2 (CDG) Vg1=0V (IDG) Vg2=0V (IDG) -9 101E-09 0.1 0.1 1 1.0 Id (μA) 図 3.49. フリッカ雑音(SId/Id2)-Id 特性 84 10 10 3.3.5. フリッカ雑音測定結果の考察 本章では E⊥と 1/f ノイズとの関係を明確にした。図 3.50. に TCAD で計算した電界の分布 を示した。シミュレーションのトランジスタモデルは実際に測定したトランジスタと同じ寸 法である。そして図 3.51. に TCAD で計算した、E⊥と Vgs1 と Vgs2 間の関係を示した。灰色 の点線で示されたグラフは Id を一定に保つように Vg2 の値を変化させた時の Vg1 と Vg2 の関係 を示している。IDG-mode では Vg1 を増加した分、Vg2 を減少させる事で、Id を一定に保てる ことが分かる。図 3.51. の E⊥は図 3.50. の点 A の値を参照して求めた。点 A の座標は、図 3.50. の X 軸：±9.5nm, Y 軸：0nm であり、フィン(SOI)とゲート酸化膜(SiO2)との界面か ら 0.5nm 離れた点である。TCAD と理論式の E⊥の傾向は一致している。しかし、それぞれ の E⊥の値がずれている。これには、誘電率の違いが影響している。TCAD で計算した E⊥は Si の誘電率を基にしている。一方、理論式で計算した E⊥は SiO2 の誘電率を基にしている。 そのため、E⊥の計算結果に Si と SiO2 の誘電率の差が表れている。黒の実線は Vg1 とゲート 1 側のゲート酸化膜に発生する E⊥(Eg1)の関係を示している。ゲート 1 側の E⊥は、Vg1 に比例 して増加、減少している。灰色の実線は、Vg1 とゲート 2 側に発生する E⊥(Eg2)の関係を示し ている。電流を一定に保つために、Vg1 が増加するほど Vg2 は減少し、Eg2 も Vg2 に比例して 減少する。TCAD で計算した E⊥の結果は、以前の研究で提案された方程式を用いて算出し、 比較された[29]。 Source A Gate-1 Gate-2 Drain Electric Field during CDG mode Tox=2.5nm, Tsi=20nm, Lg=180nm 図 3.50. TCAD を用いた電界分布(CDG モード時) 85 0.8 6.00E+05 0.6 4.00E+05 0.4 2.00E+05 0.2 0.00E+00 0.0 -2.00E+05 -0.2 -4.00E+05 -0.4 -6.00E+05 -0.6 -8.00E+05 -0.8 1.2 1.2 8.00E+05 Electric field (MV/cm) Vgs2 (V) 1 1.0 0.8 0.8 0.6 0.6 0.4 0.4 0.2 0.2 0 0.0 -0.2 -0.2 -0.4 -0.4 -0.6 -0.6 -0.8 -0.8 -1 -1.0 -1.2 -1.2 0 0.0 Vgs2 Eg1 Eg2 0.2 2.0 1500000 1.5 1000000 1.0 500000 0.5 0 0.0 -500000 -0.5 -1000000 -1.0 -1500000 -1.5 -2000000 -2.0 0 0.0 0.4 0.6 0.8 0.4 0.8 Vgs1 (V) (a)TCAD 1 VG2 系列4 系列5 Electric field (MV/cm) 2000000 E1 E2 Eg1 Eg2 0.2 0.4 0.4 0.6 0.8 1 1.2 0.8 1.2 Vgs1 (V) (b)Theoretical calculation 図 3.51. 電界強度の比較, (a)TCAD, (b)理論計算結果 86 0.00001 -5 10 2012/08/07 Id:0.38μA Id:0.35μA Id:0.38μA Id:3.6μA Id:3.4μA Sid/Id2 -6 0.000001 10 Vg1=Vg2 1kHz Vg1=0V -7 0.0000001 10 1kHz Vg1=Vg2 Vg1=0V Vg2=0V -8 1E-08 1000005 10 1kHz Vg2=0V Id:3.5μA IDG mode CDG mode 1000000 6 10 Electric field (V/cm) 10 10000000 7 10 図 3.52. フリッカ雑音(SId/Id2)-E⊥特性 1kHz 時の SId/I02 と E⊥間の関係を図 3.52. に示した。E⊥の値は理論式の結果を基に求めた。 灰色のプロットが CDG-mode 時の SId/Id2-E⊥特性を示し、白色のプロットは IDG-mode 時の 特性を示している。同じモードを使用して, E⊥を変化させると、E⊥の増加に合わせて SId/Id2 が減少する。IDG モードと CDG モードそれぞれの E⊥強度が異なっていても、Id の大きさが 同じ場合は、SId/Id2 の値は大体同じである。しかし、CDG モードの E⊥-SId/Id2 の傾きに比べ、 IDG モードの E⊥-SId/Id2 の傾きが大きい傾向が見られる。この原因の一つとして、E⊥-Id の関 係が挙げられる。図 3.53. に CDG-mode と IDG-mode の E⊥-Id 特性を示した。CDG-mode の Id は E⊥2 に比例、そして IDG-mode の Id は E⊥4 に比例する。ここで、図 3.49. の Id-SId2 の関係に注目すると、SId/Id2 は Id-1 に比例している事が分かる。図 3.53. と図 3.49. の特性を 合わせて考えた時、CDG-mode の SId/Id2 は E⊥-2 に、IDG-mode の SId/Id2 は E⊥-4 に比例する と計算できる。図 3.52. を見ると、CDG-mode の SId/Id2 は E⊥-2 に比例し、IDG-mode の SId/Id2 は E⊥-4 にほぼ比例している。 87 10-5 0.00001 0.000001 Id (A) Vg1=Vg2 Vg1=0V Vg2=0V 系列1 10-6 vg1 E⊥ 2 CDG-mode E⊥ 4 CDG-mode 0.0000001 10000 10-7 IDG-mode 5 100000 1000000 10 106 Electric field (E⊥ ) (V/cm) 10000000 図 3.53. Id-E⊥特性 これより、SId/Id2-E⊥特性は主に E⊥-Id 特性によって支配されていると言える。一方、Vg=0V 時の IDG-mode の SId/Id2 は E⊥-3 に比例しており, E⊥-Id 特性の計算と合わない。この理由の 一つとして、デバイスのサイズが小さくなるほど顕著に発生する RTS 雑音の影響が挙げられ る。図 3.54. に CDG-mode と IDG-mode の SId-周波数特性を示した。CDG-mode と Vg2=0V 時の IDG-mode の SId-周波数特性は、Id を変化させても 1/f 特性を保っている。 しかし、 Vg1=0V 時の IDG-mode の SId-周波数特性は Id を変化させると 1/f 特性にバラツキが発生する。 このように、IDG-FinFET はゲート 1 とゲート 2 に異なる特性のチャネルが発生するため、 IDG-mode に於いて、Vg1=0V 時と Vg2=0V 時の特性に違いが出たと考えられる。 μeff は E⊥の変化によって値が変化する傾向があり、[34]に示されている SId の式に含まれ ている。また、μeff はデバイスの種類や測定温度によって E⊥との傾向が変化する[35]。 E⊥ -SId/Id2 の関係が、E⊥-Id 特性に大きく支配され、その他の特性が大きく見えない事から、今 回使用したデバイスとオーバードライブ電圧 200mV 前後の条件下では、μeff の特性変化が少 なかったことが伺える。これは、アナログ回路で使用するオーバードライブ電圧 200mV 付 近で、IDG-FinFET と CDG-FinFET が使用される時、μeff の変化が Id 密度の変化に比べて フリッカノイズに対してマイナーな効果だと提案できる。 88 -3 100.001 Id:0.7uA, Vgs=0.44V 0.0001 -4 10 Id:3.1uA, Vgs=0.54V Id:4.0uA, Vgs=0.57V 0.00001 -5 SId/Id2 10 Id:7.1uA, Vgs=0.64V 0.000001 -6 10 7.1uA 0.64 0.64 -7 0.0000001 3.1uA 0.54 0.54 4.0uA 0.57 0.57 10 0.7uA 0.44 0.44 -8 101E-08 -9 101E-09 CDG-mode (Vgs1=Vgs2), Vdd=1.0V -10 101E-10 100 0.1 1000 10000 100000 1.0 10 100 Frequency (kHz) (a) Vgs1=Vgs2 (CDG-mode) -3 100.001 Id:0.38uA, Vgs1=0.78V -4 0.0001 10 Id:1.5uA, Vgs1=0.93V Id:2.0uA, Vgs1=0.99V SId/Id2 -5 0.00001 10 Id:3.4uA, Vgs1=1.08V -6 0.000001 10 3.4uA 1.08 0 2.0uA 0.99 0 -7 0.0000001 10 1.5uA 0.93 0 0.38uA 0.78 0 -8 101E-08 -9 101E-09 IDG-mode (Vgs2=0V), Vdd=1.0V -10 101E-10 100 0.1 1000 10000 100000 1.0 10 100 Frequency (kHz) (b) Vgs2=0.0V (IDG-mode) 89 -3 100.001 Id:0.35uA, V gs2=0.69V -4 100.0001 Id:1.4uA, V gs2=0.82V Id:2.0uA, V gs2=0.87V SId/Id2 -5 0.00001 10 Id:3.6uA, V gs2=0.96V -6 0.000001 10 3.55uA 0 0.96 2.0uA 0 0.87 0.0000001 10-7 0.35uA 0 0.69 1.4uA 0 0.82 -8 101E-08 -9 101E-09 IDG-mode (Vgs1=0V), Vdd=1.0V -10 101E-10 100 0.1 1000 10000 1.0 10 Frequency (kHz) (c) Vgs1=0.0V (IDG-mode) 100000 100 図 3.54. フリッカ雑音(SId/Id2)-周波数特性 3.3.6. IDG-FinFET の動作範囲 回路設計者にとって、トランジスタの各種特性は重要な設計材料となる。図 3.48. にて IDG-FinFET の Id-Vg 特性を示した。IDG-mode の Id-Vg1 の傾きは CDG-mode の傾きに比べ て小さいことが図 3.48. から読み取れる。Id-Vg の傾きは gm に相当する重要な項目なため、 IDG-mode と CDG-mode の gm について比較を行った。図 3.55. に図 3.48, から計算により 求めたトランジスタの Id-gm 特性を示した。図 3.55. を見ると、IDG-mode と CDG-mode で 等しい gm を得るには、gm=10-7 S の時、CDG-mode では Id=0.3nA、IDG-mode(Vg2=0V)では Id=2nA 必要となる。gm=10-6 S の時は、CDG-mode で Id=4.0nA、IDG-mode(Vg2=0V)では Id=25nA 必要となる。この特性より、IDG-mode で CDG-mode と等しい gm を得るには 6 倍 の Id が必要だと言える。図 3.49. の特性やフリッカ雑音の関係式から、フリッカ雑音が Id に 比例していることが分かっているため、CDG-mode と同じ gm を IDG-mode で使用する場合 は SId の増加に注意が必要である。 90 -4 0.0001 10 0.00001 Lg:180nm -1.0V Hfin:50nm -6 0.000001 10 VDD:1.0V -0.4V gm (S) 0.0000001 0.0V -8 1E-08 10 Vg1 = Vg2 1E-09 Vg1=Vg2 Vg2 = 0.0V -10 1E-10 10 Vg2 = -0.4V Vg2 = -1.0V 1E-11 -12 101E-12 1.00E-12 10-121.00E-11 1.00E-10 10-101.00E-09 1.00E-08 10-8 1.00E-07 1.00E-06 10-6 ID (A) 1.00E-05 1.00E-04 -4 10 図 3.55. IDG-FinFET の ID-gm 特性 3.3.7. IDG-FinFET のフリッカ雑音特性評価の結論 IDG-FinFET を用いて、IDG-mode と CDG-mode の 1/f ノイズが測定・比較された。IDG、 CDG-mode の Id-1/f 特性比較を行ったが、 両者の特性に有意な差は見られなかった。E⊥-SId/Id2 特性は、E⊥-Id 特性が支配的だが、デバイスによっては RTS 雑音の影響が見られた。オーバ ードライブ電圧 200mV 付近では大きな特性の差にならず、IDG-FinFET を使用する事での 1/f ノイズ性能は CDG-FinFET に比べて劣化しないと結論することができる。 91 3.4. Multi-finger-FinFET のホットキャリア特性評価 3.4.1. 実験背景 一般的に電子回路に使用されている bulk-MOSFET は、微細化が進むほど短チャネル効果 の影響が増大する。FinFET 等のダブルゲート型トランジスタ達は短チャネル効果への対応 策とさらなる微細化の方法の一つとして研究されている。 回路の微細化を進める上でもう一つ重要な要素が電源電圧の低減である。デジタル回路部 の低消費電力化が進み、デジタル回路の電源電圧もその分減少している。それに伴い、通信 回路部についても低消費電力化や小型が進められている。しかし、一定以上の無線間通信を 可能にする出力電力を確保するには、ある程度の電源電圧は必要となる。このため、通信回 路部に使用するトランジスタの耐圧の確保が重要である。トランジスタに加わる耐圧以上の 強い電圧は、デバイス性能の劣化を招き、回路駆動寿命を大きく減少させる。特にドレインソース間に発生するホットキャリアの効果(HCEs)は閾値電圧等に強く影響を及ぼす[36-39]。 FinFET のホットキャリア特性は多くの論文で発表されているが、RF 回路向けの multi finger トランジスタの HCEs については詳しく発表されていない。RF 回路はデジタル回路 に比べて消費電力が高い。RF 回路の中で最もトランジスタに加わる負荷が高いのは PA であ る。従って、PA の回路寿命の検証は RF 回路にとって重要な項目である。PA の種類には線 形増幅回路や非線形増幅回路がある。近年、電源電圧の低減が進んでいるため、低電圧でも 動作する E 級 PA の需要が高まっている。 本研究では multi finger FinFET のホットキャリア特性を測定し、デバイス寿命について 考察を行った。また、4 章で実際の RF 回路を想定し、E 級 PA 回路を設計し、回路の劣化特 性を検証した。 3.4.2. ホットキャリア劣化の特性 ホットキャリア劣化は MOSFET のチャネルを通る高エネルギーのキャリアにより、ドレ イン電流や閾値電圧等の変動を引き起こし、デバイスが故障する現象である。 ホットキャリア劣化はチャネルホットキャリア(CHC)とアバランシェホットキャリア (AHC)に大別される。MOSFET のドレイン電圧とゲート電圧の大きさで CHC と AHC は区 別される。 VD≒VG、または、VD<VG の場合を CHC という。ドレイン近接の高電界でチャネルを流れ るキャリアが加速される n-MOSFET ではホットエレクトロン、p-MOSFET ではホットホー ルが発生する。 これに対して、n-MOSFET では基板電流が最大、p-MOSFET ではゲート電流が最大にな る場合を AHC という。n-MOSFET では、VG≒VD/2、p-MOSFET では VG≒VD/5 付近のバ 92 イアスに相当する。この様なバイアス条件下では、チャネルを通るキャリアと Si 原子の衝突 電離により、多量のホットキャリアが発生する。このように発生したホットキャリアが酸化 膜中に注入・捕獲されると n-MOSFET ではキャリアが電子であり、注入された電子を相殺 する分 VTH が上昇し、p-MOSFET ではキャリアが正孔であり同じく VTH が下降する。 3.4.3. デバイスパラメータ及び実験方法 3.4.3.1. デバイスパラメータ 測定した FinFET の SEM 写真を図 3.51.に示した。図 3.56. (a)は single-finger-FinFET、 図 3.56(b)は multi-finger-FinFET の SEM 写真である。FinFET のパラメータは、ゲート酸 化膜素材は SiO2, ゲート酸化膜厚は 2nm, ゲート長は 120nm, フィンの高さは 60nm (Hfin), Fin の厚さは 50nm (Tfin)である。single-finger と multi-finger タイプを用意した。 Drain Drain Gate Gate Source Source (a) (b) 図 3.56. FinFET の SEM 写真、(a)single-finger-FinFET、(b)multi-finger-FinFET 3.4.3.2. ホットキャリア測定方法 ホットキャリア測定に使用した測定系を図 3.57. に示した。測定には半導体パラメータ・ アナライザ(4156C)を使用した。ホットキャリア注入(HCR)の測定電圧は VGS=1V, VDD≧2× VGS とドレイン・アバランシェホットキャリア(DAHC)が顕著になる条件を設定した。測定時 の温度は 300K である。この条件で 1000s 負荷を加えた。 93 VDD A ID VIN 図 3.57. ホットキャリア測定系 3.4.4. ホットキャリア測定結果と考察 HCL 測定結果を図 3.58. に示した。X 軸が Stress Time, Y 軸がΔVTH である。VTH(Fresh) は Stress Time が 0s 時の VTH である。フィン数は 6 種類を用意した。測定電圧は VGS=1.0V, VDD= 2.2V の条件で測定した。一定のストレス時間毎に VGS-ID 測定を実行し、VTH の値を求 めた。全体の傾向としては、初期閾値電圧との差が、Stress Time と共に増加しており、一 般的な HCL 特性を示した。フィン数 192 本と 312 本の特性を比較すると、ΔVTH 特性が大 きく変化していないことが分かる。実験結果より、23μm 以上のゲート幅を持つトランジス タはΔVTH のバラツキが少ない事が分かる。 次章の PA シミュレーションのΔVTH-Stress time 特性はフィン数 312 本 の HCL 特性を利 用した。図 3.59. に life time-VDS 特性を示した。Life time はΔVTH の絶対値が 30mV 変動す る値をプロットした。プロットした結果から概算した結果、本デバイスが 10 年後まで動作す る条件は VDD≦1.6V だと分かり、他の論文の FinFET の HCL 測定の結果とも傾向が一致し た[40]。 今回の実験では FinFET 製作プロセスの都合上、ゲート酸化膜に SiO2 を使用した。近年の プロセスでは、ゲート酸化膜に high-k を使用している。SiO2 膜から high-k に変更した時の 寿命特性についての論文は多数報告されており、そこから大体の寿命を予測できる。図 3.60. にゲート酸化膜素材を変更した時の寿命特性を示した[41]。図 3.55.から SiO2 時と high-k 時 の寿命を比較すると、1/VD が 0.6 の条件の場合、high-k 時の方が SiO2 時より寿命が約一桁 長いことが分かる。この結果から、本プロセスに於いても、high-k を使用する事で寿命特性 が改善する可能性があると考えられる。 94 100.1-1 VIN=1.0V VDD=2.2V Tfin:50nm Hfin:60nm TOX:2nm Fin1 Fin36 -3 0.001 Fin60 10 1 finger 36 fingers 60 fingers 120 fingers 192 fingers 312 fingers -4 0.0001 10 -5 1E-05 10 11 1010 101002 Stress Time (s) 3 1000 10 FIn120 Fin192 Fin312 4 10000 10 図 3.58. ΔVTH-Stress time 特性 1E+11 1E+10 1010 1E+09 109 100000000 108 10000000 1000000 100000 Life Time (s) ΔVTH (V) 100.01-2 10 Year Lifetime Tfin:50nm Hfin:60nm TOX:2nm 107 106 105 10000 104 1000 103 100 102 312 fingers VIN=1.0V 0.3 10 1 0.2 0.3図 0.4 0.5 0.6 -1 1/VDS (V ) 3.59.0.4 Life time0.5 – VDS 特性 0.6 95 0.7 0.7 0.8 0.9 1 図 3.60. ゲート酸化膜を変更した時の寿命特性比較[41] 3.4.5. まとめ 測定結果から、FinFET のフィン数が増加するほど、HCEs のバラツキが低減される事が 分かった。20μm 以上のゲート幅を持つ multi-finger-FinFET の HCEs は、ほぼ同じ特性を 示した。PA 回路のような HCEs の影響を受けやすい大電力を扱う回路を設計する場合、100 μm 以上のゲート幅を持つトランジスタを使用するため、トランジスタのばらつきに影響さ れない高精度なシミュレーションが可能である。また、小さいトランジスタを使用する回路 の場合は HCEs の特性にばらつきが発生するが、トランジスタに加わる負荷が HCEs の加速 寿命試験ほど強力でないため、HCEs の効果は回路特性に現れにくいと考えられる。 96 参考文献 [1]D. Hisamoto, et al., “FinFET－A Self-Aligned Double-Gate MOSFET Scalable to 20nm,” IEEE Transactions on electron devices, Vol.47, No.12, pp.2320-2325, Dec.2000. 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PA の背景 ムーアの法則に従って、半導体の高集積化が進み、携帯電話などの電子機器は、毎年のよ うに新しい機能を増やしている[1]。微細化を行うことで、原材料費も抑えることができ、低 コスト化が実現できる。また、配線長が短くなることで遅延が短縮し、高速化へ繋がる。こ のように、微細化することで、様々なメリットが得られるが、逆に克服すべき点も発生する。 電力密度の増大や、チップとしての消費電力の増加等がこれに相当する。携帯電話やノート PC 等の無線通信の送受信にも、消費電力の問題が重要になる。 図 4.1. 送受信器アーキテクチャ 図 4.1. に一般的な送受信機アーキテクチャを示した[2]。受信側が上段の経路で、送信側が 下段の経路である。Duplexer Filter は送信信号と受信信号を分けるための filter である。 受信側の回路は、世の中に存在するアナログ信号を受け取り、その信号をデータとして扱 えるようにデジタル信号に変換する作業を行うのだが、所望のデータを含むアナログ信号だ けを選別して処理するには、いくつかの工程が必要となる。所望のデータを選別する作業は アンテナから始まる。アンテナは必要な周波数の電力を得られるように設計される。受信信 号には必要とする信号の他に、外部で発生したノイズ等が含まれている。また、受信できた 信号の電力が低いと、次の工程に進むまでに必要な信号がノイズに埋もれてしまう可能性が 存在する。そこで、必要な信号だけを増幅するためにアンテナで受信された信号は Duplexer Filter で受信信号として判別された後、低雑音増幅器(Low Noise Amplifier, LNA)に送られる。 LNA で増幅された信号は高周波なため、信号処理が行いやすいようにダウンコンバートする 必要がある。ダウンコンバートするためには局部発振器(Local Oscillator, LO)(電圧制御発振 器(Voltage Controlled Oscillator, VCO))で発した信号を Mixer により、掛け合わせる。高周 101 波成分と低周波成分に分けられた信号はローパスフィルタに処理され、ノイズを含めた高周 波成分が取り除かれる。そして、抽出された低周波信号が ADC(Analog to Digital Convertor) に処理されることで、デジタル信号を取り出すことができる。最後に ADC より出力されたデ ジタル信号を DSP(Digital Signal Processor)により処理する。 送信器においては受信器の経路とは逆の行程となる。DSP より出力されたデジタル信号を DAC(Digital to Analog Convertor)にかけることにより、アナログ信号にし、そのアナログ信 号を LO と Mixer を用いてアップコンバートする。このアップコンバートにより、無線通信 において定められている周波数帯域にする。そして、その信号を PA(Power Amplifier)にて 増幅し Duplexer Filter を経てアンテナから発信する。 最後のアナログ信号を増幅させるための PA は、高い電力をアンテナに出力するため RF 送受信回路の中でも高い電圧を供給するブロックであり、低電圧動作で高出力の PA の設計 は困難となっている。しかし、今日の携帯電話は、多機能化に伴い、長時間共に行動する「必 需品」として定着している。よって、バッテリーが弱まった状態の低い供給電圧でも動作し、 長時間バッテリーが保てるようにしなければ無線通信機器としては使いにくい。 そこで、低電圧・高効率・高周波で作動する PA が求められている。PA は、A 級、B 級、C 級、D 級、E 級、F 級というように、たくさんの級に分けられる。 ID VGS スイッチング動作 A級動作 図 4.2. PA におけるトランジスタのゲート・ソース間電圧とドレイン電流の関係 A 級は古典的なパワーアンプに当たり、図 1.3.に示すように入力信号が常にトランジスタ をオンさせる状態にある。A 級パワーアンプはトランジスタのスイッチング動作を行わない ため、出力振幅は歪みのない波形となるため、よくオーディオなどに用いられている。しか し、常に電流が導通(導通角 360°)しているために「回路全体の電力消費」と「出力電力」の 比である電力効率は最高で 50%未満となる。 102 B 級は図 4.2. のスイッチング動作を行うが、nMOS と pMOS を用いて、VGS が正の時は nMOS、VGS が負の時は pMOS で増幅を行い、電力効率を上げている。出力信号はそれぞれ のトランジスタで増幅した信号を足す形になるが、閾値電圧付近で信号の歪みが生じる。そ れぞれのトランジスタの導通角は 180°となり、電力効率は 79%未満となる。 C 級は B 級よりも導通角を減らすことで、効率をさらに上げたパワーアンプである。出力 信号は歪むため、ローパスフィルタを用いて出力信号に変換する。しかし導通角をほぼ 0° にすれば、入力信号も小さくなるので、増幅率に関しては期待できない。 D 級パワーアンプはアナログ用のパワーアンプではなく、方形波に当たるデジタル信号を 増幅する。振幅のオン/オフ(1/0 信号)に合わせてスイッチングを行い、非常に高い効率と増幅 率を期待できる[3]。 E 級パワーアンプも導通角を調節して、スイッチング動作を行いながら信号を増幅する。 しかし E 級アンプは入力が小さくても効率が 100%近くになる非線形の増幅器である。トラ ンジスタを理想的にオン/オフするスイッチとして、トランジスタを動作させる。 F 級パワーアンプは負荷抵抗の終端抵抗が 2 次、3 次高調波において高くなるようにする ことで、トランジスタにかかる電圧波形は正弦波より急峻になりトランジスタによる損失を 小さくできる非線形アンプである。 現在、主に使用されているパワーアンプは A 級である。しかし、0.5V などの低電圧の状況 だと線形アンプは上手く電力を出力できないどころか、閾値電圧の制限に引っ掛かり、持ち 味である出力波形の線形性も上手く表現できない。そこで、D 級や E 級などの非線形だが高 効率なアンプに期待が高まっている。 4.1.2. 本章の目的 本章では FinFET を用いて E 級 PA の設計・検証を行う。通信回路ブロックの中で、最も 電力を消費し、トランジスタに負担を掛ける回路は PA となる。このことから、PA の回路寿 命、経年劣化による出力電力の低下は通信機器にとって非常に重大な問題となる。 デジタル回路の低電圧化、微細化に伴い、通信回路ブロックも低電圧化等が進められ、PA もその例外ではない。PA の低電圧化等を進める上で、電源電圧の低下は PA の増幅特性劣化 に深く関わる。特に A 級 PA 等の線形増幅器は入力電圧を増幅できず、PA としての役割を発 揮できない可能性がある。そこで、電源電圧の大きさが 1.0V 以下でも正常に動作する飽和型 の E 級 PA を使用することで、次世代の低電圧動作 PA を実現する。低電圧で安定して動作 する PA の作成は、短距離チップ間無線を現実的なものとし、ユビキタス社会の発展へと貢 献する。 次世代の通信機器に使用されるトランジスタは、デジタル回路部、通信回路部共に FinFET が使用される可能性が高い。回路に使用されるトランジスタが bulk-MOSFET のままだと、 微細化による漏れ電流が増加し消費電力が抑えにくくなり、回路の高速化も難しくなる。そ 103 こでトランジスタを bulk-MOSFET から FinFET へと置き換える事で、 回路の消費電力低減、 遮断周波数の増加が望める。 本章では以下のパラメータの E 級 PA を FinFET で設計し、性能を検証した。使用したデ バイスモデルは 3 章で抽出された実測を基に設計された。使用した FinFET に加わる電圧ス トレスを考慮し、E 級 PA の時間-ストレス特性を示した。 ・目標パラメータ 動作周波数：2.4GHz 動作電圧：1.0V 出力電力：5mW 電力効率：40% 4.2. PA の原理 PA はミキサで変調した信号を増幅し、できるだけ大きな電力にして、アンテナから送信す るための回路である[4]。PA の重要な指標として通信距離を示す出力電力がある。また、大 電力を扱うため、電力効率が重要となる。 PA の A 級、B 級、C 級は図 4.3. に示されるようにバイアス点によって区別される。 ID ID ID Class-A ID Class-B Class-C 基本波成分 基本波成分 VGS C B A 図 4.3. A 級、B 級、C 級の区別 104 VDD RL Matching network vD iD 50Ω負荷 図 4.4. シングルエンド PA 4.2.1. A 級 PA A 級 PA は常にトランジスタが ON 状態になっている、すべての入出力範囲において線形 に動作するが、電力効率は最も悪い。図 4.4. に MOS プロセスを想定した A 級 PA の回路図 を示した。MOS トランジスタの VGS-ID 特性に於いて、ゲートバイアス電圧を、最大出力電 流が得られるバイアス電圧のちょうど半分にするのが A 級である。常に飽和領域で動作させ る[4,5]。 A 級 PA の理想的な電力効率は次のように計算できる。図 4.4. に示された PA に於いて、 RL は出力整合回路によって 50Ωから変換された負荷インピーダンスである。理想的な A 級 動作において、消費電力は出力電力によらず常に一定となるので、ドレイン効率が最大とな るのは出力が最大となる場合である。この時、ドレイン電圧の範囲は、最大で 0～2VDD とな る。振幅も VDD となるので、最大出力電力は VDD2/2RL となる。また、この時のドレイン電流 の振幅は VDD/RL なので、A 級動作の定義から PA の消費電流も VDD/RL となり、消費電力は VDD2/2RL と求められる。従って、この時のドレイン効率 DE は、 DE = 2 2 VDD VDD / = 50% 2R L R L となる。 105 4.2.2. E 級 PA E 級 PA は飽和型の PA に分類される。飽和型の PA では、トランジスタをスイッチに見立 てて用いることにより、非線形ではあるが高効率な動作を実現できる。 E 級 PA の概念図を図 4.5.に示した。通常の PA と大きく異なるのは、ドレインに容量 CS が必要になる点である。この容量はスイッチが OFF の時に電荷を蓄え、ON になるとスイッ チを通してグラウンドへ放電する役割がある。トランジスタのドレイン部の寄生容量は、容 量 CS として利用できるので、ドレイン容量が効率を劣化させる事は無い。 E 級に於いて重要なのが、ドレインに於ける電圧波形と電流波形の重なりをなくすための Zero Voltage Switching (ZVS) と呼ばれるスイッチング特性である。図 4 に示すように ZVS は、スイッチが OFF から ON に変化する瞬間に、ドレイン電圧が 0V で、さらにその波形の 傾きも 0 になっている状態である。これは定性的には、スイッチングの瞬間に容量へ充電さ れた電荷と容量を流れる電流が 0 であることに相当する。ZVS を実現するための負荷インピ ーダンス条件は、以下の式により与えられる。 X L = 1.15R L CS = 0.1836 ωR L E 級 PA は、線形性を必要としない用途に対して非常に有効なトポロジーであるが、トラ ンジスタのドレインに最大で電源電圧のおよそ 3 倍の電圧がかかるので、設計の際にはトラ ンジスタの耐圧に注意が必要である。E 級 PA は RF 向けの飽和 PA として広く利用されてお り、CMOS プロセスを用いた E 級 PA も多数報告されている。主に GSM や Bluetooth に用 いられる。 VDD RFC f0 CS XL RL 図 4.5. E 級 PA 概念図 106 4.3. E 級 PA の設計パラメータ 4.3.1. 理想インダクタ使用時の E 級 PA 設計 設計した E 級 PA の回路図を図 4.6. に示した。設計パラメータは参考文献[4,6]を参考に以 下の式に基づいて設計を行なった。 VDD RFC C2 L VOUT R C1 Vin 図 4.6. E 級 PA (理想インダクタ使用時) PO = 0.577 ∙ L= C1 = 2 VDD R QR ω 1 ωR(π2 /4 + 1)(π/2) ≈ 1 ω(R ∙ 5.447) 5.447 1.42 C2 ≈ C1 ( ) (1 + ) Q Q − 2.08 ※PO…R に送りたい電力 ※Q…バンド幅(Q の値が高いほど、特定の周波数において増幅率が高くなる) 目標とした出力電力と供給電圧、駆動周波数を上式に当てはめ計算を行なった後、シミュ レーション上で回路特性の調整を行なった。 107 4.3.2. レイアウト抽出したインダクタ使用時の E 級 PA 設計 PA の消費電力源はトランジスタのスイッチング損失の他に、回路上の寄生抵抗の要因が大 きい。特に RFC や整合回路に使用するコイルに含まれる寄生抵抗成分は、PA の出力減少に 大きく影響する。この理由から PA 等の大電流を使用する回路を設計する際は、コイルの寄 生抵抗や寄生容量も考慮する必要がある。 本研究では、まず、レイアウトしたインダクタの S パラメータ抽出を momentum で行な った。その後 ADS を用いて momentum で抽出した S パラメータから、寄生抵抗、寄生容量 を含む等価回路を抽出した。抽出したインダクタの等価回路を E 級 PA のシミュレーション に組み込むことで、現実の PA に近い動作環境を再現した。 理想インダクタから、 寄生成分を考慮したインダクタに置き換えた E 級 PA 回路図を図 4.7. に、FinFET を用いて設計したレイアウトを図 4.8. に示した。VDD は 1.0V, VIN のバイアス 電圧の初期値は 0.3V に設定した。Stress time と共に発生する閾値電圧の変動は、VIN のバ イアス電圧を変化させる事で再現した。トランジスタの大きさは、Lg=120nm, W= 362.88 μm (120nm×3024 fingers)である。 PAD CAP RFC C2 L2 VOUT VA 50Ω M1 PAD CAP ID VIN 50Ω C1 PAD CAP 図 4.7. 寄生成分を含むインダクタ使用時の E 級 PA 回路図 108 VIN トランジスタ(M1) VDD RFC C1 C2 L2 VOUT 図 4.8. FinFET を使用した E 級 PA レイアウト 109 4.4. FinFET のレイアウトと E 級 PA 性能の関係 トランジスタの微細化が進む中で、E 級 PA の性能にどの様な影響が現れるのか検証を行 った。FinFET の DC 特性の向上には、寄生抵抗の削減が有効なため、図 4.9. に示した REXT の低減が重要である。REXT を低減するには d を縮小、または、REXT 部となるフィンを太らす ことが有効である。アナログ回路に於いて、d を短縮した FinFET を使用する場合は、寄生 容量への配慮が必要となる。d を縮小すると、ゲート・コンタクト間容量(CGC)やコンタクト 間容量(CCC)が増加する。Single-finger-FinFET ならば、寄生容量の変化は特性に大きく影響 しない可能性が高いが、数百本～数千本の multi-finger-FinFET の場合は寄生容量の影響が 増大する。本項目では、E 級 PA 設計時における、REXT と寄生容量の関係を検証した。 コンタクト CCC CGC ゲート d REXT ソース ドレイン 図 4.9. FinFET のレイアウトと寄生素子例 4.4.1. デバイスパラメータとシミュレーション方法 REXT と寄生容量のトレードオフを検証するためにパラメータの設定を行った。図 4.10. に FinFET のフィン部分のレイアウトと回路図を示した。各パラメータは 3.2. 章で抽出した産 総研プロセスのデバイスパラメータを基準として設定した。図 4.11. にコンタクトまで含め た FinFET のレイアウトと対応する回路図を示した。Rd1 と Rs1 はコンタクトを設置するた めの S/D 領域抵抗、Rd2 と Rs2、Rgc はコンタクト抵抗である。図 4.12. は図 4.11. に CGC と CCC のパラメータを追加したモデルである。CGC と CCC の値は平行平板の公式から計算に より求めた。 C = εS/d・・・(1) 110 C は容量[F]、εは誘電率[F/m]、S は面積[m2]、d は距離[m]を示している。FinFET の微細 化が進むことで減少する REXT と増加する CGC、CCC のトレードオフの関係についてシミュレ ーションを通して検証を行った。 d Cgs Cgd dd Gate Rd Rd (Rext) Cgd Source Rs in in ss Cgs Drain Rs (Rext) s 図 4.10. フィン部分のレイアウトと等価回路 Rd2 dd Rd1 Rgc Rg7 Rg1 Rg2 Rg3 Rg4 Rg5 Rd2 (コンタクト抵抗) Rg6 ddd Rs1 Rd1 Rs2 Vin d フィン部分 Rgc x1 g7 Rg7 g8 g1 Rg1 x2 g2 Rg2 x3 g3 Rg3 x4 g4 Rg4 x5 g5 Rg5 x6 g6 Rg6 sss s Rs1 Rs2 (=Rcontn) ss 図 4.11. コンタクトを含めた multi-finger-FinFET のレイアウトと等価回路 111 Rd2 CCC Rgc Rg7 Rg1 CGC Rd1 Rg2 Rg3 Rg4 Rg5 Rg6 dd Rd2 (コンタクト抵抗) Rs1 ddd Rs2 Rd1 Vin d CGC Rgc x1 g7 Rg7 g8 g1 Rg1 x2 g2 Rg2 x3 g3 Rg3 x4 g4 Rg4 x5 g5 Rg5 x6 CCC s g6 Rs1 Rg6 sss Rs2 (=Rcontn) ss 図 4.12. CGC と CCC を考慮した FinFET の回路モデル シミュレーションに使用した E 級 PA の回路図は図 4.7. と同じものである。トランジスタ の製作プロセスは 40nm 四方のコンタクトを設置できるものと仮定し、各種パラメータを決 定した。本プロセスから変更したパラメータは REXT(d の長さ)、コンタクト抵抗(コンタクト 設置面積)である。また、それに伴うパラメータとして CGC と CCC のパラメータの調整を行っ た。各種パラメータを表 4.1. に示した。REXT の長さを示す d を 5 nm～1200nm まで変化さ せた時の REXT、CGC、CCC の計算結果を示した。当初は 50nm のフィン厚に合わせたコンタ クトを想定していたが、40nm×40nm のコンタクトは実測時のプロセスで使用された 2μm ×4μm(図 2.7. 参照)のコンタクトに比べて、抵抗値が増大する。そこで、フィン毎に独立し たコンタクトを設置するのではなく、図 4.13. のレイアウトを想定してコンタクトの面積を 40nm×4000nm に設定した。 112 表.4.1. シミュレーションで使用したデバイスパラメータ d = 5 nm REXT = 12.8 Ω CGC = 308.4 aF CCC = 318.8 aF d = 20 nm REXT = 51.0 Ω CGC = 77.1 aF CCC = 259.0 aF d = 60 nm REXT = 153.0 Ω CGC = 25.7 aF CCC = 172.7 aF d = 100 nm REXT = 255.0 Ω CGC = 15.4 aF CCC = 129.5 aF d = 300 nm REXT = 765.0 Ω CGC = 5.1 aF CCC = 57.6 aF d = 600 nm REXT = 1530.0 Ω CGC = 2.6 aF CCC = 31.4 aF d = 1200 nm REXT = 3060.0 Ω CGC = 1.3 aF CCC = 16.4 aF コンタクト (a) (b) 図 4.13. (a)当初想定していたコンタクト配置、(b)コンタクト抵抗を改善したレイアウト 4.4.2. REXT 変更時のシミュレーション結果と考察 表 4.1. のデバイスパラメータと図 4.7. の E 級 PA 回路を使用して出力電力特性を抽出し た。図 4.14. に d(REXT 長)と POUT(出力電力の平均値)、ドレイン効率(DE)、電力付加効率(PAE) の関係を示した。全体の傾向として、POUT、DE、PAE は d=300nm 時にピークが発生して いることが分かる。ピークが発生している原因は、寄生容量の変化によって、設計した回路 のインピーダンスマッチングにズレが発生した事と、トランジスタの寄生素子による信号の 減衰が考えられる。インピーダンスマッチングについては、本来トランジスタの寄生素子も 含めて、インダクタや容量値の設定を行う。今回のシミュレーションでは、回路上に設置し た素子は変化させず、REXT、CGC、CCC だけを変化させたため、周波数に対するピーク点が 2.4GHz からずれているのが図 4.15.から判断できる。次に、トランジスタの寄生素子による 信号の減衰について検討を行う。d が 300nm から短縮するほど POUT と PAE が減少すること が分かる。この理由として、寄生容量の増加が原因として挙げられる。FinFET のフィン部 分のゲート・ドレイン間容量、ゲート・ソース間容量の値を図 3.20. で 13.7aF と示したが、 d=100nm の条件で CGC=15.4aF の大きさとなりフィン部分と同程度の寄生容量が発生する。 また、トランジスタ全体のフィンガー数は 3024 本となるため、CGC を合計するだけでも 93.1 113 fF(=15.4aF×2×3024)の寄生容量が発生する。この寄生容量値は PAD 一つに発生する寄生 容量の 64%に該当するため、高速で動作する回路にとって無視できない特性となる。一方 d が 300nm よりも大きい条件では REXT の増加が POUT と PAE の特性に大きく影響しているの が分かる。図 4.15. に示した E 級 PA の S21 特性に注目すると、d=20nm 時は寄生容量の影 響で利得が減少しているのが分かる。また、d=1200nm 時は寄生抵抗の影響で利得特性が低 下しているのが分かる。このように、E 級 PA の設計時には REXT と寄生容量(CGC、CCC)間の 関係に注意が必要である。今回のシミュレーション結果から、d が 300nm 以上の場合は寄生 抵抗の影響が支配的に、d が 300nm 以下の場合は寄生容量の影響が支配的となった。22nm 最先端プロセスでは、FinFET のゲート・コンタクト間の距離を 40nm 以下に設計できるた め、PA を設計する際は寄生容量の影響を考慮し、ゲート・コンタクト間の距離を一定以上保 6 6.0 6060 5 5.0 5050 4 4.0 4040 3 3.0 DE, PAE (%) POUT (mW) つ必要があると考えられる。 3030 POUT 2 2.0 DE PAE 1 1.0 0 0.0 1n 1 10n 10 100n 100 d (REXT長) (m) 1μ 1000 図 4.14. d(REXT)変化時の出力電力特性 114 2020 1010 00 10μ 10000 Pout DE PAE 99 88 77 S21 66 55 d=20 nm d=100 nm d=300 nm d=600 nm d=1200 nm 20nm 100nm 300nm 44 600nm 33 1200nm 22 11 00 1.00E+08 0.1 1.00E+09 1.0 Frequency (GHz) 図 4.15. E 級 PA の S21 特性 115 1.00E+10 10.0 4.5. E 級 PA の回路寿命特性 設計した E 級 PA のシミュレーション結果を以下に示した。4.5.1. にて設計した E 級 PA の各ノードの特性を示した。4.5.2. では、FinFET のホットキャリア測定結果を考慮した上 で、E 級 PA の回路寿命を検討した。 4.5.1. E 級 PA 各ノードのシミュレーション結果 VA ID 4.00E-02 40 3.50E-02 35 2.50E+00 2.0 2.00E+00 3.00E-02 30 8.00E-01 25 6.00E-01 2.50E-02 ID (mA) 2.00E-02 20 VA (V) Vout 1.0 1.00E+00 1.50E+00 1.50E-02 15 0.8 0.6 0.4 4.00E-01 VOUT (V) 3.0 3.00E+00 v3 0.2 2.00E-01 id2 Vout 0.0 0.00E+00 1.0 1.00E-02 10 1.00E+00 -0.2 -2.00E-01 5 -4.00E-01 0 -6.00E-01 5.00E-03 5.00E-01 0.00E+00 0.0 1.0n 0.00E+00 1.00E-09 1.5n 2.0n 1.50E-09 2.00E-09 -5 2.5n -5.00E-03 2.50E-09 -0.4 -0.6 -0.8 1.0n -8.00E-01 1.00E-09 VOUT 1.50E-09 2.00E-09 1.5n 2.0n Time (s) Time (s) (a) (b) 2.50E-09 2.5n 図 4.16. E 級 PA の各ノードの電圧、電流波形 図 4.16. に FinFET を使用した E 級 PA(fresh)の各ノードの電圧、電流波形を示した。図 4.16. (a)に ID と VDS、そして図 4.16. (b)に VOUT を示した。E 級 PA で重要なのが Zero Voltage Switching (ZVS)の特性である。ZVS によって、ドレインにおける電圧波形と電流波形の重 なりが消え、PA の効率を増加させることが出来る。図 4.16. (a)を見ると、ID と VDS の波形は ほぼ重なっておらず、E 級 PA として設計されていることが分かる。図 4.16. (b)を見ると 50 Ω終端に電圧波形が出力されていることが分かる。 116 4.5.2. E 級 PA の回路寿命検証 図 4.17. (a)にはトランジスタに加わる電圧波形を示した。3.4.の DAHC 測定から得た DC 寿命は以下の公式で AC 寿命に変換することができるが、この公式で求めた AC 寿命は実際 の寿命よりも大幅に悪く計算されてしまう事には注意が必要である[7]。 AC 寿命=DC 寿命/Duty 比 (Tr+Tf)/Tclk Tr と Tf は信号の立ち上がり、立下り時間、Tclk は一周期当たりの時間を示している。本来 は図 4.17. (b)に示した矩形波で使用する公式だが、本実験では図 4.17. (a)に示した範囲を Tr, Tf, Tclk と設定した。HCL の影響が最も大きいのは DS 間電流が流れていることに加え、 VGS-VDS の電圧差が大きい範囲である[8]。そこで、ID が(L/W)10-8(A)となる VGS を基準に Tr と Tf の範囲を決定した。図 4.17. (a)に示したように LineA-B を Tr, LineC-D を Tf そして Tclk を 0.42 ns とした。基準とする DC 寿命の電圧値に関しては LineD で発生する VDS を基 準に決定した。 3.0 3.00E+00 VA VIN 2.50E+00 2.0 2.00E+00 VA (V) 1.50E+00 v2 v3 1.0 1.00E+00 5.00E-01 0.0 0.00E+00 -0.5 1.0n -5.00E-01 1.00E-09 Tr Tf 1.50E-09 2.00E-09 1.5n 2.0n 2.50E-09 2.5n Time (s) (a) Tclk Tr Tf (b) 図 4.17. (a)VA, VIN 電圧波形、(b) 矩形波波形 117 12 12 88 S21 VDD=1V Fresh After 10 months After 100 months 10 0s 6 10m 44 100 2 00 1.00E+08 100M 1.00E+09 1G Frequency (Hz) 1.00E+10 10G 図 4.18. E 級 PA の S21 特性 (シミュレーション) 図 4.18. にシミュレーションから求めた PA の S21 特性を示した。Stress Time =0 s (Fresh), 10 months, 100 months の特性を示した。時間が経過する毎に PA の出力特性が悪くなって いるのが分かる。その他の PA 回路の動作不良要因として、回路の温度上昇が挙げられるが、 HCL 特性は高温ほど影響が少なくなるため、本シミュレーションでは考慮していない。図 4.19. に Stress Time – Pout/Pout(Fresh)特性を示した。VDD の値は 1.2V, 1.1V, 1.0V の三種 類でシミュレーションを行った。PA 回路の出力は VDD が高いほど高くなるが、VDD に高電圧 が負荷するだけ HCL 特性も顕著になる事が分かる。10 カ月後の POUT に注目すると、VDD1.1V 時の POUT は 61%、VDD1.0V の POUT は 93%である。また、図 4.19. (b)に示したΔVTH-Stress 特性に注目すると、VDD が大きいほどΔVTH 変化が大きい事が分かる。このことから、PA に POUT / POUT (Fresh) 於ける VDD の大きさが HCEs に大きく影響する事が分かる。 1 1.0 VDD=0.9V 0.1 0.1 VDD=0.8V 1.0V_Pout 0.9V_Pout 0.8V_Pout VDD=1V 0.01 0.01 100000 5 10 1000000 6 10 10000000 7 Time(s) (a) 118 10 100000000 8 10 1010 ΔVTH VDD=1.2V 100.1-1 VDD=1.1V VDD=1.2V VDD=1.1V -2 0.01 10 -3 0.001 10 100000 105 VDD=1.0V VDD=1.0V 6 1000000 10 7 10000000 Time(s) 10 8 100000000 10 (b) 図 4.19. (a)出力電力減衰特性、(b)ΔVTH-時間特性 今回の結果から、一定以上の finger 数を持つ FinFET の HCEs を測定する事で RF 回路の劣 化特性を計算できる事が分かった。また、FinFET の finger 数が増えるほどバラツキが少な く、信頼性の高いΔVTH-Stress time 特性が得られた。今後、FinFET を用いた RF シミュレ ーションに活用できる結果となった。 119 4.6. FinFET を使用したアナログ回路設計の結論 2.4GHz で動作する E 級 PA の設計を行った。E 級 PA の評価項目として FinFET の CGC や CCC 等の寄生容量と REXT のトレードオフの関係をシミュレーションから明らかにした。フ ィン厚やゲート長を変えず、変化させるパラメータを REXT の長さ d と、CGC、CCC のだけに 限定してシミュレーションを行った結果、出力電力と PAE 共に d=300nm 時が最大値となっ た。d<300nm の条件下では寄生容量、d>300nm の条件では寄生抵抗の影響が支配的となり、 微細プロセスとなる FinFET を使用した PA の設計時には、最適なｄの検討が必要となる。 ホットキャリア特性の測定結果から、FinFET の finger 数が増加するほど、HCEs のバラ ツキが低減される事が分かった。20μm 以上のゲート幅を持つ multi finger FinFET の HCEs は、ほぼ同じ特性を示した。PA を 10 カ月動作させる条件でシミュレートした結果、ドレイ ン電圧 1.0V 時は初期出力電力の 93%, ドレイン電圧 1.1V 時は 61%となった。この結果から、 HCEs による閾値電圧変動は回路寿命に大きく影響している事が分かった。Finger 数が多い FinFET の HCEs を測定する事で、RF 回路寿命を計算できた。 120 参考文献 [1]清尾克彦著, “D1 章 組み込みシステムとその開発概要 1,” 株式会社半導体理工学研究セン ター [2]Behzad Razavi 著, 黒田忠広監訳, “RF マイクロエレクトロニクス,” 丸善株式会社, Mar. 2010. [3]本田潤著, “D 級/ディジタル・アンプの設計と製作,” CQ 出版社, Oct. 2004. [4]STARC 教育推進室監修, 浅田邦博, 松澤昭 共編, “アナログ RF CMOS 集積回路設計 応用 編,” 培風館, Feb. 2011. [5]Thomas H. Lee 著, “The Design of CMOS Radio-Frequency Integrated Circuits,” Cambridge University Press, Dec. 2003. [6]N. O. Sokal, and A. D. Sokal, “Class E-A new class of high-efficiency tuned single-ended switching power amplifiers,” IEEE Journal of Solid-State Circuits (JSSC), vol. 10, issue. 3, pp. 168-176, Jun. 1975. [7]H. Matsuyama, “Transistor Degradation of Hot Carrier Injection Phenomena in LSI,” Journal of Reliability Engineering Association of Japan (REAJ), vol. 25, no.2, pp. 98-102, 2003. [8]J.-S. Yuan, et al., "Experimental Verification of RF Stress Effect on Cascode Class-E PA Performance and Reliability," IEEE Trans. on Device and Materials Reliability, vol. 12, issue. 2, pp. 369-375, Jun. 2012. 121 5章 結論 122 5.1. 結論 MOSFET に代わる次世代型のトランジスタとして注目されている、FinFET の特性評価と アナログ高周波回路への応用研究を行なった。FinFET は MOSFET に比べて、短チャネル 効果が少なく、電子回路の更なる集積化や高速動作を可能にするトランジスタである。本論 文ではアナログ高周波回路に応用するための特性評価、回路性能の検証を行った。 第 1 章では、数多く種類が存在するトランジスタの中で、MOSFET が最も多く使用されて きた背景と、次世代型トランジスタである FinFET の必要性について言及した。 第 2 章では、FinFET の基本的な特性と、FinFET 独自のプロセスについて述べた。 第 3 章では、FinFET をアナログ高周波回路として設計を行なう際に必須となるトランジ スタモデルのデバイスパラメータを明らかにした。3.2.では、FinFET の高周波特性の高精度 評価を行なった。本研究で提案した de-embedding パターンを使用する事で、世界で初めて 実測から FinFET のフィン部分の高周波特性を抽出し、シミュレーションとの一対一の比較 を実現した。3.3.では、IDG-FinFET の 1/f ノイズ測定を行ない、CDG-FinFET とのノイズ 特性を比較した。IDG-FinFET に加わるゲート電圧からの偏った垂直電界効果が 1/f ノイズ 特性に悪影響を与える可能性を考慮したが、実測の結果、垂直電界効果による大きな特性の 変化は見られなかった。この測定結果より、1/f ノイズに関しては、IDG-FinFET はアナログ 回路に使用する条件下では CDG-FinFET と同様に使用可能であることが分かった。3.4.では 高周波回路向けに設計した multi-finger FinFET のホットキャリア測定を行なった。測定条 件は高周波回路での使用条件を仮定し、VG≒1/2VDD で実行した。VDD が増加するほど、VTH の変動が増加し、ΔVTH が 30mV に達する時間を寿命とした場合、10 年間保てる時の VDD は 1.6V 以上となった。 第 4 章では、第 3 章で実測したパラメータを基に E 級 PA の設計及び、シミュレーション を行なった。実測で判明したデバイスパラメータを使用し、E 級 PA の出力特性、AC 寿命の 検証を行い、今後における、FinFET の回路設計例を示した。第 4 章での E 級 PA の回路設 計の内容は第 3 章で実行した特性評価の重要性を示す内容となった。 最後に今後の展望について述べる。 5.2. 今後の展望 FinFET は従来型の bulk-MOSFET と比べて優れた漏れ電流耐性を持つため、20nm 世代 以降に活躍するトランジスタとして有効である。これからのプロセスの発展によって、 FinFET に合わせた配線技術の発達が見込めるため、本研究で得られた FinFET のフィン部 分の特性を劣化させずに活用できる。また、フィンの微細加工プロセスを改善する事で、ト ランジスタの更なる集積化と、消費電力の低減が可能となるため、様々な回路への応用が見 込める。 FinFET 構造の柔軟性も、SOI-MOSFET やプレーナ型-ダブルゲート MOSFET 等の他の 次世代型トランジスタに比べて優位な点となる。通常の FinFET プロセスにゲート分離を加 123 えて製作される IDG-FinFET は、片方のゲートだけに電圧を加えることで、閾値電圧を自由 に変更できる。そのため、トランジスタ単体で論理回路を実現する事や、回路の ON、OFF に合わせて閾値電圧を変更する事で、更なる省消費電力化を実現できると期待される。 124 謝辞 本研究は，2008 年 4 月から 2014 年 3 月まで慶應義塾大学大学院理工学研究科総合デザイ ン工学専攻スマートデバイス・システム工学専修石黒研究室において、石黒仁揮 准教授の御 指導のもとに行われたものである。 本研究を行うにあたり多大なる御指導、御鞭撻を賜りました慶應義塾大学理工学部准教授 石黒仁揮 博士に心から深く感謝の意を表します。また、本論文に対して多くの有益な御指導、 御助言を頂いた慶應義塾大学理工学部 黒田忠広 教授、同 松本佳宣 教授、同 内田建 教授、 同 中野 誠彦 准教授に心から深く感謝申し上げます。 慶應義塾大学グローバル COE プログラム（情報・電気・電子分野）は、最先端の研究に従 事し高い志をもつ博士課程の RA（Research Assistant）と共に研鑽しあう場を与えて下さい ました。心から御礼申し上げます。 共同研究で直接ご指導を賜りました大内真一 博士 (独立行政法人 産業技術総合研究所)に 深く感謝いたします。また、同研究所で実験を行うにあたりご支援・協力頂いた、昌原明植 博 士、松川貴 博士、遠藤和彦 博士、水林亘 博士、塚田順一 氏、石川由紀 氏、中川格 氏、 関川敏弘 氏、小池帆平 博士、坂本邦博 博士の各位に心より感謝いたします。 また、慶應義塾大学大学院理工学研究科総合デザイン工学専攻スマートデバイス・システ ム工学専修石黒研究室の先輩、同輩、後輩達並びに慶應義塾大学大学院理工学研究科総合デ ザイン工学専攻スマートデバイス・システム工学専修黒田研究室の先輩、同輩、後輩達から は公私に亘ってお世話になり、研究生活を支えて頂いたことに感謝致します。 最後に、大学院後期博士課程への進学を理解し、暖かく激励してくれた両親・家族に感謝 の意を表します。 125 著者の論文目録 1．定期刊行誌掲載論文（主論文に関する原著論文） 1) Hideo Sakai, Shinichi O’uchi, Takashi Matsukawa, Kazuhiko Endo, Yongxun Liu, Junichi Tsukada, Yuki Ishikawa, Tadashi Nakagawa, Toshihiro Sekigawa, Hanpei Koike, Kunihiro Sakamoto, Meishoku Masahara, Hiroki Ishikuro, “High-Frequency Precise Characterization of Intrinsic FinFET Channel,” IEICE TRANS. ELECTRON, VOL.E95-C, NO.4, pp.752-760, APRIL 2012. 2) Hideo Sakai, Shinichi O’uchi, Kazuhiko Endo, Takashi Matsukawa, Yongxun Liu, Yuki Ishikawa, Junichi Tsukada, Tadashi Nakagawa, Toshihiro Sekigawa, Hanpei Koike, Meishoku Masahara, Hiroki Ishikuro, “1/f Noise Characteristics of Fin-Type Field-Effect Transistors in Saturation Region,” Japanese Journal of Applied Physics Vol. 52, No.4, pp.04CC23-1 - 04CC23-5, APRIL 2013. 2．国際会議論文（査読付きの論文） 1)Hideo Sakai, Shinichi O’uchi, Takashi Matsukawa, Kazuhiko Endo, Yongxun Liu, Junichi Tsukada, Yuki Ishikawa, Tadashi Nakagawa, Toshihiro Sekigawa, Hanpei Koike, Kunihiro Sakamoto, Meishoku Masahara, Hiroki Ishikuro, “High-Frequency Characterization of Intrinsic FinFET Channel,” 2010 IEEE International SOI Conference, Oct. 2010. 2) Hideo Sakai, Shinichi O’uchi, Kazuhiko Endo, Takashi Matsukawa, Yongxun Liu, Yuki Ishikawa, Junichi Tsukada, Tadashi Nakagawa, Toshihiro Sekigawa, Hanpei Koike, Meishoku Masahara, Hiroki Ishikuro, “1/f Noise Characteristic in Independent-Double-Gate-FinFET,” 2012 SSDM, pp.116-117, Sept. 2012 3．国内会議発表 1) 坂井秀男、大内真一、松川貴、遠藤和彦、柳永勲、塚田順一、石川由紀、中川格、関川敏 弘、小池帆平、坂本邦博、昌原明植、石黒仁揮、”FinFET 高周波特性の高精度評価に関する 研究,” 電子情報通信学会電子デバイス研究会(ED)、pp.37-42、 2011 年 2 月 23 日-24 日. 2) 坂井秀男、大内真一、遠藤和彦、松川貴、柳永勲、石川由紀、塚田順一、中川格、関川敏 弘、小池帆平、昌原明植、石黒仁揮、”Independent-Double-Gate-FinFET の 1/f ノイズ特性 に関する研究,” 電子情報通信学会 集積回路研究会(ICD)、pp.119-124、 2013 年 7 月 4 日-5 日. 126