今回使用するXILINXのCPLDのデータシートです。

k
0
XC9500 イ ン シ ス テム
プ ロ グ ラ マ ブル CPLD フ ァ ミ リ
R
DS063 (v5.4) 2006 年 4 月 3 日
0
0Ｐｒｏｄｕｃ
ｒｔ
特徴
フ ァ ミ リ の概要
高性能
ピ ン間の ロ ジ ッ ク 遅延 : 5ns
- 最大 fCNT = 125MHz
広い集積度範囲
- 36 ~ 288 マ ク ロ セル
( 使用可能なゲー ト 数 : 800 ~ 6,400 個 )
5V イ ン シ ス テ ム プ ロ グ ラ マブル
- 10,000 回のプ ロ グ ラ ム / 消去サ イ ク ル
- コ マーシャ ル電圧範囲およ び温度範囲でプロ グラ ム / 消去
可能
ピ ン固定アーキ テ ク チ ャ の向上
柔軟性のあ る 36V18 フ ァ ン ク シ ョ ン ブ ロ ッ ク
- 90 個の積項が フ ァ ン ク シ ョ ン ブ ロ ッ ク 内のマ ク ロ セル
( 最大 18 個 ) を駆動す る
グ ロ ーバルお よ び積項 ク ロ ッ ク 、 出力 イ ネーブル、
セ ッ ト / リ セ ッ ト 信号
- 拡張 さ れた IEEE 1149.1 バ ウ ン ダ リ ス キ ャ ン (JTAG)
をサポー ト
- 各マ ク ロ セルに対 し て電力削減モー ド のプ ロ グ ラ ムが
可能
- 各出力に スルー レー ト 制御があ る
ユーザー プ ロ グ ラ マブルな グ ラ ン ド ピ ン
- デザ イ ン保護用のパ タ ーン セキ ュ リ テ ィ 機能の強化
- 高駆動 24mA 出力
- 3.3V ま たは 5V I/O
- 高度な CMOS 5V FastFLASH™ テ ク ノ ロ ジ
- 複数の XC9500 デバイ ス を パラ レ ル プロ グラ ミ ン グ可能
•
•
•
•
•
Product 製品仕様
XC9500 CPLD フ ァ ミ リ は、 高性能な汎用の ロ ジ ッ ク 統合用に高
度な イ ン シ ス テ ム プ ロ グ ラ ムお よ びテ ス ト 機能を提供 し ます。す
べてのデバ イ ス が、 最低 10,000 回のプ ロ グ ラ ム /消去サ イ ク ルの
イ ン シ ス テ ム プ ロ グ ラ ムが可能です。 ま た、 全フ ァ ミ リ では、 広
範な IEEE 1149.1 (JTAG) バ ウ ン ダ リ ス キ ャ ンがサポー ト さ れて
い ます。
表 1 に示すよ う に、 XC9500 デバイ ス の集積度は、 レ ジス タ 数 36～
288 個 (ゲート 数 : 800～6,400 個) です。 表 2 に、 さ ま ざ ま な パッ
ケージ オプショ ン およ び関連する I/O を 示し ま す。 XC9500 フ ァ ミ
リ は完全なピ ン 互換がある ため、使用さ れる パッ ケージ フ ッ ト プリ
ン ト に基づいて、 異なる 集積度へ容易にデザイ ン を マイ グレ ーショ
ン でき ま す。
XC9500 のアーキ テ ク チ ャ は、 イ ン シ ス テ ム プ ロ グ ラ ム機能の要
件に対応 し てい ます。 強化 さ れた ピ ン固定機能に よ り 、 高 コ ス ト
の原因 と な る ボー ド の再設計を回避で き ます。 ま た、 拡張 さ れた
JTAG 命令セ ッ ト に よ り 、 プ ロ グ ラ ミ ン グ パ タ ーンお よ び イ ン シ
ス テ ム デバ ッ グのバージ ョ ン管理が可能にな り ます。 動作範囲内
での イ ン シ ス テ ム プ ロ グ ラ ミ ン グお よ び 10,000 回のプ ロ グ ラ ム /
消去サ イ ク ル と い う 持続性に よ り 、 再 コ ン フ ィ ギ ュ レーシ ョ ン で
容易にシ ス テ ム を フ ィ ール ド ア ッ プグ レー ド で き ます。
高度なシ ス テ ム機能 と し ては、 シ ス テ ム ノ イ ズ を軽減 さ せ る ため
の出力ス ルー レー ト 制御お よ びユーザー プ ロ グ ラ マブル グ ラ ン
ド ピ ン が あ り ま す。 I/O は、 3.3V ま た は 5V 動作用に コ ン フ ィ
ギ ュ レーシ ョ ン で き ます。 すべての出力は、 24mA です。
表 1 : XC9500 デバイ ス フ ァ ミ リ
XC9536
XC9572
XC95108
XC95144
XC95216
XC95288
マ ク ロ セル
36
72
108
144
216
288
使用可能なゲー ト
800
1,600
2,400
3,200
4,800
6,400
レジス タ
36
72
108
144
216
288
TPD (ns)
5
7.5
7.5
7.5
10
15
TSU (ns)
3.5
4.5
4.5
4.5
6.0
8.0
TCO (ns)
4.0
4.5
4.5
4.5
6.0
8.0
fCNT (MHz)(1)
100
125
125
125
111.1
92.2
fSYSTEM (MHz)(2)
100
83.3
83.3
83.3
66.7
56.6
1.
2.
fCNT = 16 ビ ッ ト カ ウ ン タ の動作周波数
fSYSTEM = 複数の フ ァ ン ク シ ョ ン ブ ロ ッ ク があ る 汎用シ ス テ ム デザ イ ンの内部動作周波数
© 2006 Xilinx, Inc. All rights reserved. すべての Xilinx の商標、 登録商標、 特許、 免責条項は、 http://japan.xilinx.com/legal.htm に リ ス ト さ れています。 その他すべての
商標お よび登録商標は、 それぞれの所有者が所有 し ています。 すべての仕様は通知な し に変更 さ れる可能性があ り ます。
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Product 製品仕様
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1
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XC9500 イ ン シス テム プ ログ ラ マ ブル CPLD フ ァ ミ リ
表 2 : 使用可能なパ ッ ケージおよびデバイ ス I/O ピ ン (専用 JTAG ピ ンは含ま ない)
XC9536
XC9572
XC95108
XC95144
XC95216
XC95288
44 ピ ン VQFP
34
-
-
-
-
-
44 ピ ン PLCC
34
34
-
-
-
-
48 ピ ン CSP
34
-
-
-
-
-
84 ピ ン PLCC
-
69
69
-
-
-
100 ピ ン TQFP
-
72
81
81
-
-
100 ピ ン PQFP
-
72
81
81
-
-
160 ピ ン PQFP
-
-
108
133
133
-
208 ピ ン HQFP
-
-
-
-
166
168
352 ピ ン BGA
-
-
-
-
166
192
1.
ほ と ん ど のパ ッ ケージは、 鉛フ リ ー バージ ョ ンがあ り ます。 詳細は、 各デー タ シー ト を参照 し て く だ さ い。
アーキテ ク チ ャ の説明
各 XC9500 デバ イ ス は、 複数の フ ァ ン ク シ ョ ン ブ ロ ッ ク (FB) と
I/O ブ ロ ッ ク (IOB) が Fast CONNECT™ ス イ ッ チ マ ト リ ッ ク ス
で内部接続 さ れて構成 さ れてい る サブシ ス テ ムです。 IOB は、 デ
バ イ ス の入力お よ び出力をバ ッ フ ァ リ ン グ し ます。 各 FB は、 36
個の入力 と 18 個の出力を備え たプ ロ グ ラ ム可能な ロ ジ ッ ク 機能
2
と し て有効です。 Fast CONNECT ス イ ッ チ マ ト リ ッ ク ス は、 す
べての FB 出力 と 入力信号を FB 入力へ接続 し ます。 各 FB では、
12 ～ 18 出力 ( パ ッ ケージの ピ ン数に依存) お よ び関連す る 出力
イ ネーブル信号が IOB を直接駆動 し ます。 詳細は、図 1 を参照 し
て く だ さ い。
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3
JTAG Port
JTAG
Controller
In-System Programming Controller
36
18
I/O
Function
Block 1
Macrocells
1 to 18
I/O
Fast CONNECT II Switch Matrix
I/O
I/O
I/O
Blocks
I/O
I/O
I/O
36
18
Function
Block 2
Macrocells
1 to 18
36
18
Function
Block 3
Macrocells
1 to 18
I/O
3
I/O/GCK
36
1
18
I/O/GSR
I/O/GTS
2 or 4
Function
Block N
Macrocells
1 to 18
DS063_01_110501
図 1 : XC9500 アーキテ ク チ ャ
メ モ : フ ァ ン ク シ ョ ン ブ ロ ッ ク 出力 (太字で表示) は、 I/O ブ ロ ッ ク を直接駆動 し ます。
フ ァ ン クシ ョ ン ブロ ッ ク
図 2 に示す各フ ァ ン ク シ ョ ン ブ ロ ッ ク には、 18 個の独立 し たマ
ク ロ セルがあ り 、 組み合わせフ ァ ン ク シ ョ ンやレ ジ ス タ 付 き フ ァ
ン ク シ ョ ン を イ ン プ リ メ ン ト で き ま す。 ま た、 FB は、 グ ロ ーバ
ル ク ロ ッ ク 、 出力 イ ネーブル、 お よ びセ ッ ト / リ セ ッ ト 信号 も 受
信 し ます。 FB では、 Fast CONNECT ス イ ッ チ マ ト リ ッ ク ス を駆
動す る 18 個の出力を生成 し ます。 18 個の出力 と それ ら に対応す
る 出力 イ ネーブル信号は IOB も 駆動 し ます。
さ れ、 90 個の積項を構成 し ます。 そ し て、 積項ア ロ ケー タ が こ れ
ら の積項 (最大 90) を各マ ク ロ セルへ割 り 当て ます。
各 FB (XC9536 を除 く ) には ロ ーカル フ ィ ー ド バ ッ ク パ ス が あ
る ため、 FB の外部へア ク セ ス し な く て も FB 出力が自身のプ ロ
グ ラ マブル AND ア レ イ を駆動で き ます。 こ れ ら のパ ス は、 高速
カ ウ ン タ や、同 じ フ ァ ン ク シ ョ ン ブ ロ ッ ク 内にすべての ス テー ト
レ ジ ス タ があ る ス テー ト マシ ン を作成す る 際に使用 し ます。
FB 内の ロ ジ ッ ク は、積和を使用 し て イ ンプ リ メ ン ト さ れます。 36
入力か ら 、 72 個の相補信号がプ ロ グ ラ マブル AND ア レ イ へ送信
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XC9500 イ ン シス テム プ ログ ラ マ ブル CPLD フ ァ ミ リ
Macrocell 1
Programmable
AND-Array
From
Fast CONNECT II
Switch Matrix
Product
Term
Allocators
18
36
18
18
To Fast CONNECT II
Switch Matrix
OUT
To I/O Blocks
PTOE
Macrocell 18
1
3
Global Global
Set/Reset Clocks
DS063_02_110501
図 2 : XC9500 のフ ァ ン ク シ ョ ン ブ ロ ッ ク
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R
XC9500 イ ン シ ス テム プ ログ ラ マ ブル CPLD フ ァ ミ リ
マ ク ロ セル
各 XC9500 マク ロ セルは、 組み合わせフ ァ ン ク ショ ン ま たは定義
さ れたフ ァ ン ク ショ ン と し て 個別にコ ン フ ィ ギュ レ ーショ ン でき
ま す。 図 3 に、 マク ロ セルと 関連する FB ロ ジッ ク を 示し ま す。
AND ア レ イ から の 5 つの直接積項は、組み合わせフ ァ ン ク ショ ン
を イ ン プリ メ ン ト する ために OR およ び XOR ゲート のプラ イ マ
リ データ 入力と し て使用、 ま たはク ロ ッ ク 、 セッ ト /リ セッ ト およ
び出力イ ネーブルを 含む制御入力と し て 使用でき ま す。 各マク ロ
36
セルに関連する 積項ア ロ ケ ータ によ っ て、 5 つの積項がど のよ う
に使用さ れる か決定さ れま す。
マク ロ セル レ ジス タ は、 D 型およ び T 型フ リ ッ プフ ロ ッ プと し て
コ ン フ ィ ギュ レ ーシ ョ ン でき 、 ま た組み合わせ動作用にバイ パス
も 可能です。 各レ ジス タ は、非同期のセッ ト およ びリ セッ ト 動作を
両方サポート し ま す。 パワ ー ア ッ プ中、 すべてのユーザー レ ジス
タ はユーザーが定義し たロ ード 前のス テート に初期化さ れま す
(指定さ れてない場合は、 デフ ォ ルト 値 0)。
Global
Set/Reset
Global
Clocks
3
Additional
Product
Terms
(from other
macrocells)
Product Term Set
1
0
To
Fast CONNECTII
Switch Matrix
S
D/T Q
Product
Term
Allocator
R
Product Term Clock
Product Term Reset
OUT
Product Term OE
PTOE
To
I/O Blocks
Additional
Product
Terms
(from other
macrocells)
DS063_03_110501
図 3 : フ ァ ン ク シ ョ ン ブ ロ ッ ク内の XC9500 マ ク ロ セル
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R
XC9500 イ ン シス テム プ ログ ラ マ ブル CPLD フ ァ ミ リ
各マ ク ロ セルでは、 ク ロ ッ ク 、 セ ッ ト / リ セ ッ ト 、 お よ び出力 イ
ネーブル信号 を 含むすべて の グ ロ ーバル制御信号 を 使用で き ま
す。 図 4 に示す よ う に、 マ ク ロ セル レ ジ ス タ ク ロ ッ ク は、 3 つの
グ ロ ーバル ク ロ ッ ク ま たは 1 つの積項 ク ロ ッ ク を使用 し ます。 デ
バ イ ス 内では GCK ピ ン の相補す る 両極 を 使用で き ま す。 ま た、
ユーザー レ ジ ス タ を ユーザー定義の ス テー ト に設定で き る よ う
にす る ため、 GSR 入力 も あ り ます。
Macrocell
Product Term Set
S
D/T
Product Term Clock
R
Product Term Reset
I/O/GSR
Global Set/Reset
I/O/GCK1
Global Clock 1
I/O/GCK2
I/O/GCK3
Global Clock 2
Global Clock 3
DS063_04_110501
図 4 : マ ク ロ セル ク ロ ッ ク およびセ ッ ト / リ セ ッ ト 機能
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R
XC9500 イ ン シ ス テム プ ログ ラ マ ブル CPLD フ ァ ミ リ
積項ア ロ ケー タ
積項ア ロ ケー タ は、 各マ ク ロ セルに 5 つの直接積項を ど の よ う に
割 り 当て る か を制御 し ます。 た と えば、 図 5 では、 5 つすべての
直接積項が OR フ ァ ン ク シ ョ ン を駆動 し ます。
Product Term
Allocator
Product Term
Allocator
Macrocell
Product Term
Logic
Product Term
Allocator
DS063_05_110501
図 5 : 直接積項を使用する マ ク ロ セル ロ ジ ッ ク
Macrocell Logic
With 15
Product Terms
積項ア ロ ケー タ は、 FB 内にほかの積項を再び割 り 当て て、 マ ク
ロ セルの ロ ジ ッ ク キ ャ パシ テ ィ を 5 つの直接項 よ り 多 く す る こ
と がで き ま す。 積項を追加す る 必要があ る マ ク ロ セルは、 FB 内
の他のマ ク ロ セルの未接続積項へア ク セ ス で き ま す。 1 つのマ ク
ロ セルに対 し て最大 15 積項の追加が可能で あ り 、 イ ン ク リ メ ン
タ ル遅延 (TPTA) は微小です (図 6)。
イ ン ク リ メ ン タ ル遅延は、 別のマ ク ロ セルの積項のみに影響 し ま
す。 直接積項の タ イ ミ ン グは変化 し ません。
Product Term
Allocator
DS063_06_110501
図 6 : 15 積項の割 り 当て
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7
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XC9500 イ ン シス テム プ ログ ラ マ ブル CPLD フ ァ ミ リ
複数のマ ク ロ セルに及ぶ部分的な積和を結合す る こ と に よ っ て、
積項ア ロ ケー タ は、 FB 内のマ ク ロ セルか ら の積項を再度割 り 当
てで き ます (図 7 を参照)。 こ の例では、 イ ン ク リ メ ン タ ル遅延は
わずか 2*TPTA 程度です。 ど のマ ク ロ セルに対 し て も 最大 90 積項
を使用で き 、 こ の場合の最大 イ ン ク リ メ ン タ ル遅延は 8*TPTA に
な り ます。
Product Term
Allocator
Macrocell Logic
With 2
Product Terms
Product Term
Allocator
Product Term
Allocator
Macrocell Logic
With 18
Product Terms
Product Term
Allocator
DS063_07 _110501
図 7 : 複数のマ ク ロ セルに及ぶ積項の割 り 当て
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R
XC9500 イ ン シ ス テム プ ログ ラ マ ブル CPLD フ ァ ミ リ
図 8 に、 積項ア ロ ケー タ の内部 ロ ジ ッ ク を示 し ます。
From Upper
Macrocell
To Upper
Macrocell
Product Term
Allocator
Product Term Set
Global Set/Reset
1
0
S
D/T Q
Global Clocks
R
Product Term Clock
Product Term Reset
Global Set/Reset
Product Term OE
From Lower
Macrocell
To Lower
Macrocell
DS063_08_110501
図 8 : 積項ア ロ ケー タ のロ ジ ッ ク
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Fast CONNECT ス イ ッ チ マ ト リ ッ ク ス
図 9 で示す よ う に、Fast CONNECT ス イ ッ チ マ ト リ ッ ク ス は FB
入力へ信号を接続 し ます。 ( ユーザー ピ ン入力に対応す る ) すべて
の IOB と すべての FB 出力は Fast CONNECT マ ト リ ッ ク ス を駆
動 し ます。 ユーザー プ ロ グ ラ ミ ン グに よ っ て こ れ ら の中のい く つ
かが選択 さ れ (最大は FB の フ ァ ン イ ン リ ミ ッ ト の 36)、 一定遅
延で 各 FB を駆動 し ます。
Fast CONNECT
Switch Matrix
Fast CONNECT ス イ ッ チ マ ト リ ッ ク ス は、 目的の FB を駆動す
る 前に複数の内部接続を 1 つの ワ イ ヤー ド AND 出力へ結合す る
こ と が可能です。 こ れに よ り 、 追加の タ イ ミ ン グ遅延を生 じ さ せ
ずに ロ ジ ッ ク を追加で き 、 目的の FB に対 し て効果的に ロ ジ ッ ク
フ ァ ン イ ン を増加 さ せ る こ と がで き ます。 こ の機能は、FB 出力を
使用 し てい る 内部接続に対 し てのみ使用で き 、 適切な開発 ソ フ ト
ウ ェ アで自動的に実行 さ れます。
Function Block
I/O Block
(36)
18
D/T Q
I/O
Function Block
I/O Block
(36)
18
D/T Q
I/O
Wired-AND
Capability
DS063_09_110501
図 9 : Fast CONNECT ス イ ッ チ マ ト リ ッ ク ス
10
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R
XC9500 イ ン シ ス テム プ ログ ラ マ ブル CPLD フ ァ ミ リ
I/O ブ ロ ッ ク
I/O ブ ロ ッ ク (IOB) は、 内部 ロ ジ ッ ク と デバ イ ス ユーザー I/O ピ
ン を相互接続す る イ ン タ ーフ ェ イ ス と な り ます。 各 IOB には、 入
力バ ッ フ ァ 、 出力 ド ラ イ バ、 出力 イ ネーブル セ レ ク シ ョ ン マル
チプ レ ク サ、 お よ びユーザー プ ロ グ ラ マブル グ ラ ン ド 制御が あ
り ます。 詳細は、 図 10 を参照 し て く だ さ い。
入力バッ フ ァ は、 標準的な 5V CMOS、 5V TTL、 およ び 3.3V 信
号レ ベルに 準拠し て い ま す。 入力バ ッ フ ァ は 5V の 内部電源
(VCCINT) を 使用し て入力し き い値を 一定にし 、 VCCIO 電圧の影響
を 受けないよ う にし ま す。
出力 イ ネーブルは、 4 つのオプシ ョ ン ( マ ク ロ セルか ら の 1 つの
積項信号、 グ ロ ーバル OE 信号、 always [1]、 ま たは always [0])
か ら 生成 さ れ ます。 グ ロ ーバル出力 イ ネーブルの数は、 マ ク ロ セ
ル数が 144 個以下のデバ イ ス には 2 つあ り 、その他のデバ イ ス に
は 4 つあ り ま す。 グ ロ ーバル ト ラ イ ス テー ト 制御 (GTS) ピ ン の
両極性をデバ イ ス内で使用で き ます。
To other
Macrocells
I/O Block
VCCIO
To Fast CONNECT
Switch Matrix
Pull-up
Resistor*
Macrocell
I/O
OUT
(Inversion in
AND-array)
Product Term OE
UserProgrammable
Ground
1
PTOE
0
Slew Rate
Control
I/O/GTS1
Global OE 1
I/O/GTS2
I/O/GTS3
Global OE 2
Available in
XC95216
and XC95288
Global OE 3
I/O/GTS4
Global OE 4
DS063_10_092203
図 10 : I/O ブ ロ ッ ク および出力イ ネーブルの機能
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XC9500 イ ン シス テム プ ログ ラ マ ブル CPLD フ ァ ミ リ
各出力では、 個別に スルー レー ト を設定で き ます。 ユーザー制御
で出力エ ッ ジ レ ー ト を減速 さ せ る と 、 シ ス テ ム ノ イ ズが減少す
る 場合があ り ます (追加遅延 TSLEW が生 じ る )。 詳細は、 図 11 を
参照 し て く だ さ い。
各 IOB には、 ユーザー プロ グ ラ マブル グ ラ ン ド ピ ン 機能があ り
ま す。 こ れによ り 、デバイ ス I/O ピ ン を 追加グラ ン ド ピ ン と し てコ
ン フ ィ ギュ レ ーショ ン でき ま す。 プロ グ ラ マブル グ ラ ン ド ピ ン を
外部グラ ン ド 接続へ接続する こ と によ っ て、多数のス イ ッ チン グ出
力から 生じ る シス テム ノ イ ズを 低減でき る 場合があり ま す。
各デバ イ ス I/O には制御プルア ッ プ抵抗 (通常 10KΩ) が付いて
い る た め、 デバ イ ス が通常のユーザー動作で な い と き に フ ロ ー
テ ィ ン グ状態にな る こ と を回避 し ます。 こ の抵抗は、 デバ イ ス の
プ ロ グ ラ ミ ン グ中お よ びシ ス テ ム のパ ワ ー ア ッ プ中に ア ク テ ィ
ブにな り ます。 ま た、 消去 さ れたデバ イ ス に対 し て も ア ク テ ィ ブ
にな り ます。 通常の動作中は非ア ク テ ィ ブです。
出力 ド ラ イ バは、 24mA 駆動を供給で き ます。 デバ イ ス のすべて
の出力 ド ラ イ バは、 デバ イ ス出力電圧供給 (VCCIO) を 5V ま たは
3.3V に接続す る こ と に よ っ て、5V TTL レベルま たは 3.3 V レベ
ル用に コ ン フ ィ ギ ュ レーシ ョ ンで き ます。 図 12 に、 5V 専用シ ス
テ ムお よ び 3.3V/5V の混合シ ス テ ム で使用 さ れ る XC9500 デバ
イ ス を示 し ます。
ピ ン固定機能
デザ イ ン 変更時にユーザー定義の ピ ン 割 り 当て を 固定す る 機能
は、 アーキテ ク チ ャ が予期 し ない変更に適用で き る かに よ っ て異
な り ます。 XC9500 デバ イ ス には、 ピ ン配置を固定 し なが ら デザ
イ ンの変更を可能にす る 機能を強化 し た アーキ テ ク チ ャ が組み込
まれてい ます。
XC9500 アーキ テ ク チ ャ は、 Fast CONNECT ス イ ッ チ マ ト リ ッ
ク ス内での最大配線を提供 し 、使用可能な積項のブ ロ ッ ク ワ イ ド
な割 り 当て を可能 と す る 柔軟な フ ァ ン ク シ ョ ン ブ ロ ッ ク を組み
込んでい ます。 こ れに よ り 、 入出力ピ ンの割 り 当て を維持 し なが
ら 、 予期 し ないデザ イ ン変更に対応で き ます。
最初に選択 し たデバ イ ス の ロ ジ ッ ク 許容量以上を求め る デザ イ ン
の変更には、 同 じ ピ ン配置を使用 し て ピ ン互換の大規模デバ イ ス
へ新 し いデザ イ ン を フ ィ ッ ト で き ます。 つま り 、 ボー ド を再設計
す る こ と な く 、 高集積デバ イ ス に同 じ ボー ド を使用で き ます。
Output
Voltage
Output
Voltage
Standard
Slew-Rate Limited
Slew-Rate Limited
TSLEW
TSLEW
1.5V
1.5V
Standard
Time
0
Time
0
(b)
(a)
DS063_11_110501
図 11 : 出力スルー レー ト コ ン ト ロール (a) 立ち上が り 出力 (b) 立ち下が り 出力
5V
5V CMOS or
5V
0V
5V
VCCIO
VCCINT
0V
5V TTL
5V TTL or
3.6V
3.3V
5V
5V CMOS or
IN
XC9500
CPLD
0V
3.3V
VCCIO
VCCINT
3.3V
5V TTL or
–4V
3.6V
OUT
0V
IN
XC9500
CPLD
3.3V
OUT
0V
0V
3.3V
3.3V
3.3V
GND
0V
GND
0V
(b)
(a)
DS063_12_110501
図 12 : XC9500 デバイ ス (a) 5V シス テム (b) 複数レ ベル混在シス テム 5V/3.3V
12
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R
XC9500 イ ン シ ス テム プ ログ ラ マ ブル CPLD フ ァ ミ リ
イ ン シ ス テム プ ログ ラ ミ ン グ
TMS お よ び TCK ピ ンには、 IEEE 1149.1 規格で指定 さ れた専用
XC9500 デバ イ ス は、標準の 4 ピ ン JTAG プ ロ ト コ ルを使用 し て
イ ン シ ス テ ム プ ロ グ ラ ミ ン グが可能です (図 13 を参照)。 イ ン シ
ス テ ム プ ロ グ ラ ミ ン グ では、 迅速かつ高効率で繰 り 返 し 設計で
き 、 デバ イ ス パ ッ ケージ を処理す る 必要がな く な り ます。 ザ イ リ
ン ク ス の開発シ ス テ ムには、ザ イ リ ン ク ス のダ ウ ン ロ ー ド ケーブ
ル、 サー ド パーテ ィ の JTAG 開発シ ス テ ム、 JTAG と 互換性のあ
る ボー ド テ ス タ 、ま たは JTAG 命令シーケ ン ス をエ ミ ュ レー ト す
る 単純な マ イ ク ロ プ ロ セ ッ サ イ ン タ ー フ ェ イ ス を使用す る プ ロ
グ ラ ミ ン グ デー タ シーケ ン ス があ り ます。
すべての I/O は ト ラ イ ス テー ト であ り 、 イ ン シ ス テ ム プ ロ グ ラ ミ
ン グ中は IOB の抵抗に よ っ て High にプルア ッ プ さ れます。 こ の
時、 Low にな る 必要があ る 信号があ る 場合は、 その ピ ンにプルダ
ウ ン抵抗を追加 し て く だ さ い。
外部プ ロ グ ラ ミ ング
XC9500 デバ イ ス のプ ロ グ ラ ミ ン グには、 ザ イ リ ン ク ス HW-130
のプルア ッ プ抵抗があ り ます。
XC9500 用のバ ウ ン ダ リ ス キ ャ ン記述言語 (BSDL) フ ァ イ ルは
開発シ ス テ ム内に含まれてお り 、ザ イ リ ン ク ス の FTP サ イ ト か ら
入手で き ます。
デザイ ン セキ ュ リ テ ィ
XC9500 デバ イ ス には高度なデー タ セ キ ュ リ テ ィ 機能が組み込
まれてお り 、不正な読み出 し お よ び不注意に よ る 消去/上書 き か ら
完全に保護 さ れてい ます。 表 3 に、 4 つのセキ ュ リ テ ィ 設定を示
し ます。
ユーザーが読み出 し 用セ キ ュ リ テ ィ ビ ッ ト を 設定す る こ と で、
JTAG を 介す る 内部 プ ロ グ ラ ミ ン グ パ タ ー ン の読み出 し や コ
ピーを防止で き ます。 設定す る と 、 それ以上のプ ロ グ ラ ムはで き
ませんが消去は可能です。 ま た、デバ イ ス全体を消去 し ない限 り 、
こ のセキ ュ リ テ ィ ビ ッ ト は リ セ ッ ト で き ません。
デバ イ ス プ ロ グ ラ マやサー ド パーテ ィ プ ロ グ ラ マ を使用す る こ
と も 可能です。 こ れに よ り 、 将来の機能拡大のための イ ン シ ス テ
ム プ ロ グ ラ マブル オプシ ョ ン を使用 し て、 製造中にプ ロ グ ラ ム
済みデバ イ ス を使用で き る と い う 新たな柔軟性が備わ り ま し た。
書 き 込み用のセキ ュ リ テ ィ ビ ッ ト は、パ ワー ア ッ プ時な ど JTAG
ピ ンが ノ イ ズの影響を受け る 際に、 不注意に よ る 消去ま たは上書
き か ら 保護 し ます。 設定後、 デバ イ ス が有効なパ タ ーン で再プ ロ
グ ラ ミ ン グす る 必要があ る 場合には、 JTAG の特定シーケ ン ス を
使用 し て書 き 込み保護を非ア ク テ ィ ブにで き ます。
耐久性
表 3 : デー タ セキ ュ リ テ ィ のオプ シ ョ ン
IEEE 1149.1 バウ ン ダ リ スキ ャ ン (JTAG)
XC9500 デバ イ ス は、 IEEE 1149.1 バ ウ ン ダ リ ス キ ャ ン (JTAG)
を完全にサポー ト し ます。 各デバ イ ス では、 EXTEST、
SAMPLE/PRELOAD 、 BYPASS 、 USERCODE 、 INTEST 、
IDCODE、 お よ び HIGHZ 命令がサポー ト さ れてい ます。 ISP 動
作の場合は、 5 つの追加命令 (ISPEN、 FERASE、 FPGM、 FVFY、
お よ び ISPEX) が追加 さ れ ま す。 こ れ ら の命令は、 1149.1 命令
読み出 し 用のセキ ュ リ テ ィ
書き込み用のセキ ュ リ テ ィ
すべての XC9500 CPLD デバ イ ス の最少耐久性は、 10,000 回の
イ ン シ ス テ ム プ ロ グ ラ ム /消去サ イ ク ルです。 こ の範囲内で あれ
ば、 デバ イ ス の フ ァ ン ク シ ョ ン、 パフ ォーマ ン ス、 デー タ 保持な
どすべての特性に問題はあ り ません。
デフ ォ ル ト
デ フ ォル ト
セッ ト
読み出 し 可
読み出 し 不可
プ ロ グ ラ ム /消去可
プ ロ グ ラ ム不可
消去可
読み出し 可
読み出 し 不可
プロ グラ ム /消去不可
プロ グラ ム /消去不可
セッ ト
セ ッ ト に完全準拠 し てい ます。
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R
XC9500 イ ン シス テム プ ログ ラ マ ブル CPLD フ ァ ミ リ
V CC
GND
(a)
(b)
X5902
図 13 : イ ンシステム プ ログ ラ ミ ング動作 (a) デバイ ス を PCB にハンダ付けする (b) ダウン ロー ド ケーブルを使用し たプ ログラ ミ ング
低電力モー ド
すべての XC9500 デバ イ ス には、個別マ ク ロ セルま たは全マ ク ロ
セルに対す る 低電力モー ド が あ り ま す。 こ のモー ド を 使用す る
と 、 デバ イ ス の消費電力を大幅に削減で き ます。
個別のマ ク ロ セルに対 し て低電力モー ド でプ ロ グ ラ ムす る こ と も
可能です。 パフ ォ ーマ ン ス が重要な アプ リ ケーシ ョ ンのパーツ に
は、標準の電力モー ド を使用 し 、そのほかのパーツ には低電力モー
ド を使用 し てプ ロ グ ラ ミ ン グす る と 、 全体的な消費電力を抑え る
こ と がで き ま す。 低電力モー ド でプ ロ グ ラ ム し た マ ク ロ セルに
は、 ピ ン間の組み合わせ遅延や レ ジ ス タ セ ッ ト ア ッ プ タ イ ム で
追加遅延 (TLP) が生 じ ます。 積項 ク ロ ッ ク か ら 出力ま での時間お
よ び積項出力 イ ネーブル遅延は、 マ ク ロ セルの電力モー ド 設定の
影響を受け ません。
モデルは、 標準電力モー ド お よ び標準スルー レー ト を使用 し 、 直
接積項のみ を 使用 し た マ ク ロ セル フ ァ ン ク シ ョ ン で有効です。
表 4 では、 各主要 タ イ ミ ン グ パ ラ メ ー タ が積項ア ロ ケー タ (必要
な場合)、 低電力モー ド 、 お よ び ス ルー リ ミ テ ッ ド 設定に よ っ て
ど の よ う に影響を受け る か を示 し ます。
積項ア ロ ケーシ ョ ン時間は、マ ク ロ セル フ ァ ン ク シ ョ ンの ロ ジ ッ
ク スパンに依存 し 、積項パ ス にあ る ア ロ ケー タ の最大数 よ り 1 つ
小 さ い値 と し て定義 さ れ ます。 直接積項のみ使用 さ れ る 場合、 ロ
ジ ッ ク スパンは 0 にな り ます。図 6 の例では、 1 個の ロ ジ ッ ク ス
パン で最大 15 個の積項を使用で き ま す。 図 7 の例は、 2 個の ロ
ジ ッ ク スパンで 18 個の積項フ ァ ン ク シ ョ ンがあ り ます。
タ イ ミ ン グの詳細情報は、 図 15 に示す完全な タ イ ミ ン グ モデル
を参照 し て く だ さ い。 各パ ラ メ ー タ の値お よ び説明は、 各デバ イ
ス のデー タ シー ト を参照 し て く だ さ い。
タ イ ミ ング モデル
XC9500 アーキ テ ク チ ャ の一貫性に よ り 、 全デバ イ ス の タ イ ミ ン
グ モデルが単純化 さ れ ま し た。 図 14 に示す基本的な タ イ ミ ン グ
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R
XC9500 イ ン シ ス テム プ ログ ラ マ ブル CPLD フ ァ ミ リ
Combinatorial
Logic
Combinatorial
Logic
D/T Q
TCO
Clock to Out Time = TCO
Setup Time = TSU
(b)
Propagation Delay = TPD
(a)
TPSU
Combinatorial
Logic
D/T Q
Combinatorial
Logic
P-Term Clock
Path
D/T Q
TPCO
Setup Time = TPSU
Internal System Cycle Time = TSYSTEM
(d)
Clock to Out Time = TPCO
(c)
All resources within FB using local Feedback
Combinatorial
Logic
D/T Q
Internal Cycle Time = TCNT
(e)
DS063_14_110501
図 14 : 基本的な タ イ ミ ング モデル
Pin Feedback
TF
TLOGILP
TIN
TLOGI
TPTCK
S*TPTA
TSLEW
TPDI
D/T
Q
EC TAOI
TRAI
TGCK
TPTSR
TOUT
TSUI TCOI
THI
TEN
SR
TGSR
TPTTS
Macrocell
TGTS
DS063_15_110501
図 15 : タ イ ミ ング モデルの詳細
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XC9500 イ ン シス テム プ ログ ラ マ ブル CPLD フ ァ ミ リ
パワーア ッ プの タ イ ミ ン グ特性
XC9500 デバ イ ス は、 すべての動作条件において正常に機能 し ま
す。 パ ワ ー ア ッ プ中には、 VCCINT が安全な レベル (約 3.8V) に
達する ま でデバ イ ス を静止ス テー ト に保持す る 内部回路を使用 し
ます。 こ の間、 すべてのデバ イ ス ピ ンお よ び JTAG ピ ンは無効に
な り 、すべてのデバ イ ス出力は IOB プルア ッ プ抵抗 (～10KΩ) に
よ っ て無効 と な り ます (表 5 を参照)。 供給電力が安全な レベルに
達する と 、 すべてのユーザー レ ジ ス タ は初期化 さ れ (通常、 9536
お よ び 95144 の場合は 100µs 以内、 95216 の場合は 200µs 以内、
お よ び95288 の場合は 300µs 以内)、 デバ イ ス が動作可能にな り
ます (図 16 を参照)。
デバ イ ス が消去ス テー ト の場合 (すべてのユーザー パ タ ーンがプ
ロ グ ラ ム さ れ る 前)、 IOB のプルア ッ プ抵抗に よ っ て、 デバ イ ス
出力は無効の ま ま にな り ます。 JTAG ピ ンは有効で、 常にプ ロ グ
ラ ムで き る 状態です。
ト し た り 、 XC9500 デバ イ ス を プ ロ グ ラ ム す る た め の JEDEC
ビ ッ ト マ ッ プ を生成で き ます。 各開発シ ス テ ムには JTAG ダ ウ ン
ロ ー ド ソ フ ト ウ ェ アが含まれてい る ため、標準の JTAG イ ン タ ー
フ ェ イ ス お よ びダ ウ ン ロ ー ド ケーブル を使用 し てデバ イ ス を プ
ロ グ ラ ム で き ます。
FastFLASH テ ク ノ ロ ジ
すべての XC9500 デバ イ ス には、 高度な CMOS Flash プ ロ セ ス
が採用 さ れてい ます。 ザ イ リ ン ク ス の イ ン シ ス テ ム プ ロ グ ラ マブ
ル CPLD 用に特別に開発 さ れた FastFLASH プ ロ セ ス は、 高性能
ロ ジ ッ ク 、 高速プ ロ グ ラ ム、 お よ び 10,000 回のプ ロ グ ラ ム /消去
サ イ ク ル と い う 耐久性が保証 さ れてお り ます。
VCCINT
デバ イ ス がプ ロ グ ラ ム さ れ る と 、 入力お よ び出力は コ ン フ ィ ギ ュ
レーシ ョ ン さ れた状態にな り 、通常動作が可能にな り ます。 JTAG
ピ ンが有効の場合は、デバ イ ス の消去ま たはバ ウ ン ダ リ ス キ ャ ン
テ ス ト が常に実行で き ます。
3.8V
3.8
V
(Typ)
(Typ)
開発シ ス テム サポー ト
0V
No
Power
XC9500 CPLD フ ァ ミ リ は、 ザ イ リ ン ク スお よ びザ イ リ ン ク ス の
Quiescent
State
ア ラ イ ア ン ス プ ロ グ ラ ム ベン ダが提供す る 開発シ ス テ ム で完全
にサポー ト さ れてい ます。
User Operation
Quiescent
State
No
Power
Initialization of User Registers
DS063_16_110501
図 16 : 電源投入時のデバイ ス ビヘ イ ビ ア
ま た、 設計者は ABEL、 回路図、 等式、 VHDL、 ま たは さ ま ざ ま
な ソ フ ト ウ ェ ア フ ロ ン ト エ ン ド ツールの Verilog を使用 し てデ
ザ イ ン で き ます。 開発ツールを使用 し てデザ イ ン を イ ン プ リ メ ン
表 4 : タ イ ミ ング モデル パ ラ メ ー タ
パラ メ ー タ
TPD
TSU
TCO
TPSU
TPCO
伝搬遅延
グ ロ ーバル ク ロ ッ ク のセ ッ ト ア ッ プ タ イ ム
グ ロ ーバル ク ロ ッ ク の Clock-to-output タ イ ム
積項 ク ロ ッ ク のセ ッ ト ア ッ プ タ イ ム
積項 ク ロ ッ ク の Clock-to-output タ イ ム
TSYSTEM
メモ :
1.
説明
内部シ ス テ ム サ イ ク ル周期
積項
ア ロ ケー タ (1)
マ ク ロ セル
低電力モー ド
出力スルー リ ミ テ ッ ド
設定
+ TPTA * S
+ TPTA * S
+ TPTA * S
+ TPTA * S
+ TLP
+ TLP
+ TLP
+ TLP
+ TSLEW
+ TSLEW
+ TSLEW
-
S = テ キ ス ト で定義 さ れてい る と お り 、 フ ァ ン ク シ ョ ンの ロ ジ ッ ク スパン
表 5 : XC9500 デバイ スの特性
デバイ ス回路
静止ス テー ト
消去ス テー ト のデバイ ス動作
有効なユーザー動作
IOB プルア ッ プ抵抗
有効
有効
無効
デバ イ ス出力
無効
無効
コ ンフ ィ ギュ レ ーショ ンど おり
デバ イ ス入力お よ び ク ロ ッ ク
無効
無効
コ ンフ ィ ギュ レ ーショ ンど おり
フ ァ ン ク シ ョ ン ブロ ッ ク
無効
無効
コ ンフ ィ ギュ レ ーショ ンど おり
JTAG コ ン ト ロ ー ラ
無効
有効
有効
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XC9500 イ ン シ ス テム プ ログ ラ マ ブル CPLD フ ァ ミ リ
保証免責条項
THESE PRODUCTS ARE SUBJECT TO THE TERMS OF THE XILINX LIMITED WARRANTY WHICH CAN BE VIEWED AT
http://japan.xilinx.com/warranty.htm. THIS LIMITED WARRANTY DOES NOT EXTEND TO ANY USE OF THE PRODUCTS IN
AN APPLICATION OR ENVIRONMENT THAT IS NOT WITHIN THE SPECIFICATIONS STATED ON THE THEN-CURRENT
XILINX DATA SHEET FOR THE PRODUCTS. PRODUCTS ARE NOT DESIGNED TO BE FAIL-SAFE AND ARE NOT
WARRANTED FOR USE IN APPLICATIONS THAT POSE A RISK OF PHYSICAL HARM OR LOSS OF LIFE. USE OF
PRODUCTS IN SUCH APPLICATIONS IS FULLY AT THE RISK OF CUSTOMER SUBJECT TO APPLICABLE LAWS AND
REGULATIONS.
その他の情報
XC9500 デー タ シー ト お よ びアプ リ ケーシ ョ ン ノ ー ト
パ ッ ケージ仕様
改訂履歴
次の表に、 こ の文書の改訂履歴を示 し ます。
日付
バージ ョ ン
1998/12/14
3.0
AC 特性お よ び内部 タ イ ミ ン グ パ ラ メ ー タ を変更。
1999/02/10
4.0
図 3 を修正。
1999/09/15
5.0
XC95288 に -10 ス ピー ド グ レー ド を追加。
2003/09/22
5.1
微修正。
2004/02/16
5.2
10 ページの GTS 入力の内容を修正。 「その他の情報」 に リ ン ク を追加。
2005/04/15
5.3
PDF 属性のみを変更。 文書の変更はない。
2006/04/03
5.4
「保証免責条項」 を追加。 鉛フ リ ー パ ッ ケージについての メ モ を追加。
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改訂内容
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