デザイン・フロアプラン

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デザイン・フロアプラン

10. デザイン・フロアプランの
解析および最適化
この資料は英語版を翻訳したもので、内容に相違が生じる場合には原文を優先します。こちらの日本語版は参考用としてご利用
ください。設計の際には、最新の英語版で内容をご確認ください。
QII52006-7.2.0
FPGA デザインの集積度が増加するのに伴い、デザイン要求に適合する
ためのデザインの性能、配線の輻輳、ロジック配置の解析が重要になっ
てきます。
はじめに
デザイン解析の実行およびデザイン・フロアプランの作成を行う強力な
ツールとして、Chip Planner を使用できます。従来のデバイス・ファミ
リによっては、デバイスのフロアプランを解析するために Timing
Closure Floorplan ツールを使用する必要があります。
この章では、Chip Planner および Timing Closure Floorplan ツールを使
用したデザイン・フロアプランの解析方法について説明します。また、
デザイン・フロアプランでの LogicLock 領域の作成方法、および従来の
デバイス・ファミリに対する性能維持ツールとして LogicLock デザイン
手法を使用する方法も示します。
この章では、以下のトピックスで構成されています。
■
■
■
■
■
■
■
■
10–2 ページの「Chip Planner の概要」
10–7 ページの「LogicLock 領域」
10–12 ページの「Chip Planner での LogicLock 領域の使用」
10–14 ページの「Chip Planner を使用したデザイン解析」
10–37 ページの「Timing Closure Floorplan の概要」
10–40 ページの
「Timing Closure Floorplan を使用したデザイン解析」
10–60 ページの「従来のデバイス・ファミリに対する LogicLock 手法
の使用」
10–72 ページの「スクリプトのサポート」
サポートされているデバイスに対するデザイン・フロアプランのアサイ
ンメントを表示および作成するには、Chip Planner を使用します。I/O
アサイメントを行うには、Pin Planner ツールを使用する必要がありま
す。
f
Altera Corporation
2007 年 10 月
Pin Planner ツールについて詳しくは、
「Quartus II ハンドブック
Volume 2」の「I/O 管理」の章の「Early I/O Planning Using the Pin
Planner」の項を参照してください。
10–1
Quartus II ハンドブック Volume 3
表 10–1 に、Chip Planner および Timing Closure Floorplan でサポートさ
れるデバイス・ファミリを示します。
表 10–1. Chip Planner デバイス・サポート
デバイス・ファミリ
Timing Closure
Floorplan
Chip Planner
Arria™ GX
—
√
Stratix® III
—
√
Stratix II
—
√
Stratix II GX
—
√
Stratix
—
√
Stratix GX
—
√
Cyclone®
—
√
Cyclone II
—
√
Cyclone
—
√
III
—
√
MAX® II
—
√
MAX 7000
√
—
ACEX®
√
—
√
—
√
v
—
HardCopy®
II
APEX™ II
APEX 20KC
APEX 20KE
FLEX 10K®
FLEX® 10KA
FLEX 10KE
FLEX 6000
この章では、Chip Planner（Chip Planner でサポートされていないデバ
イスは Timing Closure Floorplan）の使用方法について説明します。
Chip Planner
の概要
10–2
Chip Planner はチップ・リソースの視覚的な表示を示します。ロジック
配置、LogicLock およびカスタム領域、関連するリソース使用量、詳細
な配線情報、レジスタ間のファンインおよびファンアウト・パス、およ
びパスの遅延推定値を表示することができます。Chip Planner により、
ユーザはクリティカル・パス情報、フィジカル・タイミング見積り、お
よび配線の輻輳を表示できます。
Altera Corporation
2007 年 10 月
Chip Planner の概要
Chip Planner は、リソース・アサインメントの作成や削除などのアサイ
ンメントの変更やロジック・セルと I/O 素子の作成、移動、削除などの
コンパイル後の変更を実行することができます。Resource Property
Editor と Chip Planner を併用することによって、リソース間の接続を変
更して、ロジック・セル、I/O エレメント、PLL、RAM ブロック、およ
びDSPブロックのプロパティへのコンパイル後の変更を行うことができ
ます。Chip Planner により、デザイン・フロアプランのアサインメント
の表示と作成、消費電力およびデザイン解析の実行、および 1 つのツー
ルでの ECO の実装を行うことができます。
f
Chip Plannerツールを使用してECOをデザインに実装する方法について
詳しくは、
「Quartus II ハンドブック Volume 2」の「Engineering Change
Management with the Chip Planner」の章を参照してください。
Chip Planner の起動
Chip Plannerを開始するには、
ToolsメニューのChip Planner（Floorplan
& Chip Editor）をクリックしてください。Chip Planner を開始させる
他の方法には、以下があります。
■
■
Quartus II ソフトウェア・ツールバーの Chip Planner アイコンをク
リックします。
以下のソースからのショートカット・メニューおよび Locate メ
ニューを使用します。
●
Compilation Report
●
Project Navigator ウィンドウ
●
RTL ソース・コード
●
Node Finder
●
Simulation Report
●
RTL Viewer
1
プロジェクトのデバイスがChip Plannerでサポートされていな
い場合、Chip Planner を開始させようとすると次のメッセージ
が表示されます : Can’t display Chip Planner: the
current device family is unsupported。これらのデ
バイスには、Timing Closure Floorplan を使用します。
Chip Planner ツールバー
Chip Planner では、非常に使いやすい GUI によるデザイン解析のための
強力な機能が得られます。Chip Planner 内の多くの機能は、メニュー項
目から、あるいはツールバー上のアイコンをクリックすることによって
選択または実行できます。図 10–1 に Chip Planner ツールバーの例を示
し、Chip Planner ツールバー上のよく使用されるアイコンを説明します。
Altera Corporation
2007 年 10 月
10–3
Quartus II ハンドブック Volume 3
図 10–1. Chip Planner ツールバー
Opens Layers Settings Dialog Box
Detach Window
Selection Tool
Zoom Tool
Hand Tool
Full Screen
Find
Create LogicLock Region
Generate Fan-In Connections
Generate Fan-Out Connections
Generate Immediate Fan-In
Generate Immediate Fan-Out
Generate Connections Between Nodes
Critical Path Settings
Expand Connections/Paths
Clear Unselected Connections/Paths
Highlight Selections
Highlight Routing
Clear Unselected Highlight
Show Delays
Equations
Detailed Tooltip
Bird's Eye View
Check and Save All Netlist Changes
1
ToolsメニューのCustomize Chip Planner（Chip Plannerウィン
ドウがアタッチされている場合）をクリックすることによって、
または Tools メニューの Customize（Chip Planner ウィンドウ
がデタッチされている場合）をクリックすることによって、
Chip Planner のツールバー上のアイコンをカスタマイズできま
す。
Chip Planner のタスクおよびレイヤ
Chip Planner には、ECO の変更を素早く実装したり、デバイスのフロア
プランのアサインメントを操作可能にする定義済みタスクがあります。
タスクを選択するには、Task プルダウン・メニューから選択してクリッ
クします。Chip Planner の定義済みタスクを次に示します。
■
10–4
Floorplan Editing（Assignment）
Altera Corporation
2007 年 10 月
Chip Planner の概要
■
■
■
■
Post-Compilation Editing（ECO）
Partition Display（Assignment）
Global Clock Network（Assignment）
Power Analysis（Assignment）— Stratix III、Stratix II、Stratix II GX、
Cyclone III、Cyclone II、および HardCopy II デバイスに対しての
み使用可能
Chip Planner では、レイヤにより特定のタスクに対して表示されるグラ
フィック・エレメントを指定することができます。特定のグラフィック・
エレメントの表示をオフにして、ウィンドウのリフレッシュ速度を高め、
複雑なデザインを表示するときに現れる乱れを減らすことができます。
バックグランド・カラー・マップは、デバイスの異なるエリアに対する
リソース使用率の相対レベルを示します。例えば、Routing Utilization
は相対的な配線利用率、Physical Timing Estimate は相対的な物理的タイ
ミングを示します。
Chip Planner の定義済みの各タスクは、表示されたレイヤ・セットであ
るバックグランド・カラー・マップとそれに関連する編集モードを備え
ています。Layers Settings ウィンドウ（図 10–2）を開くには、Layers ア
イコン（図 10–1）をクリックします。このウィンドウで、各タスクのレ
イヤおよびバックグランド・カラー・マップを選択することができます。
Altera Corporation
2007 年 10 月
10–5
Quartus II ハンドブック Volume 3
図 10–2. Chip Planner のレイヤ
Layers
Chip Planner は、Assignment モードまたは ECO モードのいずれかで
動作します。これらのモードのいずれかを使用して、デザイン解析を行
うことができます。Assignment モードでは、Floorplan Editor
（Assignment）タスクを使用して、デザインでの LogicLock 領域および
ロケーション・アサインメントを操作します。ECO モードでの Post
Compilation Changes（ECO）タスクにより、デザインに ECO 変更を実
装することができます。Partition Display（Assignment）タスクにより、
パーティションに基づいて、ノードの配置とカラー・コードを表示する
ことができます。Global Clock Network（Assignment）タスクを選択す
ると、デバイスのすべてのグローバル・クロック領域を表示することが
できます。Power Analysis（Assignment）タスクにより、Stratix III デ
バイスにおける高消費電力および低消費電力リソースを表示することが
できます。
f
10–6
ECO 動作モードについて詳しくは、
「Quartus II ハンドブック Volume 2」
の「Engineering Change Management with the Chip Planner」を参照し
てください。
Altera Corporation
2007 年 10 月
LogicLock 領域
ユーザのカスタム・タスクを作成して保存することもできます。カスタ
ム・タスクを作成したら、そのタスクの任意のレイヤをオン / オフする
ことができます。レイヤは、各レイヤの隣にある所定のボックスにチェッ
クを入れるか、またはチェックを外すことによってオン / オフできます。
カスタム・タスクに使用するさまざまなバックグランド・カラー・マッ
プを選択することも可能です。必要な設定を選択した後、Save Task As
をクリックして、カスタム・タスクを保存することができます。
LogicLock
領域
LogicLock 領域は、デバイス内のユーザ定義の矩形領域です。ユーザは、
デザインのフロアプランを作成するために LogicLock 領域を使用するこ
とができます。フロアプランには、重複しない複数の LogicLock 領域を
含めることができます。LogicLock 領域は、サイズ（高さと幅）および
ロケーション（デバイス上の領域の位置）で定義されます。領域のサイ
ズおよびロケーション、またはいずれかを指定できます。また、
Qaurtus® II ソフトウェアで自動的にこれらのプロパティを生成するこ
ともできます。Quartus II ソフトウェアは領域のサイズとロケーション
を決定する場合、領域のコンテンツとモジュールのタイミング要件を基
準にします。表 10–2 に、LogicLock 領域を作成するためのオプションを
説明します。
表 10–2. LogicLock 領域の種類
プロパティ
値
動作
State
Floating
可動領域では、Quartus II ソフトウェアにより、デバイス上の領域のロケーショ
（デフォルト）、ンが決定されます。ロック領域は、ユーザ定義の領域のロケーションを表し、
Locked
フロアプランでは領域が実線で表示されます。この場合、領域は固定サイズで
ある必要があります。
Size
Auto
自動サイズ領域では、Quartus II デザイン・ソフトウェアは、コンテンツが指定
（デフォルト）、された領域の適切なサイズを決定します。固定領域は、ユーザ定義の形状およ
Fixed
びサイズが使用されます。
Reserved
Off
Reserved プロパティは、Fitter が領域内のリソースをその領域に割り当てられ
（デフォルト）、ていないエンティティに使用できるかどうかを指定します。Reserved プロパ
On
ティがオンの場合、領域内に配置できるのは、その領域に割り当てられている
項目だけです。
Soft
Origin
Off
Soft（on）領域では、タイミング制約をより重視し、デザイン全体の性能が向
（デフォルト）、上するようであれば、一部のエンティティを領域外に置くことができます。
On
Hard（off）領域では、いっさいの内容を領域外に配置できません。
フロアプラン原点は、フロアプランにおける LogicLock 領域の配置の原点になります。
の任意座標
Arria GX デバイス、Stratix および Cyclone シリーズ・デバイス、および MAX II
デバイスでは、原点は領域の左下隅に位置します。その他のアルテラ・デバイ
ス・ファミリでは、原点は左上隅に位置します。
Altera Corporation
2007 年 10 月
10–7
Quartus II ハンドブック Volume 3
1
位置がロックされている場合には、Quartus II ソフトウェアで
領域のサイズを自動的に定義することはできません。したがっ
て、領域の正確な位置を指定する場合は、サイズも指定する必
要があります。Mercury デバイスは、ロック領域と固定領域の
みサポートします。
LogicLock 領域の作成
デザインにフル・コンパイルまたは解析およびエラボレーションを実行
した後、Quartus II ソフトウェアはデザインの階層を表示します。View
メニューの Project Navigator をクリックします。図 10–3 に示すとおり、
デザインの階層を最大限に拡張した状態で、デザインの任意のデザイン・
エンティティを右クリックし、Create New LogicLock Region をクリッ
クして、LogicLock 領域を作成します。
図 10–3. Project Nivigator を使用した LogicLock 領域の作成
LogicLock 領域の配置
固定領域には、モジュールに必要なすべてのリソースが含まれている必
要があります。Quartus II ソフトウェアは、リソース要件およびタイミ
ング要求値に合わせて自動的に LogicLock 領域を配置およびサイズ変更
しますが、デザインのニーズに合わせて手動で領域を配置およびサイズ
変更することもできます。この場合は、以下のガイドラインに従ってく
ださい。
10–8
Altera Corporation
2007 年 10 月
LogicLock 領域
■
■
■
ピン・アサインメントを含む LogicLock 領域は、デバイス周辺にピ
ンに隣接して配置しなければなりません。
（Stratix および Cyclone
シリーズ・デバイスおよび MAX II デバイスの場合、I/O ブロック
も含める必要があります。）
可動 LogicLock 領域はオーバーラップできません。
オーバーラップする固定およびロック領域を作成するのは避けてく
ださい。
1
1 つのモジュールの複数のインスタンスをトップレベルのデザ
インにインポートする場合は、完全に同じデバイス・リソース
を持つ 2 つ以上の位置が存在することを確認する必要がありま
す。デバイスに完全に同じリソースを持つエリアが存在しない
場合、Quartus II ソフトウェアはトップレベル・デザインのコ
ンパイル時にフィッティング・エラーを生成します。
デバイス機能の LogicLock 領域への配置
LogicLock 領域には、メモリおよびピンなど、領域内のすべてのデバイ
ス・リソースが含まれます。LogicLock 領域にピンを割り当てることは
できますが、この配置によって領域に位置の制約が適用されます。
Quartus II ソフトウェアが可動自動サイズ領域を配置する場合、
LogicLock 領域の内容の要件を満たすエリアに領域を配置します。
1
LogicLock 領域へのピン・アサインメントは、固定領域とロッ
ク領域にのみ有効です。可動領域に割り当てられたピンは、領
域の配置に影響しません。
1 つの LogicLock 領域のみ、1 つのデバイス・リソースを要求できます。
デバイス・リソースの一部が領域内に含まれる場合、Quartus II ソフト
ウェアはリソース全体を LogicLock 領域に割り当てます。
LogicLock Regions ウィンドウ
LogicLock ウィンドウは、LogicLock Regions ウィンドウ（図 10–4）と
LogicLock Region Properties ダイアログ・ボックスで構成されていま
す。LogicLock Regions ウィンドウは、LogicLock 領域を作成し、領域に
ノードとエンティティを割り当てる場合に使用します。ダイアログ・ボッ
クスに、デザインのすべての LogicLock 領域の要約が示されます。
LogicLock Regions ウィンドウでは、LogicLock 領域のサイズ、状態、幅、
高さ、原点、および領域が soft か reserved かを変更できます。領域を
バック・アノテーションする場合、領域内のノードの配置は領域の原点
に対して相対的に行われ、以降のコンパイルで領域のノードの配置が維
持されます。
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Quartus II ハンドブック Volume 3
1
原点の位置は、デバイス・ファミリによって異なります。
Arria GX デバイス、Stratix および Cyclone シリーズ・デバイ
ス、および MAX II デバイスでは、LogicLock 領域の原点は領
域の左下隅に位置します。その他のサポートされているすべて
のデバイスでは、原点は領域の左上隅に位置します。
図 10–4. LogicLock Regions ウィンドウ
LogicLock Regions ウィンドウは、様々なカラムをドラッグ・アンド・
ドロップしてカスタマイズできます。カラムは非表示にすることもでき
ます。
1
デフォルトでは、Soft カラムと Reserved カラムは表示されませ
ん。
Stratix および Cyclone シリーズ、MAX II デバイスをターゲットとする
デザインの場合、Quartus II ソフトウェアがデバイス全体を含む
LogicLock 領域を自動的に作成します。このデフォルト領域には、
Root_region のラベルが付けられ、事実上ロックおよび固定されます。
LogicLock Region Properties ダイアログ・ボックスは、領域内に割り当
てられるエンティティとノード、および必要なリソースなど、LogicLock
region 領域に関する詳細な情報を取得するのに使用します。LogicLock
Region Properties ダイアログ・ボックスには、現在選択されている領域
のプロパティが表示されます。
1
10–10
LogicLock Region Properties ダイアログ・ボックスを表示する
には、LogicLock Regions ウィンドウ内の領域をダブルクリッ
クするか、領域を右クリックして、Properties をクリックしま
す。
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2007 年 10 月
LogicLock 領域
除外される領域
Excluded Resources 機能を使用すると、DSP ブロックや M4K ブロック
などの特定のデバイス・リソースを LogicLock 領域から簡単に除外でき
ます。例えば、LogicLock 領域に割り当てられている特定のエンティティ
に属するリソースを指定し、DSP ブロックを除いてこれらのリソースが
含まれることを指定できます。Excluded Resources 機能は、LogicLock
領域メンバーごとに使用します。
特定のデバイス・リソースをエンティティから除外するには、LogicLock
Region Properties ダイアログ・ボックスで、Design Element カラムの
エンティティをハイライトし、Edit をクリックします。Edit Node ダイ
アログ・ボックスの Excluded Element Types の下で、（...）をクリック
します。Excluded Resources Element Types ダイアログ・ボックスで、
エンティティから除外するデバイス・リソースを選択できます。除外す
るリソースを選択すると、LogicLock Region Properties ダイアログ・
ボックスの Excluded Resources カラムがリソースの除外を反映して更
新されます。
1
Excluded Resources 機能は、領域に特定のリソース・タイプが
割り当てられないようにしますが、当該領域の「Reserved」プ
ロパティが On に設定されていない場合は、領域内にリソース
が配置されます。Logic 領域内に特定のリソースが不要である
ことをFitterに知らせるには、リソース・フィルタを定義します。
階層（親と子）LogicLock 領域
親領域および子領域を宣言することで、領域内のグループの階層構造を
定義できます。Quartus II ソフトウェアは、親領域の境界内に子領域を
完全に配置するため、モジュール位置をより厳しく制限できます。また、
親領域および子領域を使用すれば、モジュールのクリティカル・パスで
ノードに制約を加えることによって、モジュールの性能を向上させるこ
とが可能です。
LogicLock Regions ウィンドウで、ある LogicLock 領域を別の LogicLock
領域の子にするには、新しい子領域を選択して、それを新しい親領域に
ドラッグ・アンド・ドロップします。
1
LogicLock 領域の階層は、デザイン階層と同じである必要はあ
りません。
子領域の位置は、親領域内で可動状態にしたり、親の原点を基準にして
固定させておくこともできます。ロックされている親領域の位置は、デ
バイスを基準に固定されています。子領域の位置が固定されているとき
に親領域の位置が変更された場合、子の原点は変更されますが、親の原
Altera Corporation
2007 年 10 月
10–11
Quartus II ハンドブック Volume 3
点に対して相対的に同じ配置が維持されます。子領域のサイズはユーザ
または Quartus II ソフトウェアのいずれによっても指定可能ですが、子
領域は完全に親領域内に収まっていなければなりません。
Chip Planner
での
LogicLock
領域の使用
LogicLock 領域内容の割り当て
LogicLock 領域を定義した後、Chip Planner、LogicLock Regions ダイ
アログ・ボックス、または Tcl スクリプトを使用して、領域にリソース
を割り当てる必要があります。
Project Navigator の Hierarchy タブ、Node Finder または回路図デザイ
ン・ファイルに表示されるロジックを選択し、Chip Planner または
LogicLock Regions ダイアログ・ボックスにドラッグ・アンド・ドロッ
プできます。図 10–5 に、Project Navigator の Hierarchy タブから Chip
Planner の LogicLock 領域にドラッグ・アンド・ドロップされたロジッ
クを示します。
図 10–5. Chip Planner のロジックのドラッグ・アンド・ドロップ
また、Project Navigator の Hierarchy タブから LogicLock Regions
Properties ダイアログ・ボックスにロジックをドラッグ・アンド・ドロッ
プすることもできます。ロジックは、LogicLock Region Properties ボッ
クスの Contents タブの Design Element Assigned カラムにドロップす
ることもできます。
10–12
Altera Corporation
2007 年 10 月
Chip Planner での LogicLock 領域の使用
1
LogicLock 領域にピンを手動で割り当てる必要があります。エ
ンティティを割り当てたときに、Quartus II ソフトウェアが自
動的にピンを含むことはありません。ソフトウェアは、デバイ
スの周辺に接するロック領域へのピン・アサインメントにのみ
従います。Stratix および Cyclone シリーズ・デバイスおよび
MAX II デバイスの場合、ロック領域にリソースとして I/O ピ
ンを含まなければなりません。
Chip Planner を使用した LogicLock 領域の作成
この項では、LogicLock 領域の作成の基本を説明します。以下の方法で、
Chip Planner を使用した LogicLock 領域の作成を行うことができます。
■
■
■
■
Assignments メニューで、LogicLock Regions Window をクリック
します。
View メニューの Project Navigator をクリックします。Hierarchy タ
ブを使用します。
Chip Planner の View メニューの Create LogicLock Region タブをク
リックします。
Tcl スクリプトを使用します。
Chip Planner での LogicLock 領域間の接続の表示
Chip Planner を使用して、LogicLock 領域を表示および編集することが
できます。Floorplan Editing（Assignment）タスクを選択するか、ま
たは LogicLock 領域を操作するための編集モードとして、
「Assignment」
で任意のカスタム・タスクを選択します。
Chip Planner は LogicLock 領域間の接続を示します。ある LogicLock 領
域から別の領域への複数の接続線を表示する代わりに、LogicLock 領域
間の接続を1つに束ねた接続として表示するオプションを選択できます。
このオプションを使用するには、Chip Planner フロアプランを開いて、
View メニューの Generate Inter-region Bundles をクリックします。
Generate Inter-region Bundles ダイアログ・ボックスで、Source node
to region fanout less than の値と Bundle width greater than の値を指定
します。
f
Altera Corporation
2007 年 10 月
Generate Inter-region Bundles ダイアログ・ボックスのパラメータにつ
いて詳しくは、Quartus II Help を参照してください。
10–13
Quartus II ハンドブック Volume 3
Chip Planner
を使用した
デザイン解析
Chip Planner は、デザイン・サイクルの任意のステージでデザインを視
覚的に解析するのを支援します。Chip Planner ツールを使用して、コン
パイル後の配置、接続、および配線パスを表示することができます。
LogicLock 領域とロケーション・アサインメントを作成することも可能
です。Chip Planner により、新しいロジック・セルと I/O 素子を作成し
たり、デザインのアーキテクチャ・フロアプランを使用して既存のロジッ
ク・セルと I/O 素子を移動することができます。また、デバイス内のグ
ローバル・クロック領域とリージョナル・クロック領域や I/O 素子と
PLL 両方と異なるクロック領域間の接続を確認することも可能です。
Chip Planner から Resource Property Editor を起動できます。Resource
Property Editor により、デバイス・リソースのプロパティとパラメータ
を変更し、特定のタイプのデバイス・リソース間の接続を変更すること
ができます。実行する変更は、Change Manager 内に記録されます。
Change Manager により、デザイン・フロアプランに行ったさまざまな
変更を追跡できるため、必要に応じて変更を選択的に元に戻すことがで
きます。
f
Resource Property Editor および Change Manager について詳しくは、
「Quartus IIハンドブックVolume 2」
の「Engineering Change Management
with the Chip Planner」の章を参照してください。
以下の項では、デザイン解析手順と Chip Planner のビューを示します。
これは Chip Planner のどの定義済みタスクでも使用できます（特定の手
順に特定のタスクまたは編集モードが必要なことが明示的に記載されて
いる場合を除く）。
Chip Planner フロアプラン・ビュー
Chip Planner は、ターゲットのアルテラ・デバイスの様々な抽象化レベ
ルを示す階層ズーム・ビューワを使用しています。ズーム・レベルを上
げると、抽象化レベルが下がり、デザインがより詳細に表示されます。
ファースト・レベル・ビュー
ファースト・レベルは、デバイス・フロアプラン全体のハイレベルな表
示を提供します。デザインの任意のノードの配置を検索し、表示するこ
とができます。図 10–6 に、Stratix デバイスの Chip Planner フロアプラ
ンのファースト・レベル・ビューを示します。
10–14
Altera Corporation
2007 年 10 月
Chip Planner を使用したデザイン解析
図 10–6. Chip Planner フロアプランのファースト・レベル・ビュー
I/Os
LABs
MRAM
DSP
M512
M4K
各リソースは、別々の色で表示されます。Chip Planner フロアプランで
は階調カラー方式を採用しており、リソースの利用率が高くなるほど色
が濃くなります。例えば、LAB で LE の使用が増えると、LAB の色が濃
くなります。
マウス・ポインタをこのレベルでのリソースの上に置くと、高いレベル
でのリソースの利用率を示すツールチップが表示されます（図 10–7）。
Altera Corporation
2007 年 10 月
10–15
Quartus II ハンドブック Volume 3
図 10–7. ツールチップ・メッセージ : ファースト・レベル・ビュー
セカンド・レベル・ビュー
拡大表示すると、詳細レベルが高くなります。図 10–8 に、Stratix デバ
イスの Chip Planner フロアプランのセカンド・レベル・ビューを示しま
す。
図 10–8. Chip Planner フロアプランのセカンド・レベル・ビュー
LEs
I/Os
LABs
このレベルでは、LAB と I/O バンクの内容を表示できます。また、リ
ソースの接続に使用される配線チャネルも表示することができます。
このレベルでは、マウス・ポインタを LE または ALM の上に置くと、
LE/ALM 名、LE/ALM の位置、およびその LAB で使用されるリソース
数を示すツールチップが表示されます（図 10–9）。マウス・ポインタを
インタコネクタ上に置くと、ツールチップはそのインタコネクトで使用
される配線チャネルを示します。このレベルでは、LE、ALM、および
I/O をある物理的位置から別の位置に移動できます。
10–16
Altera Corporation
2007 年 10 月
Chip Planner を使用したデザイン解析
図 10–9. ツールチップ・メッセージ : セカンド・レベル・ビュー
サード・レベル・ビュー
サード・レベルでは、より詳細なビューが提供され、FPGA の LAB 内で
使用される各配線リソースを確認することができます。図 10–10 に、
Stratix デバイスのサード・レベル・ビューにおける詳細のレベルを示し
ます。
サード・レベルからは、LE、ALM、および I/O をある物理的位置から
別の位置に移動できます。リソースは、選択して希望の位置にドラッグ・
アンド・ドロップして移動できます。このレベルでは、コンパイル後
（ECO）モードのときには、新しい LE および I/O を作成することも可
能です。
1
リソースのすべてのファンアウト接続を削除した後でのみ、リ
ソースを削除することができます。Floorplan Editing
（Assignment）タスクでのノードの移動は、アサインメントを
作成します。ただし、Post-Compilation Editing（ECO）タスク
でノードを移動すると、この変更は ECO 変更とみなされます。
フロアプラン・アサインメントについて詳しくは、10–33 ページの「Chip
Planner におけるアサインメントの表示」を参照してください。
f
Altera Corporation
2007 年 10 月
ECO の実行について詳しくは、
「Quartus II ハンドブック Volume 2」の
「Engineering Change Management with the Chip Planner」を参照して
ください。
10–17
Quartus II ハンドブック Volume 3
図 10–10. Chip Planner フロアプランのサード・レベル・ビュー
Horizontal
Routing
LE
LAB Internal
Routing
Vertical
Routing
Bird’s Eye View
Bird’s Eye View（図 10–11）では、チップ全体のリソース使用を高レベ
ル画像で表示し、高速かつ効率的にChip Planner内をナビゲートします。
10–18
Altera Corporation
2007 年 10 月
Chip Planner を使用したデザイン解析
図 10–11. Bird’s Eye View
LAB
M4K
DSP
M512
Main-View
Rectangle
Bird’s Eye View は、Chip Planner フロアプランにリンクされている独立
したウィンドウとして表示されます。Bird’s Eye View 内のエリアを選択
すると、Chip Planner フロアプランが自動的にリフレッシュされ、選択
されたデバイスの領域を表示します。Bird’s Eye View ウィンドウのメイ
ン表示矩形のサイズを変更すると、Chip Planner フロアプラン・ウィン
Altera Corporation
2007 年 10 月
10–19
Quartus II ハンドブック Volume 3
ドウも拡大（または縮小）します。Bird’s Eye View のメイン表示矩形を
縮小すると、Chip Planner フロアプラン・ウィンドウでデザインがより
詳細に表示されます。
Bird’s Eye View は、表示したいデザインの部分がチップの反対側にあり、
基準座標系を失わずにリソース・エレメント間を素早く移動したい場合
に特に便利です。
アーキテクチャ固有のデザイン情報の表示
Chip Planner では、デザインに関連する以下のアーキテクチャ固有の情
報も表示できます。
■
■
■
■
■
■
Device routing resources used by your design— ブロックの接続方
法、およびブロックを接続する信号配線を表示します。
LE configuration— デザイン内でのロジック・エレメント（LE）の
コンフィギュレーション方法を表示します。例えば、どの LE 入力
が使用されているか、LE がレジスタまたはルック・アップ・テーブ
ル（LUT）あるいはその両方を使用しているか、さらに LE を通過
する信号を表示することができます。
ALM configuration— デザイン内でのアダプティブ・ロジック・モ
ジュール（ALM）のコンフィギュレーション方法を表示します。例
えば、どの ALM 入力が使用されているか、ALM がレジスタ、アッ
パー LUT、ロワー LUT のいずれか、あるいはすべて使用している
かを表示することができます。また、この ALM を通過する信号フ
ローも表示できます。
I/O configuration— デバイス I/O リソースの使用方法を表示しま
す。例えば、I/O リソースのどのコンポーネントが使用されている
か、遅延チェイン設定がイネーブルになっているか、どの I/O 規格
が設定されているか、そして I/O を通過する信号フローを表示でき
ます。
PLL configuration— デザイン内での PLL（Phase-Locked Loop）の
コンフィギュレーション方法を表示します。例えば、ユーザ PLL 設
定でPLLのどのコントロール信号が使用されているかを表示できま
す。
タイミング —FPGA エレメントの入力および出力間の遅延を表示し
ます。例えば、DATAB 入力から COMBOUT 出力までのタイミングを
解析することができます。
さらに、Chip Planner でアルテラ・デバイスの以下のプロパティを修正
できます。
■
■
10–20
LE および ALM
I/O セル
Altera Corporation
2007 年 10 月
Chip Planner を使用したデザイン解析
■
■
■
■
f
PLL
RAM および DSP ブロックのレジスタ
エレメント間の接続
エレメントの配置
FPGA の LE、ALM、およびその他のリソースについて詳しくは、関連す
るデバイス・ハンドブックを参照してださい。
クリティカル・パスの表示
クリティカル・パスは負のスラックを持つデザインのタイミング・パス
です。これらのタイミング・パスは、デバイス I/O から内部レジスタ、
レジスタからレジスタ、またはレジスタからデバイス I/O に及ぶことが
できます。図 10–12 に示すように、クリティカル・パスの表示機能は、
Chip Planner 上で配線パスを表示します。パスのクリティカリティはそ
のスラックによって決定され、タイミング解析レポートに示されます。
タイミング・クロージャのためのデザイン解析は、きわめて複雑なデザ
インにおいて最適性能を実現するための基本要件です。Quartus II Chip
Planner は解析機能を備えており、ユーザが複雑なデザインのタイミン
グをクローズするのを支援します。
Chip Planner でクリティカル・パスを表示すると、特定のパスがタイミ
ング制約を満たさない理由を解析するのに役立ちます。配置の修正に
よって負のスラックが低減される可能性があるかどうかを確認できま
す。
Quartus II Classic Timing Analyzer の使用中に、Chip Planner のクリティ
カル・パスを表示するには、View メニューの Critical Path Settings を
クリックします。Critical Path Settings ダイアログ・ボックスで、Show
Path をクリックします（10–23 ページの図 10–13）。
TimeQuest タイミング・アナライザを使用してクリティカル・パスを特
定する場合は、TimeQuest GUI の Task ペインにある Custom Reports グ
ループから Report Timing タスクを実行します。負のスラックを持つパ
スをリストする View ペインから、いずれかの負のスラックを持つパス
またはノードを右クリックして、Locate Path を選択できます。ポップ
アップ・ダイアログ・ボックスから、Chip Planner を選択して、Chip
Planner の負のスラックを持つパスを確認します。
Altera Corporation
2007 年 10 月
10–21
Quartus II ハンドブック Volume 3
図 10–12. Chip Planner によるクリティカル・パスの表示
クリティカル・パスを表示するときに、表示するデザイン内のクロック
を指定することができます。表示するパスを決定するには、Critical Path
Settings ダイアログ・ボックスの slack フィールドにスラックのスレッ
ショルドを指定します。このダイアログ・ボックスは、ソース・レジス
タとデスティネーション・レジスタに基づいて特定のパスをフィルタす
るのにも役立ちます。
1
10–22
パスに対して実行されたタイミング解析をフロアプランで表示
するには、タイミング設定を行う必要があります。
f
Quartus II クラシック・タイミング・アナライザを使用したスタティッ
ク・タイミング解析について詳しくは、
「Quartus II ハンドブック
Volume 3」の「Quartus II クラシック・タイミング・アナライザ」の章
を参照してください。
f
Quartus II TimeQuest タイミング・アナライザを使用したスタティック・
タイミング解析の実行について詳しくは、「Quartus II ハンドブック
Volume 3」の「Quartus II TimeQuest タイミング・アナライザ」の章を
参照してください。
Altera Corporation
2007 年 10 月
Chip Planner を使用したデザイン解析
図 10–13. Chip Planner のクリティカル・パスの設定
フィジカル・タイミング見積りの表示
Chip Planner で、リソースを選択して、デバイスの他のリソースへの概
算遅延を確認することができます。リソースを選択すると、可能性のあ
るデスティネーション・リソースの色で遅延が表されます。リソースの
色が薄いほど、遅延が大きいことになります。
デバイスのフィジカル・タイミング・マップを表示するには、
Chip Planner で Task プルダウン・メニューの隣にある Layers アイコン
をクリックします。Background Color Map の下の Physical Timing
Estimate を選択します。ソースを選択し、カーソルをデスティネーショ
ン・リソースに移動します。Chip Planner は、選択したソース・レジス
タとデスティネーション・レジスタ間の概算の配線遅延を表示します。
Altera Corporation
2007 年 10 月
10–23
Quartus II ハンドブック Volume 3
デバイス内のロジックを手動で移動して Fitter の結果を改善しようとす
るとき、または LogicLock 領域を作成してロジックをまとめてグループ
化するときに、フィジカル・タイミング見積り情報を使用することがで
きます。この機能により、異なるノード間の物理的な配線遅延を見積る
ことができるため、クリティカルなノードとモジュールを近接して配置
し、クリティカルでないか、または関連のないノードとモジュールを離
して配置することができます。
クリティカルなノード間の遅延を低減するのに加えて、クリティカルな
エンティティおよびモジュールとクリティカルでないエンティティおよ
びモジュール間の配線の輻輳を低減するために、配置アサインメントを
行うことができます。これにより、Quartus II Fitter をデザインのタイミ
ング要件に適合させることができます。
1
ロジックの移動と手動での配置の作成は、タイミング要件に適
合させるための高度な手法であり、デザインを慎重に解析した
後で行なう必要があります。Floorplan Editing（Assignment）
タスクでのノードの移動は、アサインメントを作成します。た
だし、Post-Compilation Editing（ECO）タスクでノードを移動
すると、この変更は ECO 変更とみなされます。
フロアプラン・アサインメントについて詳しくは、10–33 ページの「Chip
Planner におけるアサインメントの表示」を参照してください。
f
ECO の実行について詳しくは、
「Quartus II ハンドブック Volume 2」の
「Engineering Change Management with the Chip Planner」を参照して
ください。
配線の輻輳の表示
Routing Congestion ビューでは、コンパイル後に使用される配線リソー
スの割合を確認することができます。この機能は、配線リソースが不足
している箇所を特定します。この情報は、配線の輻輳を緩和して、デザ
イン要件に適合させるのに必要なデザイン変更に関する決定を行うのに
役立ちます。輻輳は、ロジック・リソースの色と影で視覚的に表示され
ます。色が濃いほど、配線リソースの利用率が高いことになります。配
線の輻輳を Chip Planner で表示するには、Task メニューの隣にある
Layers アイコンをクリックします。Background Color Map の下の
Routing Utilization マップを選択します（図 10–14）。
HardCopy II デバイスを使用する場合には、バックグランド・カラーは
選択できません。HardCopy II で配線の輻輳を表示させには、Routing
Congestion をオンにします。
10–24
Altera Corporation
2007 年 10 月
Chip Planner を使用したデザイン解析
図 10–14. Chip Planner の配線の輻輳マップ
I/O バンクの表示
Chip Planner は、デバイスの I/O バンクを異なる色で表示することがで
きます。デバイスの I/O バンク・マップを表示するには、Task メニュー
の隣にある Layers アイコンをクリックします。Background Color Map
の下の I/O Banks マップを選択します。図 10–15 を参照してください。
Altera Corporation
2007 年 10 月
10–25
Quartus II ハンドブック Volume 3
図 10–15. Chip Planner の I/O バンクの表示
1
10–26
Chip Planner のすべての定義済みタスクは、Block Utilization
Map をデフォルトのバックグランド・カラー・マップとして表
示します。
Altera Corporation
2007 年 10 月
Chip Planner を使用したデザイン解析
ファンインおよびファンアウト接続の生成
この機能は、選択した素子にファンインまたは選択した素子からファン
アウトする素子を表示します。表示された接続を削除するには、
Chip Planner ツールバーの Clear Connections アイコンを使用します。
図 10–16 に、選択したリソースのファンイン接続を示します。
図 10–16. 生成されたファンイン
隣接したファンインおよびファンアウト接続の生成
この機能により、選択した素子のファンインおよびファンアウト接続で
ある隣接したリソースを表示できます。例えば、ロジック・リソースを
選択して隣接したファンインを表示することにより、ロジック・リソー
スをドライブする配線リソースを確認することができます。すべてのロ
ジック・リソースおよび配線リソースの隣接したファンインおよびファ
ンアウトを生成できます。表示された接続を削除するには、ツールバー
の Clear Connections アイコンを使用します。図 10–17 に、選択したリ
ソースの隣接したファンアウト接続を示します。
Altera Corporation
2007 年 10 月
10–27
Quartus II ハンドブック Volume 3
図 10–17. 隣接したファンアウト接続
10–28
Altera Corporation
2007 年 10 月
Chip Planner を使用したデザイン解析
配線のハイライト
この機能により、選択したパスや接続に使用する配線リソースをハイラ
イトすることができます。図 10–18 に、2 つのロジック・エレメント間
に使用する配線リソースを示します。
図 10–18. 配線のハイライト
Altera Corporation
2007 年 10 月
10–29
Quartus II ハンドブック Volume 3
遅延の表示
エレメント間の接続を生成するときに、ハイライトされた接続のタイミ
ング遅延を表示できます。例えば、2 つのロジック・リソース間または
ロジック・リソースと配線リソース間の遅延を表示できます。図 10–19
に、複数のロジック・エレメント間の遅延を示します。
図 10–19. 遅延の表示
10–30
Altera Corporation
2007 年 10 月
Chip Planner を使用したデザイン解析
Chip Planner におけるパスの探索
Chip Planner を使用して、ロジック・エレメント間のパスを探索できま
す。以下の例では、Chip Planner を使用してタイミング解析レポートか
らのパスを探します。
タイミング解析レポートから Chip Planner へのパスの探索
タイミング解析レポートから Chip Planner へのパスを探索するには、以
下のステップを実行します。
1.
2.
検索するパスを選択します。
タイミング解析レポートでパスを右クリックして、Locate を右ク
リックし、次に Locate in Chip Planner（Floorplan & Chip Editor）
（図 10–20）をクリックします。
図 10–20. Chip Planner タイミング解析レポートからのタイミング・
パスの探索
図 10–21 に、Chip Planner に表示されるパスを示します。
Altera Corporation
2007 年 10 月
10–31
Quartus II ハンドブック Volume 3
図 10–21. 表示されたパス
Chip Planner に配置したパスに使用されている配線リソースを表示する
には、Chip Planner ツールバーの Highlight Routing アイコンをクリッ
クするか、View メニューの Highlight Routing をクリックします。
パスの接続の解析
Chip Plannerのアイテム間の接続を表示するには、ツールバーの Expand
Connections/Paths アイコンを使用します。各接続間のタイミング遅延
を追加するには、ツールバーの Show Delays アイコンを使用します。
図 10–22 に、Chip Planner に表示される選択したパスの接続を示します。
10–32
Altera Corporation
2007 年 10 月
Chip Planner を使用したデザイン解析
図 10–22. パスの解析
Chip Planner におけるアサインメントの表示
ロケーション・アサインメントは、ツールから所定のレイヤ・セットを
選択することによって表示できます。Chip Planner においてロケーショ
ン・アサインメントを表示するには、Floorplan Editing（Assignment）
タスクを選択するか、または Assignment 編集モードで任意のカスタム・
タスクを選択します。図 10–23 を参照してください。
Chip Planner は、割り当て済みのリソースを特定の色（デフォルトでは
グレー）で表示することによって、ロケーション・アサインメントを視
覚的に示します。選択したリソースを新しい位置にドラッグして、アサ
インメントを作成または移動できます。
Altera Corporation
2007 年 10 月
10–33
Quartus II ハンドブック Volume 3
図 10–23. Chip Planner におけるアサインメントの表示
Note: The gray
colored resource is a
user assignment.
Chip Planner でドラッグ・アンド・ドロップ手法を使用して、ノードお
よびピンのロケーション・アサインメントや LogicLock 領域およびカス
タム領域へのアサインメントを行うことができます。作成するアサイン
メントは、次の配置配線操作中に Fitter によって適用されます。
f
ロケーション・アサインメントについて詳しくは、Quartus II Help を参
照してください。
Chip Planner におけるパスの配線チャネルの表示
接続間の配線チャネルを表示するには、ツールバーの Highlight Routing
アイコンをクリックします。図 10–24 に、Chip Planner で選択したパス
に使用する配線チャネルを示します。
10–34
Altera Corporation
2007 年 10 月
Chip Planner を使用したデザイン解析
図 10–24. 配線のハイライト
f
Chip Planner ツールの Resource Property Editor モードを使用して、
FPGA を表示および編集することができます。詳細については、
「Quartus II ハンドブック Volume 2」の「Engineering Change Management
with the Chip Planner」を参照してください。
セル遅延テーブル
デザイン内の任意の LE について、すべての入力からすべての出力まで
の伝播遅延を表示できます。ある素子のセル遅延テーブルを表示するに
は、Chip Planner で素子を選択して右クリックします。ポップアップ・
メニューから Locate をクリックし、次に Locate in Resource Property
Editor をクリックします。Resource Property ウィンドウは、セル遅延
テーブルと併せて素子プロパティを表示し、すべての入力からすべての
出力までの伝播遅延を示します。図 10–25 に、セル遅延テーブルを示し
ます。
Altera Corporation
2007 年 10 月
10–35
Quartus II ハンドブック Volume 3
図 10–25. セル遅延テーブル
Chip Planner での Stratix III デバイスの高消費電力および
低消費電力タイルの表示
Chip Planner には、定義済みタスク Power Analysis（Assignment）が
あり、Stratix III デバイスのパワー・マップを示します。Stratix III デバ
イスは、高消費電力モードまたは低消費電力モードのいずれかで動作可
能なアダプティブ・ロジック・モジュール（ALM）を備えています。電
力モードはフィッティング・プロセス中に、Quartus II ソフトウェアで
設定されます。これらの ALM はまとめてグループ化され、
「タイル」と
呼ぶ大規模なブロックを形成します。
f
Stratix III デバイスの消費電力の解析および最適化について詳しくは、ア
プリケーション・ノート「AN 437: Stratix III FPGA の消費電力の最適
化」を参照してください。
Chip Planner で、Stratix III デバイスに対して Power Analysis
（Assignment）タスクが選択されると、低消費電力および高速タイルが
異なる色で表示されます。黄色のタイルは高速モードで動作し、青のタ
イルは低消費電力モードで動作します（図 10–26 を参照）。Power
10–36
Altera Corporation
2007 年 10 月
Timing Closure Floorplan の概要
Analysis タスクの編集モードは「Assignment」です。このモードでは、
このタスクに対するすべてのフロアプラン関連機能を実行できますが、
どのタイルも編集して電力モードを変更することはできません。
図 10–26. Stratix III デバイスでの高消費電力および低消費電力タイルの
表示
Yellow Tiles Operate in
High Speed Mode
Timing
Closure
Floorplan の
概要
従来のデバイス・ファミリは、Chip Planner でサポートされていません。
Timing Closure Floorplan を使用して、フロアプランの解析を行います。
APEX、ACEX、FLEX、および MAX 7000 ファミリのデバイスは、Timing
Closure Floorplan でのみサポートされています。この項では、FPGA デ
ザイン解析を向上するための Timing Closure Floorplan の使用方法を説
明します。
10–2 ページの表 10–1 に、Timing Closure Floorplan Editor および Chip
Planner でサポートされているデバイス・ファミリの一覧を示していま
す。
Timing Closure Floorplan Editor を開始するには、Assignments メニュー
の Timing Closure Floorplan をクリックしてください。
Altera Corporation
2007 年 10 月
10–37
Quartus II ハンドブック Volume 3
1
プロジェクトのデバイスが Timing Closure Floorplan でサポー
トされていない場合、次のメッセージが表示されます : Can’t
display a floorplan: the current device family
is only supported by Chip Planner。
ターゲット・デバイスが Timing Closure Floorplan でサポートされてい
る場合は、以下のリソースのいずれかを右クリックして、Locate をポイ
ントし、Locate in Timing Closure Floorplan をクリックして、Timing
Closure Floorplan ツールを起動することができます。
■
■
■
■
■
■
■
Compilation Report
Node Finder
Project Navigator
RTL ソース・コード
RTL Viewer
Simulation Report
Timing Report
図 10–27 に、Timing Closure Floorplan ツールバーのアイコンを示しま
す。
10–38
Altera Corporation
2007 年 10 月
Timing Closure Floorplan の概要
図 10–27. Timing Closure Floorplan のアイコン
Altera Corporation
2007 年 10 月
10–39
Quartus II ハンドブック Volume 3
Timing
Closure
Floorplan を
使用した
デザイン解析
Timing Closure Floorplan Editor を使用すると、Quartus II ソフトウェア
でデザインのフル・コンパイルを実行する前および後にデザインを視覚
的に解析できます。このフロアプラン・エディタを Quartus II タイミン
グ解析機能と併用することにより、強力なデザイン解析手法が実現しま
す。
Timing Closure Floorplan ビュー
Timing Closure Floorplan Editor は、次の 5 つのビューを提供します。
■
■
■
■
■
Field ビュー
Interior Cells ビュー
Interior Labs ビュー
Package Top ビュー
Package Bottom ビュー
Field ビュー
Field ビューは、デバイス・フロアプランで使用されるリソースを色分け
した高度なビューです。エンベデッド・システム・ブロック（ESB）や
MegaLAB ブロックなどのすべてのリソースが概略化されて表示されま
す。図 10–28 に、APEX II デバイスの Field ビューを示します。
10–40
Altera Corporation
2007 年 10 月
Timing Closure Floorplan を使用したデザイン解析
図 10–28. APEX II デバイスの Field ビュー
Field ビューでリソースの詳細を表示するには、リソースを選択し、右ク
リックして Show Details を選択します。詳細を非表示にするには、す
べてのリソースを選択し、右クリックして、Hide Details を選択します
（図 10–29）。
Altera Corporation
2007 年 10 月
10–41
Quartus II ハンドブック Volume 3
図 10–29. Field ビューにおけるロジック・アレイ • ブロックの
Show Details および Hide Details
その他のビュー
Interior Cells、Interior Labs、Package Top、および Package Bottom ビュー
を使用してデザインを Timing Closure Floorplan Editor で表示すること
もできます。各種フロアプラン・ビューを表示するには、View メニュー
を使用します。Interior Cells ビューには、MegaLAB 内の個々のロジッ
ク・エレメントとデバイス・ピンを含むデバイス・リソースが詳細に表
示されます。
アサインメントの表示
Timing Closure Floorplan Editor は、ユーザ・アサインメントとフィッ
タ配置を区別します。ユーザ・アサインメントとは、LogicLock 領域な
ど、ユーザが作成するアサインメントです。
コンパイル後にデバイスが変更された場合、ユーザ・アサインメント・
オプションとフィッタ配置オプションを一緒に使用することはできませ
ん。その場合、フィッタ配置には最終コンパイルの結果が表示され、ユー
ザ・アサインメントには新しく選択されたデバイスのフロアプランが表
示されます。
10–42
Altera Corporation
2007 年 10 月
Timing Closure Floorplan を使用したデザイン解析
ユーザ・アサインメントを表示するには、フロアプラン・エディタのツー
ルバーで Show User Assignments アイコンをクリックするか、View メ
ニューの Assignments を選択し、Show User Assignments をクリック
します。フィッタ配置を表示するには、フロアプラン・エディタのツー
ルバーで Show Fitter Placements アイコンをクリックするか、View メ
ニューの Assignments をポイントし、Show Fitter Placements をクリッ
クします。図 10–30 に、フィッタ配置を示します。
図 10–30. フィッタ配置
Altera Corporation
2007 年 10 月
10–43
Quartus II ハンドブック Volume 3
クリティカル・パスの表示
図 10–31 に示すように、クリティカル・パスの表示機能は、Timing
Closure Floorplan の配線パスを表示します。パスのクリティカリティは
そのスラックによって決定され、タイミング解析レポートにも示されま
す。
図 10–31. クリティカル・パス
クリティカル・パスを Timing Closure Floorplan で表示するには、Critical
Path Settings アイコンをクリックするか、View メニューで Routing を
ポイントし、Critical Paths Settings をクリックします。
クリティカル・パスを表示するときに、表示するデザイン内のクロック
を指定することができます。表示するパスを決定するには、slack フィー
ルドにスラックのスレッショルドを指定します。
1
10–44
フロアプランに表示するパスにはタイミング設定を行い、タイ
ミング解析を実行しておく必要があります。
Altera Corporation
2007 年 10 月
Timing Closure Floorplan を使用したデザイン解析
f
タイミング・アナライザを使用したデザインのスタティック・タイミン
グ解析の実行について詳しくは、
「Quartus II ハンドブック Volume 3」の
「Quartus II Classic Timing Analyzer」および「Quartus II TimeQuest
Timing Analyzer」の章を参照してください。
クリティカル・パスの表示は、配置に基づいてノードのクリティカリティ
を判断する際に役立ちます。クリティカル・パスの詳細を表示するため
のオプションが多数あります。
デフォルト・ビューには、表示されているソース・レジスタとデスティ
ネーション・レジスタのパスが表示されます。また、ワースト・ケース
のパスに沿って、ソース・ノードとデスティネーション・ノード間の組
み合わせノードをすべて表示することもできます。完全なパスを表示す
るには、遅延ラベルをクリックしてパスを選択し、右クリックして Show
Path Edges を選択します。図 10–32 は、組み合わせノードを通るクリ
ティカル・パスを示しています。組み合わせノードを非表示にするには、
パスを選択し、右クリックして Hide Path Edges を選択します。
1
パスを選択するには、配線遅延を表示する必要があります。
図 10–32. ワースト・ケースの組み合わせパスのパス・エッジの表示
Altera Corporation
2007 年 10 月
10–45
Quartus II ハンドブック Volume 3
Paths ダイアログ・ボックスでパスを LogicLock 領域に割り当てるには、
パスを選択し、右クリックして Properties を選択します。
LogicLock 領域内の 2 つのノード間の最大配線遅延を確認することがで
きます。この機能を使用するには、View メニューで Routing をポイン
トし、Show Intra-region Delay をクリックします。フィッタ配置の
LogicLock 領域上にカーソルを置くと、最大遅延が表示されます。
Paths ダイアログ・ボックスでパスを割り当てる方法について詳しくは、
10–50 ページの「Timing Closure Floorplan ビュー」を参照してください。
タイミング解析の実行後に、作成されたタイミング・レポート・ファイ
ルからタイミング・パスを探索することができます。レポート・ファイ
ルのどれかのロウを右クリックして、Locate をポイントし、次に Locate
in Timing Closure Floorplan をクリックします。Timing Closure
Floorplan ウィンドウが開いて、タイミング・パスがハイライトされます。
f
Quartus II ソフトウェアによるデザインの最適化について詳しくは、
「Quartus II ハンドブック Volume 2」の「Area and Timing Optimization」
を参照してください。Timing Closure Floorplan で利用可能なオプショ
ンおよびツールと、その章で説明されている手法を使用することにより、
Quartus II ソフトウェアでタイミング・クロージャをより効率的に達成
することができます。
フィジカル・タイミング見積り
Timing Closure Floorplan Editor で、リソースを選択してデバイスの他
のリソースへの概算遅延を確認することができます。リソースを選択す
ると、可能性のあるデスティネーション・リソースの色で遅延が表され
ます。リソースの色が濃いほど、遅延が大きいことになります
（図 10–33）。
10–46
Altera Corporation
2007 年 10 月
Timing Closure Floorplan を使用したデザイン解析
図 10–33. Physical Timing Estimates ビュー
ソース・リソースを選択し、可能性のあるデスティネーション・リソー
スの上にカーソルを置いたままにしても、2 点間のおよその遅延を表示
できます（図 10–34）。
Altera Corporation
2007 年 10 月
10–47
Quartus II ハンドブック Volume 3
図 10–34. Timing Closure Floorplan におけるフィジカル・タイミング見積りの遅延
遅延は、考えられるベスト・ケースの配線に基づく見積りを表していま
す。配線リソースの使用状況によっては、表示されているよりも遅延が
長くなる場合があります。一般に、推定される遅延と実際の遅延の間に
は、高い相関性があります。
フィジカル・タイミング見積りを表示するには、Show Physical Timing
Estimate アイコンをクリックするか、View メニューで Routing をポイ
ントし、Show Physical Timing Estimates をクリックします。
デバイス内のロジックを手動で配置する際に、フィジカル・タイミング
見積り情報を使用することができます。この情報を利用して、クリティ
カルなノードとモジュールを近接して配置し、クリティカルでないか、
または関連のないノードとモジュールを離して配置することにより、ク
リティカルなエンティティおよびモジュールとクリティカルでないエン
ティティおよびモジュールとの間の配線の輻輳を減らすことができま
す。この配置によって、Quartus II Fitter はタイミング要求を満たすこと
ができます。
10–48
Altera Corporation
2007 年 10 月
Timing Closure Floorplan を使用したデザイン解析
配線の輻輳の表示
配線の輻輳の表示機能では、コンパイル後に使用される配線リソースの
割合を確認することができます。この機能は、配線リソースが不足して
いる箇所を特定します。
輻輳は、ロジック・リソースの色と影で視覚的に表示されます。色が濃
いほど、配線リソースの利用率が高いことになります。赤色のロジック・
リソースは、利用率が指定されたスレッショルドを超えています。
配線輻輳ビューは、Field View をイネーブルにしたときにのみ、View メ
ニューから表示できます。配線の輻輳をフロアプランで表示するには、
Show Routing Congestion アイコンをクリックするか、View メニュー
で Routing をポイントし、Show Routing Congestion をクリックしま
す。表示するクリティカル・パスの基準を設定するには、Routing
Congestion Settings アイコンをクリックするか、View メニューで
Routing をポイントし、Routing Congestion Settings をクリックします。
Routing Congestion Settings ダイアログ・ボックスでは、調べたい配線
リソース（インタコネクト・タイプ）を選択して、輻輳のスレッショル
ドを設定できます。配線の輻輳は、合計リソース使用量を利用可能な合
計リソースで除算して計算されます（図 10–35）。
図 10–35. Routing Congestion Settings ダイアログ・ボックス
Altera Corporation
2007 年 10 月
10–49
Quartus II ハンドブック Volume 3
配線の輻輳ビューワを使用して配線の不足箇所を確認する場合は、配線
リソースを個別に調べて、利用可能なリソースの 100% 近くを利用して
いるリソースを特定します（図 10–36）。
図 10–36. Cyclone デバイスのサンプル例の配線の輻輳
Timing Closure Floorplan ビュー
Timing Closure Floorplan ビューには、現在のコンパイルと最後に行わ
れたコンパイルのアサインメントが1つの画面に表示されます。図 10–37
に示すように、Field ビューか Interior Cells ビューのいずれかに表示で
きます。Field ビューには、エンベデッド・システム・ブロック（ESB）
や MegaLAB ブロックなどのすべてのデバイス・リソースが概略された、
詳細な表示のないデバイスのフロアプランが表示されます。Interior
Cells ビューには、MegaLAB 内の個々のロジック・エレメントとデバイ
ス・ピンを含むデバイス・リソースが詳細に表示されます。
10–50
Altera Corporation
2007 年 10 月
Timing Closure Floorplan を使用したデザイン解析
図 10–37. Timing Closure Floorplan Editor
Field View
Interior Cells View
Timing Closure Floorplan における LogicLock 領域
Timing Closure Floorplan でサポートされているデバイスで LogicLock
領域を定義した後、Timing Closure Floorplan、LogicLock Regions ダイ
アログ・ボックス、または Tcl スクリプトを使用して、領域にリソース
を割り当てる必要があります。
Timing Closure Floorplan Editor における LogicLock 領域の作成
図 10–38 に示すように、Timing Closure Floorplan Editor には、LogicLock
領域の操作に使用されるツールバー・ボタンがあります。デバイスのフ
ロアプランで LogicLock 領域を描画するには、Create New LogicLock
Region ボタンを使用します。
1
Show User Assignments または Show Fitter Placements を選択
した場合、Timing Closure Floorplan Editor には LogicLock 領
域が表示されます。領域のタイプによって、フロアプランでの
外観が決まります。
Timing Closure Floorplan Editor は、ユーザ・アサインメントとフィッ
タ配置を区別します。Timing Closure Floorplan で Show User
Assignments オプションがオンになっている場合、LogicLock 領域に行
われている現在のアサインメントを確認できます。Fitter Placement オ
プションがオンになっている場合、最後に行ったコンパイル後の
LogicLock 領域のプロパティが表示されます。ユーザが割り当てた
Altera Corporation
2007 年 10 月
10–51
Quartus II ハンドブック Volume 3
LogicLock 領域は、Timing Closure Floorplan Editor 内で濃いブルーに
縁取られて表示されます。フィッタが配置した領域は、Timing Closure
Floorplan Editor 内でマゼンタに縁取られて表示されます（図 10–38）。
図 10–38. Timing Closure Floorplan Editor のツールバー・ボタン
Create New LogicLock Region
Show User Assignments
Show Fitter Placements
User Placed Region
Fitter Placed Region
ドラッグ・アンド・ドロップによるロジックの配置
Project Navigator の Hierarchy タブ、Node Finder または回路図デザイ
ン・ファイルに表示されるロジックを選択し、Timing Closure Floorplan
または LogicLock Regions ダイアログ・ボックスにドラッグ・アンド・
ドロップすることができます。図 10–5に、Project NavigatorのHierarchy
タブから Timing Closure Floorplan の LogicLock 領域にドラッグ・アン
ド・ドロップされたロジックを示します。
10–52
Altera Corporation
2007 年 10 月
Timing Closure Floorplan を使用したデザイン解析
Timing Closure Floorplan を使用した LogicLock 領域の
接続性の解析
LogicLock 領域のロジックがどのようにインタフェースするかを確認す
るには、LogicLock 領域間の接続性を表示します。この機能は、LogicLock
領域にエンティティが割り当てられるときに非常に便利です。
LogicLock 領域のファンインとファンアウトを表示することも可能で
す。
Timing Closure Floorplan で接続性を表示するには、View メニューで
Routing をポイントし、Show LogicLock Regions Connectivity をクリッ
クします。図 10–39 に、標準の LogicLock 領域の接続性を示します。
図 10–39. 接続数が表示された LogicLock 領域の接続性
図 10–39 に示すように、接続線の太さは領域間に存在する接続数を表し
ます。領域間の接続数を表示するには、View メニューで Routing をポ
イントし、Show Connection Count をクリックします。
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2007 年 10 月
10–53
Quartus II ハンドブック Volume 3
LogicLock 領域の接続性は、Timing Closure Floorplan でユーザ・アサイ
ンメントがイネーブルになっている場合にのみ適用されます。可動
LogicLock 領域を使用すると、ユーザが割り当てた領域の原点は必ずし
もフィッタ配置の領域と同じではありません。可動 LogicLock 領域の原
点を最終コンパイルの原点に変更するには、LogicLock Regions ウィン
ドウを使用するか、LogicLock Regions Properties ダイアログ・ボック
スの Location の下の Back-Annotate Origin and Lock を選択します。
LogicLock 領域のファンインまたはファンアウトを表示するには、ファ
ンインまたはファンアウト・オプションをオンにして、ユーザ割り当て
の LogicLock 領域を選択します。
ファンイン・オプションを設定するには、Show Node Fan-In アイコン
をクリックするか、View メニューで Routing をポイントし、Show Node
Fan-In をクリックします。ファンアウト・オプションを設定するには、
Show Node Fan-Out アイコンをクリックするか、View メニューで
Routing をポイントし、Show Node Fan-Out をクリックします。
LogicLock 領域のファンインまたはファンアウトを表示すると、ユーザ・
アサインメントを持つノードだけが表示されます。
Quartus II LogicLock デザインの追加機能
LogicLock Regions ダイアログ・ボックスと Device Floorplan ビューを
補足するために、Quartus II ソフトウェアには LogicLock 機能によるデ
ザインを補助する追加機能があります。
ツールチップ
LogicLock Regions ダイアログ・ボックスの LogicLock 領域名の上、ま
たは Timing Closure Floorplan の LogicLock 領域の上部バーの上にマウ
ス・ポインタを移動すると、Quartus II ソフトウェアは、LogicLock 領
域のプロパティに関する情報を示すツールチップを表示します。
マウス・ポインタを Fitter-placed LogicLock regions の上に置くと、
LogicLock 領域内に最大配線遅延が表示されます。この機能をイネーブ
ルにするには、View メニューで Routing をポイントし、Show
Intra-region Delay をクリックします。
LogicLock 領域の予約
Quartus II ソフトウェアは、エンティティとノードのすべてのアサイン
メントを LogicLock 領域に適用します。領域全体がエンティティとノー
ドで占められず、領域のリソースの一部未使用のまま残る場合がありま
す。領域のリソースの利用率と性能を向上させるために、Quartus II ソ
10–54
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2007 年 10 月
Timing Closure Floorplan を使用したデザイン解析
フトウェアのデフォルト動作により、他のノードおよびエンティティで、
他の領域に割り当てられていないものが未使用リソースに割り当てられ
ます。この動作は、LogicLock Region Properties ダイアログ・ボックス
の General タブで、Reserved オプションをオンにすると無効にできま
す。このオプションをオンにすると、LogicLock 領域には明示的に
LogicLock 領域に割り当てたエンティティとノードのみ収められます。
チーム・ベースのデザイン環境では、このオプションはデバイスのフロ
アプランで非常に役に立ちます。このオプションを on にした場合、各
サブモジュールの配置と最適化が行われるデバイス・フロアプランの一
部を各チームに割り当てることができます。デバイス・リソースは、他
のモジュールの性能に影響を与えずにすべてのモジュールに分配できま
す。
Prevent Assignment to LogicLock Regions オプション
Prevent Assignment to LogicLock Regions オプションをオンにすると、
指定されたエンティティまたはノードがすべての LogicLock 領域のメン
バーから除外されます。ただし、エンティティまたはノードの LogicLock
領域への加入は阻止されません。フィッタは領域が存在しない場合と同
様に、デバイスのどの位置にでもエンティティまたはノードを配置しま
す。例えば、モジュール全体が LogicLock 領域に割り当てられている場
合、このオプションをオンにすると、特定のサブエンティティまたはノー
ドを領域から除外できます。
1
エンティティまたはノードへの Prevent Assignment to
LogicLock Regions アサインメントは、アサインメント・エディ
タの Assignment Name で実行します。
LogicLock 領域の接続性
Timing Closure Floorplan Editor を使用すると、デザイン内に存在する
各種の LogicLock 領域間の接続を確認することができます。領域間の接
続は、LogickLock 領域をつなぐ 1 本の線で描かれます。この線の太さ
は、領域間の接続数に比例します。
Rubber Banding
View メニューで Routing をクリックし、 Rubber Banding を選択する
と、フロアプラン・エディタ上で Logic Lock 領域を移動する際にフロア
プラン・エディタ内で LogicLock 領域とノード間の既存の接続を表示で
きます。
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2007 年 10 月
10–55
Quartus II ハンドブック Volume 3
Show Critical Paths
Show Critical Paths オプションをオンにすると、デザインのクリティカ
ル・パスを表示できます。このオプションを Critical Paths Settings オ
プションと一緒に使用すると、タイミング解析レポートに基づいてパス
が表示されます。
Show Connection Count
Show Connection Count オプションをオンにすると、LogicLock 領域間
の接続数を確認できます。
Analysis and Synthesis Resource Utilization by Entity
コンパイル・レポートの Analysis and Synthesis Resource Utilization
by Entity セクションでは、エンティティ・レベルの情報を含む正確なリ
ソース利用率統計が報告されます。この機能は、LogicLock 領域を手動
で作成する場合に便利です。
パス・ベース・アサインメント
ソースおよびデスティネーション・ノードに基づいて、LogicLock 領域
にパスを割り当てると、クリティカルなデザイン・ノードを LogicLock
領域に簡単にグループ化できます。パスのソースおよびデスティネー
ション・ノードは、以下のいずれかになります。
■
■
■
■
レジスタ間の有効なパス。つまり、ソース・ノードとデスティネー
ション・ノードがいずれもレジスタでなければなりません。
ピンとレジスタ間の有効なパス。つまり、ソース・ノードがピンで、
デスティネーション・ノードがレジスタです。
レジスタとピン間の有効なパス。つまり、ソース・ノードがレジス
タで、デスティネーション・ノードがピンです。
ピン間の有効なパス。つまり、ソース・ノードとデスティネーショ
ン・ノードがいずれもピンでなければなりません。
Paths ダイアログ・ボックスにアクセスするには、Logic Lock Regions
ダイアログ・ボックスの General タブで、Add Path をクリックします。
10–56
Altera Corporation
2007 年 10 月
Timing Closure Floorplan を使用したデザイン解析
1
ソースおよびデスティネーション・ノードには、
「*」と「?」の
両方のワイルドカードを使用できます。パス・ベースのアサイ
ンメントを作成する場合、Paths ダイアログ・ボックスの Name
exclude フィールドを使用して、特定のノードを除外できます。
Quartus II は Name exclude フィールドの設定に一致するノー
ドを通過するすべてのパスを無視します。例えば、ソースとデ
スティネーションの間に、ノード A を通過するパスとノード B
を通過するパスの 2 つのパスがあるケースを検討してみる
と、Name exclude フィールドにノード B を指定した場合、ノー
ド A を通過するパス・アサインメントのみ有効です。
Quartus II タイミング解析レポートを使用して、以下のステップを実行
することでも、パス・ベースのアサインメントを作成できます。
1.
Compilation Report の Timing Analyzer セクションを展開します。
2.
セクション内で、「Clock Setup:<clock name>」のラベルが付いた任
意のクロックを選択します。
3.
LogicLock 領域に割り当てるパスを見つけます。このパスを Report
ウィンドウからドラッグして、Quartus II GUI の LogicLock Region
ペインのラベル付きロウにドロップします。
この操作により、Timing Analysis Report に示すように、ソース・レジ
スタからデスティネーション・レジスタにパス・ベースのアサインメン
トが作成されます。
Quartus II リビジョン機能
LogicLock 領域を作成、変更する場合、またはトップレベルのデザイン
にインポートする場合、希望する結果を得るために、様々なコンフィギュ
レーションで実験する必要があります。Quartus II ソフトウェアは、最
適なコンフィギュレーションが見つかるまで、同じプロジェクトを異な
る設定で編成するための簡便な方法であるリビジョン機能を備えていま
す。
Project メニューの Revisions をクリックします。Revisions ダイアログ・
ボックスで、リビジョンを作成および設定します。リビジョンは現在の
デザイン、またはこれまでに作成したリビジョンに基づいて実行できま
す。作成した各リビジョンについて、説明を入力することもできます。
これは、LogicLock 領域のために作成した配置制約を編成するのに便利
な方法です。
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2007 年 10 月
10–57
Quartus II ハンドブック Volume 3
LogicLock アサインメントの優先度
LogicLock 領域へのエンティティおよびノードのアサインメント中に衝
突が発生することがあります。例えば、トップレベル全体のエンティティ
を 1 つの領域に割り当て、このトップレベルのエンティティ内のノード
を別の領域に割り当てる場合などです。アサインメントの衝突を解決す
るために、Quartus II ソフトウェアは LogicLock アサインメントの優先
順位を維持します。Quartus II の優先順位は、高いものから順に以下の
とおりです。
1.
2.
3.
正確なノード・レベルのアサインメント
パス・ベースおよびワイルドカードのアサインメント
階層アサインメント
ただし、パス・ベースおよびワイルドカードのアサインメント内でも衝
突が発生することがあります。パス・ベースおよびワイルドカードのア
サインメントの衝突は、あるパス・ベースまたはワイルドカードのアサ
インメントが別のパス・ベースまたはワイルドカードのアサインメント
に適合しない場合に発生します。例えば、ラベル名が X のノードを含む
パス・ベースのアサインメントが実行され、LogicLock 領域
PATH_REGION に割り当てられるとします。2 回目のアサインメントは、
ワイルドカード・アサインメント X* を使用して行われ、ノード X が領
域 WILDCARD_REGION に配置されます。これら 2 つのアサインメントの
結果、ノード X は PATH_REGION と WILDCARD_REGION の 2 つの領域
に割り当てられます。
この種の衝突を解決するために、Quartus II ソフトウェアはアサインメ
ントが実行される順序を維持し、最後に作成されたアサインメントを最
初に処理します。
1
LogicLock properties ダイアログ・ボックスの General タブで
Priority を選択して、Priority ダイアログ・ボックスを開きま
す。パス・ベースおよびワイルドカードのアサインメントの優
先順位は、Priority ダイアログ・ボックスの Up ボタンまたは
Down ボタンを使用して変更できます。領域間のアサインメン
トに優先順位を設定するには、複数の LogicLock 領域を選択す
る必要があります。領域を選択した後、LogicLock Properties
ウィンドウから Priority ダイアログ・ボックスを開くことがで
きます。
LogicLock 領域とソフト LogicLock 領域
通常、特定の LogicLock 領域に割り当てられたすべてのノードは、常に
その領域の境界内に置かれます。LogicLock 領域の固定された矩形境界
を取り除くことで、ソフト LogicLock 領域はデザインのパフォーマンス
10–58
Altera Corporation
2007 年 10 月
Timing Closure Floorplan を使用したデザイン解析
を向上します。LogicLock 領域を「Soft」として割り当てると、Quartus II
ソフトウェアは領域に割り当てられたノードを可能な限り多く、近接し
て配置しようと試みます。また、デザインの性能要件に合わせてノード
をソフト領域の外に移動できる柔軟性を備えています。これにより、
Quartus II Fitter は性能要件に合わせて、ノードをより柔軟にデバイスに
配置できます。
ソフト LogicLock 領域にノードを割り当てる場合、ノードはデバイスの
どの場所にでも配置できますが、ソフト領域が領域の子の場合、ノード
は最初の非ソフト親領域の境界の外部には割り当てられません。非ソフ
ト親領域が存在しない場合（Stratix II、Stratix GX、Stratix、Cyclone II、
Cyclone、または MAX II デバイスをターゲットとするデザイン）、領域
は Root_region 内、つまりデバイスの境界内で可動状態になります。
LogicLock Region Properties ダイアログ・ボックスの Location タブで、
Soft Region オプションを on にすることができます。
1
ソフト領域では階層を任意に構築できるため、親領域と子領域
のどのような組み合わせでもソフト領域にすることができま
す。Reserved オプションはソフト領域に対応していません。
ソフト LogicLock 領域はバック・アノテーションできません。これは、
Quartus II ソフトウェアが LogicLock 領域の外にノードを配置した場合、
領域の原点とサイズを基準にしてロケーション・アサインメントを定義
できないためです。
ソフト LogicLock 領域は、可動 LogicLock 領域をサポートするすべての
デバイス・ファミリで利用できます。
仮想ピン
Quartus II ソフトウェアでデザインをコンパイルする場合、すべての I/O
ポートはターゲット・デバイスのピンに直接マップされます。I/O ポー
トのマッピングによって、下位レベルのモジュールの I/O ポートがター
ゲット・デバイスで利用可能なピンの数を超え、モジュラーおよび階層
デザインに問題が生じる場合があります。あるいは、I/O ポートが直接
デバイス・ピンに供給しないで、他の内部ノードをドライブする場合が
あります。Quartus II ソフトウェアは、仮想ピンのサポートにより、こ
のような状況に対処しています。
仮想ピン・アサインメントは、デザイン・モジュールのどの I/O ポート
をトップレベル・デザインの内部ノードとするかを Quartus II ソフト
ウェアに伝えます。これらのアサインメントにより、下位レベルのモ
ジュールの I/O ポート数が利用可能なデバイスの合計ポート数を超えな
いようにしています。仮想ピンと指定されたすべての I/O ポートは、ター
ゲット・デバイスに応じて LCELL または ALM にマップされます。
Altera Corporation
2007 年 10 月
10–59
Quartus II ハンドブック Volume 3
1
双方向ピン、レジスタ付き I/O ピン、出力イネーブル信号を持
つ I/O ピンは仮想ピンにすることはできません。
トップレベルのデザインでは、これらの仮想ピンは別のモジュールの内
部ノードに接続されます。仮想ピンへのアサインメントにより、対応す
る内部ノードがトップレベル・モジュールに配置される場合と同じ位置
または領域に仮想ピンを配置することができます。この機能により、下
位レベルのモジュールの最適化時に正確なタイミング情報を提供すると
いう利点がもたらされます。
Quartus II ソフトウェアで仮想ピンを作成する場合、以下のガイドライ
ンに従ってください。
■
■
クロック・ピンは仮想ピンとして宣言できません。
トップレベルのデザインでフィジカル・デバイス・ピンをドライブ
するノードまたは信号は、仮想ピンとして宣言できません。
1
従来の
デバイス・
ファミリに
対する
LogicLock
手法の使用
Node Finder で Filter Type to Pins: Virtual を設定した場合、デ
ザインで割り当てられたすべての仮想ピンを表示できます。ア
サインメント・エディタから Node Finder にアクセスするには、
To フィールドをダブルクリックします。フィールドの右側に矢
印が表示されたら、矢印をクリックして Node Finder を選択し
ます。
LogicLock 手法は、MAX II および APEX II デバイス・ファミリなど、イ
ンクリメンタル・コンパイルをサポートしていない従来のデバイス向け
の最適化手法として推奨されています。この手法では、デザインの最適
化およびロック・ダウンを一度に 1 モジュールずつ行います。LogicLock
機能を使用して、各ロジック・モジュールを個別に作成し、1 つの階層
またはチーム・ベースのデザインに実装することができます。この
LogicLock 手法は、インクリメンタル・コンパイルをサポートしていな
いデバイスのタイミングおよび配置、またはそのいずれかの最適化と維
持を行うために使用できます。
LogicLock 手法を最適化戦略として使用することは、Cyclone や Stratix
シリーズ・デバイスのような新しいデバイス・ファミリではあまり効果
的ではありません。これらのシリーズの一部のデバイスにはこの機能が
サポートされている可能性がありますが、アルテラではこのようなデバ
イスでのデザインに LogicLock 手法を使用することは推奨していませ
ん。ただし、LogicLock 領域をインクリメンタル・コンパイルと併用し
てフロアプランを作成し、Stratix および Cyclone デバイス・シリーズの
デバイスのタイミング結果を保持することができます。
10–60
Altera Corporation
2007 年 10 月
従来のデバイス・ファミリに対する LogicLock 手法の使用
f
階層およびチーム・ベースのデザインについて詳しくは、
「Quartus II ハ
ンドブック Volume 1」の「階層ベースおよびチーム・ベースのデザイン
のための Quartus II インクリメンタル・フロー」の章を参照してくださ
い。
Quartus II LogickLock 手法
LogicLock 手法を旧型デバイスに使用するときは、アルテラ・デバイス
の固定または可動領域内の各ネットリスト・ファイルにロジックを配置
できます。次にその配置と、必要に応じてアルテラ・デバイス内のブロッ
クの配線を維持して、性能を保持することができます。
LogicLock 機能を使用して設計するには、サポートされているデバイス
に LogicLock 領域を作成し、その領域にロジックを割り当てます。ある
領域の境界内に配置されているロジックを最適化して、必要な性能を実
現してから、その領域の内容をバック・アノテートしてロジックの配置
と配線をロックしなければなりません。配置と配線をロックすると、領
域をデザインの残りの部分と統合するときに、性能を保持することがで
きます。
図 10–40 に、従来のデザイン・フローと LogicLock デザイン・フローと
の比較を示します。
図 10–40. Quartus II LogicLock デザイン・フローと比較した従来の
デザイン・フロー
Traditional Design Flow
LogicLock Design Flow
Design
Design, Optimize & Verify
Integrate
Integrate
Optimize
Verify
Verify
f
Altera Corporation
2007 年 10 月
LogicLock 機能によるブロック・ベースのデザインについて詳しくは、
「Quartus II ハンドブック Volume 1」の「階層ベースおよびチーム・ベー
スのデザインのための Quartus II インクリメンタル・フロー」の章を参
照してください。
10–61
Quartus II ハンドブック Volume 3
デザイン性能の向上
LogicLock 手法は、性能の最適化と維持に役立ちます。LogicLock 領域
を使用して、モジュール、エンティティ、または任意のロジック・グルー
プをデバイスのフロアプランの領域に配置できます。LogicLock アサイ
ンメントは、階層的に実行され、各モジュールおよびモジュール・グルー
プの配置と性能をより広く制御できます。
階層ブロック以外に、ワイルドカードをパスに含む LogicLock アサイン
メントをクリティカル・パス上に作成できるなど、LogicLock の制約を
個々のノードに適用できます。この技術は、クリティカル・パスが複数
のデザイン・ブロックにまたがる場合に有効です。
1
LogicLock 制約は性能を向上させますが、正しく適用されなけ
れば性能が低下する可能性があります。これによってもリソー
スの利用率が増加する可能性もあります。
LogicLock の制約
デザイン・プロセス中に、デザインのノードやエンティティに制約を設
ける必要性が生じることがよくあります。これらの制約は、たびたび
LogicLock 領域のノードやエンティティと競合します。競合を防ぐため
に、フィッティング中に Quartus II ソフトウェアで制約に与えられる優
先順位を考慮してください。以下のアサインメントは、LogicLock 領域
のアサインメントよりも優先されます。
■
■
■
■
■
デバイス・リソースへのアサインメントとロケーション・アサイン
メント
高速入力レジスタと高速出力レジスタのアサインメント
Stratix デバイスのローカル・クロック・アサインメント
カスタム領域のアサインメント
I/O 規格アサインメント
Quartus II ソフトウェアは、上記のいずれかの制約が適用されている場
合、LogicLock 領域からノードとエンティティを削除します。
1
10–62
LogicLock 領域がバック・アノテーションされた後、Quartus II
ソフトウェアは、まったく同じリソースを持つデバイスのエリ
アにのみこの領域を配置することができます。
Altera Corporation
2007 年 10 月
従来のデバイス・ファミリに対する LogicLock 手法の使用
LogicLock フローを使用したタイミング結果の維持
Quartus II ソフトウェアのデザイン・モジュールのタイミング結果を維
持するには、デザイン・モジュールのすべてのロジックの配置配線情報
を維持する必要があります。従来のデバイス・ファミリは、LogicLock
デザイン手法を使用してロジック位置をバック・アノテーションできま
す。これによって、デザイン内の各ノードにアサインメントが設定され
ます。
f
LogicLock 機能によるブロック・ベースのデザインについて詳しくは、
「Quartus II ハンドブック Volume 1」の「階層ベースおよびチーム・ベー
スのデザインのための Quartus II インクリメンタル・フロー」の章を参
照してください。
LogicLock バック・アノテーションを使用して、アルテラ・デバイスの
ロジック配置を維持する場合、Atom ネットリストがデザインのサブブ
ロックのノード名を維持します。Atom ネットリストには、サブモジュー
ル・ロジックをデバイス・アーキテクチャに基づいて完全に記述するデ
ザイン情報が収められています。Atom ネットリストでは、ノードはア
ルテラ・プリミティブとして固定されており、ノード名は Atom ネット
リストが変更されない限り、変更されることはありません。ノード名が
変更されると、領域のバック・アノテーションを実行したときの
LogicLock アサインメントなど、そのノードに関連するすべての配置情
報は無効であり、コンパイラにより無視されます。
1 つの Quartus II プロジェクト内にすべてのネットリストが含まれてい
る場合、LogicLock フローを使用して各領域でロジックをバック・アノ
テーションします。デザイン領域が変更された場合、変更された領域に
関連するネットリストのみ影響を受けます。Quartus II ソフトウェアを
使用してデザインを配置配線する場合、変更されたネットリスト・ファ
イルに関連する LogicLock 領域のみ再フィッティングする必要がありま
す。
1
Altera Corporation
2007 年 10 月
Synthesis Netlist Optimizations オプションまたは Physical
Synthesis Optimization オプション、あるいはその両方のオプ
ションをオンにして領域をバック・アノテーションする場合、
Prevent further netlist optimization オプションをオンにしま
す。これによって、領域内のすべてのノードに対して Netlist
Optimizations が Never Allow に設定されるため、領域を再コ
ンパイルするときに、トップレベルのデザインでノード名が変
更されることはありません。
10–63
Quartus II ハンドブック Volume 3
新しく合成されたデザインでは、ノード名が異なる場合があるため、変
更されたブロックでこれまでにバック・アノテートしたアサインメント
を削除する必要があるかもしれません。新しいネットリスト・ファイル
1 つを使用して再コンパイルした場合、他の LogicLock 領域に割り当て
られた変更されていないネットリスト・ファイルの配置とアサインメン
トは影響を受けません。したがって、すべてのブロックが同じトップレ
ベルのデザインに統合された場合でも、別の設計者の変更に干渉するこ
となく、独立したブロックのコードを変更できます。
LogicLock デザイン手法を使用すると、デザインのほかの領域に影響を
与えることなく、サブモジュールを開発しテストできます。
LogicLock 領域のインポートおよびエクスポート
この項では、従来のデバイスの最適化ツールとして LogicLock 手法を使
用するときの LogicLock 領域のインポートとエクスポートに必要な手順
について説明します。
f
インクリメンタル・コンパイル・フローを使用した下位レベル・デザイ
ン・パーティションのアサインメントのインポートとエクスポートにつ
いて詳しくは、「Quartus II ハンドブック Volume 1」の「階層ベースお
よびチーム・ベースのデザインのための Quartus II インクリメンタル・
コンパイル」の章を参照してください。
Quartus II ソフトウェアで最適な配置を行うには、デザイン内のすべて
のクロック信号に tSU、tCO、tPD を含むタイミング・アサインメントを指
定する必要があります。
LogicLock デザイン・フローを効率化するために、Timing Closure
Floorplan ではバック・アノテーションされた LogicLock 領域を持つリ
ソースがハイライトされます。
モジュールのエクスポート
この項では、トップレベルのデザインにインポート可能なフォーマット
でモジュールの制約をエクスポートする方法について説明します。エク
スポートする場合、モジュールには Atom ネットリスト（VQM または
EDF）として保存されたデザイン情報、Quartus II Setting File に保存さ
れた配置情報、および Routing Constraints File（.rcf）に保存された配線
情報が必要になります。
10–64
Altera Corporation
2007 年 10 月
従来のデバイス・ファミリに対する LogicLock 手法の使用
Atom ネットリストのデザイン情報
Atom ネットリストには、モジュールのロジックをアルテラのデバイス・
アーキテクチャに基づいて詳細に記述するデザイン情報が収められてい
ます。サードパーティ・ツールを使用してデザインを合成してから
Quartus II ソフトウェアに移行した場合は、Atom ネットリストはすで
に存在し、ノード名も決定しています。新たに Atom ネットリストを作
成する必要はありません。ただし、Synthesis Netlist Optimizations また
は Physical Synthesis Optimizations を使用する場合、Quartus II ソフト
ウェアで Verilog Quartus マッピング・ネットリスト・ファイル（.vqm）
を生成する必要があります。これは、上記の機能による最適化の結果、
元の Atom ネットリストが変更されている場合があるためです。
1
Synthesis Netlist Optimizations オプションおよび Physical
Synthesis Optimization オプション、またはそのいずれかのオ
プションをオンにして領域をバック・アノテーションする場合
は、Prevent further netlist optimization オプションをオンにし
ます。これによって、領域内のすべてのノードで Netlist
Optimizations が Never Allow に設定されるため、領域をトッ
プレベルのデザインにインポートした後、ノード名が変更され
ることがありません。
デザインを Quartus II ソフトウェアでVHDLデザイン・ファイル（.vhd）、
Verilog デザイン・ファイル（.v）、テキスト・デザイン・ファイル（.tdf）、
ブロック・デザイン・ファイル（.bdf）として合成している場合は、Atom
ネットリストも作成してノード名を修正する必要があります。コンパイ
ル時に、Quartus II ソフトウェアは、プロジェクト・ディレクトリの
atom_netlists サブディレクトリに Velilog Quartus マッピング・ネット
リスト・ファイルを作成します。
1
f
Atom ネットリストがサードパーティ合成ツールで作成され、
デザインにブラック・ボックスの LPM（Library of
Parameterized Modules）ファンクションまたはアルテラ・メ
ガファンクションが含まれている場合、ブラック・ボックス・
モジュールのための Quartus II Verilog Quartus マッピング・
ネットリスト・ファイルを生成する必要があります。
Quartus II ソフトウェアでの Atom ネットリストの作成手順については、
Quartus II Help の「Saving Synthesis Results to a Verilog Quartus
Mapping File」を参照してください。
LogicLock 領域をエクスポートする場合、デザインのすべてのアサイン
メントがエクスポートされます。フィルタリングは、デザインがインポー
トされる場合にのみ実行されます。ただし、コンパイル階層のサブエン
Altera Corporation
2007 年 10 月
10–65
Quartus II ハンドブック Volume 3
ティティと、その関連領域をすべてエクスポートすることが可能です。
この場合、Project Navigator の Hierarchy タブのエンティティを右ク
リックし、Export Assignments をクリックします。
配置情報
Quartus II Settings File には、クロック設定、ピン・アサインメント、
バック・アノテーションされた領域に関連する配置情報など、モジュー
ルの LogicLock 制約情報が保存されます。性能を維持するには、モジュー
ルをバック・アノテーションする必要があります。
配線情報
Routing Constraints File（.rcf）には、モジュールの LogicLock 配線情報
が収められています。性能を維持するには、モジュールをバック・アノ
テーションする必要があります。
Routing Constraint File と Atom ネットリストのエクスポート
エクスポートする Routing Constraint File と Atom ネットリストを指定
するには、以下のステップを実行します。
10–66
1.
フル・コンパイルを実行します。
2.
Assignments メニューで、LogicLock Regions Window をクリック
します。
3.
領域名を右クリックし、Properties をクリックします。
4.
LogicLock Region Properties ダイアログ・ボックスで、
Back-Annotate
Contents をクリックします。
5.
Prevent further netlist optimization などの高度なオプションをイ
ネーブルまたはディセーブルにします。
6.
Routing をオンにし、OK をクリックします。
7.
LogicLock Region Properties ダイアログ・ボックスで、OK をク
リックします。
8.
Assignments メニューで、Export Assignments をクリックします。
9.
Export Assignments ダイアログ・ボックスで、
Export back-annotated
routing と Save a node-level netlist of the entire design into a
persistent source file をオンにし、OK をクリックします。
Altera Corporation
2007 年 10 月
従来のデバイス・ファミリに対する LogicLock 手法の使用
f
Quartus II ソフトウェアでの LogicLock 領域のアサインメントのエクス
ポート手順については、Quartus II Help の「Importing and Exporting
LogicLock Region Assignments」を参照してください。
モジュールのインポート
特定のインスタンスまたはエンティティに使用する Quartus II Settings
File を指定するには、アサインメント・エディタで LogicLock Import
File Name オプションを使用します。このオプションにより、エンティ
ティのインスタンスごとに LogicLock 領域の異なる制約を指定したり、
トップレベルのデザインに制約をインポートすることができます。
また、
アサインメント・エディタで、LogicLock Routing Constraints File Name
オプションを使用して RCF ファイルを指定することもできます。
LogicLock 領域をトップレベルのデザインにインポートする場合、プロ
ジェクトのモジュールに Quartus II Settings File と Routing Constraints
File を指定する必要があります。デザインで 1 つのモジュールが複数回
インスタンス化される場合、Quartus II ソフトウェアは LogicLock 領域
を複数回適用します。
1
LogicLock 領域をインポートする前に、Analysis & Elaboration
を実行するか、トップレベルのデザインをコンパイルして、
Quartus II ソフトウェアが下位レベルのモジュールのすべての
インスタンスを認識していることを確認する必要があります。
以下の項では、モジュールに Quartus II Settings File を指定する方法、お
よび LogicLock アサインメントをトップレベルのデザインにインポート
する方法について説明します。
Routing Constraints File と Atom ネットリスト・
ファイルのインポート
インポートする Quartus II Settings File と Atom ネットリストを指定す
るには、以下のステップを実行します。
1.
Assignments メニューで、Import Assignments をクリックします。
Import Assignments ダイアログ・ボックスで、Advanced をクリッ
クします。
2.
Advanced Import Settings ダイアログ・ボックスで、Back-annotated
routing をオンにします。
この設定で LogicLock 領域をインポートする場合は、配線制約ファイル
もインポートされます。
Altera Corporation
2007 年 10 月
10–67
Quartus II ハンドブック Volume 3
アサインメントのインポート
Assignments メニューで、Import Assignments をクリックして、アサ
インメントをインポートします。Import Assignments ダイアログ・ボッ
クスが表示されます。Import Assignments ダイアログ・ボックスで、
Advanced をクリックします。Advanced Import Settings ダイアログ・
ボックスが表示されます。Advanced Import Settings ダイアログ・ボッ
クスに表示されるオプションを使用して、LogicLock 領域をインポート
する方法を制御します。
偽の no-fit エラーを防ぐために、親またはトップレベル領域と複数のイ
ンスタンス（バック・アノテーションされた配線情報を含まない）は、
状態を Floating に設定してインポートされます。そうしない場合、領域
の状態は Quartus II Settings File に指定された状態のままです。状態を
Floating に設定することにより、Quartus II ソフトウェアはデバイス上
の空きリソースを含むエリアに LogicLock 領域を移動することができま
す。子領域は、モジュールの元の LogicLock 制約の指定に従って、ロッ
クされるか親領域の原点に合わせて可動状態になります。
1
LogicLock 領域を 1 つの位置に固定する必要がある場合は、
LogicLock Regionsダイアログ・ボックスまたはTiming Closure
Floorplan でその領域を手動でロック・ダウンできます。
インポートされた各 LogicLock 領域には、元の LogicLock 領域名とイン
スタンス名を組み合わせた名前が、< インスタンス名 >|< 元の LogicLock
領域名 > という形式で指定されます。例えば、モジュールの LogicLock
領域が LLR_0 で、そのインスタンス名が Filter:inst1 であると、トッ
プレベルのデザインの LogicLock 領域名は Filter:inst1|LLR_0 にな
ります。
トップレベルのデザインのコンパイルおよび検証
すべてのモジュールのインポートが完了すると、トップレベル・デザイ
ンのコンパイルおよび検証を行うことができます。コンパイル・レポー
トには、システムのタイミング要件を満たしているかどうかが示されま
す。
配線情報のバック・アノテーション
LogicLock 領域では、コンパイル間でロジックの配置を維持だけでなく、
LogicLock 領域内部の配線を維持することもできます。配置と配線の両
方がロックされている場合、トップレベル・デザインでそれ以上の最適
化が必要なく、繰り返し使用可能な非常に移植性の高いデザイン・モ
ジュールになります。
10–68
Altera Corporation
2007 年 10 月
従来のデバイス・ファミリに対する LogicLock 手法の使用
1
配線のバック・アノテーションは、Quartus II Fitter がデザイン
の最適なフィットを見出す動作を妨げる可能性があるため、必
要な場合にのみ行ってください。
Assignments メニューから配線のバック・アノテーションを実行するに
は、Back-Annotate Assignments ダイアログ・ボックスから Routing を
選択します。
1
Atom ネットリストを使用していないときに、配線のバック・ア
ノテーションを選択する場合は、Save a node-level netlist of
the entire design into a persistent source file オプション
（Assignments メニューで Back-Annotate Assignments をク
リック）を on に設定する必要があります。Verilog Quartus マッ
ピング・ネットリスト・ファイルへの書き込みにより、
Quartus II ソフトウェアは、配線情報を保存するときに一貫性
のあるノード名を維持します。この場合、Verilog Quartus マッ
ピング・ネットリスト・ファイルは、デザインのソースとして
使用されます。
バック・アノテーションされた配線情報は、固定サイズとロックされた
位置を持つ領域にのみ有効です。Quartus II ソフトウェアは、可動およ
び自動サイズとして指定した LogicLock 領域の配線情報を無視します。
LogicLock Region Properties ダイアログ・ボックスの Disable
Back-Annotated Node locations オプションは、領域にバック・アノテー
ションされた配線およびバック・アノテーションされたノードが含まれ
る場合は使用できません。
LogicLock 領域のバック・アノテーション
LogicLock 領域の内容をバック・アノテーションするには、以下のステッ
プを実行します。
Altera Corporation
2007 年 10 月
1.
LogicLock Region Properties ダイアログ・ボックスで、BackAnnotate Contentsをクリックします。Back-Annotate Assignments
ダイアログが表示されます。
2.
Back-Annotate Assignmentsダイアログ・ボックスのBack annotation
type リストで、Advanced を選択し、OK をクリックします。
3.
LogicLock Region Properties ダイアログ・ボックスで、OK をク
リックします。
10–69
Quartus II ハンドブック Volume 3
1
インクリメンタル・コンパイル・フローを使用する場合、ロジッ
クのバック・アノテーションは不要です。この項で説明したバッ
ク・アノテーションで配置アサインメントを実行する代わりに、
フィッティング後のネットリスト・タイプを使用して配置結果
を維持します。
1
領域の性能を維持するために、LogicLock 領域内の配線をバッ
ク・アノテーションすることもできます。配線のバック・アノ
テーションについて詳しくは、10–68 ページの「配線情報のバッ
ク・アノテーション」を参照してください。
領域の内容をバック・アノテーションした場合、ロジック・アレイ・ブ
ロック（LAB）、メモリ・ブロック、またはデジタル信号処理（DSP）ブ
ロックなど、デザインのすべてのエレメント・ノード Back-annotated
nodes の下に表示され、デバイス・リソースへのアサインメントは Node
Location の下に表示されます。各ノードの位置は、最後のコンパイル後
のノード配置になります。領域の原点が変更されると、相対的に同じ配
置を維持するようにノード位置が変更されます。この相対配置により、
モジュールの性能が維持されます。セル・アサインメントが降格される
場合、ノードは直接ロジック・セルに割り当てられるのではなく、LAB
に割り当てられます。これによって、Fitter の柔軟性が向上し、フィッ
ティングの可能性が高くなります。
LogicLock 領域のバック・アノテーションされた配線の
エクスポート
LogicLock 領域の配線情報をエクスポートするには、Assignments メ
ニューの Export Assignments をクリックし、Export Assignments ダイ
アログ・ボックスで Export Back-annotated routing をオンにします。指
定されたディレクトリに、Quartus II Settings File と Routing Constraints
File が生成されます。Quartus II Settings File には、現在のデザインで指
定されたすべての LogicLock 領域のプロパティが収められます。Routing
Constraints File には、エクスポートされる LogicLock 領域に必要なすべ
ての配線情報が収められています。
この Routing Constraints File に対して有効なのは、エクスポートされる
エンティティの Atom ネットリストのみです。
LogicLock 領域をエクスポートするとき、配線情報がエクスポートされ
るのは、配線情報がバック・アノテーションされた領域だけです。他の
領域はすべて通常の LogicLock 領域としてエクスポートされます。
10–70
Altera Corporation
2007 年 10 月
従来のデバイス・ファミリに対する LogicLock 手法の使用
LogicLock 領域にバック・アノテーションした配線が含まれているかど
うかを判断するには、LogicLock Region Properties ダイアログ・ボック
スの Contents タブに表示される Content Status ボックスを参照してく
ださい。配線がバック・アノテーションされていた場合、ステータスは
「Nodes and Routing Back-Annotated」として表示されます。
Quartus II ソフトウェアは、Timing Closure Floorplan 内で配線情報が
バック・アノテーションされているかどうかも報告します。配線がバッ
ク・アノテーションされた LogicLock 領域は、領域の左上隅に「R」が
表示されます。
LogicLock 領域のバック・アノテーションされた配線の
インポート
LogicLock 領域の配線情報をインポートするには、配線情報がインポー
トされるインスタンスを指定する必要があります。これは、アサインメ
ント・エディタでアサインメントの LogicLock Routing Constraints File
を使用して行います。
1
LogicLock 領域をインポートする前に、LogicLock
Back-annotated Routing Import File Name アサインメントを
使用して、Routing Constraints File を明示的に指定する必要が
あります。
Quartus II ソフトウェアは、バック・アノテーションされた配線を含む
LogicLock 領域をある位置にロックされた固定サイズの領域としてイン
ポートします。
デザインのトップレベルに、インポートされた領域のインスタンスが
1 つのみ存在する場合、バック・アノテーションされた配線をインポー
トできます。デザインのトップレベルにインポートされた領域のインス
タンスが複数存在する場合、配線制約は無視され、LogicLock 領域は配
線のバック・アノテーションなしでインポートされます。これは、デバ
イスのある部分の配線リソースが、デバイスの別の場所の配線リソース
と完全に一致しない場合があるためです。
1
Altera Corporation
2007 年 10 月
下位レベルのエンティティの Routing Constraints File をイン
ポートする場合、同じ Atom ネットリストを使用する必要があ
ります。つまり、Routing Constraints File の生成に使用された
Verilog Quartus マッピング・ネットリスト・ファイルを使用し
ます。これにより、Routing Constraints File でアノテーション
されたノード名は、確実に Atom ネットリストのノード名と一
致します。
10–71
Quartus II ハンドブック Volume 3
スクリプトの
サポート
この章で説明する手順の実行と設定は Tcl スクリプトで行うことができ
ます。また、一部の手順はコマンド・プロンプトでも実行できます。ス
クリプティング・コマンド・オプションについて詳しくは、Quartus II
Command-Line および Tcl API Help ブラウザを参照してください。この
Help ブラウザを使用するには、コマンド・プロンプトで次のコマンドを
入力します。
quartus_sh --qhelp f
同じ情報は、Quartus II Help で提供されています。また、「Quartus II
Scripting Reference Manual」にも、PDF 形式で収められています。
f
Tcl スクリプトについて詳しくは、
「Quartus II ハンドブック Volume 2」の
「Tcl スクリプト」の章を参照してください。コマンド・ライン・スクリ
プトについて詳しくは、
「Quartus II ハンドブック Volume 2」の
「Command-Line Scripting」の章を参照してください。
f
Quartus II ソフトウェアにおける設定および制約について詳しくは、
「Quartus II Settings File Reference Manual」を参照してください。
LogicLock 領域の初期化および非初期化
LogicLock データ構造は、LogicLock 領域を作成または変更する前、ま
た以下にリストする Tcl コマンドを実行する前に初期化する必要があり
ます。
LogicLock データ構造の初期化には、以下の Tcl コマンドを使用します。
initialize_logiclock
プロジェクトを閉じる前に、LogicLock データ構造を非初期化する場合
は、以下のコマンドを使用します。
uninitialize_logiclock
LogicLock 領域の作成または変更
LogicLock 領域を作成または変更する場合は、以下の Tcl コマンドを使
用します。
set_logiclock -auto_size true -floating true -region \
<my_region-name>
1
10–72
上記の例では、領域のサイズは自動に、状態は可動に設定され
ています。
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2007 年 10 月
スクリプトのサポート
デザインに存在しない領域名を指定した場合、指定されたプロパティで
領域が作成されます。既存の領域の名前を指定した場合、指定したすべ
てのプロパティが変更され、指定していないプロパティは変更されませ
ん。
LogicLock 領域の作成について詳しくは、10–8 ページの「LogicLock 領
域の作成」および 10–13 ページの「Chip Planner を使用した LogicLock
領域の作成」を参照してください。
LogicLock 領域のプロパティの取得
LogicLock 領域のプロパティを取得するには、以下の Tcl コマンドを使
用します。この例では、my_region という名前の領域の高さが返され
ます。
get_logiclock -region my_region -height
LogicLock 領域内容の割り当て
LogicLock 領域のノードとエンティティを割り当てまたは変更する場合
は、以下の Tcl コマンドを使用します。この例では、fifo* を含む名前
のすべてのノードが領域 my_region に割り当てられます。
set_logiclock_contents -region my_region -to fifo*
また、以下の Tcl コマンドを使用して、パス・ベースのアサインメント
を実行することもできます。
set_logiclock_contents -region my_region -from \
fifo -to ram*
LogicLock 領域の内容の割り当てにについて詳しくは、10–12 ページの
「LogicLock 領域内容の割り当て」を参照してください。
以降のネットリスト最適化の回避
以下の Tcl コードは、バック・アノテーションされた LogicLock 領域の
ノードに対して、以降のネットリスト最適化を回避する場合に使用しま
す。実際のコードでは、LogicLock 領域の名前を指定します。
foreach node [get_logiclock_contents -region \
<region name> -node_locations] {
set node_name [lindex $node 0]
Altera Corporation
2007 年 10 月
10–73
Quartus II ハンドブック Volume 3
set_instance_assignment -name
ADV_NETLIST_OPT_ALLOWED "NEVER ALLOW" -to $node_name
get_logiclock_contents コマンドは、logiclock パッケージにあ
ります。
デザイン全体のノード・レベルのネットリストのファイル
への保存
Quartus II Fitter にデザイン全体のノード・レベルのネットリストを
Verilog Quartus マッピング・ネットリスト・ファイルに保存させるに
は、以下のアサインメントを行います。
set_global_assignment \
-name LOGICLOCK_INCREMENTAL_COMPILE_ASSIGNMENT ON
set_global_assignment \
-name LOGICLOCK_INCREMENTAL_COMPILE_FILE <file name>
ファイル名に指定されるパスは、プロジェクト・ディレクトリを基準と
している必要があります。例えば、atom_netlists/top.vqm を指定する
と、プロジェクト・ディレクトリの atom_netlists サブディレクトリに
top.vqm が配置されます。
Velilog Quartus マッピング・ネットリスト・ファイルは、フル・コンパ
イルの終了時に指定されたディレクトリに保存されます。
ノード・レベル・ネットリストの保存について詳しくは、10–65 ページ
の「Atom ネットリストのデザイン情報」を参照してください。
LogicLock 領域のエクスポート
LogicLock 領域アサインメントをエクスポートするには、以下の Tcl コ
マンドを使用します。この例では、デザインのすべての LogicLock 領域
は export.qsf というファイルにエクスポートされます。
logiclock_export -file export.qsf
LogicLock 領域のエクスポートについて詳しくは、10–64 ページの「モ
ジュールのエクスポート」を参照してください。
10–74
Altera Corporation
2007 年 10 月
スクリプトのサポート
LogicLock 領域のインポート
LogicLock 領域アサインメントをインポートするには、以下の Tcl コマ
ンドを使用します。この例では、インポートされる領域のすべてのピン・
アサインメントが無視されます。
set_instance_assignment -name LL_IMPORT_FILE \
my_region.qsf -to my_destination
logiclock_import -no_pins
import コマンドを実行すると、デザインの階層の各エンティティのアサ
インメント・タイプがインポートされます。アサインメントは、
LL_IMPORT_FILE 設定で指定されたファイルからインポートされます。
LogicLock 領域のインポートについて詳しくは、10–67 ページの「モ
ジュールのインポート」を参照してください。
LogicLock アサインメントの優先順位の設定
LogicLock 領域のメンバーの優先順位を設定する場合は、以下の Tcl コー
ドを使用します。この例では、デザインの LogicLock 領域の優先順位が
逆転しています。
set reverse [list]
foreach member [get_logiclock_member_priority] {
set reverse [insert $reverse 0 $member]
{
set_logiclock_member_priority $reverse
LogicLock アサインメントの優先順位の設定について詳しくは、10–62
ページの「LogicLock の制約」を参照してください。
仮想ピンの割り当て
my_pin というピンの仮想ピンの設定をオンにする場合は、以下の Tcl コ
マンドを使用します。
set_instance_assignment -name VIRTUAL_PIN ON \
-to my_pin
仮想ピンの割り当てについて詳しくは、10–59 ページの「仮想ピン」を
参照してください。
Altera Corporation
2007 年 10 月
10–75
Quartus II ハンドブック Volume 3
LogicLock 領域のバック・アノテーション
Quartus II ソフトウェアには、LogicLock 領域の内容をバック・アノテー
ションする場合に使用できる back-annotate Tcl パッケージが付属してい
ます。
logiclock_back_annotate [-h | -help] [-long_help]
[-region <region name>] [-from <source name>]
[-to <destination name>] [-exclude_from] [-exclude_to] [-path_exclude <path_exclude name>]
[-no_delay_chain] [-no_contents] [-lock] [-routing]
[-resource_filter <resource_filter value>] [-no_dont_touch]
[-remove_assignments] [-no_demote_lab] [-no_demote_mac] [-no_demote_pin] [-no_demote_ram]
例えば、次のコマンドは領域 one_region 内のすべてのノードおよび配
線をバック・アノテーションします。
package require ::quartus::backannotate
logiclock_back_annotate -routing -lock -no_demote_lab -region one_region
f
まとめ
10–76
Tcl スクリプトについて詳しくは、
「Quartus II ハンドブック Volume 2」の
「Tcl スクリプト」の章を参照してください。
タイミング・クロージャのためのデザイン解析は、きわめて複雑なデザ
インにおいて最適性能を実現するための基本要件です。Quartus II
Timing Closure Floorplan Editor および Chip Planner ツールは解析機能
を備えており、複雑なデザインで素早くタイミングをクローズするのを
支援します。これらのツールを LogicLock 手法およびインクリメンタル・
コンパイル手法と併用すると、デザインを階層的にコンパイルでき、個々
のコンパイル実行時のタイミング結果が保持されます。LogicLock 領域
をインクリメンタル・コンパイル手法の一部として使用して、生産性を
向上させることができます。性能を維持し、開発コストの削減や製品の
市場投入期間の短縮を図りながら、モジュールを 1 つまたは複数のプロ
ジェクトに含めることができます。LogicLock 領域のアサインメントに
より、ロジックとメモリの配置を完全に制御できるため、非階層デザイ
ンにおいても LogicLock 領域アサインメントを使用してデザイン性能を
向上させることができます。
Altera Corporation
2007 年 10 月
参考資料
参考資料
この章では以下のドキュメントを参照しています。
■ 「AN 437: Stratix III FPGA の消費電力の最適化」
■ 「Quartus IIハンドブックVolume 2」
の
「Area and Timing Optimization」
の章
■ 「Quartus II ハンドブック Volume 2」の「Command-Line Scripting」
の章
■ 「Quartus II ハンドブック
■
■
■
■
■
■
■
改訂履歴
Volume 2」の「Engineering Change
Management with the Chip Planner」の章
「Quartus II ハンドブック Volume 2」の「I/O Management」の章
「Quartus II ハンドブック Volume 3」の「Quartus II Classic Timing
Analyzer」の章
「Quartus II ハンドブック Volume 1」の「Quartus II Incremental
Compilation for Hierarchical and Team-Based Design」の章
「Quartus II Scripting Reference Manual」
「Quartus II Settings File Reference Manual」
「Quartus II ハンドブック Volume 3」の「Quartus II TimeQuest
Timing Analyzer」の章
「Quartus II ハンドブック Volume 2」の「Tcl Scripting」の章
表 10–3 に、本資料の改訂履歴を示します。
表 10–3. 改訂履歴
日付 & ドキュメント・
バージョン
変更内容
概要
October 2007
v7.2.0
Quartus II ソフトウェア・バージョン 7.2 のリリースにより、 Quartus II ソフトウェ
ア・バージョン 7.2 の
以下を更新。
● Chip Planner に重点を置くために項を再編成。
ための更新。
● インストラクションをアップデート。
2007 年 5 月
v7.1.0
Qaurtus II ハンドブック v7.0.0 の以下の章から抜粋して構成 Quartus II ソフトウェ
された新しい章です。
ア・バージョン 7.1 の
● Timing Closure Floorplan（Volume 2）
ための更新。
● LogicLock のデザイン手法（Volume 3）
● Design Analysis and Engineering Change Management
with the Chip Planner（Volume 3）
以下の内容が変更されています。
● これらの章のフロアプラン解析に関する情報はこの新し
い章に統合されています。ECO 関連のすべての項は他の
章に移行されています。
● いくつかのスクリーン・ショットを更新。
● デバイスのサポートを更新。
● 参考資料の項を追加。
Altera Corporation
2007 年 10 月
10–77
Quartus II ハンドブック Volume 3
10–78
Altera Corporation
2007 年 10 月