可変速制御用3相ブラシレスモータプリドライバ

注文コード No. N A 1 6 7 7
LV8104V
Bi-CMOS集積回路
可変速制御用 3相ブラシレス
モータプリドライバ
http://onsemi.jp
概要
LV8104Vは、3相ブラシレスモータの可変速制御用に適したプリドライバICである。チャージポンプ
回路内蔵により、上下出力NchパワーFETの駆動回路を構成できる。ダイレクトPWMと同期整流によ
り、高効率駆動が可能である。
機能
・速度ディスクリ＋PLL速度制御方式
・速度ディスクリの基準信号発生用VCO回路内蔵
・速度ロック検知出力
・正逆転切り替え回路内蔵
・ショートブレーキ回路内蔵
・電流制限回路,拘束保護回路等の各種保護回路内蔵
絶対最大定格/Ta=25℃
項目
記号
条件
定格値
unit
電源電圧
VCC max
VCC=VG
42
V
チャージポンプ出力電圧
VG max
VG端子
42
V
出力電流
IO max1
UL,VL,WL端子
－15～15
mA
IO max2
UH,VH,WH,UOUT,VOUT,WOUT端子
－15～15
mA
Pd max1
IC単体
0.65
W
Pd max2
基板実装 ※
1.70
W
許容消費電力
動作周囲温度
Topr
－20～＋80
℃
保存周囲温度
Tstg
－55～＋150
℃
※ 指定基板:114.3mm×76.1mm×1.6mm,ガラスエポキシ基板
最大定格を超えるストレスは、デバイスにダメージを与える危険性があります。最大定格は、ストレス印加に対してのみであり、推奨動作条件を超えての機能
的動作に関して意図するものではありません。推奨動作条件を超えてのストレス印加は、デバイスの信頼性に影響を与える危険性があります。
Semiconductor Components Industries, LLC, 2013
August, 2013
31710 SY 20100219-S00001 No.A1677-1/19
LV8104V
許容動作範囲/Ta=25℃
項目
記号
条件
unit
電源電圧範囲
VCC
16～28
V
5V定電圧出力電流
IREG
0～－10
mA
LD端子印加電圧
VLD
0～6
V
LD端子出力電流
ILD
0～5
mA
FGS端子印加電圧
VFGS
0～6
V
FGS端子出力電流
IFGS
0～5
mA
max
unit
電気的特性/Ta=25℃,VCC=24V
項目
記号
条件
電源電流1
ICC1
電源電流2
ICC2
ストップ時
出力電圧
VREG
IO=－5mA
電圧変動
ΔV(REG1)
負荷変動
ΔV(REG2)
min
typ
6.5
8.2
mA
3
3.8
mA
5.6
6.0
V
VCC=16～28V
10
50
mV
IO=－5～－10mA
10
50
mV
VREG-0.35 VREG-0.22
V
5V定電圧出力(VREG端子)
5.2
出力部/条件:VG=33Vを印加
出力Hレベル電圧1
VOH1
UL,VL,WL端子
IOH=－2mA
出力Lレベル電圧1
VOL1
UL,VL,WL端子
IOL=2mA
出力Hレベル電圧2
VOH2
UH,VH,WH端子
IOH=－2mA
出力Lレベル電圧2
VOL2
UH,VH,WH端子
IOL=2mA
PWM周波数
VREG-0.48
0.19
0.30
0.41
V
VG-0.65
VG-0.5
VG-0.35
V
0.45
0.6
0.8
V
f(PWM)
16
20
24
kHz
f(REF)
1.79
2.24
2.69
MHz
内部発振器
発振周波数
チャージポンプ出力(VG端子)
出力電圧
VGOUT
VCC＋7.9
VCC＋9.0 VCC＋10.0
V
CP1端子
出力Hレベル電圧
VOH(CP1)
ICP1=－2mA
VCC-1.45
VCC-1.1
VCC-0.8
V
出力Lレベル電圧
VOL(CP1)
ICP1=2mA
0.5
0.65
0.8
V
チャージポンプ周波数
f(CP1)
112
140
168
kHz
入力バイアス電流
IB(HA)
－2
－0.1
同相入力電圧範囲1
VICM1
同相入力電圧範囲2
VICM2
ホールアンプ
ホール素子使用時
入力片側バイアス時
μA
0.3
3.5
V
0
VREG
V
(ホールIC応用)
ホール入力感度
SIN波
50
mVp-p
ヒステリシス幅
ΔVIN(HA)
5
13
24
mV
入力電圧L→H
VSLH
2
7
12
mV
入力電圧H→L
VSHL
－12
－6
－2
mV
入力オフセット電圧
VIO(FG)
－10
10
mV
入力バイアス電流
IB(FG)
－1
1
μA
基準電圧
VB(FG)
－5%
VREG/2
5%
V
出力Hレベル電圧
VOH(FG)
3.95
4.4
4.85
V
FGアンプ
IFGI=－0.1mA,無負荷
次ページへ続く。
No.A1677-2/19
LV8104V
前ページより続く。
項目
出力Lレベル電圧
記号
VOL(FG)
FG入力感度
条件
IFGI=0.1mA,無負荷
GAIN 100倍
次段のシュミット幅
片側ヒステリシス
min
typ
0.75
max
1.2
unit
1.65
3
120
V
mV
200
280
mV
3
kHz
コンパレータ
動作周波数範囲
オープンループGAIN
fFG=2kHz
45
48
dB
FGS出力
出力飽和電圧
VOL(FGS)
IFGS=2mA
出力リーク電流
IL(FGS)
VO=6V
0.2
0.4
V
10
μA
CSD発振回路
出力Hレベル電圧
VOH(CSD)
2.9
3.4
3.9
V
出力Lレベル電圧
VOL(CSD)
1.6
2.0
2.4
V
振幅
V(CSD)
1.15
1.4
1.65
Vp-p
外付けC充電電流
ICHG1
－13
－10
－7
μA
外付けC放電電流
ICHG2
7.5
10.5
13.5
μA
発振周波数
f(CSD)
C=0.047μF
78
Hz
速度ディスクリ出力
出力Hレベル電圧
VOH(D)
VREG-1.25
出力Lレベル電圧
VOL(D)
0.65
カウント数
VREG-1.0 VREG-0.75
0.9
V
1.15
V
0.4
V
10
μA
＋6.25
%
512
LD出力
出力飽和電圧
VOL(LD)
ILD=2mA
出力リーク電流
IL(LD)
VO=6V
ロック範囲
0.2
－6.25
PLL出力
出力Hレベル電圧
VOH(P)
VREG-2.0
VREG-1.7
VREG-1.4
V
出力Lレベル電圧
VOL(P)
1.3
1.6
1.9
V
GDF
0.20
0.25
0.32
倍
VRF
0.225
0.25
0.27
V
電流制御回路
駆動ゲイン
電流制限動作
リミッタ電圧
積分器
入力オフセット電圧
VIO(INT)
－10
10
mV
入力バイアス電流
IB(INT)
－1
1
μA
基準電圧
VB(INT)
－5%
VREG/2
5%
V
出力Hレベル電圧
VOH(INT)
IINTI=－0.1mA,無負荷
3.95
4.4
4.85
V
出力Lレベル電圧
VOL(INT)
IINTI=0.1mA,無負荷
0.75
1.2
1.65
V
45
48
オープンループGAIN
fINT=2kHz
dB
VCO発振器(C端子)
発振周波数範囲
f(C)
C=120pF,R=24kΩ
0.15
1.54
MHz
出力Hレベル電圧
VOH(C)
FIL=2.5V
2.71
3.16
3.61
V
出力Lレベル電圧
VOL(C)
FIL=2.5V
2.20
2.60
3.00
V
振幅
V(C)
FIL=2.5V
0.44
0.56
0.68
Vp-p
次ページへ続く。
No.A1677-3/19
LV8104V
前ページより続く。
項目
記号
条件
min
typ
max
unit
FIL端子
出力ソース電流
IOH(FIL)
－15
－11
－6
μA
出力シンク電流
IOL(FIL)
6
10
15
μA
低電圧保護回路
動作電圧
VLVSD
10.0
10.7
11.4
V
ヒステリシス幅
ΔVLVSD
0.72
0.97
1.22
V
150
175
℃
30
℃
熱しゃ断動作
熱しゃ断動作温度
TSD
設計目標値
ヒステリシス幅
ΔTSD
設計目標値
CLK端子
入力周波数
fI(CLK)
3
kHz
Hレベル入力電圧範囲
VIH(CLK)
2.0
VREG
V
Lレベル入力電圧範囲
VIL(CLK)
0
1.0
V
入力オープン電圧
VIO(CLK)
VREG-0.5
VREG
V
ヒステリシス幅
VIS(CLK)
設計目標値
0.18
0.27
0.36
V
Hレベル入力電流
IIH(CLK)
VCLK=5V
－22
－10
－3
μA
Lレベル入力電流
IIL(CLK)
VCLK=0V
－133
－93
－70
μA
プルアップ抵抗
RU(CLK)
45
60
75
kΩ
Hレベル入力電圧範囲
VIH(S/S)
2.0
VREG
V
Lレベル入力電圧範囲
VIL(S/S)
0
1.0
V
入力オープン電圧
VIO(S/S)
VREG-0.5
VREG
V
ヒステリシス幅
VIS(S/S)
0.18
0.27
0.36
V
Hレベル入力電流
IIH(S/S)
VS/S=5V
－22
－10
－3
μA
Lレベル入力電流
IIL(S/S)
VS/S=0V
－133
－93
－70
μA
プルアップ抵抗
RU(S/S)
45
60
75
kΩ
Hレベル入力電圧範囲
VIH(F/R)
2.0
VREG
V
Lレベル入力電圧範囲
VIL(F/R)
0
1.0
V
入力オープン電圧
VIO(F/R)
VREG-0.5
VREG
V
ヒステリシス幅
VIS(F/R)
0.18
0.27
0.36
V
Hレベル入力電流
IIH(F/R)
VF/R=5V
－22
－10
－3
μA
Lレベル入力電流
IIL(F/R)
VF/R=0V
－133
－93
－70
μA
プルアップ抵抗
RU(F/R)
45
60
75
kΩ
Hレベル入力電圧範囲
VIH(BR)
2.0
VREG
V
Lレベル入力電圧範囲
VIL(BR)
0
1.0
V
入力オープン電圧
VIO(BR)
VREG-0.5
VREG
V
ヒステリシス幅
VIS(BR)
0.18
0.27
0.36
V
Hレベル入力電流
IIH(BR)
VBR=5V
－22
－10
－3
μA
Lレベル入力電流
IIL(BR)
VBR=0V
－133
－93
－70
μA
プルアップ抵抗
RU(BR)
45
60
75
kΩ
S/S端子
F/R端子
BR端子
No.A1677-4/19
LV8104V
外形図
unit:mm (typ)
3277
15.0
0.5
5.6
7.6
23
44
22
1
0.65
0.2
0.22
0.1
(1.5)
1.7max
(0.68)
SANYO : SSOP44(275mil)
Pd max - Ta
2.0
1.7
1.5
1.0
0.95
0.65
0.5
0.36
0
—20
0
20
40
60
80
100
RFGND
IN3+
IN3-
IN2+
IN2IN1+
33 32 31
30
29
28
27
26
25
24
23
16
17
18 19 20
21
22
LD
35 34
RF
36
BR
VH
37
FGS
WL
38
UL
WOUT
39
UOUT
WH
40
VL
NC
41
UH
VCC
42
VOUT
VG
44 43
NC
CP2
CP1
ピン配置図
12
13 14 15
POUT
S/S
FGIN+
IN1-
11
FGOUT
FGIN-
10
F/R
9
CLK
8
DOUT
C
7
INTREF
GND1
6
INTIN
GND2
5
CSD
4
INTOUT
3
R
2
FIL
1
VREG
LV8104
No.A1677-5/19
LV8104V
3相ロジック真理値表(H入力とは、IN+＞IN-の状態を示す)
F/R=｢L｣
F/R=｢H｣
駆動出力
IN1
IN2
IN3
IN1
IN2
IN3
上側ゲート
下側ゲート
1
H
L
H
L
H
L
VH
UL
2
H
L
L
L
H
H
WH
UL
3
H
H
L
L
L
H
WH
VL
4
L
H
L
H
L
H
UH
VL
5
L
H
H
H
L
L
UH
WL
6
L
L
H
H
H
L
VH
WL
S/S入力
BR入力
入力
状態
入力
状態
Hまたはオープン
ストップ
Hまたはオープン
ブレーキ
L
スタート
L
解除
電流制御特性
0.3
0.25
GAIN = 0.25
RF – V
0.2
0.1
0
1.5
2.0
2.2
2.5
3.0
3.2
3.5
4.0
INTOUT – V
No.A1677-6/19
±5%
120pF
CLK
FIL
C
R
FGIN+
FGIN-
FGOUT
150pF
LD
FGS
VREG
VREG
CLK
VCO
VCO
PLL
1/512
+
SPEED
DISCRI
SPEED
PLL
VREG
+
FGS
LD
FG
FIL
DOUT
POUT DOUT
POUT
INT
REF
VREG
INT
IN
BR F/R
BR
F/R
CONTROL
AMP
RST
CSD
CSD
OSC
+
INT
OUT
RF
CURR
COMP
LATCH
S/S RFGND
S/S
DRIVE
LOGIC
HALL
FIL
INT
OSC
1/112
1/16
WH
WOUT
WL
VH
VOUT
VL
UH
UOUT
UL
VG
CP2
CP1
VREG
VCC
GND1
PRE
DRIVER
CHARGE
PUMP
VREG
GND2
LVSD
HALL
HYS COMP
4700pF
4700pF
4700pF
IN1+ IN1- IN2+ IN2- IN3+ IN3-
680pF
680pF
680pF
680pF
680pF
680pF
+
FW217 × 3
24V
LV8104V
ブロック図
(参考定数)
No.A1677-7/19
LV8104V
ホール入力と駆動出力の関係
(1)F/R=⎡L⎦
IN1
IN2
IN3
UH
VH
WH
UL
VL
WL
(2)F/R=「H」
IN1
IN2
IN3
UH
VH
WH
UL
VL
WL
No.A1677-8/19
LV8104V
(3)F/R=⎡L⎦、ホール入力が(2)と逆位相の場合
IN1
IN2
IN3
UH
VH
WH
UL
VL
WL
(4)F/R=⎡H⎦、ホール入力が(1)と逆位相の場合
IN1
IN2
IN3
UH
VH
WH
UL
VL
WL
No.A1677-9/19
LV8104V
端子説明
端子
番号
1
端子名
VREG
等価回路図
端子説明
5V定電圧出力端子(5.6V)。
VCC
GND間にコンデンサを接続する。
1
2
GND2
GND端子。
3
GND1
GND1とGND2はIC内部で接続されてい
4
C
る。
VCO発振端子。
VREG
GND間にコンデンサを接続する。
4
5
R
VCO回路の充放電電流設定端子。
VREG
GND間に抵抗を接続する。
5
6
FIL
VCO PLL出力フィルタ端子。
VREG
6
次ページへ続く。
No.A1677-10/19
LV8104V
前ページより続く｡
端子
番号
7
端子名
CSD
等価回路図
端子説明
拘束保護の動作時間を設定する端
VREG
子。
GND間にコンデンサを接続するこ
と。
ロジック回路部の初期リセット端子
7
と兼用している。
8
INT
積分アンプ出力端子。
VREG
OUT
8
9
INT
積分アンプ反転入力端子。
IN
10
INT
REF
VREG
INTOUT
積分アンプ非反転入力端子。
1/2VREG電位。
GND間にコンデンサを接続する。
10
11
DOUT
速度ディスクリ出力端子。
9
VREG
加速→「H」、減速→「L」
11
次ページへ続く。
No.A1677-11/19
LV8104V
前ページより続く｡
端子
番号
12
端子名
POUT
等価回路図
端子説明
速度制御系PLL出力端子。
VREG
CLKとFGの位相差を出力する。
12
13
S/S
スタート/ストップ制御端子。
VREG
｢L｣:0V～1.0V
｢H｣:2.0V～VREG
オープン時、｢H｣レベルとなる。
｢L｣でスタート。
ヒステリシス幅
14
CLK
13
約0.27V。
外部クロック信号入力端子。
VREG
｢L｣:0V～1.0V
｢H｣:2.0V～VREG
オープン時、｢H｣レベルとなる。
ヒステリシス幅
約0.27V。
14
f=3kHz max
15
F/R
正転/逆転制御端子。
VREG
｢L｣:0V～1.0V
｢H｣:2.0V～VREG
オープン時、｢H｣レベルとなる。
｢L｣で正転。
ヒステリシス幅
約0.27V。
15
次ページへ続く。
No.A1677-12/19
LV8104V
前ページより続く｡
端子
番号
16
端子名
BR
等価回路図
端子説明
ブレーキ端子(ショートブレーキ動
VREG
作)。
｢L｣:0V～1.0V
｢H｣:2.0V～VREG
オープン時、｢H｣レベルとなる。
16
｢H｣またはオープンでブレーキ。
ヒステリシス幅
17
FGS
約0.27V。
FGアンプシュミット出力端子。
VREG
オープンコレクタ出力。
17
18
LD
速度ロック検知出力端子。
VREG
オープンコレクタ出力。
モータの回転数が速度ロック範囲内
18
(±6.25%)にある時、｢L｣となる。
19
FGOUT
FGアンプ出力端子。
VREG
IC内部でFGシュミットコンパレータ
入力と接続される。
19
20
FGIN-
FGアンプ反転入力端子。
VREG
21
FGIN+
FGOUT
FGアンプ非反転入力端子。
1/2VREG電位。
GND間にコンデンサを接続する。
21
20
次ページへ続く。
No.A1677-13/19
LV8104V
前ページより続く｡
端子
番号
端子名
等価回路図
端子説明
22
IN1-
ホール入力端子。
23
IN1+
IN+>IN-で｢H｣、逆は｢L｣とする。
24
IN2-
ホール信号のノイズが問題となる場
25
IN2+
合はIN+、IN-間にコンデンサを接続
26
IN3-
する。
27
IN3+
28
RFGND
VREG
22 24 26
出力電流検出基準端子。
23 25 27
VREG
電流検出抵抗RfのGND部に接続す
る。
28
29
RF
出力電流検出端子。
VREG
電流検出抵抗Rfに接続する。
最大出力電流をIOUT=0.25/Rfで設定
する。
29
30
UL
下側NチャネルパワーFETのゲート駆
33
VL
動用出力端子。
36
WL
VREG
30 33 36
次ページへ続く。
No.A1677-14/19
LV8104V
前ページより続く｡
端子
番号
端子名
等価回路図
端子説明
32
UH
上側NチャネルパワーFETのゲート駆
35
VH
動用出力端子。
38
WH
VG
32 35 38
31
UOUT
上側NチャネルパワーFETのソース電
34
VOUT
圧検出端子。
37
WOUT
31 34 37
40
VCC
電源端子。
安定化のため、GND間にコンデンサ
を接続する。
42
VG
チャージポンプ出力端子。
VCC
VCC間にコンデンサを接続する。
43
CP2
チャージポンプ用コンデンサ接続端
子。
CP1との間にコンデンサを接続す
る。
42
44
CP1
チャージポンプ用コンデンサ接続端
43
VCC
子。
CP2との間にコンデンサを接続す
る。
44
39
NC
NC端子。
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No.A1677-15/19
LV8104V
LV8104Vの説明
1.速度制御回路
本ICは、速度ディスクリ回路とPLL回路の併用により速度制御を行っている。これにより、負荷変
動の大きいモータに使用した場合、速度ディスクリのみの速度制御方式に比べて回転変動を抑え
ることができる。速度ディスクリ回路およびPLL回路は、FGの1周期に1回誤差信号を出力する。
FGサーボ周波数(fFG)は、CLK端子から入力するクロック信号(fCLK)と同一周波数で制御される。
fFG=fCLK
2.VCO回路
速度ディスクリ回路の基準信号を発生するため、VCO回路を内蔵している。基準信号の周波数は、
次式のようになる。
fVCO=fCLK×512
fVCO:基準信号周波数,fCLK:クロック信号周波数
R端子,C端子,FIL端子に接続する部品は、ノイズの影響を受けにくいようにできるだけ短い配線で
GND1端子(3ピン)に接続すること。
3.出力駆動回路
本ICは、チャージポンプ回路を内蔵しており、上下出力NchパワーFETの駆動回路を構成できる。
上側ゲート電位はVCC+9Vとなり、下側ゲート電位はVREG(5.6V)になっている。
PWMスイッチングはUL、VL、WL出力側であるため、下側NchパワーFETのスイッチングを行う。モー
タの駆動力はオンデューティを変化させることによって調整される。PWM周波数は、IC内部で決め
られており、20kHz(typ)になっている。
PWMスイッチングのオフでは、上側NchパワーFETをオンとする同期整流を行うことにより、上側
NchパワーFETの発熱を低減している。同期整流動作時の上下オフ時間はIC内部で決められており、
1.7μS～3.7μSのばらつきがある。
4. 速度ロックの範囲
速度ロックの範囲は定速の±6.25%以内であり、モータの回転数がロック範囲内となると、LD端子
が｢L｣となる(オープンコレクタ出力)。モータの回転数がロック範囲を外れた場合、速度の誤差に
応じてPWM出力のオンデューティが変化し、モータの回転数がロック範囲内となるように制御がか
かる。
5. ホール入力信号
ホール入力は、100mVp-p以上(差動)の入力振幅が望ましい。入力波形が矩形波に近い程、入力振幅
は小さくても良いが、三角波に近い程、入力振幅を大きくする必要がある。また、入力のDC電圧は、
同相入力電圧範囲内に設定すること。
ホールIC出力を入力する場合は、入力片側(＋,－いずれか)をホール素子使用時の同相入力範囲内
の電圧に固定することにより、別の片側入力は0～VREGまで入力することができる。
ホール入力にノイズの影響がある場合は、入力間のできるだけピン近傍にコンデンサを付け、ノイ
ズを除去すること。
ホール入力が3相ともに同入力状態となると、出力は全オフとなる。
6. 電流制限回路
電流制限回路は、I=VRF/Rf(VRF=0.25Vtyp,Rf:電流検出抵抗)で決まる電流で制限する(ピーク電流
を制限)。制限動作としては、PWM出力のオンデューティが小さくなり、電流を抑える。RFおよび
RFGND端子の配線を電流検出抵抗(Rf)の両端近傍で接続することによって精度良い検出が可能であ
る。
7. S/S切替え回路
S/S端子を｢L｣にするとスタート入力、｢H｣または｢オープン｣でストップ入力になる。ストップ入力
では、消費電流を減少させるパワーセーブ状態となる。パワーセーブ状態では大部分の回路のバイ
アス電流をカットしている。パワーセーブ状態において動作する回路は、S/S切替え、5V定電圧出
力、FGアンプ及びFGS出力に限定されている。その他の回路は動作しない。上側出力Tr(UH,VH,WH
側)と下側出力Tr(UL,VL,WL側)は全相オフとなる。
No.A1677-16/19
LV8104V
8. ブレーキ回路
BR端子を｢H｣または｢オープン｣でブレーキ、｢L｣にするとブレーキ解除になる。ブレーキは、上側出
力Tr(UH,VH,WH側)を全相オンさせるショートブレーキとなっている。下側出力Tr(UL,VL,WL側）は
全相オフとなる。ブレーキ時には、電流制限が動作しないので注意が必要である。ブレーキ時に出
力Trに流れる電流は、モータ起電圧およびコイル抵抗で決まる電流が流れる。この電流が使用する
出力Trの定格を超えないようにする必要がある(高い回転数でのブレーキ時ほど、注意が必要であ
る)。
BR端子の切替えは、S/S端子がスタート入力の時に行っても問題ない(切替え時のスルー電流に関し
ては回路的に対策している)。したがって、S/S端子を｢L｣(スタート入力)にしておき、BR端子によ
ってモータの起動/停止を制御することができる。モータの起動時間が厳しい場合は、S/S端子で起
動/停止を制御するより、BR端子で制御した方が起動時間を早くすることができる(S/S端子がスト
ップ入力時はパワーセーブ状態になるため、スタート初期にVCO回路が安定するための時間が必要
となる)。
9. F/R切り替え回路
モータの回転方向の切り替えは、F/R端子で行うことができる。ただし、F/Rの切り替えをモータ回
転状態で行う場合は、次のような注意が必要である。
・切り替え時のスルー電流に関しては、回路的に対策を行っている。ただし、切り替え時のモータ
電源電圧の持ち上がり(モータ電流が瞬時的に電源に戻るため)には、注意が必要である。問題と
なる場合は、電源-GND間のコンデンサ容量を大きくすること。
・切り替わり後のモータ電流が電流制限値以上の場合、PWM駆動側の出力はオフするが、逆側の出
力ではショートブレーキ状態となり、モータ起電圧およびコイル抵抗で決まる電流が流れる。こ
の電流が使用する出力Trの定格を超えないようにする必要がある(高い回転数でのF/R切り替え時
ほど、注意が必要である)。
10. 拘束保護回路
モータ拘束時の出力Trおよびモータを保護するため、拘束保護回路を内蔵している。モータ駆動状
態(S/S端子はスタート、BR端子はブレーキ解除)で、LD出力が一定時間｢H｣(アンロック)であると、
下側出力Tr(UL,VL,WL側)をオフにする。この時間は、CSD端子の発振周波数を外付けのコンデンサ
で調整することによって設定可能である。CSD端子にコンデンサCを接続すると、設定時間は以下の
式で計算される。
設定時間(sec)=60.8×C(μF)
0.047μFのコンデンサを接続した場合の設定時間は約2.9秒となる。
ICのばらつきにより、上式の60.8は40.8～80.8のばらつきがある。
拘束保護を解除してモータを再起動するには、次のいずれかの操作が必要である。
・S/S端子をストップ入力(約1ms以上)にした後、再度スタート入力にする。
・BR端子をブレーキ(約1ms以上)にした後、再度ブレーキ解除にする。
・電源を再投入する。
クロック断線保護、過熱保護および低電圧保護の動作時については、モータ停止状態が続いても拘
束保護は動作しない。
CSD端子の発振波形は、拘束保護以外の回路の基準信号としても使用している。したがって、拘束
保護機能が必要ない場合であっても、CSD端子は発振させておくことが望ましい。
拘束保護を動作させたくない時は、CSD端子-GND間に220kΩと0.01μFを並列に接続し、CSD端子の発
振を止める。ただし、拘束保護回路だけでなく、クロック断線保護回路も動作しなくなる。さらに、
同期整流についても以下の場合は動作しなくなる。
・S/S入力あるいはBR入力によるモータの起動時からモータ拘束状態であり、モータが回転しない
場合、電流制限回路によってPWMスイッチングが行われるが、CSD端子の発振を止めていると同期
整流は動作しない。
CSD端子は、初期リセット端子としての機能も兼用している。CSD端子の電圧が約1.25Vに充電され
るまでの時間を初期リセットとしている。初期リセットでは、出力は全オフとなる。
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LV8104V
11. クロック断線保護回路
モータ駆動状態(S/S端子はスタート、BR端子はブレーキ解除)で、CLK端子にクロックが無入力であ
ると、下側出力Tr(UL,VL,WL側)をオフにする。クロックが再入力されるとクロック断線保護は解除
される。
クロックの周期が拘束保護設定時間の約1/34より長くなると、無入力であると判定してクロック断
線保護が動作する。
12. 過熱保護回路
モータ駆動状態(S/S端子はスタート、BR端子はブレーキ解除)で、接合部の温度が規定の温度(TSD)
に上昇すると、下側出力Tr(UL,VL,WL側)をオフにする。ヒステリシス幅(ΔTSD)以上の温度下降に
よって過熱保護は解除される。
13. 低電圧保護回路
VCCの投入時および電圧低下時の誤動作を防止するため、低電圧保護回路を内蔵している。VCCの電
圧が規定電圧(VLVSD)以下であると出力は全オフとなる。ヒステリシス幅(ΔVLVSD)以上の電圧上昇
により低電圧保護は解除される。
14. 電源安定化
本ICは出力電流が大きい応用に使用されるため、電源ラインが振られやすい。よって、VCCラインGND間には、安定化のために十分な容量のコンデンサを接続する必要がある。電源の逆接続による
破壊防止の目的で、電源ラインにダイオードを挿入する場合は、電源ラインが特に振られやすくな
るため、より大きな容量を選択する必要がある。
15. GNDの引き回しについて
信号系GNDと出力系GNDは分離し、配線はコネクタ部で一点GNDとすること。出力系GNDには大電流が
流れるため、引き回しはできるだけ短くすること。
出力系GND --- RfのGND、VCCラインのコンデンサのGND
信号系GND --- ICのGND、外付け部品のGND
16. 積分アンプ
積分アンプは、速度誤差パルス及び位相誤差パルスを積分し、速度指令電圧へ変換するとともに制
御ループのゲイン及び周波数特性を設定する。
積分アンプの外付け部品は、ノイズの影響を受けにくいようにできるだけIC近傍に配置すること。
17. FGアンプ
FGアンプは、通常、ノイズをリジェクトするためにフィルタアンプを構成する。FGアンプ出力には、
クランプ回路が付加されているため、増幅度を上げても約3.2Vp-pの振幅でクランプされる。
FGアンプ後には、片側ヒステリシスのシュミットコンパレータ(シュミット幅200mV typ)が接続さ
れている。シュミットコンパレータの出力(FGS出力)は、FGアンプ出力がFGIN+電圧より低くなると
｢H｣となり、FGアンプ出力がFGIN+電圧よりシュミット幅だけ高くなると｢L｣になる。したがって、
FGアンプの出力振幅は、使用する最低の制御回転数で約1.0Vp-p以上となるように増幅度を設定す
ることが望ましい。
FGIN+端子-GND間に接続するコンデンサは、バイアス電圧安定化のために必要となる。接続するコ
ンデンサは、ノイズの影響を受けにくいようにできるだけ短い配線で、GND1端子(3ピン)に接続す
ること。
FGアンプおよびFGS出力は、S/S端子をストップ入力にしている時も動作しているため、常にモータ
の回転状態をFGS出力でモニターすることができる。
No.A1677-18/19
LV8104V
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(参考訳)
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PS No.A1677-19/19