Comments
Description
Transcript
教育利用へ向けた VLSI 設計開発環境の導入
論文 教育利用へ向けた VLSI 設計開発環境の導入 和典＊ 松尾 実＊ 本木 山本 博康＊＊ 黒川 憲宏＊＊ 大山 英典＊ Introduction of VLSI design development environment to educational use Kazunori Matsuo＊, Minoru Motoki＊, Hiroyasu Yamamoto＊＊, Norihiro Kurokawa＊＊, Hidenori Ohyama＊ Abstract As one of education purposes of our college is to supply practical engineer on VLSI (Very Large Scale Integrated circuit) design and development, we are now constructing education curriculum on VLSI design in department of electronics engineering based on research collaboration with local company in Kumamoto. Though curriculum of our department has now design technology of IC with FPGA (Field Programmable Gate Array), not includes ASIC design technology, therefore we intend to provide VLSI design development environment with ASIC (Application Specific Integrated Circuit) technology. Using LSI design development tool of VDEC (VLSI Design and Education Center) based on the license rule, ASIC development educational environment was almost prepared. It is sincerely expected that engineer of VLSI development field with practical skill can be educated and supplied by useful application of this design development environment. キーワード：VDEC，VLSI 開発教育，ASIC Keywor ds：VDEC, VLSI Design and Education, ASIC 1. 開発環境だけでは不十分であると考える。すなわち，HDL はじめに に よる 設計 教育だ けで なく ， ASIC（ Application Specific 本学科では，計算機工学の講義で簡単な組み合わせ回路 Integrated Circuit）の設計開発まで拡張することが望ましい。 や順序回路について学習し，さらに計算機の構造と動作の 我々は，ASIC 設計・開発環境を共同研究を通して整備し 機能的な関連性を理解するために，教育用仮想計算機シミ た。構築した設計開発環境は，東京大学大規模集積システ ュレータを教材として導入している(1)。また，計算機を論理 ム設計教育研究センター（VDEC VLSI Design and Education 集積回路としてとらえるために，回路シミュレータ上で動 Center）が高等教育機関向けに提供しているライセンスに則 作させる演習を通して計算機の論理回路レベルでの理解を って設計・開発ツール群を導入したものである。共同研究 (1) 促す教材作製も行い，教材として導入している 。さらに， として取組んでいるニューロチップの設計開発を行なうた 昨今の大規模集積回路設計の現場では，設計の効率化と設 めの設計開発環境を構築し，共同研究企業でのインターン 計資産の有効活用のために，ハードウェア記述言語（HDL シップにおいても学生は本校内に整備された設計開発環境 Hardware Description Language）による回路設計が主として を利用できるようになった。 行なわれており，近年は C 言語による設計も導入され始め 表 1 ている現状があることから，HDL を用いた回路設計の演習 を導入し，FPGA ボードへの実装とその動作確認を演習課題 FPGA 利用のための主要技術 Table 1. (2) としている 。しかし，多数の卒業生が県内に所在する半導 Main technologies to use FPGA. 内容 体メーカー等へ就職して集積回路開発に携わっており，開 論理回路 AND, NAND, NOR の論理演算など 発現場への即戦力となる人材供給を求められている本学に HDL 言語 Verilog HDL, VHDL 等の文法 EDA ツール QuartusⅡ, ISE 等の操作 おいて，学生へ提供するべき設計・開発環境は現在の PC 資 源と FPGA（Field Programmable Gate Array）を用いた設計・ ＊ ＊＊ 電子工学科 〒861-1102 熊本県合志市須屋 2659-2 Dept. of Electronics, 2659-2 Suya, Koshi-shi, Kumamoto 861-1102 テクノデザイン株式会社 〒861-2401 熊本県阿蘇郡西原村鳥子 312-2 Techno Design 312-2 Toriko, Nisihara, Aso, Kumamoto 861-2401 熊本電波工業高等専門学校 研究紀要 FPGA と ASIC への回路実装技術 2. 2.1 FPGA への回路実装技術 FPGA への論理集積回路の実装において，必要となる知 識及び技術は，表 1 のようにまとめられる。電子工学科 第 34 号（2007） - 11 - 教育利用へ向けた VLSI 設計開発環境の導入（松尾） Microsoft WindowsXP 上から Astec-x を利用して設計開発環境へリモート接続している様子 図 1 リモート接続による開発環境利用 Fig. 1. Remote use of the development environment. におけるカリキュラムでは，2 年生から 4 年生までにこれ デ ィ ジ タ ル LSI の 設 計 は EDA （ Electronic Design らの技術は講義及び演習を通して，習得できる。 Automation）による自動化が進んでおり，CAD（Computer FPGA による設計回路実装および動作検証技術は， Aided Design）ツールが使えれば設計が可能である。 ASIC 設計開発においても必要である。 3.2 2.2 ASIC への回路実装技術 設計開発ツール群 ディジタル LSI 設計開発に必要とされるツールを開発 ASIC への回路実装技術は，前項の FPGA への論理回路 環境に導入した。具体的には，VDEC から Cadence 社 実装までの技術に加え，回路解析ツールの操作技術，配 IC-5.1.4.1，IUS5.8，Synopsys 社 Astro(Z-2007.03-SP3)， 置配線技術及びその最適化ツールの操作技術，設計デー Milkyway(Y-2006.06) ， Synthesis(Y-2006.06-SP2) ， Mentor タ形式への理解などがあり，これらの技術はツールによ Graphics 社 Calibre(ss5_cal_2007.3_18.11_mib)をダウンロ って差異が多少はあるが，その設計・開発の流れを理解 ー ド し て ， Sun Microsystems の SunBlade2000(OS は するためには，特定のツールを操作する実習により習得 Solaris9)上へインストールした。以下はプロダクトに含ま することができる。ただし，ツールを用いることで，ASIC れるツールを用途別に列挙したものである。 への回路実装のレイアウトデータはほとんど自動的に生 成することができるが，ASIC 作成を依頼するベンダによ 論理シミュレーション ってデザインルール（設計規則）が異なり，デザインル Cadence 社 Verilog-XL，NC-Verilog，NC-VHDL ールをすべて自動的にクリアすることは稀である。最終 回路シミュレーション 的な修正は設計規則検査ツールを使ってエラーを取り除 Synopsys 社 HSPICE，nanosim くための細かなレイアウト修正は手作業で進めなければ 論理合成 ならない。 Synopsys 社 Design Compiler 自動配置配線ツール Synopsys 社 Astro，Milkyway ASIC 設計開発環境 3. 3.1 レイアウト設計 ディジタル LSI 設計開発ツール Cadence 社 Virtuoso ハードウェア記述言語（HDL）によるディジタル集積 デザインルールチェック，回路・レイアウト比較 回路設計とアナログ集積回路設計が考えられるが，今回 Cadence 社 Dracula，Mentor Graphics 社 Calibre は，ディジタル集積回路の設計環境を整備した。現在の Research Reports of KNCT Vol.34(2007) - 12 - 3.3 設計開発ツールのための設定 Verilog-XL HDL(Verilog,VHDL) CAD ツールを導入する際は設計する対象によって必要 動作シミュレーション Design Compiler なツールを含んだプロダクトをダウンロードしてインス 論理合成 トールする。インストールは各プロダクトのインストー ルドキュメントに書かれている方法で行なうが，そのと 我々の 開発環境 きの注意点は，以下の通り。 仮想配線長に基づく 遅延情報(SDF) Verilog-XL ネットリストレベル シミュレーション ネットリスト (Verilog,EDIF等) タイミング解析 ・ プロダクト毎にインストール先を分けなければな Astro / Milkeyway らない。 実配線長に基づく 遅延情報(SDF) 自動配置配線 ・ インストール先のディスク容量は数十 GByte 必要 Dracula / Calibre レイアウト (GDSII,CIF等) となるため，ディスク構成（パーティション設定 設計規則検査 ・回路抽出 など）の検討が必要になることがある。 nanosim 回路シミュレーション ・LVS ・ CAD ツールの導入，管理のためのアカウントを新 規に用意する。 製造 VDEC ・ 利用できるプロダクトのバイナリファイルは導入 ASICチップ する OS によって異なる。 図 2 VDEC を利用した LSI 試作 これらの注意点は，アナログ LSI 設計ツールを同時に Fig. 2. 導入する場合は特に重要である。また，各 CAD ツールの Flow of LSI fabrication using VDEC. 実行ファイルがある場所（インストール先）への環境変 題には共同研究内容を優先的に取り入れてもらった。学 数設定も各ユーザのホームディレクトリにある環境設定 生は課題を遂行するために開発環境へリモート接続を行 ファイル（.cshrc，.profile など）に追記する。 なった。開発環境へのリモート接続とリモート接続状況 下での CAD ツールの動作検証を行うことができた。ただ し，VDEC との契約において， 「CAD 利用は各大学・高専 共同研究のための利用 4. における教育・研究の範囲に限定する。 」とされている点 我々の LSI 開発環境は電子棟端末管理室に設置されてい を考慮し， CAD ツールの動作検証は教員の指示を受けた る。各研究室の PC から開発環境を利用するための整備を行 ときのみ学生によって行なうようにした。また，チップ なった。共同研究企業における実習中にも学生は開発環境 製作に係る守秘契約に則って，テクノロジーファイル等 へリモート接続できる。 のデータは使用，閲覧しないようにした。 学内での利用においても同様に教員による監督下での 4.1 開発環境へのリモート接続 利用が望ましいと考える。 開 発 環 境 は ， Sun Microsystems の SunBlade2000 (OS:Solaris9) 上に構築されており，VDEC が提供するラ 4.3 VDEC を利用した LSI 試作 イセンスサーバへの登録と利用のためにグローバル IP を VDEC では LSI 試作を仲介している。LSI 試作完了まで 持ち，サーバとして稼動している。この開発環境に，SSH の流れを図 2 に示す。まず，HDL 言語により設計したソ 接続し，クライアント側の X window サーバへ描画命令の ースプログラムに対して Verilog-XL を用いた動作シミュ 転送をしている。これによって，サーバの画面を手元の レーションにて確認する。次に，ソースプログラムを PC で表示し，同時に，キーボード及びマウスからの入力 Design Compiler を用いて論理合成を行ない，ネットリス を行なうことができる。 トを生成する。このとき同時に仮想配線長に基づく遅延 今回は，Astec-x という商用 X window サーバを用いた。 情報が得られる。この遅延情報を元にネットリストレベ Astec-x をインストール後，開発環境への接続設定を行な ルシミュレーションを，再び Verilog-XL を用いて行なう。 った。XDMCP，rexec，セキュアシェルによる接続が可能 ここまでは FPGA 設計と同様である。その後，ネットリ である。LAN 内に開発環境がある場合は XDMCP が最も ストに対して Astro および Milkeyway を用いて自動配置配 簡単に接続できるが，今回はセキュアシェルを用いて接 線を行なう。これはチップ製作会社が提供するテクノロ 続できるように設定した。これにより，学内，学外を問 ジーファイルによる制約を満たすような条件さえ与えれ わずネットワークが整備されていれば開発環境へ接続し ばほぼ自動的に行われる。得られたレイアウトに対して， て利用できる。 Dracula および Calibre 等のツールにより最終的な設計規 則検査を行ない，エラーがなければ，VDEC に提出する。 4.2 開発環境の利用 専攻科のプロジェクト実習（インターンシップ）とし 5. て研究室所属の専攻科生を共同研究先であるテクノデザ イン株式会社に受け入れていただいた。同社での実習課 熊本電波工業高等専門学校 研究紀要 VLSI 開発教育のための利用 研究のために構築した開発環境であるが，LSI 開発現場へ 第 34 号（2007） - 13 - 教育利用へ向けた VLSI 設計開発環境の導入（松尾） の即戦力となる人材供給のために，本科学生の演習等での を行ない，選出した代表作のみを LSI 試作するなどの運用 利用を考える。現在は，卒研や創造実験で利用している。 が考えられる。 5.1 開発環境の利用（ライセンス） 謝辞 現在導入している CAD ツールは，VDEC が提供してい るライセンスに教員が契約するようになっており，学生 今回の VLSI 設計開発環境の構築ならびに共同研究にお が利用申請することはできない。しかし，ライセンス数 いて，九州東海大学の佐々木博文教授，藤本邦昭准教授， は同時利用者数であるので，研究室や端末室からのリモ 本校電子工学科葉山清輝准教授には大変有益な助言をいた ート接続数を考えて契約すればよい。現在，我々は 10 名 だきました。心から感謝申し上げます。 の卒研生と教員の利用を考えて 20 ライセンスを申請し， 共同研究は東京大学大規模集積システム設計教育研究セ 利用できる状況である。 ンターを通し、シノプシス株式会社，日本ケイデンス株式 会社，メンター株式会社の協力で行われたものである。 5.2 開発環境へのリモート接続 （平成 19 年 9 月 14 日受付） 教育利用では，同時に複数の端末から開発環境へアク セスし利用する形態が開発環境の管理及び計算機資源の 文 有効利用の観点から望ましい。我々の開発環境は複数端 献 (１) 葉山清輝： 「統一課題による動作シミュレーション・論理回路設計・ HDL を用いた設計と実装までの計算機教材作成の試み」，論文集「高 専教育」 ，第 28 号 p. 83 (2004)． (２) 葉山清輝，松尾和典： 「教育用小規模計算機の HDL による設計・実 装教材の整備」 ，熊本電波工業高等専門学校研究紀要 第 32 号 p.51 (2005)． (３) http://www.vdec.u-tokyo.ac.jp/ 末からの接続利用を提供できる。同時にツールを立ち上 げ設計を行なうことができる接続数は開発環境に搭載さ れたメモリ及び仮想メモリ量に比例する。今回構築した 開発環境（物理メモリ 1GByte，スワップ領域 3.6GByte） においては 5 名程度であった。つまり，10 名程の班によ る実験であれば，2 台の開発環境と 10 台の PC 端末があ れば，ASIC 設計課題を行なうことができる。 我々の共同研究環境では商用の X サーバを導入した が，学科端末等への導入においては端末数も多いので， 同等機能を持つツールとして，無償で提供されているも の（X window on Cygwin 等）を選択すればよい。 6. おわりに 現在ではディジタル LSI の設計は EDA による自動化が進 んでおり，CAD ツールが使えれば設計が可能である。設計 する回路の仕様が同じなら，設計時での差別化が難しい。 つまり，最低限の回路の設計知識を備えて，CAD さえ使い こなせば，誰でも同等のディジタル LSI が作れるという時 代になっている。すなわち，ディジタル LSI の製作を行う ために，過多な実務経験を積む必要がなく，若年の専門教 育を行なう本校に適していると考えられる。 構築した設計開発環境は数人同時にアクセスできるよう になっており，研究室から利用できるように設定している。 現在は卒業研究，特別研究に限って利用しているが，本科 学生の実験または演習においても同様に設計開発環境の利 用ができる。これにより，本学科においても設計開発演習 によって ASIC の設計開発技術を習得するための集積回路 開発環境を提供できる。しかし，VDEC を利用した LSI 試 作においては，費用面等で一考するべき点もある。 現時点で，本科の学生実験において LSI 試作を一人一種 類ずつ行うことは費用面での問題からできない（試作の費 用が最低でも 18 万円程度かかるので） 。しかし，すでに整 備している FPGA ボード等を用いて，LSI 設計コンテスト等 Research Reports of KNCT Vol.34(2007) - 14 -