System Generator を使用したモデルベースの DSP デザイン

by user

on 28 марта 2017

Category: Documents

>> Downloads: 8

views

Report

Comments

Description

Download System Generator を使用したモデルベースの DSP デザイン

Transcript

System Generator を使用したモデルベースの DSP デザイン

Vivado Design Suite
ユーザーガイド
System Generator を使用した
モデルベースの DSP デザイン
UG897 (v2014.3) 2014 年 10 月 1 日
本資料は表記のバージョンの英語版を翻訳したもので、内容に相違が生じる場合には原文を優先しま
す。資料によっては英語版の更新に対応していないものがあります。日本語版は参考用としてご使用の
上、最新情報につきましては、必ず最新英語版をご参照ください。
改訂履歴
次の表に、この文書の改訂履歴を示します。
日付
バージョン
改訂内容
2014 年 10 月 1 日
2014.3
2014.3 System Generator for DSP リリースに合わせて技術情報をアップデート
2014 年 4 月 2 日
2014.1
• AXI ではないブロックを Vivado IDE に移行する方法の詳細を追加
• 新しい複数独立クロック機能に関する情報を追加
• 新しいイーサネットポイントツーポイントハードウェア協調シミュレーションのサ
ポート情報を追加
• System Generator の GUI ユーティリティを付録 B として追加、新規 WaveScope クロス
プローブ機能の詳細も追加
2013 年 12 月 18 日
2013.4
• 技術的情報のアップデートなし。
• バージョンアップデートに合わせて再リリース
2013 年 10 月 2 日
2013.3
• 第 4 章の終わりに「AXI4-Lite インターフェイス生成」という新しいセクションを追加
• 新しいコンパイルタイプを第 7 章に追加、新しい第 8 章「カスタムコンパイルター
ゲットの作成」を追加
• ブラックボックスの例を『Vivado Design Suite チュートリアル : System Generator を使用
したモデルベース DSP デザイン』 (UG948) に移動
2013 年 6 月 19 日
2013.2
テキストを編集して改善
2013 年 3 月 20 日
2013.1
• GUI を変更
• IDS から Vivado IDE 環境への System Generator デザインの移行に関する新しい章を追加
2012 年 10 月 16 日
2012.3
初版
Vivado : System Generator を使用したデザイン
UG897 (v2014.3) 2014 年 10 月 1 日
japan.xilinx.com
2
目次
第 1 章 : 概要
ザイリンクス DSP ブロックセット . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 6
FIR フィルターの生成 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 7
MATLAB のサポート . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 8
ハードウェア協調シミュレーション . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 9
システム統合プラットフォーム . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 10
第 2 章 : インストール
ダウンロード . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 11
ザイリンクスインストーラーの使用 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 12
インストール後の操作 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 13
第 3 章 : ISE から Vivado IDE へのデザインの移行
概要 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 14
アップグレード手法 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 14
第 4 章 : System Generator を使用したハードウェア設計
System Generator を使用したデザインフロー . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
System Generator でのシステムレベルのモデリング . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
自動コード生成 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
MATLAB の FPGA へのコンパイル . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
System Generator デザインの大型システムへのインポート . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
コンフィギャブルサブシステムと System Generator . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
高パフォーマンス FPGA デザインに関する注記 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
高パフォーマンス FPGA デザインに関する注記 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
FDATool を使用したデジタルフィルターアプリケーション . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
複数の独立クロックのハードウェアデザイン . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
AXI インターフェイス . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
AXI-Lite インターフェイス生成 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
24
25
38
43
63
64
69
69
72
81
89
93
第 5 章 : ハードウェア協調シミュレーションの使用
ハードウェアボードのインストール . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 101
ハードウェア協調シミュレーション用のモデルのコンパイル . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 101
ハードウェア協調シミュレーションブロック . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 102
ハードウェア協調シミュレーションのクロック . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 103
JTAG ハードウェア協調シミュレーション用の KC705 ボードのインストール . . . . . . . . . . . . . . . . . . . . . . . . . . . . 104
ポイントツーポイントイーサネットハードウェア協調シミュレーション . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 106
ポイントツーポイントイーサネットハードウェア協調シミュレーションのための KC705 ボードのインストー
ル . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 109
ポイントツーポイントイーサネットハードウェア協調シミュレーションのための VC705 ボードのインストー
ル . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 110
Vivado : System Generator を使用したデザイン
UG897 (v2014.3) 2014 年 10 月 1 日
japan.xilinx.com
3
第 6 章 : HDL モジュールのインポート
ブラックボックスの HDL の要件と制限 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
ブラックボックスコンフィギュレーションウィザード . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
ブラックボックスのコンフィギュレーション M 関数 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
ブラックボックスでの複数の独立クロックサポート . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
HDL 協調シミュレーション . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
111
112
113
127
128
第 7 章 : System Generator のコンパイルタイプ
[HDL Netlist] コンパイル . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
[Hardware Co-Simulation] コンパイル . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
IP カタログのコンパイル . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
合成済みチェックポイントのコンパイル . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
カスタムコンパイルターゲットの作成 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
131
132
132
136
137
第 8 章 : カスタムコンパイルターゲットの作成
xilinx_compilation ベースクラス . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
新規コンパイルターゲットの作成 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
ベースクラスのプロパティおよび API . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
カスタムコンパイルターゲットの作成例 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
138
139
141
145
付録 A : System Generator の GUI ユーティリティ
[Xilinx BlockAdd] . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 152
[Xilinx Tools] → [Save as blockAdd default] . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 154
[Xilinx BlockConnect] . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 155
[Xilinx Tools] → [Terminate] . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 157
[Xilinx View Signal]. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 160
付録 B : その他のリソースおよび法的通知
ザイリンクスリソース . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
ソリューションセンター . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
参考資料 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
法的通知 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
Vivado : System Generator を使用したデザイン
UG897 (v2014.3) 2014 年 10 月 1 日
japan.xilinx.com
166
166
166
167
4
第 1章
概要
System Generator は、 FPGA デザイン用に MathWorks モデルベースの Simulink® デザイン環境を使用できるようにす
るザイリンクスの DSP デザインツールです。 System Generator を使用するのに、ザイリンクス FPGA または RTL デ
ザイン手法の使用経験は必要ありません。デザインは、ザイリンクス特有のブロックセットを使用して、 DSP 用の
Simulink モデリング環境に取り込まれます。この後、System Generator デザインを Vivado IDE プロジェクトにインポー
トできます。
注記 : System Generator for DSP モデルを作成して Vivado IDE プロジェクトにインポートする具体的な手順について
は、『Vivado Design Suite チュートリアル : System Generator を使用したモデルベースの DSP デザイン』 (UG948) を参照
してください。
Vivado : System Generator を使用したデザイン
UG897 (v2014.3) 2014 年 10 月 1 日
japan.xilinx.com
5
第 1 章 : 概要
ザイリンクス DSP ブロックセット
Simulink 用ザイリンクス DSP ブロックセットには、 90 以上の DSP 構築ブロックが含まれます。これらのブロックに
は、加算器、乗算器、レジスタなどのよく使用される DSP 構築ブロックが含まれるほか、フォワードエラー訂正ブ
ロック、 FFT、フィルター、メモリなどの複雑な DSP 構築ブロックのセットも含まれます。これらのブロックを使用
することで、ザイリンクス IP 用 CORE Generator で選択したデバイスに最適な結果になるようにできます。
Vivado : System Generator を使用したデザイン
UG897 (v2014.3) 2014 年 10 月 1 日
japan.xilinx.com
6
第 1 章 : 概要
FIR フィルターの生成
System Generator に含まれる 7 シリーズデバイスの専用 DSP48E1 ハードウェアリソースをターゲットにする FIR
Compiler ブロックを使用すると、最適なインプリメンテーションを作成できます。コンフィギュレーションオプショ
ンでは、多相デシメーション、多相インターポレーション、オーバーサンプリングなどのインプリメンテーションが
直接生成できます。 fir2 または MathWorks FDAtool のような標準 MATLAB 関数を使用すると、ザイリンクス FIR
Compiler の係数が作成できます。
Vivado : System Generator を使用したデザイン
UG897 (v2014.3) 2014 年 10 月 1 日
japan.xilinx.com
7
第 1 章 : 概要
MATLAB のサポート
System Generator には、アルゴリズム的ではない MATLAB を使用可能にする MCode ブロックが含まれ、単純な制御
操作のモデリングおよびインプリメンテーションに使用されます。
Vivado : System Generator を使用したデザイン
UG897 (v2014.3) 2014 年 10 月 1 日
japan.xilinx.com
8
第 1 章 : 概要
ハードウェア協調シミュレーション
System Generator では、ハードウェア協調シミュレーションを使用してシミュレーションを速くできます。 System
Generator では、デザインのハードウェアシミュレーショントークンが自動的に作成され、ザイリンクス DSP ブロッ
クセットに取り込まれ、サポートされるハードウェアプラットフォームで実行されます。このハードウェアが残りの
Simulink システムと一緒に協調シミュレーションされると、最大で 1000 倍シミュレーションパフォーマンスが向上
します。
Vivado : System Generator を使用したデザイン
UG897 (v2014.3) 2014 年 10 月 1 日
japan.xilinx.com
9
第 1 章 : 概要
システム統合プラットフォーム
System Generator では、DSP FPGA デザインに対するシステム統合プラットフォームが提供され、DSP システムの RTL、
Simulink、MATLAB および C/C++ コンポーネントが 1 つのシミュレーションおよびインプリメンテーション環境で統
合できるようになっています。 System Generator では、RTL が Simulink にインポートできるブラックボックスブロッ
クがサポートされ、 ModelSim® またはザイリンクス Vivado シミュレーターのいずれかを使用して協調シミュレー
ションできます。 System Generator では、 C/C++ プログラムを実行する MicroBlaze エンベデッドプロセッサの含有も
サポートされます。
Vivado : System Generator を使用したデザイン
UG897 (v2014.3) 2014 年 10 月 1 日
japan.xilinx.com
10
第 2章
インストール
ダウンロード
System Generator は、 Vivado® Design Suite の一部であり、ザイリンクスウェブページからダウンロードできます。
System Generator ソフトウェアは、次のサイトから購入、登録、ダウンロードできます。
http://japan.xilinx.com/tools/sysgen.htm
注記 : 特殊な環境下の場合は、 System Generator の CD を送付することもできますので、ウェブからソフトウェアをダ
ウンロードできないような環境にある場合は、ザイリンクスの販売代理店までご連絡ください。
ハードウェア協調シミュレーションのサポート
FPGA 開発ボードをお持ちの場合は、 Simulink シミュレーションを使用して System Generator の FPGA ハードウェア
の協調シミュレーション機能を利用できます。 System Generator ソフトウェアには、 Artex®-7 AC701 開発ボード、
Kintex®-7 KC705 開発ボード、 Virtex®-7 VC707 開発ボード、 Zynq®-7000 シリーズ ZC702 および ZC706 開発ボードの
サポートが含まれます。 System Generator ボードサポートパッケージは、次の URL からダウンロードできます。
http://japan.xilinx.com/products/boards_kits/index.htm
サポートされない UNC パス
System Generator では、 UNC (Universal Naming Convention) のパスはサポートされません。たとえば、 System Generator
では、最初にそのドライブにマップしておかないと、共有ネットワークドライブにあるデザインを操作することはで
きません。
Vivado : System Generator を使用したデザイン
UG897 (v2014.3) 2014 年 10 月 1 日
japan.xilinx.com
11
第 2 章 : インストール
ザイリンクスインストーラーの使用
System Generator for DSP は、 Vivado® Design Suite の一部で、ザイリンクスデザインツールのインストーラーを使用
してインストールする必要があります。
ザイリンクスデザインツールのインストーラーを開始する前に、 MATLAB のインスタンスがすべて閉じていること
をご確認ください。 MATLAB のすべてのインスタンスを閉じたら、インストーラーを開始して、画面の指示に従っ
てください。
System Generator 用の MATLAB の選択
Windows インストール
このダイアログボックスでは、サポートされる MATLAB インストールをこのバージョンの System Generator と関連
付けることができます。
このバージョンの System Generator と関連付けたい MATLAB インストールのチェックボックスをオンにし、関連付
けたいザイリンクスデザインツールを選択したら、 [Apply] をクリックします。 [Apply] をクリックすると、 [Status]
列が [Not Configured] から [Configured] に変わります。
使用可能なすべての MATLAB インストールがリストされます。 [Status] 列には、次のいずれかの値が表示されます。
[Unsupported] : このバージョンの MATLAB はこのバージョンの System Generator ではサポートされません。
[Not Configured] : このバージョンの MATLAB はまだこのバージョンの System Generator に関連付けられていません。
このバージョンの MATLAB を System Generator と関連付けるには、チェックボックスをオンにして [Apply] をクリッ
クします。
[Configured] : System Generator はこのバージョンの MATLAB と一緒に使用できるようになっています。
MATLAB のバージョンがリストされていない場合は、 [Find MATLAB] をクリックして有効なバージョンを参照して
ください。
MATLAB コンフィギュレーションを変更する場合は、 Windows メニューから次をクリックしてください。
[ スタート ] → [ すべてのプログラム] → [Xilinx Design Tools] → [Vivado 2014.3] → [System Generator] → [System
Generator MATLAB Configurator]
MATLAB があるデザインツール、たとえば ISE Design Suite 用にコンフィギュレーションされていて、別のデザイン
ツール、たとえば Vivado 用にコンフィギュレーションし直したい場合は、 [Configured] になっている MATLAB バー
ジョンのボックスをクリックし、 [Remove] をクリックしてから、 Vivado 用にコンフィギュレーションし直します。
Vivado : System Generator を使用したデザイン
UG897 (v2014.3) 2014 年 10 月 1 日
japan.xilinx.com
12
第 2 章 : インストール
Linux インストール
Linux で System Generator を起動する場合は、 <Vivado install dir>/bin にある sysgen というシェルスクリプトで処理さ
れます。このスクリプトを起動する前に、PATH 環境変数に MATLAB 実行ファイルが指定されていることを確認して
ください。 MATLAB 実行ファイルが指定されていれば、 sysgen を実行すると、 PATH で最初に見つかった MATLAB
実行ファイルが起動され、 System Generator がその MATLAB のセッションに関連付けられます。また、 sysgen シェル
スクリプトでは MATLAB でサポートされるオプションがすべてサポートされ、これらをコマンドライン引数として
sysgen スクリプトに渡すことができます。
インストール後の操作
Linux でのインストール後の操作
ザイリンクスインストールウィザードの指示に従った後は、 sysgen と入力すると、 System Generator が起動できる
ようになります。
注記 : これにより、 MATLAB が起動され、その MATLAB セッションに System Generator がダイナミックに追加され
ます。 MATLAB のコマンドウィンドウの一番上には、「Installed System Generator dynamically」というメッセージが表
示されるはずです。これで、 System Generator を実行できるようになります。
状況によっては、次のメッセージが表示されます。このスクリプトを実行したときに System Generator が既にインス
トールされていれば、次のメッセージが表示されます。
System Generator currently found installed into matlab default path.
ザイリンクス HDL ライブラリのコンパイル
ModelSim SE で使用するライブラリをコンパイルするためのザイリンクスツールの名前は、 compile_simlib です。
Tcl コンソールに compile_simlib -help と入力すると、この Tcl コマンドの実行に関する詳細が表示されます。
本書に関連するデザイン例
本書で説明されるデザイン例は、ウェブからダウンロード可能な ZIP ファイルに含まれます。この ZIP ファイルの名
前は ug897-example-files.zip で、このユーザーガイドと同じ箇所にあります。本書は、このデザイン例を
C:/ug897-example-files ディレクトリにダウンロードしたと仮定して説明されています。
System Generator キャッシュの管理
System Generator では、デザインプロセスを繰り返し実行する場合に時間を短縮するため、ディスクキャッシュが使
用されます。シミュレーションおよび生成に関連するファイルにタグを付けて保存し、シミュレーションまたは生成
を次に実行するときに、これらのファイルを再生成するのではなく、キャッシュにあるファイルを呼び出すことによ
り、処理時間を短縮します。
Vivado : System Generator を使用したデザイン
UG897 (v2014.3) 2014 年 10 月 1 日
japan.xilinx.com
13
第 3章
ISE から Vivado IDE へのデザインの移行
概要
System Generator for DSP には、前に ISE System Generator 環境で作成したデザインを Vivado 統合設計環境 (IDE) と互
換性のあるデザインに移行するためのアップグレードモデル機能が含まれます。
移行に必要な条件は次のとおりです。
•
ISE Design Suite デザインブロックに含まれるデザインは、ISE バージョンの System Generator for DSP の最新バー
ジョンにアップグレードする必要あり
•
Vivado IDE と互換性のない ISE Design Suite デザインブロックは削除するか、置換する必要あり
アップグレード手法
推奨される移行手法は、 (1) ISE 環境を使用して移行用モデルを準備、 (2) Vivado 統合設計環境 (IDE) を使用して移行
を完了、です。
ISE 環境からのアップグレードフロー
ISE 環境でモデルを準備する手順は、次のとおりです。
(1) すべてのブロックを最新の ISE バージョンの System Generator に含まれる最新バージョンにアップグレードしま
す。たとえば、 De-interleaver 7.0 を De-interleaver 7.1 にアップグレードします。
(2) AXI ではないブロックを手動で AXI ブロックに置換します。たとえば、 CIC Compiler 2.0 (AXI インターフェイス
ではない) を CIC Compiler 3.0 (AXI インターフェイス) に手動で置き換えます。
(3) Vivado IDE と互換性のない残りのブロックを削除します。たとえば、 ChipScope ブロックを削除します。
Vivado : System Generator を使用したデザイン
UG897 (v2014.3) 2014 年 10 月 1 日
japan.xilinx.com
14
第 3 章 : ISE から Vivado IDE へのデザインの移行
手順 1 : ISE System Generator に含まれる最新バージョンにブロッ
クをアップグレード
1.
最新の ISE System Generator リリースで System Generator モデルを開きます。
次の表は、複数のバージョンがある最新のブロックをリストしています。
ブロック名
ISE の最新バージョン
DSP48 Macro
DSP48 Macro 2.1
FIR Compiler 6.2
FIR Compiler 6.3
Interleaver/De-Interleaver 7.0
Interleaver/De-Interleaver 7.1
2.
System Generator トークンをダブルクリックし、次の図に示す [Model upgrade] ボタンをクリックします。
3.
次の図に示すような生成されたステータスレポートの情報を確認します。
Vivado : System Generator を使用したデザイン
UG897 (v2014.3) 2014 年 10 月 1 日
japan.xilinx.com
15
第 3 章 : ISE から Vivado IDE へのデザインの移行
•
この場合、このモデルに含まれる 2 つのブロックがアップグレード可能です。
•
Interleaver/De-interleaver 7.0 ブロックには、完全な置換サポートが含まれます。 [Perform Upgrade] 列で [Upgrade]
をクリックすると、そのブロックがアップグレードされます。
•
この場合、 Complex Multiplier 3.1 ブロックには完全な置換サポートがありません。これは、 AXI 3.1 以外のブロッ
クから AXI 5.0 ブロックへの移行には、手動の作業が必要となるからです。 [Upgrade] をクリックすると、入力/
出力信号を新しい AXI ポートに手動で接続し直すことのできるサブシステムのワークスペースが作成されます。
手順 2 : ISE 環境で AXI ではないブロックを AXI ブロックに手動で
置換
前述のように、 AXI ではないブロックは手動で AXI ブロックにアップグレードする必要があります。アップグレー
ドステータスレポートで [Upgrade] をクリックすると、入力/出力信号を新しい AXI ポートに手動で接続し直すこと
のできるサブシステムワークスペースが作成されます。次の図に示すように、サブシステムワークスペースには、接
続された古いブロックと最新の (接続されていない) AXI ブロックが含まれます。
アップグレードされた AXI ブロックには、古い AXI ではないブロックと同等のパラメーター設定が含まれますが、
手動で AXI ブロックを AXI ではないブロックと接続してから、この AXI ではないブロックを削除してデザインをシ
ミュレーションし、デザインビヘイビアーが変更されていないかどうかを確認する必要があります。
アップグレードステータスレポートからモデルをアップグレードしたら、アップグレードステータスレポートの
[Details] リンクがオンになります。
注記 : このリンクは、このレポートからアップグレードを実行した場合にのみ使用できるようになります。モデルか
ら直接アップグレードした場合は、使用できません。
AXI ではないブロックをアップグレードする手順
1. 古いブロックで 1 つまたは複数のパラメーターが MATLAB 関数または変数を使用して定義されている場合、
MATLAB 変数をアップグレード前に MATLAB コンソールで初期化しておく必要があります。
2. AXI ではないブロックから AXI ブロックにアップグレードすると、レイテンシが変わる可能性があります。詳
細は、関連する LogiCORE IP 製品ガイドを参照してください。システム設計者の場合は、制御信号を使用してデータ
信号を有効にすることをお勧めします。
3. 古いブロックのポート名とアップグレードしたブロックのポート名が違う場合は、「Port Mismatch」の警告メッ
セージが表示され、ポート名に変更があったことと、アップデートされたポート名に関する情報が示されます。
4. かなり古いブロックの場合、 [Model upgrade] ボタンが表示されないことがまれにあります。この場合、手動で最
新 AXI ブロックをコンフィギュレーションして接続することをお勧めします。
Vivado : System Generator を使用したデザイン
UG897 (v2014.3) 2014 年 10 月 1 日
japan.xilinx.com
16
第 3 章 : ISE から Vivado IDE へのデザインの移行
AXI ではないブロックから AXI ブロックへのアップグレードする際の推奨事項
このセクションでは、次の AXI ではないブロックを AXI ブロックにアップグレードする場合の推奨事項について、
詳細に説明します。
AXI ではないブロック (ISE System Generator)
最新の AXI ブロック (ISE System Generator)
関連する LogiCORE 製品ガイド
CIC Compiler 2.0
CIC Compiler 3.0
LogiCORE IP CIC Compiler 3.0
CORDIC4.0
CORDIC5.0
LogiCORE IP CORDIC v5.0
Complex
Multiplier 3.0,3.1, 4.0
Complex
Multiplier 5.0
LogiCORE IP Complex Multiplier v5.0
Convolution
Encoder 6.1, 7.0
Convolution
Encoder 8.0
LogiCORE IP Convolution Encoder 8.0
DDS
Compiler 4.0
DDS
Compiler 5.0
LogiCORE IP DDS Compiler v5.0
Divider
Generator 3.0
Divider
Generator 4.0
LogiCORE IP Divider Generator 4.0
FIR Compiler 5.0, 6.0, 6.1, FIR Compiler 6.3
6.2
LogiCORE IP FIR Compiler v6.3
Fast Fourier
Transform 7.1
Fast Fourier
Transform 8.0
LogiCORE IP Fast Fourier Transform v8.0
Interleaver/
De-Interleaver 6.0, 7.0
Interleaver/
De-Interleaver 7.1
LogiCORE IP Interleaver/De-interleaver v7.1
Reed-Soloman
Decoder 7.0, 7.1
Reed-Soloman
Decoder 8.0
LogiCORE IP Reed-Solomon Decoder v8.0
Reed-Soloman
Encoder 7.0, 7.1
Reed-Soloman
Encoder 8.0
LogiCORE IP Reed-Solomon Encoder v8.0
Viterbi
Decoder 6.1, 6.2, 7.0
Viterbi
Decoder 8.0
LogiCORE IP Viterbi Decoder v8.0
CIC Compiler
AXI ではないブロックのポートのほとんどは、 AXI ポートに直接マップできます。 AXI インターフェイスには、次の
ようなポートも追加で含まれます。
1.
s_axis_data_tlast : このポートは、マルチチャネルの CIC Compiler にのみ使用でき、定数 0 で駆動できます。こ
れは、 event_tlast_missing 信号と even_tlast_unexpected 信号を生成する場合以外、 CIC Compiler で使用されません。
2.
event_tlast_missing および event_tlast_unexpected : これらのポートは、 s_axis_data_tlast ポートが使用されず、一
定の値で駆動される場合は無視できます。
rst ( リセット ) 信号のビヘイビアーは、 AXI ではないインターフェイスから AXI インターフェイスに変わります。 AXI
インターフェイスの場合、最低 2 サイクル間は aresetn がアクティブ Low になっている必要があります。
CORDIC
AXI ではないブロックのポートのほとんどは、 AXI ポートに直接マップできます。 AXI インターフェイスには、次の
ようなポートも追加で含まれます。
1.
入力 tvalid ポート : 定数 1 で駆動できます。
Vivado : System Generator を使用したデザイン
UG897 (v2014.3) 2014 年 10 月 1 日
japan.xilinx.com
17
第 3 章 : ISE から Vivado IDE へのデザインの移行
2.
出力 tvalid ポート : これらのポートは、情報がダウンストリームブロックで使用されない場合は無視できます。
中には、次に示すように、 AXI インターフェイスのコンフィギュレーションの一部でサポートされない AXI ではな
いブロックの出力ポートもあります。
1.
x_out : このポートは、 arc_tan および arc_tanh 関数ではサポートされません。このコンフィギュレーションでサ
ポートされるのは、 phase_output ポートのみです。
2.
y_out : このポートは、 arc_tan、 arc_tanh および square_root 関数ではサポートされません。
3.
phase_output : このポートは、square_root、sin_and_cos、sinh_and_cosh、および rotate 関数ではサポートされません。
rst ( リセット ) 信号のビヘイビアーは、 AXI ではないインターフェイスから AXI インターフェイスに変わります。 AXI
インターフェイスの場合、最低 2 サイクル間は aresetn がアクティブ Low になっている必要があります。
Complex Multiplier
AXI ではないブロックのポートのほとんどは、 AXI ポートに直接マップできます。 AXI インターフェイスには、次の
ようなポートも追加で含まれます。
1.
入力 tvalid ポート : 定数 1 で駆動できます。
2.
dout_tvalid : このポートは、情報がダウンストリームブロックで使用されない場合は無視できます。
rst ( リセット ) 信号のビヘイビアーは、 AXI ではないインターフェイスから AXI インターフェイスに変わります。 AXI
インターフェイスの場合、最低 2 サイクル間は aresetn がアクティブ Low になっている必要があります。
出力幅は、古いブロックとアップグレードされたブロック間で違うことがあります。詳細レポートを使用してパラ
メーター値を同じにしておくことをお勧めします。 AXI ではないブロックの output_lsb 値が 0 より大きい場合、 AXI
Complex Multiplier では LSB から MSB の範囲ではなく、 output_width のみがサポートされるので、 dout 信号でスライ
スブロックを使用して必要な結果を取得できます。
Convolution Encoder
AXI ではないブロックのポートのほとんどは、 AXI ポートに直接マップできます。 AXI インターフェイスには、次の
ようなポートも追加で含まれます。
1.
入力 tvalid ポート : nd が AXI ではないブロックでイネーブルになっていないと、このポートは定数 1 で駆動で
きます。
2.
出力 tvalid ポート : これらのポートは、情報がダウンストリームブロックで使用されない場合は無視できます。
中には、次に示すように、AXI インターフェイスでサポートされない AXI ではないブロックの出力ポートもあります。
1.
fd_in : このポートは廃止予定です。 AXI インターフェイスは、各ブロックの開始時にパルスを必要としません。
これを自動的に検出するには、 s_axis_tvalid が使用されます。
2.
rffd : このポートは廃止予定です。AXI インターフェイスの入力データストリームは、s_axis_data_tready がアサー
トされるとサンプリングされます。
rst ( リセット ) 信号のビヘイビアーは、 AXI ではないインターフェイスから AXI インターフェイスに変わります。 AXI
インターフェイスの場合、最低 2 サイクル間は aresetn がアクティブ Low になっている必要があります。
DDS Compiler
AXI ではないブロックのポートのほとんどは、 AXI ポートに直接マップできます。 AXI インターフェイスには、次の
ようなポートも追加で含まれます。
1.
入力 tvalid ポート : 定数 1 で駆動できます。
2.
出力 tvalid ポート : これらのポートは、情報がダウンストリームブロックで使用されない場合は無視できます。
Vivado : System Generator を使用したデザイン
UG897 (v2014.3) 2014 年 10 月 1 日
japan.xilinx.com
18
第 3 章 : ISE から Vivado IDE へのデザインの移行
3.
入力 tlast ポート : 定数 0 で駆動できます。これは、 event_tlast_missing 信号と even_tlast_unexpected 信号を生成す
る場合以外、 DDS Compiler で使用されません。
4.
出力 event 信号 : これらのポートは、入力 tlast ポートが使用されず、一定の値で駆動される場合は無視できます。
中には、次に示すように、 AXI インターフェイスのコンフィギュレーションの一部でサポートされない AXI 以外の
出力ポートもあります。
1.
addr : このピンは AXI インターフェイスでは廃止される予定です。同等のピンはありませんが、インクリメン
ティングカウンターに内部で置き換えられます。
2.
reg_select : PINC と POFF の両方が 1 つの転送で書き出される可能性があるので、このピンは AXI インターフェ
イスには必要なくなっています。
rst ( リセット ) 信号のビヘイビアーは、 AXI ではないインターフェイスから AXI インターフェイスに変わります。 AXI
インターフェイスの場合、最低 2 サイクル間は aresetn がアクティブ Low になっている必要があります。
AXI ではない方の DDS Compiler にチャネルピンが使用される場合、同じ機能を AXI インターフェイスの
data_tuser_chanid ポートから達成できます。このポートをイネーブルにするには、 AXI DDS Compiler の GUI を開い
て、 [TUSER Options] の下の [DATA Output] の値を [Chan_ID_Field] に変更します。
Divider Generator
AXI ではない Divider Generator のポートのほとんどは、 AXI ポートに直接マップできます。 AXI インターフェイスに
は、次のようなポートも追加で含まれます。
1.
入力 tvalid ポート : 定数 1 で駆動できます。
2.
dout_tvalid : このポートは、情報がダウンストリームブロックで使用されない場合は無視できます。
3.
quotient : このポートは tdata_quotient にマップできます。
4.
remainder : このポートは tdata_remainder にマップできます。
5.
fractional : このポートは tdata_fractional にマップできます。
6. rfd : このポートは dividend_tready か divisor_tready のいずれかにマップできます。これらのポートは、 AXI
Divider Generator ブロックのブロッキングコンフィギュレーションで使用できます。
rst ( リセット ) 信号のビヘイビアーは、 AXI ではないインターフェイスから AXI インターフェイスに変わります。 AXI
インターフェイスの場合、最低 2 サイクル間は aresetn がアクティブ Low になっている必要があります。
FIR Compiler
AXI ではないブロックのポートのほとんどは、 AXI ポートに直接マップできます。 AXI インターフェイスには、次の
ようなポートも追加で含まれます。
1. s_axis_config_tvalid : 定数 1 で駆動できます。間引きフィルターの場合、このポートは出力レートで駆動される
必要があります。
2. s_axis_config_tlast : このポートは、マルチチャネルのFIR Compiler にのみ使用でき、定数 0 で駆動できます。こ
れは、 event_tlast_missing 信号と even_tlast_unexpected 信号を生成する場合以外は、 FIR Compiler で使用されません。
3.
出力 event 信号 : これらの信号は、 tlast が使用されず、一定の値で駆動される場合は無視できます。
中には、次に示すように、 AXI インターフェイスのコンフィギュレーションの一部でサポートされない AXI ではな
い出力ポートもあります。
1.
chan_in : このポートは廃止予定です。
2. coef_filter_sel : リロードチャネルのフォーマットは、 coef_filter_sel が s_axis_reload_tdata のリロードパケットの
先頭に付けられるように変更されました。
Vivado : System Generator を使用したデザイン
UG897 (v2014.3) 2014 年 10 月 1 日
japan.xilinx.com
19
第 3 章 : ISE から Vivado IDE へのデザインの移行
coeff_id のビヘイビアーは変更されます。 coeff_id は s_reload_tlast にマップできますが、リロードパケットの終わり
でアサートされるようになっています。
rst ( リセット ) 信号のビヘイビアーは、 AXI ではないインターフェイスから AXI インターフェイスに変わります。 AXI
インターフェイスの場合、最低 2 サイクル間は aresetn がアクティブ Low になっている必要があります。
AXI ではない方の FIR Compiler に chan_out ポートが使用される場合、同じ機能を AXI インターフェイスの
data_tuser_chanid ポートから達成できます。このポートをイネーブルにするには、 AXI FIR Compiler の GUI を開いて、
[TUSER] の下の [Output] の値を [Chan_ID_Field] に変更します。
[Coefficient Vector] パラメーターは AXI ではないフローから AXI フローに変更され、すべての式が評価されて、実際
のベクターデータが戻されます。これにより、 FDATool、ワークスペースまたはマスクパラメーターを移動したり、
間違って表記したりすることなく、階層サブシステムのアップグレードを検証してインプリメントできるようになり
ます。検証して接続を変更したら、この変数は手動で前の値に変換することができます (アップグレードステータス
レポートの [Details] ページを参照)。
Fast Fourier Transform
AXI ではないブロックのポートの中には、 AXI ポートに直接マップできるものがあります。次は、廃止された AXI で
はないポートのリストです。
1.
start : AXI FFT は、 s_axis_data_tvalid High でサンプルデータがデータ入力チャネルに提供されると自動的に開始
します。
2.
xn_index : このポートは AXI インターフェイスでは廃止されました。
3.
busy : このポートは AXI インターフェイスでは廃止されました。
4.
edone : このポートは AXI インターフェイスでは廃止されました。
5.
done : このポートは AXI インターフェイスでは廃止されました。
6.
unload : AXI FFT は、 m_axis_data_tready がアサートされると、処理済みサンプルデータがあればそれを自動的
にアンロードし始めます。
AXI インターフェイスには、次のようなポートも追加で含まれます。
1.
s_axis_data_tlast : このポートは、マルチチャネル FFT にのみ使用でき、定数 0 で駆動できます。これは、
event_tlast_missing 信号と event_tlast_unexpected 信号を生成する場合以外、 FFT で使用されません。
2.
event_tlast_missing および event_tlast_unexpected : これらのポートは、 s_axis_data_tlast ポートが使用されず、一
定の値で駆動される場合は無視できます。
rst ( リセット ) 信号のビヘイビアーは、 AXI ではないインターフェイスから AXI インターフェイスに変わります。 AXI
インターフェイスの場合、最低 2 サイクル間は aresetn がアクティブ Low になっている必要があります。
s_axis_data_tvalid は 1 に接続する必要があります。これにより、リクエストされたときに常にデータを提供できるこ
とがコアに伝わります。ただし、 FFT は連続クロックサイクルでデータを常に消費できるわけではないので、データ
の FFT までのフローを制御するために s_axis_data_tready を使用する必要があります。
Interleaver/De‐Interleaver
AXI ではないブロックのポートのほとんどは、 AXI ポートに直接マップできます。次は、廃止された AXI ではない
ポートのリストです。
1.
FD : FD は使用できなくなっています。コアは、次の場合にブロックを開始します。
a.
最初のシンボルがリセット後に表示される場合
b.
最初にシンボルが Rectangular モードのブロックの終わりの後に表示される場合
c.
最初にシンボルが Forney モードのブロックの終わりの後に表示される場合。これは、 s_axis_data_tlast がア
サートされた後、コミュニケーターが分岐 0 に到達する場合のことです。
Vivado : System Generator を使用したデザイン
UG897 (v2014.3) 2014 年 10 月 1 日
japan.xilinx.com
20
第 3 章 : ISE から Vivado IDE へのデザインの移行
2. FD abort : 使用できなくなっています。ブロックを当然の結果になるようにするには、十分なシンボルデータが
提供されている必要があります。または、 aresetn を使用してコアをリセットする必要があります。 Forney モードの場
合、これはブロックが使用される分岐数の整数倍である必要があるようになったことを意味します。
rst ( リセット ) 信号のビヘイビアーは、 AXI ではないインターフェイスから AXI インターフェイスに変わります。 AXI
インターフェイスの場合、最低 2 サイクル間は aresetn がアクティブ Low になっている必要があります。
Reed‐Solomon Decoder
AXI ではないブロックのポートのほとんどは、 AXI ポートに直接マップできます。次は、廃止された AXI ではない
ポートです。
sync : AXI バージョンではなくなっています。これを自動的に検出するには、s_axis_tvalid が使用されるようになって
います。デザインは、適宜手動でアップデートする必要があります。
rst ( リセット ) 信号のビヘイビアーは、 AXI ではないインターフェイスから AXI インターフェイスに変わります。 AXI
インターフェイスの場合、最低 2 サイクル間は aresetn がアクティブ Low になっている必要があります。
Reed‐Solomon Encoder
AXI ではないブロックのポートのほとんどは、 AXI ポートに直接マップできます。次は、廃止された AXI ではない
ポートです。
start : AXI インターフェイスでは廃止されました。これを自動的に検出するには、 s_axis_tvalid が使用さます。デザ
インは、適宜手動でアップデートする必要があります。
rst ( リセット ) 信号のビヘイビアーは、 AXI ではないインターフェイスから AXI インターフェイスに変わります。 AXI
インターフェイスの場合、最低 2 サイクル間は aresetn がアクティブ Low になっている必要があります。
Viterbi Decoder
AXI ではないブロックのポートのほとんどは、 AXI ポートに直接マップできます。
rst ( リセット ) 信号のビヘイビアーは、 AXI ではないインターフェイスから AXI インターフェイスに変わります。 AXI
インターフェイスの場合、最低 2 サイクル間は aresetn がアクティブ Low になっている必要があります。
手順 3 : Vivado IDE と互換性のない残りのブロックを削除
Vivado IDE と完全に互換性のないブロックは、モデルから削除する必要があります。互換性のないブロックを次にリ
ストします。
Vivado IDE と互換性のないブロック
対処
ChipScope
System Generator 14.7 を使用し続けるか、直
接 Vivado IDE をデバッグに使用する
Configurable Subsystem Manager
Multiple Subsystem Generator
複数クロックドメインを使用するための
Convert モデルについては、「複数の独立ク
ロックのハードウェアデザイン」を参照し
てください。
Resource Estimator
置換機能が今後のリリースで含まれるよう
になるまで、このブロックは削除する
Vivado : System Generator を使用したデザイン
UG897 (v2014.3) 2014 年 10 月 1 日
japan.xilinx.com
21
第 3 章 : ISE から Vivado IDE へのデザインの移行
Vivado IDE と互換性のないブロック
対処
EDK Processor
この機能が今後のリリースで含まれるよう
になるまで、System Generator 14.7 を使用し
続ける
From FIFO、 To FIFO、 From Register、 To 置換機能が今後のリリースで含まれるよう
Register、 Shared Memory、 Shared Memory になるまで、System Generator 14.7 を使用し
Read、 Shared Memory Write
続ける
PicoBlaze Instruction Display
PicoBlaze Microcontroller
System Generator 14.7 を使用し続ける
VDMA Interface 5.3
置換機能が今後のリリースで含まれるよう
になるまで、System Generator 14.7 を使用し
続ける
WaveScope
Waveform Viewer を使用する
手順 4 : ISE から Vivado IDE への移行フローの完了
1.
ISE-System Generator モデルに最新の 14.7 ブロックのみが含まれ、Vivado 環境と互換性のないブロック (AXI では
ないブロック ) が削除されたかどうかを確認します。
2.
準備した System Generator デザインを Vivado IDE で開きます。
3.
モデルシートの空白部分を右クリックし、 [Tools] → [Upgrade model] をクリックします。
4.
[File] → [Save] をクリックします。
5.
MATLAB でデザインをシミュレーションし直して、正しく機能するかどうかを確認します。
6.
デザインを閉じます。
これで ISE 環境から Vivado IDE への移行は終了です。
複数クロックの ISE デザインの Vivado IDE への移行
複数クロックの ISE デザインを Vivado 環境に移行するには、手動の操作が必要になります。次の手順に従います。
1. 前述の [Model upgrade] の手順に従ったら、 Vivado バージョンの System Generator で準備したモデルファイルを
開きます。ソースデザインは、読み出しインターフェイスおよび書き込みインターフェイス用にクロック別のサブシ
ステムに分割されるはずです。
3. Xilinx Shared-Memory ブロックが削除され、入力ポートと出力ポートが Simulink の outport と inport 接続に置き換
わっているかどうかを確認します。これにより、クロックドメインをまたがるポートインターフェイスが最上位サ
ブシステムから使用でき、接続できるようになります。
4. Vivado System Generator for DSP 非同期ロジックを手動で挿入して、データを複数の独立したクロックドメイン
をまたがって転送されるようにします。この方法については、「複数の独立クロックのハードウェアデザイン」を参
照してください。
Vivado : System Generator を使用したデザイン
UG897 (v2014.3) 2014 年 10 月 1 日
japan.xilinx.com
22
第 4章
System Generator を使用したハードウェア
設計
System Generator は、 FPGA ハードウェアを設計するためのシステムレベルのモデリングツールです。 Simulink がさまざまな
面で拡張されており、ハードウェア設計に適したモデリング環境を提供します。デザインは高い抽象度で記述され、ボタンを
クリックするだけで FPGA にコンパイルされます。低い抽象度でFPGA リソースにもアクセスできるので、効率的な FPGA デ
ザインを構築できます。
System Generator を使用したデザイ
ンフロー
System Generator でのデザイン設計が有益な状況を示し
ます。
System Generator でのシステムレベ
ルのモデリング
柔軟で高度なシステムモデリング環境から、デバイス特
定のハードウェアデザインを直接インプリメントする
System Generator の機能を説明します。
自動コード生成
System Generator デザインの自動コード生成について説
明します。
MATLAB の FPGA へのコンパイル
MATLAB プログラム言語のサブセットを使用してス
テートマシンおよび数値演算ファンクションを記述す
る方法を説明します。このように記述したファンクショ
ンを System Generator のブロックに含め、同等の HDL に
自動的にコンパイルできます。
System Generator デザインの大型シ
ステムへのインポート
System Generator から VHDL ネットリストを取り出して
合成し、大型デザインに組み込む方法を説明します。ま
た、 System Generator で作成した VHDL をシステム全体
のシミュレーションモデルに組み込む方法も説明しま
す。
コンフィギャブルサブシステムと
System Generator
System Generator でのコンフィギャブルサブシステムの
使用方法を示します。コンフィギャブルサブシステムの
定義、ブロックの削除と追加、コンフィギャブルサブシ
ステムを使用したコンパイル結果の System Generator デ
ザインへのインポート方法について説明します。
高パフォーマンス FPGA デザイン
に関する注記
FPGA に効率的で高パフォーマンスのデザインをインプ
リメントするための、 System Generator での設計手法を
示します。
FDATool を使用したデジタルフィ
ルターアプリケーション
FDATool ブロックを使用して、 FIR フィルターを指定、
インプリメント、およびシミュレーションする方法を説
明します。
複数の独立クロックのハードウェ
アデザイン
デザインはサブシステムブロックのグループにパー
ティションでき、各サブシステムではその他のサブシス
テムのサイクル周期とは独立した共通のサイクル周期
が使用されます。
AXI インターフェイス
AMBA AXI4 の概要と System Generator に関する AMBA
AXI4 の詳細について説明します。
Vivado : System Generator を使用したデザイン
UG897 (v2014.3) 2014 年 10 月 1 日
japan.xilinx.com
23
第 4 章 : System Generator を使用したハードウェア設計
AXI-Lite インターフェイス生成
System Generator モジュール用に標準 AXI4-Lite イン
ターフェイスを作成し、後で IP インテグレーターを使
用して大型デザインに含めるためにそのモジュールを
Vivado IP カタログにエクスポートする機能について説
明します。
System Generator を使用したデザインフロー
System Generator は、デザインをハードウェアに変換せずにアルゴリズムを解析する場合、 System Generator デザインを大型デ
ザインの一部として使用する場合、System Generator デザインをそれのみで完成させ、FPGA ハードウェアで使用する場合など、
さまざまな状況で有益です。これらの 3 つの状況について説明します。
アルゴリズムの解析
System Generator は、特にアルゴリズムの解析、デザインのプロトタイプ作成、モデル解析で有益です。これらが目的である場
合は、ツールを使用してアルゴリズムを具体化し、デザインで発生する可能性のある問題を調べたり、ハードウェアへのイン
プリメンテーションにおけるコストやパフォーマンスを予測できます。これらの作業は準備のためであり、デザインをハード
ウェアに変換する必要はほとんどありません。
この状況では、詳細なインプリメンテーションを考慮することなく、デザインの主な部分を組み立てます。 Simulink ブロック
と MATLAB の M コードにより、シミュレーションおよび結果の解析用にスティミュラスを供給します。リソースの予測では、
ハードウェアにインプリメントしたデザインのコストを概算します。ハードウェア生成を使用したテストにより、可能なハー
ドウェアスピードが示されます。
有効な方法が決まったら、デザインを具体化します。 System Generator では、調整を段階的に行うことができるので、デザイン
の一部はハードウェアにインプリメントする準備が完了していても、その他の部分を抽象記述のままにしておくことができま
す。 System Generator のハードウェア協調シミュレーション機能は、デザインを部分的に調整している場合に特に有益です。
大型デザインの一部としてのインプリメント
System Generator は、大型デザインの一部をインプリメントするのによく使用されます。たとえば、 System Generator はデータ
パスおよび制御をインプリメントするのには適していますが、厳密なタイミング要件を持つ高度な外部インターフェイスには
それほど適していません。この場合、 System Generator を使用してデザインの一部をインプリメントし、ほかの部分をその他の
ツールでインプリメントして、これらを組み合わせて 1 つの大型デザインを構成できます。
このフローでは、デザイン全体を表す HDL ラッパーを作成し、 System Generator の部分をコンポーネントとして使用するのが
一般的な方法です。ほかのツールで作成した部分も、コンポーネントとしてラッパーに含めるか、ラッパーに直接インスタン
シエートできます。
完成したデザインのインプリメント
デザインに必要なものがすべて System Generator に含まれている場合があります。この場合、 System Generator ブロックのパラ
メーターダイアログボックスで [Generate] ボタンをクリックするだけで、デザインを HDL に変換し、ダウンストリームツー
ルを使用して HDL の処理に必要なファイルを生成できます。生成されるファイルは、次のとおりです。
•
デザインをインプリメントする HDL ファイル。
•
HDL テストベンチ。このテストベンチを使用すると、 Simulink シミュレーションの結果をロジックシミュレータの結果と
比較できます。
•
System Generator HDL を Vivado IDE プロジェクトとして使用できるようにするファイル。
System Generator で生成されるファイルの詳細は、コンパイル結果を参照してください。
Vivado : System Generator を使用したデザイン
UG897 (v2014.3) 2014 年 10 月 1 日
japan.xilinx.com
24
第 4 章 : System Generator を使用したハードウェア設計
DSP 設計者への注意事項
System Generator は、 Simulink を拡張してハードウェア設計を可能にしたもので、 FPGA に自動的にコンパイル可能な高度な抽
象記述を提供します。演算の抽象記述は Simulink (離散時間/空間ダイナミックシステムシミュレーション) に適していますが、
System Generator では FPGA の機能にもアクセスできます。
並列処理やパイプライン処理などをハードウェアでどのように実現しているかを理解することにより、より適切なインプリメ
ンテーションが得られます。 IP コアを使用すると、 FFT などの複雑なファンクションを含む FPGA デザインを効率的に作成で
きます。また、より厳密にアプリケーションにフィットするようモデルを調整することも可能です。
System Generator のマニュアル全体をとおして、システムパラメーターを使用してハードウェアの機能を設定する方法を示し
ます。
ハードウェア設計者への注意事項
System Generator は、ハードウェア記述言語 (HDL) ベースのデザインに置き換わるものではありませんが、重要な部分にだけ
集中することを可能にします。ほとんどの DSP プログラマは、アセンブラでのみプログラムするのではなく、 C 言語のような
高級言語でプログラムを開始し、パフォーマンス要件を満たすために必要な場合だけアセンブリコードを記述しています。
経験的に、デザインの内部ハードウェアクロックを制御する必要のある部分 (DDR、位相クロックを使用するなど) は、 HDL
を使用してインプリメントするのが適切です。比較的重要度の低い部分は System Generator でインプリメントし、その後 HDL
部分と System Generator 部分を接続します。通常、信号処理システムのほとんどの部分では、外部インターフェイスを除き、こ
のレベルの制御は不要です。 System Generator には、 HDL 設計者に特に関係する HDL コードの部分をデザインにインポートす
る機能 (HDL モジュールのインポートを参照) が含まれています。
HDL を使用する設計者に関係する System Generator の機能として、テストベクタを含む HDL テストベンチの自動生成があり
ます。この機能については、 HDL テストベンチを参照してください。
ハードウェア協調シミュレーションの使用で説明されているハードウェア協調シミュレーションインターフェイスを使用す
ると、 Simulink の制御下でデザインをハードウェアで実行でき、 MATLAB と Simulink のデータ解析および可視化の機能を最大
限に活用できます。
System Generator でのシステムレベルのモデリング
System Generator では、デバイス特有のハードウェアデザインを柔軟な高レベルのシステムモデリング環境で構築できます。
System Generator デザインでは、信号はビットだけでなく、符号付きまたは符号なしの固定小数点値にすることができ、デザイ
ンに変更を加えると、信号型も自動的に適切な型に変換されます。ブロックは単にハードウェアの代わりではなく、その周辺
に合わせて自動的に生成結果および最終的なハードウェアが調整されます。
System Generator では、さまざまな要素からデザインを構築できます。データフローモデル、ハードウェア設計言語 (VHDL、
Verilog)、および MATLAB プログラム言語による関数を同時に使用、シミュレーション、およびハードウェアに合成できます。
System Generator のシミュレーション結果は、ビット精度およびサイクル精度であり、ハードウェアでの結果と厳密に一致しま
す。 System Generator のシミュレーションは従来の HDL シミュレータでのシミュレーションよりも高速で、結果も解析しやす
くなっています。
System Generator ブロックセット
System Generator ブロックのライブラリへの分類方法、ブ
ロックのパラメーター設定方法および使用方法を示し
ます。
すばやいモデル作成と解析を実行
するザイリンクスコマンド
Simulink ポップアップメニューに追加されたザイリン
クスコマンドですばやい System Generator モデルの作
成および解析を実行できます。
信号型
System Generator で使用されるデータ型と、ツールで自
動的にデータ型を割り当てる方法を説明します。
Vivado : System Generator を使用したデザイン
UG897 (v2014.3) 2014 年 10 月 1 日
japan.xilinx.com
25
第 4 章 : System Generator を使用したハードウェア設計
ビット単位およびサイクル単位の
モデリング
System Generator モデルの Simulink ベースのシミュレー
ションと、ハードウェアでの動作との関係を説明しま
す。
タイミングとクロック
クロックのハードウェアへのインプリメント方法、およ
び System Generator でクロックのインプリメンテーショ
ンを制御する方法を示します。 System Generator でマル
チレート Simulink モデルがどのようにクロック同期
ハードウェアに変換されるかを説明します。
同期化のメカニズム
高レベル System Generator デザインにおいてデータパス
エレメント間でデータフローを同期する方法と、制御パ
スファンクションをインプリメントする方法を説明し
ます。
ブロックマスクとパラメーターの
伝搬
Simulink でパラメーター指定システムおよびサブシス
テムを作成する方法を説明します。
System Generator ブロックセット
Simulink ブロックセットは、 Simulink ブロックエディターで接続し、ダイナミックなシステムのファンクションモデルを作成
するためのブロックのライブラリです。システムのモデリングでは、 System Generator ブロックセットをその他の Simulink ブ
ロックセットと同様に使用できます。ブロックは、数値演算、ロジック、メモリ、 DSP ファンクションなどの抽象表現であり、
高度な信号処理システムやその他のシステムを構築するために使用できます。また、 System Generator コード生成ソフトウェア
だけでなく、 FDATool、 ModelSim などその他のソフトウェアツールへのインターフェイスとなるブロックもあります。
System Generator ブロックは、ビット精度およびサイクル精度です。ビット精度ブロックは、ハードウェアで生成される対応す
る値に一致した値を Simulink で生成し、サイクル精度ブロックは対応する時間に対応する値を生成します。
ザイリンクスブロックセット
ザイリンクスブロックセット (Xilinx Blockset) は、基本的な System Generator ブロックを含むライブラリを集めたものです。デ
バイス特有のハードウェアにアクセスする低レベルのブロックと、信号処理や高度な通信アルゴリズムなどをインプリメント
する高レベルのブロックがあります。 Gateway In/Gateway Out ブロックなど幅広く応用可能なブロックは、複数のライブラリに
含まれています。Index ライブラリには、すべてのブロックが含まれています。次に、これらのライブラリについて説明します。
注記 : デザインの名前はザイリンクスブロックと同じにならないように注意してください。たとえば、デザインの名前を black
box.mdl にすると、 System Generator でエラーメッセージが表示されることがあります。
ライブラリ
説明
AXI4
AXI™4 仕様に準拠するインターフェイスを使用したブロック
Basic Elements
デジタルロジックの標準基本ブロック
Communication
デジタル通信システムでよく使用される順方向誤り訂正ブロックおよ
びモジュレーターブロック
Control Logic
制御回路およびステートマシン用のブロック
DSP
DSP (デジタル信号処理) ブロック
Data Types
データ型を変換するブロック (Gateway ブロックを含む)
Floating-Point
浮動小数点データ型をサポートするブロック
Index
ザイリンクスブロックセットのすべてのブロック
Math
演算ファンクションをインプリメントするブロック
Vivado : System Generator を使用したデザイン
UG897 (v2014.3) 2014 年 10 月 1 日
japan.xilinx.com
26
第 4 章 : System Generator を使用したハードウェア設計
ライブラリ
説明
Memory
メモリをインプリメントするブロックおよびメモリにアクセスするブ
ロック
Tools
コード生成 (System Generator トークン)、リソース予測、 HDL 協調シ
ミュレーションなどを実行するユーティリティブロック
ザイリンクスリファレンスブロックセット
ザイリンクスリファレンスブロックセット (Xilinx Reference Blockset) には、さまざまなファンクションをインプリメントする
複合 System Generator ブロックが含まれます。このブロックセットのブロックは、ファンクション別にライブラリに分類され
ています。次に、これらのライブラリについて説明します。
ライブラリ
説明
Communication
デジタル通信システムでよく使用されるブロック
Control Logic
制御回路およびステートマシン用のブロック
DSP
DSP (デジタル信号処理) ブロック
Imaging
イメージ処理ブロック
Math
演算ファンクションをインプリメントするブロック
このブロックセットの各ブロックは複合ブロックであり、ブロックをコンフィギュレーションするパラメーターを使用して、
マスクサブシステムとしてインプリメントされます。
Vivado : System Generator を使用したデザイン
UG897 (v2014.3) 2014 年 10 月 1 日
japan.xilinx.com
27
第 4 章 : System Generator を使用したハードウェア設計
ライブラリに含まれるブロックをそのまま使用したり、類似した特性を持つデザインを構築する際に開始点として使用できま
す。各リファレンスブロックには、インプリメンテーションの説明およびハードウェアリソース要件が含まれています。
Vivado : System Generator を使用したデザイン
UG897 (v2014.3) 2014 年 10 月 1 日
japan.xilinx.com
28
第 4 章 : System Generator を使用したハードウェア設計
すばやいモデル作成と解析を実行するザイリンクスコマンド
すばやく System Generator デザインを作成して解析するための Simulink ポップアップメニューにグラフィックコマンドが追加
されています。次のように、これらのコマンドには、 Simulink モデルのキャンバスで右クリックして、適切なザイリンクスコ
マンドを選択するとアクセスできます。
これらの追加のザイリンクスコマンドの使用方法の詳細は、「System Generator の GUI ユーティリティ」を参照してください。
信号型
ハードウェアのビット精度シミュレーションを実行するには、 System Generator ブロックがブール値、浮動少数点値および任意
の精度の固定小数点値で動作する必要がありますが、 Simulink の基本的なスカラー信号型は、倍精度浮動小数点です。ザイリ
ンクスブロックとザイリンクス以外のブロックの間の接続には、 Gateway ブロックを使用します。 Gateway In ブロックは倍精
度の信号をザイリンクス信号に変換し、 Gateway Out ブロックはザイリンクス信号を倍精度の信号に変換します。 Simulink の連
続タイミング信号は、 Gateway In ブロックでサンプリングします。
ほとんどのザイリンクスブロックは多様型であり、入力型に応じて適切な出力型を推測できます。ブロックパラメーターダ
イアログボックスで完全精度が指定されている場合は、精度が失われないように出力型が選択されます。符号拡張および 0 の
パディングは、必要に応じて自動的に行われます。ユーザー指定の精度も使用できます。この設定では、ブロックの出力型と、
量子化およびオーバーフローの処理方法を指定できます。量子化の処理方法としては、正または負の無限大への不偏丸め (符
号によって異なる ) または切り捨てがあります。オーバーフローの処理方法には、正または負の最大値を使用するか、切り捨
てるか、オーバーフローをエラーとしてレポートするかのオプションがあります。
注記 : System Generator のデータ型は、 Simulink で [Format] → [Port Data Types] をクリックすると表示されます。データ型を表
示すると、モデルの精度を簡単に判断できます。たとえば、ポートのデータ型が Fix_11_9 の場合は、信号は小数点以下のビッ
トが 9 桁の 2 の補数符号付き 11 ビット値であり、 Ufix_5_3 の場合は小数点以下のビットが 3 桁の符号なし 5 ビット値です。
Simulink モデルの System Generator 部分では、すべての信号をサンプリングする必要があります。サンプリング時間は、Simulink
の伝搬ルールにより自動的に設定されるようにするか、ブロックのパラメーターダイアログボックスで明示的に設定できま
す。フィードバックループがあると、 System Generator でサンプリング周期および信号型を推論できない場合もあり、その場
合はエラーメッセージが表示されます。フィードバックループには Assert ブロックを挿入して、この問題を回避する必要が
あります。ループ内のすべてのポイントに Assert ブロックを追加する必要はありません。通常、ループの 1 箇所に追加するだ
けで十分です。
注記 : Simulink では、ブロックと信号を実行レートに応じて色分けして表示できます (Simulink メニューから [Format] → [Sample
Time Colors] をクリック )。これは、マルチレートデザインを解析するのに有益です。
Vivado : System Generator を使用したデザイン
UG897 (v2014.3) 2014 年 10 月 1 日
japan.xilinx.com
29
第 4 章 : System Generator を使用したハードウェア設計
浮動小数点データ型
Floating-Point ライブラリの System Generator ブロックでは、浮動小数点データ型がサポートされます。
System Generator では、 Floating-Point Operator v6.0 IP を使用して、加算/減産、乗算、比較、データ型変換などの演算のインプ
リメンテーションが実行されます。
浮動小数点データ型のサポートは、浮動小数点演算用の IEEE-754 規格に準拠します。サポートされる System Generator では、
デザイン入力、データ型表示、データレート、データ型伝搬 (RTP) に対して単精度、倍精度、カスタム精度の浮動小数点デー
タ型がサポートされます。
浮動小数点型の IEEE‐754 規格
次に示すように、浮動小数点型は 1 つの符号ビット (S)、 X 指数部ビット、 Y 仮数部ビットを使用して記述できます。符号ビッ
トは、常に最上位ビット (MSB) です。
S
X ??????
E0 ? Ex-1
Y ??????
F0 ? FY-1
IEEE-754 規格によると、浮動小数点値は基本形式で記述および格納されます。基本形式では、指数値 E がバイアス/正規化さ
れた値です。正規化された指数 E は実際の指数部の値とバイアスの合計と同じになります。基本形式では、仮数部の値を格納
するのに Y-1 ビットが使用されます。 F0 仮数部ビットは、常に隠しビットで、値は 1 であると仮定されます。
S はその数値の符号値を表します。 S が 0 の場合、値は正の浮動小数点に、それ以外は負の符号小数点になります。その後の
X ビットは、正規化された指数部の値 E を格納するのに使用され、最後の Y-1 ビットは基本形式の仮数部の値を格納するのに
使用されます。
指数部のビット幅 (桁数) が決まっている場合は、指数部バイアスは次の演算式を使用して計算されます。
Exponent_bias = 2(X - 1) - 1 (X は指数部のビット幅)
IEEE 規格では、単精度浮動小数点データは 32 ビットを使用して記述されます。正規化された指数部および仮数部は、それぞ
れ 8 ビットと 24 ビットになります。単精度の指数部バイアスは 127 です。同様に、倍精度浮動小数点データは合計 64 ビット
を使用して記述され、指数部のビット幅は 11、仮数部のビット幅は 53 になります。倍精度の指数部バイアスは 1023 です。
正規化された浮動小数点の値は次のように記述されます。
正規化された浮動小数点 = (-1)S x F0.F1F2 ….FY-2FY-1 x (2)E
実際の指数部の値 (E_actual) = E - Exponent_bias.隠しビット F0 の値と E_actual 値を 1 とした場合、浮動小数点の数値は次のよ
うに計算できます。
FP_Value = (-1)S x 1.F1F2 ….FY-2FY-1 x (2)(E_actual)
System Generator での浮動小数点データ表記
System Generator の Gateway In ブロックでは、以前はブール方および固定小数点データ型のみがサポートされていましたが、次
に示すように、Gateway In ブロックの GUI とその下のマスクパラメーターでも浮動小数点データ型がサポートされるようにな
りました。浮動小数点データ型を指定した後、 [Single]、 [Double]、または [Custom] のいずれかの精度を選択できます。
Vivado : System Generator を使用したデザイン
UG897 (v2014.3) 2014 年 10 月 1 日
japan.xilinx.com
30
第 4 章 : System Generator を使用したハードウェア設計
たとえば、指数部の幅 9、仮数部の幅 31 が指定される場合、浮動小数点のデータ値は合計で 40 ビットで、 MSB が符号表記に、
その後の 9 ビットがバイアス指数部に、残りの 30 ビットが仮数部を格納するために使用されます。
IEEE-754 規格に準拠するので、 [Single] 精度を選択すると、ビット幅は合計 32 ビット (指数部 8 ビット、仮数 24 ビット ) に仮
定されます。 [Doubl] 精度を選択すると、ビット幅は合計 64 ビット (指数部 11 ビット、仮数部 53 ビット ) に仮定されます。
[Custom] 精度を選択すると、 [Exponent width] および [Fraction width] フィールドが指定できるようになり、ユーザーが値を指定
できます (デフォルトは 8 ビットと 24 ビット )。 [Custom] 精度のデータのビット幅合計は、指数部ビットと仮数部ビットの総数
になります。 [Single] および [Double] 精度データ型の仮数部のビット幅と同様、 [Custom] 精度データ型の仮数部のビット幅に
も隠しビット F0 を含める必要があります。
出力信号のデータ型の表示
次に示すように、レートおよびデータ型が問題なく伝搬されると、各 System Generator ブロックの出力に浮動小数点型が表示
されます。次の図のように信号のデータ型を表示するには、[Display] → [Signals & Ports] → [Port Data Types] をクリックします。
Vivado : System Generator を使用したデザイン
UG897 (v2014.3) 2014 年 10 月 1 日
japan.xilinx.com
31
第 4 章 : System Generator を使用したハードウェア設計
浮動小数点データ型のフォーマットは、 XFloat_<exponent_bit_width>_<fraction_bit_width> のように表示されま
す。単精度 (Single) データ型は XFloat_8_24、倍精度 (Double) データ型は XFloat_11_53 という文字列を使用して表示されます。
カスタム精度 (Custom) データ型で指数部のビット幅を 9、仮数部のビット幅を 31 に指定した場合は、 XFloat_9_31 のように表
示されます。浮動小数点データ値を格納するためには、 40 ビットが使用されます。浮動小数点データは基本形式で格納される
ので、仮数部の値は 30 ビットに格納されます。
System Generator では、固定小数点型は XFix_<total_data_width>_<binary_point_width> という形式で表示されま
す。たとえば、データ幅 40 および 2 進小数点の幅 31 の固定小数点データ型は、 XFix_40_31 と表示されます。
固定小数点データ型で仮数部の値を格納するのに使用された実際のビット数は、浮動小数点データ型で使用されるものとは異
なります。上記の例では、固定小数点データ型の仮数部ビットを格納するために 31 ビットすべてが使用されます。
System Generator では、指数部のビット幅と仮数部のビット幅を使用して、 Floating-Point Operator コアのインスタンスをコン
フィギュレーションおよび生成します。
レートおよびデータ型の伝搬
浮動小数点データをサポートする System Generator でのデータレートおよびデータ型の伝搬中は、次のデザインルールが検証
されます。次の違反のいずれかが検出されると、該当するエラーメッセージが表示されます。
1.
浮動小数点データを運ぶ信号が浮動小数点データ型をサポートしない System Generator ブロックのポートに接続されてい
る場合。
2.
System Generator ブロックのデータ入力 (ある場合は A および B の両方のデータ入力) とデータ出力が、浮動小数点データ
型とは同じではない場合。ブロックの 2 つの入力間と、ブロックの入力と出力間で、 DRC チェックが実行されます。
[Custom] 精度の浮動小数点データ型を指定した場合、 2 つのポートの指数部のビット幅および仮数部のビット幅が比較さ
れ、同じデータ型であるかどうかが決定されます。
注記 : Convert および Relational ブロックは、このチェックからは除外されます。 Convert ブロックでは、 2 つの異なる浮動
小数点データ型間の float-to-float データ型変換がサポートされます。Relational ブロック出力は、常に比較演算に対して true
か false の結果を出力するので、常にブール型です。
3.
データ入力が固定小数点型で、データ出力が浮動小数点の場合、またはその逆の場合。
注記 : Convert および Relational ブロックは、このチェックからは除外されます。 Convert ブロックでは、 fixed-to-float と
float-to-fixed がサポートされます。 Relational ブロック出力は、常に比較演算に対して true か false の結果を出力するので、
常にブール型です。
4.
浮動小数点データ型をサポートするブロックの出力タイプにユーザー定義 (User Defined) の精度が選択された場合。たと
えば、 AddSub、 Mult、 CMult、および MUX のようなブロックの場合に、データ入力が浮動小数点データ型であれば、サ
ポートされる出力精度は Full だけです。
5.
浮動小数点データ型の演算を指定して、 Carry In ポートまたは Carry Out ポートが AddSub ブロックに使用される場合。
6.
Floating-Point Operator IP コアで、その IP 用に定義した DRC ルールに対するエラーメッセージが表示された場合。
AXI 信号グループ
AXI4 ライブラリに含まれる System Generator ブロックには、 AXI™ 4 仕様に準拠するインターフェイスが含まれます。 AXI イ
ンターフェイスを含むブロックが描画され、特定の AXI インターフェイスに関するポートがまとめられ、同じ色で表示されま
す。これで、同じインターフェイスに属するデータおよび制御信号が見分けやすくなります。同様の AXI ポートを一緒にまと
めても、 Simulink Bus Creator および Simulink Bus Selector ブロックを使用して、信号グループを接続できます。 AXI に関する詳
細は、 AXI インターフェイスを参照してください。 AMBA AXI4 仕様の詳細は、 http://japan.xilinx.com/ipcenter/axi4 のザイリン
クス AMBA AXI4 の資料を参照してください。
Vivado : System Generator を使用したデザイン
UG897 (v2014.3) 2014 年 10 月 1 日
japan.xilinx.com
32
第 4 章 : System Generator を使用したハードウェア設計
ビット単位およびサイクル単位のモデリング
System Generator でのシミュレーションは、ビット単位またはサイクル単位で実行されます。ビット単位のシミュレーションと
は、 System Generator ブロックと System Generator 以外のブロックの境界で、シミュレーションで生成された値がハードウェア
で生成された対応する値とビット単位で同一であるということです。サイクル単位のシミュレーションとは、 System Generator
ブロックと System Generator 以外のブロックの境界で、対応する値が対応する時間に生成されるということです。デザインの
境界は、 System Generator の Gateway ブロックが配置されている部分です。デザインがハードウェアに変換されると、 Gateway
In ブロックは最上位入力ポート、 Gateway Out ブロックは最上位出力ポートになります。
タイミングとクロック
離散時間システム
System Generator のデザインは離散時間システムであるので、信号とその信号を生成するブロックにはサンプリングレートが
あります。ブロックのサンプリングレートは、ブロックのステートがアップデートされる頻度を決定します。 System Generator
では、ほとんどのサンプリングレートが自動的に設定されますが、サンプリングレートを明示的または暗示的に設定する必要
のあるブロックもあります。
注記 : Simulink の離散時間システムとサンプリング時間の詳細は、 MathWorks 社のマニュアル『Using Simulink』を参照してく
ださい。
単純な System Generator モデルで、離散時間システムの動作を示します。次の図に示すモデルがあるとします。 Simulink ソー
ス (Sine Wave) により Gateway In ブロックが駆動され、 Gateway Out ブロックで Simulink シンク (Scope) が駆動されています。
Gateway In ブロックは、サンプリング周期 1 秒でコンフィギュレーションされています。 Gateway Out ブロックは、ザイリンク
ス固定小数点信号を Simulink の Scope で解析できるように倍精度に変換しますが、サンプリングレートは変更しません。Scope
の出力は、サンプリングレートが変更されていない、サンプリングされたサイン波となります。
Vivado : System Generator を使用したデザイン
UG897 (v2014.3) 2014 年 10 月 1 日
japan.xilinx.com
33
第 4 章 : System Generator を使用したハードウェア設計
マルチレートモデル
System Generator では、信号が複数のサンプリングレートで動作するマルチレートデザインがサポートされています。マルチ
レートモデルは、 System Generator で自動的にハードウェアにコンパイルされます。マルチレートデザインは、 Simulink に適
した直接的な方法でインプリメントされます。
レート変換ブロック
System Generator には、サンプリングレートを変換するブロックが含まれています。最も基本的なレート変換ブロックは、 Up
Sample と Down Sample ブロックです。これらのブロックは、次の図に示すようにパラメーターダイアログボックスで指定し
た固定の値を乗算することにより、レートを変換します。
Parallel To Serial や Serial To Parallel などのその他のブロックは、ブロックのパラメーター指定に応じて非間接的にレートを変
換します。
次のような単純なマルチレートシステムがあるとします。このモデルでは、 SP1 と SP2 の 2 つのサンプリング周期が使用され
ます。サンプリング周期 SP1 は、 Gateway In のパラメーターダイアログボックスで指定します。 Down Sample ブロックにより
モデルのレートが変更され、 SP1 の 1/2 である新しいレート SP2 が作成されます。
ハードウェアオーバーサンプリング
一部の System Generator ブロックは、そのブロックのデータレートより高速のレートで内部処理が行われます (オーバーサン
プリング)。ハードウェアでは、これはデータサンプルを処理するのに複数のクロックサイクルが必要であることを意味しま
す。 Simulink では、これらのブロックのサンプリングレートに計測される変化はありません。
Simulink ではオーバーサンプリングされるブロックでサンプリングレートが変化することはありませんが、System Generator で
は、ハードウェアインプリメンテーション用のクロックロジックを生成する際に、サンプリングレートと共に内部ブロック
レートも考慮されるので、 System Generator トークンのパラメーターダイアログボックスで Simulink のシステム周期を指定す
る際に、オーバーサンプリングされるブロックの内部処理時間も考慮する必要があります。
非同期クロック
System Generator は、 1 つのクロックに同期するハードウェアの設計に適していますが、場合によっては、複数のクロックを使
用するシステムの設計にも使用できます。この場合、デザインをクロックドメインに分割し、ドメイン間での情報転送をデュ
アルポートメモリおよび FIFO で制御します。このセクションの残りの部分で、 System Generator のクロック同期について説
明します。この内容は、 1 つのクロックのデザインおよび複数クロックのデザインの両方に関係します。
Vivado : System Generator を使用したデザイン
UG897 (v2014.3) 2014 年 10 月 1 日
japan.xilinx.com
34
第 4 章 : System Generator を使用したハードウェア設計
同期クロック
次の図に示すように、System Generator トークンを使用してデザインをハードウェアにコンパイルする場合、[Clock Enables] (デ
フォルト ) オプションがあります。
[Clock Enables] オプション
System Generator で [Clock Enables] オプションをオンにしてモデルをハードウェアにコンパイルすると、ハードウェアの対応す
る部分が適切なレートで動作するようにデザインのサンプリングレート情報が保持されます。 System Generator は、クロック
とクロックイネーブル (1 つのレートに 1 つのイネーブル) を組み合わせて、関連するレートをハードウェアに生成します。各
クロックイネーブルの周期は、システムクロックの周期の整数倍です。
Simulink 内では、 System Generator デザインの信号としてクロックおよびクロックイネーブルは必要ありません。 System
Generator でデザインをハードウェアにコンパイルする際、デザインのサンプルレートから必要なクロックイネーブルが推論
されます。具体的には、 System Generator トークンの 2 つのユーザー指定値である Simulink システム周期と FPGA クロック周
期が使用されます。これらの値は、 Simulink シミュレーションの時間、および実際のハードウェアインプリメンテーションで
の時間のスケーリング係数を定義します。Simulink システム周期は、モデルに含まれるサンプリング周期の最大公約数 (gcd) に
する必要があり、 FPGA のクロック周期 (ns) はシステムクロックの周期です。 Simulink システム周期を p、 FPGA システムク
ロック周期を c とすると、 Simulink で kp かかる処理は、ハードウェアではシステムクロックの k サイクル分 (kc ナノ秒) にな
ります。
たとえば、 3 つの Simulink サンプリング周期 2、 3、 4 を含むモデルがあるとします。これらのサンプリング周期の gcd は 1 で、
そのモデルの [Simulink System Period] フィールドで指定する必要があります。 FPGA クロック周期は 10ns に設定されていると
します。これらの情報から、ハードウェアでの対応するクロックイネーブルの周期を決定できます。
Simulink のサンプリング周期 2、 3、 4 に対応するハードウェアでのクロックイネーブルを CE2、 CE3、 CE4 とします。各クロッ
クイネーブルの周期とシステムクロック周期の関係は、対応する Simulink サンプリング周期を Simulink システム周期で割る
Vivado : System Generator を使用したデザイン
UG897 (v2014.3) 2014 年 10 月 1 日
japan.xilinx.com
35
第 4 章 : System Generator を使用したハードウェア設計
ことにより求められます。この結果、 CE2、 CE3、 CE4 の周期はそれぞれ 2、 3、 4 システムクロック周期になります。次の図
に、これらのクロックイネーブル信号のタイミングを示します。
同期化のメカニズム
System Generator では、同期化のメカニズムは自動的には作成されません。設計者が明示的に作成する必要があります。
有効なポート
System Generator には、同期化に使用できるブロック (特に FIFO) が複数含まれています。これらのブロックには、入力 (また
は出力) サンプルが有効になると指定される入力 (または出力) ポートがあります。これらのポートはチェーン接続でき、プリ
ミティブ形式のフロー制御が可能です。 FFT、 FIR、 Viterbi などのブロックにこれらのポートが含まれます。
不定データ
多くのハードウェアシミュレーション環境では、不定値があるのが一般的です。これらは、「ドントケア」または「X」と示さ
れます。 System Generator シミュレーションでの値は、不定値である可能性があります。たとえば、デュアルポートメモリブ
ロックでは、メモリの両方のポートで同じアドレスに同時にアクセスしようとすると、値が不定になります。ハードウェアで
の実際の動作は、どちらのポートのクロックエッジが先に到着するかなどを決定するインプリメンテーションの詳細によって
異なります。値が不定になることを許容すると、柔軟性が増します。先ほどの例で、メモリで値が不定になっても、その後の
処理がその値に依存していなければ、問題ありません。
HDL 協調シミュレーションによりシミュレーションに含まれる HDL モジュールは、一般的にデータサンプルが不定になる原
因となります。System Generator で HDL 協調シミュレーションモジュールの入力に入力される不定値は、標準ロジックベクタ
XXX . . . XX で表されます。
Gateway Out を駆動する不定値は、 NaN (Not a Nnumber) という値になります。 Simulink の Scope では、 NaN 値は表されません。
Gateway In を駆動する NaN も不定値になります。 System Generator には、不定値を検出する Indeterminate Probe ブロックが含ま
れています。このブロックは、ハードウェアには変換されません。
System Generator では、演算信号が不定値になってもかまいませんが、ブール信号を不定値にすることはできません。シミュ
レーションでブール信号が不定値になる状況が発生した場合は、シミュレーションは中断され、エラーメッセージが表示され
ます。ザイリンクスブロックには、ブール信号のみを入力として使用可能な制御ポートが含まれているものが多数あります。
これらのブロックでは、制御ポートのブール信号を不定値にすることはできません。
UFix_1_0 は、ブール信号と同等のデータ型ですが、不定値に関する上記の制限はありません。
ブロックマスクとパラメーターの伝搬
通常の Simulink ブロックに適用されるスコーピングルールとパラメーター伝搬ルールは、 System Generator ブロックにも適用
されます。つまり、ザイリンクスブロックセット内のブロックは、 MATLAB の変数および論理式を使用してパラメーター指
定できます。この機能により、 MATLAB 言語の表現能力および計算能力を活用した高度なパラメーター指定デザインを作成で
きます。
ブロックマスク
Simulink では、マスクと呼ばれるメカニズムでブロックのパラメーターを指定します。実際には、ブロックにマスク変数を割
り当て、この変数の値をダイアログボックスで指定するか、マスク初期化コマンドで算出します。この変数は、マスクワーク
Vivado : System Generator を使用したデザイン
UG897 (v2014.3) 2014 年 10 月 1 日
japan.xilinx.com
36
第 4 章 : System Generator を使用したハードウェア設計
スペースに保存されます。マスクワークスペースは、マスクが適用されるブロックでのみ使用され、外部ブロックからアクセ
スすることはできません。
注記 : マスクでグローバル変数および基本ワークスペースの変数にアクセスすることは可能です。基本ワークスペースの変数
にアクセスするには、 MATLAB の evalin 関数を使用します。 MATLAB と Simulink のスコーピングルールの詳細は、 The
MathWorks 社のマニュアル『Using MATLAB』および『Using Simulink』を参照してください。
パラメーターの伝搬
マスクサブシステム内のブロックに変数を渡す必要があることがよくあります。変数を渡すことにより、サブシステム内のパ
ラメーターよりブロックのコンフィギュレーションを判断させることができます。この手法は、ザイリンクスブロックセット
内のブロックのパラメーターにも適用されます。たとえば、 Mult ブロックと Accumulator ブロックで構成されるサブシステム
を構築する場合、結果を切り捨てるか丸めるかを指定するパラメーターをサブシステム内に作成できます。次の図では、この
パラメーターに trunc_round という名前が付けられています。
Mult ブロックと Accumulator ブロックのパラメーターダイアログボックスには、[Truncate] (切り捨て) または [Round] (丸め) を
選択するラジオボタンがあります。
ラジオボタンではなくパラメーターを使用して選択する場合は、ラジオボタンを右クリックして [Define With Expression] をク
リックすると、MATLAB の論理式をパラメーターの設定に使用できます。次の例では、サブシステムマスクからの trunc_round
Vivado : System Generator を使用したデザイン
UG897 (v2014.3) 2014 年 10 月 1 日
japan.xilinx.com
37
第 4 章 : System Generator を使用したハードウェア設計
パラメーターを Mult ブロックと Accumulator ブロックの両方で使用し、サブシステムのマスク変数からの同じ設定が適用され
るようにしています。
自動コード生成
System Generator は、デザインを自動的に低レベル表現にコンパイルします。モデルのコンパイル方法は、System Generator トー
クンの設定によって異なります。ハードウェアの HDL 記述に加え、補助ファイルも生成されます。プロジェクトファイルや
制約ファイルなどのファイルはダウンストリームツールで使用され、VHDL テストベンチなどのファイルはデザインの検証に
使用されます。
System Generator トークンを使用し
たコンパイルとシミュレーション
System Generator トークンを使用してデザインを低レベ
ル HDL にコンパイルする方法を説明します。
コンパイル結果
System Generator トークンで [HDL Netlist] を選択して
[Generate] ボタンをクリックしたときに生成される低レ
ベルファイルについて説明します。
HDL テストベンチ
System Generator で生成される VHDL テストベンチにつ
いて説明します。
System Generator トークンを使用したコンパイルとシミュレーション
System Generator は、デザインを自動的に低レベル表現にコンパイルします。デザインをコンパイルまたはシミュレーションす
るには、 System Generator トークンを使用します。このセクションでは、このトークンの使用法を説明します。
System Generator デザインをシミュレーションまたはハードウェアに変換するには、デザインに System Generator トークンを含
める必要があります。新しいデザインを作成する際には、 System Generator トークンをすぐに追加するようにすることをお勧め
します。 System Generator トークンは、 Xilinx Blockset の Basic Element および Tools ライブラリに含まれています。 System
Generator トークンは、その他のザイリンクスブロックと同様、 Index ライブラリにも含まれています。
デザインには、 System Generator トークンを 1 つ以上含める必要があり、複数の System Generator トークンを異なるレベルに含
めることが可能です ( レベルごとに 1 つ)。上位に別の System Generator トークンがあるものはスレーブ、上位に別の System
Generator ブロックがないものはマスターとなります。 1 つの System Generator トークンの適用範囲は、ブロックが挿入されて
いるレベルと、そのレベルの下にあるすべてのサブシステムです。 [Simulink system period] などの一部のパラメーターは、マス
ターでしか指定できません。
Vivado : System Generator を使用したデザイン
UG897 (v2014.3) 2014 年 10 月 1 日
japan.xilinx.com
38
第 4 章 : System Generator を使用したハードウェア設計
System Generator トークンを追加したら、コードの生成および合成の処理方法を指定できます。次の図に、System Generator トー
クンのパラメーターダイアログボックスを示します。
コンパイルタイプと [Generate] ボタン
[Generate] ボタンをクリックすると、 System Generator でデザインの一部が低レベルにコンパイルされます。コンパイルされる
部分は、ブロックを含むサブシステムがルートとなっている部分です。デザイン全体をコンパイルするには、 System Generator
トークンをデザインの最上位に配置します。コンパイルタイプ ([Compilation]) は、生成する結果のタイプを指定します。次
のオプションがあります。
•
[HDL Netlist]
•
さまざまなタイプのハードウェア協調シミュレーション
•
[IP Catalog] : デザインを Vivado IP カタログに追加して別のデザインで使用できる IP コアとしてパッケージ
•
[Synthesized Checkpoint] : Vivado IDE プロジェクトで使用できる合成済みチェックポイントファイル (synth_1.dcp) を作成
します。
GUI
説明
Part
使用する FPGA デバイスを指定します。
Target directory
コンパイル結果を保存するディレクトリを指定します。 System
Generator および FPGA インプリメンテーションツールでは多数のファ
イルが生成されるので、個別のディレクトリ (Simulink モデルファイル
が含まれるディレクトリとは別のディレクトリ ) を作成することをお
勧めします。ディレクトリは、絶対パス (c:\netlist など) またはモデル
を含むディレクトリを基準とした相対パス (netlist など) で指定できま
す。
Hardware description
language
デザインの HDL ネットリストで使用する言語を指定します。 [VHDL]
または [Verilog] を選択できます。
Vivado : System Generator を使用したデザイン
UG897 (v2014.3) 2014 年 10 月 1 日
japan.xilinx.com
39
第 4 章 : System Generator を使用したハードウェア設計
GUI
説明
Create testbench
HDL テストベンチを作成するよう指定します。HDL シミュレータでテ
ストベンチをシミュレーションし、コンパイルされたデザインのシ
ミュレーション結果を Simulink シミュレーション結果と比較します。
System Generator では、デザインを Simulink でシミュレーションし、
Gateway ブロックで検出される値を保存することにより、テストベク
タを作成します。テストベンチの最上位 HDL ファイルの名前は、
<name>_tb.vhd/.v となります (name はテストするデザインの部分から
導出された名前、拡張子はハードウェア記述言語により異なる)。
Create interface document
オンにして [Generate] ボタンをクリックすると、 System Generator で
ネットリスト記述されるデザインを示す HTM ファイルが作成されま
す。このファイルは、ネットリストフォルダーの documentation フォル
ダーに含まれます。
FPGA clock period
システムクロックの周期を ns で指定します。値は整数である必要はあ
りません。ここで指定した周期は、制約ファイルでグローバル PERIOD
制約として設定され、ザイリンクスインプリメンテーションツールに
渡されます。複数サイクルパスは、この値の整数倍で制約されます。
Clock pin location
ハードウェアクロックのピンロケーションを指定します。この情報
は、制約ファイルを介してザイリンクスインプリメンテーションツー
ルに渡されます。
DCM input clock
period(ns)
DCM 入力クロック周期が [FPGA clock period(ns)] オプション (システム
クロック ) と異なる場合に指定します。これで FPGA クロック周期 (シ
ステムクロック ) がこのハードウェア定義の入力から派生するように
なります。
Simulink システム周期
System Generator ブロックのパラメーターダイアログボックスで、 Simulink システム周期 ([Simulink system period]) を指定する
必要があります。この値は、デザインのシミュレーションを実行する基準レートを秒で指定します。 Simulink システム周期は、
デザインで使用されるすべてのサンプリング周期の公約数にする必要があります。たとえば、サンプリング周期 2、 6、 8 を使
用するブロックを含むデザインでは、使用可能な最大の Simulink システム周期は 2 ですが、 1 および 0.5 も使用可能です。サ
ンプリング周期は、明示的に指定するか、自動的に算出されるか、内部レート変換が行われるブロック内で導出されます。シ
ステム周期のハードウェアクロックへの影響については、タイミングとクロックを参照してください。
デザインをシミュレーションまたはコンパイルする前に、System Generator でシステム周期がデザインのすべてのサンプリング
周期の公約数になっているかが検証されます。問題が検出された場合は、適切な値を推奨するダイアログボックスが表示され
ます。 [Update] ボタンをクリックすると、推奨された値が使用されます。システム周期競合のサマリを表示するには、 [View
Conflict Summary] ボタンをクリックします。 [Update] をクリックした場合は、シミュレーションまたはコンパイルを再実行す
る必要があります。
周期を調整できないために、 System Generator モデルが矛盾したものになる可能性もあります。たとえば、システムレートで
動作する必要のあるブロックでUp Sample ブロックを駆動すると、モデルは一貫したものになりません。システム周期をアッ
プデートしても競合がレポートされる場合は、モデルに矛盾があるということであり、修正が必要です。
周期は階層で制御されます。詳細は、「階層制御」を参照してください。
[Block icon display]
モデルに表示するブロックのアイコンの表示を制御します。モデルをコンパイルした後 (生成またはシミュレーションを実行、
あるいは Ctrl + D を押す)、ブロックの情報がこのオプションでの選択に応じて表示されます。
•
[Default] : ポートの方向に関する基本的な情報が表示されます。
•
[Sample rates] : 各ポートのサンプリングレートが表示されます。
•
[Pipeline stages] : パイプライン段数が表示されます。
Vivado : System Generator を使用したデザイン
UG897 (v2014.3) 2014 年 10 月 1 日
japan.xilinx.com
40
第 4 章 : System Generator を使用したハードウェア設計
•
[HDL port names] : ポート名が表示されます。
•
[Input data types] : 各ポートの入力データ型が表示されます。
•
[Output data types] : 各ポートの出力データ型が表示されます。
階層制御
System Generator トークンの [Simulink system period] オプション (Simulink システム周期を参照) は、階層で制御されます。設定
は、 System Generator トークンが適用される範囲にのみ適用され、下位にある System Generator トークンで変更されます。たと
えば、デザインの最上位にある System Generator トークンで [Simulink system period] が設定されており、サブシステムに配置さ
れている System Generator トークンでは別の値が設定されているとします。この場合、サブシステムでは 2 番目のシステム周
期が使用されますが、デザインのその他の部分では最上位の System Generator トークンで設定されたシステム周期が使用され
ます。
コンパイル結果
このセクションでは、System Generator トークンで [HDL Netlist] を選択して [Generate] ボタンをクリックしたときに生成される
低レベルファイルについて説明します。このファイルには、デザインのインプリメンテーションに使用される HDL が含まれ
ます。また、 System Generator では HDL ファイルとその他のハードウェアファイルを Vivado IDE プロジェクトに分類されま
す。すべてのファイルは、 System Generator トークンで指定したディレクトリに生成されます。テストベンチを作成するよう指
定していない場合 ([Create testbench] をオフ)、生成されるファイルは次のとおりです。
ファイル名/ タイプ
説明
<design_name>.vhd/.v
このファイルには、クロック / クロックイネーブル制御と
一緒に階層構造ネットリストが含まれます。
<design_name_entity_declarations>.vhd/.v
このファイルには、デザインの sysgen ブロックのモ
ジュール定義のエンティティが含まれます。
<design_name>.xpr
Vivado IDE デザインの属性をすべて記述した Vivado IDE
プロジェクトファイル。
テストベンチを作成するよう指定している場合は ([Create testbench] をオン)、上記のファイルに加え、シミュレーション結果を
比較するためのファイルが生成されます。 Simulink シミュレーション結果と ModelSim のシミュレーション結果が比較されま
す。生成される追加ファイルは、次のとおりです。
ファイル名/ タイプ
説明
DAT ファイル
Simulink でのシミュレーション結果が含まれます。
<design_name>_tb.vhd/.v
デザインをラップするテストベンチ。シミュレーションを実行す
ると、このテストベンチによりデジタルシミュレータのシミュ
レーション結果と Simulink のシミュレーション結果が比較され
ます。
Sysmte Generator 制約ファイルの使用
デザインをコンパイルすると、ダウンストリームツールでのデザインの処理方法を指示する制約が生成されます。この制約
ファイルにより、高質のインプリメンテーションが短時間で生成されます。制約は、次の情報を供給します。
•
システムクロックの周期
•
システムクロックに対するデザインのさまざまな部分のスピード要件
•
ポートを配置する必要のあるピンロケーション
•
ポートの動作スピード
Vivado : System Generator を使用したデザイン
UG897 (v2014.3) 2014 年 10 月 1 日
japan.xilinx.com
41
第 4 章 : System Generator を使用したハードウェア設計
システムクロック周期 (デザインで最速のハードウェアクロックの周期) は、System Generator トークンで指定できます。System
Generator で指定した周期は、制約ファイルに記述されます。ダウンストリームツールでデザインがインプリメントされる際、
この周期が目標として使用されます。
複数サイクルパス制約
多くのデザインは、異なるクロックレートで動作する複数の部分で構成されています。最速の部分ではシステムクロックが使
用され、その他の部分のクロック周期は、システムクロック周期の整数倍になります。ダウンストリームツールに、デザイン
の各部分で達成する必要のあるスピードを伝達する必要があります。この情報により、ツールの効率が大幅に向上し、短いコ
ンパイル時間で高質のハードウェアを実現できます。デザインの分割、それぞれの部分のスピードは、制約ファイルで複数サ
イクルパス制約を使用して指定されます。
IOB タイミング制約と配置制約
System Generator の Gateway In と Gateway Out ブロックは、ハードウェアに変換されると入力ポートと出力ポートになります。
これらのポートの位置とスピードは、 Gateway In および Gateway Out ブロックのパラメーターダイアログボックスで入力しま
す。ポートのロケーションとスピードは、制約ファイルで IOB タイミングごとに指定されます。
このセクションでは、 System Generator で生成される HDL でハードウェアクロックがどのように処理されるかを説明します。
<design> という名前のデザインがあり、この名前は HDL 識別子として有効であるとします。 System Generator でデザインを
コンパイルすると、複数の HDL エンティティまたはモジュールが記述され、最上位のものに <design> という名前が付けられ、
<design>.vhd/.v というファイルに保存されます。
[Clock Enables] マルチレートインプリメンテーション
クロックとクロックイネーブルは対にして、 HDL 全体に配置されます。典型的なクロック名は clk_1、 clk_2、 clk_3 で、その
対になるクロックイネーブルの名前はそれぞれ ce_1、 ce_2、および ce_3 です。名前からクロック / クロックイネーブルのペア
の動作レートがわかります。 clk_1 および ce_1 で駆動されるロジックはシステムレート (最速) で動作し、 clk_2 および ce_2 で
駆動されるロジックはシステムレートの 1/2 で動作します。クロックおよびクロックイネーブルは、 <design> エンティティま
たはモジュール内では駆動されず、最上位入力ポートとなります。
System Generator で生成された HDL に含まれるクロックとクロックイネーブルの名前から、クロック供給は完全に汎用である
ように見えますが、そうではありません。たとえば、デザインに clk_1 と clk_2 というクロックが含まれており、対応するク
ロックイネーブルが ce_1 および ce_2 であるとします。この場合、ハードウェアで ce_1 および ce_2 信号を High にし、 clk_2
を clk_1 の 1/2 のレートであるクロック信号で駆動すればいいと思うかも知れませんが、ほとんどの System Generator デザイン
ではこれではうまくいきません。その代わり、 clk_1 と clk_2 を同じクロックで駆動し、 ce_1 を High に固定して、 ce_2 を clk_1
と clk_2 の 1/2 のレートにします。
HDL テストベンチ
通常、 System Generator デザインはビット精度およびサイクル精度であり、 Simulink でのシミュレーション結果はハードウェア
での動作と完全に一致します。場合によっては、 Simulink シミュレーションの結果と HDL シミュレータでのシミュレーション
結果を比較すると有益であることがあります。デザインにブラックボックスが含まれている場合は、特に意味があります。
System Generator トークンのパラメーターダイアログボックスで [Create testbench] をオンにすると、これが可能です。
デザインの名前が design で、最上位に System Generator トークンが配置されているとします。このトークンのパラメーターダ
イアログボックスでは、 [Compilation] が [HDL Netlist] に設定されており、 [Create testbench] がオンになっています。 [Generate]
をクリックすると、通常デザインに対して生成されるファイルに加え、次のファイルが生成されます。
1.
テストベンチ HDL エンティティを含む <design>_tb.vhd/.v
2.
HDL テストベンチシミュレーションで使用するベストベクタを含む DAT ファイル
3.
Vivado 統合設計環境 (IDE) を使用すると RTL シミュレーションが実行できます。詳細は、『Vivado Design Suite ユーザーガ
イド : ロジックシミュレーション』 (UG900) (UG900) を参照してください。
DAT ファイルには、 Gateway ブロックを通過する値が保存されます。 HDL シミュレーションでは、 DAT ファイルからの入力値
がスティミュラス、出力値が予測結果となります。テストベンチは、デザインの HDL にスティミュラスを供給し、 HDL の結
果と予測結果を比較するためのラッパーです。
Vivado : System Generator を使用したデザイン
UG897 (v2014.3) 2014 年 10 月 1 日
japan.xilinx.com
42
第 4 章 : System Generator を使用したハードウェア設計
MATLAB の FPGA へのコンパイル
System Generator では、 MCode ブロックにより MATLAB が直接的にサポートされています。 MCode ブロックは、入力値を M
関数に適用し、ザイリンクスの固定小数点データ型を評価します。評価は、サンプリング周期ごとに行われます。 MCode ブ
ロックでは、持続型変数を使用することにより、内部ステートを保持できます。入力ポートは指定の M 関数の入力引数、出力
ポートは M 関数の出力引数により決定されます。 MCode ブロックは、有限ステートマシン、制御ロジック、演算処理の多い
システムを構築するのに便利です。
MCode ブロックを使用するには、 M 関数を記述する必要があります。 M ファイルは、 M ファイルを使用するモデルのディレ
クトリまたは MATLAB パスに配置します。
次に、 MCode ブロックを使用する例を示します。
•
例 1 : 単純なセレクター - 入力の最大値を返すファンクションをインプリメントする方法を示します。
•
例 2 : 単純な数値演算 - 単純な演算処理をインプリメントする方法を示します。
•
例 3 : レイテンシのある複素乗算器 - レイテンシを持つ複素乗算器を構築する方法を示します。
•
例 4 : シフト操作 - シフト操作をインプリメントする方法を示します。
•
例 5 : Code ブロックへパラメーターを渡す - MCode ブロックにパラメーターを渡す方法を示します。
•
例 6 : オプションの入力ポート - MCode ブロックにオプションの入力ポートをインプリメントする方法を示します。
•
例 7 : 有限ステートマシン - 有限ステートマシンのインプリメント方法を示します。
•
例 8 : パラメーター指定アキュムレータ - パラメーター指定アキュムレータを構築する方法を示します。
•
例 9 : FIR とシステム検証 - FIR ブロックをモデリングし、システム検証を実行する方法を示します。
•
例 10 : RPN カリキュレーター - RPN カリキュレータ (スタックマシン) をモデリングする方法を示します。
•
例 11 : disp 関数 - disp 関数を使用して変数値をプリントする方法を示します。
例 1 と 2 は、 System Generator のインストールディレクトリの examples/mcode_block ディレクトリにある
mcode_block_tutorial.mdl ファイルに、例 3 と 4 は mcode_block_tutorial2.mdl ファイルに、例 5 と 6 は mcode_block_tutorial3.mdl
ファイルに、例 7 と 8 は mcode_block_tutorial4.mdl ファイルに、例 9 は mcode_block_verify_fir.mdl ファイルに、例 10 は
mcode_block_rpn_calculator.mdl ファイルに含まれます。
単純なセレクター
この例では、 2 つの入力の最大値を出力に割り当てる、単純なデータパスコントローラを示します。 M 関数は次のように定義
され、 xlmax.m という M ファイルに保存されます。
function z = xlmax(x, y)
if x > y
z = x;
else
z = y;
end
xlmax.m ファイルは、モデルファイルと同じディレクトリまたは MATLAB パスに保存する必要があります。 xlmax.m を適切な
場所に保存したら、MCode ブロックをモデルにドラッグしてパラメーターダイアログボックスを開き、[MATLAB Function] に
「xlmax」と入力します。 [OK] をクリックすると、ブロックに入力ポート x と y、出力ポート z が表示されます。
Vivado : System Generator を使用したデザイン
UG897 (v2014.3) 2014 年 10 月 1 日
japan.xilinx.com
43
第 4 章 : System Generator を使用したハードウェア設計
次の図に、モデルをコンパイルした後のブロックを示します。ブロックで計算が実行され、出力ポートに必要な固定小数点デー
タ型が設定されます。
単純な数値演算
この例では、単純な数値演算と型変換を示します。 xlSimpleArith という M 関数を定義する xlSimpleArith.m ファイルの内容は、
次のとおりです。
function [z1, z2, z3, z4] = xlSimpleArith(a, b)
% xlSimpleArith demonstrates some of the arithmetic operations
% supported by the Xilinx MCode block.The function uses xfix()
% to create Xilinx fixed-point numbers with appropriate
% container types.%
% You must use a xfix() to specify type, number of bits, and
% binary point position to convert floating point values to
% Xilinx fixed-point constants or variables.
% By default, the xfix call uses xlTruncate
% and xlWrap for quantization and overflow modes.
% const1 is Ufix_8_3
const1 = xfix({xlUnsigned, 8, 3}, 1.53);
% const2 is Fix_10_4
const2 = xfix({xlSigned, 10, 4, xlRound, xlWrap}, 5.687);
z1 = a + const1;
z2 = -b - const2;
z3 = z1 - z2;
% convert z3 to Fix_12_8 with saturation for overflow
z3 = xfix({xlSigned, 12, 8, xlTruncate, xlSaturate}, z3);
% z4 is true if both inputs are positive
z4 = a>const1 & b>-1;
この M 関数では、加算および減算演算子を使用しています。 MCode ブロックは、これらの演算子を完全精度で計算します。つ
まり、出力の精度は、これらの演算を情報を失わずに実行するのに十分であるということです。
ここで、 xfix という関数の呼び出しに注目してください。この関数では、固定小数点データ型の精度と値の 2 つの引数が必要
です。精度は、セル配列で指定します。精度のセル配列の最初の要素はデータ型で、 xlUnsigned、 xlSigned、 xlBoolean のいず
れかの型になります。 2 番目の要素は固定小数点値のビット数、 3 番目の要素は 2 進小数点の位置を指定します。データ型が
xlBoolean である場合は、ビット数および 2 進小数点の位置を指定する必要はありません。ビット数と 2 進小数点の位置は、対
にして指定する必要があります。 4 番目の要素は量子化モード、 5 番目の要素はオーバーフローモードを指定します。量子化
モードは、 xlTruncate、 xlRound、または xlRoundBanker のいずれかに指定します。オーバーフローモードは、 xlWrap、 xlSaturate、
または xlThrowOverflow のいずれかに指定します。量子化モードとオーバーフローモードは、対にして指定する必要がありま
す。量子化モードとオーバーフローモードを指定しない場合は、符号付きおよび符号なしの値に対して xlTruncate と xlWrap が
使用されます。 xfix 関数の 2 番目の引数は、倍精度またはザイリンクス固定小数点値で指定します。定数が整数値である場合
は、 xfix 関数を使用する必要はありません。 MCode ブロックで、自動的に適切な固定小数点値に変換されます。
Vivado : System Generator を使用したデザイン
UG897 (v2014.3) 2014 年 10 月 1 日
japan.xilinx.com
44
第 4 章 : System Generator を使用したハードウェア設計
MCode ブロックのパラメーターダイアログボックスで [MATLAB Function] に「xlSimpleArith」を入力した場合は、ブロック
に 2 つの入力ポート a および b と、 4 つの出力ポート z1、 z2、 z3、および z4 が表示されます。
ザイリンクスのデータ型および関数を使用する M 関数は、 MATLAB の [Command Window] でテストできますたとえば、
MATLAB の [Command Window] に「[z1, z2, z3, z4] = xlSimpleArith(2, 3)」と入力すると、次の行が表示されます。
UFix(9, 3):3.500000
Fix(12, 4):-8.687500
Fix(12, 8):7.996094
Bool: true
2 つの引数 2 および 3 は、自動的に固定小数点値に変換されています。引数として浮動小数点値を使用する場合は、 xfix 関数
呼び出しが必要です。
レイテンシのある複素乗算器
この例では、複素乗算器の作成方法を示します。 xlcpxmult 関数を定義する xlcpxmult.m ファイルの内容は、次のとおりです。
function [xr, xi] = xlcpxmult(ar, ai, br, bi)
Vivado : System Generator を使用したデザイン
UG897 (v2014.3) 2014 年 10 月 1 日
japan.xilinx.com
45
第 4 章 : System Generator を使用したハードウェア設計
xr = ar * br - ai * bi;
xi = ar * bi + ai * br;
次の図に、サブシステムを示します。
MCode ブロックの後に、 2 つの Delay ブロックが追加されています。 Delay ブロックのパラメーターダイアログボックスの
[Implementation] タブで [Implement using behavioral HDL] をオンにすると、ダウンストリームのロジック合成ツールで、高パ
フォーマンスを達成するために適切な最適化を実行できます。
シフト操作
この例では、 MCode ブロックを使用したビットシフト操作のインプリメント方法を示します。シフト操作は、 2 のべき乗での
乗算および除算で達成されます。たとえば、4 で乗算することは 2 ビットのレフトシフトと同じであり、8 で割ることは 3 ビッ
トのライトシフトと同じです。シフト操作は、 2 進小数点の位置の移動および必要に応じてビット幅の拡張によりインプリメ
ントされます。 Fix_8_4 値を 4 で乗算すると Fix_8_2 値になり、 Fix_8_4 を 64 で乗算すると Fix_10_0 値になります。
次に、 1 レフトシフトと 1 ライトシフトを定義する xlsimpleshift.m ファイルの内容を示します。
function [lsh3, rsh2] = xlsimpleshift(din)
% [lsh3, rsh2] = xlsimpleshift(din) does a left shift
% 3 bits and a right shift 2 bits.
% The shift operation is accomplished by
% multiplication and division of power
% of two constant.
lsh3 = din * 8;
rsh2 = din / 4;
Vivado : System Generator を使用したデザイン
UG897 (v2014.3) 2014 年 10 月 1 日
japan.xilinx.com
46
第 4 章 : System Generator を使用したハードウェア設計
次の図に、コンパイル後のサブシステムを示します。
Code ブロックへパラメーターを渡す
この例では、 MCode ブロックにパラメーターを渡す方法を示します。 M 関数への入力引数は、 MCode ブロックの入力ポート
として、またはブロックの内部パラメーターとして解釈されます。
次の M コードは、 xl_sconvert.m に含まれる M 関数 xl_sconvert を定義します。
function dout = xl_sconvert(din, nbits, binpt)
proto = {xlSigned, nbits, binpt};
dout = xfix(proto, din);
次の図に、 M 関数 xl_sconvert を使用する 2 つの MCode ブロックを含むサブシステムを示します。 M 関数の引数 nbits と binpt
には、各 MCode ブロックに異なるパラメーターを渡すことにより、異なる値が指定されます。 signed convert1 という MCode ブ
Vivado : System Generator を使用したデザイン
UG897 (v2014.3) 2014 年 10 月 1 日
japan.xilinx.com
47
第 4 章 : System Generator を使用したハードウェア設計
ロックでは、渡されるパラメーターにより入力データが Fix_16_8 から Fix_10_5 に変換されます。signed convert2 という MCode
ブロックでは、渡されるパラメーターにより入力データが Fix_16_8 から Fix_8_4 に変換されます。
Vivado : System Generator を使用したデザイン
UG897 (v2014.3) 2014 年 10 月 1 日
japan.xilinx.com
48
第 4 章 : System Generator を使用したハードウェア設計
各 MCode ブロックにパラメーターを渡すには、 MCode ブロックのパラメーターダイアログボックスで [Interface] タブをク
リックし、 M 関数の引数を設定します。次に、 MCode ブロック signed convert 1 の設定を示します。
Vivado : System Generator を使用したデザイン
UG897 (v2014.3) 2014 年 10 月 1 日
japan.xilinx.com
49
第 4 章 : System Generator を使用したハードウェア設計
上図の [Iinterface] タブでは、 M 関数の引数 nbits を 10 に、 binpt を 5 に設定しています。次に、 MCode ブロック signed convert
2 の設定を示します。
上図の [Iinterface] タブでは、 M 関数の引数 nbits を 8 に、 binpt を 4 に設定しています。
オプションの入力ポート
この例では、MCode ブロックにパラメーターを渡す機能を使用して、MCode ブロックでオプションの入力ポートを使用するか
どうかを指定する方法を示します。
次の M コードは、 xl_m_addsub.m に含まれる M 関数 xl_m_addsub を定義します。
function s = xl_m_addsub(a, b, sub)
if sub
s = a - b;
else
s = a + b;
Vivado : System Generator を使用したデザイン
UG897 (v2014.3) 2014 年 10 月 1 日
japan.xilinx.com
50
第 4 章 : System Generator を使用したハードウェア設計
end
次の図に、 M 関数 xl_m_addsub を使用する 2 つの MCode ブロックを含むサブシステムを示します。
Vivado : System Generator を使用したデザイン
UG897 (v2014.3) 2014 年 10 月 1 日
japan.xilinx.com
51
第 4 章 : System Generator を使用したハードウェア設計
次に、 add という名前の MCode ブロックのパラメーターダイアログボックスを示します。
この設定により、入力ポート a と b が使用され、完全精度の加算が実行されます。 addsub という MCode ブロックでは、入力
パラメーター sub の [Bind to value] に何も指定されていないので、 addsub ブロックでは入力ポート a、 b、および sub が使用さ
れ、入力ポート sub の値に応じて完全精度の加算または減算が実行されます。
Vivado : System Generator を使用したデザイン
UG897 (v2014.3) 2014 年 10 月 1 日
japan.xilinx.com
52
第 4 章 : System Generator を使用したハードウェア設計
有限ステートマシン
この例では、MCode ブロックと内部ステート変数を使用して有限ステートマシンを作成する方法を示します。次の図に示すス
テートマシンは、入力データの 1011 というパターンを検出します。
MCode ブロックで使用される M 関数には、現在の入力のステートに基づいて次のステートを算出する遷移関数が含まれてい
ます。例 3 とは異なり、この例の M 関数では持続型ステート変数を定義して、MCode ブロックに有限ステートマシンのステー
トを保存します。次の M コードでは、 detect1011_w_state.m に含まれる M 関数 detect1011_w_state を定義しています。
function matched = detect1011_w_state(din)
% This is the detect1011 function with states for detecting a
% pattern of 1011.
seen_none = 0; %
seen_1 = 1;
%
%
seen_10 = 2;
%
%
seen_101 = 3; %
%
initial state, if input is 1, switch to seen_1
first 1 has been seen, if input is 0, switch
seen_10
10 has been detected, if input is 1, switch to
seen_1011
now 101 is detected, is input is 1, 1011 is
detected and the FSM switches to seen_1
% the state is a 2-bit register
persistent state, state = xl_state(seen_none, {xlUnsigned, 2, 0});
% the default value of matched is false
matched = false;
switch state
case seen_none
if din==1
state = seen_1;
else
state = seen_none;
end
case seen_1 % seen first 1
if din==1
state = seen_1;
else
state = seen_10;
end
case seen_10 % seen 10
Vivado : System Generator を使用したデザイン
UG897 (v2014.3) 2014 年 10 月 1 日
japan.xilinx.com
53
第 4 章 : System Generator を使用したハードウェア設計
if din==1
state = seen_101;
else
% no part of sequence seen, go to seen_none
state = seen_none;
end
case seen_101
if din==1
state = seen_1;
matched = true;
else
state = seen_10;
matched = false;
end
end
次の図に、 M 関数 detect1101_w_state を使用する MCode ブロックを含むステートマシンサブシステムを示します。
パラメーター指定アキュムレータ
この例では、 MCode ブロックを使用して、柔軟なインプリメンテーションを可能にするため持続性ステート変数とパラメー
ターを定義したアキュムレータを作成する方法を示します。次の M コードでは、 xl_accum.m に含まれる M 関数 xl_accum を定
義しています。
function q = xl_accum(b, rst, load, en, nbits, ov, op, feed_back_down_scale)
% q = xl_accum(b, rst, nbits, ov, op, feed_back_down_scale) is
% equivalent to our Accumulator block.
binpt = xl_binpt(b);
init = 0;
precision = {xlSigned, nbits, binpt, xlTruncate, ov};
persistent s, s = xl_state(init, precision);
q = s;
if rst
if load
% reset from the input port
s = b;
else
% reset from zero
s = init;
end
else
if ~en
else
% if enabled, update the state
Vivado : System Generator を使用したデザイン
UG897 (v2014.3) 2014 年 10 月 1 日
japan.xilinx.com
54
第 4 章 : System Generator を使用したハードウェア設計
if op==0
s = s/feed_back_down_scale + b;
else
s = s/feed_back_down_scale - b;
end
end
end
次の図に、 M 関数 xl_accum を使用するアキュムレータ MCode ブロックを含むサブシステムを示します。 MCode ブロックに
は、 MCode Accumulator という名前が付いています。サブシステムには、比較のため、 Accumulator という名前のザイリンクス
アキュムレータブロックも含まれています。 MCode ブロックは、ザイリンクスアキュムレータブロックと同じ機能を持ちま
すが、 MCode ブロックのパラメーターをマスクインターフェイス (パラメーターダイアログボックスの [Interface] タブ) で指
定している点が異なります。
Vivado : System Generator を使用したデザイン
UG897 (v2014.3) 2014 年 10 月 1 日
japan.xilinx.com
55
第 4 章 : System Generator を使用したハードウェア設計
MCode Accumlator のオプションの入力 rst および load は、 [Interface] タブでディスエーブルに設定されています。次に、 MCode
Accumulator ブロックのパラメーターダイアログボックスを示します。
この例には、同じ M 関数を使用した MCode ブロックのアキュムレータサブシステムがさらに 2 つ含まれていますが、異なる
パラメーター設定を使用して、異なるアキュムレータを作成しています。
Vivado : System Generator を使用したデザイン
UG897 (v2014.3) 2014 年 10 月 1 日
japan.xilinx.com
56
第 4 章 : System Generator を使用したハードウェア設計
FIR とシステム検証
この例では、 MCode ブロックを使用して FIR をモデリングする方法と、 MCode ブロックでシステム検証を実行する方法を示
します。
この例には、 FIR ブロックが 2 つ含まれています。これらのブロックは MCode ブロックで定義されており、どちらも合成可能
です。次のコードは、これら 2 つのブロックを定義する 2 つの関数です。
function y = simple_fir(x, lat, coefs, len, c_nbits, c_binpt, o_nbits, o_binpt)
coef_prec = {xlSigned, c_nbits, c_binpt, xlRound, xlWrap};
out_prec = {xlSigned, o_nbits, o_binpt};
coefs_xfix = xfix(coef_prec, coefs);
persistent coef_vec, coef_vec = xl_state(coefs_xfix, coef_prec);
persistent x_line, x_line = xl_state(zeros(1, len-1), x);
persistent p, p = xl_state(zeros(1, lat), out_prec, lat);
sum = x * coef_vec(0);
for idx = 1:len-1
sum = sum + x_line(idx-1) * coef_vec(idx);
sum = xfix(out_prec, sum);
end
y = p.back;
p.push_front_pop_back(sum);
x_line.push_front_pop_back(x);
function y = fir_transpose(x, lat, coefs, len, c_nbits, c_binpt, o_nbits, o_binpt)
coef_prec = {xlSigned, c_nbits, c_binpt, xlRound, xlWrap};
out_prec = {xlSigned, o_nbits, o_binpt};
coefs_xfix = xfix(coef_prec, coefs);
persistent coef_vec, coef_vec = xl_state(coefs_xfix, coef_prec);
persistent reg_line, reg_line = xl_state(zeros(1, len), out_prec);
if lat <= 0
error('latency must be at least 1');
end
lat = lat - 1;
persistent dly,
if lat <= 0
y = reg_line.back;
else
dly = xl_state(zeros(1, lat), out_prec, lat);
Vivado : System Generator を使用したデザイン
UG897 (v2014.3) 2014 年 10 月 1 日
japan.xilinx.com
57
第 4 章 : System Generator を使用したハードウェア設計
y = dly.back;
dly.push_front_pop_back(reg_line.back);
end
for idx = len-1:-1:1
reg_line(idx) = reg_line(idx - 1) + coef_vec(len - idx - 1) * x;
end
reg_line(0) = coef_vec(len - 1) * x;
パラメーターは、次のように設定されます。
2 つのブロックの機能が同一であることを検証するため、 MCode ブロックをもう 1 つ使用して 2 つのブロックの出力を比較し
ます。 2 つの出力が等しくない場合は、エラーチェックブロックによりエラーがレポートされます。エラーチェックは、次の
関数により行われます。
function eq = error_ne(a, b, report, mod)
persistent cnt, cnt = xl_state(0, {xlUnsigned, 16, 0});
switch mod
case 1
eq = a==b;
case 2
eq = isnan(a) || isnan(b) || a == b;
case 3
eq = ~isnan(a) && ~isnan(b) && a == b;
otherwise
eq = false;
error(['wrong value of mode ', num2str(mod)]);
end
if report
if ~eq
error(['two inputs are not equal at time ', num2str(cnt)]);
end
end
cnt = cnt + 1;
Vivado : System Generator を使用したデザイン
UG897 (v2014.3) 2014 年 10 月 1 日
japan.xilinx.com
58
第 4 章 : System Generator を使用したハードウェア設計
このブロックは、次のように設定されます。
Vivado : System Generator を使用したデザイン
UG897 (v2014.3) 2014 年 10 月 1 日
japan.xilinx.com
59
第 4 章 : System Generator を使用したハードウェア設計
RPN カリキュレーター
この例では、 MCode ブロックを使用して、スタックマシンである RPN カリキュレーターを構築する方法を示します。このブ
ロックは、合成可能です。
次の関数は、 RPN カリキュレーターを定義しています。
function [q, active] = rpn_calc(d, rst, en)
d_nbits = xl_nbits(d);
% the first bit indicates whether it's a data or operator
is_oper = xl_slice(d, d_nbits-1, d_nbits-1)==1;
din = xl_force(xl_slice(d, d_nbits-2, 0), xlSigned, 0);
% the lower 3 bits are operator
op = xl_slice(d, 2, 0);
% acc the the A register
persistent acc, acc = xl_state(0, din);
% the stack is implemented with a RAM and
% an up-down counter
persistent mem, mem = xl_state(zeros(1, 64), din);
persistent acc_active, acc_active = xl_state(false, {xlBoolean});
persistent stack_active, stack_active = xl_state(false, ...
Vivado : System Generator を使用したデザイン
UG897 (v2014.3) 2014 年 10 月 1 日
japan.xilinx.com
60
第 4 章 : System Generator を使用したハードウェア設計
{xlBoolean});
stack_pt_prec = {xlUnsigned, 5, 0};
persistent stack_pt, stack_pt = xl_state(0, {xlUnsigned, 5, 0});
% when en is true, it's action
OP_ADD = 2;
OP_SUB = 3;
OP_MULT = 4;
OP_NEG = 5;
OP_DROP = 6;
q = acc;
active = acc_active;
if rst
acc = 0;
acc_active = false;
stack_pt = 0;
elseif en
if ~is_oper
% enter data, push
if acc_active
stack_pt = xfix(stack_pt_prec, stack_pt + 1);
mem(stack_pt) = acc;
stack_active = true;
else
acc_active = true;
end
acc = din;
else
if op == OP_NEG
% unary op, no stack op
acc = -acc;
elseif stack_active
b = mem(stack_pt);
switch double(op)
case OP_ADD
acc = acc + b;
case OP_SUB
acc = b - acc ;
case OP_MULT
acc = acc * b;
case OP_DROP
acc = b;
end
stack_pt = stack_pt - 1;
elseif acc_active
acc_active = false;
acc = 0;
end
end
end
stack_active = stack_pt ~= 0;
disp 関数
次の MCode 関数は、 disp 関数を使用して変数値を指定する方法を示します。
function x = testdisp(a, b)
persistent dly, dly = xl_state(zeros(1, 8), a);
persistent rom, rom = xl_state([3, 2, 1, 0], a);
Vivado : System Generator を使用したデザイン
UG897 (v2014.3) 2014 年 10 月 1 日
japan.xilinx.com
61
第 4 章 : System Generator を使用したハードウェア設計
disp('Hello World!');
disp(['num2str(dly) is ', num2str(dly)]);
disp('disp(dly) is ');
disp(dly);
disp('disp(rom) is ');
disp(rom);
a2 = dly.back;
dly.push_front_pop_back(a);
x = a + b;
disp(['a = ', num2str(a), ', ', ...
'b = ', num2str(b), ', ', ...
'x = ', num2str(x)]);
disp(num2str(true));
disp('disp(10) is');
disp(10);
disp('disp(-10) is');
disp(-10);
disp('disp(a) is ');
disp(a);
disp('disp(a == b)');
disp(a==b);
MCode ブロックのパラメーターダイアログボックスの [Advanced] タブで、 [Enable printing with disp] をオンにする必要があり
ます。
次に、最初のシミュレーションステップで MATLAB の [Command Window] に表示される行を示します。
mcode_block_disp/MCode (Simulink time:0.000000, FPGA clock:0)
Hello World!
num2str(dly) is [0.000000, 0.000000, 0.000000, 0.000000, 0.000000, 0.000000, 0.000000,
0.000000]
disp(dly) is
type:Fix_11_7,
maxlen:8,
length:8,
0: binary 0000.0000000, double 0.000000,
1: binary 0000.0000000, double 0.000000,
2: binary 0000.0000000, double 0.000000,
Vivado : System Generator を使用したデザイン
UG897 (v2014.3) 2014 年 10 月 1 日
japan.xilinx.com
62
第 4 章 : System Generator を使用したハードウェア設計
3: binary 0000.0000000, double 0.000000,
4: binary 0000.0000000, double 0.000000,
5: binary 0000.0000000, double 0.000000,
6: binary 0000.0000000, double 0.000000,
7: binary 0000.0000000, double 0.000000,
disp(rom) is
type:Fix_11_7,
maxlen:4,
length:4,
0: binary 0011.0000000, double 3.0,
1: binary 0010.0000000, double 2.0,
2: binary 0001.0000000, double 1.0,
3: binary 0000.0000000, double 0.0,
a = 0.000000, b = 0.000000, x = 0.000000
1
disp(10) is
type:UFix_4_0, binary:1010, double:10.0
disp(-10) is
type:Fix_5_0, binary:10110, double:-10.0
disp(a) is
type:Fix_11_7, binary:0000.0000000, double:0.000000
disp(a == b)
type:Bool, binary:1, double:1
System Generator デザインの大型システムへのインポー
ト
System Generator デザインは、よく大規模 HDL デザインに組み込まれます。このセクションでは、 2 つの System Generator デザ
インを大型デザインに組み込む方法、 System Generator で作成した VHDL をシステム全体のシミュレーションモデルに組み込
む方法を示します。
[HDL Netlist] コンパイル
[System Generator] ダイアログボックスでコンパイルタイプに [HDL Netlist] を選択すると、デザインをインプリメントするた
めの HDL とその他の関連ファイルが生成されます。また、 Vivado シミュレータを使用したデザインのシミュレーションや
Vivado 合成を使用した論理合成などのダウンストリーム処理を簡略化する補助ファイルも生成されます。詳細は、「System
Generator のコンパイルタイプ」セクションを参照してください。
System Generator のプロジェクト情報は、選択したクロックオプションによって <design_name>_mcw.sgp に保存されます。
ここでは、複数の System Generator デザインを大型デザインのサブモジュールとして含める方法について説明します。
デザインルールの統合
System Generator モデルを大型デザインに組み込む場合、次の 2 つのデザインルールに従う必要があります。
ルール 1 : Gateway ブロックまたは System Generator トークンで IOB/CLK ロケーション制約を指定しないでください。
また、 IOB タイミング制約は none に設定する必要があります。
ルール 2 : 最上位デザインまで上げる必要のある System Generator デザインからの I/O ポートがある場合、適切なバッファーを
最上位の HDL コードにインスタンシエートする必要があります。
Vivado : System Generator を使用したデザイン
UG897 (v2014.3) 2014 年 10 月 1 日
japan.xilinx.com
63
第 4 章 : System Generator を使用したハードウェア設計
コンフィギャブルサブシステムと System Generator
コンフィギャブルサブシステムは、 Simulink の基本パーツとして使用可能なブロックであり、基になるブロックを複数指定で
きるブロックです。各ブロックはそれぞれ可能なインプリメンテーションであり、どのインプリメンテーションを使用するか
を自由に選択できます。たとえば、System Generator で汎用 FIR フィルターをコンフィギャブルサブシステムとして指定し、そ
のサブシステムの基になるブロックとして特定の FIR フィルターを複数指定します。高速だがハードウェアリソースを多く必
要とするフィルター、比較的低速だが必要なハードウェアリソースが少ないフィルターなどを指定できます。フィルターの選
択を切り替えることにより、ハードウェアコストまたはスピードを優先した場合の動作を調べることができます。
コンフィギャブルサブシステムの定義
コンフィギャブルサブシステムを定義するには、 Simulink ライブラリを作成します。コンフィギャブルサブシステムの基にな
るブロックは、このライブラリで管理されます。ライブラリを作成するには、次の手順に従います。
•
空のライブラリを作成します。
•
作成したライブラリに基になるブロックを追加します。
Vivado : System Generator を使用したデザイン
UG897 (v2014.3) 2014 年 10 月 1 日
japan.xilinx.com
64
第 4 章 : System Generator を使用したハードウェア設計
•
テンプレートブロックをライブラリにドラッグします([Simulink] ライブラリ → [Ports & Subsystems] にある Configurable
Subsystem テンプレートをライブラリに追加します)。
•
必要に応じて、テンプレートブロックの名前を変更します。
•
ライブラリを保存します。
•
テンプレートをダブルクリックして開きます。
•
[Configuration dialog] ダイアログボックスで、必要なブロックのチェックボックスをオンにします。
•
[OK] をクリックし、その後ライブラリを保存します。
Vivado : System Generator を使用したデザイン
UG897 (v2014.3) 2014 年 10 月 1 日
japan.xilinx.com
65
第 4 章 : System Generator を使用したハードウェア設計
コンフィギャブルサブシステムの使用
デザインでコンフィギャブルサブシステムを使用するには、次の手順に従います。
•
コンフィギャブルサブシステムを定義するライブラリを作成します。
•
ライブラリを開きます。
•
ライブラリからテンプレートをデザインの適切な位置にドラッグします。
•
ドラッグしたテンプレートが、コンフィギャブルサブシステムのインスタンスになります。
•
インスタンスを右クリックし、 [Block choice] をクリックして、使用するブロックを選択します。
コンフィギャブルサブシステムからのブロックの削除
コンフィギャブルサブシステムからブロックを削除するには、次の手順に従います。
•
コンフィギャブルサブシステムのライブラリを開き、ライブラリのロックを解除します。
Vivado : System Generator を使用したデザイン
UG897 (v2014.3) 2014 年 10 月 1 日
japan.xilinx.com
66
第 4 章 : System Generator を使用したハードウェア設計
•
テンプレートをダブルクリックし、削除するブロックのチェックボックスをオフにします。
•
[OK] をクリックし、その後ブロックを削除します。
•
ライブラリを保存します。
•
Ctrl + D を押し、デザインをコンパイルします。
•
必要に応じて、コンフィギャブルサブシステムの各インスタンスの選択をアップデートします。
コンフィギャブルサブシステムへのブロックの追加
コンフィギャブルサブシステムにブロックを追加するには、次の手順に従います。
•
コンフィギャブルサブシステムのライブラリを開き、ライブラリのロックを解除します。
•
ブロックをライブラリにドラッグします。
Vivado : System Generator を使用したデザイン
UG897 (v2014.3) 2014 年 10 月 1 日
japan.xilinx.com
67
第 4 章 : System Generator を使用したハードウェア設計
•
テンプレートをダブルクリックし、追加したブロックのチェックボックスをオンにします。
•
[OK] をクリックし、その後ライブラリを保存します。
•
Ctrl + D を押し、デザインをコンパイルします。
•
必要に応じて、コンフィギャブルサブシステムの各インスタンスの選択をアップデートします。
Vivado : System Generator を使用したデザイン
UG897 (v2014.3) 2014 年 10 月 1 日
japan.xilinx.com
68
第 4 章 : System Generator を使用したハードウェア設計
高パフォーマンス FPGA デザインに関する注記
バックエンドインプリメンテーションツールを使用して最適化エフォートに重点を置いた場合、次の理由からタイミングク
ロージャが達成できないことがあります。
•
System Generator デザインに含まれる FIR Compiler および FFT のようなより複雑な IP ブロックが生成され、これらは合成
ツールおよびインプリメンテーションツールに高度に最適化されたネットリストとして提供されるので、さらに詳細な最
適化ができないことがあります。
•
System Generator ネットリストで多くのインスタンシエート済みプリミティブ (レジスタ、 BRAM、 DSP48E1 など) を含め
て HDL コードが生成されます。これらのエレメントを最適化できる合成ツールはあまりありません。
次のヒントは、インプリメンテーションプロセスを開始する前にデザインパフォーマンスを上げるために、 System Generator
でできることを示しています。
•
各ブロックのパラメーターダイアログボックスに含まれている「Hardware Notes」を読む
•
デザインの入力と出力にレジスタを付ける
•
パイプラインレジスタを挿入する
•
[Saturate] および [Round] オプションは必要な場合以外は使用しない
•
すべての Gateway ブロックでデータレートオプションを設定する
•
その他の方法を試してみる
各ブロックのパラメーターダイアログボックスに含まれている
「Hardware Notes」を読む
ブロックのパラメーターダイアログボックスに含まれている「Hardware Notes」を読むようにしてください。 Xilinx Blockset ラ
イブラリの多くのブロックでは、最も効率の良いハードウェアインプリメンテーションを達成する方法が記載されています。
たとえば、 Scale ブロックにはこのブロックにハードウェアコストがかからないことが記述されていますが、同じ目的で使用
することのある Shift ブロックでは場合によってハードウェアが使用されることが記述されています。
デザインの入力と出力にレジスタを付ける
デザインの入力と出力にレジスタを付けます。次の図に示すように、レジスタを付けるには、 Gateway In ブロックの後および
Gateway Out ブロックの前に、レイテンシ 1 の Delay ブロックまたは Register ブロックを 1 つまたは複数配置します。 Register
ブロックの機能のいずれかを追加すると、追加のハードウェアリソースが必要になります。
Vivado : System Generator を使用したデザイン
UG897 (v2014.3) 2014 年 10 月 1 日
japan.xilinx.com
69
第 4 章 : System Generator を使用したハードウェア設計
I/O に 2 つのレジスタを付けると、有益な場合があります。この場合、 Register ブロックを 2 つインスタンシエートするか、レ
イテンシが 1 の Delay ブロックを 2 つインスタンシエートします。このようにすると、 1 つのレジスタが IOB 内に配置され、
もう 1 つのレジスタが FPGA のロジックの横に配置されます。 Delay ブロックのレイテンシを 2 にしても、レイテンシ 2 のブ
ロックが SRL16 を使用してインプリメントされ、 IOB 内に配置されないので、同じ結果にはなりません。
パイプラインレジスタを挿入する
可能な限り、パイプラインレジスタを挿入してください。パイプラインは、 Delay ブロックを使用して効率的にインプリメン
トできます (SRL16 プリミティブが使用される )。レジスタに初期値を指定する必要がある場合は、 Register ブロックを使用し
てください。また、 SRL16 の入力パスがタイミングを満たさない場合は、関連する Delay ブロックの前に Register ブロックを
配置し、 Delay ブロックのレイテンシを 1 に削減します。これにより、配線ツールの柔軟性がさらに増し、 Register および Delay
ブロック (SRL + Register) を離して配置して、このパスの配線遅延のマージンを最大にできます。
次に示すように、 Convert ブロックをエンベデッドレジスタ段とパイプライン接続すると、最大パフォーマンスを達成できま
す。
Vivado : System Generator を使用したデザイン
UG897 (v2014.3) 2014 年 10 月 1 日
japan.xilinx.com
70
第 4 章 : System Generator を使用したハードウェア設計
ザイリンクスブロックでより効率的なインプリメンテーションを達成するには、 [Implement using behavioral HDL] オプション
をオンにします。次に示すように、 Delay ブロックの遅延が 32 以上の場合、ザイリンクス合成により 1 つの LUT にマップさ
れる SRLC32E (32 ビットのシフトレジスタ ) が推論されます。
BRAM (ブロック RAM) には、内部出力レジスタを使用してください。これはレイテンシを 1 (デフォルト ) から 2 に設定する
と使用できます。これにより、 BRAM 出力レジスタがイネーブルになります。
DSP48E1 を使用する場合は、入力、出力、および内部レジスタを、 FIFO を使用する場合は、エンベデッドレジスタオプショ
ンを使用します。また、すべての高位 IP ブロックのパイプラインオプションを確認します。
[Saturate] および [Round] オプションは必要な場合以外は使用しない
これらのオプションを使用すると、リソースが多く使用され、パフォーマンスが低下します。必要な場合にのみ使用してくだ
さい。たとえば、 Reinterpret ブロックの場合、どのロジックも失われることはありません。 Convert (cast) ブロックの場合、量
子化 (Quantization) が切り捨て (Truncate) でオーバーフロー (Overflow) が折り返し (Wrap) に設定されていれば、どのロジックも
失うことはありません。データ型に丸め (Rounding) および飽和 (Saturation) オプションを使用する必要がある場合は、 Convert
ブロックをエンベデッドレジスタ段とパイプライン接続します。 DSP48E1 を使用する場合、丸めは DSP48E1 内で実行できま
す。
すべての Gateway ブロックでデータレートオプションを設定する
Gateway In ブロックと Gateway Out ブロックのパラメーターダイアログボックスで、 [IOB timing constraint] に [Data rate] を選
択します。このオプションを選択すると、 IOB が動作するデータレートで制約されます。このレートは、 System Generator トー
クンの [Simulink system period(sec)] の値、およびデザイン内のその他のサンプリング周期に対する Gateway ブロックのサンプ
リングレートによって決定されます。
その他の方法を試してみる
•
ソースデザインを変更する
Vivado : System Generator を使用したデザイン
UG897 (v2014.3) 2014 年 10 月 1 日
japan.xilinx.com
71
第 4 章 : System Generator を使用したハードウェア設計
°
パイプラインを追加で使用する
BRAM および DSP48 内の出力レジスタおよびパイプラインレジスタを使用する
°
パラレルで関数を実行する
遅いクロックレートでパラレルに関数を実行する
°
リタイミング手法を使用する
組み合わせロジックを使用して既存レジスタを移動する
°
ハードコアを可能な箇所で使用する
分散 RAM の代わりにブロック RAM を使用する
°
•
関数に対してさまざまなデザインアプローチを使用する
デザインに制約を付けすぎない
デザインに制約を付けすぎないで、適宜、アップ/ダウンサンプルブロックを使用する
•
クリティカルなデザインモジュールの周波数を削減する
•
インプリメンテーションツールで調整する
°
さまざまな合成オプションを試してみる
°
クリティカルモジュールをフロアプランする
FDATool を使用したデジタルフィルターアプリケーション
次の例では、 FDATool ブロックを使用して FIR フィルターを指定、インプリメント、シミュレーションする 1 つの方法を示し
ます。 FDATool ブロックをフィルターの次数および係数を定義するために使用し、ザイリンクスブロックセットを使用して
Vivado : System Generator を使用したデザイン
UG897 (v2014.3) 2014 年 10 月 1 日
japan.xilinx.com
72
第 4 章 : System Generator を使用したハードウェア設計
MAC ベースの FIR フィルターを 1 つの MAC エンジンでインプリメントします。その後、周波数応答の質を倍精度の Simulink
フィルターモデルと比較することにより検証します。
この例では 1 つの MAC エンジンの FIR フィルターが使用されていますが、ザイリンクスリファレンスブロックセットの一部
として提供されている DSP ライブラリのブロックを見てみることをお勧めします。 DSP ライブラリには、複数の MACを含む
例や、メモリのタイプが異なるマルチチャネルインプリメンテーションの例が含まれています。
System Generator デモライブラリにも、 MAC ベースの補間フィルターを効率的にインプリメントする例が示されています。デ
モを参照するには、 MATLAB の [Command Window] に次のように入力します。
>> demo blockset xilinx
表示されたウィンドウで、デモデザインのリストから [Polyphase 1:8 filter using SRL16Es] をクリックします。
デザインの概要
このデザインでは、 [Signal Processing Blockset] → [Signal Processing Source] にある Random Source ブロックを使用し、 FIR フィ
ルターの 2 つのインプリメンテーションを駆動します。
Vivado : System Generator を使用したデザイン
UG897 (v2014.3) 2014 年 10 月 1 日
japan.xilinx.com
73
第 4 章 : System Generator を使用したハードウェア設計
•
最初のフィルターは、ザイリンクスデバイスにインプリメントします。このフィルターは、デュアルポートブロックメ
モリと MAC を使用してインプリメントされた、固定小数点 FIR フィルターです。
•
2 つ目のフィルターは Reference Filter で、倍精度の直接型 II 転置フィルターです。
各フィルターの周波数応答は、伝達関数スコープで表示されます。
FIR フィルターの係数の生成
1.
MATLAB の [Command Window] で、 cd コマンドを使用して C:/ug897-example-files/mac_df2t ディレクトリに移
動します。
2.
「mac_df2t」と入力し、デザインモデルを開きます。
この演習の目的のため、変数 coef、 coef_width、 coef_binpt、 data_width、 data_binpt、および Fs は定義されていません。これら
の変数は、 MAC Based FIR ブロックのマスクパラメーターとして使用し、 FDATool を使用してフィルターを設計し、割り当て
ます。完全に機能するモデルが、同じディレクトリに mac_df2t_soln.mdl という名前で含まれています。
Vivado : System Generator を使用したデザイン
UG897 (v2014.3) 2014 年 10 月 1 日
japan.xilinx.com
74
第 4 章 : System Generator を使用したハードウェア設計
MAC Based FIR ブロックのパラメーター指定
1.
MAC Based FIR ブロックを右クリックし、 [Edit Mask] をクリックします。
2.
[Parameters] タブをダブルクリックし、 coef、 data_width および data_binpt パラメーターを追加します。
Vivado : System Generator を使用したデザイン
UG897 (v2014.3) 2014 年 10 月 1 日
japan.xilinx.com
75
第 4 章 : System Generator を使用したハードウェア設計
FIR フィルターの係数の生成と割り当て
1.
[Xilinx Blockset] → [DSP] にある FDATool ブロックをドラッグしてモデルに追加します。
2.
FDATool ブロックをダブルクリックし、オーディオシステムで高周波数ノイズを除去するローパスフィルタの次の仕様を
入力します。
°
[Response Type] : Lowpass
°
[Filter Order] : Minimum order
°
[Frequency Specifications] :
°
3.
-
[Units] : Hz
-
[Fs] : 44100
-
[Fpass] : 6000
-
[Fstop] : 7725
[Magnitude Specifications] :
-
[Units] : dB
-
[Apass] : 1
-
[Astop] :48
[Design Filter] をクリックし、フィルタ次数と振幅応答を確認します。
ツールバーボタンをクリックして、位相応答、インパルス応答、フィルタ係数なども表示できます。上記の仕様を満たす
には、 43 タップ FIR フィルター (順番 0-42) が必要であることが示されます。
フィルター係数を表示するには、 MATLAB の [Command Window] で次のように入力します。
>> xlfda_numerator('FDATool')
次のコマンドを使用すると、係数幅と 2 進小数点を正しく指定するための最大係数値および最小係数値を知ることができ
ます。
>> max(xlfda_numerator('FDATool'))
Vivado : System Generator を使用したデザイン
UG897 (v2014.3) 2014 年 10 月 1 日
japan.xilinx.com
76
第 4 章 : System Generator を使用したハードウェア設計
>> min(xlfda_numerator('FDATool'))
この演習では、係数タイプは Fix_12_12 (2 進小数点が 12 番目のビットの左側にある 12 ビット値) に設定されています。
max() 関数の結果、最大係数は 0.3022 であり、 2 進小数点を最上位ビットの左側に配置できます。これは、 Fix_12_12 の値
の範囲が -0.5 ～ 0.4998 であり、 2 進小数点を最上位ビットの左側に配置することで、ダイナミック範囲を最大限にできる
からです。 2 進小数点を右に移動すると (Fix_12_11 値を使用)、 Fix_12_11 値の範囲が -1 ～ 0.9995 で係数を表現するのに必
要以上あるため、ダイナミック範囲が 1 ビット失われます。
4.
Reference Filter ブロックおよび MAC Based FIR ブロックをクリックし、 coef、 coef_width、 coef_binpt、 data_width、 data_binpt
および Fs パラメーターの値が次のようになっているかどうかか確認します。
各ダイアログボックスの [OK] をクリックします。
ザイリンクスフィルターブロックの理解
次に、この演習の MAC Based FIR をインプリメントしたブロック図を示します。
この時点では、 MAC Based FIR は 10 ビットの符号付き入力データ (Fix_10_8)、 12 ビットの符号付き係数 (Fix_12_12)、 43 タッ
プに設定されています。これらのパラメーターは、 MAC Based FIR ブロックのパラメーターダイアログボックスで直接変更
できます。係数とデータは、メモリシステムに保存する必要があります。この演習では、データと係数の保存にデュアルポー
トメモリを使用します。データのキャプチャおよび読み出しには、循環 RAM バッファを使用します。 RAM は混合モードコ
ンフィギュレーションで使用され、ポート A で値の書き込みおよび読み出しが行われ (RAM モード )、ポート B で係数の読み
出しのみが行われます (ROM モード )。
Vivado : System Generator を使用したデザイン
UG897 (v2014.3) 2014 年 10 月 1 日
japan.xilinx.com
77
第 4 章 : System Generator を使用したハードウェア設計
乗算器は、最速のパフォーマンスを達成するため、ザイリンクス 7 シリーズデバイスに含まれているエンベデッド乗算器リ
ソースを使用し、レイテンシが 3 になるよう設定されています。乗算器およびアキュムレータに必要な精度は、フィルター
タップ (係数) とタップ数の関数です。これらの数値は設計時に固定されるので、フィルター仕様を満たすようハードウェアリ
ソースを調整できます。アキュムレータの精度は、フィルタータップに対して最大入力を累積するのに十分であればよく、次
の式で算出されます。
acc_nbits = ceil(log2(sum(abs(coef*2^coef_width_bp)))) + data_width+ 1;
アキュムレータをリセットすると、 0 ではなく現在の入力値に初期化されるので、 MAC エンジンでデータを停止することなく
送信し続けることができます。 MAC エンジンは、出力サンプルの最後の部分積を算出した後アキュムレータに入力サンプル
を読み込むので、ストリーミング操作ではキャプチャレジスタが必要です。
最後に、 Down Sample ブロックでキャプチャレジスタのサンプリング周期を出力サンプリング周期に変換します。効率的な
ハードウェアインプリメンテーションを達成するため、このブロックはレイテンシを持つようコンフィギュレーションされま
す。サンプリングレートは、係数アレイの長さと同じです。
シミュレーションの実行
1.
シミュレーション時間を 0.05 に変更してシミュレーションを実行します。
次のようなメッセージが表示されるはずです。
System Generator では、 din という Gateway In ブロックから入力サンプリング周期を取得しますが、この周期は 1/Fs に設定
されています。 MAC Based FIR フィルタは、タップ数に応じてオーバーサンプリングされるので、システムクロック周期
は常に 1 (フィルタータップ数 X Fs) です。
2.
System Generator トークンをダブルクリックし、Simulink システム周期を変更して、システムクロック周期を 5.273427e-007
= 1/(43 * 44100) に指定してください。
3.
シミュレーションを実行し直すと、MAC Based FIR フィルタのザイリンクスインプリメンテーションは元のフィルタの仕
様を満たし、周波数応答は倍精度の Simulink モデルとほぼ同一になります。
フィルターのパスバンド応答と 0 が明確に示されます。次の図と同じような周波数応答になるはずです。
Vivado : System Generator を使用したデザイン
UG897 (v2014.3) 2014 年 10 月 1 日
japan.xilinx.com
78
第 4 章 : System Generator を使用したハードウェア設計
フィルターの精度を上げたり下げたりすることにより、デザインの仕様に必要な範囲、パフォーマンス、質のバランスを取る
ことができます。
シミュレーションを停止し、ブロックのパラメーターダイアログボックスで係数幅を FIX_10_10、データ幅を FIX_8_6 に変更
します。 Ctrl + D を押してモデルをアップデートし、 MAC engine ブロックの階層を表示します。データパスが、乗算器の出力
では 18 ビットに、アキュムレータでは 20 ビットにアップデートされています。
Vivado : System Generator を使用したデザイン
UG897 (v2014.3) 2014 年 10 月 1 日
japan.xilinx.com
79
第 4 章 : System Generator を使用したハードウェア設計
シミュレーションを再開し、周波数応答がどのように変化したかを観察します。固定ワード長により、減衰が悪化しています
(40dB 未満)。
Vivado : System Generator を使用したデザイン
UG897 (v2014.3) 2014 年 10 月 1 日
japan.xilinx.com
80
第 4 章 : System Generator を使用したハードウェア設計
複数の独立クロックのハードウェアデザイン
概要
System Generator for DSP は、サイクル精度の高度なハードウェアモデリングを使用するインプリメンテーションツールで、そ
のサイクルの概念はハードウェアのクロックの概念と類似しています。デザインはサブシステムブロックのグループにパー
ティションでき、各サブシステムではその他のサブシステムのサイクル周期とは独立した共通のサイクル周期が使用されます。
このセクションでは、グループを 1 つのサイクルまたはクロックドメインにまとめる方法と、これらのサイクルドメイン間の
データの転送方法について説明します。また、このセクションでは、「サイクル」と「クロック」が同じ意味で使用されます。
クロックドメイン内のブロックのグループ分け
ブロックは、「サブシステム」を使用して System Generator と一緒にまとめられます。 1 つのクロックドメイン内でブロックを
グループ分けする場合は、 System Generator トークンをクロックドメインとしてマークするサブシステム内に配置する必要が
ある点が異なります。これを次の図に示します。
この図では、 src_domain というクロックドメインのサブシステムが作成されて、 System Generator トークンが追加されており、
System Generator トークンの [Clocking] タブが選択された状態です。このタブでは、 FPGA クロック周期が (1000/368) ns (368
MHz) に、 Simulink システム周期が 1 に設定されており、 1 Simulink 秒の前進が FPGA クロックの (1000/368) ns に該当すること
を意味します。
Vivado : System Generator を使用したデザイン
UG897 (v2014.3) 2014 年 10 月 1 日
japan.xilinx.com
81
第 4 章 : System Generator を使用したハードウェア設計
同様に、次の図に示すように、別のクロックドメインを示す別のブロックグループが dest_domain というサブシステムに含ま
れます。
このデザインでは、 dest_domain サブシステムは 1000/245 ns(245MHz) の FPGA クロック周期で実行されるようにコンフィギュ
レーションされます。 Simulink システム周期は 368/245 に設定されます。これは、 src_domain サブシステムの Simulink システ
ム周期が 1 に設定されているためです。このため、より速い src_domain からのシステム周期で標準化します。
非同期クロックドメインを作成するために使用する System Generator ブロック
src_domain と dest_domain サブシステム間でデータを渡すには、次のロジックのいずれかを使用できます。
1.
FIFO ブロック
2.
Dual Port RAM ブロック
3.
Register ブロック
4.
Black Box ブロック (既存の VHDL、 Verilog、および EDIF をデザインに追加できます)。 Black Box ユーティリティの詳細
は、第 6 章を参照してください。
Vivado : System Generator を使用したデザイン
UG897 (v2014.3) 2014 年 10 月 1 日
japan.xilinx.com
82
第 4 章 : System Generator を使用したハードウェア設計
これらのブロックは、デザインコンテキストに基づいて Synchronous シングルクロックブロックか Multiple クロックブロッ
クのいずれかに自動的にコンフィギュレーションされます。このデザインの場合、次の図に示すように、クロックドメインを
またぐために FIFO ブロックが使用されています。
デザインを完了するには、デザインの最上位の FIFO ブロックと追加の System Generator ブロックを含めて、コード生成をイ
ネーブルにします。
Vivado : System Generator を使用したデザイン
UG897 (v2014.3) 2014 年 10 月 1 日
japan.xilinx.com
83
第 4 章 : System Generator を使用したハードウェア設計
最上位 System Generator トークンのコンフィギュレーション
最上位 System Generator トークンは、複数クロックデザインの場合はコード生成を開始する必要があることを示すようにコン
フィギュレーションする必要があります。これには、最上位 System Generator トークンで [Enable multiple clocks] チェックボッ
クスをオンにします。これにより、 src_domain および dest_domain サブシステムのクロック情報をこれらのサブシステムに含
まれる System Generator トークンから取得する必要があることがコード生成エンジンに伝わります。このチェックボックスが
オフの場合、デザインは Single Clock デザインとして扱われ、すべてのクロック情報が最上位 System Generator ブロックから引
き継がれます。
クロック伝搬アルゴリズム
ここでは、クロック伝搬アルゴリズムについて簡単に説明します。 src_domain 内のすべての System Generator ブロックでは、ク
ロッキングが src_domain サブシステムの System Generator トークンで管理されます。 dest_domain サブシステムも同様です。
FIFO ブロックの場合、クロックはデザインのそのコンテキストから派生されます。 we と din ポートは、 src_domain サブシス
テムから出る信号で駆動されるので、 FIFO の wr_clk は src_domain クロックに接続されます。 dout、 %full および re ポートは、
dest_domain からの信号を駆動するか読み込むので、 FIFO の rd_clk は dest_domain クロックに接続されます。クロックドメイ
ンを横切ってこれらの信号を混ぜたり、一致させたり、またはクロックドメインを超えてその他のブロックを使用すると、
DRC エラーになります。
Vivado : System Generator を使用したデザイン
UG897 (v2014.3) 2014 年 10 月 1 日
japan.xilinx.com
84
第 4 章 : System Generator を使用したハードウェア設計
クロック伝搬のデバッグ
最上位 System Generator トークンを使用すると、 [General] タブの [Block icon display] を使用してすべての System Generator ブ
ロックアイコンの表示が制御できます。このタブから、 [Normalized sample periods] または [Sample frequencies] のいずれかを選
択すると、クロックがデザインでどのように伝搬されるかが理解しやすくできまます。
複数クロックデザインの場合、 [Normalized sample periods] のビヘイビアーでは、一番小さい [Simulink system period] がすべて
のサンプル周期を標準化するために使用されます。
上記の表示を有効にするには、最上位 System Generator トークンの [Block icon display] を [Normalized Sample Periods] に設定し、
[Apply] をクリックします。
[Sample Frequencies] の場合、ポートアイコンのテキスト表示が次の計算結果になります。
(1e6/FPGA クロック周期) * Simulink システム周期/ポートサンプル周期
説明 :
[FPGA clock period] : ドメインの System Generator トークンでナノ秒 (ns) で指定した FPGA クロック周期
[Simulink system period] : ドメインの System Generator トークンで秒単位で指定した FPGA クロック周期
Vivado : System Generator を使用したデザイン
UG897 (v2014.3) 2014 年 10 月 1 日
japan.xilinx.com
85
第 4 章 : System Generator を使用したハードウェア設計
正しいクロック伝搬を承認するには、次の図に示すように [Sample frequencies] を使用することもできます。
シミュレーションでハードウェアビヘイビアーがクロックに関してモデリングされるようにするには、各ドメインの Simulink
システム周期対 FPGA クロック周期の比率が同じである必要があります。この関係が正しい比率でコンパイルされないと、次
の図のような警告メッセージが表示されます。
Vivado : System Generator を使用したデザイン
UG897 (v2014.3) 2014 年 10 月 1 日
japan.xilinx.com
86
第 4 章 : System Generator を使用したハードウェア設計
シミュレーション
シミュレーションを実行すると、 dest_domain スコープと同じく、次のような結果になります。
上記に示すように、シミュレーション結果には取得したデータが予測したデータであることが示されます。
注記 : このクロスクロックドメインのシミュレーションビヘイビアーのサイクル精度は高くありません。
複数クロックドメイン信号のデバッグ
System Generator では、ポップアップメニューの [Xilinx View Signal] オプションで複数のさまざまなクロックドメインからの
信号の表示がサポートされます。これにより、さまざまなサブシステムからの信号を 1 つのビューで表示するタスクが簡単に
なります。また、波形ビューアーと Simulink ダイアグラム間のクロスプローブ機能により、デバッグプロセスもやりやすく
なっています。
Vivado : System Generator を使用したデザイン
UG897 (v2014.3) 2014 年 10 月 1 日
japan.xilinx.com
87
第 4 章 : System Generator を使用したハードウェア設計
波形ビューアーに信号を追加するには、モデルで信号を右クリックして、 [Xilinx Add To Viewer] をクリックします。デザイン
をシミュレーションすると、次の図のように波形ビューアーが起動されます。
同じクロックドメインの信号すべてが同様に色付けされます。上記の図では、 src_domain/Slice/Out1 および
dest_domain/Relational/Out1 が異なるクロックドメインにあります。
コード生成
複数クロックデザインのコード生成では、次のコンパイルターゲットがサポートされます。
1.
HDL ネットリスト
2.
IP カタログ
3.
合成済みチェックポイント
次は、最上位ハードウェアのスクリーンショットです。
クロックドメインと同じ数のクロックポートが最上位で使用でき、 MMCM や PLL などのさまざまなザイリンクスクロッキ
ング構造で駆動できます。これらのクロックは完全に非同期で、次の PERIOD 制約が作成されるとします。
IP に追加のクロックドメイン制約が埋め込まれている FIFO または Dual Port RAM だけが使用できるので、必要な制約はこれ
だけです。
Vivado : System Generator を使用したデザイン
UG897 (v2014.3) 2014 年 10 月 1 日
japan.xilinx.com
88
第 4 章 : System Generator を使用したハードウェア設計
複数クロックの ISE デザインの Vivado IDE への移行
複数の非同期クロックを含む ISE デザインを Vivado 環境に移行する方法については、「複数クロックの ISE デザインの Vivado
IDE への移行」を参照してください。
既知の問題
次は、既知の問題の一部です。
1.
HWCosim コンパイルターゲットは複数クロックデザインではサポートされません。
2.
複数クロックを使用する場合、 FIFO および Dual Port RAM ブロックのみを最上位にできます。
3.
複数クロックドメインのクロッシングを支援するブロックのビヘイビアーのサイクル精度は高くありません。
4.
未接続または終端の出力ポートは波形ビューアーで表示できません。
AXI インターフェイス
概要
AMBA® AXI™4 (Advanced eXtensible Interface 4) は、 ARM® で定義され制御される 4 世代目の AMBA インターフェイスで、ザ
イリンクスでは FPGA デザインの次世代のインターコネクトとして採用されています。ザイリンクスおよび ARM は密接に連
携し、 AXI4 仕様が FPGA のニーズを満たすようにしています。
AXI はオープンインターフェイス規格で、パブリック、使用量無料、業界標準であるため、多くのサードパーティ IP ベンダー
で広く使用されています。
AMBA AXI4 インターフェイスの接続はポイントトゥポイントで、 AXI4、 AXI4-Lite、 AXI4-Stream の 3 種類です。
•
AXI4 はバーストトランザクションをサポートするメモリマップのインターフェイスです。
•
AXI4-Lite は AXI4 の簡易バージョンで、インターフェイスはバースト対応ではありません。
•
AXI4-Stream は一方向のデータ転送 (マスターからスレーブ) の高パフォーマンスのストリーミングインターフェイスで、
AXI4 に比べると信号要件が少なくなっています。 AXI4-Stream では、同じワイヤセットの複数チャネルのデータがサポー
トされます。
次の資料では、 AXI4 は AXI4 メモリマップインターフェイスを、 AXI4-Lite および AXI4-Stream はそれぞれ AMBA AXI4 イン
ターフェイスの該当タイプを示します。インターフェイスのコレクションを示す場合は、「AMBA AXI4」が使用されます。
このセクションでは、 AMBA AXI4 の概要を示し、 System Generator に関する AMBA AXI4 の詳細を説明します。 AMBA AXI4
仕様の詳細は、 http://japan.xilinx.com/ipcenter/axi4.htm のザイリンクス AMBA-AXI4 の資料を参照してください。
System Generator での AXI4‐Stream のサポート
最もよく使用される AXI4-Stream 信号は、 TVALID、 TREADY、 TDATA の 3 つです。 AXI4-Stream 信号すべての中で必須なの
は TVALID だけで、それ以外はオプションです。情報を伝達する信号はすべて TVALID と同じ方向に伝搬されますが、TREADY
だけは反対方向に伝搬されます。
AXI4-Steam はポイントトゥポイントインターフェイスなので、マスターがデータを生成し、スレーブがデータを消費するマ
スターおよびスレーブインターフェイスの概念は、データフローの方向性を示すのに適しています。
Vivado : System Generator を使用したデザイン
UG897 (v2014.3) 2014 年 10 月 1 日
japan.xilinx.com
89
第 4 章 : System Generator を使用したハードウェア設計
命名規則
AXI4-Stream 信号は、次のように命名されます。
<Role>_<ClassName>[_<BusName>]_[<ChannelName>]<SignalName>
例:
m_axis_tvalid
この場合、 m は Role (マスター )、 axis は ClassName (AXI4-Stream)、 tvalid は SignalName です。
s_axis_control_tdata
この場合、 s は Role ( スレーブ)、 axis は ClassName、 control は特定 IP の同じクラスの複数インスタンス間を区別する
BusName、 tdata は SignalName です。
TREADY/TVALID ハンドシェイクに関する注意事項
TREADY/TVALID ハンドシェイクは AXI の基本的概念で、双方向フローが制御できるように、マスターおよびスレーブ間での
データの交換を制御します。 TDATA およびその他すべての AXI-Streaming 信号 (TSTRB、 TUSER、 TLAST、 TID、 TDEST) はす
べて TREADY/TVALID ハンドシェイクで認証されます。マスターは TVALID がアサートされるとデータの有効なビートを示
し、 TREADY がアサートされるまでデータビートを維持する必要があります。 TVALID は、アサートされると、 TREADY が
アサートされるまでディアサートできません。AXI では、TREADY を TVALID に依存させても TVALID のアサートが TREADY
に依存しないようにする規則も追加されます。この規則により、タイミングループが循環されなくなります。次のタイミング
図は、 TREADY/TVALID ハンドシェイクの例です。
ハンドシェイクの例
•
TREADY および TVALID の両方が同じサイクルで High になると、指定したチャネルで転送が発生します。
•
TVALID がアサートされた場合、転送が終了した後にのみディアサートできます (TREADY は High にサンプリングされま
す)。転送は取り消したり、中止したりできない可能性があります。
•
TVALID がアサートされると、同じチャネルのそれ以外の信号 (TREADY 以外) の値は転送が終了する (TREADY のアサー
ト後のサイクル) まで変化しません。
•
TREADY は TVALID のアサート前、アサート中またはアサート後のサイクルでアサートできます。
•
TVALID のアサートは、 TREADY の値には依存しませんが、 TREADY のアサートは、 TVALID の値には依存することがあ
ります。
•
マスターおよびスレーブ
ります。
°
°
インターフェイスの両方で入力および出力信号間に組み合わせパスがないようにする必要があ
AXI4-Stream IP に適用されます。つまり、 TREADY スレーブ出力は TVALID スレーブ入力から組み合わせて生成でき
ません。 TVALID で認証されたデータを即座に受信可能なスレーブは、データを受信するまでその TREADY 信号をプ
レアサートする必要があります。または、 TREADY にレジスタを付けて、 TVALID アサートの次のサイクルを駆動す
ることもできます。
デフォルトのデザイン規則では、スレーブは TREADY を独立して駆動するか、 TREADY をプレアサートして、レイ
テンシを最小限に抑える必要があります。
Vivado : System Generator を使用したデザイン
UG897 (v2014.3) 2014 年 10 月 1 日
japan.xilinx.com
90
第 4 章 : System Generator を使用したハードウェア設計
°
入力信号と出力信号間の組み合わせパスは別々の AXI4-Stream チャネル間で使用できますが、同じインターフェイス
(一緒に動作するチャネルの関連グループ) に属する複数チャネルには、入力信号および出力信号間に組み合わせパス
を使用するべきではありません。
•
該当するチャネルでは、 TREADY を除いてすべての信号がソース (通常はマスター ) からデスティネーション (通常はス
レーブ) まで伝搬されます。それ以外の反対方向へ伝搬する必要のある情報伝達信号または制御信号は、すべて別のチャ
ネルの一部 (別の TREADY/TVALID ハンドシェイクを使用したバックチャネル) であるか、帯域外信号 (ハンドシェイク以
外) のいずれかである必要があります。スレーブからマスターへの反対方向への情報の転送には、 TREADY を使用するべ
きではありません。
•
AXI4-Stream では、 TREADY が削除できます (デフォルトの値は 1)。これにより、 TREADY を生成する IP での相互運用に
制限が出ることがあります。 AXI4-Stream マスターは前方向のフロー制御 (TVALID) にのみ接続できます。
System Generator での AXI4‐Stream ブロック
AXI4-Stream インターフェイスを含む System Generator ブロックは、 AXI4 という名前の付いた Xilinx Blockset ライブラリにあ
ります。このライブラリのブロックは、通常の (AXI4-Stream 以外の) ブロックとは、記述がわずかに違っています。
ポートグループ
AXI4-Stream インターフェイスを提供するブロックでは、 AXI4-Stream チャネルがまとめられ色分けされています。たとえば、
上記の DDS Compiler 5.0 ブロックでは、一番上の入力ポートの data_tready と 2 出力ポートの data_tvalid および data_tdata が同
じ AXI4-Stream チャネルにあります。 phase_tready、 phase_tvalid、 phase_tdata も同じチャネルにあります。
AXI4-Stream チャネルには含まれない信号は、ブロックと同じ背景色で表示されます。 rst はその例です。
ポート名の短縮
次の例では、 AXI4-Stream 信号の名前が短縮され、ブロックで読みやすくなっています。名前の短縮はあくまで表記上のもの
で、ネットリストでは完全な AXI4-Stream 名が使用されます。名前の短縮はデフォルトでオンになりますが、ブロックのパラ
Vivado : System Generator を使用したデザイン
UG897 (v2014.3) 2014 年 10 月 1 日
japan.xilinx.com
91
第 4 章 : System Generator を使用したハードウェア設計
メーターダイアログボックスの [Display shortened port names] をオフにしてその完全名を表示させるようにすることもできま
す。
マルチチャネル TDATA の分割
AXI4-Stream では、 TDATA に複数チャネルのデータを含めることができます。 System Generator では、 TDATA のチャネルが分
割されます。たとえば、次の dout ポートの TDATA には、現実と仮想のコンポーネントの両方が含まれます。
マルチチャネル TDATA を分割してもデザインにロジックは追加されません。これはユーザーの都合を考えて System Generator
で分割されます。分割された TDATA ポートのデータも正しくバイトアライメントされます。
Vivado : System Generator を使用したデザイン
UG897 (v2014.3) 2014 年 10 月 1 日
japan.xilinx.com
92
第 4 章 : System Generator を使用したハードウェア設計
AXI‐Lite インターフェイス生成
概要
System Generator を使用して開発したデザインモジュールは、通常より大きな DSP または Vivado システムのサブシステムを形
成します。これらの System Generator モジュールは、通常 MATLAB/Simulink のような視覚上優れた環境で作成するのが最適な
演算およびデータパスの多いモジュールです。より大きなシステムは、通常 Vivado IP カタログの IP からアセンブルされます。
これらの IP は、標準ストリームを使用し、AXI4-Lite のようなインターフェイスを制御します。より大きなシステムでは、Vivado
IP インテグレーターのようなツールを使用してアセンブルされます。
ここでは、 System Generator モジュール用に標準 AXI4-Lite インターフェイスを作成し、後で IP インテグレーターを使用して
大型デザインに含めるためにそのモジュールを Vivado IP カタログにエクスポートする機能について説明します。
System Generator での AXI4‐Lite インターフェイス合成
デザイン作成および検証は、 AXI4-Lite インターフェイスを含まない System Generator デザインとまったく同じです。次の
example_dds デザインについて説明します。
このデザインには DDS Compiler が含まれ、出力周波数を制御するために 2 つの入力、 phase_valid および phase_data が使用され
ます。
Vivado : System Generator を使用したデザイン
UG897 (v2014.3) 2014 年 10 月 1 日
japan.xilinx.com
93
第 4 章 : System Generator を使用したハードウェア設計
このデザインのシミュレーション結果は次のようになり、出力周波数が徐々に増加しているのがわかります。
AXI4‐Lite インターフェイス用デザインのコンフィギュレーション
example_dds デザインでは、 Gateway In および Gateway Out ブロックにより、 Simulink デザインのサイクルおよびビット精度の
正確な FPGA 部分のバウンダリがマークされます。 DDS Compiler の周波数は、 Gateway In の出力ポート (phase_valid および
phase_data) に接続された信号に正しい値を挿入することで制御できます。これには、次の phase_valid ブロックの例で示すよう
に [Interface] オプションを変更します。
ご覧のように、 System Generator for DSP デザインでは [Interface] がスレーブ AXI4-Lite インターフェイスに指定されているの
で、最上位インターフェイスに変換されます。
次のオプションを使用することもできます。
[Auto assign address offset] (オン) : 各 Gateway が AXI4-Lite インターフェイス内のレジスタに接続され、 AXI4-Lite インターフェ
イスにマップされた異なる Gateway In の番号に基づいて、アドレスオフセットの自動割り当てが実行されるように指定しま
す。アドレスは、 32 ビットデータ幅にバイトでアライメントされます。
Vivado : System Generator を使用したデザイン
UG897 (v2014.3) 2014 年 10 月 1 日
japan.xilinx.com
94
第 4 章 : System Generator を使用したハードウェア設計
[Address offset] (オフ) : このオプションは、 [Auto assign address offset] がオフの場合にのみオンにできるようになります。これ
により、ユーザーがアドレスオフセットを手動で上書きできるようになります。
[Description] : ここに入力した情報は、デザインが Vivado IP カタログにエクスポートされると自動的に作成されるインターフェ
イスの資料に含まれます。
その他の Gateways も同じ方法でコンフィギュレーションされます。
Vivado IP インテグレーターで使用するためのデザインのパッケージ
System Generator での検証が終了したので、デザインを IP インテグレーターで使用できるようにパッケージします。
まず、 [Compilation] を [IP Catalog] に設定します。これにより、 System Generator から作成されたすべてのハードウェアソース
(RTL + IP + 制約) が IP にまとめられます。
[Part] は Avnet MicroZed ボードで使用可能なパーツと同じになります。また、 System Generator トークンの [Settings] ボタンを使
用しても IP に含まれる情報を変更できます。この場合、次に示すデフォルト値が使用されます。
Vivado : System Generator を使用したデザイン
UG897 (v2014.3) 2014 年 10 月 1 日
japan.xilinx.com
95
第 4 章 : System Generator を使用したハードウェア設計
System Generator トークンの GUI で [Generate] ボタンをクリックすると、 RTL + IP + 制約がまとめられて、パッケージが作成さ
れます。
生成結果の詳細前述の System Generator 設定に基づいて、次のフォルダーおよびファイルが作成されます。
1.
<target directory>/ip : このディレクトリには、IP 関連のハードウェアファイルおよびソフトウェアドライバーが含まれま
す。 IP カタログに追加する必要があるのはこのディレクトリです。
2.
<target directory>/ip_catalog : このディレクトリには example_dds.xpr という Vivado IDE プロジェクトのサンプルが含まれ
ます。
単一の AXI4‐Lite インターフェイスへのマップ
AXI4-Lite レジスタとしてタグ付けされた Gateway Ins および Gateway Outs は、次の回路図に示すように、メモリマップ内の異
なる 32 ビットレジスタにマップされます。
図に示すとおり、 axi_lite_interface_example_dds というモジュールが RTL デザインに挿入され、 System Generator デザインの
phase_valid および phase_data ポートを駆動します。最上位では、スレーブ AXI4-Lite インターフェイスが使用されます。アド
レスデコードが実行され、 phase_valid または phase_data ポートがプロセッサから取得されたアドレスに基づいて駆動されるの
は、このモジュール内です。
アドレス指定 (s_axi_araddr および s_axi_awaddr) に必要なビット数は、AXI4-Lite インターフェイスレジスタの数と各 AXI4-Lite
レジスタのオフセット仕様によって決定されます。モジュール生成中には各レジスタを別々にデコードするのに十分なビット
が提供されます。この例の場合、 phase_data と phase_valid という 2 つのゲートウェイがあり、各ポートがアドレスオフセット
0x0000 および 0x0004 を割り当てます。この結果、 3 つのアドレスビットがアロケートされます。
アドレス生成
自動アドレス生成プロセスでは、次が前提となります。
1.
各 AXI4-Lite はそれぞれ独自のアドレスオフセットに関連付けられ、それが 32 ビットワードバウンダリ (たとえば 4 の
倍数) にアライメントされます。
2.
アドレスは 0 から始まります。
3.
アドレスは、ゲートウェイの辞書順にインクリメンタルに割り当てられます。 2 つのゲートウェイに同じ名前が付いてい
る場合、任意の名前が付きます。
4.
すべての AXI4-Lite のゲートウェイの幅は 32 ビット未満にしておかないと、エラーが発生します。
Vivado : System Generator を使用したデザイン
UG897 (v2014.3) 2014 年 10 月 1 日
japan.xilinx.com
96
第 4 章 : System Generator を使用したハードウェア設計
5.
AXI4-Lite のゲートウェイの幅が 32 ビット未満であれば、内部レジスタから LSB が DUT (Design Under Test) 内に割り当て
られます。
6.
次は、ユーザーの指定したオフセットアドレスを管理するために使用される条件です。
a.
すべてのユーザー指定のアドレスは、自動アロケーションの前に AXI4-Lite のゲートウェイにアロケートされます。
b.
ユーザー指定のアドレスの 2 つが同じ場合、生成中にのみエラーが発生します (それ以外の場合は無視されます)。
c.
残りの AXI4-Lite のゲートウェイでアドレスが自動的にアロケートされるように設定されている場合、 System
Generator はユーザー指定のアドレスによって残された穴を埋めようとします。
Vivado IDE サンプルプロジェクトの特徴
Vivado IDE サンプルプロジェクト (example_dds.xpr) を使用すると、 System Generator から作成された IP を使用する方法を簡単
に理解できるようになっています。このプロジェクトは、次のようにコンフィギュレーションされています。
1.
System Generator から生成された IP が既にプロジェクトに関連付けられた IP カタログに追加されており、RTL フローおよ
び IP インテグレーターベースフローで使用できるようになっています。
2.
デザインには、 example_dds_0 という RTL でインスタンシエーションされた IP のほか、そのような IP を RTL フローでど
のようにインスタンシエートするかを示した example_dds_stub が含まれます。
3.
デザインには、同じ IP を RTL フローにインスタンシエートするために、example_dds_tb というテストベンチが含まれます。
4.
この例の場合、 Zynq パーツが選択されているので、サンプルの IP インテグレーターの図には Zynq サブシステムが含まれ
ます。その他すべてのパーツには、 MicroBlaze ベースのサブシステムが作成されます。
5.
選択されたパーツがサポートされるボードの 1 つと同じであれば、プロジェクトは同じパーツ設定の最初のボードに設定
されます。
6.
ブロックデザインをインスタンシエートするラッパーが作成され、 Top として設定されます。
また、 IP に関するインターフェイス資料が各ブロックの GUI から入手できます。
Vivado : System Generator を使用したデザイン
UG897 (v2014.3) 2014 年 10 月 1 日
japan.xilinx.com
97
第 4 章 : System Generator を使用したハードウェア設計
この資料は、 GUI で System Generator IP をダブルクリックし、ダイアログボックスで [Documentation] をクリックすると入手で
きます。これにより、次のような資料が開きます。
この資料の一番下までスクロールダウンすると、このフローに特に関係する「Memory Map」セクションがあります。
この Memory Map の表の [Description] 列は、該当する Gateway In ブロックに入力された文字列に対応しています。
ソフトウェアドライバー
ベアメタルソフトウェアドライバーは、ゲートウェイに割り当てられたアドレスオフセットに基づいて作成されます。これ
らのドライバーは、 <target_directory>/ip/drivers というフォルダーに保存されます。これらのドライバーを使用するには、 SDK
検索パスに <target_directory>/ip を追加する必要があります。
AXI4-Lite インターフェイスにマップされた Gateway In それぞれに対して、次の 2 つの API が作成されます。
/**
* Write to <Gateway In id> of <design name>.Assignments are LSB-justified.
*
* @paramInstancePtr is the <Gateway In id> instance to operate on.
* @paramData is value to be written to gateway <Gateway In id>.
*
* @returnNone.
Vivado : System Generator を使用したデザイン
UG897 (v2014.3) 2014 年 10 月 1 日
japan.xilinx.com
98
第 4 章 : System Generator を使用したハードウェア設計
*
* @note
<Text from Description control of the Gateway In GUI>
*
*/
void <Gateway In id>_write(example_dds *InstancePtr, u32 Data);
/**
* Read from <Gateway In id> of <design name>.Assignments are LSB-justified.
*
* @paramInstancePtr is the phase_valid instance to operate on.
*
* @returnu32
*
* @note
Phase Valid Port That Must Be Asserted.
*
*/
u32 <Gateway In id>_read(example_dds *InstancePtr);
<Gateway In id> : <design_name>_<gateway_name> の <design_name> はデザインの VHDL/Verilog 最上位名で <gateway_name> は
ゲートウェイの省略名になります。
Gateway Outs では同じようなドライバーが生成されますが、読み出し専用になります。
Vivado : System Generator を使用したデザイン
UG897 (v2014.3) 2014 年 10 月 1 日
japan.xilinx.com
99
第 5章
ハードウェア協調シミュレーションの使用
概要
System Generator には、ハードウェア協調シミュレーションの機能が含まれ、 FPGA で実行されるデザインを直接 Simulink シミュレーションに読み込むことができます。[Hardware Co-Simulation] コンパイルオプションを選択してコ
ンパイルすると、ビットストリームが自動的に作成され、ブロックに関連付けられます。デザインが Simulink でシ
ミュレーションされると、そのコンパイルされた部分の結果はハードウェアで計算されます。これにより、コンパイ
ルされた部分が実際のハードウェアでテストできるので、シミュレーション時間がかなり速くなります。 System
Generator では現在のところ次のボードがサポートされます。
表 5‐1 : System Generator ハードウェア協調シミュレーションのボードサポート
デバイスファミリ
ボード
サポート
Artix-7
AC701
JTAG
Kintex-7
KC705
• JTAG
• ポイントツーポイントイーサネット
Virtex-7
VC707
• JTAG
• ポイントツーポイントイーサネット
Zynq-7000
ZC702
ZC706
• JTAG
• JTAG
ハードウェア協調シミュレーションへの M コードアクセス
MATLAB M コード (M-Hwcosim) を使用すると、 System Generator ハードウェア協調シミュレーションフローで
作成されたハードウェアをプログラム制御できます。 M-Hwcosim インターフェイスでは、ハードウェアに対する MATLAB オブジェクトが Simulink のフレームワークとは別に、純粋な M コードで作成できます。これで、これ
らのオブジェクトがハードウェアへ読み出しおよび書き込みができるようになります。この機能により、ハードウェ
ア協調シミュレーションにスクリプトインターフェイスを含めることができるので、ハードウェアがスクリプト記述
されたテストベンチで使用できたり、ハードウェアを M コードでハードウェア加速として開発したりできます。
この詳細は、『Vivado Design Suite リファレンスガイド : System Generator を使用したモデルベースの DSP デザイン』
(UG958) の
Vivado : System Generator を使用したデザイン
UG897 (v2014.3) 2014 年 10 月 1 日
japan.xilinx.com
100
第 5 章 : ハードウェア協調シミュレーションの使用
ハードウェアボードのインストール
ハードウェア協調シミュレーションを実行するには、まずハードウェアボードをインストールして設定する必要があ
ります。次では、ザイリンクスのサポートするボードのインストールおよび設定方法について説明します。
JTAG ベースのハードウェア協調シミュレーション
JTAG ハードウェア協調シミュレーション用の KC705 ボードのインストール
ポイントツーポイントイーサネットハードウェア協調シミュ
レーション
PC でのローカルエリアネットワークの設定
Linux でのポイントツーポイントイーサネットハードウェア協調シミュレーション
ポイントツーポイントイーサネットハードウェア協調シミュレーションのための KC705 ボードのインストール
ポイントツーポイントイーサネットハードウェア協調シミュレーションのための VC705 ボードのインストール
ハードウェア協調シミュレーション用のモデルのコ
ンパイル
ハードウェア協調シミュレーションは、 System Generator モデルまたはハードウェアで実行するサブシステムから開
始します。モデルはハードウェアボードの要件を満たしていれば、協調シミュレーションできます。このモデルには
System Generator トークンを含める必要があります。このブロックでは、モデルのハードウェアへのコンパイル方法が
定義されています。フローでは、まず [System Generator] ダイアログボックスを開いて、 [Compilation] からコンパイ
ルタイプを選択します。
System Generator トークンの使用方法については、 System Generator トークンを使用したコンパイルとシミュレーショ
ンを参照してください。
コンパイルターゲットの選択
[System Generator] ダイアログボックスで適切なコンパイルタイプを選択すると、ハードウェア協調シミュレーショ
ンボードを選択できます。ハードウェア協調シミュレーションターゲットは、ダイアログボックスの [Compilation]
フィールドの [Hardware Co-Simulation] メニューの下に分類されます。
コンパイルターゲットを選択すると、 [System Generator] ダイアログボックスのフィールドがそのターゲットに合わ
せて自動的に設定されます。 System Generator は各コンパイルターゲットのダイアログボックスの設定を記録してい
ます。これらの設定は、新しいターゲットを選択すると保存され、元のターゲットを呼び戻すと復元されます。
コードジェネレーターの起動コードジェネレーターは、 [System Generator] ダイアログボックスの [Generate] ボタンをクリックすると起動します。
コードジェネレーターでは、ハードウェア協調シミュレーションに合わせてデザインの FPGA コンフィギュレーショ
ンビットストリームが生成されます。 System Generator では、コンパイルプロセス中にモデルに対する HDL および
Vivado : System Generator を使用したデザイン
UG897 (v2014.3) 2014 年 10 月 1 日
japan.xilinx.com
101
第 5 章 : ハードウェア協調シミュレーションの使用
ネットリストファイルが生成されるだけでなく、 FPGA コンフィギュレーションファイルを生成するのに必要なダ
ウンストリームツールも実行されます。
注記 : [Generate] ボタンをクリックすると、ステータスを示すダイアログボックスが表示されます。コンパイル中は、
[Cancel] および [Show Details] ボタンが表示されます。 [Cancel] ボタンをクリックすると、コンパイルが停止します。
[Show Details] ボタンをクリックすると、実行中にコンパイルの各段階に関する詳細が表示されます。ダイアログボッ
クスの [Hide Details] ボタンをクリックすると、コンパイルの詳細を非表示にできます。
コンフィギュレーションビットストリームには、モデルに関連したハードウェアが含まれるほか、ボードおよび PC
間の物理的インターフェイスを使用して、 System Generator でデザインと通信ができるようにするインターフェイス
ロジックも追加で含まれます。このロジックには、メモリマップインターフェイスが含まれ、 System Generator でデ
ザインの入力ポートおよび出力ポートに値を読み出しおよび書き込みができます。また、 FPGA ボードをターゲット
にする際に必要なボード特有の回路も含まれます。
ハードウェア協調シミュレーションブロック
デザインが FPGA ビットストリームにコンパイルされたら、 System Generator で新しいハードウェア協調シミュレー
ションブロックが自動的に作成され、ハードウェア協調シミュレーションブロックを格納するための Simulink ライ
ブラリも作成されます。この段階では、ライブラリからブロックをコピーして、ほかの Simulink および System
Generator ブロックと同様、 System Generator デザインで使用できます。
ハードウェア協調シミュレーションブロックは、接続元のモデルの外部インターフェイスまたはサブシステムを推測
します。ハードウェア協調シミュレーションブロックのポート名は元のサブシステムのポート名と同じになります。
ポートタイプおよびレートも元のデザインと同じになります。
Vivado : System Generator を使用したデザイン
UG897 (v2014.3) 2014 年 10 月 1 日
japan.xilinx.com
102
第 5 章 : ハードウェア協調シミュレーションの使用
ハードウェア協調シミュレーションブロックは、ほかのブロックと同じように Simulink デザインで使用されます。シ
ミュレーション中、ハードウェア協調シミュレーションブロックは FPGA ボードと通信して、デバイスコンフィギュ
レーション、データ転送、クロック供給などのタスクを自動化します。ハードウェア協調シミュレーションブロック
は、ほかの System Generator ブロックが使用するのと同じ型の信号を消費および生成します。値がブロックの入力ポー
トの 1 つに書き込まれると、ブロックから対応するデータがハードウェアの該当箇所に送信されます。同様に、出力
ポートでイベントがあると、ブロックはハードウェアからデータを取り出します。
ハードウェア協調シミュレーションブロックは、ザイリンクスの固定小数点型、 Simulink の固定小数点型、または
Simulink の倍精度 (double) 型の信号で駆動可能です。出力ポートは、駆動するブロックに適した信号型を推測します。
出力ポートが System Generator ブロックに接続されると、出力ポートからはザイリンクス固定小数点型の信号が出力
されます。ポートが Simulink ブロックを直接駆動する場合は、 Simulink データ型の信号が出力されます。
注記 : Simulink データ型がブロック信号型として使用されると、入力データの量子化は丸めによって処理され、オー
バーフローは飽和によって処理されます。
ハードウェア協調シミュレーションブロックには、その他の System Generator ブロックと同様、パラメーターダイア
ログボックスがあり、さまざまな設定でコンフィギュレーションできるようになっています。ハードウェア協調シミュ
レーションブロックのパラメーターは、ブロックがインプリメントされる FPGA ボードによって異なります (FPGA
ボードごとにそれぞれカスタマイズされたハードウェア協調シミュレーションブロックが提供されています)。
ハードウェア協調シミュレーションのクロック
クロックモード
System Generator ハードウェア協調シミュレーションブロックを関連する FPGA ハードウェアと同期する方法は複数
あります。シングルステップクロックモードでは、 FPGA に Simulink からクロックが供給され、フリーランニング
クロックモードの場合は、内部クロックが使用され、 Simulink がハードウェア協調シミュレーションブロックを起
動すると非同期にサンプリングされます。
注記 : 現在のところ、シングルステップクロックモードだけがサポートされています。
シングルステップクロック
シングルステップクロックモードでは、ハードウェアがソフトウェアシミュレーションと足並みを揃えたままにな
ります。これは、各シミュレーションサイクルでハードウェアに 1 つのクロックパルス (FPGA が入力/出力に対して
Vivado : System Generator を使用したデザイン
UG897 (v2014.3) 2014 年 10 月 1 日
japan.xilinx.com
103
第 5 章 : ハードウェア協調シミュレーションの使用
オーバークロックの場合は複数クロックパルス) を提供すると実現できます。このモードの場合、ハードウェア協調
シミュレーションブロックは元のモデルに対してビット単位およびサイクル単位で準拠します。
ハードウェア協調シミュレーションブロックは、Simulink が起動する場合にのみ FPGA ハードウェアのクロック信号
を生成するので、残りの Simulink モデルのシミュレーションに関するオーバーヘッド、および Simulink と FPGA 間
の通信オーバーヘッド (バスレイテンシなど) により、ハードウェアで達成されるパフォーマンスはかなり制限され
ます。大まかには、 FPGA 内の計算量が通信オーバーヘッドに対して多い限り ( ロジックの量が多い、またはハード
ウェアがかなりオーバークロックの場合など)、ハードウェアによりシミュレーション速度はかなり上昇します。
注記 : ハードウェア協調シミュレーションブロックで使用可能なクロックオプションは、使用される FPGA ボードに
よって異なります (フリーランニングクロックソースがサポートされないボードの場合は、ダイアログボックスに
オプションは表示されません)。
JTAG ハードウェア協調シミュレーション用の KC705 ボードのインストール
次では、 K705 ボードで JTAG ハードウェア協調シミュレーションを実行するのに必要なハードウェアおよびソフト
ウェアのインストールおよび設定方法を説明します。
必要なハードウェア
1.
ザイリンクス Kintex®-7 KC705 ボードには、次が含まれます。
a.
Kintex-7 KC705 ボード
b.
KC705 キットに含まれる 12V 電源
c.
Micro USB-JTAG ケーブル
ホスト PC への Vivado Design Suite のインストール
次のマニュアルで説明されているように、ホスト PC へザイリンクス Vivado® Design Suite をインストールします。
『ザイリンクスデザインツール : インストールおよびライセンスガイド』 (UG798)
Vivado : System Generator を使用したデザイン
UG897 (v2014.3) 2014 年 10 月 1 日
japan.xilinx.com
104
第 5 章 : ハードウェア協調シミュレーションの使用
KC705 ボードの設定
次の図は、この JTAG 設定に必要な KC705 コンポーネントを示しています。
JTAG ?????
??????
LED
???????
1.
KC705 ボードを図のように並べます。
2.
ボードの右上の電源スイッチが OFF になっていることを確認します。
3.
Micro USB-JTAG ケーブルの小さい終端を JTAG ソケットに接続します。
4.
Micro USB-JTAG ケーブルの大きい終端を PC の USB ソケットに接続します。
5.
AC 電源コードを電源に接続します。電源アダプターケーブルを KC705 ボードにプラグインします。電源を AC
電源にプラグインします。
6.
KC705 ボードの電源スイッチを OFF にします。
7.
Simulink の GUI で [Run] ボタンをクリックして、ハードウェア協調シミュレーションを開始します。
Vivado : System Generator を使用したデザイン
UG897 (v2014.3) 2014 年 10 月 1 日
japan.xilinx.com
105
第 5 章 : ハードウェア協調シミュレーションの使用
ポイントツーポイントイーサネットハードウェア
協調シミュレーション
PC でのローカルエリアネットワークの設定
イーサネットのポイントツーポイントハードウェア協調シミュレーションの場合、 PC に 10/100 高速イーサネット
またはギガビットイーサネットアダプターが必要です。設定をコンフィギュレーションするには、次を実行してく
ださい。
[スタート ] メニューからコントロールパネルを開いて、 [ネットワークと共有センター ] → [アダプターの設定の変更
] をクリックします。
[Local Area Connection] を右クリックして [プロパティ ] をクリックします。
Vivado : System Generator を使用したデザイン
UG897 (v2014.3) 2014 年 10 月 1 日
japan.xilinx.com
106
第 5 章 : ハードウェア協調シミュレーションの使用
次の図のように [ インターネットプロトコルバージョン 4 (TCP/IPv4)] をオンにします。それ以外はすべてオフにし
ます。
次に [ インターネットプロトコルバージョン 4 (TCP/IPv4)] を選択します。[プロパティ ] をクリックして [IP アドレス
] を 192.168.1.11 に、 [サブネットマスク ] を 255.255.255.0 に設定し、 [OK] をクリックします。
Vivado : System Generator を使用したデザイン
UG897 (v2014.3) 2014 年 10 月 1 日
japan.xilinx.com
107
第 5 章 : ハードウェア協調シミュレーションの使用
[構成] をクリックします。 [詳細設定] タブをクリックします。 [Flow Control] をクリックします。値を [Rx and Tx
Enabled] に設定します。
最後に[Speed and Duplex] をクリックして値を [Auto Negotiation] に設定し、 [OK] ボタンをクリックします。
Linux でのポイントツーポイントイーサネットハードウェア協
調シミュレーション
Linux でポイントツーポイントイーサネットハードウェア協調シミュレーションを実行するには、 Linux マシンで
sudo アクセスが必要です。 System Generator は、 sudo ユーザーとして起動する必要があります。複数のネットワーク
インターフェイスカードがマシンにない場合、ネットワークスイッチを使用できます。
Vivado : System Generator を使用したデザイン
UG897 (v2014.3) 2014 年 10 月 1 日
japan.xilinx.com
108
第 5 章 : ハードウェア協調シミュレーションの使用
ポイントツーポイントイーサネットハードウェア
協調シミュレーションのための KC705 ボードのイン
ストール
次は、 KC705 ボードのポイントツーポイントのイーサネットハードウェア協調シミュレーションを実行するのに必
要なハードウェアをインストールおよびコンフィギュレーションする方法について説明します。
必要なハードウェア
1.
2.
3.
4.
5.
ザイリンクス KC705 ボード
ボードの電源
ホスト PC 用のイーサネットネットワークインターフェイスカード (NIC)
イーサネット RJ45 Male/Male ケーブル.(ネットワークまたはクロスオーバーケーブルなど)
ビットストリームをダウンロードする Digilent USB ケーブルまたは Platform USB ケーブル
KC705 ボードの設定
上記の図に示すように、次を実行します。
1.
電力ケーブルを右に接続します。電源を AC 電源にプラグインします。
2.
Digilent USB ケーブルを左上に、もう一方の先をホスト PC に接続します。
3.
イーサネットケーブルを KC705 ボードの左下へ、もう一方の先をホスト PC に接続します。
Vivado : System Generator を使用したデザイン
UG897 (v2014.3) 2014 年 10 月 1 日
japan.xilinx.com
109
第 5 章 : ハードウェア協調シミュレーションの使用
ポイントツーポイントイーサネットハードウェア
協調シミュレーションのための VC705 ボードのイン
ストール
次は、 VC705 ボードのポイントツーポイントのイーサネットハードウェア協調シミュレーションを実行するのに必
要なハードウェアをインストールおよびコンフィギュレーションする方法について説明します。
必要なハードウェア
1.
2.
3.
4.
5.
ザイリンクス VC705 ボード
ボードの電源
ホスト PC 用のイーサネットネットワークインターフェイスカード (NIC)
イーサネット RJ45 Male/Male ケーブル.(ネットワークまたはクロスオーバーケーブルなど)
ビットストリームをダウンロードする Digilent USB ケーブルまたは Platform USB ケーブル
VC705 ボードの設定
上記の図に示すように、次を実行します。
1.
電力ケーブルを右に接続します。電源を AC 電源にプラグインします。
2.
Digilent USB ケーブルを左上に、もう一方の先をホスト PC に接続します。
3.
イーサネットケーブルを VC705 ボードの左下へ、もう一方の先をホスト PC に接続します。
Vivado : System Generator を使用したデザイン
UG897 (v2014.3) 2014 年 10 月 1 日
japan.xilinx.com
110
第 6章
HDL モジュールのインポート
System Generator デザインに既存の HDL モジュールを追加することが重要な場合があります。 System Generator Black
Box ブロックを使用すると、 VHDL、 Verilog、および EDIF をデザインに追加できます。 Black Box ブロックは、ほか
のブロックと同様に、デザインに接続し、シミュレーションに含め、ハードウェアにコンパイルします。 System
Generator で Black Box ブロックをコンパイルすると、インポートされたモジュールと関連のファイルが周囲のネット
リストに接続されます。ブラックボックスは、 System Generator トークンの設定に基づいて、同期クロックデザイン
か複数ハードウェアクロックデザインのいずれかをサポートするようにコンフィギュレーションできます。
表 6‐1 :
Black Box インターフェイス
ブラックボックスの HDL の要件
と制限
ブラックボックスに関連する VHDL、 Verilog、 EDIF に
対する要件と制限を説明します。
ブラックボックスコンフィギュ
レーションウィザード
ブラックボックスコンフィギュレーションウィザード
の使用法を説明します。
ブラックボックスのコンフィギュ
レーション M 関数
ブラックボックスコンフィギュレーション M 関数の作
成方法を説明します。
HDL 協調シミュレーション
HDL シミュレータの設定
Black Box ブロックの HDL に対して協調シミュレーショ
ンを実行するために、 Vivado® シミュレータまたは
ModelSim を設定する方法を説明します。
複数ブラックボックスの協調シ
ミュレーション
1 つの HDL シミュレータセッションで複数の Black Box
ブロックに対して協調シミュレーションを実行する方
法を説明します。
ブラックボックスの HDL の要件と制限
ブラックボックスに関連する HDL コンポーネントは、次の System Generator の要件および制限をすべて満たしてい
る必要があります。
•
デザインのほかのエンティティ名とは異なる名前を付けます。
•
双方向ポートは HDL ブラックボックスでサポートされますが、 System Generator ではポートとして表示されず、
ネットリスト生成後の HDL でのみ表示されます。
•
Verilog のブラックボックスでは、モジュール名およびポート名は標準的な VHDL の命名規則に従うようにしま
す。
Vivado : System Generator を使用したデザイン
UG897 (v2014.3) 2014 年 10 月 1 日
japan.xilinx.com
111
第 6 章 : HDL モジュールのインポート
•
クロックポートまたはクロックイネーブルポートは必ず std_logic 型にします。 Verilog のブラックボックスで
は、ポートはベクターではない入力にします (input clk など)。
•
ブラックボックス HDL のクロックポートおよびクロックイネーブルポートは、次のように記述します。クロッ
クとクロックイネーブルはペアで記述する必要があります。つまり、各クロックに対応するクロックイネーブ
ルが必要です。ブラックボックスには、複数のクロックポートを含めることができ、そのビヘイビアーはデザ
インのコンテキストに基づいて変わります。
°
同期シングルクロックデザインのコンテキストでは、各クロックポートを駆動するのに 1 つのクロック
ソースが使用されます。異なるのは、クロックイネーブルのレートのみです。
°
複数の独立ハードウェアクロックデザインのコンテキストでは、クロックピンおよびクロックイネーブル
ピンを駆動するのに 2 つの異なるクロックソースが使用されます。
•
クロック名には clk (my_clk_1 など)、クロックイネーブル名には ce (my_ce_1 など) を含めます。
•
クロックイネーブルの名前は、クロックと同じにする必要がありますが、 clk の部分は ce にします。たとえば、
クロック名が src_clk_1 の場合、クロックイネーブル名は src_ce_1 にする必要があります。
•
立ち下がりエッジでトリガーされる出力データは使用できません。
ブラックボックスコンフィギュレーションウィ
ザード
System Generator には、 VHDL または Verilog モジュールを Black Box ブロックに関連付けるためのコンフィギュレー
ションウィザードが含まれています。このウィザードは、インポートする VHDL または Verilog モジュールを解析し
てコンフィギュレーション M 関数を作成し、この M 関数をモデルの Black Box ブロックに関連付けます。コンフィ
ギュレーション M 関数を使用できるかどうかは、インポートする HDL の複雑度によって決まります。ウィザードで
検出されなかった詳細を設定するため、コンフィギュレーション M 関数を手動でカスタマイズする必要がある場合
もあります。コンフィギュレーション M 関数の詳細は、ブラックボックスのコンフィギュレーション M 関数を
参照してください。
ブラックボックスコンフィギュレーションウィザードの使用
Black Box ブロックをモデルに追加すると、ブラックボックスコンフィギュレーションウィザードが起動します。
注記 : ブラックボックスコンフィギュレーションウィザードを起動する前に、インポートする VHDL または Verilog
がブラックボックスの HDL の要件と制限を満たしていることを確認してください。
ウィザードでモジュールが検索されるようにするには、インポートするモジュールと同じディレクトリにモデルが保
存されている必要があります。
注記 : ウィザードは、 .mdl ファイルと同じディレクトリでのみ .vhd および .v ファイルを検索します。ファイルが
見つからない場合は、警告メッセージが表示され、ブラックボックスは自動的にはコンフィギュレーションされませ
ん。次のような警告メッセージが表示されます。
Vivado : System Generator を使用したデザイン
UG897 (v2014.3) 2014 年 10 月 1 日
japan.xilinx.com
112
第 6 章 : HDL モジュールのインポート
ウィザードによりモデルのディレクトリで .vhd および .v ファイルが検索され、インポート可能なファイルがダイ
アログボックスに表示されます。このダイアログボックスの例を、次に示します。
このダイアログボックスでインポートするファイルを選択し、[開く ] をクリックします。コンフィギュレーション M
関数が作成され、 Black Box ブロックに関連付けられます。
注記 : コンフィギュレーション M 関数は、モデルのディレクトリに <module>_config.m (<module> はインポート
するモジュールの名前) という名前で保存されます。
ブラックボックスコンフィギュレーションウィザードの詳細
ブラックボックスコンフィギュレーションウィザードを実行すると、一部の情報はインポートされるモジュールか
ら抽出されますが、手動で設定する必要のある情報もあります。これらの情報は、次のとおりです。
注記 : コンフィギュレーション M 関数には、変更が必要な箇所を示すコメントが追加されています。
•
モデルに組み合わせパスがある場合、ブロックの SysgenBlockDescriptor オブジェクトの tagAsCombinational メ
ソッドを呼び出す必要があります。複数の独立ハードウェアクロックデザインでは、組み合わせパスがサポー
トされません。
•
ウィザードでは、インポートする最上位エンティティの情報しか抽出されせん。通常エンティティにはその他の
ファイルも付随していますが、これらの各ファイルに対して addFile メソッドを起動してコンフィギュレーショ
ン M 関数に追加する必要があります。
•
コンフィギュレーションウィザードでは、同期の単一クロックブラックボックス記述子または非同期の複数ク
ロックブラックボックス記述子のいずれかが自動的に作成されます。
°
シングルレートのブラックボックスの場合、ブラックボックスのすべてのポートが同じレートで実行され
ます。ほとんどの場合これで問題ありませんが、ポートレートを明示的に設定すると、シミュレーション時
間が短縮されることがあります。
°
複数クロックのブラックボックスの場合、入力ポートレートはソースクロックサブシステムから派生させ
る必要があり、出力ポートレートはデスティネーションクロックサブシステムに基づいて設定する必要が
あります。場合によっては、必要なコンフィギュレーションにポートレートを明確に設定する必要があるこ
ともあります。
ブラックボックスのコンフィギュレーション M 関数
インポートしたモジュールは、 System Generator で Black Box ブロックとして表されます。インポートしたモジュール
の情報は、コンフィギュレーション M 関数によって Black Box ブロックに適用されます。このコンフィギュレーショ
ン M 関数は、ブラックボックスのインターフェイス、インプリメンテーション、シミュレーション動作を定義しま
す。具体的には、コンフィギュレーション M 関数は次の情報を定義します。
Vivado : System Generator を使用したデザイン
UG897 (v2014.3) 2014 年 10 月 1 日
japan.xilinx.com
113
第 6 章 : HDL モジュールのインポート
•
モジュールの最上位エンティティの名前
•
VHDL または Verilog の言語選択
•
ポート記述
•
モジュールで必要なジェネリック
•
同期の単一クロックまたは非同期の複数独立クロックコンフィギュレーション
•
クロックレートおよびサンプリングレート
•
モジュールに関連したファイル
•
モジュールに組み合わせパスが含まれるかどうか
ブラックボックスに関連付けられるコンフィギュレーション M 関数の名前は、Black Box ブロックのパラメーターダ
イアログボックスでパラメーターとして指定されます。次の例では、 parity_block_config.m という名前になり
ます。
コンフィギュレーション M 関数は、オブジェクトベースのインターフェイスを使用してブラックボックスの情報を
指定します。このインターフェイスは、 SysgenBlockDescriptor および SysgenPortDescriptor という 2 つのオブジェクト
を定義します。 System Generator でコンフィギュレーション M 関数が起動されると、 function にブロックディスクリ
プターが渡されます。
function sample_block_config(this_block)
SysgenBlockDescriptor オブジェクトには、ブラックボックスに関する情報を指定するメソッドが含まれています。ブ
ロックディスクリプターのポートは、ポートディスクリプターを使用して別に定義されます。
言語の選択
ブラックボックスには、 VHDL および Verilog モジュールをインポートできます。 SysgenBlockDescriptor には、イン
ポートするモジュールのタイプを指定する setTopLevelLanguage というメソッドが含まれています。コンフィギュレー
ション M 関数内で、このメソッドを一度起動する必要があります。次に、 VHDL または Verilog 言語を選択するコー
ドを示します。
VHDL モジュール :
this_block.setTopLevelLanguage('VHDL');
Verilog モジュール :
this_block.setTopLevelLanguage('Verilog');
注記 : ブラックボックスコンフィギュレーションウィザードでは、コンフィギュレーション M 関数を生成する際に
適切な言語が自動的に選択されます。
Vivado : System Generator を使用したデザイン
UG897 (v2014.3) 2014 年 10 月 1 日
japan.xilinx.com
114
第 6 章 : HDL モジュールのインポート
最上位エンティティの指定
ブラックボックスに関連付ける最上位エンティティの名前を指定する必要があります。 SysgenBlockDescriptor には、
最上位エンティティの名前を指定する setEntityName メソッドが含まれています。
注記 : エンティティ名は、小文字を使用して指定します。
たとえば次のコードでは、 foo という最上位エンティティを指定しています。
this_block.setEntityName('foo');
注記 : ブラックボックスコンフィギュレーションウィザードでは、コンフィギュレーション M 関数を生成する際に
最上位エンティティの名前が自動的に設定されます。
ブロックポートの定義
ブラックボックスのポートインターフェイスは、ブロックのコンフィギュレーション M 関数で定義されます。ブ
ラックボックスのポートは、ポートディスクリプターを使用して定義されます。ポートディスクリプターを使用す
ると、ポート幅、データ型、 2 進小数点、サンプリングレートなど、ポートのさまざまな属性を設定できます。
新規ポートの追加
ブラックボックスのポートインターフェイスを定義する際、ブロックディスクリプターに入力ポートと出力ポート
を追加する必要があります。これらのポートは、インポートするモジュール上のポートに対応します。モデルでは、
Black Box ブロックのポートインターフェイスはブロックディスクリプターオブジェクトで宣言されたポート名で
決まります。 SysgenBlockDescriptor には、入力ポートおよび出力ポートを追加するメソッドが含まれています。
入力ポートの追加 :
this_block.addSimulinkInport('din');
出力ポートの追加 :
this_block.addSimulinkOutport('dout');
addSimulinkInport および addSimulinkOutport メソッドに渡される文字列パラメーターにより、ポート名が指定さ
れます。これらの名前は、インポートしたモジュールのポート名と一致している必要があります。
注記 : ポート名は、小文字を使用して指定します。
双方向ポートの追加 :
config_phase = this_block.getConfigPhaseString;
if (strcmpi(config_phase,'config_netlist_interface'))
this_block.addInoutport('bidi');
% Rate and type info should be added here as well
end
双方向ポートは、デザインのネットリスト生成中にのみサポートされ、 System Generator のダイアグラムには表
示されず、生成された HDL でのみ表示されます。そのため、双方向ポートは System Generator で HDL を生成す
る場合にのみ追加するようにすることが重要です。上記の例では、 if-end 条件文を使用して双方向ポートを追加
するコードの実行を制限しています。
1 つのメソッド呼び出しで入力ポートと出力ポートの両方を定義することも可能です。setSimulinkPorts メソッドでは、
2 つのパラメーターを指定します。 1 つ目のパラメーターはブロックの入力ポート名を定義する文字列のセル配列、 2
つ目のパラメーターはブロックの出力ポート名を定義する文字列のセル配列です。
注記 : ブラックボックスコンフィギュレーションウィザードでは、コンフィギュレーション M 関数を生成する際に
ポート名が自動的に設定されます。
Vivado : System Generator を使用したデザイン
UG897 (v2014.3) 2014 年 10 月 1 日
japan.xilinx.com
115
第 6 章 : HDL モジュールのインポート
ポートオブジェクトの取得
ブロックディスクリプターにポートを追加したら、ポートの属性を設定する必要があります。ポートをコンフィギュ
レーションする前に、ポートのディスクリプターを取得する必要があります。 SysgenBlockDescriptor には、ポートオ
ブジェクトにアクセスするメソッドが含まれています。たとえば次のメソッドでは、 this_block ディスクリプター
上の din というポートを取得します。
SysgenPortDescriptor オブジェクトにアクセス :
din = this_block.port('din');
上記のコードでは、オブジェクト din が作成され、 port 関数呼び出しで戻されたディスクリプタに割り当てられま
す。
SysgenBlockDescriptor には、ポートインデックスを戻す inport および outport というメソッドも含まれています。
ポートインデックスは、ブロックインターフェイスに示された順にポートに付けられたインデックス番号で、 1 から
ブロック上の入力/出力の数までのいずれかです。これらのメソッドは、エラーチェックなどでブロックのポートを
確認する際に便利です。
ポートタイプの設定
SysgenPortDescriptor には、個々のポートを設定するメソッドが含まれています。たとえば、 dout ポートが符号なし
の 12 ビットで、 2 進小数点の位置が 8 であるとすると、このポートタイプを定義するには次のコードを使用します。
dout = this_block.port('dout');
dout.setWidth(12);
dout.setBinPt(8);
dout.makeUnsigned();
次のコードも可能です。
dout = this_block.port('dout');
dout.setType('Ufix_12_8');
最初のコードでは個々のメソッド呼び出しを使用してポート属性を設定しており、 2 番目のコードでは信号タイプを
文字列として定義しています。どちらのコードも、機能的には同じです。
ブラックボックスでは、 1 ビットポート (std_logic など) またはベクター (std_logic_vector(0 downto 0) など) を使用し
て宣言した 1 ビットポートを含む HDL モジュールがサポートされます。 System Generator では、デフォルトでポート
がベクターで宣言されていると想定されます。ディスクリプターの useHDLVector を使用すると、このデフォルトを
変更できます。このメソッドを true に設定すると System Generator でポートがベクターと解釈され、 false に設定
するとポートが 1 ビットであると解釈されます。
dout.useHDLVector(true); % std_logic_vector
dout.useHDLVector(false); % std_logic
注記 : ブラックボックスコンフィギュレーションウィザードでは、コンフィギュレーション M 関数を生成する際に
ポートタイプが自動的に設定されます。
シミュレーション用の双方向ポートの設定
双方向ポート (inout ポート ) は HDL ネットリストの生成でのみサポートされ、 System Generator のダイアグラムには
表示されません。デフォルトでは、シミュレーションでは双方向ポートは X で駆動されます。ポートにデータファ
イルを関連付けることにより、この動作を変更できます。双方向ポートは config_netlist_interface フェーズでのみブ
ロックに追加可能なので、このコードの実行が制限されるようにしてください。
if (strcmpi(this_block.getConfigPhaseString,'config_netlist_interface'))
bidi_port = this_block.port('bidi');
bidi_port.setGatewayFileName('bidi.dat');
end
Vivado : System Generator を使用したデザイン
UG897 (v2014.3) 2014 年 10 月 1 日
japan.xilinx.com
116
第 6 章 : HDL モジュールのインポート
上記の例では、シミュレーション中、テキストファイル bidi.dat がポートへのスティミュラスとして使用されます。
データファイルはテキスト形式で作成し、各行に各シミュレーションサイクルでポートに駆動する信号を記述しま
す。たとえば、 3 ビットの双方向ポートを駆動する 4 サイクル分の信号を指定する場合は、データファイルに次のよ
うに記述します。
ZZZ
110
011
XXX
指定したデータファイルが存在しない場合は、エラーが返されます。
ポートのサンプリングレートの設定
Black Box ブロックでは、ポートに異なるサンプリングレートを設定できます。デフォルトでは、出力ポートのサン
プリングレートは入力ポート (同じサンプリングレートで動作している場合は複数の入力ポート ) のサンプリング
レートになります。出力ポートのサンプリングレートが入力ポートのサンプリングレートと異なる場合など、ポー
トのサンプリングレートを明示的に設定する必要がある場合があります。
注記 : ブラックボックスの複数の入力で異なるサンプリングレートが使用されている場合は、各出力ポートのサンプ
リングレートを指定する必要があります。
SysgenPortDescriptor には、ポートのサンプリングレートを設定する setRate メソッドが含まれています。
注記 : setRate メソッドに渡されるサンプリングレートパラメーターは、そのポートが動作する Simulink のサンプリ
ングレートではなく、必要なポートのサンプリング周期と Simulink システムクロック周期 (System Generator ブロッ
クのパラメーターダイアログボックスで指定) との比を指定する正の整数です。
Simulink のシステム周期が 2s と定義されたモデルがあり、次のように setRate メソッドを使用して dout ポートに
レート 3 を設定するとします。
dout.setRate(3);
このレート 3 は、 Simulink の 3 システム周期ごとに dout ポートにサンプルが生成されることを意味します。 Simulink
のシステム周期は 2s なので、ポートのサンプリングレートは 3 x 2 = 6s となります。
注記 : ポートがサンプリングされない定数である場合は、コンフィギュレーション M 関数で SysgenPortDescriptor の
setConstant を使用して定義できます。 setRate メソッドに Inf を渡すことにより定数を定義することも可能です。
ダイナミック出力ポート
ブラックボックスでは、動的に出力ポートのタイプおよびレートを変更できます。たとえば、入力ポートの幅に応じ
て出力ポートの幅を設定する必要のあることがあります。 SysgenPortDescriptor には、ポート設定を判断できるメン
バー変数が含まれています。出力ポートのタイプまたはレートを、ブロックの入力ポートのメンバー変数を調べるこ
とにより設定できます。
たとえば次の例のように、ポート din の幅とレートを取得できます。
input_width = this_block.port('din').width;
input_rate = this_block.port('din').rate;
注記 : ブラックボックスのコンフィギュレーション M 関数は、モデルがコンパイルされるときに複数回実行されま
す。データ型およびレートがブラックボックスに伝搬される前に実行されることがあります。
SysgenBlockDescriptor には、ポートタイプおよびレートがブロックに伝搬されたかどうかを調べる
inputTypesKnown および inputRatesKnown というブールメンバー変数が含まれています。入力ポートに応じて
ダイナミック出力ポートタイプまたはレートを設定する場合は、 inputTypesKnown と inputRatesKnown の値を
チェックする条件文内にコンフィギュレーション呼び出しをネストする必要があります。
次のコードは、ダイナミック出力ポート dout の幅を入力ポート din の幅と同じに設定しています。
if (this_block.inputTypesKnown)
Vivado : System Generator を使用したデザイン
UG897 (v2014.3) 2014 年 10 月 1 日
japan.xilinx.com
117
第 6 章 : HDL モジュールのインポート
dout.setWidth(this_block.port('din').width);
end
ダイナミックレートも、同様に設定できます。次のコードは、出力ポート dout のサンプリングレートを入力ポー
ト din のサンプリングレートの 2 倍に設定しています。
if (this_block.inputRatesKnown)
dout.setRate(this_block.port('din').rate*2);
end
ブラックボックスのクロック
マルチレートモジュールをインポートするには、コンフィギュレーション M 関数でモジュールのクロックに関する
情報を指定する必要があります。 System Generator では、クロックとクロックイネーブルはほかのタイプのポートと
は異なる方法で処理されます。インポートしたモジュールのクロックポートには、クロックイネーブルポートが必
要です。つまり、クロックとクロックイネーブルはペアとして定義し、インポートしたモジュール内でペアとして存
在する必要があります。これは、シングルレートデザインおよびマルチレートデザインの両方に適用されます。
注記 : クロックおよびクロックイネーブルはペアで存在する必要がありますが、 System Generator ではインポートし
たモジュールのすべてのクロックポートが FPGA システムクロックで駆動され、クロックイネーブルポートは
FPGA システムクロックから生成されたクロックイネーブル信号で駆動されます。
SysgenBlockDescriptor には、ブラックボックスのクロックおよびクロックイネーブルの情報を定義する
addClkCEPair メソッドが含まれています。このメソッドでは、 3 つのパラメーターを指定します。 1 つ目のパラ
メーターはクロックポートの名前 (モジュールで使用される名前)、2 つ目のパラメーターはクロックイネーブルポー
トの名前 (モジュールで使用される名前) を定義します。
クロックとクロックイネーブルのペアのポート名は、次の命名規則に従って付ける必要があります。
•
クロックポート名には、 clk を含めます。
•
クロックイネーブルポート名には、 ce を含めます。
•
文字列の clk および ce 以外の部分を同じにします (my_clk_1 と my_ce_1 など)。
3 つ目のパラメーターは、クロックとクロックイネーブルのレート関係を定義します。このレートパラメーターで
は、 Simulink のサンプリングレートではなく、クロックのサンプル周期と必要なクロックイネーブルのサンプル周
期間の関係を System Generator に伝えます。レートパラメーターは整数値で、クロックレートとそれに対応するク
ロックイネーブルレート間の比率が定義されます。
たとえば、 ce_3 というクロックイネーブルポートのサンプリング周期をシステムクロック周期の 3 倍に設定する
場合、次のコードを使用します。
addClkCEPair('clk_3','ce_3',3);
System Generator でブラックボックスをハードウェアにコンパイルすると、モジュールに適切なクロックイネーブル
信号が生成され、適切なクロックイネーブルポートに配線されます。
組み合わせパス
インポートするモジュールに組み合わせパスがある場合 (入力の変化がクロックイベントなしで出力ポートに影響す
る )、コンフィギュレーション M 関数で指定する必要があります。 SysgenBlockDescriptor オブジェクトには、モジュー
ルに組み合わせパスがあることを示す tagAsCombinational メソッドが含まれています。コンフィギュレーショ
ン M 関数内で、このメソッドを次のように起動する必要があります。
this_block.tagAsCombinational;
Vivado : System Generator を使用したデザイン
UG897 (v2014.3) 2014 年 10 月 1 日
japan.xilinx.com
118
第 6 章 : HDL モジュールのインポート
VHDL ジェネリックおよび Verilog パラメーターの指定
System Generator でモデルを HDL にコンパイルする際に、モジュールに渡すジェネリックのリストを指定できます。
これらのジェネリックに割り当てる値は、マスクパラメーターおよび伝搬されたポート情報 (ポート幅、タイプ、レー
トなど) から抽出できます。このように柔軟にジェネリックを割り当てることができるので、ブラックボックス周囲
の Simulink 環境に基づいてカスタマイズされるモジュールがサポートされます。
addGeneric メソッドを使用すると、デザインをハードウェアにコンパイルしたときにモジュールに渡す必要のある
ジェネリックを定義できます。次のコードでは、VHDL の Integer ジェネリック dout_width を 12 に設定しています。
addGeneric('dout_width','Integer','12');
ジェネリック値は、伝搬された入力ポートの情報 (ダイナミック出力ポートの幅を指定するジェネリックなど) に基づ
いて設定することも可能です。
ブラックボックスのコンフィギュレーション M 関数はモデルがコンパイルされる際に複数回起動されますが、デー
タ型 (またはレート ) がブラックボックスに伝搬される前に起動されることがあります。入力ポートのタイプまたは
レートに基づいてジェネリック値を設定する場合は、 inputTypesKnown または inputRatesKnown 変数の値を
チェックする条件文内に addGeneric 呼び出しをネストする必要があります。たとえば次のように、 dout ポートの
幅を din の値に基づいて設定できます。
if (this_block.inputTypesKnown)
% set generics that depend on input port types
this_block.addGeneric('dout_width', ...
this_block.port('din').width);
end
ジェネリック値は、ブラックボックスに関連付けられたマスクパラメーターに基づいて設定できます。
SysgenBlockDescriptor には、 Simulink でのブラックボックス名を表す文字列である blockName メンバー変数が含ま
れます。この変数を使用して、特定のコンフィギュレーション M 関数に関連付けられたブラックボックスにアクセ
スできます。たとえば、ブラックボックスで init_value というパラメーターを定義する場合、次のコードを使用
できます。
simulink_block = this_block.blockName;
init_value = get_param(simulink_block,'init_value');
this_block.addGeneric('init_value', 'String', init_value);
注記 : ブラックボックスに独自のパラメーターを追加するには (ジェネリック値を指定する値など)、次の手順に従い
ます。
•
Black Box ブロックを Simulink ライブラリまたはモデルにコピーします。
•
Black Box ブロックのリンクを解除します。
•
Black Box ブロックのダイアログボックスにパラメーターを追加します。
ブラックボックスの VHDL ライブラリサポート
このブラックボックス機能を使用すると、定義済みライブラリの依存関係を記述した VHDL モジュールをインポー
トできます。次に、このインポート方法の例を示します。
Vivado : System Generator を使用したデザイン
UG897 (v2014.3) 2014 年 10 月 1 日
japan.xilinx.com
119
第 6 章 : HDL モジュールのインポート
次の VHDL モジュールは、非同期クリアを持つ 4 ビットのアップカウンターです (async_counter.vhd)。これは
async_counter_lib という名前のライブラリにコンパイルされます。
次の VHDL モジュールは、同期クリアを持つ 4 ビットのアップカウンターです (sync_counter.vhd)。これは
sync_counter_lib という名前のライブラリにコンパイルされます。
Vivado : System Generator を使用したデザイン
UG897 (v2014.3) 2014 年 10 月 1 日
japan.xilinx.com
120
第 6 章 : HDL モジュールのインポート
次の VHDL モジュールは、上記のモジュールをインスタンシエートする最上位モジュールです。 System Generator モ
デルにブラックボックスを追加する際、このモジュールを指定する必要があります。
VHDL のインポートでは、まずブラックボックスを使用して最上位エンティティ top_level をインポートします。
Vivado : System Generator を使用したデザイン
UG897 (v2014.3) 2014 年 10 月 1 日
japan.xilinx.com
121
第 6 章 : HDL モジュールのインポート
ファイルがインポートされたら、ブラックボックスコンフィギュレーション M ファイルを次のように変更します。
インターフェイス関数 addFileToLibrary を使用して、 work 以外のライブラリ名を指定し、関連の HDL ソースが指定
のライブラリにコンパイルされるよう指定します。
System Generator モデルは、次の図のようになります。
次に、 System Generator トークンをダブルクリックし、 [Generate] ボタンをクリックして HDL ネットリストを生成し
ます。
生成プロセス中、 Vivado IDE プロジェクト (.xpr) が作成され、 netlist フォルダーの hdl_netlist フォルダーに配置されま
す。 Vivado IDE プロジェクトをダブルクリックし、 [Sources] ビューの [Libraries] タブをクリックすると、 work ライ
ブラリ以外に async_counter_lib ライブラリと sync_counter_lib ライブラリもあります。
エラーのチェック
通常、ブラックボックスのポートタイプ、レート、マスクパラメーターに対してエラーチェックを実行する必要が
あります。 SysgenBlockDescriptor には、表示されるエラーメッセージを指定する setError メソッドが含まれています。
setError に渡される文字列パラメーターが、ユーザーに表示されるエラーメッセージです。
Vivado : System Generator を使用したデザイン
UG897 (v2014.3) 2014 年 10 月 1 日
japan.xilinx.com
122
第 6 章 : HDL モジュールのインポート
ブラックボックス API
SysgenBlockDescriptor メンバー変数
タイプ
メンバー
説明
文字列
entityName
エンティティまたはモジュールの名前
文字列
blockName
Black Box ブロックの名前
整数
numSimulinkInports
ブラックボックス上の入力ポート数
整数
numSimulinkOutports
ブラックボックス上の出力ポート数
ブール値
inputTypesKnown
すべての入力タイプが定義されている場
合は true、されていない場合は false
ブール値
inputRatesKnown
すべての入力レートが定義されている場
合は true、されていない場合は false
倍精度値の配列
inputRates
入力ポート (inport(indx) としてインデッ
クス) のサンプリング周期の配列。サンプ
リング周期は、 System Generator ブロック
のパラメーターダイアログボックスで指
定された Simulink のシステム周期の倍数
を整数で指定します。
ブール値
error
エラーが検出された場合は true、されな
かった場合は false
文字列のセル配列
errorMessages
ブロックのすべてのエラーメッセージ
Vivado : System Generator を使用したデザイン
UG897 (v2014.3) 2014 年 10 月 1 日
japan.xilinx.com
123
第 6 章 : HDL モジュールのインポート
SysgenBlockDescriptor のメソッド
メソッド
説明
setTopLevelLanguage(language)
ブラックボックスの最上位エンティティ ( またはモ
ジュール) の言語を指定します。 VHDL または Verilog
を指定できます。
setEntityName(name)
エンティティまたはモジュールの名前を設定します。
addSimulinkInport(pname)
ブラックボックスに入力ポートを追加します。 pname
はポートの名前です。
addSimulinkOutport(pname)
ブラックボックスに出力ポートを追加します。 pname
はポート名を指定します。
setSimulinkPorts(in,out)
ブラックボックスに入力ポートと出力ポートを追加し
ます。 in は入力ポート名を、 out は出力ポート名をセル
配列で指定します。
addInoutport(pname)
ブラックボックスに双方向ポートを追加します。
pname はポート名を指定します。双方向ポートは、コ
ンフィギュレーションの config_netlist_interface フェー
ズでのみ追加可能です。
tagAsCombinational()
ブロックに、入力ポートから出力ポートまでの組み合
わせパス (直接フィードスルー ) があることを示しま
す。
addClkCEPair(clkPname, cePname, rate)
ブロックのクロックポートとクロックイネーブル
ポートのペアを定義します。 clkPname はクロック名、
cePname はクロックイネーブル名、 rate (倍精度値) は
ポートペアの動作レートを指定します。 rate は正の整
数で指定する必要があります。クロック名には clk を、
クロックイネーブル名には ce を含める必要がありま
す。クロックイネーブルの名前は、対応するクロック
と同じにする必要がありますが、 clk の部分は ce にし
ます。
port(name)
指定した名前に一致する SysgenPortDescriptor を返しま
す。
inport(indx)
指定の入力ポートを説明する SysgenPortDescriptor を返
します。 index はポートのインデックス (1 ～
numInputPorts) を指定します。
outport(indx)
指定の出力ポートを説明する SysgenPortDescriptor を返
します。 index はポートのインデックス (1 ～
numOutputPorts) を指定します。
addGeneric(identifier, value)
ブロックのジェネリック (Verilog の場合はパラメー
ター ) を指定します。 identifier はジェネリック名を指
定し、 value はジェネリックの値を倍精度値または文字
列で指定します。ジェネリックのデータ型は、 value の
データ型から判断されます。 value が倍精度の整数 (40
など) の場合は integer に、倍精度の非整数の場合は real
に設定されます。 value が 0 と 1 のみを含む文字列
('0101' など) の場合は bit_vector に、その他の文字列の
場合は string に設定されます。
Vivado : System Generator を使用したデザイン
UG897 (v2014.3) 2014 年 10 月 1 日
japan.xilinx.com
124
第 6 章 : HDL モジュールのインポート
メソッド
説明
addGeneric(identifier, type, value)
ブロックのジェネリック (Verilog の場合はパラメー
ター ) の名前、データ型、値を指定します。 3 つの引数
はすべて文字列で、 identifier は名前、 type はデータ型、
value は値を指定します。
addFile(fn)
ブラックボックスに関連付けるファイルリストに
ファイルを追加します。fn はファイル名を指定します。
通常ブラックボックスには HDL ファイルが関連付け
られますが、どんなファイルでも追加できます。VHDL
ファイルの拡張子は .vhd、 Verilog ファイルの拡張子は
.v である必要があります。ファイルの追加順は保持さ
れ、この順序で HDL ファイルがコンパイルされます。
相対パス名または絶対パス名のどちらでも使用できま
す。相対パス名は、デザインの .mdl ファイルまたはラ
イブラリ .mdl ファイルの場所を基準に解釈されます。
getDeviceFamilyName()
ブラックボックスに対応する FPGA デバイスの名前を
取得します。
getConfigPhaseString
現在のコンフィギュレーションフェーズを文字列とし
て返します。有効な戻り値は、 config_interface、
config_rate_and_type、 config_post_rate_and_type、
config_simulation、 config_netlist_interface、および
config_netlist です。
setSimulatorCompilationScript (script)
ブラックボックスで生成されたデフォルトの HDL 協
調シミュレーションコンパイルスクリプトの代わり
に、 script で指定したスクリプトを使用します。このメ
ソッドを使用すると、たとえばブラックボックスの
HDL が変更されていない場合に、シミュレーションの
再実行でコンパイルをスキップできます。
setError(message)
エラーが発生したときに表示するエラーメッセージを
設定します。 message は表示するエラーメッセージを
指定します。
Vivado : System Generator を使用したデザイン
UG897 (v2014.3) 2014 年 10 月 1 日
japan.xilinx.com
125
第 6 章 : HDL モジュールのインポート
SysgenPortDescriptor メンバー変数
タイプ
メンバー
説明
文字列
name
ポート名
整数
simulinkPortNumber
Simulink でのポートのインデックス。イ
ンデックスは 1 から開始します。
ブール値
typeKnown
ポートのデータ型がわかっている場合は
true、わかっていない場合は false
文字列
type
ポートの型 (UFix_<n>_<b>、
Fix_<n>_<b>、または Bool)
ブール値
isBool
ポートのデータ型が Bool の場合は true、
Bool でない場合は false
ブール値
isSigned
ポートのデータ型が signed の場合は true、
signed でない場合は false
ブール値
isConstant
ポートのデータ型が constant の場合は
true、 constant でない場合は false
整数
width
ポート幅
整数
binpt
2 進小数点の位置 (0 ～ width の整数値)
ブール値
rateKnown
レートがわかっている場合は true、わ
かっていない場合は false
倍精度
rate
ポートのサンプリングレート。 MATLAB
倍精度値で表現した正の整数です。 Inf の
場合は、ポート出力が定数であることを
示します。
SysgenPortDescriptor のメソッド
メソッド
説明
setName(name)
ポートの HDL 名を指定します。
setSimulinkPortNumber(num)
Simulink でポートに関連付けるインデックスを設定し
ます。 num はインデックスを指定します。インデック
スは 1 から開始します。
setType(typeName)
ポートのデータ型を設定します。Bool、UFix_<n>_<b>、
Fix_<n>_<b>、 signed、または unsigned のいずれかに設
定します。 signed および unsigned では、幅と 2 進小数
点位置は変更されません。
XFloat_<exponent_bit_width>_fraction_bit_width> もサ
ポートされます。次に例を示します。
ap_return_port = this_block.port('ap_return');
ap_return_port.setType('XFloat_30_2');
setWidth(w)
ポート幅を w に設定します。
setBinpt(bp)
ポートの 2 進小数点位置を bp に設定します。
makeBool()
ポートのデータ型を Bool にします。
makeSigned()
ポートのデータ型を signed にします。
makeUnsigned()
ポートのデータ型を unsinged にします。
Vivado : System Generator を使用したデザイン
UG897 (v2014.3) 2014 年 10 月 1 日
japan.xilinx.com
126
第 6 章 : HDL モジュールのインポート
メソッド
説明
setConstant()
ポートのデータ型を constant にします。
setGatewayFileName(filename)
ポートのシミュレーションおよびテストベンチ生成で
使用するデータファイルの名前を指定します。双方向
ポートに対してシミュレーションで使用する信号を指
定したファイルを指定するために使用します。このパ
ラメーターを入力ポートまたは出力ポートに設定する
のは無効であり、無視されます。
setRate(rate)
ポートのレートを設定します。 rate は MATLAB 倍精度
の正の整数で指定するか、定数の場合は Inf にします。
useHDLVector(s)
1 ビットポートが 1 ビット (std_logic など) で表されて
いるか、ベクター (std_logic_vector(0 downto 0) など) で
表されているかを示します。
HDLTypeIsVector()
1 ビットポートの表現を std_logic_vector(0 downto 0) に
設定します。
ブラックボックスでの複数の独立クロックサポート
ポート接続の DRC
ブラックボックスが複数の独立ハードウェアクロックデザインのコンテキストで使用される場合、そのポート接続
の DRC をコンフィギュレーション M 関数に追加する必要があります。これにより、さまざまなクロックソースを使
用した無効なポート接続や不正なポート接続を避けることができます。すべてのポート信号が適切なクロックが供給
されるサブシステムインターフェイスに接続されるようにしてください。
特定のクロックドメインからのポートのリストを指定して、一緒にまとめるには、 checkPortsOfSameClockDomain()
ユーティリティを使用する必要があります。この API への入力引数は SysgenBlockDescriptor オブジェクトで、特定の
クロックドメインに関連したポート名のリストを後に続けて指定します。
例 : checkPortsOfSameClockDomain (<block_descriptor>, '<port_name_1>', ‘<port_name_2>’,
'<port_name_3>', '<port_name_4>');
上記の例の場合、 API でエラーチェックが実行され、 4 つのポートが同じサブシステムクロックドメインに接続さ
れていることが検証されます。
ポートのサンプリングレートの設定
複数クロックハードウェアデザインの場合、ポートインターフェイスのクロック周期は接続されたクロック付きサ
ブシステムドメインを使用して計算される必要があります。デフォルトでは、同期システムクロックソースがすべ
てのポートで使用されますが、非同期クロックハードウェアデザインの場合は、すべてのポートのクロックソース
を明示的に指定する必要があります (出力ポートクロックはブロックの入力ポートクロックと異なる場合など)。
注記 : サンプルレートは 1.0 に、複数の独立クロックのブラックボックスデザインの出力ポートすべてに対して設定
する必要があります。自動的に出力ポートはデスティネーションクロックのサブシステム周期に設定されます。
SysgenPortDescriptor には、ポートのサンプリングレートを設定する setRate メソッドが含まれています。
例 :port('<port_name>').setRate(1.0)
Vivado : System Generator を使用したデザイン
UG897 (v2014.3) 2014 年 10 月 1 日
japan.xilinx.com
127
第 6 章 : HDL モジュールのインポート
ブラックボックスのクロッキング
同期または非同期ブラックボックスモジュールをインポートするには、コンフィギュレーション M 関数でモジュー
ルのクロックに関する情報を指定する必要があります。 System Generator では、クロックとクロックイネーブルはほ
かのタイプのポートとは異なる方法で処理されます。インポートしたモジュールのクロックポートには、クロック
イネーブルポートが必要です。つまり、クロックとクロックイネーブルはペアとして定義し、インポートしたモ
ジュール内でペアとして存在する必要があります。これは、単一の同期クロックと複数の独立クロックデザインの両
方に適用されます。
SysgenBlockDescriptor には、 addClkCEPair メソッドが含まれ、クロックサブシステムドメインを使用してクロック、
クロックイネーブル、およびそれに関連するクロック周期を定義できるようになっています。クロックドメイン情
報は、同期の単一クロックのデザインには必要ありません。
1 つ目のパラメーターはクロックポートの名前 (モジュールで使用される名前)、 2 つ目のパラメーターはクロックイ
ネーブルポートの名前 (モジュールで使用される名前) を定義します。
クロックとクロックイネーブルのペアのポート名は、次の命名規則に従って付ける必要があります。
•
クロックポート名には、 clk を含めます。
•
クロックイネーブルポート名には、 ce を含めます。
•
文字列の clk および ce 以外の部分を同じにします (my_clk_1 と my_ce_1 など)。
3 つ目のパラメーターは、クロックとクロックイネーブルのレート関係を定義します。このレートパラメーターで
は、 Simulink のサンプリングレートではなく、クロックのサンプル周期と必要なクロックイネーブルのサンプル周
期間の関係を System Generator に伝えます。レートパラメーターは整数値で、クロックレートとそれに対応するク
ロックイネーブルレート間の比率が定義されます。
複数の独立クロックデザインの場合、 4 つ目および 5 つ目のパラメーターが必須です。
4 つ目のパラメーターには、ブール値が維持され、クロックおよびクロックイネーブルのペアがグランドに接続され
るかどうかが定義されます。どちらも true に設定すると、クロックとクロックイネーブルがシミュレーション中に
グランド接続されます。 false に設定すると、クロックおよびクロックイネーブルレートのトランザクションがアク
ティベートされます。
5 つ目のパラメーターでは、該当するクロックとクロックイネーブルのペアのクロック周期を定義します。複数の独
立クロックデザインでクロック周期を設定するには、 SysgenPortDescriptor ブラックボックスの clockDomain プロパ
ティを使用する必要があります。
例:
rate_data = this_block.port('<port_name>').rate;
clkDomain_data = this_block.port(<port_name>).clockDomain;
this_block.addClkCEPair('clk',ce',rate_data, false, clkDomain_data);
HDL 協調シミュレーション
概要
このセクションでは、ザイリンクスブロック、 HDL モジュール、 Simulink ブロックデザインを含む混合言語/混合フ
ローデザイン全体をシミュレーションする方法を説明します。
System Generator は、ブラックボックスをシミュレーションする際、自動的に HDL シミュレータを起動して必要な追
加の HDL (HDL テストベンチ) を生成し、 HDL をコンパイルし、シミュレーションイベントをスケジュールし、
Simulink と HDL シミュレータの間のデータ交換を制御します。これを HDL 協調シミュレーションと呼びます。
Vivado : System Generator を使用したデザイン
UG897 (v2014.3) 2014 年 10 月 1 日
japan.xilinx.com
128
第 6 章 : HDL モジュールのインポート
HDL シミュレータの設定ブラックボックスの HDL は、 Simulink で System Generator インターフェイスを使用して Vivado シミュレータまたは
ModelSim にアクセスすることにより、協調シミュレーションできます。
ザイリンクスシミュレータ
ブラックボックスに関連付けられている HDL をザイリンクスシミュレータで協調シミュレーションするには、Black
Box ブロックのパラメーターダイアログボックスで [Simulation mode] を [Vivado Simulator] に設定します。これで、
モデルに対して HDL 協調シミュレーションを実行する準備ができました。 HDL 協調シミュレーションは、自動的に
実行されます。
ModelSim シミュレータ
ModelSim シミュレータを使用するには、 [Xilinx Blockset] → [Tools] ライブラリにある ModelSim ブロックを Simulink
ダイアグラムに追加する必要があります。
ModelSim シミュレータで協調シミュレーションを実行する各 Black Box ブロックのパラメーターダイアログボック
スで、追加したブラックボックスで表される ModelSim セッションを使用するよう設定します。これには、次の 2 つ
のパラメーターを設定します。
1.[Simulation mode] を [External co-simulator] に設定します。
2.[HDL Co-Simulator to use] に ModelSim ブロックの名前 (ModelSim など) を入力します。
Vivado : System Generator を使用したデザイン
UG897 (v2014.3) 2014 年 10 月 1 日
japan.xilinx.com
129
第 6 章 : HDL モジュールのインポート
ModelSim ブロックのパラメータダイアログボックスには、 ModelSim でのシミュレーションセッションを制御する
オプションが含まれています。詳細は、ブロックのヘルプページを参照してください。これで、これらのオプション
でモデルがシミュレーションできるようになったので、 HDL 協調シミュレーションが自動的に実行されるようにな
ります。
複数ブラックボックスの協調シミュレーション System Generator では、多くのブラックボックスで同じ ModelSim 協調シミュレーションセッションが共有できます。
たとえば、同じ ModelSim ブロックを使用するように多くのブラックボックスを設定できます。この場合、 System
Generator では、自動的にすべてのブラックボックス HDL コンポーネントが 1 つの共有の最上位協調シミュレーショ
ンコンポーネントにまとめらます。これはユーザーには見えません。 Simulink シミュレーションで複数のブラック
ボックスを協調シミュレーションするためには、 ModelSim シミュレーションライセンスが 1 つだけ必要です。
また、複数のブラックボックスは、各ブラックボックスの [Simulation mode] に [Vivado Simulator] オプションを選択
するだけで、 Vivado シミュレータで協調シミュレーションすることもできます。
Vivado : System Generator を使用したデザイン
UG897 (v2014.3) 2014 年 10 月 1 日
japan.xilinx.com
130
第 7章
System Generator のコンパイルタイプ
System Generator では、複数の方法でデザインを同等のもしくは下位レベルの表記にコンパイルできます。デザイン
がコンパイルされる方法は、 [System Generator] ダイアログボックスの設定によって異なります。異なるコンパイル
タイプがサポートされているので、デザイン環境に合った記述を選択できます。たとえば、そのデザインが大規模シ
ステムのコンポーネントとして使用される場合は、 HDL ネットリストまたは IP カタログをターゲットにするのが適
しています。
[HDL Netlist] コンパイル
System Generator ではデフォルトの生成ターゲットとし
て [HDL Netlist] コンパイルタイプが使用されます。
[Hardware Co-Simulation] コンパイ
ル
System Generator をどのように設定すれば Simulink およ
び ModelSim で使用可能な FPGA ハードウェアにデザイ
ンをコンパイルできるかについて説明します。
IP カタログのコンパイル
System Generator デザインを Vivado IP カタログに追加可
能な IP コアとしてパッケージする方法について説明し
ます。
合成済みチェックポイントのコン
パイル
Vivado IDE プロジェクトで使用できる合成済みチェッ
クポイントファイル (synth_1.dcp) を生成する方法につ
いて説明します。
[HDL Netlist] コンパイル
System Generator ではデフォルトの生成ターゲットとして [HDL Netlist] コンパイルタイプが使用されます。 [HDL
Netlist] コンパイルフローに関する詳細は、コンパイル結果を参照してください。
次に示すように、 [System Generator] ダイアログボックスの [Compilation] フィールドをクリックして [HDL Netlist] を
選択します。
Vivado : System Generator を使用したデザイン
UG897 (v2014.3) 2014 年 10 月 1 日
japan.xilinx.com
131
第 7 章 : System Generator のコンパイルタイプ
[Hardware Co‐Simulation] コンパイル
System Generator では、 Simulink シミュレーションとのループで使用可能な FPGA ハードウェアにデザインをコンパ
イルできます。この機能については、ハードウェア協調シミュレーションの使用を参照してください。
次に示すように、 [System Generator] ダイアログボックスの [Compilation] フィールドをクリックして [Hardware
Co-Simulation] をクリックし、必要なハードウェア協調シミュレーションプラットフォームを選択します。リストさ
れる使用可能な協調シミュレーションプラットフォームは、システムにインストールされているハードウェア協調シ
ミュレーションプラグインによって異なります。
IP カタログのコンパイル
[IP Packager] コンパイルオプションを選択すると、 System Generator デザインを Vivado IP カタログに含めることがで
きる IP モジュールにパッケージすることができます。生成された IP は別の Vivado ユーザーデザインにサブモジュー
ルとして追加できるようになります。
System Generator は、ブロックデザインに基づいて HDL ネットリストを生成します。デザインに Vivado IP モジュー
ルが含まれる場合は、必要な IP ファイルがすべて IP という名前のサブフォルダーにコピーされます。最後に、 RTL
デザインファイルと Vivado IP デザインファイルがすべて ZIP ファイルに圧縮され、 ip_catalogr という名前のサブ
フォルダーに含まれます。
IP カタログフロー
System Generator デザインで System Generator トークンをダブルクリックします。
[Compilation] フィールドの > ボタンをクリックし、 [IP Catalog] を選択します。
Vivado : System Generator を使用したデザイン
UG897 (v2014.3) 2014 年 10 月 1 日
japan.xilinx.com
132
第 7 章 : System Generator のコンパイルタイプ
[Settings] ボタンがオンになります。クリックすると、次のようなダイアログボックスが表示され、 Vivado IP カタロ
グに表示されるモジュールに関する情報が入力できます。
[Target directory] フィールドでは生成ファイルのディレクトリを指定できます。 [Generate] ボタンをクリックすると、
IP カタログフローが開始します。次のような [Compilation status] ウィンドウが表示され、フローの進捗状況が示され
ます。 IP カタログフローが終了したら、「Generation Completed」と表示されます。 [Show Details] をクリックすると、
詳細な情報が表示されます。
指定したターゲットディレクトリには、ip_catalog という名前のフォルダーができます。このフォルダーには、System
Generator デザインから IP を作成するのに必要なファイルがすべて含まれます。丸で囲んだ ZIP ファイルには、 System
Generator デザインを IP として Vivado IP カタログに含めるために必要なファイルがすべて含まれます。
AXI4 インターフェイスの使用
IP カタログの設定で [Auto Infer Interface] オプションを選択すると、 AXI4 インターフェイスが自動的に Gateway In お
よび Gateway Out ポートから推論されます。 [Auto Infer Interface] オプションでは、信号がポート名に基づいて
AXI4-Stream、 AXI4-Lite、 AXI4 インターフェイスにまとめられます。
[Auto Infer Interface] オプションでは、次の条件に基づいてインターフェイスが推論されます。
•
Gateway In および Gateway Out ポート名の末尾は AXI4 インターフェイス規格の信号名とまったく同じである必
要があります。
Vivado : System Generator を使用したデザイン
UG897 (v2014.3) 2014 年 10 月 1 日
japan.xilinx.com
133
第 7 章 : System Generator のコンパイルタイプ
•
デザインには、有効な AXI4 インターフェイスと考えられる最低数の信号が含まれている必要があります。
たとえば、デザインに PortName_tdata および PortName_tvalid という名前の 2 つの Gateway In ポートと、
PortName_tready という名前の Gateway Out ポートが含まれる場合、 [Auto Infer Interface] オプションでこれらの 3 つの
ポートが PortName という名前の単一の AXI4-Stream ポートに推論されます。この例の場合、次のようになります。
•
ポート名の接尾語は AXI4-Stream インターフェイスの信号 (TDATA、 TREADY および TVALID) と同じです。
•
これらの 3 つの信号は AXI4-Stream インターフェイスに必要な最小限の信号です。
オプションの AXI4 サイドバンド信号が存在し (たとえば TUSER 信号は AXI4-Stream 規格でオプション)、それらの名
前が同じ命名規則を使用して付けられている場合は、同じ AXI4 インターフェイスにまとめられます。
AXI4 インターフェイスの信号名と AXI4 インターフェイスに最低限必要な信号など、 AXI4 インターフェイスの詳細
は、『Vivado Design Suite : AXI リファレンスガイド』 (UG1037) を参照してください。
IP モジュールへのテストベンチの含有
新しく生成した IP の機能を検証するには、テストベンチを含める必要があります。次のように、 [Create testbench] を
オンにしておくと、 [Generate] ボタンをクリックしたときにテストベンチが自動的に含まれるようになります。
テストベンチを含めた場合、次の 3 つの手順をフローに追加すると、 IP の機能を検証できます。
手順 1 : Vivado IP カタログへ新しい IP を追加します。詳細は、『Vivado Design Suite ユーザーガイド : IP を使用した
設計』 (UG896) を参照してください。
手順 2 : Vivado IDE プロジェクトを新規作成し、その IP を最上位ソースとして追加
手順 3 : シミュレーション、合成、インプリメンテーションを実行し、生成した IP の機能を検証
次の図は、新規作成した IP を最上位ソースとして追加した Vivado IDE プロジェクトを示しています。
Vivado : System Generator を使用したデザイン
UG897 (v2014.3) 2014 年 10 月 1 日
japan.xilinx.com
134
第 7 章 : System Generator のコンパイルタイプ
IP モジュールへのインターフェイス資料の追加
[Create interface document] をオンにして [Generate] ボタンをクリックすると、 System Generator で IP のインターフェ
イス資料が生成され、その HTML 資料が IP と一緒にパッケージされます。
netlist フォルダーの下には documentation フォルダーが新しく作成されます。この新規 IP を Vivado で右クリックして
[Data sheet] をクリックすると、 IP のインターフェイス情報を含む HTML ファイルが開きます。
Vivado IP カタログへの生成された IP の追加
System Generator から生成した IP を使用するには、プロジェクトを新規作成するか、 IP を作成するときに System
Generator で指定したのと同じデバイスをターゲットにする既存プロジェクトを開きます。
注記 : IP はこのプロジェクトからしか使用できません。この IP を使用する新しいプロジェクトごとに同じ手順を実行
する必要があります。
次に Project Manager の [IP Catalog] をクリックし、 [IP Catalog] ビューの空のエリアで右クリックします。 [Update IP
Catalog] をクリックし、新規 IP を含むディレクトリを追加します。
Vivado : System Generator を使用したデザイン
UG897 (v2014.3) 2014 年 10 月 1 日
japan.xilinx.com
135
第 7 章 : System Generator のコンパイルタイプ
IP が IP カタログに追加されたら、 IP カタログのその他の IP と同様、大規模デザインに含めることができるようにな
ります。
合成済みチェックポイントのコンパイル
Vivado ツールでは、デザインフローの主要な段階でデザインを保存および復元するためのメカニズムとして、デザ
インチェックポイントファイル synth_1.dcp が使用されます。チェックポイントは、フローの特定の地点におけるデ
ザインのスナップショットです。合成済みチェックポイントとは、デザインが問題なく合成されてから out-of-context
(OOC) モードで作成されたチェックポイントファイルです。
次の図に示すように、 [Synthesized Checkpoint] コンパイルターゲットを選択すると、 synth_1.dcp という名前の合成済
みチェックポイントターゲットファイルが作成され、ターゲットディレクトリに保存されます。
この synth_1.dcp ファイルは、この後 Vivado IDE プロジェクトで使用できます。
Vivado : System Generator を使用したデザイン
UG897 (v2014.3) 2014 年 10 月 1 日
japan.xilinx.com
136
第 7 章 : System Generator のコンパイルタイプ
カスタムコンパイルターゲットの作成
System Generator には、ユーザーが独自のコンパイルターゲットを作成できるカスタムコンパイル基盤が含まれてい
ます。 System Generator デザインから HDL を生成できるだけでなく、 HDL 生成前後どちらの段階も自動化するコン
パイルターゲットプラグインを作成できます。カスタムコンパイルターゲットの作成に関する詳細は、カスタムコ
ンパイルターゲットの作成を参照してください。
Vivado : System Generator を使用したデザイン
UG897 (v2014.3) 2014 年 10 月 1 日
japan.xilinx.com
137
第 8章
カスタムコンパイルターゲットの作成
System Generator には、ユーザーが独自のコンパイルターゲットを作成できるカスタムコンパイル基盤が含まれてい
ます。 System Generator デザインから HDL を生成できるだけでなく、 Vivado IDE プロジェクト生成前後どちらの段階
も自動化するコンパイルターゲットプラグインを作成できます。カスタムコンパイルターゲットを作成するには、
MATLAB 環境でオブジェクト指向プログラムの概念について知っておく必要があります。
xilinx_compilation ベースクラス
カスタムコンパイル基盤には、 xilinx_compilation というベースクラスが提供されています。このベースクラスから
は、サブクラスを作成してそのプロパティを使用し、メンバー関数を上書きしてユーザーの機能をインプリメントで
きます。
Vivado : System Generator を使用したデザイン
UG897 (v2014.3) 2014 年 10 月 1 日
japan.xilinx.com
138
第 8 章 : カスタムコンパイルターゲットの作成
新規コンパイルターゲットの作成
次は、新しいコンパイルターゲットを作成する一般的な手順です。特定のターゲットを作成する例については、次の
説明を参照してください。
ヘルパー関数の実行
次のヘルパー関数を実行して新しいコンパイルターゲットを作成します。
xilinx.environment.addCompilationTarget(target_name, directory_name)
たとえば、次のようなコマンドを実行するとします。
xilinx.environment.addCompilationTarget('Impl', 'U:\demo')
MATLAB コマンドウィンドウにこのコマンドを入力すると、次のようになります。
1.
U:\demo に Impl/@Impl という名前のフォルダーが作成されます。
2. フォルダー内には xilinx_compilation ベースクラスから Impl テンプレートクラスファイル (Impl.m) が作成され
ます。この段階でファイルに変更がない場合は、新しく作成された Impl コンパイルターゲットが HDL Netlist コンパ
イルターゲットと同じように動作します。次は Impl.m ファイルの内容を示しています。
Vivado : System Generator を使用したデザイン
UG897 (v2014.3) 2014 年 10 月 1 日
japan.xilinx.com
139
第 8 章 : カスタムコンパイルターゲットの作成
3. ヘルパー関数により MATLAB パスに U:\demo\Impl が追加されるので、新しいクラスの Impl が MATLAB に表示
されるようになります。
注記 : target_name にはスペースを含めることができません。クラスが作成されたら、クラスの target_name プロパティ
にスペースを追加できます。
新規ボードターゲットの作成
このインターフェイスを使用すると、 System Generator で新しい開発ボードをサポートできます。
Vivado : System Generator を使用したデザイン
UG897 (v2014.3) 2014 年 10 月 1 日
japan.xilinx.com
140
第 8 章 : カスタムコンパイルターゲットの作成
これには、ボード情報が Vivado IDE データセクションに含まれ、 Vivado IDE でサポートされている必要があります。
次の addBoard コマンドの構文を使用してください。
xilinx.environment.addBoard(target_name, directory_name, board_xml_dir)
次の特定コマンドを実行すると、その後に示す項目が実行されます。
xilinx.environment.addBoard('Zedboard', './', 'C:\Xilinx\Vivado\2014.3\data\boards\board_parts\zynq\zed\1.2')
1.
現在のディレクトリに Zedboard/@Zedboard が作成されます。Zedboard クラスが xilinx_board クラスから派生しま
す。 xilinx_board は xilinx_compilation から派生したものです。
2.
Zedboard クラスではほとんどの XML
hwcosim ブロックが作成されます。
解析が実行されし、ハードウェア協調シミュレーションが実行され、
この関数で作成されるクラスは、すぐに使用できる状態になっています (XML があって、正しいと仮定した場合)。
コンパイルターゲットの変更
コンパイルターゲットのクラスファイルに変更を加えた場合は、次のヘルパー関数を呼び出す必要があります。次
のヘルパー関数を実行すると、 System Generator で新しいクラスの定義が検出されるようになります。
>> xilinx.environment.rehashCompilationTarget
既存コンパイルターゲットの追加
カスタムコンパイルターゲットを含むフォルダーのパスを追加する必要があります。これは、次に示すように、
MATLAB で提供される addpath を使用すると実行できます。
>>addpath(‘U:\demo\Impl’);
addpath を使用する場合は、相対パスではなく、絶対パスを指定する必要があります。
カスタムコンパイルターゲットの保存
MATLAB で savepath を使用すると、カスタムコンパイルターゲットを保存できます。保存するには、 MATLAB イン
ストールディレクトリへの書き込み権が必要なことがあります。
カスタムコンパイルターゲットの削除
カスタムコンパイルターゲットは、 MATLAB 検索パスからターゲットへのパスを削除すると削除できます。
ベースクラスのプロパティおよび API
xilinx_compilation ベースクラスは、次のディレクトリにあります。
<Vivado Install Path>/scripts/sysgen/matlab/@xilinx_compilation
Vivado : System Generator を使用したデザイン
UG897 (v2014.3) 2014 年 10 月 1 日
japan.xilinx.com
141
第 8 章 : カスタムコンパイルターゲットの作成
System Generator トークン関連のプロパティおよび API
setup_sysgen_token()
この関数は、カスタムコンパイル基盤による System Generator トークン情報を生成するために呼び出されます。System
Generator トークンに関する次の関数のいずれかを使用すると、カスタムターゲットが選択されたときにデフォルト
でトークンがどのようになるかを設定できます。デフォルト値のフィールドとイネーブル/ディスエーブルのフィール
ドは、次の System Generator トークンの API 関数で設定できます。
add_part( family, device, speed, package, temperature)
具体的なコマンドは add_part( ‘Kintex7’, ‘ xc7k325t’, ‘-1’ , ‘fbg676’, ‘’) のようになります。パーツ関連の API が使用さ
れない場合、エンドユーザーはリストからどのデバイスでも選択できます。
string target_name
これは、 setup_sysgen_token() 関数で設定する必要のある必須フィールドです。
string hdl
デフォルト値は空のストリングです。値のオプションは、 Verilog か VHDL です。このフィールドに値を 1 度設定し
たら、ユーザーが選択できないようにディスエーブルになります。
string synth_strategy
デフォルト値は空のストリングです。このフィールドに値を 1 度設定したら、ユーザーが選択できないようにディス
エーブルになります。この API を使用する場合は、指定したストラテジが存在するかどうか必ず確認してください。
存在しない場合は、エラーになります。
string impl_strategy
デフォルト値は空のストリングです。このフィールドに値を 1 度設定したら、ユーザーが選択できないようにディス
エーブルになります。この API を使用する場合は、指定したストラテジが存在するかどうか必ず確認してください。
存在しない場合は、エラーになります。
string create_tb
デフォルト値は空のストリングです。有効なオプションは、 on か off です。このフィールドに値を 1 度設定したら、
ユーザーが選択できないようにディスエーブルになります。
string create_iface_doc
デフォルト値は空のストリングです。有効なオプションは、 on か off です。このフィールドに値を 1 度設定したら、
ユーザーが選択できないようにディスエーブルになります。
Vivado プロジェクト関連のプロパティ
top_level_module
このプロパティは、ユーザーの選択した最上位名を設定するために使用できます。このパラメーターには、 MATLAB
ストリングを使用できます。
Vivado : System Generator を使用したデザイン
UG897 (v2014.3) 2014 年 10 月 1 日
japan.xilinx.com
142
第 8 章 : カスタムコンパイルターゲットの作成
Vivado IDE プロジェクト生成関連の関数
pre_project_creation(design_info)
この関数は、 Vivado IDE プロジェクトが作成される前に呼び出す必要があります。 System Generator 基盤によりプロ
ジェクトを作成する前に、どのファイルを Vivado IDE プロジェクトに追加する必要があるのか、どの Tcl コマンドを
追加で実行する必要があるのかを理解しておく必要があります。場合によっては、 System Generator デザインの最上
位ポートのインターフェイス基づいて、プロジェクトに追加するファイルがある可能性もあります。このために、ポー
トインターフェイスを記述した構造が design_info という関数に渡されます。 design_info については後のセクション
で説明します。
post_project_creation(design_info)
この関数は、 Vivado IDE プロジェクトの作成の終わりで呼び出す必要があります。これは、プロジェクト生成スクリ
プトが実行された後に呼び出される最後の関数で、エラーを解析し、レポートを生成し、 Vivado IDE プロジェクトを
開く場合などに便利です。ポートインターフェイスを記述した構造は design_info という関数に渡されます。
design_info については後のセクションで説明します。
add_tcl_command(string)
この関数は、追加の Tcl コマンドをストリングとして追加します。これらの Tcl コマンドは、 Vivado IDE プロジェク
トが作成されてから実行されます。このコマンドは、プロジェクト作成後にビットストリームを作成するために使用
でき、特定の Tcl ファイルを読み込むためにも使用できます。コマンドは、受信された順に実行されます。
add_file(string)
この関数は、 Vivado IDE プロジェクトにユーザー定義のファイルを追加します。この API 関数は、 Vivado IDE プロ
ジェクトに XDC 制約ファイルを追加するためにも使用できます。 add_file が呼び出される順序は階層的にします。最
上位モジュールファイルは最後に追加する必要があります。
run_synthesis()
この関数は、 Vivado IDE プロジェクトで合成を実行します。
run_implementation()
この関数は、 Vivado IDE プロジェクトでインプリメンテーションを実行します。
generate_bitstream()
この関数は、 Vivado IDE プロジェクトでビットストリームを生成します。
Vivado : System Generator を使用したデザイン
UG897 (v2014.3) 2014 年 10 月 1 日
japan.xilinx.com
143
第 8 章 : カスタムコンパイルターゲットの作成
design_info
design_info は MATLAB struct で、次の内容を含みます。
Vivado : System Generator を使用したデザイン
UG897 (v2014.3) 2014 年 10 月 1 日
japan.xilinx.com
144
第 8 章 : カスタムコンパイルターゲットの作成
カスタムコンパイルターゲットの作成例
次の例は、さまざまなカスタマイズ済みターゲットを作成する方法の詳細を示しています。
例 1 : インプリメンテーションターゲットの作成
1.
System Generator モデルを開いて、 System Generator トークンを開きます。これにより、すべての使用可能なコン
パイルターゲットを含むトークンが生成されます。
2.
MATLAB のコマンドウィンドウでパスをユーザーの要件に合わせて変更したら、次のコマンドを入力します。
xilinx.environment.addCompilationTarget('Impl', 'U:\demo')
これにより、ユーザーが編集可能なテンプレートから派生したクラスが提供されます。
3.
MATLAB のコマンドウィンドウに、次のように入力します。
xilinx.environment.rehashCompilationTarget
これにより、新しいコンパイルターゲットが System Generator トークンで認識されるようになります。
4.
System Generator を一旦閉じて、開き直します。次のようにコンパイルターゲットの [Impl] がトークンに表示さ
れるようになります。
5.
この段階では、 [Impl] を選択しても System Generator トークンでは何のカスタマイズも実行されず、 [HDL Netlist]
コンパイルターゲットと同じになります。
6.
MATLAB Editor で U:\demo\Impl\@Impl\Impl.m を開きます。
Vivado : System Generator を使用したデザイン
UG897 (v2014.3) 2014 年 10 月 1 日
japan.xilinx.com
145
第 8 章 : カスタムコンパイルターゲットの作成
7.
必要に応じて setup_sysgen_token() 関数を入力します。この方法を使用すると、ユーザー定義のカスタムコンパ
イルが選択された場合に、イネーブル/ディスエーブルのフィールドも含め、 System Generator トークンがどのよ
うに表示されるかをユーザーが制御できます。
8.
MATLAB のコマンドウィンドウに、次のコマンドを入力する必要があります。
xilinx.environment.rehashCompilationTarget
これにより、 [Impl] のアップデートされたクラス定義が使用されるようになります。
9.
System Generator を一旦閉じて、開き直します。 [Compilation] ターゲットリストから [Impl] を選択します。
Vivado : System Generator を使用したデザイン
UG897 (v2014.3) 2014 年 10 月 1 日
japan.xilinx.com
146
第 8 章 : カスタムコンパイルターゲットの作成
10. System Generator トークンは次のように表示されます。
11. [Hardware description language] フィールドが Impl クラスで設定したのと同じになるように変更し、[Implementation
strategy] フィールドがユーザーが修正できないようになっていることを確認します。
12. すべてのユーザー指定のファイルおよび実行するその他の Tcl コマンドは、 Vivado IDE プロジェクトの作成前に
知っておく必要があります。次は、 pre_project_creation() 関数を実行します。
13. MATLAB のコマンドウィンドウに、次のように入力します。
Vivado : System Generator を使用したデザイン
UG897 (v2014.3) 2014 年 10 月 1 日
japan.xilinx.com
147
第 8 章 : カスタムコンパイルターゲットの作成
xilinx.environment.rehashCompilationTarget
これにより、 [Impl] のアップデートされたクラス定義が使用されるようになります。
14. System Generator を一旦閉じて、開き直します。 [Compilation] ターゲットリストから [Impl] を選択します。
15. [Generate] をクリックします。プロセスが終了したら、 Vivado IDE プロジェクトを開いてインプリメンテーショ
ン結果を確認できます。
例 2 : Zedboard ターゲットの作成
1.
System Generator デザインを開きます。
2.
MATLAB のコマンドウィンドウでユーザーのマシン/ インストールに合わせてパスを変更します。
次のコマンドを入力します。
xilinx.environment. addBoard (‘Zedboard’, 'U:\demo', 'C:\Xilinx\Vivado\2013.4\data\boards\zynq\ZED\revD')
これにより、ユーザーが編集可能なテンプレートから派生したクラスが提供されます。最後のフィールドは、
board.xml ファイルを含むディレクトリに対応します。
3.
MATLAB のコマンドウィンドウに、次のように入力します。
xilinx.environment.rehashCompilationTarget
これにより、新しいコンパイルターゲットが System Generator トークンで認識されるようになります。
4.
System Generator を一旦閉じて、開き直します。
5.
次のようにコンパイルターゲットの [Zedboard] が System Generator トークンに表示されるようになります。
6.
[Zedboard] を選択します。
[Part] には、使用可能なデバイスのみがデフォルトで選択されます。
7.
[Generate] をクリックします。
Vivado : System Generator を使用したデザイン
UG897 (v2014.3) 2014 年 10 月 1 日
japan.xilinx.com
148
第 8 章 : カスタムコンパイルターゲットの作成
Hardware co-Simulation ブロックが生成されます。
これで、この Hardware co-Simulation ブロックは、 Zedboard を含むどの System Generator デザインででも使用できるよ
うになりました。
例 3 : ビットストリームターゲットの作成
1.
System Generator デザインを開きます。
2.
最初の例のように、 MATLAB のコマンドウィンドウでパスをユーザーの要件に合わせて変更したら、次のコマ
ンドを入力します。
xilinx.environment.addCompilationTarget(‘Bitstream’, '.')
これにより、ユーザーが編集可能なテンプレートから派生したクラスが提供されます。最後のフィールドは、
board.xml ファイルを含むディレクトリに対応します。
3.
MATLAB のコマンドウィンドウに、次のように入力します。
xilinx.environment.rehashCompilationTarget
これにより、新しいコンパイルターゲットが System Generator トークンで認識されるようになります。
4.
System Generator を一旦閉じて、開き直します。
5.
次のようにコンパイルターゲットの [Bitstream] が System Generator トークンに表示されるようになります。
6.
./Bitstream/@Bitstream/Bitstream.m から作成された Bitstream.m を開きます。
Vivado : System Generator を使用したデザイン
UG897 (v2014.3) 2014 年 10 月 1 日
japan.xilinx.com
149
第 8 章 : カスタムコンパイルターゲットの作成
7.
次の 2 つのファイルをダウンロードします。
8.
pre_project_creation() 関数内に次を実行する行を追加します。
a.
ボードを KC705 として設定します。
b.
新しい最上位ファイル (top.v) を追加して KC705 の差動クロックポートを使用します。
c.
新しい XDC ファイルを追加して、 clock、 dip、 led ポートにロケーション制約を指定します。
d.
新しく追加されたモジュール top を最上位として設定します。
e.
[Run Synthesis]
f.
[Run Implementation]
g.
ビットストリームを生成します。
ファイルをユーザーマシンのディレクトリに保存したら、 add_file API でそのファイルへの完全パスを指定する必要
があります。
add_tcl_command(obj, 'set_property board xilinx.com:kintex7:kc705:1.1
[current_project]');
add_file(obj,
'/group/dspusers-xsj/umangp/rel/2013.4/cust_comp_test/bitstream_example.xdc');
add_file(obj, '/group/dspusers-xsj/umangp/rel/2013.4/cust_comp_test/top.v');
obj.top_level_module = 'top';
run_synthesis(obj);
run_implementation(obj);
generate_bitstream(obj);
8.
MATLAB のコマンドウィンドウに、次のように入力します。
xilinx.environment.rehashCompilationTarget
これにより、新しいコンパイルターゲットが System Generator トークンで認識されるようになります。
9.
System Generator を一旦閉じて、開き直します。
10. [Bitstream] コンパイルターゲットを選択します。
11. [Generate] ボタンをクリックします。
12. 生成が終了したら、次のディレクトリから .bit ファイルを見つけることができます。
./<Target directory>/ Bitstream/bitstream_example.runs/impl_1/top.bit
Vivado : System Generator を使用したデザイン
UG897 (v2014.3) 2014 年 10 月 1 日
japan.xilinx.com
150
付録 A
System Generator の GUI ユーティリティ
すばやく System Generator デザインを作成して解析するための Simulink モデルのポップアップメニューにグラ
フィックコマンドを追加しました。次のように、これらのコマンドには、 Simulink モデルのキャンバスで右クリック
して、適切なザイリンクスコマンドを選択するとアクセスできます。
その他のザイリンクスコマンドの詳細は、次を参照してください。
[Xilinx BlockAdd]
ザイリンクスブロックを Simulink モデルにすばやく追加できる機能です。
[Xilinx Tools] → [Save as blockAdd
default]
ブロックを前もってコンフィギュレーションして、そのブロックの複数コ
ピーを BlockAdd 機能を使用して追加する機能です。
[Xilinx BlockConnect]
Simulink モデル内でブロックをすばやく接続する機能です。
[Xilinx Tools] → [Terminate]
オープン出力ポートに Simulink ターミネーターブロックをすばやく追加し
たり、オープン入力ポートにザイリンクス Constant ブロックをすばやく追加
する機能です。
[Xilinx View Signal]
Simulink シミュレーションの実行後に選択した信号の波形図を生成できる
ようにする機能です。
Vivado : System Generator を使用したデザイン
UG897 (v2014.3) 2014 年 10 月 1 日
japan.xilinx.com
151
第章 : System Generator の GUI ユーティリティ
[Xilinx BlockAdd]
ザイリンクスブロックを Simulink モデルにすばやく追加できる機能です。
起動方法
方法 1 :
Simulink キャンバスを右クリックして [Xilinx BlockAdd] を選択します。
方法 2 :
ショートカット、 Ctrl + 1 を押します。
方法 3 :
Simulink モデルのプルダウンメニューから次をクリックします。
[Tools] → [Xilinx] → [BlockAdd Ctrl 1]
使用方法
Simulink キャンバスを右クリックして [Xilinx BlockAdd] を選択します。
1. 右クリック
2. 選択
Simulink キャンバスを右クリックして [Xilinx BlockAdd] を選択します。
1. ブロックまでスクロール
2. ダブルクリック
Vivado : System Generator を使用したデザイン
UG897 (v2014.3) 2014 年 10 月 1 日
japan.xilinx.com
152
第章 : System Generator の GUI ユーティリティ
次の図に示すように、ブロックまですばやくスクロールするようにするには、そのブロック名の最初の何文字かを一
番上のテキストボックスに入力します。複数のブロックを追加するには、 Shift キーを押しながらブロックをクリッ
クしていき、 Enter キーを押します。
3.Enter を押す
1. 文字を入力
2.Shift + クリック
同じブロックのコピーを複数追加するには、ブロックを追加してから、そのブロックを選択して Ctrl + C を押してか
ら、 Ctrl + V を押していきます。
[Add block] ウィンドウを消すには、 Esc キーを押します。
Vivado : System Generator を使用したデザイン
UG897 (v2014.3) 2014 年 10 月 1 日
japan.xilinx.com
153
第章 : System Generator の GUI ユーティリティ
[Xilinx Tools] → [Save as blockAdd default]
ブロックを前もってコンフィギュレーションして、そのブロックの複数コピーを BlockAdd 機能を使用して追加する
機能です。
使用方法
ブール型の Gateway In ブロックを複数、モデルに追加する必要があるとします。
1.
Gateway In ブロック 1 つをモデルに追加します。
2.
Gateway In ブロックをダブルクリックして、出力タイプを [Boolean] に変更して [OK] をクリックします。
3.
変更した Gateway In ブロックを選択して右クリックし、 [Xilinx Tools] → [Save as blockAdd default] をクリックし
ます。
4.
これにより、次からは BlockAdd 機能を使用してモデルに Gateway In ブロックを追加すると、ブロックの出力型
が常にブール型になります。
ブロックデフォルトの復元方法
1.
デフォルトを変更したブロックを選択します。
2.
右クリックして [Xilinx Tools] → [Clear blockAdd defaults] をクリックします。 .
Vivado : System Generator を使用したデザイン
UG897 (v2014.3) 2014 年 10 月 1 日
japan.xilinx.com
154
第章 : System Generator の GUI ユーティリティ
[Xilinx BlockConnect]
Simulink モデル内でブロックをすばやく接続する機能です。
単純な接続
1.
次の図に示すように、ブロックのオープンポートを選択して右クリックし、 [Xilinx BlockConnect] をクリックし
ます。
1. 右クリック
2.
2. 選択
BlockConnect が最も近い接続を緑の線で提案します。了承するには、表内で接続をダブルクリックします。接続
されると、線が黒に変わります。別の接続にする場合は、表内で別の接続をクリックして、緑の接続線が問題な
いかどうか確認します。
2. ダブルクリック
1. 接続を確認
Vivado : System Generator を使用したデザイン
UG897 (v2014.3) 2014 年 10 月 1 日
japan.xilinx.com
155
第章 : System Generator の GUI ユーティリティ
スマート接続
次の図に示すような稲妻アイコンは、スマート接続を意味します。スマート接続には、接続を管理しやすくしたイン
テリジェンスがビルトインされています。たとえば、 AXI インターフェイスを含むブロックを右クリックすると、
(1) AXI 信号からバスまでの接続をまとめたり、分けたりできるか、 (2) 同じ数の AXI 接続を含むその他のポートへ接
続したりできます。
「スマート」接続を示す
ポートのデータ型のチェックボックスは実行されず、同じポート数の AXI ポートはすべて接続できます。
次の別のスマート接続の例では、 Accumulator ブロック出力を右クリックし、 BlockConnect を選択し、 Scope をダブル
クリックして Scope ブロックへのスマート接続を作成しています。 Gateway Out ブロックは自動的に追加されます。
2 つ目の接続でこの Scope ブロックへ接続されると、 2 つ目のポートが Scope ブロックに自動的に追加されます。こ
の駆動信号名が Scope を駆動する信号の名前にも使用されます。
Vivado : System Generator を使用したデザイン
UG897 (v2014.3) 2014 年 10 月 1 日
japan.xilinx.com
156
第章 : System Generator の GUI ユーティリティ
[Xilinx Tools] → [Terminate]
オープン出力ポートに Simulink ターミネーターブロックをすばやく追加したり、オープン入力ポートにザイリンク
ス Constant ブロックをすばやく追加する機能です。
使用方法
オープン出力の終端
オープン入力および出力ポートを含む次のモデルを例に説明します。
この例の場合、 DDS Compiler 5.0 ブロックを右クリックして、次をクリックします。
[Xilinx Tools] → [Terminate] → [Output]
Vivado : System Generator を使用したデザイン
UG897 (v2014.3) 2014 年 10 月 1 日
japan.xilinx.com
157
第章 : System Generator の GUI ユーティリティ
次の図は、この結果、終端処理された出力を示しています。
オープン入力の終端
オープン入力ポートを含む次のモデルを例に説明します。
DDS Compiler 5.0 ブロックを右クリックして、次をクリックします。
[Xilinx Tools] → [Terminate] → [Input]
Vivado : System Generator を使用したデザイン
UG897 (v2014.3) 2014 年 10 月 1 日
japan.xilinx.com
158
第章 : System Generator の GUI ユーティリティ
次の図は、この結果、終端処理された入力を示しています。
入力ポートデータ型要件の確認
System Generator では、各オープン入力ポートがザイリンクス Constant ブロックに接続されます。この新しい Constant
ブロックは、次のデフォルト値に設定されます。
[Type] : Signed (2 の補数)
[Constant value] : 0
[Number of bits] : 16
[Binary point] : 14
この終端ツールでは、入力ポートのデータ型チェックが実行されません。オープンポートに、たとえばブール型な
ど、別のデータ型が必要な場合、 Constant ブロックをダブルクリックして [Output Type] を [Boolean] に変更する必要
があります。
データ型の不一致をチェックするには、 Simulink モデルキャンバスをクリックして Ctrl + D を押します。これで
System Generator から、データ型の不一致があればそれがレポートされるようになります。
Vivado : System Generator を使用したデザイン
UG897 (v2014.3) 2014 年 10 月 1 日
japan.xilinx.com
159
第章 : System Generator の GUI ユーティリティ
[Xilinx View Signal]
Simulink シミュレーションの実行後に選択した信号の波形図を生成できるようにする機能です。
使用方法
1 つの信号選択
1.
次の図に示すように、表示する信号を選択して右クリックします。
2.
[Xilinx View Signal] をクリックします。
2. 選択
1. 右クリック
複数の信号選択
1.
デザイン内の空白部分を右クリックします。
1. 右クリック
2.
2. 選択
[Xilinx View Signals] をクリックして信号を選択するダイアログボックスを表示します。このダイアログボック
スの左側には選択可能な信号がすべてリストされ、右側に選択した信号が入力されます。
Vivado : System Generator を使用したデザイン
UG897 (v2014.3) 2014 年 10 月 1 日
japan.xilinx.com
160
第章 : System Generator の GUI ユーティリティ
3.
信号をダブルクリックすると、リストに信号が追加されるか、リストから信号が削除されます。
ダブルクリック
4.
[OK] をクリックして選択を確認すると、選択した信号がハイライトされます。
Vivado : System Generator を使用したデザイン
UG897 (v2014.3) 2014 年 10 月 1 日
japan.xilinx.com
161
第章 : System Generator の GUI ユーティリティ
波形ビューアーでの信号の表示
追加した信号を波形ビューアーで表示するには、シミュレーションを実行してシミュレーションデータを生成する必
要があります。
シミュレーションボタンをクリックしてシミュレーションを実行します。
シミュレーションが終了したら、生成された波形データが波形ビューアーに表示されます。
System Generator セッション中は、共通波形ビューアーは閉じる必要はありません。共通波形ビューアーには、最新
のシミュレーション信号が表示されます。これは、 System Generator を終了すると閉じます。
波形ビューアーとモデル間のクロスプローブ
波形ビューアーで信号名を選択すると、同じ信号が System Generator モデルでオレンジ色でハイライトされます。こ
のハイライト機能により、波形とモデル内のワイヤを関連付けやすくなります。
Vivado : System Generator を使用したデザイン
UG897 (v2014.3) 2014 年 10 月 1 日
japan.xilinx.com
162
第章 : System Generator の GUI ユーティリティ
波形ビューアーを閉じる
波形ビューアーは、次の手順で閉じることができます。
1.
デザイン内の空白部分を右クリックします。
2.
[Xilinx View Signals] をクリックして信号を選択するダイアログボックスを表示します。
3.
[Close Waveform] をクリックします。
前に生成した波形データの表示方法
1.
波形ビューアーのインスタンスが現在の System Generator セッションで開いていることを確認します。
2.
開く波形データファイル (model_name.wdb) を見つけます。
注記 : 注記 : 波形データは wavedata ディレクトリに保存されています。
3. MatLab コンソールに xlOpenWaveFormData(‘c:/waveData/model_name.wdb’) と入力します。この際、波形データ
ファイルの絶対パスを入力するようにしてください。
4.
Waveform Viewer で波形データを確認します。
Vivado : System Generator を使用したデザイン
UG897 (v2014.3) 2014 年 10 月 1 日
japan.xilinx.com
163
第章 : System Generator の GUI ユーティリティ
廃止予定の WaveScope 信号名のアップグレード方法
デザインに廃止予定の WaveScope ブロックが含まれる場合、このブロックからの既存のモニター信号名をアップグ
レードしたブロックのものに移行する必要があります。
1.
次の図に示すように、 WaveScope ブロックを右クリックします。
2.
[Xilinx Tools] → [Upgrade block] をクリックします。
•
アップグレードが実行されます。
Vivado : System Generator を使用したデザイン
UG897 (v2014.3) 2014 年 10 月 1 日
japan.xilinx.com
164
第章 : System Generator の GUI ユーティリティ
•
アップグレードが実行されたら、次の図のように、廃止予定の
MATLAB コンソールにサマリが記述されます。
•
最後にシミュレーションボタンをクリックしてシミュレーションを実行します。
•
シミュレーションが終了したら、廃止予定の WaveScope ブロックからの信号名が波形ビューアーに表示されるよ
うになります。
Vivado : System Generator を使用したデザイン
UG897 (v2014.3) 2014 年 10 月 1 日
japan.xilinx.com
WaveScope
ブロックがモデルから削除され、
165
付録 B
その他のリソースおよび法的通知
ザイリンクスリソース
アンサー、資料、ダウンロード、フォーラムなどのサポートリソースは、ザイリンクスサポートサイトを参照して
ください。
ザイリンクスで使用される技術用語については、ザイリンクス用語集を参照してください。
ソリューションセンター
デバイス、ツール、 IP のサポートについては、ザイリンクスソリューションセンターを参照してください。トピッ
クには、デザインアシスタント、アドバイザリ、トラブルシュートヒントなどが含まれます。
参考資料
次の資料は、本書を補足するためのものです。
1.
『Vivado Design Suite リファレンスガイド : System Generator を使用したモデルベースの DSP デザイン』 (UG958)
2.
『Vivado Design Suite チュートリアル : System Generator を使用したモデルベースの DSP デザイン』 (UG948)
3.
『Vivado Design Suite ユーザーガイド : Vivado IDE の使用』 (UG893)
4.
『Vivado Design Suite ユーザーガイド :デザインフローの概要』 (UG892)
5.
『Vivado Design Suite 移行手法ガイド』 (UG911)
6.
『Vivado Design Suite ユーザーガイド :IP を使用した設計』 (UG896)
7.
『Vivado Design Suite ユーザーガイド :制約の使用』 (UG903)
8.
『Vivado Design Suite ユーザーガイド :Tcl スクリプト機能の使用』 (UG894)
9.
『Vivado Design Suite チュートリアル : デザインフローの概要』 (UG888)
10. 『Vivado Design Suite ユーザーガイド :システムレベルデザイン入力』 (UG895)
11. 『Vivado Design Suite ユーザーガイド : リリースノート、インストールおよびライセンス』 (UG973)
12. Vivado Design Suite ビデオチュートリアル (http://japan.xilinx.com/training/vivado/index.htm)
13. Vivado Design Suite 資料ページ (http://japan.xilinx.com/support/documentation/dt_vivado2014-4.htm)
14. Vivado Design Suite ユーザーガイド (http://japan.xilinx.com/support/documentation/dt_vivado2014-4_userguides.htm)
15. Vivado Design Suite リファレンスガイド
(http://japan.xilinx.com/support/documentation/dt_vivado2014-4_referenceguides.htm)
Vivado : System Generator を使用したデザイン
UG897 (v2014.3) 2014 年 10 月 1 日
japan.xilinx.com
166
第章 : 16. Vivado Design Suite 手法ガイド
(http://japan.xilinx.com/support/documentation/dt_vivado2014-4_methodologyguides.htm)
17. 『UltraFast™ 設計手法 (Vivado Design Suite 用)』 (UG949)
18. Vivado Design Suite 資料ページ (http://japan.xilinx.com/support/documentation/dt_vivado2014-4.htm)
19. ザイリンクスウェブサイトのダウンロードセンター (http://japan.xilinx.com/support/download/index.htm)
法的通知
The information disclosed to you hereunder (the “Materials”) is provided solely for the selection and use of Xilinx products.To the maximum extent
permitted by applicable law:(1) Materials are made available "AS IS" and with all faults, Xilinx hereby DISCLAIMS ALL WARRANTIES AND
CONDITIONS, EXPRESS, IMPLIED, OR STATUTORY, INCLUDING BUT NOT LIMITED TO WARRANTIES OF MERCHANTABILITY,
NON-INFRINGEMENT, OR FITNESS FOR ANY PARTICULAR PURPOSE; and (2) Xilinx shall not be liable (whether in contract or tort,
including negligence, or under any other theory of liability) for any loss or damage of any kind or nature related to, arising under, or in connection
with, the Materials (including your use of the Materials), including for any direct, indirect, special, incidental, or consequential loss or damage
(including loss of data, profits, goodwill, or any type of loss or damage suffered as a result of any action brought by a third party) even if such
damage or loss was reasonably foreseeable or Xilinx had been advised of the possibility of the same.Xilinx assumes no obligation to correct any
errors contained in the Materials or to notify you of updates to the Materials or to product specifications.You may not reproduce, modify, distribute,
or publicly display the Materials without prior written consent.Certain products are subject to the terms and conditions of Xilinx’s limited warranty,
please refer to Xilinx’s Terms of Sale which can be viewed at http://www.xilinx.com/legal.htm#tos; IP cores may be subject to warranty and
support terms contained in a license issued to you by Xilinx.Xilinx products are not designed or intended to be fail-safe or for use in any application
requiring fail-safe performance; you assume sole risk and liability for use of Xilinx products in such critical applications, please refer to Xilinx’s
Terms of Sale which can be viewed at http://www.xilinx.com/legal.htm#tos.
© Copyright 2012-2014 Xilinx, Inc. Xilinx, the Xilinx logo, Artix, ISE, Kintex, Spartan, Virtex, Vivado, Zynq, and other designated brands
included herein are trademarks of Xilinx in the United States and other countries.All other trademarks are the property of their respective owners.
この資料に関するフィードバックおよびリンクなどの問題につきましては、 [email protected] まで、または各ページの
右下にある [フィードバック送信] ボタンをクリックすると表示されるフォームからお知らせください。フィードバックは日本語で
入力可能です。いただきましたご意見を参考に早急に対応させていただきます。なお、このメールアドレスへのお問い合わせは受
け付けておりません。あらかじめご了承ください。
Vivado : System Generator を使用したデザイン
UG897 (v2014.3) 2014 年 10 月 1 日
japan.xilinx.com
167

System Generator を使用したモデル ベースの DSP デザイン

Comments

Description

Transcript

System Generator を使用したモデルベースの DSP デザイン