YGV639 （VC1E）

YGV639
VC1E
Video Controller 1 with Enhanced Functions
■
概要
YGV639(機能名：VC1E)は、低価格なシステム構成でも高精彩なグラフィック画像を簡単に生成
できるディスプレイコントローラーです。
YGV639 は、デジタルビデオデコーダーを内蔵しており、バックビューCCD カメラ映像上に、文
字やライン、グラフィックアイコン（以下スプライト）をスーパーインポーズすることができます。
シリアルポート通信でもアニメーションのような表現が可能で、安価な OSD コントローラーと
同等の CPU 制御負荷で、圧倒的な画像表現を実現します。
YGV639 は、スプライトに使用するためのビットマップ画像データやフォントデータを格納する
パターンメモリーを 512M ビット(64M バイト)まで接続できます。
従来のグラフィックコントローラーでは、複雑な表示制御プログラムの開発が必要でしたが、
YGV639 では、表示のための属性テーブルを書き換えるだけで、
簡単にスプライトを表示できます。
YGV639 は、
表示のためのラインメモリーを内蔵しています。このため外部 VRAM が不要となり、
少ない部品点数でシステム構築できます。
CPU
パターンメモリー
最大 512M ビット
LCD モニター
ビデオカメラ
YGV639
!
Info
Menu Front
Guide
Off
AM 8:32
YGV639 カタログ
CATALOG No.: LSI-3GV639A41
2011.10
YGV639
近年の安全意識の高まりから、自動車へビデオカメラの搭載が進んでいます。YGV639 は、カメ
ラ映像上に車幅ラインを描画する機能を搭載しており、パーキングをアシストするシステムに最適
です。
車載温度保証条件をクリアしており、車載 ECU にも使用できます。
 YGV639 の画面生成の仕組み
画面構成
YGV639 が表示する画面は、レイヤーと呼ばれる 341 階層の画像と、1 つのバックドロップ面と、
単一色のボーダー面で構成されます。
[スプライト]
[レイヤー]
[表示画面]
レイヤー340
レイヤー339
檻の中のライオン
檻の中のライオン
レイヤー338
檻の中のライオン
レイヤー0
バックドロップ面
ボーター面
1 つのレイヤーにはスプライト、複数のライン、文字列のどれか 1 つを選択することができます。
1 つのレイヤーには、スプライトは 1 つ、文字列は 1 行、ラインは最大 510 本を表示できます。
①スプライト
②複数のライン
③文字列
あ
い
う
表示優先順位は、上からレイヤー層、バックドロップ面、ボーダー面の順になります。レイヤー
と外部映像が表示されない場合は、ボーダー面に設定したボーダーカラーが表示されます。
スプライトを重ねて表示した場合も、スプライトの周辺を透明色に設定することで下の画像が見え
るようになります。また、画像を半透明として重ねることもできます。これをアルファブレンディ
ングと呼びます。
3GV639A41
2
YGV639
■
特徴
□ 表示機能
➢ 対応モニター
 TFT 液晶ディスプレイ（デジタル RGB 接続）および同等 I/F を持つ表示装置
モニター解像度
 NTSC, PAL, QVGA, WQVGA, VGA, WVGA, SVGA などプログラマブル
 LCD タイミングコントローラー機能内蔵
➢ 表示面機能
 最大 341 層のレイヤー構造と最大 1 層のバックドロップ面
 レイヤー単位にスプライト、ライン、文字列を表示
 画素単位のアルファブレンディング制御（アルファバイピクセル）
 レイヤー画質調整機能（コントラスト，ブライトネス）
 マクロコマンド機能によるアニメーション
➢
□ グラフィック生成機能
➢ スプライト
 最大 341 個/フィールドのスプライト表示
 サイズ 8×8 ～ 512×512 ドット縦横独立選択(8 ドット単位)
 64k 色中 2 色、16 色、32 色、64 色、256 色のパレットカラー、16 ビット RGB による 65536 色
自然画表示
 上下左右反転機能
 拡大縮小機能
 ピクセル単位のアルファブレンディング
 輪郭部のアンチエイリアシング機能
➢ 文字列
 文字列ごとにフォントタイプを指定
 プロポーショナルフォントなどの可変幅フォント対応
 拡大縮小機能
 アンチエイリアスフォント対応
➢ ライン描画
 始点、終点座標指定によるダイレクト描画（パターンデータ不要）
 最大 510 本/フィールドのライン表示が設定可能
 表示色 32768 色(RGB555)指定、またはパレットインデックス(10 ビット)指定
 ライン幅 1 ドット～16 ドット指定可能(1 ドット単位)
 アンチエイリアス描画機能
□ ビデオ映像入力
➢ デジタルビデオデコーダー内蔵
 NTSC/PAL 方式のコンポジットビデオ信号を直接入力し、デジタル RGB に変換
 コントラスト、ブライトネス、彩度、色相調整機能
 カラーキラー機能、映像入力検出機能
➢ ビデオ映像入力表示機能
 スケーリング機能(入力映像の解像度を表示解像度にあわせる機能、ズームは不可)
 鏡像反転機能(水平方向だけ)
3
3GV639A41
YGV639
□ その他
➢ CPU インターフェイス
 シリアル接続、または 8 ビット パラレル接続
 内蔵レジスタ、テーブルへはアクセスポートを介した間接マッピング
➢ パターンメモリーインターフェイス
 最大 512M ビット(64M バイト)、バス幅 8 ビットまたは 16 ビット
 マスク ROM、SRAM、NOR 型フラッシュメモリーが接続可能
 システムクロックの周期単位でのアクセスタイミング設定可能
➢ デバイス仕様
 鉛フリー 144 ピン LQFP パッケージ （YGV639-VZ）
 電源電圧：3.3V 電源（コア電圧用レギュレーター内蔵）
 CPU インターフェイス電源：3.3V～5V 可変
 動作温度範囲：-40℃ ～ +105℃
■
ブロック図
Analog
Video Input
VINP
VINM
Analog
Front
End
Video
Decoder
VREFP
VREFN
VREF0
Line
Buffer
(Video display
use)
Video
Signal
Controller
Monitor I/F
MD15-0
MA25-0
MOE_N
MWE_N
RAHZ_N
Pattern Memory Interface
Pattern
Memory I/F
Frame Data
Sprite
&
Text
Rendering
Processor
Controller
Line Buffer
F
HCSYNC_N
VSYNC_N
BLANK_N
DOTCLK
Sprite & Text Plane Generator
CLKV
STARTH
STARTV
CRTC
CPU I/F
Macro
D7-0
PS2-0
CS_N
RD_N
WR_N
WAIT_N
READY_N
INT_N
SDIN
SDOUT
SCS_N
SCLK
SER_N
RESET_N
3GV639A41
DR5-0
DG5-0
DB5-0
General
Table
Color Palette
Command
Registers
To all
blocks
module
CPU
LOADH
POL
OUTENV
TCONE
Clock
Line Plane Generator
Interface
To all
blocks
Clock
Gen.
Line
Rendering
Processor
4
XIN
XOUT
DTCKIN
DTCKS_N
PLLCTL3-0
YGV639
■
システム構成例
YGV639 を用いたシステム構成例を以下に示します。
5
3GV639A41
YGV639
■
端子表
CPU Interface(23 本)
端子名
D7-0
PS2-0
CS_N
RD_N
WR_N
数
8
3
1
1
1
I/O
I/O
I
I
I
I
WAIT_N
1
OT
READY_N
1
OT
INT_N
1
OD
SER_N
1
I
SCS_N
1
I
SDIN
1
I
SDOUT
1
OT
SCLK
1
I
RESET_N
1
I$
機能
属性
CPU データバス
5V トレラント
CPU ポート選択
5V トレラント
チップセレクト（兼用ピン） 5V トレラント
リードストローブ（兼用ピン） 5V トレラント
ライトストローブ（兼用ピン） 5V トレラント
CPU バスウェイト
5V トレラント
(3 ステート出力) （兼用ピン）
CPU バスレディ
5V トレラント
(3 ステート出力)
割り込み
5V トレラント
(オープンドレイン)
CPU インターフェイス選択
－
シリアルインターフェイス
5V トレラント
チップセレクト（兼用ピン）
シリアルインターフェイス
5V トレラント
データ入力（兼用ピン）
シリアルインターフェイス
データ出力(3 ステート出力) 5V トレラント
（兼用ピン）
シリアルクロック入力
5V トレラント
（兼用ピン）
リセット
トレラント
電源グループ
VD5
VD5
VD5
VD5
VD5
Level
CMOS
CMOS
CMOS
CMOS
CMOS
Drive
4mA
VD5
CMOS
4mA
VD5
CMOS
4mA
VD5
CMOS
4mA
VD3
CMOS
VD5
CMOS
VD5
CMOS
VD5
CMOS
VD5
CMOS
VD3
CMOS
電源グループ
VD3
Level
LVCMOS
Drive
4mA
VD3
LVCMOS
4mA
VD3
LVCMOS
4mA
VD3
LVCMOS
4mA
VD3
LVCMOS
電源グループ
AVDD
AVDD
AVDD
AVDD
AVDD
Level
Analog
Analog
Analog
Analog
Analog
4mA
Pattern Memory Interface(45 本)
端子名
MD15-0
数
16
MA25-0
26
MOE_N
1
MWE_N
1
RAHZ_N
1
I/O
I/O パターンメモリー
パターンメモリー
OT
(3 ステート出力)
パターンメモリー
OT
(3 ステート出力)
パターンメモリー
OT
(3 ステート出力)
パターンメモリー
I
え
機能
データバス
アドレスバス
アウトプットイネーブル
ライトストローブ
ハイインピーダンス切り替
Video Interface(5 本)
端子名
VINP
VINM
VREF0
VREFP
VREFN
3GV639A41
数
1
1
1
1
1
I/O
I
I
O
O
O
機能
アナログ映像入力
テスト用入力端子
ADC リファレンス端子
ADC 用正基準電圧端子
ADC 用負基準電圧端子
属性
アナログ
アナログ
アナログ
アナログ
アナログ
6
Drive
YGV639
Monitor Interface(29 本)
機能
デジタル映像 R 出力
デジタル映像 G 出力
デジタル映像 B 出力
垂直同期信号出力(兼用ピン)
水平同期/複合同期信号出力(兼用ピン)
ブランク信号出力(兼用ピン)
ドットクロック出力
垂直クロック出力(兼用ピン)
水平開始信号出力(兼用ピン)
垂直開始信号出力(兼用ピン)
水平ロード信号出力(兼用ピン)
極性反転出力(兼用ピン)
ゲートドライバー用出力許可信号出力
I/O
(兼用ピン)
タイミングコントローラー選択端子
I
(pulldown 抵抗内蔵)
電源グループ
VD3
VD3
VD3
VD3
VD3
VD3
VD3
VD3
VD3
VD3
VD3
VD3
Level
LVCMOS
LVCMOS
LVCMOS
LVCMOS
LVCMOS
LVCMOS
LVCMOS
LVCMOS
LVCMOS
LVCMOS
LVCMOS
LVCMOS
Drive
2mA
2mA
2mA
2mA
2mA
2mA
2mA
2mA
2mA
2mA
2mA
2mA
VD3
LVCMOS
2mA
VD3
LVCMOS
数
1
1
1
1
3
1
I/O
I
O
I
I
I/O
I
機能
リファレンスクロック入力
クリスタル接続端子
ドットクロック入力端子
ドットクロック入力選択端子
PLL 逓倍比設定端子(兼用ピン)
PLL 逓倍比設定端子
電源グループ
VD3
VD3
VD3
VD3
VD3
VD3
Level
端子名
XTEST2-0
VDD33
VDD5
VSS
PLLVDD
AVDD1, AVDD2
AVSS
数
3
11
1
14
1
2
2
I/O
I
－
－
－
－
－
－
OCPEN
1
Ｉ
TEST_REG
OCP_N
VDDCORE
VOUT18
VDDIN
1
1
3
1
2
I
O
－
－
－
機能
属性
電源グループ
Level
Drive
VD3
LVCMOS
テスト端子
－
デジタル電源
－
－
CPU インターフェイス用電源
－
－
デジタル VSS
－
－
PLL 用電源
－
－
アナログフロントエンド用電源
－
－
アナログフロントエンド用 VSS
－
－
過電流保護回路のリセット
VD5
CMOS
過電流保護回路使用/停止切り替 5V トレラント
え端子
VD5
CMOS
過電流保護回路の動作/停止制御 5V トレラント
VD5
CMOS
4mA
過電流検知状態出力
－
VDDIN
コア電源用コンデンサ接続端子
－
VDDIN
デジタル電源 1.8V 出力
－
コア電源(1.8V)用 3.3V 入力
－
－
端子名
DR5-0
DG5-0
DB5-0
VSYNC_N
HCSYNC_N
BLANK_N
DOTCLK
CLKV
STARTH
STARTV
LOADH
POL
数
6
6
6
1
1
1
1
1
1
1
1
1
OUTENV
1
TCONE
1
I/O
O
O
O
O
O
O
O
O
I/O
O
O
O
Clock (8 本)
端子名
XIN
XOUT
DTCKIN
DTCKS_N
PLLCTL3-1
PLLCTL0
Drive
LVCMOS
LVCMOS
LVCMOS
LVCMOS
2mA
for device(43 本)
【注意】YGV639 には内蔵プルアップ抵抗がありません。必要に応じ外部でプルアップしてください。


[I/O 欄]の記号の意味は以下のとおりです。
I
：入力端子 I$ ：シュミットトリガ付入力端子
O ：出力端子 OT ：3 ステート出力端子
OD：オープンドレイン出力端子
[属性欄]の意味は以下のとおりです。
 アナログ：アナログ端子
 トレラント：トレラント属性は、端子に電源電圧よりも高い電圧が印加された場合、印加された
端子から電源端子に電流が流れないことを示す属性です。
ただし、この端子には 5V の耐圧がありませんので、端子と電源電圧との電位差を 3.6V 以下に
する必要があります。そのため電源が供給されていない状態で(電源電圧=0V)、3.6V(推奨動作電
圧の最大値)を超える電圧を印加することはできません。
 5V トレラント：5V トレラント属性は 5V の耐圧のあるトレラント属性です。この端子は 5V の
耐圧がありますので電源電圧が 0V のときに 5V を印加することができます。
7
3GV639A41
YGV639
兼用端子
1)
CPUインターフェイス端子の共用
YGV639 はシリアルとパラレルの 2 つの CPU インターフェイスに対応しています。それぞれのイ
ンターフェイスで以下のように端子を共用します。
端子名
D7-0
PS2-0
CS_N
RD_N
WR_N
WAIT_N
READY_N
INT_N
2)
パラレルインターフェイス
(SER_N=H)
D7-0
PS2-0
CS_N
RD_N
WR_N
WAIT_N
READY_N
INT_N
シリアルインターフェイス
(SER_N=L)
不使用
不使用
SCS_N
SDIN
SCLK
SDOUT
不使用
INT_N
タイミングコントローラー端子の共用
YGV639 は LCD タイミングコントローラーを内蔵しており、TCONE 端子の設定によりその機能
を有効にすることができます。タイミングコントローラーの有効時と無効時で以下のように端子を
共用します。
端子名
DR5-0
DG5-0
DB5-0
DOTCLK
HCSYNC_N
VSYNC_N
BLANK_N
PLLCTL3
PLLCTL2
PLLCTL1
3GV639A41
タイミングコントローラー無効
(TCONE=L)
DR5-0
DG5-0
DB5-0
DOTCLK
HCSYNC_N
VSYNC_N
BLANK_N
PLLCTL3
PLLCTL2
PLLCTL1
8
タイミングコントローラー有効
(TCONE=H)
DR5-0
DG5-0
DB5-0
DOTCLK
CLKV
POL
STARTV
LOADH
STARTH
OUTENV
YGV639
■
端子配置図
MA16
MA17
MA18
MA19
VDD33
MA20
MA21
MA22
MA23
VSS
MA24
MA25
MWE_N
MOE_N
VDD33
MD15
MD7
VDDCORE
MD14
MD6
VSS
MD13
MD5
MD12
MD4
VDD33
MD11
MD3
MD10
MD2
VSS
MD9
MD1
MD8
MD0
VDD33
73
74
75
76
77
78
79
80
81
82
83
84
85
86
87
88
89
90
91
92
93
94
95
96
97
98
99
100
101
102
103
104
105
106
107
108
RAHZ_N
DR0
DR1
DR2
VSS
DR3
DR4
DR5
DG0
VDD33
DG1
DG2
DG3
DG4
VSS
DG5
DB0
VDDCORE
DB1
DB2
VDD33
DB3
DB4
DB5
VSYNC_N / POL
VSS
HCSYNC_N / CLKV
BLANK_N / STARTV
DOTCLK
VDD33
DTCKS_N
PLLCTL3 / LOADH
PLLCTL2 / STARTH
PLLCTL1 / OUTENV
PLLCTL0
SER_N
109
110
111
112
113
114
115
116
117
118
119
120
121
122
123
124
125
126
127
128
129
130
131
132
133
134
135
136
137
138
139
140
141
142
143
144
YGV639
TOP VIEW
72
71
70
69
68
67
66
65
64
63
62
61
60
59
58
57
56
55
54
53
52
51
50
49
48
47
46
45
44
43
42
41
40
39
38
37
VSS
MA15
MA14
MA13
MA12
VDD33
MA11
MA10
MA9
MA8
VSS
MA7
MA6
MA5
MA4
VDD33
MA3
VDDCORE
MA2
MA1
MA0
VSS
XIN
XOUT
VDD33
DTCKIN
PLLVDD
N.C.
TCONE
VSS
AVSS
VREFP
VREFN
VREF0
AVDD2
AVDD1
36
35
34
33
32
31
30
29
28
27
26
25
24
23
22
21
20
19
18
17
16
15
14
13
12
11
10
9
8
7
6
5
4
3
2
1
VINM
VINP
AVSS
INT_N
VSS
READY_N
VDD5
WAIT_N / SDOUT
VSS
D7
D6
D5
D4
D3
D2
D1
D0
VSS
OCP_N
TEST_REG
OCPEN
VDDIN
VOUT18
VDDIN
VDD33
PS0
PS1
PS2
VSS
RD_N / SDIN
WR_N / SCLK
CS_N / SCS_N
XTEST2
XTEST1
XTEST0
RESET_N
【注意】N.C.(pin45)は未接続端子で、リードフレームのみ存在し、チップに接続するボンディング
ワイヤーはありません。
9
3GV639A41
YGV639
■
電気的特性
 絶対最大定格
項目
記号
電源電圧(VDD5 端子)
VDD5
電源電圧(VDD33, VDDIN 端子)
VDD33
アナログ電源電圧(AVDD 端子)
VAVD
PLL 電源電圧(PLLVDD 端子)
VPLVD
入力端子電圧(VDD5 電源端子)
VI
入力端子電圧(RESET_N 端子)
VI
入力端子電圧(RESET_N 端子以外の VDD33 電源端子)
VI
入力端子電圧(AVDD 電源端子)
VI
出力端子電圧
VO
(VDD5 電源、5V トレラント端子 入出力端子を含む)
出力端子電圧(上記以外の VDD5 電源端子)
VO
出力端子電圧(VDD33 電源端子 入出力端子を含む)
VO
出力端子電圧(AVDD 電源端子 入出力端子を含む)
VO
入力端子電流
II
出力端子電流
IO
保存温度
TSTG
定格
-0.5 ～ +7.0
-0.5 ～ +4.6
-0.5 ～ +4.6
-0.5 ～ +2.5
-0.5 ～ +7.0
-0.5～VDD33+4.6( ≤5.5 最大)
-0.5 ～ VDD33+0.5( ≤4.6 最大)
-0.5 ～ AVDD+0.5( ≤4.6 最大)
単位
V
V
V
V
V
V
V
V
注意
1
1
1
1
1
1
1
1
-0.5 ～ +5.5
V
1
-0.5 ～ VDD5+0.5( ≤5.5 最大)
-0.5 ～ VDD33+0.5( ≤4.6 最大)
-0.5 ～ AVDD+0.5( ≤4.6 最大)
-20 ～ +20
-20 ～ +20
-50 ～ +125
V
V
V
mA
mA
℃
1
1
1
単位
V
V
V
V
℃
注意
1
1
1, 2
1
3
【注意】端子の電源および属性の詳細は『端子表』を参照してください。
【注意 1】VSS(GND)=0V を基準とした値
 推奨動作条件
項目
電源電圧(VDD33, VDDIN 端子)
アナログ電源電圧（AVDD 端子）
PLL 電源電圧(PLLVDD 端子)
CPU I/F 電源電圧(VDD5 端子)
動作周囲温度
記号
VDD33
VAVD
VPLVD
VDD5
TOP
最小
3.0
3.0
1.65
3.0
-40
標準
3.3
3.3
1.8
5.0
最大
3.6
3.6
1.95
5.25
105
【注意 1】VSS(GND)=0V を基準とした値
【注意 2】PLLVDD 端子は、本 LSI の VOUT18 端子を接続してください。LSI 外部に 1.8V 電源を
持つ必要はありません。
【注意 3】以下の条件を想定しています。
・4 層基板で 100mm×120mm 以上
・銅箔面積率が 300%以上
・ステージ部と基板 の 半田付けなし
 消費電流
項目
総消費電力
消費電流内訳
VDD33, VDDIN
VDD5
AVDD
条件
CL=20pF
VIL=GND
VIH=VDD33
記号
最小
標準
最大
単位
注意
PD
544
mW
1
IVDD
120
mA
1, 2
IVDD5
7.5
mA
1
IAVD
20
mA
1
【注意 1】消費電流、消費電力値は、推奨動作条件での値です。
【注意 2】PLLVDD に流れる電流は、内蔵レギュレーターで生成するため VDD33, VDDIN の電流値
に含まれます。
3GV639A41
10
YGV639
 直流特性
項目
記号
最小
VIL
標準
最大
単位
注意
-0.3
VDD33×0.3
V
1
VIL
-0.3
0.8
V
1,2
VIL
-0.3
VDD5×0.2
V
1,3
VIL
-0.3
0.8
V
1,3
VIH
VDD33×0.7
VDD33+0.3
V
1
VIH
2.0
5.5
V
1, 4
VIH
2.0
VDD33+0.3
V
1,2
VIH
VDD5×0.8
5.5
V
1,3
VIH
2.0
5.5
V
1,3
低レベル入力電圧
- XIN 端子
- 電源グループ “VD3” の 入力 および
入出力端子 (XIN 端子 を除く)
- 電源グループ “VD5” の 入力 および
入出力端子： @VDD5=3.0～3.6V 時
- 電源グループ “VD5” の 入力 および
入出力端子： @VDD5=3.6~5.25V 時
高レベル入力電圧
- XIN 端子
RESET_N 端子
- 電源グループ “VD3” の 入力 および
入出力端子 (XIN 端子, RESET_N を除く)
- 電源グループ “VD5” の 入力 および
入出力端子： @VDD5=3.0～3.6V 時
- 電源グループ “VD5” の 入力 および
入出力端子： @VDD5=3.6~5.25V 時
【注意 1】VSS(GND)=0V を基準とした値
【注意 2】『端子表』の 電源グループ欄：“VD3” の端子 に対する規定
【注意 3】『端子表』の 電源グループ欄：“VD5” の端子 に対する規定
【注意 4】VDD33 に電源供給時は、RESET_N 端子に 5.5V まで印加できます。VDD33=0V 時は、RESET_N 端
子に 4.6V まで印加できます。
項目
条件
記号
最小
IOL=100μA
VOL
IOL=2mA
標準
最大
単位
注意
0
0.2
V
1,2
VOL
0
0.4
V
1,2
IOL=100μA
VOL
0
0.2
V
1,3
IOL=4mA
VOL
0
0.4
V
1
IOH= -100μA
VOH
VDD33-0.2
VDD33
V
1,2
IOH= -2mA
VOH
2.4
VDD33
V
1,2
IOH= -100μA
VOH
VDD5-0.2
VDD5
V
1,3
IOH= -4mA
VOH
VDD5×0.8
VDD5
V
1,3
最大
単位
注意
低レベル出力電圧
-電源グループ “VD3” の 出力
および 入出力端子
(XOUT 端子 を除く)
-電源グループ “VD5” の出力
および 入出力端子
高レベル出力電圧
-電源グループ “VD3” の 出力
および 入出力端子
(XOUT 端子 を除く)
-電源グループ “VD5” の出力
および 入出力端子
【注意 1】VSS(GND)=0V を基準とした値
【注意 2】『端子表』の 電源グループ欄：“VD3” の端子 に対する規定
【注意 3】『端子表』の 電源グループ欄：“VD5” の端子 に対する規定
項目
条件
記号
最小
入力リーク電流
ILI
-10
+10
μA
出力リーク電流
ILO
-25
+25
μA
記号
CI
CO
CIO
最小
項目
入力端子容量
出力端子容量
入出力端子容量
11
標準
標準
最大
10
10
10
単位
pF
pF
pF
3GV639A41
YGV639
項目
アナログビデオ入力電圧(VINP 端子)
記号
VVINP
最小
標準
1.25
最大
1.4
単位
Vp-p
注意
1
【注意 1】上記最大値は R#28:ADCGAIN=2’b00 に設定した場合のスペックです。
 交流特性
＜測定条件＞
入力電圧
入力遷移時間
測定基準電圧
出力負荷容量
0V / VDD33
1ns
（遷移時間は VDD33×0.2 と VDD33×0.8 の間で規定します。）
入力 VIL/VIH
出力 VDD33/2V
20pF
クロック入力
番号
1
2
3
4
5
6
7
項目
XIN Clock Frequency
XIN Clock Cycle Time
DTCKIN Clock Frequency
DTCKIN Clock Cycle Time
XIN, DTCKIN Clock High Level Pulse Width
XIN, DTCKIN Clock Low Level Pulse Width
SYCLK Clock Frequency
SYCLK Clock Cycle Time
PLL Out Clock Frequency
PLL Out Clock Cycle Time
DCLK Clock Frequency
DCLK Clock Cycle Time
記号
fXIN
tXIN
fDTCKIN
tDTCKIN
twhCLK
twlCLK
fSYCLK
tSYCLK
fPLLO
tPLLO
fDCLK
tDCLK
最小
6
25
標準
最大
40
166
40
25
7.5
7.5
83.16
12.03
252
3.01
332.64
3.96
40
25
【注意 1】SYCLK は、PLL Out を 4 分周した内部クロックです。
【注意 2】DCLK は、内部で使用するドットクロックです。
1, 2
3
4
V IH
0.5V DD
V IL
3GV639A41
12
単位
MHz
ns
MHz
ns
ns
ns
MHz
ns
MHz
ns
MHz
ns
注意
1
1
1
1
2
2
YGV639
電源とリセット入力
番号
1
2
3
4
5
6
7
8
9
10
項目
RESET_N 端子入力時間
RESET_N ネゲート後 CPU アクセス待機時間
RESET_N セットアップ時間
電源投入時間差(VDD33, VDDIN, AVDD)
電源切断時間差(VDD33, VDDIN, AVDD)
電源立ち上がり時間
VDD5 電源投入切断時間差
コア電源 VOUT18 立ち上がり時間
OCPEN 端子初期化時入力時間
OCPEN 端子異常時 Low 入力時間
記号
twRES
twAW
tsRES
tVSKWR
tVSKWF
tVRISE
tVSKWC
tvCORE
twOCPE
twOCPR
最小
10
10～67
0
標準
最大
単位 注意
μs
1
ms
ns
2
s
3
s
4
ms
s
5
μs
6
μs
ms
1
1
200
-1
300
10
0.4
10
【注意 1】最も遅く立ち上がった電源が 3.0V に、VOUT18 が 1.7V に達し、かつ XIN 端子に入力す
るクロックが安定してからの時間です。
【注意 2】VDD33, VDDIN, AVDD のうち最も早く立ち上がった電源に対する規定です。
【注意 3】VDD33, VDDIN, AVDD を同時に投入することを推奨します。電源の投入に 1 秒以上の時
間差が発生すると LSI の信頼性に影響を及ぼす場合があります。
【注意 4】VDD33, VDDIN, AVDD を同時に遮断することを推奨します。電源の遮断に 1 秒以上の時
間が発生すると LSI の信頼性に影響を及ぼす場合があります。
【注意 5】5V 電源 VDD5 に電圧を印加した状態で、3V 電源(VDD33, VDDIN, AVDD)を遮断するこ
とができます。
【注意 6】VOUT18, VDDCORE 端子に 4.7μF のコンデンサを 4 個付けた状態の値です。
6
3.0v (VDD5=3.3V)
4.75v (VDD5=5.0V)
3.0v
VDD5
1
7
6
VDD33
VDDIN
AVDD
3.0v
3.0v
1.65v
6
4
1.7v
VOUT18
1
1
3
1
RESET_N
2
2
CS_N
XIN
5
VDD33
AVDD
3.0v
7
VDD5
3.0v (VDD5=3.3V)
4.75v (VDD5=5.0V)
13
3GV639A41
YGV639
VDDIN
2.0v
8
8
1.7v
VOUT18
VOUT18
ショート
1.7v
9
VOUT18
ショート
10
10
OCPEN
1
1
RESET_N
OCP_N
CPU が
異常を検知
電源立上げ時
復帰処理
正常な
復帰を確認
一時的な電源ショート
復帰処理
CPU が
異常を検知
異常の継続
を確認
継続的な電源ショート
CPUインターフェイス
1)
番号
1
2
3
4
5
6
7
8
9
10
11
12
13
14
15
16
17
パラレルインターフェイス
項目
PS2-0: Setup Time
PS2-0: Hold Time
CS_N: Setup Time
CS_N: Hold Time
D7-0: Output Data Turn On Time
D7-0: Output Data Turn Off Time
D7-0: Output Data Valid Delay Time
D7-0: Output Data Hold Time
WAIT_N, READY_N: Turn On Time
WAIT_N, READY_N: Valid Delay Time
WAIT_N, READY_N: Turn Off Time
D7-0: Input Data Setup Time
D7-0: Input Data Hold Time
READY_N: Hold Time
Command Pulse Active Time
Command Pulse Inhibit Time
Command Cycle Time
記号
tsA
thA
tsCS
thCS
tonD
toffD
tdD
thD
最小
4
0
0
0
0
0
tonWAIT
0
tdWAIT
toffWAIT
tsD
tSYCLK+15
thD
2
thREADY
0
taCMD
2×tSYCLK
tiCMD
4×tSYCLK
tcCMD
6×tSYCLK
標準
最大
単位
注意
1
1
2
2
30
0
ns
25
30
30
3
3
3
【注意 1】WR_N, RD_N 信号に対する規定。ただし、CS_N コントロールときには、CS_N に対する
規定。
【注意 2】WR_N, RD_N コントロールであることの条件。この規定を満たさない場合は CS_N コン
トロールとなる。
【注意 3】command pulse とは、WR_N, RD_N 信号のそれぞれと CS_N 信号を OR したときのローア
クティブ pulse です。
3GV639A41
14
YGV639
i) CPUリードサイクル
PS2-0
1
2
CS_N
3
4
RD_N
6
8
5
Hi-Z
D7-0
Hi-Z
7
10
11
9
Hi-Z
WAIT_N
Hi-Z
14
7
READY_N
ii)
11
9
Hi-Z
Hi-Z
CPUライトサイクル
PS2-0
1
2
CS_N
3
4
WR_N
12
13
D7-0
11
9
Hi-Z
WAIT_N
Hi-Z
10
14
11
9
READY_N
iii)
Hi-Z
Hi-Z
アクセスサイクル
CS_N
WR_N
RD_N
15
16
17
15
16
17
15
15
16
17
15
16
17
3GV639A41
YGV639
シリアルインターフェイス
2)
番号
1
2
3
4
5
6
7
8
9
10
項目
SCLK Clock Cycle Time
SCLK Clock High Level Pulse Width
SCLK Clock Low Level Pulse Width
SCS_N: Setup Time
SCS_N: Hold Time
SDIN: Setup Time
SDIN: Hold Time
SDOUT: Output Data Delay Time
SDOUT: Turn Off Time
SCS_N: Pulse Inhibit Time
記号
twSCLK
twhSCLK
twlSCLK
tsSCS
thSCS
tsSDI
thSDI
tdSDO
tofffSDO
tiSCS
最小
200
100
100
25
25
25
25
標準
最大
単位
注意
1
1
1
ns
100
20
400
2
【注意 1】初期化時、システムクロックには XIN を 2 分周したクロックが使われます。また、SCLK
をシステムクロックで 2 回サンプリングします。
よって、twSCLK の最小値は XIN 周期の 8 倍（tXIN × 8）になり、twhSCLK および twlSCLK の最小
値は XIN 周期の 4 倍（tXIN × 4）になります。上記表の規定値と比較し、大きいほうの値
を用いてください。
【注意 2】初期化時、tdSDO の最大値は、XIN 周期の 6 倍+100ns（tXIN × 6 + 100ns）になります。
SCS_N
1
4
3
5
2
SCLK
6
7
SDIN
8
SDOUT
8
Hi-Z
10
SCS_N
SCLK
3GV639A41
16
9
YGV639
パターンメモリーインターフェイス
番号
1
2
3
4
5
6
7
8
9
10
11
12
項目
MA25-0: Output Delay Time from SYCLK
MOE_N: Output Delay Time from SYCLK
MWE_N: Output Delay Time from SYCLK
MD15-0 : Input Setup Time to SYCLK
MD15-0 : Input Hold Time from SYCLK
MD15-0 : Output Delay Time from SYCLK
MA25-0: Hold Time from MOE_N
MD15-0 : Input Hold Time from MOE_N, MA25-0
MA25-0: Hold Time from MWE_N
MD15-0 : Hold Time from MWE_N
MD15-0 : Turn Off Time from MWE_N
Output Turn Off/On Time from RAHZ_N
記号
tdMA
tdOE
tdWE
tsMD
thMD
tdMD
thMAR
thMDI
thMAW
thMDO
toffMDO
ton/offRA
最小
標準
2
2
4
0
最大
14
14
14
24
0
0
0
1
1
単位
ns
注意
1
1
1
1
1
1
10
25
【注意 1】SYCLK は内部クロックです。
1)
メモリーアクセスサイクル
i) ランダムリードサイクル
SYCLK
1
MA25-0
1
2
2
7
MOE_N
3
MWE_N
8
4
5
MD15-0
【注意】リードアクセス終了後、次にパターンメモリーにアクセスするまでの間は MA25-0,
MOE_N の値は保持されます。
ii)
ライトサイクル
SYCLK
1
1
MA25-0
2
MOE_N
9
3
3
MWE_N
11
6
10
MD15-0
【注意】ライトアクセス終了後、次にパターンメモリーにアクセスするまでの間は MA25-0 の値
は保持されます。
17
3GV639A41
YGV639
iii)
RAHZ_N
MA25-0,MD15-0
MOE_N,MWE_N
12
12
RAHZ_N
iv)
YGV639 と接続する外部メモリーのAC特性
YGV639 と接続する外部メモリーの AC 特性は、以下の条件を満足する必要があります。
(下記の条件は、YGV639 のパターンメモリーインターフェイスでの AC 特性から換算した値で下記
のスペックを直接保証するものではありません。また下記の項目名は外部接続メモリーを主体とす
るものです。)
表中の F, R, P の値は下記です。
 F＝（R#2:FLTIM[1:0]+1）
フローティングクロック数
 R＝（R#3:RDM[3:0]+1）
ランダムアクセスクロック数
 P＝（R#3:PAG[2:0]+1）
ページモードアクセスクロック数
番号
13
14
15
16
17
18
項目
Address, Access Time
Output Enable Time
Page Mode Access Time
Data Turn On Time
Data Turn Off Time
Data Setup Time
条件
(F + R) * tSYCLK – tdMA(max) – tsMD(min) 以下であること
R * tSYCLK – tdOE(max) – tsMD(min) 以下であること
P * tSYCLK – tdMA(max) – tsMD(min) 以下であること
0[ns]以上であること
F * tSYCLK - tdOE(max) + tdWE(min) 以下であること
R * tSYCLK - tdMD(max) + tdWE(min) 以下であること
・リードアクセスタイミング
F
R
P
SYCLK
tdMA(max)
tdMA(max)
tdOE(max)
MA25-(n+1)
tdMA(max)
tdMA(max)
MA(n)-0
15
13
tdOE(max)
7
MOE_N
tdWE(max)
14
MWE_N
18
10
16
tsMD(min)
8
tsMD(min)
MD15-0
・ライトアクセスタイミング
F
R
SYCLK
tdMA(max)
tdMA(max)
MA25-(n+1)
MA(n)-0
tdOE(max)
MOE_N
tdWE(max)
tdWE(max)
MWE_N
tdMD(max)
18
10
MD15-0
【注意】図中「MA25-(n+1)」,「MA(n)-0」の“n”は、R#4: PGN[2:0]の値によって決まります。
3GV639A41
18
17
8
YGV639
表示タイミング信号
番号
項目
1
DOTCLK: Delay Time
VSYNC_N, HCSYNC_N, BLANK_N, DR5-0, DG5-0,
2
DB5-0, CLKV, STARTH, STARTV, LOADH, POL,
OUTENV: Output Hold Time
VSYNC_N, HCSYNC_N, BLANK_N, DR5-0, DG5-0,
3
DB5-0, CLKV, STARTH, STARTV, LOADH, POL,
OUTENV: Output Delay Time
記号
tdDOTC
最小
thDISP
-4
tdDISP
標準
最大
26
単位 注意
ns
ns
4
ns
DTCKIN または XIN
1
1
1
DOTCLK
2
3
Outputs
【注意】上記は DOTCLK を反転していない状態を示します。
19
3GV639A41
YGV639
■
パッケージ外形図
注）
1. 表面実装LSIは、保管条件、および、半田付けについての特別な配慮が必要です。
2. 組立工場により、寸法や形状などが異なる場合があります。
詳しくはヤマハ代理店までお問い合わせください。
Note: 1. Special attention needs to be paid to the storage conditions and soldering method of the
surface mount IC.
2. Dimension, form, etc. may differ depending on assembly plants.
For details, please contact your local Yamaha agent.
3GV639A41
20
YGV639
21
3GV639A41
YGV639
安全上のご注意とお願い
警告
禁止
禁止
禁止
禁止
絶対最大定格を超えて使用しないでください。
絶対最大定格を超えると破壊、損傷および劣化の原因となり、破裂・燃焼を起こし、火災の原因
となることや、傷害を負うことがあります。
デバイスの逆差し、差し違い、または電源のプラスとマイナスの逆接続はしないでください。
電流や消費電力が絶対最大定格を超え、破壊、損傷および劣化の原因になるだけでなく、破裂・
燃焼により傷害を負うことがあります。
なお、逆差しおよび差し違いのままで通電したデバイスは使用しないでください。
端子間の短絡をしないでください。
特に、高電圧端子と低電圧端子等の異なる電源端子が短絡した場合、発煙、発火、破裂の危険が
あります。
スピーカーから発音させるデバイスにおいては、デバイスの誤作動や故障によりスピーカーへの
異常出力が発生した場合の製品、システム設計における安全対策をお願いします。
スピーカーは振動板の振動に伴う空気流動でボイスコイル部の熱を放熱します。
デバイスの故障等により、ＤＣ信号（数Ｈｚ程度以下）が入力されると放熱性が急激に低下し、
たとえ定格入力以下で使用していても、ボイスコイルの断線、スピーカーの発煙、発火につなが
る場合があります。
注意
禁止
当社製品が発煙・発火したことによる延焼を防ぐために、また、周辺の影響により当社製品が発
煙・発火しないように、燃焼体、発火物、引火物の近くでは使用しないでください。
禁止
一般に半導体製品は誤作動したり、経年変化、劣化等により故障することがあります。
半導体製品の誤作動や故障により、生命・身体・財産が侵害されることのないように、製品、シ
ステムの安全設計、用途に応じたフェイルセーフなどの対策をお願いします。
禁止
デバイスに内蔵された DSP が、外乱等によって誤動作し、突然最大振幅波形が出力され、後続す
るヘッドフォンや外部アンプが損傷したり、耳に損傷が発生する可能性があります。
デバイスの誤作動や故障に対し、製品、システム設計における安全対策をお願いします。
禁止
半導体デバイスは、不燃性ではありませんので、過電流の発生や故障の場合に発煙・発火する場
合があります。 動作時または故障時にも過電流が流れ続けないよう、過電流防止等の安全設計
をお願いします。
禁止
デバイスに内蔵された保護回路が正常に動作しなかった場合を想定しての安全対策をお願いし
ます。デバイスに内蔵された、過電流保護回路、高温保護回路はどのような場合でもデバイスを
保護するわけではありません。使用方法や状況により、保護回路が正常に動作しなかったり、動
作する前にデバイスが破壊したりすることがあります。
禁止
安定した電源を使用してください。
電源が不安定な場合、保護機能が動作せず、デバイスが破壊したり、又デバイスの破壊により、
傷害を負ったり発煙・発火に至ることがあります。
禁止
実装したデバイスの端子上に、外部から導電性物質 (金属ピンなど) が落下し、ショート状態に
ならないように筐体設計上の配慮をしてください。又、筐体は破裂・燃焼による飛散防止などを
考慮した設計をしてください。飛散物による傷害を負うことがあります。
禁止
デバイスは動作時、発熱により高温になる場合があります。動作時のデバイスに直接触れると火
傷をする場合がありますので、ご注意してください。
v02