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YGV630（AVDP8）
YGV630 AVDP8 Advanced Video Display Processor 8 ■概要 YGV630（AVDP8）は、AVDP シリーズの高機能 OSD（On Screen Display）コントローラー としての性格を受け継ぎつつ、新たにビデオデコーダー機能、ビデオ映像の補正機能、スケーラ機 能、マルチ画面制御機能などを搭載した車載用画像制御デバイスです。 ■特徴 □CPU インターフェイス ・ データバス幅は 16bit または 32bit の選択が可能 ・ WR3-0_N 端子によりバイトライトが可能 ・ ビッグエンディアン、リトルエンディアンどちらのデータアクセス方法の CPU にも接続可能 ・ CPU からビデオメモリーの全空間へ直接描画が可能 ・ 割り込み端子あり ・ バスウェイトとバスレディ信号制御可能 □クロック ・ システムクロック作成用 PLL 内蔵 ・ ドットクロック作成用 PLL 内蔵 □アナログ映像入力 ・ 12 チャネルのアナログ映像入力 ・ コンポジットビデオ、Ｓビデオ、コンポーネントビデオ入力対応 NTSC(M,J,4.43), PAL(B,D,G,H,I,M,N,CN)に対応 ・ アナログ RGB 入力対応（ドットクロック 10MHz 以下のプログレッシブスキャンだけ対応） ・ 最大で 4 系統のアナログ RGB が接続可能 □デジタル映像入力 ・ ITU-R BT.656 対応 ・ RGB（18bit）対応 （ドットクロック 75MHz 以下） ・ YCrCb（16bit）対応 （ドットクロック 75MHz 以下） ・ 1 チャネルのデジタル RGB（18bit）入力または 1 チャネルの YCrCb（16bit）入力または 2 チャネルの ITU-R BT.656 が入力可能 YGV630 カタログ CATALOG No.: LSI-3GV630A30 2013.7 YGV630 □デコーダー機能 ・ 10bit ADC を 3 個内蔵 ・ ビデオデコーダーを 2 個内蔵 ・ 2 チャネルのアナログ映像入力を同時にデコード可能 デコード可能な組み合わせ コンポジットビデオ×2 コンポジットビデオ＋S ビデオ ・ 複数アナログ映像ソースの切り替え機能 ・ 輝度補正機能 ・ 色調補正機能 □ビデオメモリーインターフェイス ・ ビデオメモリー容量を 64Mbit、128Mbit、256Mbit から選択可能 ・ データバス幅を 32bit または 64bit から選択可能 ・ ビデオメモリーとして SDR SDRAM が接続可能 □ビデオキャプチャ機能 ・ 2 チャネルの映像入力を同時にキャプチャ可能 ・ キャプチャ可能な映像入力 コンポジットビデオ、S ビデオ、コンポーネントビデオ、アナログ RGB、 ITU-R BT.656、デジタル RGB 、YCrCb （ただし、デジタル RGB、YCrCb はドットクロック 35MHz 以下だけキャプチャ可能） ・ 画像認識用キャプチャ（Y 成分だけキャプチャ）が可能 ・ キャプチャ範囲指定可能 ・ キャプチャ映像エラー制御機能 ・ 間引き機能 ・ 自動フレーム周期変換機能 □描画機能 ・ 描画コマンドによる描画機能 ・ コマンドは LINE、FILL、COPY の 3 種類 ・ コマンド FIFO を内蔵（描画コマンドの終了を待たずに次の描画コマンドの発行が可能） ・ フォーマット変換機能 ・ 描画時のαブレンディング機能（ドット単位にα値の指定が可能） ・ カラーマスク機能 ・ LINE コマンド時のアンチエイリアス機能 □表示機能 ・ バックドロップ面、OSD プレーン 2 面、キャプチャプレーン 2 面の計 5 面の同時表示が可能 ・ 表示優先順位制御機能 ・ ウィンドウ機能（キャプチャプレーンだけ） ・ 透明ドット指定可能 ・ αブレンディング機能 ・ フリッカーキャンセル機能 ・ キャプチャ映像補正機能 拡大縮小 歪補正 傾き補正（キャプチャプレーンだけ） ・ 解像度変換機能（キャプチャプレーンだけ） ・ PAL→NTSC 変換機能 ・ NTSC→PAL 変換機能 ・ インターレース→プログレッシブ変換機能 3GV630A30 -2- YGV630 □CRT コントロール機能 ・ インターレース、プログレッシブスキャンに対応 ・ NTSC、PAL に対応 ・ QVGA～XGA に対応 ・ 1 ドット、1 ライン単位に表示タイミングを設定可能 ・ 複合同期信号への等化パルス挿入機能 ・ ドットクロックの反転機能 ・ 同期信号の反転機能 ・ 外部同期機能 ・ 外部同期映像エラー制御機能 □映像出力 ・ アナログ RGB 出力（分解能各 8bit 最大動作周波数 40MHz） ・ デジタル RGB 出力（各 6bit 最大動作周波数 75MHz） ・ ITU-R BT.656 出力（バックドロップ面にアナログ RGB 映像またはデジタル RGB 映像を 表示する場合は ITU-R BT.656 は出力できません） ・ デジタル YCrCb 出力（16bit 最大動作周波数 75MHz） ・ ガンマ補正機能 □その他 ・ 電源電圧 ・ パッケージ ・ 動作周囲温度 3.3V、1.8V 鉛フリー 329 ボール プラスチック BGA（YGV630-BZ） ‒40℃ ～ ＋85℃ ■ブロック図 CPU CPU Interface Module Digital IN Analog IN Pixel Data Controller Video Decoder Unit ×2 Analog OUT Digital OUT Video Capture Controller Capture Plane Controller Drawing Processor Unit VRAM Interface Module Video memory (SDRAM) 3GV630A30 DAC ×3 -3- OSD Plane Controller CRT Controller Clock Generator sync OUT all block YGV630 ■システム構成例 ・車両外映像表示システム CPU カメラ映像入力 12 チャネル(max) Camera Camera Camera AVDP8 ［CVBS］ アナログ映像出力 デジタル映像出力 ［CVBS］ ［CVBS］ 映像+OSD ［Analog RGB］ ［Digital RGB］ Camera LCD (QVGA～XGA) ［CVBS］ 解像度変換+OSD キャプチャ Video Memory ・車載リアシートエンターテイメントシステム（RSE） CPU アナログ映像入力 12 チャネル(max) デジタル映像入力 1 チャネル Graphic Controller LSI DVD Player TV tuner Camera VCR AUX Hsync・Vsync Dotclock ［Analog RGB］ ［Digital RGB］ AVDP8 アナログ映像出力 デジタル映像出力 ［CVBS］ ［S-video］ ［YCrCb］ ［ITU656］ 映像+OSD ［Analog RGB］ ［Digital RGB］ ［CVBS］ ［S-video］ ［CVBS］ ［CVBS］ ［CVBS］ ［S-video］ ［YCrCb］ キャプチャ 解像度変換+OSD Video Memory 3GV630A30 -4- LCD (QVGA～XGA) YGV630 ・パネル解像度の映像入力に対する OSD CPU アナログ映像(QVGA～WQVGA) デジタル映像(QVGA～WXGA) Graphic Controller LSI Hsync・Vsync Dotclock AVDP8 アナログ映像出力 デジタル映像出力 バックドロップ面 ［Analog RGB］ ［Digital RGB］ 映像+OSD ［Analog RGB］ ［Digital RGB］ LCD (QVGA～XGA) OSD Video Memory ・アナログ映像入力に対する OSD CPU アナログ映像入力 AVDP8 アナログ映像出力 バックドロップ面 ［CVBS］ ［S-video］ ［YCrCb］ 映像+OSD ［Analog RGB］ ビデオ エンコーダー OSD Video Memory 注）本 LSI 内蔵のビデオデコーダー映像をバックドロップ面に表示する場合、 モニターによっては画面上部が歪むことがあります。 このような場合は、キャプチャ機能を使用することを推奨します。 3GV630A30 -5- YGV630 ・4 面同時キャプチャ CPU アナログ映像入力 Camera Camera CPU AVDP8 ［CVBS］ AVDP8 デジタル映像 ［CVBS］ ［Digital RGB］ Camera Camera バックドロップ面 ［Analog RGB］ ［Digital RGB］ ［CVBS］ ［CVBS］ キャプチャ キャプチャ Video Memory 3GV630A30 Video Memory -6- デジタル映像出力 アナログ映像出力 LCD (QVGA～XGA) YGV630 ■端子表 数 I/O 電源 VDD33 VDD18 VSS 18 19 33 － － － PLLVDD 6 － 端子名 － PLLVSS 6 － DACVDD 7 － DACVSS 7 － AFEVDD 3 － AFEVSS 4 システムリセット RESET_N 1 IS クロック XIN1 1 I XOUT1 1 O XIN2 1 I XOUT2 1 O REFCKS1-0 2 I CPU インターフェイス D15-0 16 I/O A22-2 21 I CSREG_N 1 I CSMEM_N 1 I RD_N 1 I WR3_N/A1 1 I WR2_N/LEND_N 1 I WR1-0_N 2 I WAIT_N 1 OT READY_N 1 OT INT_N 1 OD C32_N 1 I ビデオメモリーインターフェイス SDQ63-0 64 I/O SA11-0 12 O SBA1-0 2 O SRAS_N 1 O SCAS_N 1 O SWE_N 1 O SDQM7-0 8 O SDCLKO 1 O SDCLKI 1 I 映像入力インターフェイス GI23-8/D31-16 16 I/O GI7-0 8 I AVSIN0_N 1 I AHSIN0_N 1 I 3GV630A30 属性 Drive PAD 用デジタル電源 内部用デジタル電源 デジタル VSS（I/O，内部 兼用） － － － － － － PLL 用電源（1.8V） － － － － － － － － － － － － リセット入力 5VT － クロック入力 1 クロック 1 クリスタル接続 クロック入力 2 クロック 2 クリスタル接続 リファレンスクロック選択 － － － － 5VT － － － － － CPU データバス CPU アドレスバス レジスタアクセス用チップセレクト ビデオメモリーアクセス用チップセレクト リードパルス ライトパルス/CPU アドレス ライトパルス/エンディアンコントロール ライトパルス バスウェイト出力 バスレディ出力 割り込み出力 CPU バス幅選択 5VT 5VT 5VT 5VT 5VT 5VT 5VT 5VT 5VT 5VT 5VT 5VT 8mA － － － － － － － 8mA 8mA 8mA － ビデオメモリーデータバス ビデオメモリーアドレスバス ビデオメモリーバンクアドレス ビデオメモリーロウアドレスストローブ ビデオメモリーカラムアドレスストローブ ビデオメモリーライトイネーブル ビデオメモリーデータマスク ビデオメモリー用クロック出力 ビデオメモリー用クロック入力 5VT － － － － － － － 5VT 8mA 8mA 8mA 8mA 8mA 8mA 8mA 24mA － 映像入力/CPU データバス 映像入力 アナログ映像チャネル 0 垂直同期入力 アナログ映像チャネル 0 水平同期入力 -7- 5VT 5VT 5VT 5VT 8mA － － － 機能 （2 個×3） PLL 用 VSS （2 個×3） DAC 用電源（1.8V） DAC 用 VSS アナログフロントエンド用電源（3.3V） アナログフロントエンド用 VSS YGV630 アナログ映像チャネル 0 同期クロック入力 AGCKIN0 1 I デジタル映像チャネル 0 同期クロック入力 DGCKIN0 1 I アナログ映像入力 AIN11-0 12 I ADC_0 リファレンス入力 VCM_0 1 I ADC_1 リファレンス入力 VCM_1 1 I ADC_2 リファレンス入力 VCM_2 1 I コモンモード電圧出力 VCM 1 O ADC 用正基準電圧 VREFP 1 O ADC 用負基準電圧 VREFN 1 O バンドギャップ電圧 VBG 1 O バイアス電源モニター IBEXT 1 O モニターインターフェイス アナログ映像出力 R,G,B 3 O DAC 用補正 COMP 1 O DAC 用リファレンス電圧入力 VREFIN 1 I DAC 用リファレンス電圧出力 VREFOUT 1 O 振幅調整抵抗接続 RSET 1 I/O デジタル映像 R 出力 DRO5-0 6 O デジタル映像 G 出力 DGO5-0 6 O デジタル映像 B 出力 DBO5-0 6 O 垂直同期信号出力 VSYNC_N 1 O 水平同期/複合同期信号出力 HCSYNC_N 1 O 表示タイミング出力 BLANK_N 1 O ドットクロック出力 DOTCLK 1 O テスト端子 テスト端子 XTEST2-0 3 I I：入力端子 IS：シュミットトリガー付き入力端子 O：出力端子 OT：3 ステート出力端子 OD：オープンドレイン I/O：入出力端子 5VT：5V トレラント端子 AN：アナログ端子 3GV630A30 -8- 5VT 5VT AN AN AN AN AN AN AN AN AN － － － － － － － － － － － AN AN AN AN AN － － － － － － － － － － － － 8mA 8mA 8mA 8mA 8mA 8mA 24mA 5VT － YGV630 ■端子の共用 ・ 本 LSI では CPU インターフェイス端子と映像入力端子を共用します。そのため CPU インターフェ イスのバス幅を 32bit とした場合は、接続可能な映像入力が制限されます。 ・ デジタル映像出力フォーマットは RGB, YCrCb, ITU-R BT.656 に対応しています。そのためデジ タル映像出力フォーマットによりデジタル映像出力端子の機能が異なります。 ・CPU インターフェイスの共用 CPU インターフェイス端子の機能は、CPU インターフェイスのバス幅が 16bit の場合と 32bit の 場合で異なります。それぞれの場合の端子機能は以下のとおりです。 端子機能 端子名 16bit CPU(C32_N=H) 32bit CPU(C32_N=L) 映像入力 GI23/D31 D31 映像入力 GI22/D30 D30 映像入力 GI21/D29 D29 映像入力 GI20/D28 D28 映像入力 GI19/D27 D27 映像入力 GI18/D26 D26 映像入力 GI17/D25 D25 映像入力 GI16/D24 D24 映像入力 GI15/D23 D23 映像入力 GI14/D22 D22 映像入力 GI13/D21 D21 映像入力 GI12/D20 D20 映像入力 GI11/D19 D19 映像入力 GI10/D18 D18 映像入力 GI9/D17 D17 映像入力 GI8/D16 D16 D15-0 D15-0 D15-0 A22-2 A22-2 A22-2 CSREG_N CSREG_N CSREG_N CSMEM_N CSMEM_N CSMEM_N RD_N RD_N RD_N WR3_N/A1 A1 WR3_N WR2_N/LEND_N LEND_N WR2_N WR1_N WR1_N WR1_N WR0_N WR0_N WR0_N WAIT_N WAIT_N WAIT_N READY_N READY_N READY_N INT_N INT_N INT_N C_32N C_32N=H C_32N=L ・ GI23/D31～GI8/D16 端子は、CPU インターフェイスのバス幅が 16bit の場合は入力端子となり、 32bit の場合は I/O 端子となります。 3GV630A30 -9- YGV630 ・映像入力端子の共用 映像入力端子の機能は、CPU インターフェイスのバス幅とデジタル映像入力フォーマットの設定 により異なります。それぞれの場合の端子機能は以下のとおりです。 16bitCPU(C32_N=H) 端子名 DVIF[1:0]=2’b00 DVIF[1:0]=2’b01 DVIF[1:0]=2’b10 DVIF[1:0]=2’b11 DVIF[1:0]=2’bxx YCRCBI=0 YCRCBI=0 YCRCBI=0 YCRCBI=0 YCRCBI=1 不使用 DGCKIN0 DGCKIN0 DGCKIN0 DGCKIN0 DGCKIN0 AVSIN0_N AVSIN0_N AVSIN0_N AVSIN0_N AVSIN0_N AVSIN0_N AHSIN0_N AHSIN0_N AHSIN0_N AHSIN0_N AHSIN0_N AHSIN0_N AGCKIN0 AGCKIN0 AGCKIN0 AGCKIN0 AGCKIN0 AGCKIN0 GI23/D31 AVSIN1_N AVSIN1_N AVSIN1_N AVSIN1_N AVSIN1_N GI22/D30 AHSIN1_N AHSIN1_N AHSIN1_N AHSIN1_N AHSIN1_N GI21/D29 AGCKIN1 AGCKIN1 AGCKIN1 AGCKIN1 AGCKIN1 GI20/D28 AVSIN2_N AVSIN2_N AVSIN2_N DVSIN_N DVSIN_N GI19/D27 AHSIN2_N AHSIN2_N AHSIN2_N DHSIN_N DHSIN_N GI18/D26 不使用 不使用 AGCKIN2 AGCKIN2 AGCKIN2 GI17/D25 不使用 不使用 D1IN7 DGI1 CIN7 GI16/D24 不使用 不使用 D1IN6 DGI0 CIN6 GI15/D23 不使用 不使用 D1IN5 DRI5 CIN5 GI14/D22 不使用 不使用 D1IN4 DRI4 CIN4 GI13/D21 不使用 不使用 D1IN3 DRI3 CIN3 GI12/D20 不使用 不使用 D1IN2 DRI2 CIN2 GI11/D19 AVSIN3_N AVSIN3_N D1IN1 DRI1 CIN1 GI10/D18 AHSIN3_N AHSIN3_N D1IN0 DRI0 CIN0 GI9/D17 不使用 AGCKIN3 AGCKIN3 DGCKIN1 DGI3 GI8/D16 不使用 不使用 不使用 不使用 DGI2 GI7 不使用 D0IN7 D0IN7 DBI5 YIN7 GI6 不使用 D0IN6 D0IN6 DBI4 YIN6 GI5 不使用 D0IN5 D0IN5 DBI3 YIN5 GI4 不使用 D0IN4 D0IN4 DBI2 YIN4 GI3 不使用 D0IN3 D0IN3 DBI1 YIN3 GI2 不使用 D0IN2 D0IN2 DBI0 YIN2 GI1 不使用 D0IN1 D0IN1 DGI5 YIN1 GI0 不使用 D0IN0 D0IN0 DGI4 YIN0 3GV630A30 -10- YGV630 端子名 DGCKIN0 AVSIN0_N AHSIN0_N AGCKIN0 GI23/D31 GI22/D30 GI21/D29 GI20/D28 GI19/D27 GI18/D26 GI17/D25 GI16/D24 GI15/D23 GI14/D22 GI13/D21 GI12/D20 GI11/D19 GI10/D18 GI9/D17 GI8/D16 GI7 GI6 GI5 GI4 GI3 GI2 GI1 GI0 32bitCPU(C32_N=L) DVIF[1:0]=2’b00 DVIF[1:0]=2’b01 YCRCBI=x YCRCBI=x AGCKIN3 DGCKIN0 AVSIN0_N AVSIN0_N AHSIN0_N AHSIN0_N AGCKIN0 AGCKIN0 D31 D31 D30 D30 D29 D29 D28 D28 D27 D27 D26 D26 D25 D25 D24 D24 D23 D23 D22 D22 D21 D21 D20 D20 D19 D19 D18 D18 D17 D17 D16 D16 AVSIN1_N D0IN7 AHSIN1_N D0IN6 AGCKIN1 D0IN5 AVSIN2_N D0IN4 AHSIN2_N D0IN3 AGCKIN2 D0IN2 AVSIN3_N D0IN1 AHSIN3_N D0IN0 ・ CPU インターフェイスのデータバス幅およびデジタル映像入力フォーマット選択レジスタ (DVIF[1:0], YCRCBI)の設定により接続可能なデジタル映像入力、アナログ RGB の数が制限され ます。 ・ 16bit CPU の場合、上記表中の端子はすべて入力端子として機能しますので、”不使用”と記入され ている端子はデバイス外部で”H”または”L”レベルに固定してください。 3GV630A30 -11- YGV630 ・デジタル映像出力端子の共用 デジタル映像出力端子の機能は、デジタル映像出力フォーマットの設定により異なります。それぞ れの場合の端子機能は以下のとおりです。 端子名 DOTCLK DRO0 DRO1 DRO2 DRO3 DRO4 DRO5 DGO0 DGO1 DGO2 DGO3 DGO4 DGO5 DBO0 DBO1 DBO2 DBO3 DBO4 DBO5 VSYNC_N HCSYNC_N BLANK_N 3GV630A30 RGB DOF=0 YCRCBO=x DOTCLK DRO0 DRO1 DRO2 DRO3 DRO4 DRO5 DGO0 DGO1 DGO2 DGO3 DGO4 DGO5 DBO0 DBO1 DBO2 DBO3 DBO4 DBO5 VSYNC_N HCSYNC_N BLANK_N YCrCb DOF=1 YCRCBO=1 DOTCLK COUT0 COUT1 COUT2 COUT3 COUT4 COUT5 COUT6 COUT7 不使用 不使用 YOUT0 YOUT1 YOUT2 YOUT3 YOUT4 YOUT5 YOUT6 YOUT7 VSYNC_N HCSYNC_N BLANK_N -12- ITU-R BT.656 DOF=1 YCRCBO=0 DOTCLK 不使用 不使用 不使用 不使用 不使用 不使用 不使用 不使用 不使用 不使用 DOUT0 DOUT1 DOUT2 DOUT3 DOUT4 DOUT5 DOUT6 DOUT7 不使用 不使用 不使用 YGV630 ■端子配置図 A B C D E 23 A13 A12 A10 A7 A3 WR2_N/ CS LEND_N MEM_N F 22 A14 A11 A9 A6 A2 WR1_N 21 A16 A15 A8 A5 WR3_N/ WR0_N A1 VDD18 RD_N G H J K L M N P R T U V W Y AA AB AC DOT CLK DBO5 DBO2 DGO4 DGO0 DRO3 XOUT2 PLL VDD PLL VSS DAC VSS VREFIN DAC VDD G B DAC VDD DAC VSS 23 CS REG_N BLA NK_N VSS DBO1 DGO3 DRO5 DRO2 XIN2 PLL VSS PLL VDD DAC VSS RSET R DAC VSS DAC VSS VDD33 VSS 22 VSS HCS YNC_N DBO4 DBO0 DGO2 VSS DRO1 VSS PLL VSS DAC VDD DAC VDD COMP DAC VSS DAC VDD SDQ52 SDQ55 SDQ54 21 VDD33 VSY NC_N VDD33 PLL VDD DAC VDD VREF OUT DAC VSS DAC VDD VSS SDQ51 SDQ53 SDQ56 20 20 A19 A18 A17 A4 19 VDD33 A22 A21 A20 VDD18 SDQ50 SDQ57 SDQ58 19 18 READY_ INT_N WAIT_N N VSS SDQ49 VDD33 SDQ59 SDQ60 18 DBO3 DGO5 DGO1 DRO4 DRO0 17 D3 D2 D1 D0 VDD18 SDQ48 SDQ61 SDQ62 17 16 D6 D5 D4 VSS SDQM6 SDQM4 VSS SDQ63 16 15 D9 VDD33 D8 D7 VSS SDQ39 SDQM7 SDQM5 15 14 D12 D11 VSS D10 VDD33 VSS VDD18 VSS VDD33 SDQ37 SDQ38 SDQ40 VDD33 14 13 GI8/ D16 D15 D14 D13 VSS VDD18 VDD18 VDD18 VSS SDQ36 VSS SDQ41 SDQ42 13 12 GI12/ D20 GI11/ D19 GI10/ D18 GI9/ D17 VDD18 VDD18 VDD18 VDD18 VDD18 SDQ34 SDQ35 SDQ43 SDQ44 12 11 GI16/ D24 GI15/ D23 GI14/ D22 GI13/ D21 VSS VDD18 VDD18 VDD18 VSS SDQ32 SDQ33 SDQ45 VSS 11 10 GI19/ D27 GI18/ D26 GI17/ D25 VSS VDD33 VSS VDD18 VSS VDD33 SA1 SA2 SDQ46 SDQ47 10 9 GI23/ D31 GI22/ D30 GI21/ D29 GI20/ D28 VSS SA0 SA3 SA4 9 8 VSS VDD33 C32_N VDD18 SA10 SBA1 SA5 VDD33 8 7 REF CKS1 XTEST0 XTEST1 XTEST2 SBA0 VSS SA6 SA7 7 6 REF CKS0 VDD33 VDD18 VDD18 SA11 SA8 SA9 6 GI0 RESET_ N VSS SD CLKO 5 5 4 GI2 GI6 VSS GI1 GI5 3 AHSIN0 AVSIN0 _N _N 2 DG CKIN0 1 VDD33 SDCLKI GI4 GI3 PLL VDD AFE VDD AIN9 AIN5 AIN1 VCM_2 AFE VSS PLL VSS AFE VSS AIN8 AIN4 AIN0 VREFP IBEXT VSS SDQ1 SDQ2 SDQ4 SDQ6 SDQM0 SDQ16 SDQ18 SDQ20 SDQ21 SDQ22 SDQ23 3 AFE VSS AIN11 AIN7 AIN3 VCM_0 VREFN VBG VDD33 SDQ14 SDQ12 VDD33 SDQ10 SDQ8 SDQM3 SDQ30 SDQ29 VDD33 SDQ27 SDQ24 2 AFE VSS SDQ15 SDQ13 SDQ11 VSS SDQ9 SDQM1 SDQ31 VSS SDQ28 VSS SDQ26 SDQ25 1 L M N P R T U V W Y AA AB AC GI7 PLL VSS AG CKIN0 VSS PLL VDD XIN1 XOUT1 PLL VDD PLL VSS VCM AIN10 AIN6 AIN2 VCM_1 AFE VDD A B C D E F G H J K AFE VDD SDQ0 VSS SDQ3 SDQ5 SDQ7 SDQM2 SDQ17 SDQ19 SRAS_N SWE_N SCAS_N 4 <329-ball BGA Top View> 3GV630A30 -13- YGV630 ■端子配置表 No. 1 2 3 4 5 6 7 8 9 10 11 12 13 14 15 16 17 18 19 20 21 22 23 24 25 26 27 28 29 30 31 32 33 34 35 36 37 38 39 40 41 42 43 44 45 46 47 3GV630A30 端子番号 A1 A2 A3 A4 A5 A6 A7 A8 A9 A10 A11 A12 A13 A14 A15 A16 A17 A18 A19 A20 A21 A22 A23 B1 B2 B3 B4 B5 B6 B7 B8 B9 B10 B11 B12 B13 B14 B15 B16 B17 B18 B19 B20 B21 B22 B23 C1 端子名 XIN1 DGCKIN0 AHSIN0_N GI6 GI2 REFCKS0 REFCKS1 VSS GI23/D31 GI19/D27 GI16/D24 GI12/D20 GI8/D16 D12 D9 D6 D3 INT_N VDD33 A19 A16 A14 A13 XOUT1 AGCKIN0 AVSIN0_N GI5 GI1 VSS XTEST0 VDD33 GI22/D30 GI18/D26 GI15/D23 GI11/D19 D15 D11 VDD33 D5 D2 READY_N A22 A18 A15 A11 A12 PLLVDD IO I I I I I I I No. 48 49 50 51 52 53 54 55 56 57 58 59 60 61 62 63 64 65 66 67 68 69 70 71 72 73 74 75 76 77 78 79 80 81 82 83 84 85 86 87 88 89 90 91 92 93 94 IO IO IO IO IO IO IO IO IO OD I I I I O I I I I I IO IO IO IO IO IO IO IO OT I I I I I -14- 端子番号 C2 C3 C4 C5 C6 C7 C8 C9 C10 C11 C12 C13 C14 C15 C16 C17 C18 C19 C20 C21 C22 C23 D1 D2 D3 D4 D5 D6 D7 D8 D9 D10 D11 D12 D13 D14 D15 D16 D17 D18 D19 D20 D21 D22 D23 E1 E2 端子名 VSS GI7 GI4 GI0 VDD33 XTEST1 C32_N GI21/D29 GI17/D25 GI14/D22 GI10/D18 D14 VSS D8 D4 D1 WAIT_N A21 A17 A8 A9 A10 PLLVSS PLLVDD PLLVSS GI3 RESET_N VDD18 XTEST2 VDD18 GI20/D28 VSS GI13/D21 GI9/D17 D13 D10 D7 VSS D0 VSS A20 A4 A5 A6 A7 VCM AFEVSS IO I I I I I IO IO IO IO IO IO IO IO OT I I I I I I I$ I IO IO IO IO IO IO IO I I I I I AO YGV630 No. 95 96 97 98 99 100 101 102 103 104 105 106 107 108 109 110 111 112 113 114 115 116 117 118 119 120 121 122 123 124 125 126 127 128 129 130 131 132 133 134 135 136 137 138 139 140 141 3GV630A30 端子番号 E3 E4 E20 E21 E22 E23 F1 F2 F3 F4 F20 F21 F22 F23 G1 G2 G3 G4 G20 G21 G22 G23 H1 H2 H3 H4 H20 H21 H22 H23 J1 J2 J3 J4 J20 J21 J22 J23 K1 K2 K3 K4 K10 K11 K12 K13 K14 端子名 PLLVSS PLLVDD VDD18 WR3_N/A1 A2 A3 AIN10 AIN11 AFEVSS AFEVDD RD_N WR0_N WR1_N WR2_N/LEND_N AIN6 AIN7 AIN8 AIN9 VDD33 VSS CSREG_N CSMEM_N AIN2 AIN3 AIN4 AIN5 VSYNC_N HCSYNC_N BLANK_N DOTCLK VCM_1 VCM_0 AIN0 AIN1 DBO3 DBO4 VSS DBO5 AFEVDD VREFN VREFP VCM_2 VDD33 VSS VDD18 VSS VDD33 IO No. 142 143 144 145 146 147 148 149 150 151 152 153 154 155 156 157 158 159 160 161 162 163 164 165 166 167 168 169 170 171 172 173 174 175 176 177 178 179 180 181 182 183 184 185 186 187 188 I I I AI AI I I I I AI AI AI AI I I AI AI AI AI O O O O AI AI AI AI O O O AO AO AI -15- 端子番号 K20 K21 K22 K23 L1 L2 L3 L4 L10 L11 L12 L13 L14 L20 L21 L22 L23 M1 M2 M3 M4 M10 M11 M12 M13 M14 M20 M21 M22 M23 N1 N2 N3 N4 N10 N11 N12 N13 N14 N20 N21 N22 N23 P1 P2 P3 P4 端子名 DGO5 DBO0 DBO1 DBO2 AFEVSS VBG IBEXT AFEVSS VSS VDD18 VDD18 VDD18 VSS DGO1 DGO2 DGO3 DGO4 SDQ15 VDD33 VSS AFEVDD VDD18 VDD18 VDD18 VDD18 VDD18 DRO4 VSS DRO5 DGO0 SDQ13 SDQ14 SDQ1 SDQ0 VSS VDD18 VDD18 VDD18 VSS DRO0 DRO1 DRO2 DRO3 SDQ11 SDQ12 SDQ2 VSS IO O O O O AO AO O O O O IO O O O IO IO IO IO O O O O IO IO IO YGV630 No. 189 190 191 192 193 194 195 196 197 198 199 200 201 202 203 204 205 206 207 208 209 210 211 212 213 214 215 216 217 218 219 220 221 222 223 224 225 226 227 228 229 230 231 232 233 234 235 3GV630A30 端子番号 P10 P11 P12 P13 P14 P20 P21 P22 P23 R1 R2 R3 R4 R20 R21 R22 R23 T1 T2 T3 T4 T20 T21 T22 T23 U1 U2 U3 U4 U20 U21 U22 U23 V1 V2 V3 V4 V20 V21 V22 V23 W1 W2 W3 W4 W20 W21 端子名 VDD33 VSS VDD18 VSS VDD33 VDD33 VSS XIN2 XOUT2 VSS VDD33 SDQ4 SDQ3 PLLVDD PLLVSS PLLVSS PLLVDD SDQ9 SDQ10 SDQ6 SDQ5 DACVDD DACVDD PLLVDD PLLVSS SDQM1 SDQ8 SDQM0 SDQ7 VREFOUT DACVDD DACVSS DACVSS SDQ31 SDQM3 SDQ16 SDQM2 DACVSS COMP RSET VREFIN VSS SDQ30 SDQ18 SDQ17 DACVDD DACVSS IO No. 236 237 238 239 240 241 242 243 244 245 246 247 248 249 250 251 252 253 254 255 256 257 258 259 260 261 262 263 264 265 266 267 268 269 270 271 272 273 274 275 276 277 278 279 280 281 282 I O IO IO IO IO IO IO O IO O IO AO IO O IO O AO AIO AI IO IO IO -16- 端子番号 W22 W23 Y1 Y2 Y3 Y4 Y5 Y6 Y7 Y8 Y9 Y10 Y11 Y12 Y13 Y14 Y15 Y16 Y17 Y18 Y19 Y20 Y21 Y22 Y23 AA1 AA2 AA3 AA4 AA5 AA6 AA7 AA8 AA9 AA10 AA11 AA12 AA13 AA14 AA15 AA16 AA17 AA18 AA19 AA20 AA21 AA22 端子名 R DACVDD SDQ28 SDQ29 SDQ20 SDQ19 VDD33 VDD18 SBA0 SA10 VSS SA1 SDQ32 SDQ34 SDQ36 SDQ37 VSS SDQM6 VDD18 SDQ49 VDD18 VSS DACVDD DACVSS G VSS VDD33 SDQ21 SRAS_N SDCLKI SA11 VSS SBA1 SA0 SA2 SDQ33 SDQ35 VSS SDQ38 SDQ39 SDQM4 SDQ48 VDD33 SDQ50 SDQ51 SDQ52 DACVSS IO AO IO IO IO IO O O O IO IO IO IO O IO AO IO O I O O O O IO IO IO IO O IO IO IO IO YGV630 No. 283 284 285 286 287 288 289 290 291 292 293 294 295 296 297 298 299 300 301 302 303 304 305 306 307 308 309 310 311 312 313 314 315 316 317 318 319 320 321 322 323 324 325 326 327 328 329 3GV630A30 端子番号 AA23 AB1 AB2 AB3 AB4 AB5 AB6 AB7 AB8 AB9 AB10 AB11 AB12 AB13 AB14 AB15 AB16 AB17 AB18 AB19 AB20 AB21 AB22 AB23 AC1 AC2 AC3 AC4 AC5 AC6 AC7 AC8 AC9 AC10 AC11 AC12 AC13 AC14 AC15 AC16 AC17 AC18 AC19 AC20 AC21 AC22 AC23 端子名 B SDQ26 SDQ27 SDQ22 SWE_N VSS SA8 SA6 SA5 SA3 SDQ46 SDQ45 SDQ43 SDQ41 SDQ40 SDQM7 VSS SDQ61 SDQ59 SDQ57 SDQ53 SDQ55 VDD33 DACVDD SDQ25 SDQ24 SDQ23 SCAS_N SDCLKO SA9 SA7 VDD33 SA4 SDQ47 VSS SDQ44 SDQ42 VDD33 SDQM5 SDQ63 SDQ62 SDQ60 SDQ58 SDQ56 SDQ54 VSS DACVSS IO AO IO IO IO O O O O O IO IO IO IO IO O IO IO IO IO IO IO IO IO O O O O O IO IO IO O IO IO IO IO IO IO -17- YGV630 IO に関する記号の意味は以下のとおりです。 I：入力 I$：シュミットトリガー入力 IO：入出力 O：出力 OD：オープンドレイン出力 OT：3 ステート出力 AI：アナログ入力 AO：アナログ出力 AIO：アナログ入出力 ■端子機能 CPU インターフェイス端子, 映像入力端子, デジタル映像出力の機能は、CPU インターフェイス のバス幅, デジタル映像入力フォーマット, デジタル映像出力フォーマットの設定により異なります。 本 LSI の I/O 端子電源には 3.3V 電源を供給します。したがって、周辺回路とのインターフェイス は 3.3V です。ただし、5V tolerant 属性を持つ入出力端子の耐圧は 5V まで保証されていますので、 5V TTL level compatible device とのインターフェイスが可能です。 ■pull up または pull down の接続方法 本 LSI は内部に pull up 抵抗、pull down 抵抗がありませんので、外部で pull up または pull down してください。 入出力端子に対し外部で pull up または pull down する場合には、端子ごとに別々の抵抗素子を 用いて pull up または pull down してください。 入力端子への入力信号を pull up または pull down で固定する場合は、入力端子間で共通の抵抗 を用いることができます。 トレラント端子を pull down する場合は、7kΩ 以下の抵抗を介してグラウンドレベルに接続して ください。 １）電源 本 LSI の電源の種類と電源電圧は以下のとおりです。 電源の種類 電源名 標準電圧 I/O 端子用電源 VDD33 3.3V 内部回路用電源 VDD18 1.8V アナログフロントエンド用電源 AFEVDD 3.3V PLL 用電源 PLLVDD 1.8V DAC 用電源 DACVDD 1.8V ・電源投入遮断手順 電源投入の順序および遮断の順序についての規定はありません。電源投入遮断手順の詳細は 『■電気的特性－交流特性－電源投入とリセット入力』を参照してください。 VDD33,AFEVDD VDD18,PLLVDD,DACVDD GND 3GV630A30 -18- YGV630 VDD33 VDD18 VSS VDD33 は I/O 端子用の電源端子です。VDD33 端子には 3.3V を供給してください。 VDD18 は内部回路用の電源端子です。VDD18 端子には 1.8V を供給してください。 VSS は I/O 端子，内部回路共通のグラウンド端子です。VSS 端子にはグラウンドレベルを供給 してください。 AFEVDD AFEVSS AFE 用電源端子です。 AFEVDD 端子には 3.3V、AFEVSS 端子にはグラウンドレベルを供給してください。 PLLVDD PLLVSS PLL 用電源端子です。 PLLVDD 端子には 1.8V、PLLVSS 端子にはグラウンドレベルを供給してください。 DACVDD DACVSS 内蔵 DAC 用のアナログ電源端子です。 DACVDD 端子には 1.8V、DACVSS 端子にはグラウンドレベルを供給してください。 DAC を使用しない場合も DACVDD 端子には 1.8V、DACVSS 端子にはグラウンドレベルを供給 してください。 ２）システムリセット 本 LSI は、電源投入時にシステム初期化が必要です。 RESET_N リセット端子です。電源投入後に所定時間のリセット信号入力が必要です。 RESET_N 端子はシュミットトリガータイプのバッファーを用いています。 ３）クロック 本 LSI には、最大で XIN1, XIN2, DGCKIN0, DGCKIN1, AGCKIN0, AGCKIN1, AGCKIN2, AGCKIN3 の 8 種類のクロックを供給します。 DGCKIN0, DGCKIN1, AGCKIN0, AGCKIN1, AGCKIN2, AGCKIN3 については『６）映像入力イ ンターフェイス』を参照してください。 XIN1 XOUT1 クリスタル発振端子です。XIIN1, XOUT1 端子に水晶振動子を接続してクロックを発振させてく ださい。 XIN2 XOUT2 クリスタル発振端子です。XIIN2, XOUT2 端子に水晶振動子を接続してクロックを発振させてく ださい。 3GV630A30 -19- YGV630 REFCKS1-0 システムクロック用 PLL のリファレンスクロックを選択する端子です。 ４）CPU インターフェイス CPU インターフェイス端子は 5V tolerant です。 5V TTL level compatible device とのインターフェイスが可能です。 CPU インターフェイス端子の機能は CPU インターフェイスのバス幅により異なります。 C32_N CPU インターフェイスのデータバス幅を選択します。 D31-0 CPU データバス端子です。CPU の外部データバスに接続します。 CPU インターフェイスのデータバス幅を 16bit で使用する場合（C32_N=H）は、D15-0 端子だ け有効となります。 A22-1 CPU アドレスバス端子です。CPU の外部アドレスバスに接続します。 A1 端子は CPU インターフェイスのデータバス幅を 16bit で使用する場合（C32_N=H）だけ有 効となります。 レジスタ空間にアクセスする場合は A22-14 端子への入力は無視されます。 CSREG_N CSMEM_N CSREG_N 端子はレジスタ空間へのチップセレクト端子です。 CSMEM_N 端子はビデオメモリー空間へのチップセレクト端子です。 RD_N CPU からのデータ読み出し用ストローブ信号を入力します。 WR3-0_N CPU からのデータ書き込み用ストローブ信号を入力します。 WAIT_N CPU へのバスウェイト要求信号を出力します。 READY_N CPU へのバスレディ信号を出力します。 INT_N CPU への割り込み信号を出力します。 LEND_N CPU インターフェイスのデータバス幅を 16bit で使用する場合（C32_N=H）に、CPU のデータ アライメントのタイプを選択します。 3GV630A30 -20- YGV630 ５）ビデオメモリーインターフェイス ビデオメモリーには 133MHz 以上の SDR（single data rate）SDRAM を使用します。 本 LSI では、接続するビデオメモリーの容量とバス幅をレジスタにより選択可能です。 SDCLKO ビデオメモリーのクロック出力です。 SDCLKI ビデオメモリーのクロック入力です。 SDCLKO 端子と接続してください。 SDQ63-0 ビデオメモリー用のデータ入出力バス端子です。 SA11-0 ビデオメモリー用のアドレスバス出力端子です。 SBA1-0 ビデオメモリー用のバンクアドレス出力端子です。 SRAS_N ビデオメモリー用ロウアドレスストローブ出力端子です。 SCAS_N ビデオメモリー用カラムアドレスストローブ出力端子です。 SWE_N ビデオメモリー用ライトストローブ出力端子です。 SDQM7-0 ビデオメモリー用ライトマスクイネーブル出力端子です。 ６）映像入力インターフェイス 本 LSI にはコンポジットビデオ, S ビデオ, コンポーネントビデオ, RGB のアナログ映像と、 RGB(18bit), ITU-R BT.656, YCrCb(16bit)フォーマットのデジタル映像が入力可能です。 本 LSI では映像入力端子と CPU インターフェイス端子を共用します。そのため CPU インターフェ イスのバス幅が 32bit の場合は、接続可能な外部映像が制限されます。 映像入力端子の機能は CPU インターフェイスのバス幅とデジタル映像入力フォーマットの設定によ り異なります。 DGCKIN0 RGB および YCrCb フォーマットのデジタル映像を入力する場合、デジタル映像に同期したドッ トクロックを入力します。 ITU-R BT.656 フォーマットのデジタル映像を入力する場合、チャネル 0 のデジタル映像に同期 したドットクロックを入力します。 DGCKIN0 端子は、CPU インターフェイスのデータバス幅およびデジタル映像入力フォーマッ トの設定により有効となります。 3GV630A30 -21- YGV630 DGCKIN1 ITU-R BT.656 フォーマットのデジタル映像を入力する場合、チャネル 1 のデジタル映像に同期 したドットクロックを入力します。 DGCKIN1 端子は、CPU インターフェイスのデータバス幅およびデジタル映像入力フォーマッ トの設定により有効となります。 DRI5-0 DGI5-0 DBI5-0 RGB フォーマットのデジタル RGB 入力端子です。 DRI5-0, DGI5-0, DBI5-0 端子は CPU インターフェイスのデータバス幅およびデジタル映像入力 フォーマットの設定により有効となります。 D0IN7-0 ITU-R BT.656 フォーマットのデジタル映像を入力する場合、チャネル 0 デジタル映像を入力し ます。 D0IN7-0 端子は CPU インターフェイスのデータバス幅およびデジタル映像入力フォーマットの 設定により有効となります。 D1IN7-0 ITU-R BT.656 フォーマットのデジタル映像を入力する場合、チャネル 1 デジタル映像を入力し ます。 D1IN7-0 端子は CPU インターフェイスのデータバス幅およびデジタル映像入力フォーマットの 設定により有効となります。 YIN7-0 CIN7-0 YCrCb フォーマットのデジタル入力端子です。 YIN7-0, CIN7-0 端子は CPU インターフェイスのデータバス幅およびデジタル映像入力フォー マットの設定により有効となります。 DVSIN_N RGB および YCrCb フォーマットのデジタル映像を入力する場合、デジタル映像の垂直同期信号 を入力します。 DVSIN_N 端子は CPU インターフェイスのデータバス幅およびデジタル映像入力フォーマット の設定により有効となります。 DHSIN_N RGB および YCrCb フォーマットのデジタル映像を入力する場合、デジタル映像の水平同期信号 を入力します。 DHSIN_N 端子は CPU インターフェイスのデータバス幅およびデジタル映像入力フォーマット の設定により有効となります。 AIN11-0 アナログ映像を入力します。 VCM_0 VCM_1 VCM_2 ADC_0, ADC_1, ADC_2 のコモンモード電圧を入力します。 3GV630A30 -22- YGV630 VCM コモンモード電圧出力端子です。 VCM 端子にはデカップリングコンデンサーを接続します。 VREFP VREFN ADC の基準電圧端子です。 VREFP, VREFN 端子にはデカップリングコンデンサーを接続します。 VBG バンドギャップ電圧端子です。 VBG 端子にはデカップリングコンデンサーを接続します。 IBEXT バイアス電流端子です。 IBEXT 端子にはデカップリングコンデンサーを接続します。 AGCKIN0 チャネル 0 アナログ RGB のドットクロックを入力します。 AGCKIN1 チャネル 1 アナログ RGB のドットクロックを入力します。 AGCKIN1 端子は CPU インターフェイスのデータバス幅およびデジタル映像入力フォーマット の設定により有効となります。 AGCKIN2 チャネル 2 アナログ RGB のドットクロックを入力します。 AGCKIN2 端子は CPU インターフェイスのデータバス幅およびデジタル映像入力フォーマット の設定により有効となります。 AGCKIN3 チャネル 3 アナログ RGB のドットクロックを入力します。 AGCKIN3 端子は CPU インターフェイスのデータバス幅およびデジタル映像入力フォーマット の設定により有効となります。 AVSIN0_N チャネル 0 アナログ RGB の垂直同期信号を入力します。 AVSIN1_N チャネル 1 アナログ RGB の垂直同期信号を入力します。 AVSIN1_N 端子は CPU インターフェイスのデータバス幅およびデジタル映像入力フォーマット の設定により有効となります。 AVSIN2_N チャネル 2 アナログ RGB の垂直同期信号を入力します。 AVSIN2_N 端子は CPU インターフェイスのデータバス幅およびデジタル映像入力フォーマット の設定により有効となります。 AVSIN3_N チャネル 3 アナログ RGB の垂直同期信号を入力します。 AVSIN3_N 端子は CPU インターフェイスのデータバス幅およびデジタル映像入力フォーマット の設定により有効となります。 3GV630A30 -23- YGV630 AHSIN0_N チャネル 0 アナログ RGB の水平同期信号を入力します。 AHSIN1_N チャネル 1 アナログ RGB の水平同期信号を入力します。 AHSIN1_N 端子は CPU インターフェイスのデータバス幅およびデジタル映像入力フォーマット の設定により有効となります。 AHSIN2_N チャネル 2 アナログ RGB の水平同期信号を入力します。 AHSIN2_N 端子は CPU インターフェイスのデータバス幅およびデジタル映像入力フォーマット の設定により有効となります。 AHSIN3_N チャネル 3 アナログ RGB の水平同期信号を入力します。 AHSIN3_N 端子は CPU インターフェイスのデータバス幅およびデジタル映像入力フォーマット の設定により有効となります。 ７）モニターインターフェイス デジタル映像出力の機能はデジタル映像出力フォーマットの設定により異なります。 R G B アナログ RGB 出力端子です。 本 LSI は 75Ω のインピーダンスを持つ表示モニターを直接駆動できます。 モニター R(G,B) 75Ω 75Ω COMP RGB DAC 補正端子です。 VREFIN RGB DAC 用リファレンス電圧入力端子です。 VREFOUT RGB DAC 用リファレンス電圧出力端子です。 RSET RGB DAC の振幅を調整する抵抗を接続する端子です。 3GV630A30 -24- YGV630 DRO5-0 DGO5-0 DBO5-0 RGB フォーマットのデジタル映像を出力します。 これらの端子はデジタル映像出力フォーマットの設定により有効となります。 YOUT7-0 COUT7-0 YCrCb フォーマットのデジタル映像を出力します。 これらの端子はデジタル映像出力フォーマットの設定により有効となります。 DOUT7-0 ITU-R BT.656 フォーマットのデジタル映像を出力します。 これらの端子はデジタル映像出力フォーマットの設定により有効となります。 VSYNC_N 垂直同期信号を出力します。 VSYNC_N 端子はデジタル映像出力フォーマットの設定により有効となります。 HCSYNC_N 水平同期信号または複合同期信号を出力します。 HCSYNC_N 端子はデジタル映像出力フォーマットの設定により有効となります。 BLANK_N 非表示期間を示す信号を出力します。 LCD パネルなどで表示期間を示す信号（DE）を要求する場合には、この信号を使用できます。 BLANK_N 端子はデジタル映像出力フォーマットの設定により有効となります。 DOTCLK ドットクロックを出力します。 ８）LSI テスト XTEST2-0 デバイステスト用のテストモード設定端子です。 3GV630A30 -25- YGV630 ■電気的特性 ・絶対最大定格 項 目 記号 電源電圧（VDD33 端子） VDD33 電源電圧（VDD18 端子） VDD18 AFE 電源電圧（AFEVDD 端子） VAFE PLL 電源電圧（PLLVDD 端子） VPLL DAC 電源電圧（DACVDD 端子） VDAC 入力端子電圧（5V tolerant 端子） VI 入力端子電圧（上記以外） VI 出力端子電圧（5V tolerant 端子、 VO 入出力端子を含む） 出力端子電圧（上記以外） VO 入力端子電流 II 出力端子電流 IO 保存温度 Tstg 注１）VSS(GND)=0V を基準とした値です。 定 格 ‒0.5 ～ ＋4.6 ‒0.5 ～ ＋2.5 ‒0.5 ～ ＋4.6 ‒0.5 ～ ＋2.5 ‒0.5 ～ ＋2.5 ‒0.5 ～ VDD＋4.6(≦5.5 最大) ‒0.5 ～ VDD＋0.5(≦4.6 最大) 単位 注意 V 1 V 1 V 1 V 1 V 1 V 1 V 1 V 1 ‒0.5 ～ VDD＋0.5(≦4.6 最大) ‒20 ～ ＋20 ‒20 ～ ＋20 ‒50 ～ ＋125 V mA mA ℃ 1 最小 3.0 1.65 3.0 1.65 1.65 ‒40 最大 3.6 1.95 3.6 1.95 1.95 85 単位 注意 V 1 V 1 V 1 V 1 V 1 ℃ 最大 1800 単位 注意 1 mW 80 550 55 15 90 mA mA mA mA mA ‒0.5 ～ VDD＋4.6(≦5.5 最大) ・推奨動作条件 項 目 記号 電源電圧（VDD33 端子） VDD33 電源電圧（VDD18 端子） VDD18 AFE 電源電圧（AFEVDD 端子） VAFE PLL 電源電圧（PLLVDD 端子） VPLL DAC 電源電圧（DACVDD 端子） VDAC 動作周囲温度 TOP 注１）VSS(GND)=0V を基準とした値です。 標準 3.3 1.8 3.3 1.8 1.8 ・消費電流 項 目 条件 記号 最小 標準 総消費電力 P D CL=20pF 消費電流内訳 VIL=GND VDD33 IVDD33 VIH=VDD VDD18 IVDD18 AFEVDD IAFE PLLVDD IPVD DACVDD IAVD 注１） 消費電力, 消費電流の値は VIL=GND, VIH=VDD33 のときの値です。 3GV630A30 -26- 1 1 1 1 1 YGV630 ・直流特性 項 目 記号 低レベル入力電圧（SDQ63-0 端子） VIL 低レベル入力電圧（RESET_N 端子） VIL 低レベル入力電圧（XIN1,XIN2 端子） VIL 低レベル入力電圧（上記以外） VIL 高レベル入力電圧（SDQ63-0 端子） VIH 高レベル入力電圧（RESET_N 端子） VIH 高レベル入力電圧（XIN1,XIN2 端子） VIH 高レベル入力電圧（上記以外） VIH 注１）VSS(GND)=0V を基準とした値です。 最小 ‒0.3 ‒0.3 ‒0.3 ‒0.3 2.0 0.8×VDD33 0.75×VDD33 0.75×VDD33 項 目 条件 記号 IOL=100μA 低レベル出力電圧 VOL (XOUT1,XOUT2 を除く) IOL=2mA VOL IOH=‒100μA 高レベル出力電圧 VOH (XOUT1,XOUT2 を除く) IOH=‒2mA VOH 入力リーク電流 ILI 出力リーク電流 ILO 注１）VSS(GND)=0V を基準とした値です。 最小 0 0 VDD33‒0.2 2.4 ‒10 ‒10 項目 入力端子容量 出力端子容量 入出力端子容量 3GV630A30 記号 CI CO CIO 最小 -27- 標準 標準 標準 最大 0.8 0.2×VDD33 0.25×VDD33 0.25×VDD33 5.5 5.5 VDD33＋0.3 5.5 単位 注意 V 1 V 1 V 1 V 1 V 1 V 1 V 1 V 1 最大 0.2 0.4 VDD33 VDD33 ＋10 ＋10 単位 注意 1 V 1 V 1 V 1 V μA μA 最大 6 6 6 単位 pF pF pF YGV630 ・交流特性 ・ 特に断りがない限り AVDP8 の交流特性は以下の条件下での値です。 ■入力信号測定条件 入力電圧 0V/VDD33 1ns (遷移時間は 0.1×VDD33 と 0.9×VDD33 の間で規定します。) 入力遷移時間(tr,tf) 入力測定基準電圧 0.5×VDD33 tf tr VDD33 0.9×VDD33 0.9×VDD33 入力信号 0.1×VDD33 0.1×VDD33 GND VDD33 0.5×VDD33 入力信号 0.5×VDD33 GND 測定基準電圧 測定基準電圧 ■出力信号測定条件 出力測定基準電圧 0.5×VDD33 （3 ステート出力端子や入出力端子では、ハイインピーダンスに遷移した場合で も出力波形は変化しません。そのため本 LSI では、ハイインピーダンスへの 遷移を I/O セルがディスエイブル状態となったタイミングで規定します。） VDD33 0.5×VDD33 出力信号 0.5×VDD33 GND 測定基準電圧 測定基準電圧 VDD33 Hi-z 3 ステート出力信号 GND 測定ポイント VDD33 Hi-z 3 ステート出力信号 GND 測定ポイント 出力負荷容量 20pF（ビデオメモリーインターフェイス以外） AVDP8 出力端子 20pF 3GV630A30 -28- YGV630 ・クロック入力 番号 項 目 XIN1:周波数 1 XIN1:サイクル時間 XIN1:ハイレベル時間 2 XIN1:ローレベル時間 3 XIN2:周波数 4 XIN2:サイクル時間 XIN2:ハイレベル時間 5 XIN2:ローレベル時間 6 DGCKIN0:周波数 7 DGCKIN0:サイクル時間 DGCKIN0:ハイレベル時間 8 DGCKIN0:ローレベル時間 9 DGCKIN1:周波数 10 DGCKIN1:サイクル時間 DGCKIN1:ハイレベル時間 11 DGCKIN1:ローレベル時間 12 AGCKIN0, AGCKIN1, AGCKIN2, AGCKIN3:周波数 13 AGCKIN0, AGCKIN1, AGCKIN2, AGCKIN3 :サイクル時間 AGCKIN0, AGCKIN1, AGCKIN2, AGCKIN3 14 :ハイレベル時間 AGCKIN0, AGCKIN1, AGCKIN2, AGCKIN3 15 :ローレベル時間 SYCLK:周波数 16 SYCLK:サイクル時間 記号 fXIN1 tcXIN1 twhXIN1 twlXIN1 fXIN2 tcXIN2 twhXIN2 twlXIN2 fDGCKIN0 tcDGCKIN0 twhDGCKIN0 twlDGCKIN0 fDGCKIN1 tcDGCKIN1 twhDGCKIN1 twlDGCKIN1 最小 15 15 5 13.3 5 5 5 13.3 5(15) 5(15) 15 15 標準 27 37 最大 75 200 (27) (37) 75 200 27 37 単位 注意 MHz ns ns ns MHz ns ns ns MHz ns ns 1 ns 1 MHz ns ns ns fAGCKIN 5 10 MHz tcAGCKIN 100 200 ns twhAGCKIN 40 ns twlAGCKIN 40 ns 115 126 MHz 2 7.93 8.69 ns 2 5 75 2 DCLK:周波数 MHz fDCLK 5 40 2,3 17 13.3 200 2 DCLK:サイクル時間 ns tcDCLK 25 200 2,3 注１）AFECLK として DGCKIN0 を選択する場合（周波数 27MHz）は、ハイレベル時間, ローレベ ル時間を 15ns 以上としてください。 注２）SYCLK,DCLK は内部クロックです。 注３）DAC を使用する場合の規定です。 3GV630A30 fSYCLK tcSYCLK -29- YGV630 1 2 VIH XIN1 3 VIH 0.5×VDD33 0.5×VDD33 VIL VIL 4 5 VIH XIN2 6 VIH 0.5×VDD33 0.5×VDD33 VIL VIL 7 8 VIH DGCKIN0 9 VIH 0.5×VDD33 0.5×VDD33 VIL VIL 10 11 VIH DGCKIN1 12 VIH 0.5×VDD33 0.5×VDD33 VIL VIL 13 14 AGCKIN0 AGCKIN1 AGCKIN2 AGCKIN3 3GV630A30 VIH 15 VIH 0.5×VDD33 0.5×VDD33 VIL -30- VIL YGV630 ・電源投入とリセット入力 番号 項 目 記号 最小 標準 最大 単位 注意 1 電源立ち上がり時間 tVRISE 100 ms 1 電源投入時間差 2 tVSKWU 100 ms 2 3 電源切断時間差 tVSKWD 100 ms 3 4 RESET_N セットアップ時間 tsRES 0 μs 4 5 RESET_N 入力時間 twRES 30 μs 5 6 REFCLK セットアップ時間 tSCLK 1 μs 6 注１）電源が投入されてから推奨動作電圧の最小値に到達するまでの時間です。VDD33, AFEVDD, VDD18, PLLVDD, DACVDD についてそれぞれ規定されます。 注２）電源投入後、すべての電源の中のいずれか 1 つが推奨動作電圧の標準値の 50%に到達してから、 すべての電源が推奨動作電圧の標準値の 50%に到達するまでの時間です。すべての電源の中で 最も早く推奨動作電圧の標準値の 50%に到達する電源から、すべての電源の中で最も遅く推奨 動作電圧の標準値の 50%に到達する電源に対して規定されます。 注 3）電源遮断後、すべての電源の中のいずれか 1 つが推奨動作電圧の最小値に到達してから、すべて の電源が推奨動作電圧の最小値に到達するまでの時間です。すべての電源の中で最も早く推奨動 作電圧の最小値に到達する電源から、すべての電源の中で最も遅く推奨動作電圧の最小値に到達 する電源に対して規定されます。 注４）電源の立ち上がりに対する RESET_N のセットアップ時間です。電源投入後、すべての電源の 中で最も早く推奨動作電圧の標準値の 50%に到達する電源に対して規定されます。 注 5）電源投入時は、すべての電源の中で最も遅く推奨動作電圧の最小値に到達する電源に対して規定 されます。 注 6）RESET_N の立ち上がりに対するクロック安定のセットアップ時間です。 注意）標準電圧が 1.8V の電源が入力されていない状態で標準電圧が 3.3V の電源を入力した場合、I/O バッファーの入出力制御が正常に行なわれずに、ほかのデバイスとの間でバス衝突が起き I/O バッファーに大電流が流れることがあります。 3GV630A30 -31- YGV630 ■電源投入時 VDD33 AFEVDD VDD18 PLLVDD DACVDD 3.0V 1.65V 1 1.65V 0.9V 2 1 RESET_N 0.2×VDD33 4 0.2×VDD33 5 6 REFCLK ■電源投入中 VDD33 AFEVDD VDD18 PLLVDD DACVDD RESET_N 0.2×VDD33 5 ■電源遮断時 VDD33 AFEVDD 3.0V VDD18 PLLVDD DACVDD 1.65V 3GV630A30 3 -32- 0.2×VDD33 YGV630 ・CPU インターフェイス 番号 項 目 1 A22-1:入力セットアップ時間 2 A22-1:入力ホールド時間 CSREG_N,CSMEM_N 3 :セットアップ時間 CSREG_N,CSMEM_N 4 :ホールド時間 5 D31-0: 出力ターンオン時間 6 D31-0: 出力ターンオフ時間 7 D31-0: 出力遅延時間 8 D31-0: 出力ホールド時間 WAIT_N,READY_N 9 :出力ターンオン時間 10 WAIT_N: 出力遅延時間 WAIT_N,READY_N 11 :出力ターンオフ時間 12 D31-0:入力セットアップ時間 13 D31-0:入力ホールド時間 14 WR3-0_N:入力ホールド時間 15 READY_N:出力遅延時間 CSREG_N,CSMEM_N,WR3-0_N, 16 RD_N:ハイレベル時間 記号 tsA thA 最小 1 0 tsCS 0 4 thCS 0 4 tonD toffD tdD thD 0 tonWAIT 0 0 標準 最大 10 0 ns tdWAIT 10 toffWAIT 10 tsD thD thWR tdREADY tSYCLK+10 0 0 0 twhCMD tSYCLK+2 単位 注意 1,2 1,3 5 5 5 5 5,6,8 5,7 10 8 注１）WR3-0_N, RD_N の立ち下がりに対する規定です。ただし、CS_N コントロール時には CSREG_N, CSMEM_N に対する規定です。 注２）ライトアクセス時は WR3-0_N の中で最も早い立ち下がりに対する規定です。 注３）ライトアクセス時は WR3-0_N の中で最も遅い立ち上がりに対する規定です。 注４）WR3-0_N, RD_N コントロールであることの条件。この規定を満たさない場合は CS_N コント ロールとなります。 注５）CPU インターフェイスのデータバス幅が 16bit のときは D15-0 に対する規定です。 注６）WR3-0_N の中で最も早い立ち上がりに対する規定です。 注７）WR3-0_N の中で最も遅い立ち上がりに対する規定です。 注８）システムクロック用 PLL がロック状態にあることが必要です。電源投入後、SR を実行するまで の間、tSYCLK はリファレンスクロックの周期となります。 3GV630A30 -33- YGV630 CPU リードサイクル A22-1 2 1 CSREG_N CSMEM_N 4 3 16 RD_N 5 D31-0 16 8 6 High-z High-z 9 WAIT_N High-z READY_N (Hi-z モード) High-z 10 7 11 High-z 7 9 15 11 High-z 7 15 READY_N (Lo-z モード) CPU ライトサイクル A22-1 2 1 CSREG_N CSMEM_N 4 3 16 16 WR3-0_N 12 5 13 D31-0 9 WAIT_N 14 10 High-z 9 READY_N (Hi-z モード) 14 15 High-z 11 High-z 14 READY_N (Lo-z モード) 3GV630A30 11 High-z -34- 15 YGV630 ・ビデオメモリーインターフェイス 番号 項 目 1 SDCLKO:ジッタ SDCLKO:周波数 2 SDCLKO:サイクル時間 3 SDCLKO:ハイレベル時間 4 SDCLKO:ローレベル時間 5 SDQ63-0:入力セットアップ時間 6 SDQ63-0:入力ホールド時間 SRAS_N,SCAS_N,SWE_N,SA11-0,SBA1-0, 7 SDQM7-0,SDQ63-0:出力遅延時間 SRAS_N,SCAS_N,SWE_N,SA11-0,SBA1-0, 8 SDQM7-0,SDQ63-0:出力ホールド時間 9 SDCLKI:入力遅延時間 10 SDQ63-0:出力ターンオン時間 11 SDQ63-0:出力ターンオフ時間 記号 最小 ‒0.4 115 7.9 2.5 2.5 2 1 tjSDCLK fSDCLK tcSDCLK twhSDCLK twlSDCLK tsSDQ thSDQ tdSDO 標準 最大 0.4 126 8.7 単位 注意 ns 1 MHz 1 1 1 1 1 1 ns 5.7 thSDO 1 tSDCLKI tonSDCO toffSDCO 0 0 1 1.5 1 1 1 7.9 注１）システムクロック用 PLL がロック状態にあることが必要です。 1 1 SDCLKO 2 3 4 SDCLKO 9 SDCLKI 5 6 SDQ63-0 7 SRAS_N,SCAS_N SWE_N,SA11-0 SBA1-0,SDQM7-0 SDQ63-0 8 10 11 SDQ63-0 ■出力信号測定条件 出力負荷容量 SDCLKO：15pF SRAS_N,SCAS_N,SWE_N,SA11-0,SBA1-0,SDQM7-0：10pF SDQ63-0：8pF 3GV630A30 -35- 1 YGV630 ・表示タイミング信号 番号 項 目 DOTCLK:周波数 1 DOTCLK:サイクル時間 2 DOTCLK:ハイレベル時間 3 DOTCLK:ローレベル時間 DRI5-0,DGI5-0,DBI5-0, DVSIN_N,DHSIN_N, D0IN7-0,D1IN7-0, AVSIN0_N,AHSIN0_N, 4 AVSIN1_N,AHSIN1_N, AVSIN2_N,AHSIN2_N, AVSIN3_N,AHSIN3_N :入力セットアップ時間 DRI5-0,DGI5-0,DBI5-0, DVSIN_N,DHSIN_N, D0IN7-0,D1IN7-0, AVSIN0_N,AHSIN0_N, 5 AVSIN1_N,AHSIN1_N, AVSIN2_N,AHSIN2_N, AVSIN3_N,AHSIN3_N :入力ホールド時間 DRO5-0,DGO5-0,DBO5-0, 6 VSYNC_N,HCSYNC_N, BLANK_N:出力遅延時間 DRO5-0,DGO5-0,DBO5-0, 7 VSYNC_N,HCSYNC_N, BLANK_N:出力ホールド時間 記号 fDOTCLK tcDOTCLK twhDOTCLK twlDOTCLK 最小 5 13.3 0.45×tcDOTCLK 0.45×tcDOTCLK tsDI 3 標準 最大 75 200 単位 MHz 注意 1 1 2 ns thDI 1 tdDISP 2 5 thDISP 0 注１）ドットクロック PLL を使用した場合の規定です。 注２）DRI5-0,DGI5-0,DBI5-0,DVSIN_N,DHSIN_N,D0IN7-0 は DGCKIN0 に対する規定です。 D1IN7-0 は DGCKIN1 に対する規定です。 AVSIN0_N,AHSIN0_N は AGCKIN0 に対する規定です。 AVSIN1_N,AHSIN1_N は AGCKIN1 に対する規定です。 AVSIN2_N,AHSIN2_N は AGCKIN2 に対する規定です。 AVSIN3_N,AHSIN3_N は AGCKIN3 に対する規定です。 3GV630A30 -36- YGV630 DGCKIN0,DGCKIN1 AGCKIN0,AGCKIN1 AGCKIN2,AGCKIN3 DRI5-0,DGI5-0,DBI5-0 DVSIN_N,DHSIN_N D0IN7-0,D1IN7-0 AVSIN0_N,AHSIN0_N AVSIN1_N,AHSIN1_N AVSIN2_N,AHSIN2_N AVSIN3_N,AHSIN3_N 4 5 1 2 3 DOTCLK 6 7 DRO5-0,DGO5-0,DBO5-0 VSYNC_N HCSYNC_N BLANK_N ・アナログ特性 ・ 特に断りがない限り本 LSI のアナログ特性は以下の条件下での値です。 ■電源電圧 VDD33＝3.3V VDD18＝1.8V AFEVDD＝3.3V PLLVDD＝1.8V DACVDD＝1.8V ■周囲温度 25℃ ・ADC 特性 項 目 アナログ映像入力レンジ 入力信号帯域 分解能 微分非直線性(DNL) 積分非直線性(INL) 信号対雑音比(SNR) クロストーク 微分利得(DG) 微分位相(DP) 3GV630A30 測定条件 最小 0.375 6 AFEVDD=3.3V Temp=25℃ AFEVDD=3.3V Temp=25℃ 入力信号=1.5Vpp サンプルレート =30MHz 標準 0.5 1 50 50 1 1 -37- 最大 3 10 単位 注意 Vpp MHz bit LSB LSB dB dB % degrees YGV630 ・RGB 出力特性 項 目 分解能 セトリング時間 出力伝播遅延時間 出力電圧振幅(Vｐ－ｐ) 最大出力電圧(VWHITE) 最小出力電圧(VBLACK) R,G,B の Vp-p の偏差 測定条件 DACVDD=1.8V Temp=25℃ RL=37.5Ω CL=10 pF RSET=328Ω 最小 標準 0 0.7 0.7 0 最大 8 20 3 単位 注意 bit ns 1 ns 2 V V V ％ 注１）セトリング時間は DAC 出力レベルが 50%の変化に達してから変化後レベルの±1LSB の範囲に 入るまでの時間で規定しています。 注２）出力伝播遅延が DOTCLK の立ち上がりから DAC 出力レベルが 50%の変化に達するまでの時間 で規定しています。 DOTCLK ±1 LSB R G 50 % B ±1 LSB 出力伝播遅延時間 セトリング時間 測定回路 R,G,B RL 3GV630A30 CL -38- YGV630 ■パッケージ外形図 注） 1. 表面実装LSIは、保管条件、および、半田付けについての特別な配慮が必要です。 2. 組立工場により、寸法や形状などが異なる場合があります。 詳しくはヤマハ代理店までお問い合わせください。 Note: 1. Special attention needs to be paid to the storage conditions and soldering method of the surface mount IC. 2. Dimension, form, etc. may differ depending on assembly plants. For details, please contact your local Yamaha agent. 3GV630A30 -39- YGV630 安全上のご注意とお願い 警告 禁止 絶対最大定格を超えて使用しないでください。絶対最大定格を超えると破壊、損傷および劣化の原因とな り、破裂・燃焼を起こし、火災の原因となることや、傷害を負うことがあります。 禁止 デバイスの逆差し、差し違い、または電源のプラスとマイナスの逆接続はしないでください。電流や消費 電力が絶対最大定格を超え、破壊、損傷および劣化の原因になるだけでなく、破裂・燃焼により傷害を負 うことがあります。なお、逆差しおよび差し違いのままで通電したデバイスは使用しないでください。 禁止 端子間の短絡をしないでください。特に、高電圧端子と低電圧端子等の異なる電源端子が短絡した場合、 発煙、発火、破裂の危険があります。 ! 指示 スピーカーから発音させるデバイスにおいては、デバイスの誤作動や故障によりスピーカーへの異常出力 が発生した場合の製品、システム設計における安全対策をお願いします。スピーカーは振動板の振動に伴 う空気流動でボイスコイル部の熱を放熱します。デバイスの故障等により、ＤＣ信号（数Ｈｚ程度以下） が入力されると放熱性が急激に低下し、たとえ定格入力以下で使用していても、ボイスコイルの断線、ス ピーカーの発煙、発火につながる場合があります。 注意 禁止 ! 指示 ! 指示 ! 指示 ! 指示 ! 指示 ! 指示 ! 指示 ! 指示 当社製品が発煙・発火したことによる延焼を防ぐために、また、周辺の影響により当社製品が発煙・発火 しないように、燃焼体、発火物、引火物の近くでは使用しないでください。 一般に半導体製品は誤作動したり、経年変化、劣化等により故障することがあります。半導体製品の誤作 動や故障により、生命・身体・財産が侵害されることのないように、製品、システムの安全設計、用途に 応じたフェイルセーフなどの対策をお願いします。 デバイスに内蔵されたＤＳＰが、外乱等によって誤動作し、突然最大振幅波形が出力され、後続するヘッ ドフォンや外部アンプが損傷したり、耳に損傷が発生する可能性があります。デバイスの誤作動や故障に 対し、製品、システム設計における安全対策をお願いします。 半導体デバイスは、不燃性ではありませんので、過電流の発生や故障の場合に発煙・発火する場合があり ます。 動作時または故障時にも過電流が流れ続けないよう、過電流防止等の安全設計をお願いします。 デバイスに内蔵された保護回路が正常に動作しなかった場合を想定しての安全対策をお願いします。デバ イスに内蔵された、過電流保護回路、高温保護回路はどのような場合でもデバイスを保護するわけではあ りません。使用方法や状況により、保護回路が正常に動作しなかったり、動作する前にデバイスが破壊し たりすることがあります。 安定した電源を使用してください。電源が不安定な場合、保護機能が動作せず、デバイスが破壊したり、 また、デバイスの破壊により、傷害を負ったり発煙・発火に至ることがあります。 実装したデバイスの端子上に、外部から導電性物質 (金属ピンなど) が落下し、ショート状態にならない ように筐体設計上の配慮をしてください。また、筐体は破裂・燃焼による飛散防止などを考慮した設計を してください。飛散物による傷害を負うことがあります。 デバイスは動作時、発熱により高温になる場合があります。動作時のデバイスに直接触れると火傷をする 場合がありますので、注意してください。 一般に半導体製品は、静電気により特性劣化や破壊を起こす場合があります。デバイスの取り扱い時には 静電気に注意してください。 v04 3GV630A30 -40- YGV630