PDP スキャンドライバ IC

富士時報
Vol.78 No.4 2005
PDP スキャンドライバ IC
特
小林 英登（こばやし ひでと）
多田 元（ただ げん）
集
澄田 仁志（すみだ ひとし）
まえがき
Versatile Disc）などの高解像度コンテンツの出現により，
アドレスドライバ IC
テレビはディジタル放送，ゲーム機器，DVD（Digital
アドレスドライバ IC
あった画面サイズでのすみ分けはなくなりつつある。また，
アドレスドライバ IC
PDP（Plasma Display Panel）が激しく競争し，これまで
アドレスドライバ IC
ディジタル家電の普及に伴い，テレビはフラットパネル
ディスプレイ（FPD）への移行が進んでおり，液晶・
アドレスドライバ IC
アドレスドライバ IC
図１ PDP モジュールの駆動回路
サステインドライバ IC
スキャンドライバ IC
大画面だけではなく，高画質，さらには低価格・低消費電
スキャンドライバ IC
力が要求されている。
PDP
PDP においては，発光効率の向上と消費電力の低減，
スキャンドライバ IC
そしてコストダウンが必要とされ，その鍵を握るのがドラ
イバ IC である。PDP ドライバ IC には，走査線を選択す
スキャンドライバ IC
るスキャンドライバ IC と，データを選択するアドレスド
ライバ IC の 2 種類がある。どちらのドライバ IC もパネル
に多く使用されているため，ドライバ IC の性能やコスト
図２ スキャンドライバの動作
が PDP モジュールの表示品質やコストに大きく影響する。
富士電機では，スキャンドライバ IC とアドレスドライ
スキャンドライバ IC
バ IC の開発を行っている。本稿では今回開発した第四世
スキャンドライバ IC
代 SOI（Silicon On Insulator）技術による大電流タイプの
スキャンドライバ IC
PDP スキャンドライバ IC「FD3291F」の技術について紹
介する。
サステインドライバ IC
アドレス期間
サステイン期間
PDP スキャンドライバ IC の特徴
PDP モジュールの駆動回路を 図１ に示す。スキャンド
ライバ IC は出力本数が 64 ビットあり，一般に HD（High
アドレス期間に予備放電を行ったセルに表示放電を起こす。
Definition）対応パネルでは 12 個使用される。スキャンド
この表示放電の繰返し回数で階調表示を行う。
ライバ IC の主な動作を図２に示す。
パネルの高輝度化や高精細化により，スキャンドライバ
（1） アドレス期間
IC には，高耐圧化や大電流化がより求められるように
120 V の電圧で走査線を選択しアドレスドライバ IC の
なってきている。
信号により，表示するセルに予備放電を行う。このとき
PDP スキャンドライバ IC 技術
スキャンドライバ IC からは，1 走査線あたり 0.8 A 程度の
電流を供給する。
（2 ） サステイン期間
３.１ プロセス・デバイス技術
180 V の電圧でサステインドライバ IC と交互に動作し，
富士電機では，従来から SOI 方式誘電体分離技術を採
小林 英登
多田 元
ドライバ IC の開発に従事。現在，
高耐圧 IC のデバイス・プロセス
高耐圧デバイスの開発に従事。現
富士電機デバイステクノロジー株
開発に従事。現在，富士電機デバ
在，富士電機デバイステクノロ
式会社半導体事業本部半導体工場
イステクノロジー株式会社半導体
ジー株式会社半導体事業本部半導
情報・電源開発部プリンシパルエ
事業本部半導体工場情報・電源開
体工場情報・電源開発部。工学博
ンジニア。SID 会員。
発部グループマネージャー。電気
士。電子情報通信学会会員。
澄田 仁志
学会会員。
303（55）
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用している。SOI プロセスの特徴は，デバイス分離領域を
集
小さくできることである。高耐圧・大電流のデバイスを必
N1（IGBT）と N2（IGBT）が動作して，選択波形〔N1
要とし，低耐圧のロジック回路が混在するスキャンドライ
（IGBT）オン時〕や非選択波形〔N2（IGBT）オン時〕を
バ IC には，SOI プロセスが適している。
出力する。選択波形出力時，予備放電のために N1（IGBT）
出力デバイスには，MOS（Metal-Oxide-Semiconductor）
，
ではなく IGBT（Insulated Gate Bipolar Transistor）を採
から大電流を供給する。
（2 ） サステイン期間
用している。PDP を駆動するためには大電流が必要であ
N1（IGBT）と D1（ダイオード）が動作し，表示放電
るが，その出力デバイス面積は IC 全体の面積の５割を占
の電流を N1（IGBT）と D1（ダイオード）の両デバイス
める。よって，出力デバイスサイズがコストに大きく影響
から供給する。
を及ぼしている。IGBT は MOS と比較して小さな面積で
も大電流を流せるため，スキャンドライバ IC の出力デバ
３.３ ロー側出力 IGBT のゲート制御技術
IGBT は，大電流を流し続けるとラッチアップ動作を引
イスとして最適である。
今回は図３に示すように，従来製品よりオン抵抗が低く，
き起こし，デバイスが破壊するという問題がある。そのた
デバイスを開発
めに，安全動作領域（SOA）内で IGBT を動作させる必
した。低オン抵抗化することで動作時の発熱を抑え，大電
要がある。また，小さな面積で多くの電流が取れるように
流化することで大画面への対応が可能となる。
デバイスの電流密度を上げると，SOA は狭くなり，異常
多く電流を流せる第四世代の
SOI-IGBT
動作において破壊しやすくなる。異常動作には，予備放電
３.２ 回路技術
時や表示放電時の異常放電による過負荷短絡状態や，出力
図 ４ にスキャンドライバ IC の出力段回路を示す。n
チャネルの IGBT がトーテムポール出力として接続されて
いる。ハイ側出力の N2（IGBT）は，レベルシフタによっ
端子間の金属性のくず付着による短絡状態などが考えられ
る。
一方，デバイスだけでこれら異常状態に対応するため，
て制御される。ロー側出力の N1（IGBT）はロジックの
SOA を広げようとすると，デバイス面積が大きくなりコ
ゲート制御回路によって動作する。
ストが高くなる。そこで，放電時の電流が必要なときは多
くの電流を流し，電流を必要としない期間では流せる電流
次に出力段回路の動作について簡単に説明する。
を抑える動作をクロックの信号に同期して制御する技術を
図３ 出力デバイス特性
開発した。出力デバイスの駆動能力制御をクロック信号に
同期して制御することで，64 ビット出力デバイスの制御
1.6
回路を共通化でき，制御回路の小型化が可能となる。
1.4
アドレス期間の選択波形出力時，予備放電が始まり多く
1.2
電流（A）
特
（1） アドレス期間
FD3291F
の電流が必要となると出力レベルの電圧も上昇する。この
1.0
従来製品
VDH
0.8
D2
0.6
D1
R1
てゲート電圧も上昇する。 図 ４ の回路構成にすることで
N1（IGBT）のゲート電圧は図５に示すようにロジック電
0.4
N1
0.2
0
とき，N1（IGBT）のゲート−ドレイン間容量 CGD によっ
N2
D1
源 5 V 以上に持ち上がり，その結果として大電流を供給す
GND
0
2.0
4.0
6.0
8.0
10.0
12.0
14.0
図５ 出力電圧とゲート電圧〔N1（IGBT)〕
電圧（V）
図４ ロー側出力動作回路
N1（IGBT）のゲート電圧
VDH
アドレス期間時
電流経路
ゲート制御回路
VDL
p2
5 V/div
N2
（IGBT） サステイン期間時
電流経路
信号2
p1
C gc
n2
DO
（出力端子）
N1
（IGBT）
信号1
304（56）
n1
50 V/div
n3
D2
D1
（ダイオード）
DOの出力電圧
1 s/div
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図６ 短絡耐量特性
図８ GND 短絡時の出力波形
180
特
160
VDH
V DH（V）
140
集
N1（IGBT）のゲート電圧
120
N2
（IGBT）
100
V G ＝3 V
5 V/div
80
DOn
60
V G ＝7 V
40
N1
（IGBT）
V G ＝5 V
通常出力波形
20
0
0.1
1
10
100
DOの出力電圧
1,000
時間（ s）
50 V/div
短絡時出力波形
1 s/div
図７ ハイ側出力動作回路
VDH
VDH
ON→HiZ
P2
（PMOS）
P1
（PMOS）
ハ イ イ ン ピ ー ダ ン ス と な る 。 N2（ IGBT） が ハ イ イ ン
ON→HiZ
ピーダンス状態になれば，出力が過負荷などによる短絡状
N2
（IGBT）
態であっても，電流が流れ続けることがなく，出力デバイ
ON
→OFF
N4
（NMOS）
N3
（NMOS）
スの破壊は発生しない。
図８に出力と GND との短絡時の出力波形を示す。短絡
D3
DO
N1
（IGBT）
D1
信号3
時はクロック信号に同期して，300 ns だけオンになろうと
するため，ハイ出力を出そうとする。N2（IGBT）がオン
して 300 ns 経過すると，ゲートがハイインピーダンス状
信号4
態になるため出力は GND 電位まで下がる。ハイ側デバイ
スは 300 ns 以上短絡耐量がもてば，短絡破壊を起こすこ
とはない。この動作によってハイ側出力も短絡フリーにし
ることが可能となる。
ている。
通常アドレス期間は 1.5 µs 程度であることから，選択期
間 1.5 µs は，クロック信号に同期して信号 2 が「H」状態
PDP スキャンドライバ IC への適用
となる。1.5 µs を過ぎると信号 2 が「L」状態となり，
徐々に N1（IGBT）ゲートが下がるように制御する。これ
今回開発した，第四世代 SOI-IGBT デバイスとゲート
は，N1（IGBT）の正常動作期間以外で動作しないよう制
制 御 回 路 技 術 を 適 用 し た PDP ス キ ャ ン ド ラ イ バ IC
御するためで，異常放電や端子間短絡などの予期せぬ過負
「FD3291F」について以下に紹介する。
荷状態による破壊を防止するためである。図６に出力デバ
イスの短絡耐量特性を示す。
ゲート電圧を下げることにより，短絡破壊に至るまでの
時間を長くすることができる。短絡破壊するまでにゲート
４.１ 特 徴
（1） 64 ビット双方向シフトレジスタ（15 MHz クリア機能
付き）
電圧をオフすることで，ロー側出力を短絡フリーにしてい
，7 V（ロジック部）
（2 ） 絶対最大電圧： 170 V（高耐圧部）
る。
（3） 出力動作電圧： 30 ∼ 140 V
３.４ ハイ側出力 IGBT ゲート制御技術
（5） ドライブ電流：−0.2 A/＋1.2 A（ソース/シンク）
（4 ） ロジック電圧： 5 V
ハイ側出力 N2（IGBT）は，アドレス期間時に非選択波
形を出力する。図７の回路では，クロック信号に同期して
（6 ） ダイオード電流：−1.2 A/＋1.2 A（ソース/シンク）
（7） 外形： TQFP 100 ピン（エクスポーズドパッド）
最初，信号 4 が「L」状態になる，データ信号 3 が「L」
のとき，P2（PMOS）がオンして，ハイ側出力 N2（IG
４.２ 回路構成
BT）がオンする。選択波形から非選択波形に変化するの
図９ にブロック図を示す。回路構成は，64 ビット双方
に 300 ns ほどあれば十分なため，クロック信号に同期し
向シフトレジスタ回路部，64 ビットラッチ回路部，デー
て 300 ns 後信号 4 を「H」にし，P2（PMOS）をハイイン
タセレクタ回路部，トーテムポールの出力駆動回路部から
ピーダンスにする。そのため，ハイ側出力 N2（IGBT）も
構成される。CLK，OC1，OC2 信号端子にはノイズ誤動
305（57）
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PDP スキャンドライバ IC
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図９ FD3291F のブロック図
図１１ FD3291F のパッケージ外観
OC1
特
裏面
OC2
集
LE
VDH1
CLK
CLK
Q1
DATA
Q2
Q3
DA
LE
Q1
Q2
Q3
ビ
CLR ッ
ト
シ
フ
ト
レ
ジ
ス
タ
A/B
CLR
A/B
セ
レ
ク
タ
L1
DO1
∼
DO32
ビ
ッ
ト
ラ
ッ
チ
プサイズを示す。FD3291F は，従来製品と比較して 22 ％
のチップシュリンクを達成している。また， 図１１にパッ
ケージの外観を示す。ピン配置ならび TQFP サイズが従
VDH2
セ
レ
ク
タ
DB
表面
GND
DATA Q64
Q64
L64
来製品と同じため，従来品からの置換えを容易にできるよ
DO33
∼
DO64
うにしている。
GND
あとがき
VDL
GND
VDH1 VDH2
PDP スキャンドライバ IC「FD3291F」において，出力
デバイスに IGBT を用い大電流を流すことを可能とする技
図１０ 従来のスキャンドライバ IC と FD3291F のチップサイ
ズ比較
術と，IGBT を使用するうえでの大きな問題である短絡破
壊回避のための技術とその製品の特徴について説明した。
これからより激化する FPD の市場競争において，PDP
の高性能化や低価格化に対応すべく，スキャンドライバ
IC もデバイス技術，回路技術，プロセス技術を有機的に
発展させて市場の要求に応えていく所存である。
参考文献
（1） Kobayashi, H. et al. PDP Scan Driver IC with Smart
従来のスキャンドライバ IC
面積比 1.0
今回のスキャンドライバ IC
FD3291F
面積比 0.7
Gate Controlled IGBTs. IDW’04. PDP3- 3.
（2 ） 澄田仁志．PDP ドライバ IC 用デバイス・プロセス技術．
富士時報．vol.77, no.5, 2004, p.350- 354.
（3） 小林英登ほか．汎用 PDP スキャンドライバ IC．富士時報．
作防止用にシュミット回路が挿入されている。
４.３ 従来の IC との比較
図１０に従来のスキャンドライバ IC と FD3291F のチッ
306（58）
vol.77, no.5, 2004, p.346- 349.