わが国半導体産業の国際競争力強化策 （PDF：396KB）

わが国半導体産業の国際競争力強化策
資料２
新しい時代の始まり　：　スピードこそが勝負の時代
新しい時代の始まり　：　スピードこそが勝負の時代
ビジネス分野・ビジネスターゲットの大転換
－　パソコンからデジタルネットワーク対応情報家電・モバイル個人情報端末へ　－
－　システムの長期信頼性が再び重要となる時代　－
－　総合力を有する我が国に極めて有利な時代　－
顧客の好みの変化が極めて速いため、半導体LSIの価格下落率は15%/月を越え
ている。スピードこそが勝負の時代。顧客ニーズ瞬時製品化を可能とする①超短
時間　②超多品種　③可変量　④高信頼　⑤超低価格　開発・生産方式（
（ “ハイス
ピード開発・生産方式”
ピード開発・生産方式” ）の創出こそが、わが国を新しい時代の覇者にする。
例：下記対応半導体製品の創出
①　大型平板デジタルディスプレイ（30インチ～100インチ）
②　一週間無充電携帯端末
③　著作権補償コンテンツ配信技術
④　DVD、デジタルカメラ
⑤　完全環境対応IT自動車
⑥　超低価格高効率太陽電池発電システム
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わが国半導体産業の国際競争力強化策
新しい時代の始まり　：　スピードこそが勝負の時代
新しい時代の始まり　：　スピードこそが勝負の時代
開発・生産方式の大転換
－　少品種超大量長時間開発・生産方式　から　少品種超大量長時間開発・生産方式　から　“
から　“ハイスピード開発・生産方式”
ハイスピード開発・生産方式”　へ　－
へ　－
（顧客ニーズ瞬時製品化対応新開発・生産方式）
パソコン用マイクロプロセッサ(MPU)、DRAM及び電気的に機能が書き込める
FPGA(Field Programmable Gate Array)等、ごく限られた製品のみが従来通り
の生産を続けられる（インテル、三星、ザイリンクス）。
デジタルネットワーク情報家電・モバイル個人情報端末用システムLSIの生産量
は大きく変動し、生涯生産量100万個を下回るものも極めて多い。それに対応し
た開発・生産方式の創出が必須。
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わが国半導体産業の国際競争力強化策
実用化・市場化後も連続して、日々機能向上のための開発・
新しい時代の始まり　：
新しい時代の始まり　： 生産をハイスピードに繰り返す時代
新開発・生産方式　：　新開発・生産方式　：　“
：　“ハイスピード開発・生産方式”
ハイスピード開発・生産方式”
－
、分子反応ベースの生産方式に替わるラジカル反
300mmウェハ完全枚葉生産方式
ウェハ完全枚葉生産方式、分子反応ベースの生産方式に替わる
ラジカル反
ウェハ完全枚葉生産方式、分子反応ベースの生産方式に替わる
応ベースの生産方式、
設計方式の
応ベースの生産方式、超短時間超低価格マスク生産方式、
超短時間超低価格マスク生産方式、超短時間LSI設計方式
超短時間
設計方式の
創出と組み合わせ　－
－
総合力が勝負の時代　：　我が国に極めて有利な時代　－
現状の分子反応ベースの生産方式では、シリコンの(100)面上にしかLSIが製
造できない。新しい日本発のラジカル反応ベースの生産方式では、すべての面
方位のシリコン基板上にLSI製造可。現状では全く不可能な(110)面窒化膜ゲー
ト絶縁膜CMOS（フロロカーボン低誘電率層間絶縁膜：1.7）を導入すれば動作
速度が約10倍となり世界に完全に勝てる。これに超短時間マスク生産、超短時
間LSI設計、300mmウェハ完全枚葉生産を組み合わせればスピードが最優先
の時代の覇者になれる。
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わが国半導体産業の国際競争力強化策
新しい時代の始まり　：　高周波・アナログ・デジタル混載システム
の時代
新しい時代の始まり　：　高周波・アナログ・デジタル混載システムLSIの時代
：　高周波・アナログ・デジタル混載システム
開発・生産方式の大転換
－　ラジカル反応ベース開発・生産方式
－　ラジカル反応ベース開発・生産方式　－
ラジカル反応ベース開発・生産方式　－
（現状の分子反応ベース開発・生産方式に替わって）
全てのシリコンの面方位にトランジスタ(LSI)製造可（現状の2次元平面形状トラ
ンジスタに替わる3次元立体構造トランジスタの導入可：集積度は容易に倍増）。
(110)面窒化膜ゲート絶縁膜CMOS（現状のUnbalanced CMOSに替わる
Balanced CMOS：アナログのダイナミックレンジ20倍以上向上）の導入で動作
速度10倍増。更に、90nm世代以降に大問題となるしきい値電圧のばらつきや
低周波(1/f)雑音を圧倒的に小さく抑え込めることから、マイクロ波帯高周波・ア
ナログ・デジタル混載LSIが初めて可能。
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わが国半導体産業の国際競争力強化策
実用化・市場化後も連続して、日々機能向上のための開発・
新しい時代の始まり　：
新しい時代の始まり　： 生産をハイスピードに繰り返す時代
開発・生産方式の大転換
－　超短時間超低価格マスク生産方式　－　超短時間超低価格マスク生産方式　：　縮小光学方式瞬時マスク製造技術　－
超短時間超低価格マスク生産方式　：　縮小光学方式瞬時マスク製造技術　－
90nm世代以降になるとマスク1枚の価格が1,000万円を超え（LSI製造には30
枚程度のマスクが必要：1チップあたりのマスク費用が数百円になりマスク生産
不可能）、製造に10日間近い時間を必要とする。電子ビームなど直接描画では
時間がかかり過ぎて超短時間生産には全く適さない。“
“ハイスピード開発・生産
方式”
方式”の実現には、1枚100万円以下で半日程度で必要なマスクを生産する技
術開発が絶対に必要。
5
付録資料①　半導体LSIの価格下落率
の価格下落率
付録資料①　半導体
160,000
PentiumPentium-133
9 %down／
／month
140,000
PentiumPentium-150
PentiumPentium-166
15 %down／
／month
120,000
PentiumPentium-200
MMXMMX-166
100,000
MMXMMX-200
80,000
MMXMMX-233
PentiumⅡ
PentiumⅡ-233
60,000
PentiumⅡ
PentiumⅡ-266
40,000
PentiumⅡ
PentiumⅡ-300
20,000
PentiumⅡ
PentiumⅡ-333
1999/01
1998/10
1998/07
1998/04
1998/01
1997/10
1997/07
1997/04
PentiumⅡ
PentiumⅡ-350
1997/01
3 %down／
／month
0
1996/10
秋葉原での販売価格 (円/チップ)
チップ)
“ハイスピード開発・生産方式
ハイスピード開発・生産方式”
ハイスピード開発・生産方式
PentiumⅡ
PentiumⅡ-400
PentiumⅡ
PentiumⅡ-450
図1　半導体
半導体LSIの価格下落率
の価格下落率（
Intel社CPU店頭小売価格＠秋葉原）
CPU店頭小売価格＠秋葉原）
半導体
の価格下落率（Intel社
価格低下が加速　→　価格低下が加速　→　・チップ開発期間の短縮が必須
・チップ製造コストの低減が必須
6
付録資料②　完全枚葉生産方式
“ハイスピード開発・生産方式
ハイスピード開発・生産方式”
ハイスピード開発・生産方式
1000
RF Power
実験時間 [時間]
バッチ生産
Process Gas
Wafer
100
10
枚葉生産
RF Power
Upper Electrode
Shower Head
Process Gas Flow
1
Wafer
Lower Electrode
0.1
0
1
2
3
4
条件出し回数
5
6
図2　枚葉生産とバッチ生産の比較
枚葉生産とバッチ生産の比較
枚葉装置の条件出しはバッチ装置に比べて2桁速い
枚葉装置の条件出しはバッチ装置に比べて 桁速い
7
付録資料③　完全枚葉生産方式
“ハイスピード開発・生産方式
ハイスピード開発・生産方式”
ハイスピード開発・生産方式
シミュレ−ション条件
z投入ウエハ : 10000枚/月
zバッチ処理ステップ :全工程の約１５％(Diffusion, LP-CVD, Wet clean)
60% 改善
頻度
40%改善
改善
分布30%
改善
分布
全て枚葉
(13 枚/ロット)
分布15%
改善
分布
全て枚葉
バッチ処理混合
(25 枚/ロット)
(25 枚/ロット)
サイクルタイム
図3　完全枚葉生産方式の生産時間
完全枚葉生産方式の生産時間
完全枚葉生産方式の生産時間はバッチ・枚葉混在方式に比べて60%以上短い
以上短い
完全枚葉生産方式の生産時間はバッチ・枚葉混在方式に比べて
8
付録資料④　ラジカル反応ベースの開発・生産方式
“ハイスピード開発・生産方式”
Vth fluctuation (V)
1
現状のプラズマ装置をプ
ロセスに一度でも用いる
としきい値電圧のバラツ
キが大きくデバイスが動
作しなくなる!!
0.8
0.6
0.4
0.2
Plasma Conditions:
1 Torr
1.2 W/cm2
10 min
0
Kr
Ar
He
Ar
RLSA
2.45GHz
0.7eV
RLSA
2.45GHz
1.0eV
RLSA
2.45GHz
1.5eV
Parallel Plate
13.56MHz
3～4eV
図4　MOSFETに励起方法が異なるプラズマを照射した時の
しきい値電圧ばらつきの比較
マイクロ波励起高密度
プラズマで、Kr, Xeベー
スプラズマはVthを全く
ゆらがせない
9
付録資料⑤　ラジカル反応ベースの開発・生産方式
“ハイスピード開発・生産方式”
2
Flicker noise coefficient (V F)
1E-21
1E-22
(100) n-MOSFET
V D=2.0V
T OX=5nm L/W=0.8µm/20µm
1E-23
1E-24
o
Dry 900 C
o
Dry 900 C Flat
Kr/O2=97/3% 1Torr 700W
Kr/O 2=97/3% 1Torr 700W Flat
1E-25
1E-26
0.0
0.5
1.0
1.5
2.0
Gate overdrive voltage (V)
図5　ゲート絶縁膜形成プロセスのフリッカーノイズ係数への影響
完全平坦化表面上にマイクロ波励起高密度プラズマでゲート絶縁膜を形成すると
1/f雑音が1~2桁減少する
10
付録資料⑥　ラジカル反応ベースの開発・生産方式
“ハイスピード開発・生産方式”
(100)
(110)
8
8
VG-Vth=-2.5V
6
VG-Vth=-2.0V
ID/COX [102A/F]
10
ID/COX [102A/F]
10
6
VG-Vth=-2.5V
VG-Vth=-2.0V
VG-Vth=-1.5V
VG-Vth=-1.0V
VG-Vth=-0.5V
4
2
×43
VG-Vth=-1.5V
VG-Vth=-1.0V
2
VG-Vth=-0.5V
0
0
-1
-2
VDS [V]
-3
0
0
-1
-2
VDS [V]
-3
TOX=4.5nm
L=100um,W=100um
P-channel MOSFET
図6　(100)表面上と(110)表面上のPMOSのトランジスタ特性
(110)表面では、PMOSの動作速度が3倍になる
→NMOSとPMOSの動作速度が一致する　⇒　Balanced CMOSの実現
11
付録資料⑦　ラジカル反応ベースの開発・生産方式
“ハイスピード開発・生産方式”
3V
CMOS switch
0V
Vout
Vin
Vout
Cs
Clock signal
1.75V
CLKp
CLKn
100ps
1050µV
S/N = 53.5 dB*
Conventional CMOS
(9 bit)
Vout
1.75V
Balanced CMOSを用いるとCMOSスイッチのS/N比
が20dB以上向上する　⇒　データ制度4bitの向上
55µV
S/N = 79.2 dB*
Balanced CMOS
(13 bit)
図7　従来のCMOSとBalanced CMOSを用いた場合のCMOSスイッチの特性
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付録資料⑧　ラジカル反応ベースの開発・生産方式
Leakage Current Density @1V (A/cm2)
“ハイスピード開発・生産方式”
1.E+02
熱酸化膜（従来技術）
1.E+00
1.E-02
1.E-04
1.E-06
ラジカル窒化膜
1.E-08
1.E-10
1.E-12
0
1
2
3
Thickness (nm)
図8　従来の酸化膜とラジカル窒化膜のリーク電流の膜厚依存性
4
ラジカルを用いて形成した窒化膜は従来の酸化膜に比べてリーク電流が3桁以上低減する
13
付録資料⑨　ラジカル反応ベースの開発・生産方式
“ハイスピード開発・生産方式”
1.E+10
窒化膜
1.E+09
10 years
1.E+08
50% Tbd(sec)
EOT=2.4nm
1.E+07
Xe/NH3
1.E+06
酸化膜
1.E+05
Kr/NH3
1.E+04
Ar/NH3
1.E+03
1.E+02
1.E+01
Dry SiO2
1.E+00
2
2.5
3
3.5
4
4.5
Gate Voltage(V)
図9　従来の酸化膜とラジカル窒化膜のTDDB寿命比較
ラジカルを用いて形成した窒化膜は従来の酸化膜に比べて寿命が30,000倍になる
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付録資料⑩　ラジカル反応ベースの開発・生産方式
“ハイスピード開発・生産方式”
low-k膜の現状
比誘電率
SiO2
3.9
SiOF
3.7
SOD(有機膜)
2.7
SiOC
（多孔質）
2.5
2.2
特徴
従来技術（>250nm世代)
さらなる低誘電率化困難
（吸湿性,密着性）
密着性、耐熱性の問題により
デバイス適用不可
空孔への吸湿,膜強度低下、
洗浄困難の問題（実用化不可)
良好な絶縁性、耐熱性、
フロロカー （環状C5F8）
密着性､空孔無き緻密な
1.7
ボン膜
（直鎖C5F8） 膜質を確認。
Leak Current (A/cm2
膜種
1.E-05
1.E-06
1.E-07
1.E-08
1.E-09
1.E-10
As Deposition
After Anneal (350℃×30min)
1.E-11
1.E-12
0
1
2
3
E (MV/cm)
図10　フロロカーボンを用いた低誘電率膜の特性
マイクロ波励起高密度プラズマプロセスを用いて、空孔がない誘電率が
2.2（環状C5F8）、1.7(直鎖C5F8)を低リーク電流で実現できる
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付録資料⑪　ソフトウェアアクセラレータによる製品設計開発短期間化
“ハイスピード開発・生産方式”
アルゴリズム
全体仕様
設計
時間
HW／SW
切り分け
500日
HW検証
HW設計 シミュレーション HW試作
エミュレーション
現状
SW設計
HW量産
SW検証
製品
ソフトウェアアクセラレータ ：フレキシブルプロセッサによる
HW／SW切り分け
バーチャルプロトタイピング
全体仕様
アルゴリズム
設計
将来
SW検証
HW設計
HWエミュレーション
製品（フレキシブルプロセッサ搭載）
12.5日
HW量産
製品（専用プロセッサ搭載）
ソフトウェア・アクセラレータにより設計開発期間を1/40に短期間化
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付録資料⑫　瞬時マスク製造技術による開発・生産方式
“ハイスピード開発・生産方式”
☆100nm世代以降のマスク費用　：1,000万円/枚を超える。
☆LSI製造には25枚前後のマスク必要　：　計2.5億円
☆情報家電用システムLSIでは全チップ数100万個以下。
従来の電子ビームによるマスク描画時間
（ｈ/枚）
250
次々世代
201ｈ
［出展：東芝機械］
200
生産チップ数
１チップのコストに占めるマスク費用
150
1,000万個
→ マスク生産で対応可能
25円
250円！ → マスク生産は不可能
100
100万個
マスク（25枚）の作成期間：30～100日　⇒高価格要因
［新技術のコンセプト］
２次元アレー状光制御デバイス
（ミラーデバイス、自発光ﾃﾞﾊﾞｲｽ、・・・）
デジタル
ミラーデバイス
拡大マスク
50
0
次世代
最先端品
普及品 （Pentium4）
（Pentium3） 14ｈ
4ｈ
0.18
0.13
51ｈ
0.10
0.07
デザインルール（μm）
２次元アレー状光制御デバイスにより、
大量の拡大パターン（16～64倍）を形成し、
縮小投影によって瞬時に描画する。
大量のパターンを瞬時に描画
大口径 縮小投影光学系
マスク
基板
（1024x768個の
マイクロミラー）
マスク描画時間～約30分/枚
（電子ﾋﾞｰﾑ描画装置の1/100以下）
超微細化に対応
マスクを１枚100万円以下、１セット25枚を半日で生産可能に！
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