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第 4 章 システム LSI 用 DRAM モジュール応用
第 4 章 システム LSI 用 DRAM モジュール応用 ４．１ 序 ４．１．１ マルチメディアアプリケーション 携帯電話や PDA などの携帯情報機器の高性能化/高機能化に向けて、音声、文字、静止画像の 処理のみならず、動画像処理へのアプリケーションが適用され、特に携帯電話においては、MPEG4 規格の採用により動画送受信 1)が実現されている。 またデジタル家電の分野でも、デジタル TV、セ ットトップボックス、DVD や HDD による動画像プレーヤー/レコーダ等の機種において MPEG２規格 による動画像処理が行われて、その高性能化がすでに実現されており、ユビキタス化に向けた新機 能盛り込みや低消費化/コンパクト化の競争が激化している。 MPEG Applications 10000 Data Rate (MB/s) HDTV 1000 SDTV DVD 100 SDTV: Standard Definition TV DVD: Digital Video Decoder VP VP: Video Phone 10 0 HDTV: High Definition TV 16 32 64 128 256 Memory Capacity (Mbit) 図４−１ MPEG アプリケーションとメモリ容量、データレートの関係図 図４−１に代表的な MPEG 系機器が要求するメモリ容量とデータ転送速度を示す。グラフの左下 に位置する動画処理可能な携帯電話 2 - 4)は、情報転送能力が低く、低容量のメモリサイズと低データ レートで要求は満たされている反面、低消費電力、小実装面積が求められている。一方、デジタル - 124 - HDTV（High Definition Television）ではリアルタイムの大画面画像データの処理を遂行するため大 容量メモリサイズと高速動作が求められている。現在では HDTV 機器は箱型の据え置きタイプであ るが、今後のデジタル TV の発達に伴い、映像機器とその画像処理装置、通信装置の小チップ化が 強く望まれている。同一チップ内に複数の機能ブロックを取り入れてシステムを実現する System On a Chip（SOC）技術を先述の画像処理携帯機器にも取り入れようとする研究開発 5, 6)が盛んである。混 載 DRAM 技術には、高速処理、低消費電力、チップ点数削減など様々なメリットがあり、MPEG 系機 器、特に携帯機器の性能向上に大きい効果を現す。 グラフィックス関連、主にリアルタイム画像処理については、SRAM がその高速性によりバッファメ モリとして利用されていた。SRAM は制御の容易性とメモリセルとしての高速性によりグラフィックス特 性の向上に貢献した。しかし、処理データの大容量化の要求によりメモリセル面積の大きい SRAM では、実装面積的またコスト的に効率が悪くその後継として、よりメモリセル面積の小さい DRAM を 用いる可能性を策定するようになった。しかし、DRAM においては、揮発性である点と破壊読出しで ある点から読み出し時のセンス増幅動作やセンス動作後にメモリセルにデータを再度書き込むリスト ア動作が必要でありメモリセルとしての高速性に限界があることから、多数データ並列読み出し動作 後のページ動作やリード、ライトバスを分離したデュアルポート化等の工夫により処理能力を向上さ せる提案が成されてきた。近年、同期型制御が適用されるに伴い、比較的連続データを処理するこ とが多い画像処理に最適な同期型バースト制御（シンクロナス DRAM）が提案され、その動作周波数 の向上とともに飛躍的にデータ処理能力を向上させることができた。混載 DRAM は、主に、リアルタ イム画像処理というグラフィック関連分野の LSI で多く用いられ同期型バースト制御により、小メモリセ ル面積でありながら高性能動作に加え、混載化に伴いバス配線がチップ内部微細配線化となる点 でワイド I/O バス方式を可能とし、グラフィックス機能を最大限引き出すために必要な高データ転送 速度を実現している 7, 8)。 今回、MPEG 処理に必要な高速処理を維持しつつ、MPEG 処理機能を搭載した携帯型マルチメデ ィア機器に要求される低消費電力と小マクロサイズとを実現するための DRAM モジュールの試作に ついて記述する。 特に、低消費電力化に向けて、低電圧に適した 0.13µmCu 配線プロセス技術に DRAM を混載するために、電源電圧はロジック系電源を 1.0V に、それ以外の電源を 2.5V まで低減 している。 ４．２． モジュールデザイン ４．２．１ ブロックダイアグラム 9, 10) 今回開発した 32Mbit 混載 DRAM モジュールのブロック図を図４−２に示す。メモリセルアレイは、 16Mbit メモリブロックが２個上下に配置され、センスアンプ用電源 Vdd やワード線駆動用の昇圧電源 Vpp などを発生する内部電源発生回路はモジュールの右側に、I/O 回路や I/F 回路および中央制御 - 125 - 回路はモジュール左側に配置されている。２つの 16Mbit メモリブロックの間には、アレイの制御を司 るロウ、コラム系のデコーダやその他制御回路が上下のメモリブロックに対して配置されている。 メ モリアレイの最小容量単位は 2Mbit の短冊型サブアレイであり、32Mbit マクロ構成にはこの 2Mbit の アレイユニットを 16 個並べている。 2Mbit の短冊型サブアレイ 4 個により、独立された活性化制御 がされる１バンク分のアレイを構成しており、最大４バンクまで対応している。 バンク内ではセンスア ンプ帯は左右の短冊型サブアレイで共有型センスアンプを構成しているが、バンクの分かれ目では センスアンプ帯は共有しておらず個々のバンクに対し機能するセンスアンプ帯が２個隣接している。 各 16Mbit アレイブロック上には 256 ビットのリードデータ線(IOR)と 256 ビットのライトデータ線(IOW) が 2 層目の Cu 配線で配置されており、32Mbit のメモリアレイ上には、リード、ライト、それぞれ 512 ペア、合計 1024 ペアのデータ線が配置されている。 ロウ及びコラムの冗長救済アドレス格納用ヒューズは、I/O 回路付近及び中央制御回路部付近に 配置され、効率的な救済アドレス判定を可能にしている。また、内部電源電位レベルのチューニン グ用のヒューズは、電源回路部内に配置されており、これらのヒューズは、厚さ 450nm 程度の最上層 の銅（Ｃｕ）配線にて形成されている。 256b IOR pairs 256b IOW pairs Redundancy Fuse Elements Bank0 Bank2 Bank3 16M bit Memory Array Row/Col. Row/Col. Decoder Decoder I/O I/F Redundancy Fuse Elements 16M bit Memory Array 2Mbit Array Unit 図４−２ 32Mbit SDRAM モジュール構成図 ４．２．２ リード/ライト分離（I/O 分離）と多 IO 線構成 9, 10) - 126 - Voltage Generator I/O I/F Center Control Bank1 256b IOR pairs 256b IOW pairs Read Port Write Port CSLR BL CSLW /BL BL /BL /IOW IOW /IOR IOR （a）ビット線と IO 線の接続回路図（Write ゲート、Read ゲート） : Write P ort : Re a d P ort S A Ba nd Cros s P ortion EQ EQ EQ EQ /EQ EQ S ha re d Ga te LCS W LS An GCS W GS An S A Drive r GS Ap GCS R LS Ap S ha re d Ga te LCS R EQ EQ EQ EQ /EQ 128Kb Arra y Sub-word Driv. EQ 128Kb Arra y S e ns e Amplifie r Sub-word Driv. S e ns e Amplifie r 128Kb Arra y 128Kb Arra y （b）アレイ制御回路における分散駆動方式（128Kb サブアレイ周辺の回路図） 図４−３ アレイ制御回路 混載 DRAM モジュールで要求される多 I/O 構成に対し、256 ビットのワイドバンドで構成する為、 図４−３に示すようにコラム選択線をワード線と同じ方向に沿って配置し、1 本のコラム選択線で、256 本のビット線を IO 線に接続選択させる手法を採用している。実際に 256 ビットを選択させる為には、 本コラム選択線が 16 本必要となるが、本モジュールではこれを 8 本独立制御させること（8way コラム デコード）で接続部におけるコラム選択線数を半減させ、レイアウトエリアペナルティの増大を抑える - 127 - 一方、倍化するモジュール上 IO 線は、後述するリード/ライト分離構成による IO 線増大とあわせて、 多層配線構造を利用することでレイアウトエリアペナルティの増大を抑えている。 モジュールでは高速アレイ動作のため IO 分離方式を採用している。従来の IO 線共通方式では、 異なる動作を要求されるリードとライトのぞれぞれにおいて電位設定状況が異なり、リード動作前に は必ず IO 線はプリチャージ電位へプリチャージされている必要がある。このプリチャージ動作が不 十分だとIO線の電位を差動増幅するメインアンプでのアンプ動作の遅延や誤動作につながる。 特 に IO 線が H レベルと L レベルに最大振幅するライト動作直後のリードにおいて IO 線のプリチャー ジ時間が長くかかり、チップの動作周波数の制限になっていた。そこで、IO 線をリード用、ライト用と 分離させた I/O 分離方式を採用することにより、それぞれの IO 線の動作に即した電位設定が可能と なり、周波数の向上が可能となった。 よって、図４−３(a)に示されるように、センスアンプ帯には、リ ード用のリードアンプとライト用のライトゲートを 2 種類、そして、それぞれにつながるリード用データ 線、ライト用データ線が存在している。図４−４に示 すように、各 128k ビットのサブアレイ端に設け られたリードアンプとライトゲート回路部からデータ転送に係る IO 線の本数は、従来の IO 共通方式 より 2 倍になっているが、アレイ上の多層配線を利用して配置することで、エリアペナルティの増大を 抑えている。 Cros s P ortion S ub-block15 LCS R7-4 LCS W7-4 128Kb Arra y S ub-word Driv. 128 S A S ub-word Driv. 8Kb Arra y 128Kb Arra y 128 S A IOR 32-63 IOW 32-63 IOR 0-31 IOW 0-31 Row & Col. De code r S ub-block1 128 S A S ub-block0 64 LCS R0-3 LCS W0-3 S pa re IOR S pa re IOW S ub-word Driv. 128 S A S ub-block14 64 64 64 64 64 64 64 32 32 32 32 32 32 32 64 64 64 64 64 64 64 64 32 32 32 32 32 32 32 32 2-wa y S e le ct 32 Ce nte r Control Te s t & Inte rfa ce 256/128/64/32 D 256/128/64/32 Q Us e r Logic 図４−４ モジュール上の IO 線構成 - 128 - Vdd Re a d Da ta P AE YA-odd Re s e t IOW<1 > IOW<0 > /IOW<1> /IOW<0> YA-e ve n （a）読み出しメインアンプ回路 /Write Da ta IOW<0 > YA-odd /IOW<0> IOW<1 > Write Da ta YA-e ve n WDE /IOW<1> （b）書き込みバッファ回路図 図４−５ IO 線に関係する回路 また、８Way デコード方式採用により、増大するモジュール上の IO 線数に対し、インタフェース制 御回路部において、メインアンプやライトドライバの回路素子数も増大し、レイアウト面積が増大する。 そこで、図４−５（a）に示されるように、Ｒｅａｄ用IO線からのデータの受け取り口に PMOSトランジスタ によるトランスファゲートを設け、コラムアドレス選択によって、データを取り込むＲｅａｄ用 IO 線を選択 している。この回路構成により、２ペアのＲｅａｄ用IO 線でメインアンプを共有化することが可能となり、 素子数削減に貢献している。図４−５（b）に示される書き込みバッファ回路では、全てのＷｒｉｔｅ用 IO 線に対してバッファ素子を配置しているため、回路素子数は増加している。この問題は、ドライバ素 子とＷｒｉｔｅ用 IO 線との接続にメインアンプと同様のトランスファゲートを挿入する事で解決されるの だが、トランジスタが直列接続される事で、駆動能力が落ち、Ｗｒｉｔｅ用IO線の振幅速度が遅延し、改 善するためにトランジスタサイズをアップする対処が必要となり、面積増加につながる。 - 129 - ４．３ 高速動作回路 ４．３．1 分散駆動回路 先述の図４−３（b）には、メモリアレイ部の駆動方式について示している。図４−３(b)は、センスア ンプ帯とワードドライバ帯により分割される 128Kbit のサブアレイとその制御回路図を示す。センスア ンプ回路を制御する主要信号には分散駆動方式を採用しており、これらの制御信号はセンスアンプ 帯とワードドライバ帯とのクロスポイント部において、3 層目のＣｕで配線されたメイン信号から 1 層目 のＣｕで配線されたローカル信号に反転される。また、各クロス部にはゲート負荷容量の大きなビット 線イコライズ制御信号を駆動する為に、信号/EQ で制御される NMOS トランジスタを配置している。 更に 4 センスアンプ毎にセンスアンプ駆動トランジスタを配置することで、より高速で安定したセンス 動作を実現している。 Vpp P2 P1 Vpp A Vdd IN （a）レベル変換回路図 Ipp (A) This Work (V) Voltage Conv. IN 27% Time （b）レベル変換回路動作 図４−６ レベル変換回路図 - 130 - (s) OUT ４．３．２ 高速レベル変換回路技術 18, 19) 本研究では、第3 章で先述した新型レベルシフト回路（図４−６(a)）を適用した。従来タイプのレベ ルシフト回路に、２つの PMOS トランジスタと、２つの NMOS トランジスタを付加し、かつ、PMOS ラッ チ素子の P1 にはチャネル幅（Ｗ）の小さなトランジスタを配置し、P2 には大きなトランジスタを配置し ている。この回路の動作原理を、図４−６(b)に示す動作波形図を示し、レベル変換時間と Vpp 消費電 流（Iｐｐ）の比較結果を示す。1.0V から 3.0V へ３倍のレベルシフトをする場合、従来タイプと比較して レベル変換の際に生じる信号遅延を 27%削減でき、また電流消費も 40%削減できることを確認でき た。 ４．３．３ プリブースト型電源降圧回路 18, 19) 図４−７にプリブースト型降圧回路図を示す。プリブースト型降圧回路は、通常の降圧回路にさら に PMOS トランジスタ（Ｐ１）を１個追加した回路構成になっている。この PMOS トランジスタはブースト 活性化信号（/BE）によって制御され、ブースト必要期間には差動アンプの出力信号を L レベルに強 制的に下げて、PMOS ドライバをオンさせ、内部電源ノード（Int. Vdd）に電流を供給する構成になっ ている。このブースト活性化信号（/BE）は ROW の活性化タイミングにしたがって生成されており、セ ンスアンプが活性化する少し前から数 ns だけ L レベルというワンショットパルス信号である。図４−８ に回路シミュレーションで得られたセンス動作と電源ノードの波形を示す。プリブースト型降圧回路 の採用によって、センスアンプを動作させる前に、メモリセルアレイ上にメッシュ状にレイアウト配線し た電源ラインを介して、センスアンプに十分な電源を予め供給することができるため、センスアンプ 電源のレベル減少を抑制し安定な電源レベルを保つ事ができている。そのため、従来降圧回路方 式でのセンス時間に比較すると、高電位ビット線電位側のリストア時間が２５％高速化できる。 Ext. Vdd Ext. Vdd P1 /BE Int. Vdd Vref Decouple C Act 図４−７ プリブースト型ＶＤＣ回路 - 131 - (V) Sense Enable SWL /BE Pre -boost Int. Vdd2 25% BL Pair non -boost (s) 図４−８ 回路シミュレーションによる電源波形とセンス動作比較 Ext.Vdd1=2.5V Memory Array 16Mbit Int.Vdd1=1.5V Ext.Vdd2=1.0V Int.Vdd2=1.0V Read/Write I/O Row/Col. Decoder Voltage Generator Memory Array 16Mbit Read/Write I/O I/F I/F Center Control （a）パワーダウンスタンバイ時の DRAM チップ内電源マップ図 P DE Ext.V dd1 =2 .5V VDC N2 Int.V dd1=1 .5V Int.V dd2 =1 .0V Ext.V dd2 =1 .0V N1 （b）パワーダウンセルフリフレッシュの電源供給パス制御回路 図４−９ パワーダウンセルフリフレッシュ - 132 - ４．４ 高機能回路 ４．４．１ パワーダウンモード技術 18, 19) 長時間のスタンバイ状態における低消費電力が要求される携帯機器の発展に際し、使用される LSI は、内蔵されるゲート数が増大すると同時に微細化が進んでいる。 微細化はトランジスタのサ ブスレッショルドリーク電流の増大を招き、機器の無駄消費電力が増大する為、内蔵される個々の回 路ブロックは動作期間以外電源を遮断することにより無駄消費電力を削減する制御が適用されてい る。また、SRAM モジュールにおいては、各メモリセルを構成する微細化トランジスタのサブスレッシ ョルドリーク電流が増大し、従来のように SRAM モジュールへのデータ格納を維持しつづけることが 困難になっており、格納データの DRAM モジュールへの退避により、電荷がリークしてデータが消 失するメモリセルのリフレッシュ動作を行いながら格納データを維持することで待機時の無駄消費電 力を削減する。 しかし、DRAM モジュールにおいては、制御回路部分には、他の回路ブロックと同 じ 1.0V 電源を使用している為、電源遮断が実施されるとセルフリフレッシュ動作ができなくなる。 そ こで、1.0V 電源が遮断された後も自動的にリフレッシュ動作行うセルフリフレッシュ動作が実行できる パワーダウンセルフリフレッシュモードとその電源供給構成を提案する。 図４−９（a）に DRAM チップへの電源供給分配図を示す。外部電源 2.5V(Ext.Vdd1)が内部電源発 生回路に供給される。内部電源発生回路にてセンスアンプ用内部電源として内部降圧された 1.5V(Int.Vdd1)が生成され、メモリアレイ部に供給される。また、I/O 回路、I/F 回路、中央制御回路に は外部電源 1.0V(Ext.Vdd2)が直接供給され、ロウ/コラムデコード回路には内部電源ノードの 1.0V(Int.Vdd2)が供給される。なお、この内部電源ノード 1.0V(Int.Vdd2)への電源供給パスには、図４− ９（b）の回路構成図に示される様に、外部 1.0V(Ext.Vdd2)から供給されるパスと外部 2.5V(Ext.Vdd1)か ら供給される２つのパスがある。通常動作時、パワーダウンイネーブル信号 PDE は“L”であり、図４９に示すように、ノーマルパスとして内部電源1.0V(Int.Vdd2)は駆動能力の高い NMOS トランジスタ N1 を介して外部 1.0V(Ext.Vdd2)から供給される。 つまり、1.0V で動作する全ての周辺回路領域に対し て、NMOSトランジスタN1が介する、介さないの違いはあるものの、供給元は外部1.0V電源である。 一方、パワーダウンセルフリフレッシュモード時は、外部から 2.5V(Ext.Vdd1)のみが供給され、 1.0V(Ext.Vdd2)の電源供給は停止状態となる。この時、PDE は“H”であり、内部 1.0V(Int.Vdd2)は電源 降圧回路(VDC)で生成された 1.5V 電源(Int.Vdd1)から NMOS トランジスタ N2 を介して供給される。N2 のゲートレベルは 1.5V なので、しきい値電圧落ちが発生し、調度、1.0V のレベルが内部 1.0V 電源 ノードに供給される。 32Ｍｂ容量のＤＲＡＭチップを想定した時、通常のスタンバイ電流と今回提案したパワーダウンス モードでのスタンバイ電流の比較図を図４−１０に示す。この図より、パワーダウンスタンバイ時は、 データリフレッシュに必要な回路における MOS トランジスタのオフリーク電流は変わらないが、デー タリフレッシュに不要な I/O回路や I/F回路におけるオフリークは、電源供給パスを切り離すことで完 - 133 - 全にゼロになっていることが分かる。さらに、パワーダウンスタンバイモード時において、内部電源回 路は高速にレスポンスする必要がないので、レスポンスを落すことで内部電源回路の電流を 90％削 減している。この取り組みの結果、パワーダウンスタンバイ状態において、通常のスタンバイ状態と 比較して約 80％のオフリーク削減を実現している。この技術は、スリープモード状態にあるシステム LSI の消費電力削減に適している。 333.23 µA Current (µA) 350 300 250 200 (uA) 150 100 50 0 70.76 µA normal stand-by 2.5V(Vol. Gen) 1.0V(IO&IF) 1.0V(control) Vpp(Row/Col.) 1.0V(Row/Col.) power-down stand-by 図４−１０ 回路シミュレーションによるスタンバイ期間の消費電流値比較結果 ４．４．２ フレキシブル冗長とシフト冗長構成 11, 12) 本 32Mbit 混載 DRAM モジュールでは、ロウ系にフレキシブル冗長、コラム系にシフト冗長を採用 している。ロウ系の冗長構成としては、図４−１１（a）に示すように、２M ビットのアレイサブブロック毎 に１本のスペアロウが配置されている。ロウ置換はメインワード線（MWL）単位の置換であり、一度に ４本のサブワード線が置換される事になるが、置換のプログラミングはロウアドレス（RA0）によって別 プログラミングとして、置換単位をサブワード線２本単位に小さくして冗長効率を上げている。また、 欠陥のあるロウは同じバンク内の 4 つの短冊型サブアレイ間であれば、いずれの冗長用ロウにも置 換可能なフレキシブル構成にする事で、少ない冗長素子でも救済効率を上げるよう工夫されている。 また、救済判定、置換動作をアドレスのセットアップ時間内に行う事により、アクセス遅延の増大はな い制御を採用している。さらに、データ線コラム冗長はロウ方向に３２M ビット品で４分割（６４M ビット で８分割）されており、ロウ方向のブロック毎に個別にデータ線を置換することが可能である。図４− １１（b）にビット不良に対する歩留りを示す。 従来の冗長方式と比較し本 DRAM コアのフレキシブル 方式では、同等以上の歩留りを確保しながら面積削減を図ることが可能である。 - 134 - Redundant Capable Region (4-Sub Block Array) Right/Left simultaneously Defective WL (512WL + 1Spare WL) x 4 Block Select Int. Row Add. Spare Enable Normal Enable etc. Spare WL Judgment Circuit Sub-Block Array Unit Spare enable internal row addess External Row Address Fuse Box （a） Row 系のフレキシブル冗長構成の配置図 Bit defect model Yield (Arb. unit) This Work Previous Generation Defect Number (Arb. unit) （b）従来方式とフレキシブル方式での救済効率比較 図４−１１ Row 系のフレキシブル冗長構成の配置図 コラム系に対しては、新規のデータバスアーキテクチャであるマージドシフトコラム冗長（Merged Shift Column Redundancy）方式を提案する。 本冗長は先述するシフト冗長が基本となっており、本DRAMコア では、センスアンプ回路帯上のコラム選択線数を削減しチップ面積を縮小するために、１対の GIO ペア に対し８個のセンスアンプからの１つのセンスアンプデータを選択する８WAY コラム選択方式を採用し、 さらにプリアンプ面積削減のために２対の GIO ペアから１対のＧＩＯペアを選択しプリアンプへ入力すると いう２WAY データ選択方式を採用している。そのため、データ入出力パスにおいて２WAY データ選択ゲ ートとシフトスイッチゲートの２つのトランスファゲートを含むために発生する、アクセス速度の低下を回避 する。 図４−１２にマージドシフトコラム冗長方式のアーキテクチャーを示す。この回路は２WAY コラム 選択回路とシフトスイッチを共有させるもので、データは１つのトランスファゲートを通るだけで良いため、 特に低電圧条件においてデータの転送速度を高速化することが可能である。置き換えのプログラミング はロウ方向のバンクアドレスによって４ブロックに分割されており、理論的には２Ｍビットアレイブロッ クに１本のスペアＩＯ線を配置している事になり、冗長効率を向上させている。このような冗長構成と - 135 - することで、冗長回路素子を配置するためのエリアペナルティはほとんどなく、高い冗長効率を実現 している。また、アドレスのセットアップ期間中に冗長判定を行うことで高速アクセスを実現している。 従来方式と比較して 0.8nsec データ転送速度が速くなり、32M ビット DRAM コアにおいて電源電圧 1.0V/2.5V の条件で 230MHｚのバースト動作を実現した。 130GIO = (64GIO + 1 Spare GIO) x 2 Redundant Capable Region (4-Sub Array Block) Memory Array Defective GIO Spare GIO Shift Switch Periphery Pre-Amplifier Switch Decoder Redundancy Signals 64I/O = 32I/O x 2 図４−１２ マージドシフトコラム冗長方式のデータ線構成 Commnd DMA with Memory TEST I/F Command/Add Data In/Out Address Scan-out TACM Din Dout Data In/Out Data-in Data-out SCAN Auto BI DRAM Memory Block Scan-in Interface Selector Data mode Commnd Address １．ＳＣＡＮ機能 ２．オートバーンイン機能 ３．ＴＡＣＭモード in ＤＭＡ Interface Selector Command/Add from Logic SCAN Scan-in Scan-out DMA:Direct Memory Access 図４−１３ DRAM モジュール内蔵テスト／評価回路 - 136 - ４．４．３ 高効率テスト/評価手法 ＤＲＡＭ混載システムＬＳＩではロジックテスターとメモリテスターを使用し各ロジック回路とＤＲＡＭコア を個別に試験を行う。また、初期不良を加速試験でリジェクトするためのバーンイン試験もロジック専用装 置とメモリ専用装置を用いて個別に行う。このようなシステムＬＳＩの試験を簡略化し容易に行うために、ダ イレクトメモリアクセス（ＤＭＡ）回路、ＳＣＡＮ機能、オートバーンイン（ＡＢＩ）機能 15) 、アクセス時間測定（Ｔ ＡＣＭ）モードなどＤＦＴ（テスト容易化設計）機能を設けた。図４−１３にテスト機能のブロック図を示す。テ スタなどからの外部信号で制御されるＤＭＡを介してＤＲＡＭコアの試験が行われるのは良く知られてい る６、７）ため、本稿では新規機能としてのＳＣＡＮ機能、ＡＢＩ機能、ＴＡＣＭモードについて記述する。 （A）Auto-Burn-In 機能 モジュール外部から DRAM モジュールのリセット信号（Reset Sig.）でテスト前の周辺回路ラッチ状 態などをリセットしておく、その後、動作クロック信号（CLK）に乗って、ABI モード設定の信号（ABI Sig.）が入力されると、Auto Burn-In（ABI）モードに設定される。ABI モードでは自動的に制御コマン ド信号（Control Signal）、アドレス信号（Row Add.、Column Add.）、テストデータ（Input Data）が発生さ れ、DRAM モジュールに伝達される。そして、外部入力クロック（CLK）に同期させて、DRAM マクロ の読み書動作を行う。DRAM マクロの制御には、先述のコマンド信号が用いられるが、そのコマンド 体系は SDRAM ライクインターフェイス 3, 9) と名付けられた体系に従っている。世界標準の SDRAM （Synchronous DRAM）チップでは、RAS（Row Address Strobe）、CAS(Column Address Strobe)、WE （Write Enable）信号の組み合わせによって、DRAM 内部が制御されていた。しかし、そのコマンド信 号の組み合わせをデコードする回路がチップ内部で必要になっていた。そこで、高速アクセスを要 求される混載 DRAM ではコマンドをデコードするためのアクセス時間のロス、回路のエリアペナルテ ィを無くすために、すでにデコードされた信号体系である SDRAM ライク制御体系を提案し、採用し た。 （B）SCAN テスト構成 5, 6, 11, 12) 32M ビット DRAM モジュールでの SCAN 手法適応例は、モジュールの左側にロジックゲート部の と制御、データをやり取りするインタフェースが配置されている。IO 数も２５６ビットと多く、上下の 16M ビットのメモリアレイブロックに対応してデータが出力されるため、図４−１４に示すように IO 回路はイ ンタフェースの中でも上下（IO-UP、IO-DOWN）に２分割されている。その中で FF ラッチ素子がシリ アルに接続されたチェーン（FF チェーンと呼ぶ）が３系統用意されている。また、中央制御回路部で は制御コマンド入力端子によるFFチェーンが１系統用意されている。本提案のSCAN手法実現のた めに使用する制御回路のエリアペナルティは 0.015mm2 であり、上記の 32MbitDRAM マクロセルに - 137 - 対して、0.07%のエリアペナルティに過ぎない。 Scan out<0> Scan out<1> I/O(Up) Scan out<2> Scan in<0> Scan in<1> Scan in<2> Scan in<3> Control Scan in<4> Scan in<5> Scan in<6> Memor y Array Scan out<4> I/O(Down) Scan out<5> Scan out<6> SCAN テスト手法の適用 図４−１４ CLK(master) CLK(master) CLKQ CLKQ Data-Out Data(0) Data-Out Data(1) CLKT Latch Data-Out (DMA) Data(0) Data(1) tAC Data(0) CLKT Data(1) Latch Data-Out (DMA) Data(0) tAC Pass Error (a)パスタイミング (b)フェイルタイミング 図４-１５ Direct AC 測定手法のタイミング波形図 （C）Direct AC 測定手法 11, 12) 外部との接続がないモジュールにおけるアクセス遅延をテストする為に用いた Direct AC 測定手 法の制御タイミング関係を説明する。図４−１５(a)では、元クロック CLK から生成された CLKQ の立 ち上がりエッジをトリガにして、データパス上に読み出しデータ（Data(1)）が出てくる。そして、DMA でのラッチタイミングである CLKT の立ち上がりエッジでデータパス上の Data(1)を取り込みラッチす - 138 - る。ラッチされた Data(1)は、DMA を介して、外部テスト端子に読み出される。この場合、Data(1)は正 確に読み出されたので、テスタは期待値と比較して「パス」と判定される。しかし、図４−１５(b)の場合、 ラッチタイミングの CLKT のエッジを前に早めた時には、データパス上は前サイクルのデータ （Data(0)）が残っているため、DMA 内ラッチ回路には Data(0)がラッチされ、読み出しデータとして出 力される。この状態は、本来、読み出される期待値と異なるデータが読み出されたため、テスタは「フ ェイル」と判定する。つまり、テストクロック CLKT のエッジタイミングを変化させる事によって、テスト 結果がパスかフェイルに切り替わるポイントを見極め、その CLKT のエッジと元 CLK のエッジのタイ ミング差が SOC 内部でのクロックアクセス時間（tAC）に相当する。 Category Design Rule 表４−２ デザインルールとプロセスパラメータ表 ４．５ 試作結果 ４．５．１ プロセス仕様 13) 実デバイス試作に使用したプロセスデザインルールデバイスパラメータを表４-２にまとめる。ロジ ックトランジスタの最小ゲート長は 0.15µm、コンタクト径は 0.20µm でゲート電極とコンタクトの連続配 置時のピッチ 0.42µm を実現している。また、ゲート酸化膜圧も 3.3V 系トランジスタ用の 7.5nm と 1.5V 系トランジスタ用の 2.8nm が 2 種類用意され、低電源電位でも高速動作を実現している。また、 DRAM 部はゲートピッチ 0.38µm で代表され、0.18µm 世代の DRAM メモリセルと 0.13µm 世代のロ ジックプロセスが融合した混載DRAMプロセスが使用されている。このプロセス仕様の主な特徴を以 下に挙げられる。 - 139 - １）浅いトレンチ分離（Shallow Trench Isolation） ２）2 種類のゲート酸化膜厚と 2 種類のゲート注入（Dual oxide/gate）タングステンポリメ タルゲート電極 ３）Co サリサイドの深いソース・ドレイン（DRAM メモリセル部は非 Co サリサイド構成） ４）Disposal サイドウォール ５）セルフアラインコンタクト（SAC） ６）W の３段スタックトコンタクト ７）４層 Cu メタル配線 DRAM Logic 4th Cu 3rd Cu 3rd Cu 2nd Cu 2nd Cu Storage Node WL 1st Cu 1st Cu BL (W) Stacked Contact Trench Isolation Poly-Metal Gate 図４−１６ プロセス断面構造写真 このプロセス技術で試作されたデバイスの DRAM メモリセル領域とロジック回路領域の断面写真 をそれぞれ図４−１６に示す。円筒型の内側側面をセルキャパシタとして使用し、さらに、HSG （Hemi Spherical Grain）で容量を増強させた円筒型スタックメモリセルで 27fF のメモリセル容量を確 保している。ビット線（ＢＬ）はメモリセルより下にあるＣＵＢ（Cell Under Bitline）構造である。ロジック部 での３段にも及ぶスタックトコンタクトが確認できる。 図４−１７（a）に 0.13µm デザインルール、4 層 Cu 配線混載 DRAM プロセス技術を用いて試作し た 32Mbit-DRAM モジュールの写真を示す。また、図４−１７（b）には、同モジュールを拡張した - 140 - 64Mbit-DRAM モジュールの写真を示す。チップ中央部に上下に細長い2Mbiのアレイ短冊（短冊中 央部にはアレイコントロール回路部を備える）が１６個積み重ねられ 32Mbit のメモリ容量を形成して いる。チップ右端には、内部電源発生回路領域があり、アレイ動作に必要なアレイ電源、昇圧電源、 基板用負電源、1/2-Vcc 電源などを生成している。チップ左端には他のマクロとやり取りするインタフ ェース、IO 回路部、中央回路部、そして、冗長置換のためのヒューズ素子群が配備されている。 32Mbit マクロのサイズは 3.79 × 4.99 = 18.9mm2 であり、メモリセル占有率 51.3％という高効率の値 を実現している。 64Mb Core size : 3.79 x 8.93 = 33.85 mm2 Cell efficiency : 58.1% 32Mb Core size : 3.79 x 4.99 = 18.91 mm2 Cell efficiency : 51.3% Internal Voltage Generator 3.79 mm 8.93 mm 2Mbit sub-array 3.79 mm Center Control 4.99 mm Fuse Element 図４−１７ 試作モジュール写真 - 141 - Act Read CLK /RAS /CAS 1.0V/div. 0.5V/div. Dout Time (5ns/div.) 3 CLKs (latency) + 2 CLKs (DMA) 図４−１８ TEG チップの読み出し動作実測波形 (VCC) +----+----+----+----+----+ +**************************+ +. ************************+ +. ***********************+ +. **********************+ +. .********************+ +........******************+ +. . . **************+ +. . . . . ****+ +. . . . . + +. . . . . + +........................ + +----+----+----+----+----+ 16.0ns 21.0ns 17.5ns (tRAC) 1.5V 1.4V 1.3V 1.2V 1.1V 1.0V 0.9V 0.8V 0.7V 0.6V 0.5V 図４−１９ モジュール Vcc−tRAC シュムープロット - 142 - ４．５．２ 電気特性 9, 10) 試作した TEG チップは 176pin-PGA（Pin Grid Array）パッケージにモールド封止され、メモリ専用高 速テスタを使用して電気特性を測定した。但し、本来、制御信号は内部ノードのため外部からは直 接テストできないが、第３章で説明したテストインターフェイスＤＭＡ（Direct Memory Access）ユニット を搭載して、テストしている。 図４−１８に室温で測定された読み出し動作波形を示す。パルス幅 4.3ns（周波数：230MHz）のク ロック CLK の入力状態で、/CAS 信号入力後 5 クロック後以降にデータが出力され、バースト読み出 し動作であるため、連続してクロック毎にデータが切り替わっている。CAS 信号入力後データが出力 されるまでの時間（CAS レイテンシ）は DRAM マクロセル内での遅延 3 クロックにテストユニット DMA での制御遅延２クロックが足されて、合計５クロックとなっている。230MHz バースト読み出し動作時の 消費電力は IO 数が 256 ビットと大きいにもかかわらず 198mW と低消費な値を実現した。 図４−１９に RAＳアクセス時間の電源電圧依存性を示すＶｃｃ-tRAC シュムープロットを示す。Row アドレス入力後データが出てくるまでの時間（tRAC）は、Ｖｃｃ=1.0V で 17.5ns(室温)の高速読み出しが 実現できている。 Technology 0.13 um 4-level Cu embedded DRAM technology Supply Voltage 1.0V , 2.5V Maximum Core size 64Mb (Granularity size : 2Mb) 18.9 mm2 @ 32Mb , 33.4 mm2 @ 64Mb Core Size Cell Efficiency Column Access Number of Banks Number of I/Os Interface DFT 51.3% @ 32Mb , 58.1% @ 64Mb 230 MHz @ burst operation, 32Mb capacity 1/2/4 32b / 64b / 128b / 256b , separated / common I/O common SDRAM / SDRAM-Like DMA with TACM mode / SCAN / Auto-BI 表４−３ モジュール緒言 表４−３には本 DRAM マクロセルの緒元をまとめておく。メモリ容量を変化（増設）させる時の基本 単位は２Ｍビットである。バンク数は１、２、４バンクと切り替えられ、バンク構成によっては増設の基 本単位は４Ｍ、８Ｍビットと変化する。マクロセルからのデータＩＯ数は、32、64、128、256 ビットと切り 替えられ、且つ、読み出し／書き込みのＩＯノードを分離でも、共通でも対応できる。インタフェースし - 143 - ては、ＲＡＳ、ＣＡＳ、ＷＥ信号で制御する通常の標準ＳＤＲＡＭインタフェースと、Ｒｅａｄ、Ｗｒｉｔｅと直 接的なコマンド制御のＳＤＲＡＭライクインターフェイスと２種類用意される。冗長置き換えのプログラ ミングに用いるヒューズ素子はＣｕ配線で形成されており、赤外領域のレーザー（波長：1.3µm）により 溶断されている。 Audio signal Video signal D30V media-processor core Audio I/F Video I/F 422P@ML video processing core DRAM I/F 32b 32b 32Mbit DRAM 32Mbit DRAM Host I/F Bit-stream I/F Bit-stream Dual communication port 図４−２０ HDTV 用 MPEG２エンコーダ LSI の機能ブロック図 ４．５．３ DRAM モジュールの MPEG2 エンコーダ適用 16) 高度情報化社会の実現に向けるLSIの高性能化の一環として、画像符号化方式の国際基準である MPEG-2 エンコーダ応用においても DVD レコーダや D-VHS といった民生用途や CS/BS デジタル 放送システムに代表される業務用途で、装置の高性能化、小型化、及び低消費電力化に対して強 い要求があり、核となる MPEG-2 エンコーダ LSI に対する期待は大きい。特にデジタル放送が本格 的に立ち上がりつつある現在、更に高画質映像を提供可能な HDTV 放送システム応用において MPEG-2 エンコーダ LSI の進化が望まれている。 これまでいくつかの１チップ MPEG-2 エンコーダ LSI が報告されている。22-26)これらのエンコーダ LSI は民生機器を主用途とし MP@ML をサポートした LSI に分類できる。25, 26) ここで、MP@ML、 422@ML 及び 422@HL は MPEG-2 で規定されるプロファイル及びレベルと呼ばれ、処理の複雑化と 画像の解像度を定義する。HDTV（422@HL）放送システム応用をターゲットとした場合、前者の LSI はプロファイル及び拡張性をサポートしていないため適用不可である。後者の LSI は HDTV に適用 可能であるが、複数のエンコーダ LSI 及び付随する外付け DRAM で構成した数十個の LSI で構成 されるシステムとなる。また、HDTV 拡張動作時にはエンコーダ LSI と DRAM とのバストラフィックが 非常に高くなり、システムの消費電力に占める上記バスの占める比率が高くなる。 - 144 - 今回、低消費電力型 32Mbit-DRAM モジュールを 2 個搭載した 1 チップ 422@ML エンコーダ LSI を開発した。27,28, 29) 図４−２０に HDTV 用 MPEG2 エンコーダ LSI の機能ブロック図を示す。音声と画像の入力ポート （Audi / Video Interface）があり、画像処理には 422P@ML 企画のビデオプロセッサ、中央制御として、 マルチメディアプロセッサ（D30V）２１、３０)が配置されている。D30V からは３２ビット専用バスにより、全 てのローカルメモリ、バスレジスタへアクセス可能にしている。そして、入力データのバッファ、また は、MPEG２処理途中のデータのバッファとして、32M ビットの DRAM が２個、SDRAM インタフェース 別々の３２ビットメモリバスで接続されており、それぞれ独立に動作可能である。422P@HL をサポー トするのに必要な現画像と再構成画像分 30M ビットを一つ目の 32M ビット DRAM マクロに、そして、 422P@HL を複数 LSI の並列動作でサポートする場合に必要な通信用ビットストリームバッファ領域 32M ビットをもう一つの DRAM マクロに割り当てている。これまでは、これらのシステム構築をシステ ムボード上で行っていたため、システム規模や消費電流が大きいという欠点があった。しかし、今回 の DRAM 混載 MPEG2 エンコーダ LSI のように一つのチップ上にメモリまで混載する事により、合計 64 ビット幅と広いバス幅からくる高性能と低電圧動作からくる低消費を実現している。 D30V core PLL Logic SRAMs 32-Mb DRAM SRAMs 32-Mb DRAM 図４−２１ HDTV 用 MPEG2 エンコーダ LSI のチップ写真 - 145 - アーキテクチャレベルにおける消費電力削減、面積低減の為、内蔵 DRAM 容量及び構成の最適 化を行っている。422P@HL（1080I）では複数 LSI の並列動作で処理を実現し、画面をいくつかのセ グメントに分割し各セグメントを各 LSI に割り当て符号化する。この場合、セグメントの上端及び下端 で動き探索領域が 2 つのセグメントに及ぶ為、隣り合うセグメントの再構成画像を探索領域分余分に 蓄える必要がある。また、422P@HL では高画質用途向けに高いビットレートでの使用を想定し、ビッ トストリームバッファ領域として 32Mbit を割り当てる等、計 64Mbit の DRAM 容量を用意する。 図４−２１に LSI 写真を示す。本チップは、0.13um デザインルールをベースとする 150kG/mm2 と いう高いルータビリティを有するスタンダードセルライブラリを用いて構成され、ロジック部分面積を 10mm2 以下とし、消費電力を 500mW 以下に抑えている。 1500 * 64Mbit DRAM x 2 Power (mW) DRAM 1000 I/O DRAM 500 Logic & SRAM Logic & SRAM Encoder LSI + External DRAM* This work 0 図４−２２ 従来メモリチップ外付け構成と本システム LSI 構成との消費電力の比較図 図４−２２に従来構成との消費電力比較を示している。DRAM モジュールは、従来の外付けモジュ ールに対し、それ自身、消費電力を 38%に抑えているだけでなく、モジュール内蔵によりインタフェ ース部における消費電力を僅かに 4%に抑え、従来の DRAM チップ外付けシステムの消費電力の 48％までに抑えられるという改善結果を得た。 表４−４にエンコーダ LSI のチップ緒元をまとめる。DRAM モジュール部には 54MHz クロックを供 給し、各32Mbit のモジュールとのデータインタフェースはインタリーブ的にモジュール外部で短絡さ れている。また、DRAM モジュールはロジック部を非活性化した状態でのテストも可能としており、チ ップ入出力ピンにおいてロジックとの共有化ピンからの直接アクセスによる独立テストを可能としてい る。 - 146 - Technology 0.13µm triple-well 4-level copper embedded DRAM Die size 10.71mm x 9.26mm ( 99.17mm 2 ) Number of transistors 12 million (3Mgates) and 64Mbit DRAM Cell size DRAM : 0.29µm2 SRAM : 2.77µm2 Power supply Internal I/O Clock frequency 27MHz / 54MHz / 81MHz / 162MHz Clock input : 27MHz Power consumption 0.7W (estimated) Package 256-pin BGA : 1.5V : 3.3V 表４−４ HDTV 用 MPEG2 エンコーダ LSI のチップ諸元 ４．６ まとめ 本章では 0.13µm 混載 DRAM プロセスを用いて、高性能化、高テスト機能化技術を取り入れて試 作した SOC 用 32Mbit Synchronous DRAM モジュールの説明と、HDTV 用 MPEG２エンコーダチッ プへの実応用例を述べてきた。この SOC 用 32Mbit Synchronous DRAM モジュールには、前章まで の研究成果を以下のように適用している。 １）新規高速レベル変換回路の採用により、周辺ロジック電圧からアレイ駆動電圧への３倍にも及ぶ レベル変換比の場合でも、従来回路から 27％の高速化、40％の低消費電力化を実現した。 ２）パワーダウンリフレッシュモードとその電源切り替え回路の採用により、パワーダウンスタンバイ時 の電流を 80％カットする低消費電力化を実現した。 ３）アレイ信号分散駆動方式採用により、イコライズ信号の立下り時間を 60%高速化できた。 ４）プリブースト VDC 回路方式の採用によりセンス動作時の大電流消費に対し電源ドロップの影響を 小さく抑え、センス読み出し時間 25％高速化を実現した。 ５）ABI（Auto Burn-In）テスト機能の採用により、メモリマクロ部Burn-In試験をロジック部Burn-In試験 中に行い、Burn-In 試験時間の 50%削減を実現した。 ６）SCAN テスト手法により SOC 内のマクロ毎の接続チェックができ、デバイスの信頼性確保と不具合 解析の時短効果が期待できる。 ７）ダイレクト AC 測定手法の採用により、DRAM マクロの正確なアクセス時間把握が行え性能評価や - 147 - 不具合解析の時短効果が期待できる。 ８）フレキシブル冗長、コラムシフト冗長方式の採用により、アクセス時間と冗長救済効率を損なう事 なく、冗長メモリ部の領域を最小最適化し、モジュールサイズ小面積化に貢献した。 ９）８-wayコラムデコード方式と0.13µm混載プロセス技術の融合により、IO線数増加に対し面積増加 を抑え、むしろ、センスアンプ帯の幅を 29%削減する事が実現でき、マクロサイズ 18.91mm2 という 世界最小面積実現に大きく貢献した。 １０）本開発機種は 32M ビットモジュールを 2 個並列構成の 64M ビット大容量 DRAM を混載した HDTV 用MPEG2 エンコーダ LSI に使用され、小サイズ（99.71mm2）、低消費電力（従来システム の 50%）を実機検証した。 これらの試作開発結果により、第２章から第４章まで述べてきた個別回路技術が、工学的に有効 である事が確認され、システム LSI メモリにおけるダイナミック RAM の今後の高性能化とシステム化 への大きく貢献する事が出来た。 - 148 - 第５章参考文献 1) K. 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