アナログ HDL に基づくミックスドシグナル回路設計手法に関する研究

SURE: Shizuoka University REpository
http://ir.lib.shizuoka.ac.jp/
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アナログHDLに基づくミックスドシグナル回路設計手法
に関する研究
大浦, 崇央
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2005-03-24
http://doi.org/10.14945/00003345
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静岡大学 博士論文
アナログ HDL に基づくミックスドシグナル回路設計手法
に関する研究
大学院電子科学研究科
電子応用工学専攻
大浦 崇央
2005 年 2 月
概要
本論文では，高効率なアナログ／ディジタル混載ミックスドシグナル回路設計を目的とし
た，アナログハードウェア記述言語 (HDL) による設計手法を示す．現在のミックスドシグ
ナル回路では，上流のシステム設計から下流のレイアウトマスクまでの高効率なトップダウ
ン設計の確立のため，アナログ／ディジタル回路の上位での協調シミュレーションが求めら
れている．アナログ回路の上位レベル検証ツールであるアナログ HDL は，その柔軟な記述
を施すことでアナログ回路特有の非理想性を再現できると考えられる．そこで本論文では，
アナログ回路の非理想性を含むビヘイビアモデルを作成し，実際的な上位レベルのシミュ
レーションを示す．また，設計が大幅に短縮されるアナログ回路自動設計に着目し，アナロ
グ HDL と最適化手法を組み合わせたアナログ回路の設計仕様決定法を示す．
近年，アナログ回路の HDL として，Verilog-A，Verilog-AMS などの記述言語が登場した
が，ディジタル回路より雑音，温度などの環境に敏感なアナログ回路設計では，機能のみ記
述をした上位レベルの検証では妥当性を欠く．本論文内において提案するアナログ要素回
路，等価抵抗を実現するフローティングレジスタでは，その回路構成によって物理的なデバ
イス，電源電圧の影響を軽減している．しかし，デバイス間のミスマッチ，温度による特性
劣化などの非理想性を完全に消去するのは難しい．そして，この非理想性はシステム全体の
性能を劣化させる．アナログ回路の設計において，妥当な上位検証を行うためには，非理想
性を含むビヘイビアモデルを作成することが必要であると考えられる．
そこで本論文では，Phase-Locked Loop(PLL) の構成回路の非理想性を含むビヘイビアモ
デルを作成し，上位レベルの検証を行う．非理想性には，PLL のジッタを発生される主要因
の電源電圧の変動を考慮し，PLL を構成回路に電源電圧変動の影響を含めたビヘイビアモ
デリングを行っており，上位レベルでジッタの検証が可能である．アナログ HDL とトラン
ジスタでの設計した回路レベルとの比較を行い，動作記述の妥当性を示すとともに，アナロ
グ HDL を用いる設計の有効性を示す．
一方で，設計時間を大幅に短縮できるアプローチとしてアナログ回路の設計自動化が挙げ
られる．本論文では，ビヘイビアモデルと最適化手法を用いて下位レベルに要求する設計仕
様の最適化を行う方法を示す．パイプライン型アナログ／ディジタル変換器 (ADC) を例題
とし，構成回路であるオペアンプの設計仕様を抽出する．本提案手法では，ADC のビヘイ
ビアレベルのシミュレーションによりオペアンプの評価を行い，その評価を基にし ADC の
性能を満足する回路設計仕様を決定している．本手法の確立により，下位レベル自動化設計
に必要となる設計仕様が決定でき，上位のビヘイビアレベルからレイアウトレベルまでの
トップダウンの設計自動化が可能となると考えられる．
本論文における上位レベルの詳細なシミュレーションとアナログ回路自動化設計に向けた
アプローチは，現在のアナログ／ディジタル混載のミックスドシグナル回路の高効率なトッ
プダウン設計に対して有効であると考えられる．
目次
第 1 章 序論
1
1.1
ミックストシグナル設計フロー . . . . . . . . . . . . . . . . . . . . . . . . .
2
1.2
アナログハードウェア記述言語 . . . . . . . . . . . . . . . . . . . . . . . . .
4
1.3
論文構成 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
6
第 2 章 Verilog-A によるビヘイビア記述
8
2.1
概要 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
8
2.2
Verilog-A の動作記述と構造 . . . . . . . . . . . . . . . . . . . . . . . . . . .
8
2.3
Verilog-A によるアナログ回路モデリング . . . . . . . . . . . . . . . . . . . . 10
2.4
Verilog-A による階層設計例 . . . . . . . . . . . . . . . . . . . . . . . . . . . 13
2.5
2.4.1
1 次 ∆Σ 変調器 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 13
2.4.2
オペアンプの設計仕様値による非理想性 . . . . . . . . . . . . . . . . 14
2.4.3
各種雑音による非理想性 . . . . . . . . . . . . . . . . . . . . . . . . . 14
2.4.4
ビヘイビアモデルによるシミュレーションと評価 . . . . . . . . . . . 15
まとめ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 17
第 3 章 アナログ要素回路とビヘイビアモデリング
3.1
線形トランスコンダクタ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 19
3.1.1
3.2
3.3
3.4
18
非線形消去法 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 19
非線形消去を用いたアナログ要素回路 . . . . . . . . . . . . . . . . . . . . . . 21
3.2.1
Wang ’s OTA . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 21
3.2.2
正負両方の抵抗値を実現するフローティングレジスタ . . . . . . . . . 22
フローティングレジスタシミュレーション結果 . . . . . . . . . . . . . . . . . 24
3.3.1
直流伝達特性 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 24
3.3.2
周波数特性 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 26
THD 解析 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 27
3.4.1
デバイスミスマッチ . . . . . . . . . . . . . . . . . . . . . . . . . . . 27
3.4.2
THD シミュレーション結果 . . . . . . . . . . . . . . . . . . . . . . . 28
3.5
ビヘイビアモデルへの検討 . . . . . . . . . . . . . . . . . . . . . . . . . . . . 29
3.6
まとめ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 30
第 4 章 PLL のビヘイビアモデリング
32
4.1
チャージポンプ型 PLL . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 33
4.2
チャージポンプ型 PLL の伝達関数と従来のビヘイビアモデル . . . . . . . . . 34
1
4.3
4.4
4.5
4.6
4.2.1
チャージポンプ型 PLL の伝達関数 . . . . . . . . . . . . . . . . . . . 34
4.2.2
伝達関数に基づくビヘイビアモデル . . . . . . . . . . . . . . . . . . . 36
電源電圧変動を考慮したビヘイビアモデル . . . . . . . . . . . . . . . . . . . 38
4.3.1
チャージポンプ回路構成とビヘイビアモデリング . . . . . . . . . . . 38
4.3.2
VCO 回路構成とビヘイビアモデリング . . . . . . . . . . . . . . . . . 40
4.3.3
電源電圧変動時のシミュレーション結果 . . . . . . . . . . . . . . . . 42
ニューラルネットワークによる関数近似 . . . . . . . . . . . . . . . . . . . . 45
4.4.1
VCO の出力波形 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 45
4.4.2
ニューラルネットワーク構成
4.4.3
ニューラルネットワークを用いたビヘイビアモデル . . . . . . . . . . 47
. . . . . . . . . . . . . . . . . . . . . . 46
チャージポンプ型 PLL のビヘイビアシミュレーション . . . . . . . . . . . . 51
4.5.1
他の構成回路 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 51
4.5.2
PLL のロック過程 . . . . . . . . . . . . . . . . . . . . . . . . . . . . 52
4.5.3
ジッタ解析 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 54
まとめ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 57
第 5 章 ビヘイビアレベルでのパイプライン型 ADC の最適化設計
58
5.1
概要 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 58
5.2
最適化による設計仕様抽出 . . . . . . . . . . . . . . . . . . . . . . . . . . . . 59
5.3
5.4
5.5
5.6
5.7
5.2.1
Verilog-A による仕様抽出 . . . . . . . . . . . . . . . . . . . . . . . . 59
5.2.2
SA 法による最適化手法 . . . . . . . . . . . . . . . . . . . . . . . . . 60
多目的遺伝的アルゴリズムによる最適化手法 . . . . . . . . . . . . . . . . . . 61
5.3.1
パレート最適解とパレートランキング
. . . . . . . . . . . . . . . . . 61
5.3.2
多目的遺伝アルゴリズム . . . . . . . . . . . . . . . . . . . . . . . . . 63
5.3.3
遺伝的アルゴリズム . . . . . . . . . . . . . . . . . . . . . . . . . . . 63
5.3.4
アナログ回路設計への適用 . . . . . . . . . . . . . . . . . . . . . . . . 63
パイプライン ADC のビヘイビアモデリング . . . . . . . . . . . . . . . . . . 64
5.4.1
パイプライン ADC の回路構成
. . . . . . . . . . . . . . . . . . . . . 64
5.4.2
1.5 bit ／ステージの構成回路のビヘイビアモデル . . . . . . . . . . . 66
仕様抽出による最適化設計 . . . . . . . . . . . . . . . . . . . . . . . . . . . . 69
5.5.1
1.5 bit ／ステージのビヘイビアシミュレーション . . . . . . . . . . . 69
5.5.2
仕様抽出結果 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 71
回路レベルでの検証
. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 74
5.6.1
フォールデッドカスコード型オペアンプ . . . . . . . . . . . . . . . . 74
5.6.2
仕様抽出からの回路レベルの仕様決定
. . . . . . . . . . . . . . . . . 76
まとめ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 78
第 6 章 結論
80
参考文献
85
2
第 1 章 序論
現在の集積回路技術の発展により，多くの電子機器にはひとつのチップ内にアナログ回路，
ディジタル回路を含んだシステムを集積化するシステム LSI(Large-Scale Integrated Circuits)
が広く用いられている．SoC(Systems on a Chip)[1] に代表されるその集積技術には，現在
の主流である CMOS(Complementary Metal Oxide Semiconductor) プロセスだけではなく，
RF(Radio Frequency) 回路，もしくは高性能アナログ回路のためにバイポーラデバイスを使
用する BiCMOS プロセスも選択される．これらのプロセス技術は，電子機器の小型化，コ
スト削減に向けて現在の µm プロセスから nm への実用化の開発が進められている．集積化
プロセスの微細化が進むにつれ，ディジタル回路は高速性と低消費電力化が進むといった恩
恵を受けるのに対して，雑音，素子のばらつき等に脆弱なアナログ回路は具現化が困難にな
り，システム LSI 内の設計過程においてボトルネックとなる．しかし，現実世界とのイン
ターフェイスとしての役割を持つアナログ回路は，システム LSI で必要不可欠なものである．
現在のシステム LSI では，演算そしてフィルタリング等，主要な機能の大部分がディジタ
ル回路で行われる傾向にあるが，それでも将来的にアナログ回路が担う部分が常に残ると
考えられる．システムの入力側では，センスされた信号を扱う増幅器，ダウンコンバージョ
ンを行うミキサ，出力側では負荷を駆動するドライバ，バッファ回路などそれに相当する．
更に，電源回路，発振器などのシステム内の基準電源，クロックもアナログ回路によって生
成される．アナログ／ディジタル変換器 (ADC: Analog-to-Digital Converter)，ディジタル
／アナログ変換器 (DAC: Digital-to-Analog Converter)，PLL(Phase-Locked Loop) などの
アナログ回路とディジタル回路が混載するミックスドシグナル回路においても，以上のアナ
ログ回路を含み，携帯電話，オーディオ機器，ディジタルカメラ等の多くのアプリケーショ
ンに用いられている．そして，電子機器の市場の要求に合わせたミックスドシグナル回路の
高速化，低消費電力化は，アナログ回路に更に高性能を求めることになる．高性能を実現す
るため高品質を目標とするアナログ回路設計と一方で多機能を目標とするディジタル回路設
計は，ひとつのチップ内で設計手法を分極化させ，マスクレイアウトもしくは実チップの段
階で所望の性能，機能が得られないといった事例が多くなってきた．このような背景をうけ
て，設計時間の短縮，設計コストを削減するため，ミックスドシグナル回路設計の効率を良
くする設計手法，検証方法が求められている．
1
第1章
1.1
序論
ミックストシグナル設計フロー
現在のミックスドシグナル回路の設計は図 1.1 に示すフローに従って階層的に行われる．
まず，システムレベルでは，アークティクチャ全体の動作を満たす機能ブロックとその設計
仕様が決定する．この段階の動作検証では，まだアークティクチャの抽象度は高く，具体
的な回路構成，使用するプロセスは考慮していないことから，数学的な検証ツールである
Matlab/Simulink[2] などが用いられる．そして，上位レベルの段階では大まかな回路構成が
決定し，その回路の動作を記述した検証が行われる．そして，回路レベルの設計では，具体
的な回路のトポロジーの決定に加えて，設計仕様を満たす回路の実際的なデバイスサイズが
決定する．最後のレイアウトレベルでは，回路レベルで設計したサイズに従ったマスクレイ
アウトが生成され，全ての回路の配置，配線が行われる．また，この設計過程において，ア
ナログ回路とディジタル回路は上位レベルからレイアウトレベルまでの間で別々に設計が行
われる．
ディジタル回路は，図 1.1 に示すように，ハードウェア記述言語 (HDL) を用いた上位レベ
ルでの機能とタイミングを検証する設計手法が主となる．その HDL を用いた設計では，回
路の機能を HDL で記述を行い，仕様を満たしているかどうか検証を行った後，等価な論理
式に変換する論理合成が行われる．論理合成の際には，実現する半導体プロセスに従って，
タイミング，面積消費電力などの制約条件を満足するように最適化し，論理回路のレイアウ
トまで生成される．このように，ディジタル回路設計は，自動設計による大幅な設計時間の
短縮が可能になっただけでなく，より上位でのアークティクチャの設計に集中できるように
なった．この設計手法の実現の背景には，回路の IP(Intellectual Property: 知的財産) 化が
多く貢献している．IP には，レイアウト設計までを含めたハードタイプ，RTL（レジスタ
トランスファレベル）での記述のソフトタイプなどがあげられるが，特に RTL の記述によ
る IP は，プロセス依存がないため，プロセス変更によるシステム LSI を短期間で設計する
ことが可能になってきている．
一方，アナログ回路は，ディジタル回路と比較して，回路は電源電圧変動，温度変化そし
て，外部ノイズ対して非常に脆弱であり，素子間のミスマッチでも大きく特性が劣化する．
従って，上位のビヘイビアレベルで HDL によって機能のみを記述してもそのシミュレーショ
ンには妥当性を欠き，上位レベルの検証は意味を持たない．また，アナログ回路間の接続に
おいても，入出力インピーダンスの大きさにより，回路の特性が変化するため，回路の合成
はディジタル回路のように柔軟に組み合わせることはできない．現在の設計自動化の研究で
は，単に素子のサイズを決定させる方向に進んでいるが，満たすべき制約条件が多く現実的
な時間で最適化するのが難しい．その結果，アナログ回路は，回路レベルでトランジスタサ
2
第1章
ࠪࠬ࠹ࡓ࡟ࡌ࡞
序論
ࠪࠬ࠹ࡓ⸳⸘
࠺ࠖࠫ࠲࡞࿁〝⸳⸘
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⵾ㅧᎿ⒟
図 1.1: ミックスドシグナル回路設計過程
3
第1章
序論
イズを決定する手設計が中心となっている．一般に，回路設計の検証には，回路内の各節点
の電圧電流を求める SPICE(Simulation Program with Integrated Circuit Emphasis) 系シ
ミュレータ [3]-[5] が用いられる．この SPICE 系シミュレータは，半導体デバイスと等価の
素子モデル [6] を扱うことにより，非常に高い精度が確保できる反面，非線形動作の素子を
時間ステップごとに微分方程式によって解く必要があり，解析時間が非常に長くなる．特に
ミックスドシグナル回路のような大規模な回路になると，そのシミュレーションの実行時間
が数日にも亘る場合があり，アナログ回路設計が全体の設計時間のボトルネックとなる．ま
た，回路レベルだけでなくレイアウトレベルの自動化に関しても，いくつかの研究が報告さ
れているが，開発のたびに回路サイズが変更するアナログ回路のレイアウトセルを組み込む
ためには，人による手設計がまだ優位であるのが現状である．
上位レベルから異なる設計手法をたどってきたディジタル回路とアナログ回路は，レイア
ウトの最終段階のフロアプランにおいて初めて接続される．この段階において，機能，タ
イミング，ディジタル回路のスイッチングノイズによりアナログ回路の性能が劣化する問題
が発生した場合，問題点の解析や設計の上流レベルに戻る必要があり，多大な労力と時間が
必要となる．また，回路レベルにおいて，ディジタル回路を論理ゲートではなくトランジス
タ素子に置き換えて，アナログ回路と SPICE 系シミュレータにより検証する方法もあるが，
当然シミュレーション時間は膨大なものとなる．ミックスドシグナル回路設計より設計時間
を短縮するため上位レベルでアナログ／ディジタル回路協調の検証が求められ，アナログ回
路にもディジタル回路と同様にアナログハードウェア記述言語が登場した [7]-[10]．そして，
アナログ HDL を用いた回路のモデル化，シミュレーション方法を用いることによって，現
在のミックスドシグナル設計では新たな設計方法論が検討され始めている．
1.2
アナログハードウェア記述言語
アナログ回路を HDL でモデルを記述化し，シミュレーションできる環境を実現したツール
としては，1980 年後半に MAST 言語に対応したアナログ HDL シミュレータが最初に登場し
[7]，その後，主要 EDA ベンダによる自社製のシミュレータに特化したアナログ HDL が開
発されてきた．しかし，それらは互換性に乏しいため，設計者間の使用は少ないのが現状で
あった．近年になり，ディジタル設計で広く用いられている IEEE において標準化されてい
る VHDL(IEEE 1076-1993) や Verilog-HDL(IEEE 1364-1995) といったディジタル HDL を
もとに，アナログ動作記述できるように拡張し標準化を進める動きが活発となった．VHDL
のアナログ拡張版は 1980 年代の後半から開発が始められ，IEEE Review Committee で言
語リファレンスマニュアルが承認され，1999 年にアナログ・ミックスドシグナル記述部分を
4
第1章
序論
拡張した VHDL-AMS(IEEE 1076.1-1999) として公開された [8]．また，Verilog-HDL のア
ナログ及びミックスドシグナルへの拡張は 1990 年に設立された EDA ベンダ等で組織された
OVI(Open Verilog International) により標準化が進められ，1996 年にアナログ拡張版であ
Verilog-A(OVI 1996)[9]，そして，1998 年にはミックスドシグナルである Verilog-AMS(OVI
1998) の言語リファレンスが公開された [10]．
このように，アナログ／ディジタルが混在するミックスドシグナル拡張版 HDL の開発，
標準化が進んだことにより，主要 EDA ベンダからこれらの言語に対応したシミュレータが
発売された．そして，Verilog-A 及び Verilog-AMS 等のアナログ HDL の活用により，ミッ
クスドシグナル回路の上位レベルの検証が実現でき，ミックスドシグナル回路設計の品質向
上と設計時間の短縮が期待されてきた．
アナログ HDL の使用環境が整いつつあることにより，アナログ回路のもしくは，ビヘイ
ビアモデル，もしくはマクロモデル，またはアナログ HDL の特性を生かしたビヘイビアレ
ベルでのシミュレーション例などの研究が報告され始めてきた．また，それらには，ミック
スドシグナル回路のモデリング，シミュレーションの他にも，アナログ HDL の柔軟な記述を
生かし，アナログ回路だけでなく，高速伝送線路伝送，MEMS (Micro-Electro-Mechanical
Systems) などのモデリングにも用いられている [12][13]．表 1.1 に，近年に報告されている
ミックスドシグナル回路のビヘイビアシミュレーションの例を示す．表 1.1 に見られるよう
に，代表的なミックスドシグナル回路のビヘイビアモデルとして報告されている．表 1.1 にお
いて，”ドメイン”とは，実行するシミュレーションのタイムステップを示しており，”time”
は連続時間のシミュレーション，”event”は，離散的なイベント制御によるミュレーション
を表している．アナログ回路とディジタル回路との協調シミュレーションを目的とするイベ
システム構成
参考文献
年
モデリング
ドメイン
使用ツール
∆Σ modulator
∆Σ modulator
Σ∆ D/A converter
Nyquist ADC
PLL
PLL
PLL
∆Σ Franctional-N
[14]
[15]
[16]
[17]
[18]
[19]
[20]
[21]
2003
2000
2000
2000
1998
2003
1994
2003
time
time
time
time
time
time
behavior
event
behavior
behavior
behavior
macro
macro
behavior
event
macro
MATLAB/Simulink
Verilog-A
VHDL-AMS
SABER
VHDL-AMS
MATLAB/Simulink
Verilog-XL
表 1.1: 近年のミックスドシグナル回路のビヘイビアモデリング報告
5
第1章
序論
ント制御のシミュレーションは，[20] によりその概念が報告され，[21] のΔ-Σ シンセサイ
ザーのシミュレーション例でも，回路レベルのシミュレーション時間が 20 時間かかるのに
対して，ビヘイビアレベルのシミュレーションが 5 分の実行時間で実現していると報告され
ている．
一方，アナログ回路のモデリング方法に関しても，マクロモデルとビヘイビアモデルの
2 つのタイプに分けられる．SPICE などの回路レベルのシミュレーション結果，もしくは
実チップの測定結果からアナログ回路のモデルを生成するマクロモデルは，シミュレーショ
ンする環境を制限するため，高効率な設計を実現できるミックスドシグナル回路のトップ
ダウン設計が不可能である．一方，アナログ回路の動作からモデルを作成するビヘイビア
モデルでは，トップダウンの設計を可能とするが，実装レベルとの精度を実現するのが難
しい．このように，アナログ回路のビヘイビアモデルは精度と利便性の両方が求められる
ため，”macro”と定義した [17][18] などでは，ビヘイビアモデルに必要となるパラメータを
回路レベル，実測結果から抽出し利用している．また，[21] での報告に見られるように，シ
ミュレーションを実行する環境に即したモデルの作成により，高速なビヘイビアレベルシ
ミュレーションでも高精度な検証が実行できることが確認できる．つまり，アナログ回路の
モデル作成には，どのようなシミュレーションを実行するかを念頭に置くことが非常に重要
となる．現在でも多くのアナログ HDL の有効的な利用方法が探索されている [22]-[24]．そ
して，アナログ回路の確実なビヘイビアモデリングにより，現実的なディジタル回路との協
調シミュレーションの実現が可能となり，今後もミックスドシグナル回路設計の効率性を大
幅に飛躍できると考えられる．
1.3
論文構成
本論文では，Verilog-A を用いたアナログ／ディジタル混載のミックスドシグナル回路で
のビヘイビアレベルのモデリング方法と最適化設計を述べる．
まず 2 章において，Verilog-A の基礎的な記述例を含め，ビヘイビアレベルでのモデリン
グを紹介する．例題回路として，受動素子，低域通過フィルタの Verilog-A による記述例を
示す．また，Verilog-A のビヘイビアモデルを用いた 1 次 ∆Σ 変調器の設計例を示す．ここ
では MATLAB/Simulink によるモデリングと同等のビヘイビアモデルを構築する．そして，
Verilog-A の記述の柔軟さに加え，回路レベルとの親和性から上位レベルの検証用のツール
として有効であるとことを述べる．
続く 3 章では，アナログ要素回路での非線形消去方法とそのモデリングについて述べる．飽
和領域の非線形消去を実現する回路構成の OTA とフローティングレジスタを示し，HSPICE
6
第1章
序論
によるシミュレーション結果により，非線形項の消去が実現できていることを示す．また，
アナログ要素回路のモデリング方法として，THD 解析からによるモデル，動作原理に基づ
くモデルを示し，スペクトル解析による比較検討を行い，ビヘイビアモデル作成にあたって
のモデルの抽象度からアナログ上位レベルシミュレーションに必要となるモデリング方法に
ついて考察する．
4 章では，ミックスドシグナル回路のひとつであり，システム LSI 内のクロックの同期の
役割を持つ PLL のビヘイビアモデリングとシミュレーションについて述べる．この章で扱
う PLL の構成は，現在の CMOS プロセスで一般的に用いられているチャージポンプ型を用
いている．そのビヘイビアモデルは，回路の動作原理に基づくモデリングを行っている．さ
らに回路レベルの出力特性をニューラルネットワークにより学習させ関数近似を行うことに
より，回路レベルの設計に相当する実際的な出力波形を生成している．そして，現在の PLL
の設計で問題となっている電源電圧の変動に着目し，PLL を構成する回路の電源電圧の変
動の影響を示し，ビヘイビアのモデリングに導入し上位レベルのシミュレーションにおいて
クロックジッタの評価を行う．そして，Verilog-A のビヘイビアモデルと HSPICE によるト
ランジスタにより設計した回路レベルとの比較を行い，本論文でのビヘイビアモデルの動作
記述の妥当性を示し， ビヘイビアレベルのシミュレーションの有効性を示す．
次に 5 章においては，Verilog-A を用いたビヘイビアレベルのシミュレーションによる設
計仕様の抽出を行う最適化設計法について述べる．パイプライン型 ADC を対象とし，各ス
テージ回路内のオペアンプの設計仕様を最適化手法により決定する．その仕様抽出の手法に
は，ステージ内の回路に任意の設計仕様を与えビヘイビアレベルのシミュレーションを実行
する．そして，その設計仕様値による結果を評価した後，別の設計仕様を与えてシミュレー
ションを実行し結果の評価を行う．この評価とシミュレーションの操作を繰り返すことによ
り最適な設計仕様値が決定する．また，このシミュレーションベースに最適化を行う方法は，
回路レベルでのトランジスタサイズの設計として報告されており，反復処理が多いほど最適
な値を得ることができるが最適化に必要となる時間が非常に長くなる．しかし，本論文での
手法はビヘイビアレベルの高速なシミュレーションを実行しているため，その最適化は実用
的な時間内で回路の設計仕様値を決定できる．また，5 章では最適化を行う方法にはシミュ
レーテッドアニーリング法と遺伝的アリゴリズムの 2 つの近似解法を採用している．
それぞれの最適化手法からの設計仕様を比較検討し，回路レベルへの有効な最適化手法を
検討する．また，抽出された設計仕様を回路レベルで設計することにより設計仕様の抽出方
法の妥当性を示す．
最後の 5 章では，本論文の結論を述べ，その有効性及び今後の展望について述べる．
7
第 2 章 Verilog-A によるビヘイビア記述
2.1
概要
本章では，初めに本研究に用いた Verilog-A の記述について紹介し，その概念について述
べる．そして，抵抗，キャパシタ，スイッチなど具体的な記述例をもとに Verilog-A によっ
て扱える記述言語を示す．さらに，Verilog-A のビヘイビアモデルを用いた 1 次 ∆Σ 変調器
の設計例を示す．ここでの MATLAB/Simulink によるモデリングと同等のビヘイビアモデ
ルを構築する．Verilog-A の記述の柔軟さに加え，回路レベルとの親和性から上位レベルの
検証用のツールとして有効であるとことを述べる．
2.2
Verilog-A の動作記述と構造
Verilog-A の記述によるビヘイビアモデルは，ディジタル HDL である Verilog-HDL，VHDL
と同様にモジュールとして定義される [9][25]．モジュールはモデル名，入出力ポート，デー
タタイプといったインターフェイス部分とそのモジュールの回路モデルの構造と動作を記述
する機能部分から構成される．図 2.1 に Verilog-A のモジュールの構造を示す．インクルー
ド部分では，”include”により，モジュールそのものの特性を定義する”disciple.h”，数学，
物理で用いられる定数を定義する”constants.h”などがインクルードされる．インターフェ
イス部分では，モジュールのポートの定義，そしてパラメータ宣言，変数宣言が行われる．
実際のモジュールの動作を決定するのが，”analog begin”から”end”の動作記述部分である．
Verilog-A のモジュール内では，入力と出力ポート間の動作が算術関数や C 言語などに用い
られる if 文や f or 文によって記述される．更に，Verilog-A ではディジタル HDL のように
論理式だけではなく，時間微分，時間積分，ラプラス変換等を用いることができ，使用者に
より柔軟な記述をすることができる．従って，単に回路の動作記述だけでなく，ノイズ，歪
などの様々な非理想特性を含めた動作記述を行うことが可能である．
Verilog-A によって作成されたモジュールは SPICE 系シミュレータにおけるサブサーキッ
トとして扱われ，その SPICE 系シミュレータ上で解析が実行される．つまり，ディジタル回
路を含むミックスドシグナル回路のシミュレーションと同様に，トランジスタレベルの設計に
おいても一部をビヘイビアモデル，一部を回路レベルとして置き換えてシミュレーションす
8
第2章
Verilog-A によるビヘイビア記述
ることができる．つまり，回路の理想的なビヘイビアモデルを作成するだけでもトランジス
タレベルの誤差要因を発見することに活用することができる．また，ディジタル回路の HDL
と同じく Verilog-A にも”@cross”，”@timer”などのディジタル HDL のようなイベント構文
が用意されている．@cross 文では，ある条件下のもとでだけ動作記述を実行することができ，
シミュレーション時間を大幅に削減することができる．しかし，Verilog-A によってイベント
構文などを使用した離散的な動作は，過渡解析を行うと SPICE 系シミュレータが連続時間の
微分方程式により節点方程式を解くため，シミュレーションの実行時間が長くなるかシミュ
レーション自体が収束しない場合がある．そのため，Verilog-A では”transition”，”slew”
などのオペレータを用いて出力電圧もしくは電流の立ち上がり時間を制限する必要がある．
これらオペレータとイベント制御を組み合わせて記述することにより，ビヘイビアモデルの
シミュレーションのコストを低減することが可能となる．
ࠗࡦࠢ࡞࡯࠼ㇱಽ
ࠗࡦࠢ࡞࡯࠼ࡈࠔࠗ࡞
FKUEKRNGJ
EQPUVCPVUJ
module name( port list );
ࠗࡦ࠲࡯ࡈࠚࠗࠬㇱಽ
analog begin
േ૞⸥ㅀㇱಽ
end
ࡐ࡯࠻ት⸒
࠺࡯࠲࠲ࠗࡊት⸒
ࡄ࡜ࡔ࡯࠲ት⸒
ᄌᢙት⸒‫ޓ‬
⺰ℂᑼ㧘▚ⴚ㑐ᢙ
᧦ઙᢥ㧘࡞࡯ࡊᢥ
ᤨ㑆ᓸಽ㧘ᤨ㑆Ⓧಽ
ࠗࡌࡦ࠻ᢥ
endmodule
図 2.1: Verilog-A モジュール構成
9
第2章
2.3
Verilog-A によるビヘイビア記述
Verilog-A によるアナログ回路モデリング
前節の記述形式を利用した簡単なモデルの例を紹介する．図 2.2 の線形な抵抗素子の電圧，
電流はオームの法則により，簡単に与えられる．
電圧 ＝電流 × 抵抗値
この抵抗素子をモデリングするため，Verilog-A では，上記の関係式を用いて以下の動作記
述によって表すことになる．
V (out, in) < +I(out, in) ∗ r;
ここで，V (out, in) は，in，out 間の電圧，I(out, in) は電流を示しており，r は抵抗値であ
る．また，”<+”は Verilog-A での演算子であり，モジュールの端子は記述された順序に依
存せず，同時に実行される．Verilog-A 全体のモジュールの動作記述は図 2.3 に示すように
なる．そして，抵抗値に温度係数もしくは製造でのばらつきの偏差を与えることにより，非
理想的な実際的な抵抗素子を実現することができる．
次に，抵抗とキャパシタによるローパスフィルタを構成した図 2.4 の回路のモデリングを
行う場合を考える．キャパシタは，アナログ演算子の時間微分”ddt”を用いて以下の記述で
表せる．
I(out, gnd)< + ddt(c ∗ V (out, gnd));
`include "constants.h"
`include "discipline.h"
module Resistor(in, out);
inout in, out;
electrical in, out;
Current
in
out
parameter real r = 1000;
analog begin
V(out, in) <+ I(out, in) * r ;
Voltage
図 2.2: 線形抵抗素子
end
endmodule
図 2.3: 抵抗モデル動作記述
10
第2章
Verilog-A によるビヘイビア記述
ここで，c がキャパシタの値に相当する．先の抵抗素子の記述と合わせて，ローパスフィル
タの記述は図 2.4 によって示される．しかし，この図 2.4 の記述は節点の情報を記述してい
るだけであり，SPICE などのネットリストとほぼ変わることがない．また，上位レベルの
設計ということを考慮にいれると，抵抗，キャパシタの素子の値よりもローパスフィルタの
遮断周波数の値が主となる場合がある．ローパスフィルタの遮断周波数を基にモデル化する
なら，ラプラス演算子”laplace”を用いて図 2.5 のように示される．ここで，laplace nd の記
述は以下の形式のように伝達特性を示している．
V (out, gnd)< + laplace nd(V (in, gnd), { 分子 }, { 分母 }<, 絶対誤差>);
module LPF_node(out, in, gnd);
inout in, out, gnd;
electrical in, out, gnd;
R1
Vout
Vin
C1
GND
parameter real r1 = 100e3;
//resistance value
parameter real c1 = 1.59e-12;
//capacitance value
analog begin
I(out, in) <+ V(out, in)/r1;
I(out, gnd) <+ c1*ddt(V(out, gnd));
end
図 2.4: ローパスフィルタの回路構成と動作記述例
module LPF_trans(out, in, gnd);
inout in, out, gnd;
electrical in, out, gnd;
analog begin
V(out, gnd) <+ laplace_nd(V(in), {1}, {1,1.59e-7});
end
図 2.5: ローパスフィルタの回路構成と動作記述例
11
第2章
Verilog-A によるビヘイビア記述
図 2.4 と図 2.5 の記述によるシミュレーション結果を図 2.6 に示す．Verilog-A を用いるシ
ミュレーション環境には CADENCE 社 Spectre を使っている．図 2.6(a) は過渡応答，(b) は
周波数特性のシミュレーション結果を示している．動作記述の違いによっても 2 つの解析結
果が一致しているのを確認できる．また，過渡応答の解析時間に対するシミュレーションの
実行時間の比較を図 2.7 に示す．図 2.7 は，図 2.4 とそのフィルタを多段接続した 10 次の次
数の異なる回路の実行時間の結果を示している．1 次のローパスフィルタではノード情報を
記述したモデルの実行時間の方が早いが，ノード数の多くなる 10 次のローパスフィルタで
は，伝達関数の記述による実行時間の方が早い．つまり，Verilog-A の動作記述では，モデ
ルの抽象度，複雑さに対して，どのように記述するかを考慮する必要がある．
10
4.0
0
Magnitude [dB]
2.0
Node
Transfunction
1.0
-10
-20
Node model
-30
Input Voltage
Transfunction model
-40
0.0
0.0
0.5
1.0
Time [us]
1.5
1
2.0
10
3
10
6
10
9
Frequency [Hz]
(a) 過渡特性 (b) 周波数特性
図 2.6: 動作記述の違いによるシミュレーション結果
1000
CPU Run time [s]
Voltage [V]
3.0
1st-order LPF
Node discription
Transfar function
10th-order LPF
Node discription
Transfar function
750
500
250
0
0.00
0.01
0.10
1.00
Analysis Time on simulations [s]
図 2.7: 動作記述の違いによる実行時間比較
12
第2章
2.4
Verilog-A によるビヘイビア記述
Verilog-A による階層設計例
本節では，Verilog-A によるビヘイビアモデルを使った 1 次 ∆Σ 変調器の設計例を示す．こ
こで使用する 1 次 ∆Σ 変調器はスイッチトキャパシタ（SC）積分器を使用した構成であり，
この SC 積分器に用いるオペアンプの仕様による影響を考慮した 1 次 ∆Σ 変調器のモデルを
構築する．また，同時に SNDR(Signal-to-Noise plus Distortion Ratio) の劣化させる要因と
なるジッタ，kT /C ノイズ，オペアンプノイズを同時にビヘイビアモデルに含める．これら，
ビヘイビアモデリングは MATLAB/Simulink によってモデリングしている [14] と同様の手
法により行う．次に作成したビヘイビアモデルを用いて検証を行い，オペアンプの仕様を決
定する．最後に，決定した仕様を基に回路を設計し，モデルと設計した回路の SNDR を比
較することにより本手法の設計法の有効性を示す．
2.4.1
1 次 ∆Σ 変調器
図 2.8 に，1 次 ∆Σ 変調器のブロック図を示す [26]．1 次 ∆Σ 変調器は，入力されるアナ
ログ信号を時間軸方向へのパルス列へ変調し，パルスの幅によってその大きさを表現してい
る．従って，入力信号よりも回路のサンプリング周波数を高くするオーバーサンプリング動
作により，時間軸での分解能が上がり，A/D 変換器に応用した場合に高精度な変換が行わ
れる．図 2.8 の比較器において，アナログ値が 2 値のディジタル値に変換される際に発生す
る量子化ノイズを Q(z) とおくと，伝達関数は（2.1）のように表される．
Vout (z) = z −1 Vin (z) + (1 − z −1 )Q(z)
(2.1)
量子化ノイズ Q(z) に離散時間領域での微分が行われ，∆Σ 変調器が入力信号の帯域のノイ
ズを抑制するノイズシェーピングの機能を持っていることがわかる．図 2.8 における 1 次 ∆Σ
変調器内の SC 積分器を図 2.9 に示す．図 2.9 の SC 積分器では，φ1 でキャパシタ CS に入力
電圧をサンプリングし，φ2 において，その電荷を Cf に送る．この動作を繰り返し積分器動
作を実現する．Cf と Cs が同じ容量とすると以下の伝達関数が与えられる．
ON
φ1
Integrator
Vin (z)
+
+
+
z-1
comparator
φ2
Vout(z)
OFF
Cf
ON
OFF
+
−
Q(z)
Vin (z)
φ1
Cs
φ2
VX
φ2
図 2.8: 1 次 ∆Σ 変調器
Vout (z)
φ1
図 2.9: SC 積分器回路構成
13
第2章
H(z) =
Verilog-A によるビヘイビア記述
z −1
1 − z −1
(2.2)
ここで，(2.2) はオペアンプが無限の利得を持つときの伝達関数である．
2.4.2
オペアンプの設計仕様値による非理想性
次に，積分器に用いるオペアンプの仕様の直流利得，利得帯域幅，スルーレートによるビ
ヘイビアモデルへの影響を考察する．SC の直流利得が有限である場合，SC の仮想接地点
VX が電位を持つため CS にサンプリングされた電荷の Cf への転送が不完全になる．VX の
電位を −Vout /A とおいて直流利得による影響を考慮した伝達関数を求めると次のようにな
る [27]．
H(z) = β
α≈
z −1
1 − αz −1
ACf
,
ACf + CS
β≈
(2.3)
ACS
ACf + CS
(2.4)
(2.3) より，図１の積分器のフィードバック部分に α を，入力部分に β を加えることで直流
利得による影響のモデリングを行う．一方，オペアンプが立ち上がる (下がる) 電圧 Vstep は，
利得帯域幅による時定数 τ により過渡応答を示す．
V (t) = Vstep (1 − e−t/τ )
(2.5)
しかし，オペアンプの最大出力電流を決定するスルーレートの値により，(2.5) のセトリン
グは制限される．ここで，(2.5) の t = 0 における V (t) の変化量は次のようになる．
V (t) = SR · t0 + (Vstep − SR · t0 )(1 − e−
t−t0
τ
)
(2.6)
(2.6) のような動作をするモデルブロック γ を作成し，ビヘイビアモデルに加える．γ は，図
2.8 の積分器の入力側と出力側どちらに加えても伝達関数は同じである．以上より，オペア
ンプの仕様による影響を考慮した積分器の伝達関数は次のようになる．
H(z) = β · γ ·
2.4.3
z −1
1 − α · z −1
(2.7)
各種雑音による非理想性
次にオペアンプノイズ，kT /C ノイズ，クロックジッタを 1 次 ∆Σ 変調器の適用する方法
を示す．SC 積分器のオペアンプで発生するノイズは，入力換算ノイズを与えることを考え，
ノイズブロックは基本となる 1 次 ∆Σ 変調器の積分器ブロックの前に取り付ける．具体的な
ノイズの値は，入力換算ノイズの実効値で与えられる．kT /C ノイズはキャパシタとスイッ
14
第2章
Verilog-A によるビヘイビア記述
チからなる構成により発生する．従って図 2.8 の 1 次 ∆Σ 変調器の構成においては，信号入
力経路と信号帰還経路で発生する．ノイズブロックは，信号入力経路と信号帰還経路の 2 箇
所に
p
kT /C の実効値で与えられる．そして，クロックジッタで発生する誤差は，回路で入
力信号がサンプリングされた瞬間に発生するため，入力信号がサンプリングされる部分で誤
差が与えられる．ここで入力信号 x(t) が振幅 A，周波数を fin の正弦波とするとき，ジッタ
δ による誤差は次のように与えられる [28]．
x(t + δ) − x(t) ≈ 2πfin δA cos(2πfin t) = δ
d
x(t)
dt
(2.8)
よって誤差の実効値は，入力信号の微分とジッタの標準偏差で与えられる．
以上より，図 2.8 のブロック構成は，図 2.10 のように非理想性を持った構成に置き換える
ことができる．なお各ノイズブロック共に，各ノイズの実行値を標準偏差とするガウス分布
に従ってノイズを出力する．
2.4.4
ビヘイビアモデルによるシミュレーションと評価
図 2.10 に，図 2.11 のモデルの出力波形のスペクトルを示す．このときのシミュレーショ
ンの設定は，入力周波数 1kHz の正弦波，FFT の観測点数は 65536 ポイントである．まず図
2.11 の理想状態の波形を見ると，∆Σ 変調器特有のノイズシェーピングによるノイズの傾き
が見られる．次に図 2.10 のオペアンプの入力換算ノイズを実効値 3mV 加えたスペクトル波
形では，信号帯域でのノイズレベル上がり，SNDR の低下が確認できる．このことは kT /C
ノイズ，クロックジッタともに同様の結果が得られる．
次に，生成したモデルを用いて，オペアンプの仕様による 1 次 ∆Σ 変調器の性能への影
響を測定する．まず，スルーレート，利得帯域幅を十分に大きくとり，直流利得のみによる
SNDR への影響を測定する．また，スルーレート，利得帯域幅についても同様の測定を行う．
測定結果を図 2.12 に示す．また，測定結果よりオペアンプの性能が直流利得 60dB，スルー
レート 4V /µs，利得帯域幅 2MHz であれば SNDR の劣化がないことから，この仕様を目標
Integrator
Vin (z)
jitter
kT/C
+
β γ
+
Vout(z)
z-1
+
α
Q(z)
−
kT/C
図 2.10: 非理想性要素を含む 1 次 ∆Σ 変調器
15
第2章
Verilog-A によるビヘイビア記述
に回路レベルのオペアンプのみ設計を行う．設計した回路レベルとその設計仕様と同じ値で
のビヘイビアレベルのスペクトル波形の比較を図 2.13 に示す．ここで使用したオペアンプ
はフォールディッドカスコード構成であり，各仕様は直流利 60 dB，スルーレート 4 V /µs，
利得帯域幅 13MHz として設計を行っている．図 2.13 からも回路レベルにおいてもビヘイビ
アモデルと同等の SNDR が実現できていることが確認でき，ビヘイビアモデルの妥当性が
確認できる．
また，スペクトル解析に必要となるシミュレーション実行時間は，ビヘイビアレベルが
186.9 秒，回路レベルが 13476.6 秒である．これは，回路レベルでのシミュレーションのタ
イムステップが回路のスイッチのクロックにより制限されているからである． このこと
80
SNDR [dB/Hz]
-50
-100
Ideal
Non-ideal
-150
102
70
60
50
40
10
3
10
4
10
5
Frequency [Hz]
Non-idel:
Input-referred OP-amp noise 3mVrms
図 2.11: 入力換算雑音を含む SNDR
20
80
100
105
106
Gain Band Width [MHz]
107
0
2
0
0
-50
-50
-100
-150
102
103
104
Frequecny [Hz]
(a) ビヘイビアモデル
40
60
Gain[dB]
4
6
Slew Rate [V/us]
8
10
図 2.12: オペアンプの各仕様に対する SNDR
PSD[dB/Hz]
PSD[dB/Hz]
PSD [dB/Hz]
0
105
-100
-150
102
103
104
105
Frequecny [Hz]
(b) 回路レベル
図 2.13: SNDR のシミュレーション結果の比較
16
第2章
Verilog-A によるビヘイビア記述
から，ビヘイビアモデルを使用した設計が大幅に検証時間を削減できると考えられる．ま
た，[14] での MATLAB/Simulink での設計と比較すると，Verilog-A はモデリングに際して
MATLAB/Simulink と同等の柔軟性を持ち，更に Verilog-A を用いた設計ではオペアンプの
みを回路レベルに置き換えることができ，回路レベルとの親和性を有している．このことは
上流から下流への設計過程を効率よく進めることが可能であると考えられる．
2.5
まとめ
この章では，本研究でのビヘイビアモデルを使用する環境となる Verilog-A について述べ
た．Verilog-A の記述構成，方法を抵抗，キャパシタなどの簡単な素子により例を示し，アナ
ログ回路のビヘイビアモデルが容易に検証できることを示した．また，ローパスフィルタの例
題により，異なる記述によってシミュレーションに要する時間が変わることを示した．シミュ
レーションの実行時間の比較において，Verilog-A での記述では素子の情報を記述するより
も，上位レベルの仕様，特性を記述するほうが優位であることを示した．さらに，Verilog-A
のビヘイビアモデルを用いた 1 次 ∆Σ 変調器の設計を題材にし，MATLAB/Simulink と同
等のビヘイビアモデルを構築が可能であることを示した．回路レベルとの検証において，回
路レベルと同等の精度を保ちつつ，解析時間が大幅に短縮できることを示した．以上より，
Verilog-A を用いたモデリングとシミュレーションは，動作記述の柔軟性，回路レベルへの
設計に対する親和性，解析時間においてアナログ回路設計において非常に有効であると考え
られる．
17
第 3 章 アナログ要素回路とビヘイビアモデリ
ング
本章では，アナログ回路の演算部分を担う要素回路とそのビヘイビアモデリングについて述べ
る．本章で特に取り上げるトランスコンダクタ，V − I コンバータは，そのトランスコンダク
タンスを電圧によって可変にすることで OTA(Operational Transconductance Amplifier)[29]
やゲイン制御回路，アナログ乗算器 [30][31]，可変抵抗回路 [32] として，A/D，D/A 変換
器などのインターフェイス部分，連続時間フィルタ，ニューラルネットワークなどのアプリ
ケーションに使わている．近年の集積回路技術が CMOS プロセスであることから，この要
素回路にも MOSFET による具現化が求められている．
MOSFET は印加する電圧に対し動作領域が異なる特性を持っており，いずれの動作領域
においても入力電圧に対する出力電流は常に非線形な成分を持つ．MOSFET を用いてトラ
ンスコンダクタ，V −I コンバータなどのアナログ要素回路を実現するためには，MOSFET
の非線形性を消去する回路構成が必要となる．更に，高精度なアナログ回路，システムを実
現するためには，製造時のデバイスのミスマッチ，温度特性，MOSFET の 2 次的効果を補
償する回路構成が求められている．同時に，ビヘイビアモデリングにも，単に非線形消去の
だけでなくデバイスミスマッチの 2 次的効果の再現が必要となる．
アナログ要素回路のビヘイビアモデルは上位レベルシミュレーションの妥当性を決定する
ため，モデルの抽象度は極めて重要である．ビヘイビアモデルに対して精度を確保するため
対象となる回路の動作のモデリングを忠実に行うと，同時にシミュレーションの実行時間の
増大，または回路の仕様を容易に変更できなくなるといったモデルの利便性が失われる．ま
た，シミュレーションの実行時間を短くするため，ビヘイビアモデルを簡素なモデルを使用
しても，システムレベルの検証と変わらず，そのシミュレーション自体の意味を持たなくな
る．本性ではこの点を留意し，アナログ要素回路のビヘイビアモデリングについて述べる．
まず，基本的なアナログ要素回路の用いられている非線形消去法について述べる．そして，
その具体的な回路例として OTA，4 象限乗算器，等価抵抗回路であるフローティングレジ
スタを示す．更に，デバイスミスマッチ，しきい値電圧にばらつきによる歪の解析を示すと
もに，ビヘイビアモデルへの適用について述べる．
18
第3章
3.1
3.1.1
アナログ要素回路とビヘイビアモデリング
線形トランスコンダクタ
非線形消去法
線形領域における MOSFET のドレイン電流 ID はドレイン-ソース間電圧を VDS ，ゲー
ト-ソース間電圧を VGS とすると以下の式で与えられる．
1
ID = β(VGS − VT − VDS )VDS ,
2
β = µ0 Cox
W
.
L
(3.1)
(3.2)
ここで，W/L はアスペクト比，µ0 は電子移動度，Cox は単位面積あたりのゲート酸化膜容
量，VT はしきい値電圧である．また飽和領域で動作するときのドレイン電流 ID は以下の式
で与えられる．
1
ID = β(VGS − VT )2 .
2
(3.3)
このように MOSFET は線形領域ではドレイン-ソース間電圧，飽和領域ではゲート-ソース
間電圧に対して 2 乗特性の非線形な電流を出力する．この MOSFET の非線形を消去する方
法は，線形領域，飽和領域ともにいくつかの回路が提案されている [31][33]．また，線形，飽
和領域を組み合わせての線形な出力を得る方法も提案されている [35][35]．しかし，実用的
な線形性を実現している構成はわずかである [31]．ここでは，線形領域のみ，または飽和領
域のみで消去する方法を紹介する．
線形領域のみでの非線形消去を行う際の回路構成を図 3.1 に示す．図 3.1 において，線形
領域で動作する MOSFET は，M1 ，M2 である．M3 ，M4 はソースフォロアとして，ゲー
ト電圧の変化量 VD1 をソース電圧に追従させている．M１ ，M2 のドレイン電流は (3.1) よ
り以下の式で与えられる．
I1
I2
Vbias+VD1
M2
M4
VG1
M1
M3
Vbias+VD2
VG2
図 3.1: 線形領域での非線形消去
19
第3章
アナログ要素回路とビヘイビアモデリング
1
I1 = β(VG1 − VT − VD1 )VD1 ,
2
(3.4)
1
I2 = β(VG2 − VT − VD2 )VD2 ,
2
(3.5)
2 つの出力電流 I1 ，I2 の差をとることにより，ドレイン-ソース間の二乗の項が消去される．
一方，飽和領域での MOSFET の非線形項を消去する構成を図 3.2 に示す．図 3.2 のように
4 つの MOSFET をクロスカップル構成として飽和領域で動作させることにより線形な出力
を実現する．各 MOSFET に流れる電流は (3.3) より次式で与えられる．
1
I1 = β(VG1 − VS1 − VT )2 ,
2
1
I2 = β(VG1 − VS2 − VT )2 ,
2
1
I3 = β(VG2 − VS1 − VT )2 ,
2
1
I4 = β(VG2 − VS2 − VT )2 .
2
(3.6)
(3.7)
(3.8)
(3.9)
この構成において，MOSFET から出力される電流を以下の加減算により，飽和領域での非
線形項である電圧の 2 乗項が消去できる．
I = I1 − I2 − I3 + I4 ,
(3.10)
= −β(VG1 − VG2 )(VS1 − VS2 ).
(3.11)
ここで，図 3.1 と図 3.2 の 2 つの違った領域での消去法を回路で具現化することを考える．
図 3.1 の線形領域での非線形消去のソースフォロア M3 ，M4 のサイズは，ゲート電圧を完全
に追従させるには，アスペクト比を大きくする必要があり，回路の動作が遅くなる．改善案
として，ゲインエンハンスメント構成による方法も考えられるが [39]，フィードバックルー
プ構成をとるため安定性を考慮する必要がある [40]．従って，線形領域よりも飽和領域での
非線形消去の方法が回路の具現化を考えると優位である．次節において，飽和領域での非線
形消去を用いた OTA，フローティングレジスタを示す．
VG1
VG2
M1
VS1
M2
M3
M4
VS2
図 3.2: 飽和領域での非線形消去
20
第3章
3.2
3.2.1
アナログ要素回路とビヘイビアモデリング
非線形消去を用いたアナログ要素回路
Wang ’s OTA
図 3.4 に Wang らによる OTA の回路構成を示す [29]．ここで全ての MOSFET は飽和領
域で動作している．M5 ，M7 はレベルシフト構成であり，M5 のソース電圧 VX は M5 ，M7
の各ゲート電圧 Vin+ ，VC との差で与えられる．
Vin+ − VX = VC − VSS
(3.12)
そして，この VX 非線形消去を行う MOSFET の M3 ，M4 のゲート端子へと入力される．以
上より，M1−4 の飽和領域での電流 ID1−D4 が以下の式で与えられる．
ID1 =
ID2 =
ID3 =
ID4 =
1
β(Vin+ − VS − VT )2 ,
2
1
β(Vin− − VS − VT )2 ,
2
1
β(Vin+ − VC − VS − VT )2 ,
2
1
β(Vin− − VC − VS − VT )2 .
2
(3.13)
(3.14)
(3.15)
(3.16)
ここで M1 と M4 ，M2 と M3 のクロスカップルの組み合わせにより電流 I1 と I2 が以下の式
で与えられる．
I1 = ID1 + ID4 , I2 = ID2 + ID3 .
(3.17)
(3.10) と同様に，この I1 と I2 を出力端のカレントミラー等で差を取ることにより，電圧の
入力に対し線形な出力電流 Iout を得ることができる．
VDD
I1
I2
M5
M6
Vin+
VinM1
VX
M2
M3
VC
VY
M4
VC
VS
M7
ISS
M8
VSS
図 3.3: Wang’s OTA 回路構成
21
第3章
アナログ要素回路とビヘイビアモデリング
Iout = I1 − I2 = 2βVC (Vin+ − Vin− ).
(3.18)
この構成は，(3.18) でもわかるように Vin+ − Vin− と VC の電圧の乗算を実現していており，
簡単に 4 象限乗算器に拡張することができる．
3.2.2
正負両方の抵抗値を実現するフローティングレジスタ
フローティングレジスタは，MOSFET の非線形性を回路構成により消去し，制御電圧に
より等価抵抗を実現している．従って，抵抗素子では抵抗値が固定となる集積回路内でも自
由に値が変更できることが可能である [32][36][37]．また，制御電圧により等価抵抗値を可変
なものとすることができることから，抵抗を荷重値としシナプスを形成するニューラルネッ
トワーク [38] や OTA と同じく gm-C フィルタなどアナログ回路の基本ブロックとしてアプ
リケーションの具現化を可能とする．ここで紹介するフローティングは，電源電圧の項を等
価抵抗値に依存させないことによって正負両方の抵抗値を実現しており，様々なアプリケー
ションに対応できると考えられる．
図 3.4 に正負両方の等価抵抗値を実現するフローティングレジスタの回路構成を示す [67]-
[70]．回路を構成する MOSFET はすべて飽和領域で動作させている．提案回路は，M1−4 の
VDD
M15
M5
M16
M17
M18
M19
M20
M21
M22
M23
M24
M6
M7
M8
M9
M10
M11
M12
M13
M14
VC1
M1
VC2
M3
I5
I6
I2
I7
I8
I9
I10
M26
M27
M28
M29
M30
M31
M32
M34
M35
M36
M37
M38
M39
M40
VX
M25
M33
M4
I1
I3
I
M2
I4
I
VY
VSS
図 3.4: 正負両方の抵抗値を実現するフローティングレジスタ
22
第3章
アナログ要素回路とビヘイビアモデリング
非線形項を消去する入出力段，M5−24 までの p-MOSFET での組合せによるカレントミラー
及び M25−40 までの n-MOSFET でのカレントミラーによって構成されている．また各トラ
ンジスタのサブストレートは，入出力段ではソースと共通にし，p 型カレントミラーでは電
源電圧 VDD ，n 型カレントミラーでは電源電圧 VSS に接続させている．また，この回路構
成は対称な形であり VX ，VY が入出力端となる．VC1 ，VC2 は等価抵抗値を決定する制御電
圧である．
[Current mirror with unity gain]
(M5 , M6 ), (M8 , M10 ), (M9 , M11 ), (M13 , M14 ), (M25 , M29 ), (M26 , M27 ),
(M28 , M32 ),(M30 , M31 ),
[Current mirrors with gain two]
(M7 , M8 ), (M11 , M12 ). ここで全ての MOSFET の β と VT は等しいと仮定
する．トランジスタ M1 ，M2 ，M3 ，M4 は飽和領域で動作しているので，それぞれのドレ
イン電流は (3.3) より，以下の式に示される．
1
I1 = β(VC1 − VX − VT )2 ,
2
1
I2 = β(VC1 − VY − VT )2 ,
2
1
I3 = β(VC2 − VX − VT )2 ,
2
1
I4 = β(VC2 − VY − VT )2 .
2
(3.19)
(3.20)
(3.21)
(3.22)
電流 I1 は，カレントミラー (M8 , M10 ) により M10 にも流れる．従って I6 は I1 と同じ値と
なる．
I1 = I6
(3.23)
一方，I1 はカレントミラー (M7 , M8 ) によって M26 にも流れる．カレントミラー (M7 , M8 )
は 2 のゲインを持つので，カレントミラー (M26 , M27 ) によってミラーされた電流 I7 は I1
の 2 倍の値となる．
I7 = 2I1
(3.24)
同様に，各カレントミラーの組み合わせによって図 3.4 の電流の関係式は以下のように示さ
れる．
I2 = I5 , I3 = I9 , I4 = I8 , I10 = 2I2 .
(3.25)
回路を横切る出力電流 I は (3.25) から (3.26) のように表すことができる．
I = −I1 − I3 − I5 + I7 + I8 ,
23
第3章
アナログ要素回路とビヘイビアモデリング
= I2 + I4 + I6 − I9 − I10 ,
= I1 − I2 − I3 + I4 .
(3.26)
このように (3.11) と同様に飽和領域の 2 乗項を消去できる式となり，(3.26) に (3.19)-(3.22)
の電流の値を代入して (3.27) のように整理できる．
I = −β(VX − VY )(VC1 − VC2 ).
(3.27)
この結果，図 3.4 の回路の等価抵抗値 R は以下の式で表される．
R=
VX − VY
1
=−
.
I
β(VC1 − VC2 )
(3.28)
(3.28) から明らかなように制御電圧 VC1 が VC2 より大きいとき等価抵抗値 R は負の値とな
り，VC2 が VC1 より大きなときは正の値となる．さらに，実現した等価抵抗値はしきい値電
圧の項を含んでいないため，しきい値電圧の変動の影響が少ないと考えられる．
3.3
フローティングレジスタシミュレーション結果
この節では前節でのフローティングレジスタのシミュレーション結果を示す．シミュレー
ションには回路シミュレータ HSPICE を用いている．また，この HSPICE シミュレーショ
ンにおける MOSFET のモデルは Level-28，0.6µm CMOS プロセスのパラメータを用いて
いる．電源電圧 VDD ，VSS はそれぞれ 5 V ，-5 V である．
3.3.1
直流伝達特性
図 3.5 に図 3.4 の回路の直流伝達特性を示す．各 MOSFET のサイズを表 3.1 に示す．こ
こで制御電圧 VC2 は 4.7V に固定し, VC1 は 4.5V から 4.9V まで変化させている．このとき
の等価抵抗値は正のとき 1.17MΩ から+∞，負のとき-1.21MΩ から-∞ である．図 3.5 から
わかるように提案回路は正負両方の抵抗値を実現している．図 3.4 の回路は VC1 の値を変化
させてより広い抵抗値を実現することが可能である．入力電圧-4V から 2V までは約 15%の
線形性を保っているが，入力電圧が約 2.0V が超えると入出力段の M1 ，M2 ，M3 ，M4 が飽
和領域からはずれ線形性は悪くなる．
24
第3章
アナログ要素回路とビヘイビアモデリング
[µA]
2
VC2=4.7V
VC1=4.5V
VC1=4.6V
0
VC1=4.7V
I
VC1=4.8V
VC1=4.9V
−2
−4
−2
0
VX-VY
4 [V]
2
図 3.5: 図 3.4 の回路の直流伝達特性
MOSFET
M1 , M2 ,M3 , M4
M5 , M6 , M8 , M9 , M10 , M11 , M13 , M14 ,
M15 , M16 , M18 , M19 , M20 M21 , M23 , M24
M7 , M12 , M17 , M22
M25 , M26 , M27 , M28 , M29 , M30 , M31 , M32 ,
M33 , M34 , M35 , M36 , M37 , M38 , M39 , M40
ゲート幅 W
ゲート長 L
2µm
20µm
12µm
3µm
40µm
10µm
3µm
6µm
表 3.1: 図 3.4 の MOSFET のサイズ
25
第3章
3.3.2
アナログ要素回路とビヘイビアモデリング
周波数特性
周波数特性の評価には文献 [36] と同じ方法を用いて行った．このときの図 3.4 のフロー
ティングレジスタは図 3.6 のように負荷抵抗素子を接続しシミュレーションを行っている．
制御電圧は正の抵抗値のときは VC1 =4.5V VC2 =4.9V とし，負の抵抗値のときは VC1 =4.9V
VC2 =4.9V としている．そして正の等価抵抗値のときは 710kΩ と同じ値の抵抗素子を接続し，
負の抵抗値のときは，229kΩ と 1/3 の値としている．こうして低周波数のゲイン VOU T /VIN
を-6dB と設定している．
図 3.7 に抵抗値を変えた時の周波数特性を示す．図 3.7(a) は正，図 3.7(b) は負の等価抵抗
値の結果である．-3dB 遮断周波数は正の抵抗値のとき 643kHz，負の抵抗値のとき 657kHz
となっている．両方の抵抗値はほぼ同じゲイン特性をもって動作しているが，位相に関して
は負の等価抵抗値は正の等価抵抗値に対して反転した動作をしている．
Vout
+
floating resistor
fixed resistor
Vin
-
図 3.6: 測定回路
0
-180
Phas
0
102
Vout/Vin
Gain
Phase
Vout/Vin
Gain
-180
Phas
0
Phase
0
104
106
108
Freqency
(a) 正抵抗値
180
102
104
106
108
Freqency
180
(b) 負抵抗値
図 3.7: 図 3.4 の回路の周波数特性
26
第3章
3.4
アナログ要素回路とビヘイビアモデリング
THD 解析
この節では，飽和領域での非線形消去による歪みについて図 3.2 の構成を基に考察する．
3.1.1 でのトランスコンダクタンスパラメータ β としきい値電圧 VT は理想的なものと仮定
していた．しかし，実際のパラメータは，電子移動度減損，チャネル長変調効果，デバイス
製造でのばらつきなどによって求める値とならない．そして，これらの影響が回路の出力に
歪みをもたらす原因となる．
3.4.1
デバイスミスマッチ
はじめにトランスコンダクタンスパラメータ β と MOSFET のしきい値電圧 VT のばらつ
きをそれぞれ ∆βi ，∆VT i と定義する．ここでの添え字 i は MOSFET の添え字 Mi に対応
する．次に入出力電圧 VX ，VY を正弦波の入力信号の振幅 VIN と DC バイアス電圧 VDC を
用いて，それぞれ VX = VDC + VIN および VY = VDC と置く．そして制御電圧 VC1 ，VC2 を
DC バイアス電圧 VB で VC1 − VC2 = VB と置く．このとき (3.19)-(3.22) は以下の式で置き
換えられる．
I1 =
I2 =
I3 =
I4 =
1
(β + ∆β1 )(VC1 − VDC
2
1
(β + ∆β2 )(VC1 − VDC
2
1
(β + ∆β3 )(VC2 − VDC
2
1
(β + ∆β4 )(VC2 − VDC
2
− VIN − VT − ∆VT 1 )2 ,
(3.29)
− VT − ∆VT 2 )2 ,
(3.30)
− VIN − VT − ∆VT 3 )2 ,
(3.31)
− VT − ∆VT 4 )2
(3.32)
(3.26) より，このときの出力電流 I は以下の式で表される．
2
I = a0 + a1 VIN + a2 VIN
,
(3.33)
ここで a1 ，a2 は，それぞれ
a1 = −(β + ∆β1 )VB + β(∆VT 1 − ∆VT 3 )
+∆β1 ∆VT 1 − ∆β3 ∆VT 3
+(∆β3 − ∆β1 )(VC2 − VDC − VT ),
≈ −(β + ∆β1 )VB ,
(3.34)
1
a2 = (∆β1 − ∆β3 ).
2
(3.35)
である．ここで (3.34) と (3.35) から２次高調波 HD2 は次式で得られる．
¯
¯
¯
¯
¯ a2 ¯
1
1 ¯ ∆β1 − ∆β3 ¯¯ VIN
HD2 ≈ VIN ¯¯ ¯¯ ≈ ¯¯
.
2
a1
4 β + ∆β1 ¯ VB
(3.36)
27
第3章
アナログ要素回路とビヘイビアモデリング
(3.36) は β のミスマッチにより，2 次高調波が生じることを示している．また β のミスマッ
チは，VT と共に DC オフセットの原因にもなっている．
3.4.2
THD シミュレーション結果
図 3.2 の構成を持つフローティングレジスタの THD(Total Harmonic Distortion) のシミュ
レーション結果を図 3.8 に示す．シミュレーションには前節と同様 HSPICE を用いている．
正弦波の入力電圧を 1kHz，10kHz としたときの結果である．このときのフローティングレ
ジスタの制御電圧は VC1 =4.5V，VC2 =4.7V としている．1kHz，10kHz ともに入力信号の振
幅が約 1.2V を超えると THD が 1%以上となる．(3.36) のように入力電圧の振幅が大きくな
るにつれ歪みが大きくなるのが図 3.8 のシミュレーション結果でも確認できる．
トランスコンダクタンスパラメータ β のミスマッチの原因として，電子移動度の劣化，チャ
ネル長変調効果が挙げられる．電子移動度の劣化は MOSFET のゲート-ソース間電圧によ
り電子移動度 µ0 の値が，チャネル長変調効果はドレイン-ソース間電圧によりチャネル長 L
が変化し，共に MOSFET のソース電圧の変位により影響があらわれる．ソース電圧を入出
力としている提案回路は，β のミスマッチによる歪みを軽減するために回路構成を改善する
必要がある．
[%]
Total Harmonic Distortion
1.5
1.0
1kHz
10kH
0.5
0.5
1.0
1.5
2.0 [V]
Input Voltage
図 3.8: THD のシミュレーション結果
28
第3章
3.5
アナログ要素回路とビヘイビアモデリング
ビヘイビアモデルへの検討
本章で紹介しているアナログ要素回路をビヘイビアモデルに置き換えることを考える．も
し，ビヘイビアレベルでのシミュレーションが，システムの動作検証だけを求めているのな
らば，フローティングレジスタを例にとるとそのビヘイビアモデルは制御電圧に対する抵抗
値を変える可変抵抗でよい．しかし，近年のビヘイビアモデルでのシミュレーションで求め
られるのは，回路レベルもしくはそれ以下の下位レベルでの詳細な特性である．つまり，要
素回路であればその動作速度，歪などがビヘイビアモデルに求められる．前節で示したよう
に，フローティングレジスタでの歪はトランジスタのチャネル長変調効果，電子移動度の劣
化などの 2 次的なデバイス特性，または MOSFET の製造プロセスに起因するミスマッチな
どにより生じる．
図 3.9 に飽和領域での非線形項を消去する図 3.2 の構成のビヘイビアモデルを示す．図 3.9
では，電圧-電流の線形な出力に前節の THD 解析から 2 次の高調波成分の要因となるパラ
メータを与えている．この 2 次高調波の具体的な値は，先の THD 解析における式 (3.33) か
らデバイスのミスマッチ，2 次的な効果から決定できる．しかし，THD 解析をシステムに
使用する回路全部を行うには非常に手間がかかり，トップダウン設計の趣旨から外れる．図
3.10 ではドレイン電流の加減算による非線形消去の原理に基づきモデリングを行っている．
図 3.10 においても，各 MOSFET のドレイン電流値にミスマッチ等のデバイスの情報を含
a0 + a1 Vin +a2 Vin2
Iout
Vin
図 3.9: THD 解析からのモデル
1 (β +∆β )(V -V -V -∆V )2
1
c1 in T
T
2 1
I1
I4
I2
I3
Iout
図 3.10: 動作原理に基づくモデル
29
第3章
アナログ要素回路とビヘイビアモデリング
ませても同様に THD への影響を表すことができる．
図 3.11 に，2 つのモデリングによるシミュレーション結果を示す．両モデルとも Verilog-A
で構築したモデルを CADENCE 社 Spectre 上でシミュレーションを実行している．ここで
は，入力信号 Vin を 1.65V を中心とする振幅 1 V，1 kHz とし，FFT によるパワースペク
トルを示している．図 3.11 からわかるように両ビヘイビアモデルとも 2kHz の 2 次の高調波
を確認でき，図 3.11(a)，(b) のシミュレーション結果を比較してもほぼ同等の結果が得られ
ている．また，シミュレーション時間を比較すると解析時間 300ms に対して，図 3.9 が 15.7
s，図 3.10 が 17.2 s であった．シミュレーション結果より，両モデリングにおいて，アナロ
グ回路特有の非理想性を再現できることから，アナログ要素回路の動作原理に基づいたモデ
リング方法が優位であると考えられる．
3.6
まとめ
本章では，アナログ要素回路での非線形消去方法とそのモデリングについて述べた．MOS-
FET の線形，飽和の 2 つの動作領域での非線形項の消去方法を示し，飽和領域の非線形消
去を実現する回路構成の OTA とフローティングレジスタを示した．フローティングレジス
タの HSPICE によるシミュレーション結果により，直流電圧特性，周波数特性による動作
の確認，非線形項の消去が実現できていること示した．また，飽和領域での非線形消去方法
における歪解析を行い，THD のシミュレーションによる検証を行った． アナログ要素回
路のモデリング方法として，THD 解析からによるモデル，動作原理に基づくモデルを示し，
0
0
-50
-50
PSD [dB]
PSD [dB]
スペクトル解析による高調波の比較を行った． 両モデルの比較から，動作原理に基づくモデ
-100
-150
-100
-150
0
1
2
3
4
Frequency [kHz]
(a)THD 解析モデル
5
0
1
2
3
4
5
Frequency [kHz]
(b) 動作原理モデル
図 3.11: 両モデルのパワースペクトル解析
30
第3章
アナログ要素回路とビヘイビアモデリング
リングでは，電流の加減算にデバイス製造時のミスマッチ，MOSFET の 2 次的な効果を含
ませることによりアナログ要素回路の非理想性を実現している．従って，事前に THD 解析
を行う必要が無く，トップダウン設計に対して有効なモデリング方法であると考えられる．
31
第 4 章 PLL のビヘイビアモデリング
アナログ／ディジタル混載のミックスドシグナル回路の上位レベルシミュレーションで妥当
性を得るためには，非理想性を含むアナログ回路のモデリングが必要となる．本章で扱う
PLL にも上位レベルシミュレーションにおいて，電源電圧の変動の影響をビヘイビアモデ
ルに加える必要がある．システム LSI のクロックの同期をとる役割を持つ PLL は，近年で
は特に PLL が分配するクロックのジッタが問題となっており [41]-[43]，回路設計の分野に
おいてもジッタの耐性を考慮した様々な PLL が提案されている [44]-[46][71][77]．ジッタ発
生の要因としては，温度変化，電源電圧変化，MOSFET からの 1/f 雑音などがあげられる
が，現在では特にシステム LSI の高速化，高集積化によるスイッチングノイズといった電源
電圧の変動が主に顕著になってきている [41]．従って，電源電圧の影響をビヘイビアモデル
で再現することにより，出力にジッタを生じる PLL のビヘイビアモデルが実現できる．こ
れまでに報告されている PLL のビヘイビアモデルでは，PLL 本来の伝達関数にノイズ源を
付加することにより，非理想性を再現している [18][19]．しかし，これらのモデル手法では，
当然電源電圧の変動を考慮に入れていないため，1/f 雑音，熱雑音のみよるビヘイビアレベ
ルのシミュレーション結果しか得られない．実際に，PLL のビヘイビアモデルに電源電圧
の影響を導入するためには，回路そのものの電源電圧を加えた動作原理を考慮したモデリン
グが必要となる．
そこで，本章では PLL の構成要素に電源電圧の影響を考慮した Verilog-A での記述方法
を示す [72][73][78]．PLL を構成する回路である VCO，チャージポンプの電源電圧変動への
影響を示し，Verilog-A の動作記述に導入する．更に，本手法のビヘイビアモデルでは，回
路レベルへの移行を効率よくするため，MOSFET のデバイスパラメータに基づくモデリン
グを行っている．この MOSFET のデバイスパラメータとは，しきい値電圧，電子移動度，
単位酸化膜容量，そしてトランジスタのアスペクト比を指す．そして，ビヘイビアモデルの
アスペクト比を回路レベルに適用することによって，ビヘイビアレベルのシミュレーション
がそのまま回路レベルで再現できる．
また，より回路レベルに近い PLL の出力波形を再現するために，本章で示す VCO(Voltage-
Controlled Oscillator) のビヘイビアモデルでは，ニューラルネットワークの関数近似を用い
ている．本章で用いたインバータを用いたリングオシュレータの構成の VCO の出力波形は，
32
第4章
PLL のビヘイビアモデリング
スイッチングによる過渡特性と寄生容量によるフィードスルーによって所望の出力とは異
なる特性を持つ．この非理想的な出力波形を実現するため，本手法では回路レベルのシミュ
レーションから波形をニューラルネットワークによって学習させることによって，VCO の
出力の関数を近似している [80]．そして，ニューラルネットワークによって得られた関数を
導入することによって，回路レベルに即した VCO のビヘイビアモデルを生成できる．そし
て，Verilog-A と回路レベルで設計した HSPICE との比較を行い，動作記述の妥当性を示す
とともに，Verilog-A を用いる設計の有効性を示す．本章の記述方法により，アナログ/ディ
ジタル混載回路の実際的な上位レベルのシミュレーションが可能となり，トップダウン設計
を容易にするものとなると考えられる．
4.1
チャージポンプ型 PLL
本節では，ビヘイビアモデリングを行うチャージポン型 PLL について紹介する．チャー
ジポンプ型 PLL は，それまでの連続的な PLL の動作を離散的な動作にすることにより，具
現化が困難なアナログ乗算器を使用しなくても基準周波数に同期させることが可能である
[47][48]．また，設計仕様を満たすため困難であった集積化も [41] の報告により改善され，現
在でもその基本的な構成は変わらず様々なアプリケーションに用いられている．本章でモ
デル化を行う PLL の構成を図 4.1 に示し，チャージポンプ型 PLL の動作を説明する．この
PLL は，図 4.1 に示すように同期させる基準信号と VCO の出力位相差を位相／周波数検出
器 (PFD) で検出する．PFD では，それぞれの信号の立ち上がりもしくは立ち下がりを検出
する．基準信号が出力信号より早く検出された場合，PFD は出力信号を検出するまで UP
信号を出し続ける．その反対に出力信号を先に検出した場合，PFD は DN 信号を出力する．
チャージポンプでは，その UP 信号と DN 信号に対応した電流を出力し，ループフィルタの
低域通過特性を介することによって，PFD の離散的な信号がアナログ値へと変換する．そ
して，基準信号と出力信号の差に比例した電圧が，VCO の発振周波数を決定し，PFD によ
り基準信号と比較される．このフィードバック制御により，PLL は入力と出力の位相を揃
Ip
In
Out
Phase
Detecter
䎸䎳
Charge pump
Loop Filter
䎧䎱
Vcont
VCO
図 4.1: チャージポンプ型 PLL
33
第4章
PLL のビヘイビアモデリング
え，周波数を同期させる．この構成において，ディジタル回路部分は PFD，アナログ回路
部分はチャージポンプ，ループフィルタ，VCO である．
4.2
4.2.1
チャージポンプ型 PLL の伝達関数と従来のビヘイビアモデル
チャージポンプ型 PLL の伝達関数
PLL は，その構成からもわかるようにフィードバック系の伝達関数を持つ．ここでは，図
4.1 で示した構成を基に PLL の伝達関数を示し，ジッタの発生要因を明らかにする．まず，
PFD において基準信号 φi と出力信号 φo の差 φe によって UP もしくは DN 信号が出力され
る時間 tp は，以下の式で与えれる．
tp =
|φe |
.
ωi
(4.1)
ここで，ωi は基準信号の角周波数である．(4.1) よって，チャージポンプが一周期に出力す
る出力する平均電流量 id が決定する．
id =
Ip |φe |
.
2π
(4.2)
ここで，Ip はチャージポンプの定常時に流れる電流値である．そして，この PFD とチャー
ジポンプにより決定した電流 id は，インピーダンス ZF (s) を持つループフィルタに流れ込
み，位相差に対応した VCO の制御電圧 Vcont (s) が決定する．
Vcont (s) =
Ip φe (s)ZF (s)
.
2π
(4.3)
また，VCO の出力周波数は，制御電圧と出力の中心周波数 ωF R により以下の式で表される．
ωo = ωF R + KV CO Vcont .
(4.4)
KV CO [rad/s/V] は VCO のゲインとして定義される．(4.3) と (4.3) により，PLL 全体の開
ループでの伝達関数 Hopen (s) が与えられる．
Hopen (s) =
φo (s)
Ip KV CO ZF (s)
=
.
φi (s)
2πs
(4.5)
そして，(4.5) より，閉ループの伝達関数 Hclosed (s) は以下の式となる．
Hclosed (s) =
Ip KV CO ZF (s)
.
2πs + Ip KV CO ZF (s)
(4.6)
一般に，ループフィルタは PLL の安定性とリプルを減衰させるため，図 4.2 のような 2 次
のローパスフィルタが用いられる．
ZF (s) =
1 + sC1 R1
.
s2 C1 C2 R1 + s(C1 + C2 )
(4.7)
34
第4章
PLL のビヘイビアモデリング
(4.5) と (4.7) より，PLL の開ループの伝達特性は以下の式で与えられる．
Hopen,3rd (s) =
Ip KV CO (1 + sC1 R1 )/2π
.
s3 C1 C2 R1 + s2 (C1 + C2 )
(4.8)
また，この伝達特性は図 4.3 に示すような 3 次の低域通過特性を持つ．
ここで，これら伝達関数とジッタの関係について考える．変動が緩やかなクロックジッタ
が生じた場合，PLL のフィードバックにより簡単に補正することが可能である．しかし，ク
ロックがランダムに急峻に変動する場合には，PLL の動作が追従できなくなりそのままジッ
タ成分が出力に現れることになる．また，ジッタが生じている信号が基準信号側であるか
VCO の出力側であるかによって PLL のジッタの特性は異なる．基準信号が速いジッタ成分
を持つ場合，(4.6) からもわかるように，PLL 自体の伝達関数は低域通過特性であるので，
そのジッタ成分は減衰され，出力には伝播しない．しかし，出力側の VCO が速いジッタ成
分を持つ場合には，(4.6) は適応できないため，ジッタ成分が通過することになる．図 4.4 に
示すモデル図のようにジッタによる位相変動分 Φ だけにについて考える． 図 4.4 において，
Ip
Vcont
R1
C2
C1
300
-90
200
-120
Phase [deg]
Magnitude [dB]
図 4.2: 2 次低域通過ループフィルタ
100
0
-150
-180
-100
1
3
6
10
10
Frequency [Hz]
(a) ゲイン特性 10
9
-210
1
3
6
10
10
Frequency [Hz]
10
9
(b) 位相特性
図 4.3: 3 次チャージポンプ型 PLL の周波数特性
35
第4章
PLL のビヘイビアモデリング
PLL が同期した場合での位相の変動分だけを考えているので，出力の位相変動分 Φout のみ
がフィードバックされ，その出力端において VCO のジッタにより生じる位相変動 ΦV CO が
付加される．
Φout (s) = −Φout (s)Hopen,3rd (s) + ΦV CO (s).
(4.9)
そして，ΦV CO から Φout の伝達関数は，以下の式で与えられる．
Φout
(s) =
ΦV CO
=
1
1 + Hopen,3rd (s)
s3 C1 C2 R1 + s2 (C1 + C2 )
.
s3 C1 C2 R1 + s2 (C1 + C2 ) + Ip KV CO (1 + sC1 R1 )/2π
(4.10)
(4.10) からわかるように，Φout /ΦV CO は高域通過特性を持つため，VCO から生じるジッタ
成分は除去されずに通過する．特に，ディジタル回路の PFD のスイッチングノイズによる
電源電圧の変動は，PLL の動作とほぼ同じ速さを持っているため，電源電圧の変動によって
生じる速いジッタは除去するのが困難であり，現在の PLL の設計過程において，その検証
が重要になっている．
4.2.2
伝達関数に基づくビヘイビアモデル
従来のチャージポンプ型 PLL のビヘイビアモデリングのアプローチは，先の節で導出し
た (4.5)，(4.6) を基にされる [18][19]．その PLL 全体のブロック構成は，図 4.5 に示す線形
なモデルに置き換えられる [49]．このモデリングアプローチはループの伝達関数に沿ってい
るため，PLL がロックする過渡の特性などのふるまいが再現できる．そして，アナログ回
路の持つノイズ成分，ダイナミックレンジなどの非理想的な特性は，回路レベルでのシミュ
レーション，もしくは測定結果より必要となるパラメータを調整する．
[19] による報告での VCO のビヘイビアモデルとその特性は，図 4.6 に示すように，1/f ノ
イズの成分が付加され，VCO ゲインの非線形性は，破線の実測結果を実線のように線形補
間し導入しいてる．これらのモデリング手法は，ビヘイビアレベルでも実測結果に近い結果
ΦVCO
Φin
IcpZF(s)
2π
KVCO
s
Φout
図 4.4: VCO から生じるジッタの影響
36
第4章
PLL のビヘイビアモデリング
が得られている．また，[18] でのモデリングでは，位相ジッタを実現するため回路レベルの
周波数領域でのシミュレーションを実行し，その結果からビヘイビアモデルに必要となるパ
ラメータを抽出している．この手法は，回路レベルの周波数解析のシミュレーション実行時
間の短い点に着目した効果的な方法であると考えられる．そして，そのパラメータの抽出に
は [50] での報告に基づき PLL の周波数特性から，位相ジッタを見積もりモデルに値を付加
している．
これらの手法は，回路の設計仕様，回路構成が変わらなければ，ビヘイビアモデルでも妥
当な精度を持つ上位レベルのシミュレーションが可能である．しかし，言いかえれば，回路
の設計仕様，回路構成が変わった場合，各パラメータの抽出を再度行うなど必要があり，こ
のモデリング手法は，トップダウン設計には向いていないと考えられる．現在のミックスド
シグナル設計において，確実な性能，品質を得るためには回路形式，構成を変えることは少
ないが，製造プロセス，アプリケーションの変更による設計仕様の再調整は必ず必要である．
設計仕様の変更の際に回路レベルのシミュレーションを実行してビヘイビアモデルを作成す
るには，あまりにも効率が悪い．従って，アナログ回路のビヘイビアモデルは回路の設計仕
様変更に対応したモデリングが必要であると考えられる．
IcpZF(s)
2π
Φin
KVCO
s
Φout
図 4.5: チャージポンプ型 PLL の線形モデル
V-f characteristics
f
Noise
Vcont
KVCO
s
V
図 4.6: 従来の VCO のビヘイビアモデル
37
第4章
4.3
PLL のビヘイビアモデリング
電源電圧変動を考慮したビヘイビアモデル
PLL の電源電圧の変動による非理想性を考慮するためには，その構成する回路の動作に電
源電圧の変動を含む必要がある．ここでは，PLL を構成するアナログ回路のチャージポンプ，
ループフィルタ，VCO の電源電圧の影響を述べ，そのビヘイビアモデルを示す [72][73][78]．
また，そのモデリングでは，ビヘイビアモデルが MOSFET のチャネル移動度，しきい値電
圧，アスペクト比などによるデバイスのパラメータを用いているため，回路レベルの設計へ
の移行が簡単に可能であり，製造プロセスが変更された際にもこのビヘイビアモデルはパラ
メータの値を変更するだけによって対応できる．
4.3.1
チャージポンプ回路構成とビヘイビアモデリング
チャージポンプの回路構成を図 4.7 に示す．図 4.7 において，トランジスタ M6 ，M7 が
PFD からの UP，DN 信号に対応したスイッチとなっており，M4 ，M5 によるバイアス電流
を制御している．チャージポンプでのバイアス電流は，リファレンス電流 Iref をカレント
ミラーによって M4 と M5 にコピーすることにより得られる．しかし，電源電圧が変動し
た際にはミラーされた電流は，MOSFET のチャネル長変調効果係数によりその値が変動す
る．(4.11) に M4 での Ibias の電流式を示す．
Ibias = Iref {1 − λp (VD − VS )}.
(4.11)
λp はチャネル変調指数である．VD は MOSFET のドレイン電圧，そして，VS はソース電
圧である．
VDD
Iref
Ibias
M3
M4
UP
M6
Ip
DN
M7
Ibias
M1
M2 M5
GND
図 4.7: チャージポンプ回路構成
38
第4章
PLL のビヘイビアモデリング
ビヘイビアモデルでは，図 4.8 のように，電源電圧により変動する電流源と UP と DN の
信号によって制御されるスイッチにより，電源電圧の影響を考慮したチャージポンプ回路
の動作をあらわすことができる．このモデルの Verilog-A による動作記述を図 4.9 に示す．
NMOS 側のバイアス電流が Ibias n であり，PMOS 側の電流が Ibias p である．Ibias p に
おいて電源電圧が元の電圧値 vdd0 から vop へ変化した時の変化分を電流値に与えている．
そしてスイッチには @cross 文を用いて DN 信号がしきい値を超えると出力がバイアス電流
を与えられる記述となっている．記述からわかるように λp のパラメータによって，電源電
圧の変動の影響の大きさが決定する．
VDD
Ibias
UP
Icp
To Loop Filter
DN
Ibias
GND
図 4.8: チャージポンプの動作原理によるモデル
//Bias Current
Ibias_p = Iref * (1-lambda_p*(vdd0- vop));
Ibias_n = Iref * (1-lambda_n*(gnd - von));
//Switching by DN signal
@(cross (V(DN)-vth, 0))
begin
if ( V(DN) >= vth)
Icp = Ibias_n;
else
Icp = 0;
end
図 4.9: チャージポンプの Verilog-A による記述
39
第4章
4.3.2
PLL のビヘイビアモデリング
VCO 回路構成とビヘイビアモデリング
次に VCO の回路構成とビヘイビアモデルについて示す．VCO は，図 4.10 のように反転
アンプを 5 段接続したリングオシュレータを用いている．本節でのモデリングでは，反転ア
ンプ部分にインバータを使用した図 4.11 を対象に行う．VCO の出力周波数は，理想的には
先の節の (4.4) で示したように，制御電圧に対して線形である．しかし，実際には，図 4.10
における反転アンプでの遅延時間，すなわちインバータの遅延時間とその段数によって出力
周波数 fout が決定する．
fout =
1
.
5 × td
(4.12)
そして，この遅延時間 td は，電源電圧からグラウンドまでの電圧をインバータの入出力端
td
td
td
td
td
図 4.10: 5 段リングオシュレータ
VDD
M2
Icont
M6
M10
M14
M18
M22
M5
M9
M13
M17
M21 Vout
M4
M8
M12
M16
M20
M3
M7
M11
M15
M19
Vcont
M1
GND
All of the MOS FET bulks are connected to VDD or GND
図 4.11: VCO 回路構成
40
第4章
PLL のビヘイビアモデリング
で生じる寄生容量 Ctot を充電する時間に相当する．
td =
Ctot VDD
.
Icont
(4.13)
また，Ctot は MOSFET の寄生容量の総和であるので，入力側での寄生容量 Cin は，MOSFET
のそれぞれゲート幅 W ，ゲート長，L とすると以下の式で与えられる [51]．
3
Cin = Cinn + Cinp = Cox (Wn Ln + Wp Lp ).
2
(4.14)
ここで，Cox は MOSFET の単位酸化膜容量である．n，p の添え字はそれぞれ MOSFET の
極性を示している．また，出力側の寄生容量 Cout は，以下の式で与えられる．
Cout = Coutn + Coutp = Cox (Wn Ln + Wp Lp ).
(4.15)
(4.13)，(4.14) より，入出力端での総寄生容量が与えられる．n，p-MOSFET のサイズを等
しくしたときの入出力端での総寄生容量 Ctot は以下の式で与えられる．
Ctot = Cout + Cin = 3Cox W0 L0 + 2Cox W0 L0 = 5Cox W0 L0 .
(4.16)
ここで，W0 ，L0 は n，p-MOSFET を合わせたサイズである．また，この寄生容量を放充
電する電流 Icont は，M1 の n-MOSFET の飽和領域の 2 乗特性よって与えられる．
1
W1
Icont = µn Cox
(Vcont − VT H,n )2 .
2
L1
(4.17)
ここで，µn は電子移動度，VT,n はしきい値である．(4.13) − (4.13) より，VCO の出力周波
数 fout が求められる．
fout =
=
µn Cox W (Vcont − VT,n )2 W1
. 10 · Ctot VDD
L1
µn Cox W (Vcont − VT,n )2 W1
.
50 · Cox W0 L0 VDD
L1
(4.18)
(4.18) からわかるように，出力周波数は電源電圧 VDD によって変化することがわかる．そ
して，モデル化において必要となるパラメータは，デバイスの物理特性とサイズによって全
て決定することができる．従って，デバイスサイズ W ，L を使用してそのまま回路レベル
の設計に移行することができる．
VCO の動作記述の一部を図 4.12 に示す．(4.18) によって出力周波数 f req が決定する動
作記述となっている．図 4.12 の記述内における pow(x, y) は，xy を示す関数である．また，
Verilog-A の記述においては，位相情報を持たせるため正弦波を用いている．更に，このビ
ヘイビアモデルでは，(4.17) の電流式によって制御電圧に対する出力周波数の非線形な特性
を再現できる．
41
第4章
PLL のビヘイビアモデリング
//Parameter definition
parameter real vdd0 = 3.3, // Default VDD voltage
vmin = 1.65, // Default control voltage
vcom = 1.65, // VCO offset voltage
vco_amp = 1; // Amplitude of sine wave
//MOSFET parameters definition
parameter real wl0 = 25,
wl1 = 2.5,
u_n = 10e-4,
vthn = 0.5,
cox = 2.72e-15;
real beta, ctot;
real vop; // Sensed VDD
// Inverters aspect ratio
// Bias aspect ratio
// Electron mobility
// Threshold voltage
//Gate oxide capacitance
//Output frequency calcuation
beta = u_n*cox*wl1;
ctot = 5*cox*wl0;
freq = beta/(10*ctot*vop)pow(vcont-vthn, 2)
// Phase calcuation
phase = 2 * `M_PI * idt(freq,0);
// Output signal
amp = vco_amp*sin(phase) + vcom;
図 4.12: VCO の Verilog-A による動作記述
4.3.3
電源電圧変動時のシミュレーション結果
前節で示したチャージポンプ，VCO のビヘイビアモデルの電源電圧変動時のシミュレー
ション結果を示す．同時に，前節で示した回路構成の回路レベルとのシミュレーション結
果との比較を行う．回路レベルでのシミュレーションは HSPICE を使用し，MOSFET は
0.35µm CMOS プロセスの Level-28 モデルを使用している．また，VCO においては，従来
のシミュレーション結果から非理想的な特性を実現するモデリングとの比較を示す．
チャージポンプのシミュレーション結果を図 4.13 に示す．電源電圧を 3.0 V から 3.6 V ま
で変化させたときの出力電流を示している．図 4.13 において，回路レベルとの特性とほぼ
同じ結果が得られているのが確認できる．ここで，ビヘイビア記述でのチャネル長変調指数
は，それぞれ lambdap = 1.0V −1 ，lambdan = 0.5V −1 である．
次に，VCO のシミュレーション結果について示す．従来のモデルリング方法による記述
を図 4.14 とシミュレーション結果を図 4.15 示す．図 4.14 での記述は，VCO ゲインが線形
42
第4章
PLL のビヘイビアモデリング
な (4.4) を基にしている．そして，図 4.15 の HSPICE のシミュレーション結果より，電源
電圧の変動により VCO ゲインが電源電圧に対して平行にシフトしていることから，係数 α
を用いて以下の式のように補正している．
fout = KV CO Vcont + fcenter {1 − α(VDD,var )}
(4.19)
ここで，電源電圧の変動分が VDD,var である．図 4.15 における 3.0 V から 3.6 V の電源電圧
の変動に対して，HSPICE の結果が線形な部分では電圧-周波数特性が一致している．しか
し，VCO ゲインが非線形な部分，特に Vcont が 1.5V 以下の電圧のときには大きく特性が異
なることになる．
Current I p [uA]
210
205
200
195
HSPICE
Verilog-A
190
3.0
3.2
3.4
Supply Voltage [V]
3.6
図 4.13: チャージポンプ回路のシミュレーション結果
//Parameter definition
parameter real vco_gain = 304e6, // VCO gain [Hz/V]
vco_cf = 217e6, //Center frequency
vdd0 = 3.3, // Default VDD voltage
vmin = 1.65, // Default control voltage
alpha = 0.3;
//Tuned by the simulation results
real vop; // Sensed VDD
// Frequency calculation
freq = vco_cf*(1-alpha(vop-vdd0))
+vco_gain*(vc - vmin);
図 4.14: 従来の VCO ビヘイビアモデルの動作記述
43
第4章
PLL のビヘイビアモデリング
一方，前節で示した VCO のビヘイビアモデルのシミュレーション結果を図 4.16 に示す．
HSPICE の特性と比較して，電圧-周波数特性に差が見られる．これは，(4.17) によって与
えられる電流値の違いによるものだと考えられる．また，図 4.15 と比較すると，当然シミュ
レーション結果から係数を調整した従来のモデルのほうが精度は良くなるが，図 4.16 では，
Vcont が低い場合に VCO ゲインが非線形になるふるまいを再現できている．HSPICE のシ
ミュレーション結果を必要としない点，回路レベルへの移行を考えると前節で示したビヘイ
ビアモデルがトップダウン設計に対して優位であると考えられる．
HSPICE
300
Frequency [MHz]
3.0 V
3.3 V
200
3.6 V
Verilog-A
3.0 V
100
3.3 V
3.6 V
0
0.5
1.0
1.5
Voltage [V]
2.0
図 4.15: 従来の VCO ビヘイビアモデルのシミュレーション結果
300
HSPICE
Frequency [MHz]
3.0 V
3.3 V
200
3.6 V
Verilog-A
3.0 V
100
3.3 V
0
0.5
3.6 V
1.0
1.5
Voltage [V]
2.0
図 4.16: 本手法での VCO ビヘイビアモデルのシミュレーション結果
44
第4章
4.4
PLL のビヘイビアモデリング
ニューラルネットワークによる関数近似
本節では，階層型ニューラルネットワークの学習を用いた関数近似によるモデリング手法
について示す．前節で示した VCO の出力信号には正弦波を用いているが，実際にインバー
タを用いたリングオシュレータの実際の出力波形とは異なる．その非理想的な出力特性の
要因を全てビヘイビアモデルに導入するとシミュレーション時間の増大を招く．そこで，本
節では VCO の出力波形をニューラルネットワークに学習させ，その出力の関数を近似する
ネットワークを構成する [80]．この手法により，実際的な出力波形を再現しつつシミュレー
ション時間を抑えることが可能である．また，ニューラルネットワークによって近似の関数
を生成できるため，あらゆる入力に対して動的なモデルが実現できると考えられる．
4.4.1
VCO の出力波形
図 4.17 に HSPICE による VCO の出力波形を示す．VCO の出力波形は１周期に区間Ａと
区間 B のような非線形な特性を見せる．区間 A は，インバータの寄生容量とオン抵抗によ
る過渡状態での遅延である．一方，区間 B は，MOSFET のゲート電圧が低く飽和領域に入
り，インバータを流れる電流が線形領域に比べ小さくなり，遅延時間が長くなっているとき
の特性である．また，ポイント C においては，インバータのオンオフ時に MOSFET のゲー
ト−ドレイン容量間を入力パルスが貫通し電源電圧の範囲を超えた結果である． 区間 A に
1 cycle
A
B
A
B
Voltage [V]
3.3
C
power supply
upply voltag
voltage
oltage ragnge
agn
0.0
Time [ns]
C
図 4.17: HSPICE による VCO の出力波形
45
第4章
PLL のビヘイビアモデリング
おいては，前節で求めた遅延時間が適応でき指数関数を用いて近似することが可能である．
また，区間 B においても [17] の報告のように遅延時間のみを計算し，ビヘイビアモデルに
組み込むことはできる．しかし，いずれの方法でも完全に波形を一致させることは難しく，
特にポイント C での特性を加えるとビヘイビアモデルの中で条件判断文が多くなりシミュ
レーション時間が長くなる．
4.4.2
ニューラルネットワーク構成
波形近似に用いる階層型ニューラルネットワークの構成を図 4.18 に示す．入力層，中間
層，出力層の 3 層の構造を持ち，中間層の出力 hj はシグモイド関数を用いて以下の式で与
えられる．
i
X
1
wji × Ii )}
hj = {1 + tanh(
2
j=0
(4.20)
ここで，i は入力層の数，j は中間層の数であり，結合荷重ベクトル w と入力ベクトル I と
の荷重和により出力が決定する．また，中間層の出力の総和と結合荷重ベクトル v がネット
ワークの出力となる．パターン数を p とすると，階層型ニューラルネットワークの誤差 E
は，教師信号 Tp と出力 Op によって与えれる．
E=
1X
(Tp − Op )2
2 p
(4.21)
ニューラルネットワークの学習では，(4.21) の誤差が最小となるように w，v を最適化する．
ここでは，非線形最小 2 乗問題の解法のひとつであるレーベンバーグ・マルカート法を用い
てネットワーク構造を決定している [52][53]．
本手法においては，入力層 2，中間層 13，出力層 1 の 2-13-1 のネットワーク構造を用い
て学習を行った．また，入力層と中間層にはひとつずつバイアスのユニットを用いている．
I0
0
I1
1
Ii
w00
w01
0
v00
Σ
1
Σ
i
0
v01
v0j
O0
Σ
j
wji
Σ
図 4.18: 階層型ニューラルネットワークの構造
46
第4章
PLL のビヘイビアモデリング
ニューラルネットワークによって得られる出力波形と元の HSPICE の出力波形を図 4.19 に
示す．教師信号には，HSPICE の過渡解析のシミュレーション結果のデータを等間隔に 100
ポイントのデータを与えている．図 4.19 に示すように，ニューラルネットワークの出力が
教師信号とほぼ一致し，更に教師信号のポイント間のデータを補完する関数が得られている
のが確認できる．学習の結果による結合荷重ベクトル w，v の値を表 4.1 に示す．
4.4.3
ニューラルネットワークを用いたビヘイビアモデル
ここでは，前節でのニューラルネットワークによって生成した関数を用いたビヘイビアモ
デルを示す．ニューラルネットワークにより得られた関数は，単に波形を近似しているだけ
であり，出力周波数を Vcont によって制御できない．つまり時間としての関数ではなく，入
力 0 から 1 の範囲から出力電圧を決定しているだけである．また，出力される電圧範囲も電
源電圧には依存していない．そこで，本節では図 4.20 の構成によって Vcont ，電源電圧の情
報を与えている．まず，td conv のモジュールでは，Vcont と電源電圧により (4.18) に従って
出力電圧の遅延時間 td つまり出力周波数を決定する．モジュール td conv は，この td の時間
で出力は 0 から 1 へと線形に出力させ，ニューラルネットワークによる近似関数のモジュー
ル N N wave の入力範囲に対応させる．そして，最後の Gain モジュールによって出力電圧
範囲が決定する．また，電源電圧が変動時には td conv は (4.18) によりその影響が反映され
る．そして，このときに対応する出力信号は Gain により調整される．
Output
3.0
Desired output
NN output
2.0
1.0
0.0
0
0.5
1
Input
図 4.19: 学習後のネットワークの出力信号
47
第4章
結合荷重ベクトル
w00
w01
w02
w03
w04
w05
w06
w07
w08
w09
w10
w11
w10
w11
w12
w13
w14
w15
w16
w17
w18
w19
w10
w21
v00
v01
v02
v03
v04
v05
v06
v07
v08
v09
v10
v11
v12
PLL のビヘイビアモデリング
学習後の値
-2.138264
-2.138264
-1.037805
5.484652
-1.012504
5.267505
4.629186
-39.665706
-2.367705
6.638161
1.965480
-1.872212
2.191184
-10.095105
1.315254
-0.735893
2.029077
-9.357474
4.678125
-40.068907
-1.900540
5.448227
-2.803097
26.867305
64.327771
-153.650265
173.535387
17.568194
-29.547672
-1.000074
-69.732749
3.125960
84.268127
-17.342719
-36.860027
-1.589302
-15.122429
表 4.1: 学習結果後の結合係数の値
VDD
Vcont
td_conv
NN_wave
Gain
Vout
1
3.3
0
0 0
1
td
図 4.20: ニューラルネットワークを用いた VCO ビヘイビアモデル
また，このビヘイビアモデルでは，条件判断文を必要とせず前進計算のみによって出力が
得られるため，シミュレーションの実行時間が短くなる．この図 4.20 のビヘイビアモデル
による出力波形を図 4.21 に示す．図 4.21 の結果わかるように，出力電圧が位相情報が崩れ
ることなく制御電圧に対応し，周期的な信号を実現しているのが確認できる．また，前節と
同様に HSPICE と電源電圧の出力周波数の比較を図 4.22 に示す．図 4.20 のモデルが図 4.16
のビヘイビアモデルと同様に，VCO ゲインの過渡特性を再現できているのが確認できる．
図 4.23，図 4.24 に VCO の各モデルによるパワースペクトル密度を示す． 図 4.23 では，
48
第4章
PLL のビヘイビアモデリング
3.0
Voltage [V]
Vcont
2.0
1.0
0.0
0
10
20
30
40
50
Time [ns]
図 4.21: ニューラルネットワークを使用したモデルの出力波形
HSPICE
Frequency [MHz]
300
3.0 V
3.3 V
200
3.6 V
100
Verilog-A
3.0 V
3.3 V
3.6 V
0
0.5
1
1.5
2
Voltage [V]
図 4.22: ニューラルネットワークを使用したモデルの出力波形
出力信号を正弦波としたビヘイビアモデルと HSPICE との比較，図 4.24 ではニューラルネッ
トワークによるビヘイビアモデルと HSPICE との比較を示している．出力周波数はいずれ
のモデルも 218 MHz である．図 4.24 からわかるように，ニューラルネットワークを使用し
たモデルが VCO の出力周波数 218 MHz 以外の周波数のピークを再現できているのが確認
できる．また，HSPICE での回路モデルでは熱雑音，1/f ノイズが含まれているため，全帯
域に渡ってノイズスペクトルが生じている．このノイズ分布は，制御電圧に雑音源を追加す
ることにより再現できる [19]．
以上より，前節のモデルに比べ，VCO ゲインの電源電圧の変化による周波数の変動分を
再現できるだけでなく，回路レベルと同等の出力信号を得ることができる．
49
第4章
HSPICE Lv. 28
Verilog-A -NN model-
80
Magnitude [dB]
PLL のビヘイビアモデリング
40
0
-40
100
150
200
250
Frequency [MHz]
300
図 4.23: 正弦波を出力とするビヘイビアモデルの VCO のパワースペクトラム
HSPICE Lv. 28
Verilog-A -NN model-
Magnitude [dB]
80
40
0
-40
100
150
200
250
300
Frequency [MHz]
図 4.24: ニューラルネットワークによるビヘイビアモデルの VCO のパワースペクトラム
50
第4章
4.5
PLL のビヘイビアモデリング
チャージポンプ型 PLL のビヘイビアシミュレーション
本節では，これまでに示したチャージポンプ型 PLL のシミュレーション結果を示す．ここ
で，構成は図 4.1 とし，正弦波を出力とする図 4.12 の動作記述によるモデル（sin-model とす
る），ニューラルネットワークによって生成された関数を基に出力する図 4.20 の動作記述の
モデル (NN-model) と HSPICE によるシミュレーション結果を示す．HSPICE の MOSFET
のモデルはこれまでと同じく 0.35µm CMOS Level 28 を使用している．
4.5.1
他の構成回路
本節でのチャージポンプ型 PLL に使用する PFD とループフィルタの回路構成，ビヘイビ
アモデルについて示す．回路レベルでの PFD の構成は，エッジの立ち上がりを検出する回
路構成 [54] を使用する．ビヘイビアモデルにはディジタル回路用の HDL の Verilog-XL を
用いて，理想的な状態で動作している．
ループフィルタの回路構成は，先に示した図 4.2 と同じく抵抗とキャパシタによる 2 次の
ローパスフィルタ構成を用いている．ループフィルタの回路構成を図 4.25，そして動作記述
を図 4.26 に示す．Verilog-A でのモデリングにおいては，電圧，電流を素子の情報を用いて
記述することにより表現している．図 4.25 での Vcont -Vm1 の電位差は，その節点間に流れる
電流と抵抗 R1 の乗算で表される．また，電流 I1 ，I2 は，キャパシタ C1 ，C2 と電圧 Vcont ，
Vm1 の時間微分を示す ddt 文の記述により表されている．また，この動作記述による周波数
特性のシミュレーション結果を図 4.27 に示す．記述内では抵抗．キャパシタ素子のノード
情報を記述しているので，回路レベルでのシミュレーションと違いは見られない．
Icp
Vcont
R1
Vm1
C1
C2
I2
I1
図 4.25: 2 次ループフィルタ回路構成
51
第4章
PLL のビヘイビアモデリング
//Transfer function
V(Vcont,vm1) <+ r1*I(Vcont,vm1);
I(vm1,GND) <+ c1*ddt(V(vm1,GND));
I(Vcont,GND) <+ c2*ddt(V(Vcont,GND));
図 4.26: ループフィルタ動作記述
elements
Magnitude [dB]
0
behavioral
-20
-40
10
3
10
6
10
9
Frequency [Hz]
図 4.27: ループフィルタの交流解析シミュレーション結果
4.5.2
PLL のロック過程
次にチャージポンプ型 PLL のロック過程の過渡特性のシミュレーション結果を示す．こ
こで，電源電圧は 3.3 V の固定電圧与えている．図 4.28 に 3.3 節での sin-model，図 4.29 に
3.4 節での NN-model，そして図 4.30 に HSPICE でのシミュレーション結果を示す．このシ
ミュレーションでは，VCO への入力となる制御電圧の過渡特性を示している．それぞれの
ビヘイビアシミュレーションが回路レベルでの HSPICE と同等のふるまいが確認できる．ま
た，制御電圧 V cont の誤差は VCO の出力周波数によるものである．このときのシミュレー
ション実行時間を表 4.5.2 に示す．
実行時間 [s]
Verilog-A ( sin-model )
Verilog-A ( NN-model )
HSPICE
14.2
47.3
1909.82
表 4.2: シミュレーション実行時間の比較
52
第4章
PLL のビヘイビアモデリング
Vcont [V]
1.625
1.600
1.575
1.550
0
2
4
6
Time [us]
8
10
図 4.28: sin-model における PLL ロック過程
Vcont [V]
1.625
1.600
1.575
1.550
0
2
4
6
Time [us]
8
10
図 4.29: nn-model における PLL ロック過程
1.650
Vcont [V]
1.625
1.600
1.575
1.550
0
2
4
6
Time [us]
8
10
図 4.30: HSPICE におけるロック過程
53
第4章
4.5.3
PLL のビヘイビアモデリング
ジッタ解析
ここでは，チャージポンプ型 PLL の電源電圧の変動に対するジッタを評価する．その電
源電圧の変動には PFD などのディジタル回路からの IR ドロップを想定している．今回の
シミュレーションに用いる IR ドロップの波形を図 4.31 に示す．図 4.31 に見られるように
記述となる電源電圧 3.3 V から一定の周期を持った三角波によって IR ドロップを表してい
る [55]．この降下する電圧を 0.3 V，三角波の周期を 1µs とし，先の PLL のロックした状
態 10µs から IR ドロップを加える．そのときのシミュレーション結果をそれぞれ図 4.32 に
sin-model，図 4.33 に NN-model，そして図 4.34 に HSPICE を示す．それぞれのシミュレー
ション結果より，制御電圧 Vcont にオフセットが生じ，雑音の乗ったような特性が HSPICE，
ビヘイビアモデル両方に確認できる．
次に，この IR ドロップでの三角波の周期を変えたときジッタの実効値 (RMS) を示す．RMS
ジッタ σ は以下の式によって算出している．
σJ2 (τ ) =
M
1 X
(Ti (τ ) − T (τ ))2
M − 1 i=1
(4.22)
ここで，T (τ ) は n サイクル後の時間での周期，T (τ ) はその平均値，M は測定個数である．
図 4.35 では降下する電圧を 0.15 V，図 4.36 では降下する電圧を 0.3 V としたときの各周期
に対する RMS ジッタ値を示している．HSPICE よる RMS ジッタの電源電圧のノイズの周
期に対する特性が，ビヘイビアモデルでも確認できる．特に，NN-model では，図 4.36 にお
いて sin-model よりも良い結果が得られているのが確認できる．これは，ニューラルネット
ワークの関数近似により，位相雑音特性が HSPICE により近い波形を出力しているからだ
と考えられる．
Power supply voltage level
Amplitude
de of the dropp voltage
voltag
Period of the 1 cycle
図 4.31: IR ドロップを想定した電源電圧の変動
54
第4章
PLL のビヘイビアモデリング
Vcont [V]
1.625
1.600
1.575
1.550
0
5
10
15
Time [us]
図 4.32: 電源電圧変動を付加した sin-model における PLL ロック過程
Vcont [V]
1.625
1.600
1.575
1.550
0
5
10
15
Time [us]
図 4.33: 電源電圧変動を付加した nn-model における PLL ロック過程
1.650
Vcont [V]
1.625
1.600
1.575
1.550
0
5
10
15
Time [us]
図 4.34: 電源電圧変動を付加した HSPICE におけるロック過程
55
第4章
120
HSPICE
Verilog-A
sin-model
nn-model
100
RMS Jitter [ps]
PLL のビヘイビアモデリング
80
60
40
20
0
0.01
0.1
Period of the switching noise
1
[ns]
図 4.35: 電圧降下を 0.15 V 時の RMS ジッタ
250
HSPICE
Verilog-A
sin-model
nn-model
RMS Jitter [ps]
200
150
100
50
0
0.01
0.1
Period of the switching noise
1
[ns]
図 4.36: 電圧降下を 0.30 V 時の RMS ジッタ
56
第4章
4.6
PLL のビヘイビアモデリング
まとめ
本章では，アナログ回路の非理想性を含むビヘイビアモデリングの手法について述べた．
また，本章では，アナログ回路の非理想性として，チャージポンプ型 PLL の電源電圧の変動
を取り上げビヘイビアモデルに導入した．本手法で示した電源電圧を含んだ回路の動作に基
づくビヘイビアモデルは，MOSFET のデバイスパラメータ，サイズにより回路の仕様，特
性が決定する．そのため，従来のシミュレーション結果や実測結果を必要とするモデルと異
なり，ミックスドシグナル回路のトップダウン設計に対して有効である．また，VCO のビ
ヘイビアモデルの出力をより実際的な波形とするため，本章ではニューラルネットワークの
関数近似からビヘイビアモデルを作成した．このモデリング手法では，回路レベルのシミュ
レーションの出力波形を一度学習することにより，ビヘイビアモデルは VCO の非線形な出
力電圧を得ることができる．スペクトル解析からも所望の回路レベルで生じる周波数成分を
再現できていることを確認した．
ビヘイビアモデルの検証として，本章では回路レベルで設計された HSPICE のシミュレー
ション結果との比較を行った．チャージポンプ，VCO の比較シミュレーションの結果より，
HSPICE での特性をビヘイビアモデルで表現できているのが確認できた．また，ビヘイビ
アモデルのみによるチャージポンプ型 PLL 全体のシミュレーションを行い，HSPICE によ
る結果との比較検証を行った．ジッタ解析において，HSPICE でも生じたジッタの周波数特
性の再現ができていることが確認できた，以上より，本章でのモデリング手法は，アナログ
回路の上位レベルでも妥当なシミュレーションを行うことが可能であり，アナログ／ディジ
タル混載のミックスドシグナル回路のトップダウン設計に対して非常に有効であると考えら
れる．
57
第 5 章 ビヘイビアレベルでのパイプライン型
ADC の最適化設計
5.1
概要
アナログ／ディジタル混載回路の設計効率の向上の要求により，ディジタル回路だけでな
くアナログ回路にも，設計時間短縮を実現する設計自動化が求められている．ディジタル回
路においては，ハードウェア記述言語 (HDL) を用いる設計が確立し，動作レベルの記述に
よって，設計の最終工程までのレイアウトマスクの生成が行われる．また，HDL 記述から
論理合成が可能であり，設計工程が完全に自動化されているため，その設計時間も短い．一
方，アナログ回路の自動合成ツールは存在せず，トランジスタレベルでの手設計が主流であ
り，トップダウン設計も確立していない．そのため，アナログ回路の設計時間がアナログ・
ディジタル混載回路のボトルネックとなっている．
そのような流れを受けて，アナログ自動設計の確立を目的とし，いくつか研究，ツールが
提案されている [56][57][74][75]．回路レベルの自動設計では，事前に登録された回路ライブ
ラリから所望の仕様を満たすことの出来る回路のトポロジーの選択を行い，要求する仕様を
満足できるように回路のサイジングやバイアス電圧を決定させる手法が主流である，また，
レイアウトレベルでは組み合わせ最適化手法が適応されている [58][59]．従って，回路レベ
ルより下位のレベルでの自動化は市販ツールも登場し自動化設計が確立しつつある [60]．し
かし，実際には，アナログ回路に対して仕様を決定するのも難しく，仕様決定を間違い LSI
の誤動作を引き起こす原因ともなってなる．仕様の決定の難しさの要因には，アナログ回路
にディジタル回路のような HDL が未だ確立しておらず，仕様に対しての妥当な検証を行え
ないからである．このような流れをうけて，アナログ回路の上位レベルでの検証ツールであ
る Verilog-A，Verilog-AMS 等の HDL が標準化され実用化に向けて様々研究が行われてい
る．アナログ HDL を導入した場合，動作，機能，トランジスタレベルといった階層設計と
それらのモデルの抽象度に対応したシミュレータによる検証が可能となりつつある．
本章では，ビヘイビアモデルを用いて下位レベルに要求する設計仕様の最適化を行う
[76][79]．パイプライン ADC を例題とし，構成回路であるオペアンプの設計仕様を抽出す
る．本手法の確立により，下位レベルの自動化設計に必要となる設計仕様が決定でき，上位
58
第 5 章 ビヘイビアレベルでのパイプライン型 ADC の最適化設計
のビヘイビアレベルからレイアウトレベルまでのトップダウンの設計自動化が可能となると
考えられる．また，最適化における解の探索には，近似解法のシミュレーティッドアニーリ
ング (SA:Simulated Annealing)[61]，遺伝アリゴリズム (GA:Genetic Algorithms)[62] など
が一般的に選択される [57][59]．本章でも SA と GA の二つによる最適化を行った結果を比
較検証する．また，今回の対象となるパイプライン ADC を構成するオペアンプ，MOS ス
イッチ，キャパシタは，Verilog-A の動作記述によりモデリングを行い，その妥当性をシミュ
レーションにより確認する．そして，それぞれの最適化手法によって決定した設計仕様によ
るパイプライン ADC 全体でのシミュレーションを行い，Verilog-A を用いる設計の有効性
を示す．
5.2
5.2.1
最適化による設計仕様抽出
Verilog-A による仕様抽出
本節では，ビヘイビアレベルの仕様抽出する方法について述べる．図 5.1 に仕様抽出を用
いた設計フローを示す．図 5.1 に示すように，本手法では，上位のシステムレベルと回路レ
ベルの間のビヘイビアレベルにおいて仕様抽出が行われる．また，説明を明確にするため，
ここでのシステムレベルが要求する”性能”とは，ADC を例にとると分解能，SNR，サンプ
リング周波数などを意味する．そして，一方，回路レベルへ受け渡す”仕様”とは，オペアン
プであるならば直流利得，ユニティゲイン周波数などを意味している．
本節における手法は以下の手順で仕様を抽出する．まず，回路レベルで抽出したい仕様を
ビヘイビアモデルのパラメータとして定義する．そして，SA の最適化アルゴリズムから，
ビヘイビアモデルに任意の仕様値を与える．その仕様値でビヘイビアのシミュレーションを
実行し，システムレベルから要求されている性能を満たしているかどうかを判断する．その
際，ビヘイビアモデルで使用した仕様値は，シミュレーション結果からコストを計算するこ
とによって評価が与えられる．ここで，2 つのケースにおいてはコスト値が大きくなるよう
に設定している．まず一つ目は，回路レベルに対して設計を困難にするとき，つまり，ゲイ
ン，ユニティゲイン周波数などが必要以上に高いときである．もう一方は，要求された性能
を満たしていない場合であり，ビヘイビアのシミュレーションで結果が悪い場合である．各
最適化アルゴリズムは，このコストの最小となる点を解として探索を行う．
59
第 5 章 ビヘイビアレベルでのパイプライン型 ADC の最適化設計
System Level
Specification Parameters
Performances
Simulated
Annealing
Specification
Extraction
Behavioral
Verification
Simulation Results
Circuit Level
図 5.1: 仕様抽出のフロー図
5.2.2
SA 法による最適化手法
SA では，解の探索にあたって温度の概念が導入されている．一般に勾配法では，コスト
の小さくなる方向にしか解を探索しないため，局所解に陥る可能性がある．一方，SA では，
コストが大きくなる遷移をした場合でも温度により与えられる確率で，その遷移を許可す
る．これにより，局所的最小値から抜け出す可能性を持っており，高温になるにつれその抜
け出す確率は高くなる．SA の最適化アリゴリズムでは，終了条件を反復回数によって決定
し，その温度は終了に近づくにつれ高温から低温となる．温度の下げ方を一般的に，クーリ
ングスケジュールと呼び，初期温度とこのパラメータによって SA の探索能力が決定する．
SA アルゴリズムは，一般に無制約条件問題の最適化に用いられる．そして，コストの計
算は以下の式で与えられる [56]．
C(x) =
k
X
i=1
wi · fˆi (x) +
l
X
wj · gˆi (x).
(5.1)
j=1
ここで x は独立変数ベクトルであり，ビヘイビアモデル内の各仕様である．f (x) は，仕様
の値によって決定する目的関数，g(x) は評価関数もしくは値であり，ビヘイビアシミュレー
ションによる結果によって決定する．その評価は，アーキテクチャの誤差，ノイズ，非線
形性によって判断される．また，w はそれぞれの関数に対する荷重である．(5.1) において，
f (x) と g(x) は，違ったスケールを持つ場合が多いため，それぞれのバランスをとるため正
規化する必要がある．
fi (x) − xmin,i
fˆi (x) =
.
xmax,i − xmin,i
(5.2)
ここで，xmax と xmin は，それぞれの仕様の最大値，最小値である．一方，g(x) は以下の式
60
第 5 章 ビヘイビアレベルでのパイプライン型 ADC の最適化設計
で与えられる．
gˆi (x) =
gi (x) − xnor,i
.
xnor,i
(5.3)
ここで，xnor は，正規化用の値として，任意の値が与えられ全体のコストに対してバランス
がとられる．そして，SA では，(5.1)- (5.3) を用いて最小となるコスト値を探索する．
最適化設計ための仕様抽出に SA をアリゴリズムを用いることにより，コストが小さくな
る解が探索でき，システムレベルの要求に対して必要となる仕様を回路レベルに与えること
ができると考えられる．しかし，これら 2 つのアルゴリズムの手法ではアナログ回路の設計
に適していない点を有している．次節において，その欠点について説明し解決策について述
べる．
5.3
多目的遺伝的アルゴリズムによる最適化手法
前節の SA による最適化によって得られた仕様では，制約条件は満たすが実際に具現化す
るのが難しくなる場合がある．回路レベルで設計を行うならば，単一の解よりも複数の解か
ら設計し易い仕様を選択するほうが，設計の選択の幅が広くなり設計時間の効率が上がる．
そして，アナログ回路の自動設計を考慮に入れると，トポロジー選択内のライブラリに存在
しない可能性もある．また，前節で紹介した SA でこれらの問題を扱う場合，妥当なコスト
値を得るために各制約条件と目的関数の重み，及び正規化値の設定が非常に難しく経験的に
決定するという問題がある [57][59]．これらのパラメータの最適な設定を決定するためには，
何回もの試行を繰り返し実行して，パラメータのチューニングをする必要がある．しかし，
アナログ回路最適化では一回の試行に長時間を要するため，このような試行的なパラメータ
決定は現実的とはいえない．更に，アナログ回路設計では様々な要因のトレードオフ関係を
考慮する必要があるため，一つの解が正解とは言えない．SA を用いた手法では単一の解し
か得られないため，このような問題に対処することは出来ない．そこで，本節では複数の解
を得ることにより，所望の解つまり仕様を得ることができる最適化法の導入について述べる
[79]．
5.3.1
パレート最適解とパレートランキング
ここでは，複数の目的関数から解の優劣を決めることを考える．まず，単一の目的関数で
あり，それを最小化する問題と仮定すると，2 個の解 xi と xj をある目的関数値で比較する
場合では，f (xi ) > f (xj ) ならば解 xi は解 xj に劣っていると考えられる．次に，目的関数
f が f (f1 , f2 , ...., fq ) のように複数の項目から成り立っている場合を考える．xi と xj を実行
可能解とし，f = (f1 , f2 , ..., fq ) をいずれも最小化すべき目的関数の組とする．以下の関係
61
第 5 章 ビヘイビアレベルでのパイプライン型 ADC の最適化設計
を満たすとき，xi は xj に支配されている，つまり xj の劣解という．
f1 (xi ) ≥ f1 (xj ) ∩ f2 (xi ) ≥ f2 (xj ) ∩ · · · ∩ fq (xi ) ≥ fq (xj )
(5.4)
(5.4) を満たさない場合は，xi は xj に支配されない，つまり xj の非劣解という．このよう
に，単一ではなく，複数の目的関数全てを比較して実行可能領域内にある非劣解の集合を求
めていく．この，非劣解の集合がパレート最適解と言われるものである．
次に Goldberg らによって提案されているパレート最適解を求めるパレートランキングに
ついて紹介する [63]．このパレートランキングでは，集団中の非劣解をランク１とし，残り
は集団のパレート面からの位置に応じてランクを割り振る．Goldberg によるパレートラン
キングではまず集団中の非劣解をランク 1 とし，続いてランク 1 の解を除いたものの中の非
劣解解をランク 2，ランク 2 の解を除いた集団からさらにランク 3 として続け，全ての解の
ランクを決定する．実際に Goldberg によるパレートランキングを行った場合の例を図 5.2
に示す．ここで，3 のランキングの付いた解 a，b について考える．解 a では，自身の目的関
数 f1 ，f2 より小さくなる解が 4 つあるのに対して，解 b では 2 つである．しかし，2 つの解
は共に同じ 3 のランクであり，解の正当な評価が行えていない．この問題を解決する方法と
して，Fonseca らによって新しいパレートランキング方式が提案されている [64]．Fonseca
らによる方法では，非劣解の数により次のランキングが決定する．実際に，図 5.2 の解集団
に Fonseca の方法でパレートランキングを付けた例を図 5.3 に示す．これにより，正当なパ
3
1
Object function f2
Object function f2
レート最適解が得られる．
a
2
3
b
2
1
5
1
a
2
3
b
2
1
1
Object function f1
図 5.2: Goldberg らのランキング法
1
Object function f1
図 5.3: Fonseca らのランキング法
62
第 5 章 ビヘイビアレベルでのパイプライン型 ADC の最適化設計
5.3.2
多目的遺伝アルゴリズム
パレート最適の概念を利用するには，解の集団がありその中から非劣解の集合を選ぶこと
が出来る手法が必要である．この実現には，SA のような単点探索手法ではなく，GA のよ
うに複数の個体によって解が探索される多点探索手法が適している．パレート最適と GA の
概念を合わせたものを Multi-Objective Genetic Algorithms(MOGA)[64] といい，本章での
最適化アルゴリズムとして採用する．
5.3.3
遺伝的アルゴリズム
GA は，優れた生物はより多くの子孫をつくり繁栄していくのに対し，劣った生物は淘汰
されていくという自然淘汰理論に端を発する探索手法である．各探索点を個体と呼び，探索
点の集団である個体集団に対して，自然淘汰，交叉，突然変異などの操作をする遺伝オペ
レータにより，探索空間中の最大値あるいは最小値を効率良く探索する手法である．
GA では，まず個体の定義が行われる．各個体には，先の SA でのコストに対応する適応
度と呼ばれる個体の評価値，染色体と呼ばれる最適化の対象となる未知変数がある．ここで，
自然淘汰，交叉，突然変異の 3 種類の遺伝オペレータについて説明する．母集団の中から，
適応度からランダム，あるいはルーレットのような確率による選択を用いて 2 つの個体を抽
出する．抽出された 2 個の個体を親として，各個体に含まれる染色体を足し合わせること
で親の性質を受け継いだ 2 個の子を生成する．この交叉の操作により生成された子個体は，
当然親の性質を受け継いだだけであり，親の持っていない因子を持つことは出来ない．つま
り，交叉を繰り返しているだけでは同じ性質を持った個体が増えていくだけであり，解空間
を幅広く探索しているとはいえない．そこで，突然変異というランダムに遺伝子を変更する
操作を行うことで，親が持っていなかった要因を子個体に持たせる．これにより，解空間を
広範囲にわたって探索することが可能になる．交叉を行うことで個体数が増加するが，母集
団数を維持するために，増加した個体の中からすぐれた解のみを選び出し，選ばれなかった
個体を削除する自然淘汰の操作が必要になる．先のパレート最適解のランキングを GA のア
ルゴリズムでの適応度とすることにより，ランキングの高い個体が残り，所望の解を得るこ
とができる．
5.3.4
アナログ回路設計への適用
アナログ回路設計の最適化問題では，制約条件を満足する優良個体はなかなか生成されな
いが，Fonseca によるパレートランキングでは，制約条件を満足している解のみが前提条件
となっている．アナログ回路最適化問題では，制約条件を必ず満足する解のみを生成するこ
63
第 5 章 ビヘイビアレベルでのパイプライン型 ADC の最適化設計
とは不可能なので，パレートランキングに制約条件を扱える操作を追加する．まず，制約条
件を満足している解のみで Fonseca のパレートランキングを行い，最大のランクを調べる．
続いて，制約条件を満足していないものには，ランキングより決定した最大ランク値よりも
一つだけ大きいランク値を割り当てる．これにより，制約条件を満足している個体のランク
を，満足していないものより必ず低く与えることが出来る．このように本研究のパレートラ
ンキングは，Fonseca ランキングに制約条件の扱いを追加したものを用いている．
パレートランキングでは，優良個体が存在していたとしても，それがそのまま適応度に反
映されるわけではないため，GA による選択により優良個体も淘汰されてしまう可能性があ
る．そこで，本研究の MOGA では淘汰処理に適応度の順に集団サイズ分の個体を次世代に
残すベストＮ選択法を用いる．これにより，優良個体を確実に次世代に残す方法を採用して
いる．
5.4
パイプライン ADC のビヘイビアモデリング
本節では，最適化設計の対象となるパイプライン ADC のビヘイビアモデルについて示す．
そのビヘイビアモデルはパイプライン ADC のステージ回路を構成するオペアンプ，スイッ
チのビヘイビアモデルである．そのビヘイビアモデルは，回路の動作原理を基にし，回路レ
ベルの仕様によりモデル内部のパラメータを決定するモデリングを行っている．
5.4.1
パイプライン ADC の回路構成
パイプライン ADC は，量子化器と遅延操作を行うブロックを 1 ステージとし，要求され
るビット精度と同じ数のステージが直列に配置されている．そして，アナログデータの入力
電圧を前段から参照電圧 Vref と比較を行い上位のビットから決定し，入力電圧と Vref の残
差を次段に送る．その残差信号は，２倍に拡大され，出力したディジタル信号が 1 なら-Vref ，
0 なら+Vref が加えられる．しかし，ADC が高精度になるにつれ，オペアンプのオフセット
電圧，比較器の精度が要求される．[65] によるパイプライン ADC では，各ステージが 1-bit
の 2 値ではなく 00，01，10 の 1.5-bit の 3 値を出力する．そして，後段のステージとの結果
とディジタルデータの演算により，出力を決定する．この結果，1 つのステージにおいて要
求されるオフセットが緩和されることになる．
1.5-bit の出力を持つ機能回路は図 5.4 に示すスイッチトキャパシタ回路によって実現され
る．このスイッチトキャパシタ回路では，スイッチ φ1 が ON の状態において，入力信号をサ
ンプリングする．また，その入力信号が± Vref /4 の信号によって比較され，その ± Vref /4
によって分けられた領域で 00，01，10 が決定する．φ2 の状態で, 参照電圧との比較の結果
64
第 5 章 ビヘイビアレベルでのパイプライン型 ADC の最適化設計
が 00 なら+Vref ，01 なら 0，01 なら-Vref がマルチプレクサから出力され，φ1 の状態で C1
と C2 によって充電された電荷と演算を行う．オペアンプの仮想接地点において φ1 での電荷
を Q1 ，φ2 での電荷を Q2 とすると以下の式が得られる．
Q1 = (C1 + C2 )Vin .
Q2 = C2 Vout + Cin (± Vref ) or
(5.5)
C2 Vout .
(5.6)
また，この節点では，電荷の移動が起こらないことより電荷保存の法則成り立つ．C1 = C2
とすることにより入出力関係は次式 (5.7) となる．また，入出力特性を図 5.5 に示す．
ON
φ1
φ2
φ2
OFF
ON
OFF
φ1
C1
φ1
C2
φ1
Vin
Vout
+Vref /4
comp.
-Vref /4
comp.
φ2
φ1
MUX
+Vref 0 -Vref
図 5.4: 1.5-bit のステージ回路構成
Vout
Vin
Gain = 2
-Vin/4
00
+Vin/4
01
10
図 5.5: 1.5-bit ステージの入出力特性
65
第 5 章 ビヘイビアレベルでのパイプライン型 ADC の最適化設計
Vout = 2Vin ± Vref
or
2Vin .
(5.7)
ここでは， 図 5.4 の回路は説明を簡単化するためシングルエンド構成となっているが，実
際には全差動構成を用いることを仮定し，全差動オペアンプ，MOS スイッチ，キャパシタ
のモデル化を行う．
5.4.2
1.5 bit ／ステージの構成回路のビヘイビアモデル
図 5.6 にオペアンプのモデルを示す．オペアンプのビヘイビアモデルは 1 段増幅とし，ゲ
インはトランスコンダクタンス gm と出力抵抗 Rop と Ron により決定する．Cin は入力段の
寄生容量，Rin は入力抵抗である．また，支配極は出力抵抗 Rop ，Ron と寄生容量 Cpp ，Cpn
もしくは負荷容量 Cload により決定する．図 5.7 に，このモデルに対応する Verilog-A の動
作記述を示す．本節の最適化でオペアンプの仕様として指定されるパラメータは，直流利得
gain，ユニティゲイン周波数 ugf ，スルーレート sr である．従って，オペアンプの特性を
決定するその他のパラメータ gm，Rop ，Ron などは，動作記述内の計算によって決定する
必要がある．図 5.7 での gm は，ugf と cp により与えれる．
gm = 2π × ugf × cpp.
(5.8)
また，(5.8) により計算された gm と gain により出力抵抗も決定する．
rop = gain/gm,
(5.9)
ron = gain/gm.
(5.10)
この gm と入力電圧の差 Vin が出力電流を与え，出力端 out に接続されている抵抗 Rop ，Ron
vinp
voutp
Rin
Cin
gmvid
R op
Cpp
vid
vinn
vcom
gmvid
R on
Cpn
input stage
voutn
output stage
図 5.6: オペアンプのモデル
66
第 5 章 ビヘイビアレベルでのパイプライン型 ADC の最適化設計
// Prameter definition
gain = 10000,
ugf = 100e6,
sr = 10e6,
// DC Gain
// Unity gain frequency
// Slew rate
// Prameter calucuation
imax = cpp*sr;
gm = `M_TWO_PI * ugf * ( cpp );
rop = gain/gm;
ron = gain/gm;
// Input-stage
vid = V(vinp, vinn) + in_os;
I(vinp, vinn) <+ vid/rin;
I(vinp,vinn) <+ cin*ddt(V(vinp,vinn));
// GM-stage
I(vcom, voutp) <+ imax*tanh(gm*vid/imax);
I(vcom, voutn) <+ -imax*tanh(gm*vid/imax);
// Dominant pole
I(voutp, vcom) <+ cpp*ddt(V(voutp, vcom));
I(voutp, vcom) <+ V(voutp, vcom/rop;
I(voutn, vcom) <+ cpn*ddt(V(voutn, vcom));
I(voutn, vcom) <+ V(voutn, vcom)/ron;
図 5.7: オペアンプの動作記述
により電圧が出力される．そして，出力電流は出力端に接続される負荷容量を駆動させ，オ
ペアンプのセトリングのふるまいが決定する．
また，オペアンプの負荷容量は，1.5-bit のステージ回路において，スイッチトキャパシタ
ゲインアンプのキャパシタと比較器の演算用キャパシタに相当し，ADC の要求性能により
そのキャパシタの値は変更されることがある．そのため，図 5.7 の記述によるオペアンプの
モデルでは，伝達関数ではなく出力の節点情報の記述によって周波数特性を決定している．
負荷容量を変更したときのシミュレーション結果を図 5.8 に示す．図 5.8 により，負荷容量
Cp の値が 1pF から 10pF のときに，支配極がそれぞれ 1kHz，10kHz となっているのが確認
できる．
スイッチトキャパシタに用いられるスイッチには CMOS スイッチが一般的に使用される．
CMOS スイッチでは p-MOSFET，n-MOSFET が相補的にスイッチ動作する．p-MOSFET，
n-MOSFET のオン抵抗をそれぞれ Ron,n ，Ron,p とすると，CMOS スイッチでのオン抵抗
67
第 5 章 ビヘイビアレベルでのパイプライン型 ADC の最適化設計
Gain [dB]
80
CL = 1pF
CL = 10pF
40
0
-40
103
1
106
109
Ferequency [Hz]
図 5.8: オペアンプのビヘイビアモデルの周波数特性
Closed
Vin
RON
Vout
In
Open
Vin
ROFF
Vout
図 5.9: MOS スイッチのビヘイビアモデル
値は次式となる．
Ron = Ron,n //Ron,p
(5.11)
また，このオン抵抗は雑音をもたらし，その雑音がサンプリング回路の容量に充電され ADC
の精度を劣化させる．この雑音は独立した電圧源，もしくは電流源で表せることができるた
め，図 5.9 のようにオン抵抗と並列に接続された電流源として表せることができる．図 5.9
のモデルを Verilog-A によってモデル化した記述を図 5.10 に示す．記述では，@cross によ
りスイッチのオンオフを決定する．そして，n-MOSFET，p-MOSFET がそれぞれのオン抵
抗に応じた電流を出力し，出力端で熱雑音 i noise と加算する記述となっている．
Verilog-A では，2 章で示したように抵抗，キャパシタなどの素子もモデル化が可能であ
り，非理想特性を加えることが簡単にできる．キャパシタのばらつきの絶対誤差をパラメー
タ化し，元のキャパシタンス値から変動させている．ばらつきの変動値を dev ，設計するキャ
パシタンス値を C0 とすると，C0 (1 + dev) がシミュレーションで用いられる値となる．
68
第 5 章 ビヘイビアレベルでのパイプライン型 ADC の最適化設計
// Switching situation
@(cross (V(ck)-vth_n, 0)) begin
if (V(ck) > vth_n)
state_n = `CLOSED ;
else
state_n = `OPEN ;
end
if ( state_n == `CLOSED )
i_n = V(out, in) / Ron_n;
else
i_n = V(out, in) / Roff;
// Thermal noise
i_noise = sqrt( 4 * k * $temperature / Ron);
// Output Current
I(out, in) <+ i_n + i_p + i_noise;
図 5.10: MOS スイッチの動作記述
5.5
仕様抽出による最適化設計
本節では，前節でのビヘイビアモデルを用いて，パイプライン ADC の要求性能を満たす
ために必要なオペアンプの仕様を決定する．パイプライン ADC の目標とする性能は，分解能
10-bit，サンプリング周波数 20MHz とし，電源電圧は 3.3 V，入力電圧範囲は 0.65-2.65 V で
ある．その性能を満たすようにオペアンプの直流利得，ユニティゲイン周波数，スルーレー
トを決定する．パイプライン ADC 全体の構成は，図 5.11 のように全 8 ステージとし，最終
段のステージは，2-bit のディジタルコードを出力している．ビヘイビアモデルは，Verilog-A
を CADENCE 社 Spectre 上でシミュレーションを実行している．
また，最適化を行うアルゴリズムには，SA と MOGA の二つを適用した結果を示し，比
較検討を行う．
5.5.1
1.5 bit ／ステージのビヘイビアシミュレーション
前節に示したビヘイビアモデルを用いて 1.5-bit ステージ回路でのシミュレーション結果
を示す．図 5.12 にフルスケールの差動入力 2V の電圧を与えたときの 1 ステージでの過渡
特性を示す． このときにビヘイビアモデルのパラメータとして設定したユニティゲイン周
69
第 5 章 ビヘイビアレベルでのパイプライン型 ADC の最適化設計
Analog In Stage 1
Stage 2
1.5 bit
Stage 8
1.5 bit
Digital Correction
Stage 9
1.5 bit
2 bit
Digital Out
図 5.11: パイプライン ADC 構成
1.5
Voltage [V]
1.0
0.5
0.0
Vin
-0.5
100MHz
-1.0
300MHz
500MHz
-1.5
0
50
100
150
200
250
Time [ns]
図 5.12: 各ユニティゲイン周波数に対するステージ回路の過渡特性
波数は，それぞれ 100MHz，200MHz，500MHz である．また，直流利得は 80dB，スルー
レートは 10 V/µs である．図 5.12 の出力波形からもわかるように 100MHZ，300MHz の周
波数では速度が追いついていないのが確認できる．一方，ユニティゲイン周波数を 500MHz
に固定し，ゲインを 40dB，50dB，60dB と変えたときの過渡特性を図 5.13 に示す．ゲイン
が低い場合オペアンプの仮想接地が非理想的になり，常にオフセットの誤差を生じている．
また，これらのシミュレーションに要する時間は，パイプライン ADC として 9 ステージを
構成しても約 10s 程度であり，オペアンプのそれぞれの仕様に対する検証を素早く行うこと
が可能である．
本章の仕様抽出では，図 5.12，図 5.13 の過渡特性での理想出力との誤差を制約条件とし
ている．そして，その誤差から各仕様に対する評価値を計算し，要求性能に対する仕様を決
定する．各ステージでの許容できる誤差を表 5.1 に示す． 表 5.1 は，前段のステージでの出
力が 2 倍され後段への分解能を緩和するパイプライン ADC の特性から与えられている．1
70
第 5 章 ビヘイビアレベルでのパイプライン型 ADC の最適化設計
1.5
Voltage [V]
1.0
0.5
0.0
Vin
-0.5
40 dB
-1.0
50 dB
-1.5
60 dB
0
50
100
150
200
250
Time [ns]
図 5.13: 直流利得に対するステージ回路の過渡特性
ステージ
1-3
4-5
6-8
許容誤差 [LSB]
0.5
2
16
表 5.1: 各ステージの許容誤差
仕様
最小値
最大値
直流利得 [dB]
40
10M
10
100
1G
500
ユニティゲイン周波数 [MHz]
スルーレート [V/µs]
表 5.2: 最適化での仕様の設定値
ステージ目での許容誤差は 0.5LSB であるが，その後段のステージは許容誤差は 2 倍されて
いく．そして，表 5.1 の誤差範囲内の仕様であるなら，パイプライン ADC の分解能は 10-bit
の精度を持つことができる．
5.5.2
仕様抽出結果
SA と MOGA を用いた仕様抽出による最適化設計の結果を示す．ここで，1-2，3-5，6-8
の各ステージには同一の仕様のオペアンプを使用しているものとし，3 つのオペアンプの直
流利得，ユニティゲイン周波数，スルーレートの仕様の最適化を行っている．各仕様の最大
値，最小値は表 5.2 の範囲で設定している．
また，MOGA ではパレート最適解として複数の仕様が与えられる．ここでは，スルーレー
トが小さいと消費電力が小さくなると仮定し，スルーレートが最小となる仕様を採択して
71
第 5 章 ビヘイビアレベルでのパイプライン型 ADC の最適化設計
いる．
図 5.14 に SA，MOGA の最適化アルゴリズムによって決定したオペアンプの仕様を示す．
両方のアルゴリズムでは，仕様の大きな差異が見られないが，全ての仕様において小さな値
が得られている結果となった．また，これらの仕様による微分非線形性 (DNL) と積分非線形
性 (INL) を図 5.15-図 5.18 に示す．図 5.15-図 5.18 より，SA，GA の最適化により，0.5-LSB
の誤差範囲内に収まっており 10-bit の精度が確認できる．また，仕様抽出に要する実行時間
は SA では 41833 秒，MOGA では 43869 秒であり計算時間にも大きな差はなかった．
250
80
78.5
Gain [dB]
70
Unity Gain Frequecny [MHz]
SA
MOGA
59.5
60
54.8
50
46.4
40
40
1
2
3
4 5
Stage
6
7
8
(a) 直流利得
SA
MOGA
221
200
187
177
154
150
100
70
1
2
3
4 5
Stage
70
6
7
8
(b) ユニティゲイン周波数
120
Slew Rate [V/us]
111.2
SA
MOGA
100
80
60.0
58.1
60
54.1
56.2
46.4
40
1
2
3
4 5
Stage
6
7
8
(c) スルーレート
図 5.14: 各最適化手法の仕様抽出の結果
72
第 5 章 ビヘイビアレベルでのパイプライン型 ADC の最適化設計
0.50
LSB
0.25
0.00
-0.25
-0.50
0
200
400
600
Digital Code
800
1000
図 5.15: SA の仕様抽出による DNL
0.50
LSB
0.25
0.00
-0.25
-0.50
0
200
400
600
Digital Code
800
1000
図 5.16: SA の仕様抽出による INL
0.50
LSB
0.25
0.00
-0.25
-0.50
0
200
400
600
Digital Code
800
1000
図 5.17: GA の仕様抽出による DNL
0.50
LSB
0.25
0.00
-0.25
-0.50
0
200
400
600
Digital Code
800
1000
図 5.18: GA の仕様抽出による INL
73
第 5 章 ビヘイビアレベルでのパイプライン型 ADC の最適化設計
5.6
回路レベルでの検証
本節では，MOGA による仕様抽出の結果を基に回路レベルでの設計を示す．それにより，
本論文でのビヘイビアモデルを使用したアナログ回路の最適化手法の妥当性を示す．回路
レベルでの検証では，前節のビヘイビアモデルの全差動オペアンプを MOSFET による回路
レベルへ置き換え，パイプライン ADC の非線形についてシミュレーション結果を示す．使
用する環境は CADENCE 社 Spectre とし，Verilog-A のビヘイビアモデルと回路レベルの
シミュレーションを実行する．また，MOSFET のモデルには，0.35 µm CMOS プロセス
BISM3v3 モデルを使用する．
5.6.1
フォールデッドカスコード型オペアンプ
パイプライン ADC に限らず高速動作が求められるスイッチトキャパシタ回路には，容量負
荷の接続により安定性が増す高速な 1 段増幅のオペアンプが使用される．そして，1 段で 2 段
増幅器と同等の増幅率を実現するためには，オペアンプの出力段にはカスコード構成を用い
られる．しかし，縦続接続となるカスコード構成には，出力電圧範囲を制限することになる．
そこで，近年では一般的に図 5.19 に示すフォールデッド（折り返し）カスコード型のオペアン
プが使用されている．図 5.19 での回路では p-MOSFET の M1 ，M2 が入力の差動対を構成し，
M10 ，M11 のドレイン端で信号が折り返されている．従って，M3 − M1 − M4 − M6 − M8 (も
M8
M12
M3
Iout
M6
Vbias1
Ibias
VinM1
M9
Iout
M7
Vout-
Vin+
M2
M4
Vout+
M5
Vbias2
CMFB
All of the MOS FET bulks
are connected to VDD or GND
M10
M11
図 5.19: フォールデッドカスコード型全差動オペアンプ
74
第 5 章 ビヘイビアレベルでのパイプライン型 ADC の最適化設計
しくは M3 − M2 − M5 − M7 − M9 ) の経路のように 5 つの MOSFET を縦積みした構成と同
等の直流利得が得られる．M4 ，M6 ，M8 ，M10 の経路において出力端に見える抵抗値 Rop
は以下の式で与えられる．
Rop = gm4 r4 r10 //gm6 r8 r8 .
(5.12)
ここで，各 gmi はトランスコンダクタンス，ri はドレイン抵抗，添え字 i は MOSFET の番
号に対応する．従って，図 5.19 のオペアンプの直流利得 AV は並列抵抗 Rop と差動対のト
ランスコンダクタンス gm1 により以下の式で与えられる．
AV = gm1 · Rop .
(5.13)
また，カスコードによる抵抗は，出力端において負荷容量と増幅器の支配極 ω1 を決定する．
そして，1 段の増幅器であるので ω1 と直流利得からユニティゲイン周波数 ωugf が決定する
ωugf = A · ω1 =
gm1
.
CL
(5.14)
一方，このフォールデッドカスコードでの大信号特性であるスルーレートとは，出力電流
Iout と負荷容量 CL により決定する．また，この Iout は各カスコード段を流れる電流である
ので，Iout を基にして gmi ，ri は与えられる．
s
gmi =
2KP
Wi
1
Iout ri =
Li
λi Iout
(5.15)
従って，式 (5.14) も以下の式で書き換えられることができる．
q
ωugf =
1
2KP W
L1 Iout
CL
(5.16)
ここで KP は MOSFET のトランスコンダクタンスパラメータ，W/L はアスペクト比，λ は
チャネル長変調指数である．(5.16) からわかるように直流利得，ユニティゲイン周波数，ス
ルーレートはそれぞれ相関を持ち，この回路形式では独立に仕様を決定するのが困難である．
図 5.20 は，ある MOSFET のサイズとしたフォールデッドカスコード型オペアンプにおい
て Ibias により出力電流 Iout を変化させたときのユニティゲイン周波数とスルーレートの値
をシミュレーションした結果である．製造プロセスもしくは回路構成自体を変えない限り，
図 5.20 によりプロットされたラインより大きく外れた仕様を決めるのは困難である．本節
では，図 5.20 のラインを基に前節の最適化によって決定した解を照らしあわすことによっ
て回路レベルでの仕様値を決定することを示す．
75
第 5 章 ビヘイビアレベルでのパイプライン型 ADC の最適化設計
Unity Gain Frequency
500
400
300
200
100
0
0
50
100
150
200
250
Slew Rate [V/us]
図 5.20: 出力電流に対する設計仕様
5.6.2
仕様抽出からの回路レベルの仕様決定
MOGA によって得られた複数解の分布から，図 5.20 のオペアンプの特性のラインに近い
解を選択する．図 5.21 に 1-3 段，4-5 段，6-8 段での解の分布を示す．図 5.21 において，オ
ペアンプの特性によって引かれたプロットとほぼ交差する解を選んだ結果と回路レベルにお
いて設計した値を表 5.3 に示す．また，1-2 段では直流利得 78.5dB を満たすために，ゲイン
ブースト回路を使用している [39][66]．
前節までに使用した Verilog-A によるビヘイビアモデルのオペアンプを回路レベルに置き
換えたときの非線形性を図 3.22 に示す．図 3.22 の結果より，最大誤差-0.608071 LSB と所
望の性能を満たすことができなかった．原因としては，オペアンプの寄生容量の不一致によ
り，セトリング特性がビヘイビアモデルと異なることが原因と考えられる．
直流利得 [dB]
ユニティゲイン周波数 [MHz]
スルーレート [ V/ µs]
Stage 1-3
Stage 4-5
Stage 6-8
78.5 (79.1)
187 (195)
58.1 (62.0)
61.4 (61.9)
162 (211)
64.6 (66.7)
46.4 (48.9)
154 (161)
46.4 (47.5)
() 内は回路レベルでの設計値
表 5.3: 選択した MOGA の設計仕様値
76
Unity Gain Frequency [MHz]
第 5 章 ビヘイビアレベルでのパイプライン型 ADC の最適化設計
500
400
300
200
100
0
0
50
100
Slew Rate [V/us]
150
Unity Gain Frequency [MHz]
(a)1-2 段での MOGA による複数解
500
400
300
200
100
0
0
50
100
150
Slew Rate [V/us]
Unity Gain Frequency [MHz]
(b)3-5 段での MOGA による複数解
500
400
300
200
100
0
0
50
100
150
Slew Rate [V/us]
(c)6-8 段での MOGA による複数解
図 5.21: オペアンプの特性と仕様抽出された解の分布
77
第 5 章 ビヘイビアレベルでのパイプライン型 ADC の最適化設計
0.50
LSB
0.25
0.00
-0.25
-0.50
0
200
400
600
800
1000
800
1000
Digital Code
(a)DNL
0.60
LSB
0.30
0.00
-0.30
-0.60
0
200
400
600
Digital Code
(b)INL
図 5.22: ADC の非線形特性評価
5.7
まとめ
本章では，Verilog-A を用いて下位レベルに要求する設計仕様の最適化を行った．パイプ
ライン型 ADC を例題とし，その構成回路であるオペアンプの設計仕様の最適化を行った．
今回の対象となるパイプライン ADC を構成するオペアンプ，MOS スイッチ，キャパシタ
を，Verilog-A の動作記述によりモデリングを行い，その妥当性をシミュレーションにより
確認した．また，オペアンプのビヘイビアモデルには，最適化が行われる仕様のみによって
特性が決定するモデリングを行っている．
最適化における解の探索には，近似解法の SA と MOGA の 2 つの手法を用いて行い，そ
の結果を比較検証した．それぞれの最適化手法によって決定した設計仕様によるパイプライ
ン ADC 全体でのシミュレーションを行い，非線形誤差の結果を示し所望の性能に満たして
いるのを確認した．また，SA による最適化では，アルゴリズム内の温度などのパラメータ
によっては最適な解を得られず，解の探索を行うために幾度かの試行を繰り返す必要がある．
それに対し MOGA ではパレート最適解により複数の仕様が得られるため，確実に回路レベ
ルで設計できる仕様を見つけることができる．この点を考慮すると MOGA による最適化の
ほうが優位であると考えられる．
ステージ回路のオペアンプをトランジスタレベルへ置き換え，MOGA による解の妥当性
78
第 5 章 ビヘイビアレベルでのパイプライン型 ADC の最適化設計
を検証した．DNL，INL の評価より，ビヘイビアモデルでの評価よりも性能が劣化した結
果となった．これは，ビヘイビアモデルにおいてオペアンプの寄生容量を固定としていたの
が原因と考えられる．当然ながらトランジスタレベルでの回路では，各仕様に対して違うサ
イズとなり，セトリングによる誤差の値も違っている．それにより，各ステージ回路での誤
差の値が異なり，INL において制約内の性能を満たせなかったと考えられる．しかし，ビヘ
イビアモデルによる ADC とオペアンプをトランジスタレベルに置き換えた ADC では，誤
差の伝播の傾向が似ていることから，MOGA により与えられた仕様をわずかに過剰にする
ことにより INL を目的の範囲に満たすことが可能であると考えられる．従って，オペアン
プの仕様決定への指標にはなっていると考えられる．
本手法の確立により，下位レベル自動化設計に必要となる設計仕様が決定でき，上位のビ
ヘイビアレベルからレイアウトレベルまでのトップダウンの設計自動化が行われると考えら
れる．
79
第 6 章 結論
本論文では，高効率なアナログ／ディジタル混載ミックスドシグナル回路設計を目的とした，
アナログ HDL による設計手法を示した．アナログ回路の上位レベル検証ツールであるアナ
ログ HDL は，その柔軟な記述を施すことでアナログ回路特有の非理想性を再現できる．そ
こで本論文ではアナログ回路の非理想性を含むビヘイビアモデルを作成し，実際的な上位レ
ベルのシミュレーションを示す．また，設計効率の向上としてアナログ回路自動設計に着目
し，アナログ HDL と最適化手法を組み合わせたアナログ回路の設計仕様決定法を示した．
現在のミックスドシグナル回路設計のようにアナログ回路とディジタル回路がシステムレ
ベルからレイアウトレベルまでは別々に行われる設計手法では，機能的なもしくはタイミン
グエラーなどにより要求される性能，品質を決められている期限内に実現するのは難しい．
また，製造プロセスに対応して，さらに高品質，高性能なミックスドシグナル回路を短期間
で設計するためには，ディジタル回路とアナログ回路の上位検証が必要不可欠である．そし
て，アナログ回路の上位レベルのシミュレーションに妥当性を持たすためには，そのビヘイ
ビアモデリング手法にアナログ回路の非理想特性を含ませることが必要である．
2 章では，本研究でのビヘイビアモデルを使用する環境となる Verilog-A について述べた．
Verilog-A の記述構成，方法を抵抗，キャパシタなどの簡単な素子により例を示し，アナロ
グ回路のビヘイビアモデルが容易に検証できることを示した．また，ローパスフィルタの例
題により，異なる記述によってシミュレーションに要する時間が変わることを示した．実行
時間の比較により，Verilog-A での記述では素子の情報を記述するよりも，上位レベルの仕
様，特性を記述するほうが優位であることを確認した．さらに，Verilog-A のビヘイビアモ
デルを用いた 1 次 ∆Σ 変調器の設計を題材にし，MATLAB/Simulink と同等のビヘイビア
モデルを構築が可能であることを示した．回路レベルとの検証において，回路レベルと同等
の精度を保ちつつ，解析時間が大幅に短縮できることを示した．以上より，Verilog-A によ
るモデリングとシミュレーションは，動作記述の柔軟性，回路レベルへの設計に対する親和
性，解析時間においてアナログ回路設計において非常に有効であると考えられる．
3 章では，アナログ要素回路での非線形消去方法とそのモデリングについて述べた．MOSFET の線形，飽和の 2 つの動作領域での非線形項の消去方法を示し，飽和領域の非線形消
去を実現する回路構成の OTA とフローティングレジスタを示した．フローティングレジス
80
第6章
結論
タの HSPICE によるシミュレーション結果により，直流電圧特性，周波数特性による動作
の確認，非線形項の消去が実現できていること示した．また，飽和領域での非線形消去方法
における歪解析を行い，THD のシミュレーションによる検証を行った． アナログ要素回
路のモデリング方法として，THD 解析からによるモデル，動作原理に基づくモデルを示し，
スペクトル解析による高調波の比較を行った．両モデルの比較から，動作原理に基づくモデ
リングでは，電流の加減算にデバイス製造時のミスマッチ，MOSFET の 2 次的な効果を含
ませることによりアナログ要素回路の非理想性を実現している．従って，事前に THD 解析
を行う必要が無く，トップダウン設計に対して有効なモデリング方法であると考えられる．
4 章では，アナログ回路の非理想性を含む PLL のビヘイビアモデリングの手法について述
べた．また，アナログ回路の非理想性として，PLL のクロックジッタの主要因となるチャー
ジポンプ型 PLL の電源電圧の変動を取り上げビヘイビアモデルに導入した．本手法で示し
た，電源電圧を含んだ回路の動作に基づくビヘイビアモデルは，MOSFET のデバイスパラ
メータ，サイズにより回路の仕様，特性が決定する．そのため，従来のシミュレーション結
果や実測結果を必要とするモデルと異なり，ミックスドシグナル回路のトップダウン設計に
対して有効である．また，VCO のビヘイビアモデルの出力をより実際的な波形とするため，
4 章では階層型ニューラルネットワークの関数近似からビヘイビアモデルを作成した．この
モデリング手法では，回路レベルのシミュレーションの出力波形を一度学習することによ
り，ビヘイビアモデルは VCO の非線形な出力電圧を得ることができる．そして，ニューラ
ルネットワークの学習による近似関数は，前進計算のみによって回路レベルのようなスペク
トルを持つ出力波形が得られた．そして，このモデリング手法により VCO ゲインの電源電
圧の変化による周波数の変動分を再現できるだけでなく，回路レベルと同等のスペクトルを
持つ出力信号を得ることができる．
ビヘイビアモデルの検証として，本章では回路レベルで設計された HSPICE のシミュレー
ション結果との比較を行った．チャージポンプ，VCO の比較シミュレーションの結果より，
HSPICE での電源電圧変動の特性をビヘイビアモデルで表現できているのを確認した．ま
た，ビヘイビアモデルのみによるチャージポンプ型 PLL 全体のシミュレーションを行い，
HSPICE による結果との比較検証を行った．ジッタ解析において，HSPICE でも生じたジッ
タの持つ周波数特性の再現ができていることが確認できた，以上より，本章でのモデリング
手法は，アナログ回路の上位レベルでも妥当なシミュレーションを行うことが可能であり，
アナログ／ディジタル混載のミックスドシグナル回路のトップダウン設計に対して非常に有
効であると考えられる．今後の課題としては，実際の近い PLL と比較するため，位相雑音
による特性評価が必要であると考えられる．
5 章では，Verilog-A を用いて下位レベルに要求する設計仕様の最適化を行った．パイプ
81
第6章
結論
ライン型 ADC を例題とし，その構成回路であるオペアンプの設計仕様の最適化を示した．
今回の対象となるパイプライン ADC を構成するオペアンプ，MOS スイッチ，キャパシタ
を，Verilog-A の動作記述によりモデリングが行い，その妥当性をシミュレーションにより
確認した．オペアンプのビヘイビアモデリングでは，オペアンプの持つ出力抵抗，トランス
コンダクタスなどが，最適化を行う設計仕様のみで与えられる構成になっており，設計仕様
を決定することで実際な特性を持つオペアンプのビヘイビアモデルを使用している．
また，最適化における解の探索には，近似解法の SA と MOGA の 2 つの手法を用いて行
い，その結果を比較検証した．仕様抽出の最適化では，ADC の性能を，オペアンプの設計
仕様が満足しているかの評価によって行われる．ここでは，その評価をすばやく実行するた
め Verilog-A にビヘイビアモデルのシミュレーションを実行している．また，同時に設計仕
様が，回路レベルで具現化できるかどうかのとしての評価が与えられる．この 2 つの評価に
よって，ADC の性能を満たしつつ，回路レベルへ最適な設計仕様が決定されている．
それぞれの最適化手法によって決定した設計仕様によるパイプライン ADC 全体でのシ
ミュレーションを行い，非線形誤差の結果を示し所望の性能に満たしているのを確認した．
また，SA による最適化では，アルゴリズム内の温度などのパラメータによっては最適な解
を得られず，解の探索を行うために幾度かの試行を繰り返す必要がある．一方，MOGA で
はパレート最適解により複数の仕様が得られるため，確実に回路レベルで設計できる仕様を
見つけることができる．この点を考慮すると MOGA による最適化のほうが優位であると考
えられる．また．ステージ回路のオペアンプをトランジスタレベルへ置き換え，MOGA に
よる解の妥当性を検証した．検証結果より，回路レベルでは所望の性能を満たすことができ
なかったが，本手法によって与えられた仕様を基にすることにより，簡単に所望の性能を満
たすことが可能であると考えられる．
本論文での手法の確立により，下位レベル自動化設計に必要となる設計仕様が決定でき，
上位のビヘイビアレベルからレイアウトレベルまでのトップダウンの設計自動化が行われる
と考えられる．今後の課題としては，本最適化手法での非理想性は，オペアンプの有限利得，
ユニティゲイン周波数，スルーレートのみについてであり，実際にはキャパシタのミスマッ
チ，MOS スイッチからのチャージインジェクション，サンプリング雑音，など他の非理想
特性については考慮していない．これら非理想性を含めたビヘイビアモデルの作成によって
最適化された仕様を用いた回路レベルでの比較検討が必要であると考えられる．
本論文でのアナログ HDL に基づく回路設計は，現在よりも高性能かつ複雑になるであろ
うミックスドシグナル回路の設計において，アナログ回路とディジタル回路の実際的な上位
レベルの検証，アナログ回路の自動化設計による設計時間の短縮により，重要な位置を占め
ると考えられる．ただし，ビヘイビアモデリングに関して一意的な手法が未だ確立しておら
82
第6章
結論
ず，現在の設計過程に取って代わることはできない．これは，現状でのモデリング手法では，
その抽象度が設計者に委ねられている点が大きく，設計者の知識以上の非理想性を実現でき
ないという問題が残っている．しかし，回路構成に依存しないモデリング手法の確立，もし
くはビヘイビアモデルのソフト IP 化によるライブラリを整備することにより，この上位レ
ベルを中心とした設計はより活性化すると考えられる．それは単に現状の回路トポロジー
の再設計だけでなく，上位レベルの設計に携われる時間が増えることを意味し，新規アーク
ティクチャの開発においても大きく貢献できると考えられる．
83
第6章
結論
謝辞
本研究を進めるにあたって，終始，御勉励いただいた浅井秀樹教授に心より御礼申し上げ
ます．また，本論文の審査をしてくださいました渡辺健蔵教授，川人 二教授，杉浦敏文教
授に深く感謝いたします．
私の研究の基礎を築いて下さり，また本研究において，有益なる御討論及び御助言をして
いただいた小川覚美博士 (本学電子工学研究所助手），米山輝博士 (NEC エレクトロニクス
株式会社) に深謝いたします．
これまでの研究において浅井研究室の皆様には活発な討論を通じて大変お世話になりまし
た．特に，Shashidhar TANTRY 博士 (SANYO LSI TECHNOLOGIES INDIA LTD)，鈴
木勉氏 (本学博士課程），久保田英正氏 (本学博士課程），平工泰之氏 (NEC エレクトロニク
ス株式会社)，大島賢史氏 (本学修士課程），松原新 (元本学修士課程），富田親弘氏 (本学修
士課程)，森田佳宏氏 (本学修士課程) との活発な討議は本研究においてとって大変有意義な
ものでありました．皆様に感謝の意を表します．
私の学生生活を有意義なものとしてくれた掛け替えのない友人たちに心から御礼を申し上
げます．
最後に，とりわけ今日まで私を支えていただいた両親をはじめ家族の皆に，深く感謝いた
します．
84
参考文献
[1] ”Systems-on-a-chip,” in IEEE Int. Solid-State Circuits Conf. (ISSCC), 1996.
[2] SIMULINK and MATLAB Users Guides, The Math Works, Inc., Natick, MA, 1997.
[3] HSPICE User’s Manual, Synopsys inc., 2003.
[4] L. Nagel, ”SPICE2: A computer program to simulate semiconductor circuits,” Electronics Reserch Lab., Univ. Calif., Berkeley, Memo UCB/ERL M520, May 1975.
[5] L. Nagle and R. Rohrer, ”Computer analysis of nonlinear circuits, excluding randiation (CANCER),” IEEE J. Solid-State Circuits, vol.SC-6, pp.166-182, Aug. 1971.
[6] J. S. Duster, M. C. Jeng, and C. Hu, User’s Guide for the BSIM2 Parameter Extraction Program and the SPICE3w wtih BSIM Implementation. Industrial Liaison
Program, Software Distribution Office, Univ. Calif., Berkeley, May 1990.
[7] H. A. Mantooth and M. Fiegenbaum, Modeling with an analog hardware description
language, Kluwer Academic, 1995.
[8] IEEE Standard VHDL 1076.1 Language Reference Manual- Analog and Mixed-Signal
Extensions to VHDL 1076: IEEE 1076.1 Working Group, Dec. 2004.
[9] Verilog-A:Language Reference Manual: Analog Extensions to Verilog HDL: Version
1.0, Open Verilog International, Aug. 1996.
[10] OVI, ”Verilog-AMS language reference manual (LRM), Version 2.2, Nov. 2004.
[11] K. Suzuki, M. Takeda, A. Kamo, and H. Asai, ”A novel application of Verilog-A to
Modeling and Simulation of High-Speed Interconnects in Time/Frequency TransformDomain”, IEICE Trans. Fundamentals, vol.E85-A, no.2. Feb. 2002.
[12] G. K. Fedder, ”Issues in MEMS macromodeling,” Proc. IEEE Int. Bhavioral Modeling
and Simulation (BMAS), pp.64-69, Oct. 2003.
85
第6章
結論
[13] M. Innocnet et al.“ An Analytic Volterra-Series-Based Model for a MEMES Variable
Capacitor,”IEEE Trans. on Comput. Aided Design, vol.22, no.2, pp.124-131, Feb.
2003.
[14] P. Malcovati, S. Brigati, F. Francesconi, F. Maloberti, P. Cusinato, and A. Baschirotto, ”Behavioral modeling of switched-capacitor sigma-delta modulators,” IEEE
Trans. on Circuits and Systems. I, vol.50, no.3, Mar. 2003.
[15] R. Sobot, S. Stapleton, M. Syrzycki, ”Behavioral modeling of continuous time ∆Σ
modulators,” BMAS2003
[16] M. Vogels, B. De Smedt, and G. Gielen, ”Modeling and simulation of a sigma-delta
digital to analog converter using VHDL-AMS”, BMAS2000
[17] M. Hasan, H. P. Shen, D. R. Allee, and M Pennell, ”A Behavioral model of a 1.8-V
flash A/D converter based on device parameters,” IEEE Trans. on Comput. Aided
Design, vol.19, vo.1, Jan. 2000.
[18] N. Godambe and C.-J. Shi, ”Behavioral level noise modeling and jitter simulation
phase-locked loops with faults using VHDL-AMS,” J. Electronic Testing: Testing:
Theory and Applications, vol.9, no.3, Aug. 1998.
[19] G. Manganarom, S. U. Kwak, S. Cho, and A. Pulincherry, ”A behavioral modeling
approach to the design of a low jitter clock source,” IEEE Trans. on Circuits and
Systems. II, vol.50, no.11, Nov. 2003.
[20] A. Demir, E. Liu, L. Sangiovanni-Vincentelli, and I. Vassiliou, “ Behavioral simulation techniques for phase/elay-locked systems,” Proceedings of the IEEE Custom
Integrated Circuits Conference, pp.453-456, May 1994.
[21] M. Cassia, P. Shah, and E. Bruun, ”Analytical model and behavioral simulation
approach for a ∆Σ fractional-N synthesizer employing a sample-hold element,” IEEE
Trans. on Circuits and Systems. II, vol.50, no.11, Nov. 2003.
[22] 浅井秀樹，村山敏夫，”アナログハードウェア記述言語 (AHDL) の研究動向”，電子情
報 通信学会誌，vol.83, no.3, pp.196-203, Mar. 2000.
[23] G. G. E. Gielen, and R. A. Rutenbar, ”Computer-aided design of analog and mixedsignal integrated circuits,” Proc. IEEE vol.88, pp.1825-1854, Dec. 2000.
86
第6章
結論
[24] A. Doboli and R. Vemuri, ”Behavioral modeling for high-level systhesis of analog and
mixed-signal systems from VHDL-AMS,” IEEE Trans. on Comput. Aided Design,
vol.22, no.11, pp.1504-1520, Nov. 2003.
[25] D． Fizpatrick and I. Miller, Analog behavioral modeling with the Verilog-A language,
Kluwer Academic, 1998.
[26] S.R. Norsworthy, R. Schreier, and G. C. Temes, ”Delta-sigma data converters,” in
Theory, Design and Simulation. Piscataway, NJ: IEEE Press, 1977.
[27] G. C. Temes, ”Finite Amplifier Gain and Bandwidth Effects in Switched-Capacitor
Filters,” IEEE Journal of Solid-State Circuits, vol.15, no.3, pp.358-361, Jun. 1980.
[28] B.E. Boser and B. A. Wooley, ”The design of sigma-delta modulation analog-to-digital
converters,” IEEE Journal of Solid-State Circuits, vol.23, pp.1298-1308, Dec. 1988.
[29] Z. Wang and W. Guggenbühl, ”A Voltage-Controllable Linear MOS Transconductor
Using Bias Offset Technique,” IEEE Jounal of Solid-State Circuits, vol. 25, no.1,
pp.315-317, Feb. 1990.
[30] B. Gilbert, ”A precision four-quadrant multiplier with subnanosecond response,”
IEEE Journal of Solid-State Circuits, vol.3, pp.353-365, Dec. 1968.
[31] G. Han and E. Saánchez-Siencio, ”CMOS Transconductance Multipliers: A Tutorial,”
IEEE Trans. Circuits and Systems.
, vol.45, no.12, pp.1550-1563, Dec. 1998.
[32] M. Banu and Y. Tsividis, ”Floating voltage controlled resistor in CMOS technology,”
Electronics Letters, vol.18, pp.678-679, 1982.
[33] E. Seevinck and R. F. Wassenaar, ”A Versatile CMOS Linear Transconductor/SquareLaw Function Circuit,” IEEE Jounal of Solid-State Circuits, vol. 22, no.3, pp.366-377,
Jun. 1987.
[34] T. Sato and S. Takagi, ”Operational Transconductance Amplifier with Rail-to-Rail
Input Stage Using Single Channel Type MOSFETs,” IEICE Trans. Fundamentals,
vol.E85-A, no.2, pp.354-359, Feb. 2002.
[35] B. Suzuki, T. Oura, T. Yoneyama, and H. Asai, ”Design and Simulation of 4QMultiplier using Linear and Saturation Regions of MOSFET Complementally,” IEICE
Trans. Fundamentals, vol.E85-A, no.6, pp.1242-1248, Jun. 2002.
87
第6章
結論
[36] S. P. Singh, J. V. Hanson, and J. Vlach, ”A New Floating Resistor for CMOS Technology” IEEE Trans. Circuits and Systems, vol.36, no.9, pp.1217-1220, Sept. 1989.
[37] H. O. Elwan, S. A. Mahmoud, and A. M. Sooliman, ”CMOS voltage controlled floating
resistor”, Int. J. Electron, vol.81, no.5, pp.571-576, 1996.
[38] T. Yoneyama, H. Ninomiya, and H. Asai, ”Design Method of Neural Networks
for Limit Cycle Generator by Linear Programming”, IEICE Trans. Fundamentals,
vol.E84-A, no.2, pp.688-692, Feb. 2001.
[39] E. Sackinger and W. Guggenbuhl, ”A high-swing, high-impedance MOS cascode circuit,”IEEE Journal of Solid-State Circuits, vol.25, no.1, pp.289-298, Feb. 1990.
[40] F. You, S. H. K. Embabi, E. E. Saánchez-Siencio, and A. Ganesa, ”A design scheme
to stabilize the active gain enhancement amplifier, ” in Proc. IEEE Int. Symp. Circuit
and Systems, pp. 1976-1979, May 1995.
[41] F. Herzel and B. Razavi, ”A Study of Oscillator Jitter Due to Supply and Substrate
Noise,” IEEE Trans. on Circuits and Systems II, vol.46, no.1, Jan. 1999.
[42] A. Hajimiri, S. Limotyrakis, and T. H. Lee, ”Jitter and Phase Noise in Ring Oscillators,” IEEE Journal of Solid-State Circuits, vol.34, no.6, Jun. 1999.
[43] D. C. Lee, ”Analysis of Jitter in Phase-Locked Loops,” IEEE Trans. on Circuits and
Systems II, vol.49, no.11, Nov. 2002.
[44] I. I. Novof, J. Austin, R. Kelkar, D. Strayer, and S. Wyatt, ”Fully Integrated CMOS
Phase-Locked Loop with 15 to 240 MHz Locking Range and ±50 ps Jitter,” IEEE
Journal of Solid-State Circuits, vol.30, no.11 Nov. 1995.
[45] C. Lee, K. McClellan, and J. Choma, ”A Supply-Noise-Insensitive CMOS PLL With a
Voltage Regulator Using DC-DC Capacitive Converter,” IEEE Journal of Solid-State
Circuits, vol.36, no.10, Oct. 2001.
[46] A. Maxim, B. Scott, E. M. Schneider, M. L. Hagge, S. Chacho, and D. Stiurca, ”A
Low-Jitter 125-1250-MHz Process-Independent and Ripple-Poleless 0.18-µm CMOS
PLL Based on a Sample-Reset Loop Filter,” IEEE Journal of Solid-State Circuits,
vol.36, no.11, Nov. 2001.
88
第6章
結論
[47] F. M. Gardner, ”Charge-Pump Phase-Lock Loops,” IEEE Trans. Communucation,
vol.COM-28, pp.1849-1858, Nov. 1980.
[48] F. M. Gardner, “ Phaselock Techniques”, John Wiley & Sons, 1979.
[49] B. Razavi, Design of Analog CMOS Integrated Circuits, McGraw-Hill, 2001.
[50] B. Kim, T. C. Weigandt, and P. R. Gray, ”PLL/DLL system noise analysis for low
jitter clock synthesizer design,” Proc. IEEE Int. Symp. Circuits Syst., pp.31-34, Jun.
1994.
[51] R. J. Baker, H. W. Li, D. E. Boyce, CMOS, circuit desing, layout, and simulatio
[52] K. Levenberg, ”A method for the solution of certain problems in least squres,” Qurt.
Appl. Math, vol.2, pp.164-168, 1944.
[53] D. W. Marquardt, ”An algorithm for least-squares estimation of non-linear
paramters,” J. Soc. Ind. Appl. Math., vol.11, pp.431-441, 1963.
[54] D. Mijuskovic, M. Bayer, T. Chomicz, N. Garg, F. James, P. McEntarfer, and J.
Porter, ”Cell-Based Fully Integrated CMOS Frequency Synthesizers,” IEEE Journal
of Solid-State Circuits, vol.29, no.3, Mar. 1994.
[55] K. Kobayashi, J. Yamaguchi, H. Onodera, ”Measurement results of on-chip IR-drop,”
in Proc. IEEE Custom Integrated Circuits Conf., (CICC), pp.521-524, 2002.
[56] W. Nye, D. C. Riley, A. Sangiovanni-Vincentelli, and A. L Tits, ”DELIGHT.SPICE:
[57] E. Ochotta, R. A. Rutenbar, L. R. Carley, ”Synthesis of High-Performance Analog
Circuits and ASTRX/OBLX”, IEEE Trans. on Comput. Aided Design, vol.15, no.3
,Mar. 1996.
[58] R. Phelps, M. J. Krasnicki, R. A. Rutenbar, L. Carley, and J. R. Hellums, ”ANACONDA Robust Synthesis of Analog Circuits Via Stochastic Pattern Search”, in
Proceedings Custom Integrated Circuits Conference, pp. 567-570, May 1999.
[59] M.Krasnicki, R.Phelps, R. A. Rutenbar, and L. R. Varley, ”MAELSTROM: Efficient simulation-based sysnthesis for custom analog cells,” Proc.31st Annual Design
Automation Conference, pp.945-950, 1999.
[60] NeoLinear, Inc., http://www.neolinear.com
89
第6章
結論
[61] S. Kirkpatrick, C. D. Gelatt, and M. P. Vecchi, ”Optimization by Simulated Annealing,” Science, vol.220, pp.671-680, 1983.
[62] J. H. Holland, Adaptation in Natural and Artificial Systems, University of Michigan
Press, ,1975.
[63] D. E. Goldberg, Genetic Algorithms in Search, Optimization & Machine Learning,
Addison-Wesley Publishing Company, Inc., 1989.
[64] C. M. Fonseca, P. J. Fleming, ”Genetic Algorithms for Multiobjective Optimization:
Formulation, Discussion adn Generalization,” In Proc. of 5th International Conference on Genetic Algorithms, pp.416-423,1993.
[65] T. B. Cho, P. R. Gray, ”A 10 b, 20 Msample/s, 35mW Pipeline A/D Converter”,
IEEE Journal of Solid-State Circuits, vol.30, no.3, Mar. 1995.
[66] K. Bult and G. J. M. Geelen, ”A Fast-Settling CMOS Op Amp for SC Circuits with
90-dB DC Gain,” IEEE Journal of Solid-State Circuits, vol.25, no.6, Dec. 1990.
90
第6章
結論
著者による参考文献
[67] 大浦, Tantry, 米山, 浅井, ”正負両方の抵抗値を持つフローティングレジスタの設計”,
電気学会電子回路研究会資料, ECT-02-37, pp.77-80, 2002.
[68] T. Oura, T. Yoneyama, S. Tantry, and H. Asai, ”A CMOS Floating Resistor Circuit
having both Positive and Negative resistance Values”, IEICE Trans. Fundamentals,
vol.E85-A, no.2, pp.399-402, Feb. 2002.
[69] 大浦, 米山, Tantry, 浅井, ”フローティングレジスタの設計とその応用”, 電子通信学会
技術報告書, NLP2000-116, pp.1-6, 2000.
[70] T. Oura, T. Yoneyama, S. Tantry, and H. Asai, ”A Threhold voltage Independent
Floating Resistor Circuit Exihibiting Both Positive and Negative Resistance Value”,
in Proc. IEEE Int. Symp. Circuit and Syst., pp.1779-1782. May 2002.
[71] Y. Hiraku, T. Suzuki, T. Oura, and H. Asai, ”Design of Low-Jitter PLL Based on
Track-and-Hold Circuit,” Proc. 2004 RISP International Workshop on Nonlinear Circuits and Signal Processing, Mar. 2004.
[72] T. Oura, H. Hiraku, T. Suzuki, and H. Asai, ”An application of Verilog-A to modeling
and simulation of phase-locked loop and trial of top-down design,” Proc. 2004 RISP
International Workshop on Nonlinear Circuit and Signal Processing (NCSP), pp.459462. Mar. 2004.
[73] 大浦、平工、鈴木、浅井、”トップダウン設計を目的とする PLL の Verilog-A によるモ
デル化とシミュレーション,” 電子通信情報学会 第 17 回 回路とシステム軽井沢ワーク
ショップ, pp.409-414. Apr. 2004.
[74] Y. Ohshima, T. Oura, and H. Asai, ”An optimal design method of analog circuits using hierarchical cost planes,” Proc. 2004 RISP International Workshop on Nonlinear
Circuit and Signal Processing (NCSP),pp.311-314, Mar, 2004.
[75] 大島，大浦，浅井, ”階層型コスト平面を用いたアナログ回路設計の最適化手法,” 電子
通信情報学会 第 17 回 回路とシステム軽井沢ワークショップ, ,” 電子通信情報学会 第
17 回 回路とシステム軽井沢ワークショップ, pp.327-331, Apr, 2004.
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第6章
結論
[76] 大浦，大島，鈴木，浅井，”設計自動化を目的とするパイプライン ADC の Verilog-A によ
るモデル化とシミュレーション,” 電気学会電子回路研究会資料，ETC-04-51, pp.25-29,
Jun. 2004.
[77] 大浦，平工，鈴木，浅井，”サンプルホールド動作を用いた低ジッタ PLL の設計,” 静
岡大学大学院電子科学研究科研究報告, 第 25 号, pp.69-72, Mar. 13, 2004.
[78] T. Oura, Y. Hiraku, T. Suzuki, and H. Asai, ”Modeling and simulation of phase-locked
loop with Verilog-A description for top-down design,” Proc. 2004 IEEE Asia-Pacific
Conference on Circuit and Systems (APCAS), pp.549-552, Dec, 2004.
[79] 大島，鈴木，大浦，浅井，”多目的 GA による仕様抽出とパイプライン ADC の動作レ
ベル設計,” 電気学会電子回路研究会資料，ETC-05-7，pp.1-6，Jan. 2005.
[80] Y. Morita, C. Tomita, T. Oura, and H. Asai, ”A Behavioral Simulation of PhaseLocked Loops with the Verilog-A model by using Device Parameters and Neural
Networks,” Proc. 2005 RISP International Workshop on Nonlinear Circuit and Signal
Processing (NCSP),pp.311-314, Mar, 2005.
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