低電力SoCのロードマップ： モバイルマルチメディアへのアプローチ

設計TF／
／FEPクロスカット報告
クロスカット報告
設計 ／PIDS／
低電力SoCのロードマップ
低電力
のロードマップ
- モバイルマルチメディアへのアプローチ 設計TF主査　設計 主査　日立製作所　内山邦男
STRJ WS: March 4, 2003, 設計TF/PIDS/FEPクロスカット
本クロスカットの目的と活動内容
低電力
低電力SoCのロードマップ作成と　問題点、技術課題の明確化
（１）モバイルマルチメディアの動向調査
（２）現状（0.18um)の低電力SoCの分析
（３）低電力SoC設計モデルの作成
（初期モデル、集積度トレンドの設定）
（４）設計モデルとHP、LOP（-HS、-UHS）、LSTP　デバイスモデルを用いた設計パラメータの検証
（動作周波数、消費電力の確認）
STRJ WS: March 4, 2003, 設計TF/PIDS/FEPクロスカット
デジタル民生機器の動向
1990
2000
Mobile
information
terminal
STB
DigitalTV
PDA
Next generation
Video game
32/64b
32/64b
Video game
MPEG camera
Video CD
DVD player LAN router
Digital Still camera
Car
navigation
：ﾓﾊﾞｲﾙﾏﾙﾁﾒﾃﾞｨｱ機器
AutoPC
CIS
Mobile phone (GSM,CDMA,..)
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マルチメディア処理の要求性能
GOPS
0.01
0.1
ﾋﾞﾃﾞｵ
1
MPEG1伸張
MPEG1伸張
MP/ML
JPEG伸張圧縮
JPEG伸張圧縮
ｵｰﾃﾞｨｵ
音声
MPEG2 伸張
MP/HL
ﾀｽｸ限定
文章翻訳
ﾀｽｸ限定
圧縮
ｹｰｽﾍﾞｰｽ
音声自動翻訳
単語認識
ｸﾞﾗﾌｨｸｽ
100
MPEG4
DolbyDolby-AC3
MPEG
10
3次元描画
10Mpps
10
Mpps
100Mpps
100
Mpps
2次元描画
通信
認識
VoIPﾓﾃﾞﾑ
VoIPﾓﾃﾞﾑ
Dataﾓﾃﾞﾑ
Dataﾓﾃﾞﾑ
FAX
顔認識
声紋認識
ｿﾌﾄｳｪｱ無線
動画像認識
GOPS: Giga Operations Per Second
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PDA向けSoCの例
機器仕様
・使用時間
・使用時間
6-10Hr
・MMｱﾌﾟﾘ
ｱﾌﾟﾘ
MP3
JPEG
簡易動画
0.18um／
／400MHz／
／470mW (typ.)
CPG
PWR
プロセッサ領域
PWM RTC
6.5MTrs.
Max 400MHz
FICP
SSP
CPU
Sound
I2C
GPIO
USB　if
USB
OST
I-cache D-cache
32KB
32KB
MMC
MMC
I2S
KEY
DMA cnt.
UART AC97
MEM
LCD
Cnt.
Cnt.
データ転送領域
100MHz
ペリフェラル領域
4 – 48MHz
SDRAM
Flash
64MB
32MB
LCD
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携帯電話向けSoCの例
機器仕様
・通話時間
140min.
・待受け時間
・待受け時間
200Hr
・MMｱﾌﾟﾘ
ｱﾌﾟﾘ
MP3
JPEG
MPEG4
Java
／133MHz／
／170mW (typ.)
0.18um／
13.4Trs. (内SRAM:9.5Mtrs.)
RF
CPU
Baseband
SoC
DSP
Cache XYRAM
16KB
32KB
RAM
ROM
URAM
128KB
Flash
MFI
MEM
Cnt.
ペリフェラル領域
- 33MHz
CPG
VIF
CMOS camera
WDT
SCIF
Bluetooth
CMT
SIOF
Sound
RAM
FLC
NAND/AND
Flash
MMC
MMC
KEYIF
KEY
DMAC
プロセッサ領域
133MHz
データ転送領域
66MHz
RAM
ROM
Flash
LCD
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低電力SoCの設計モデル
論理部
ﾄﾗﾝｼﾞｽﾀ数：
TL = TLh+TLl
高周波領域
動作周波数： Fh
Fh TLh
メモリ部
ﾄﾗﾝｼﾞｽﾀ数：
TM = TMh+TMl
Fh TMh
CPU, FPU, DSP,
Media Proc.
HW accelerator,
Config. Arrays, ..
低周波領域
Fh TLh
動作周波数： Fl
Memory cnt.,
DMAC, Graphic eng.,
Peripheral module, ..
(Ser., Par., Comm.,.)
Cache,
XY memory,
Work memory,
…
Fｌ TMｌ
2nd-Cache,
2nd- work mem.,
Global mem.,
Temp. buffer, ….
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低電力SoC設計モデルの初期値
(@130nm)
39.7Mtrs.
/ 64mm2
論理部
メモリ部
11.5Mtrs.
28.2Mtrs.
4.7Mtrs.
8.6Mtrs.
6.8Mtrs.
19.6Mtrs.
高周波領域
Fh : 180MHz (LSTP)
330Hz (LOP)
620MHz (HP)
低周波領域
Fl = Fh / 4
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集積度のロードマップ
Mtrs.
1200
・ﾁｯﾌﾟ面積：64mm2
・Tr数増加率： x1.26/year (x2/3years)
800
ﾒﾓﾘ（低周波）
論理（低周波）
600
ﾒﾓﾘ（高周波）
論理（高周波）
400
200
0
2002
3
4
5
6
7
8
9
2010
11
12
13
14
15
16
ﾄﾗﾝｼﾞｽﾀ数
1000
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チップ面積の分析
mm2
200
チップ面積
180
120
80
64mm2
40
0
0.35u
0.25u
0.18u
0.13u
テクノロジーノード
ref. ISSCC, CoolChips
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デバイスモデル
･HP: High performance
･LOP, LOP-HS, LOP-UHS: Low operating power, -high speed, -ultra high speed
･LSTP: Low standby power
Ye
ar of Production
Year
Technology Node DRAM
PhysicalGate
Ph ysicalGate Length (HP)
(LOP&LSTP)
Supply Vo ltage (HP)
Supply Vo ltage (LOP)
Supply Vo ltage (LSTP)
CV/I (HP)
CV/I (LOP)
CV/I (LOP-HS)
CV/I (LOP-UHS)
CV/I (LSTP)
Isd,leak ( HP)
Isd,leak ( LOP)
Isd,leak ( LOP- HS)
Isd,leak ( LOP- UHS)
Isd,leak ( LSTP)
nm
nm
nm
V
V
V
ps
ps
ps
ps
ps
A/um
A/ u m
A/um
A/ u m
A/um
A/ u m
A/um
A/um
A/ u m
2002
115
11 5
53
75
1.1
1 .2
11.2
.2
1.3
2.45
2.1
2 .1
1 .8 4
4.4 1
3.00E-08
11.00E.00E- 10
1.00E-09
1.00E-08
1 .00E-08
1.00E1 .00E- 1 2
2004
90
37
53
1
11.1
.1
1.2
1 .2
0.99
1.8
1 .8 4
1.5 8
1.3
1 .3 8
2.68
1.00E-07
3.00E- 10
10
3.00E-09
3.00E-08
1.00E1 .00E- 1122
2007
65
25
32
0.7
0.9
11.1
.1
0.68
11.1
.144
1.14
1
0.89
1.8 1
11.00E-06
.00E-06
7.00E- 1100
7.00E-09
7.00E-08
11.00E.00E- 112
2
20 10
45
1188
22
0.6
0.8
1
0.39
0.85
0.8 5
0.74
0.66
11.43
.43
3.00E-06
1.00E-09
1 .00E-09
11.00E-08
.00E-08
1.00E-07
1 .00E-07
3.00E- 12
20 1133
32
113
3
16
0.5
0.7
0.9
0.22
0.56
0.5
0.45
0.9 1
7.00E-06
3.00E-09
3.00E-08
3.00E-07
7.00E- 1122
20 1 6
22
9
11
0.4
0.6
0.9
0.1 5
0.15
0.35
0.32
0.29
0.66
11.00E-05
.00E-05
11.00E-08
.00E-08
1.00E-07
1 .00E-07
11.00E-06
.00E-06
1.00E1 .00E- 11
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動作周波数の設計目標
GHz
2.5
x1.2 / year
x1.1 / year
Fh
（高周波領域）
1.5
Fl
（低周波領域）
1.0
Fl=Fh/4
16
15
14
13
12
11
2010
9
8
7
6
5
4
0
3
0.5
2002
動作周波数
2.0
STRJ WS: March 4, 2003, 設計TF/PIDS/FEPクロスカット
動作周波数の算出モデル
Fnext/Fnow≒Tdnow/Tdnext
≒Cgnow/Cgnext･Vnow/Vnext･Idsnext/Idsnow
≒(C･･V/I)now / (C･･V/I)next
Td
clk
Tc=Tclk-Q + Td + Tsetup +Tskew
clk
STRJ WS: March 4, 2003, 設計TF/PIDS/FEPクロスカット
動作周波数の見積もり
GHz
6.0
HP
LOP-UHS
LOP-HS
LOP
LSTP
4.0
3.0
2.0
16
15
14
13
12
11
2010
9
8
7
6
5
4
0
3
1.0
2002
動作周波数
5.0
STRJ WS: March 4, 2003, 設計TF/PIDS/FEPクロスカット
消費電力の算出モデル
消費電力P
消費電力
P = p･
･f･
･C･
･Vdd2＋p･
･Isc･
･Δtsc･
･Vdd･
･f＋
＋Ileak･
･Vdd + Idc･･Vdd
直流
リーク電力
ダイナミック電力
貫通
・Cnext=Cnow x k x Bと想定
と想定
k
: ｽｹｰﾘﾝｸﾞ係数
B
: 素子数増加率
・Tr当たりの消費電力
当たりの消費電力
logic
: memory = 4.4 : 1
・logic部のﾘｰｸ電流
部のﾘｰｸ電流
= (7xLg) x ｹﾞｰﾄ数 x Ileak
・SRAM部のﾘｰｸ電流
部のﾘｰｸ電流=
部のﾘｰｸ電流
= 2x(3xLg) x ﾋﾞｯﾄ数 x Ileak
のみ計算
* sub-thresholdのみ計算
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消費電力の設計目標
現状
今後
・携帯電話
動作時：50～
動作時： ～200mW
待機時：
待機時：10～
待機時： ～100uA
・PDA
動作時：
～800mW
動作時：200～
動作時：
待機時：
待機時： ～1mA
・バッテリ能力改善
⇒動作時、待機時電力が緩和
・機器温度（体感温度）が問題
⇒動作時電力の制約
動作時：～1W
動作時：～
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消費電力の見積もり（HPモデル）
W
57.4W:1.8(d)+55.6(l)
70
60
40
ﾘｰｸ (l)
30
ﾀﾞｲﾅﾐｯｸ(d)
ﾀﾞｲﾅﾐｯｸ
20
4.05W:0.53(d)+3.52(l)
0.58W:
0.46(d)+0.12(l)
16
15
14
13
12
11
2010
9
8
7
6
5
4
0
3
10
2002
消費電力
50
STRJ WS: March 4, 2003, 設計TF/PIDS/FEPクロスカット
消費電力の見積もり（LOPモデル）
LOP
LOP-HS
LOP-UHS
W
12
8
6
4
ﾀﾞｲﾅﾐｯｸ(d)
ﾀﾞｲﾅﾐｯｸ
LOP:1.25W/0.021(l)
LOP-HS:1.45W/0.21(l)
LOP-UHS:3.44W/2.1(l)
LOP:0.38W/0.0013(l)
LOP-HS:0.45W/0.013(l)
LOP-UHS:0.64W/0.13(l)
2016
2013
2010
2007
0
2004
2
2002
消費電力
10
ﾘｰｸ (l)
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消費電力の見積もり（LSTPモデル）
2091mW:2091(d)+0.125(l)
W
2.5
1.5
ﾘｰｸ (l)
490mW:490(d)+0.0056(l)
1.0
ﾀﾞｲﾅﾐｯｸ(d)
ﾀﾞｲﾅﾐｯｸ
160mW:
160(d)+0.0043(l)
16
15
14
13
12
11
2010
9
8
7
6
5
4
0
3
0.5
2002
消費電力
2.0
STRJ WS: March 4, 2003, 設計TF/PIDS/FEPクロスカット
消費電力／周波数比
mW/MHz
10.0
HP
LOP-UHS
LOP-HS
8.0
6.0
LOP
4.0
LSTP
2.0
16
15
14
13
12
11
2010
9
8
7
6
5
4
3
0.0
2002
消費電力／周波数比
12.0
STRJ WS: March 4, 2003, 設計TF/PIDS/FEPクロスカット
まとめ
• 低電力SoCの設計モデルを作成
• 設計モデルとHP、LOP（-HS、-UHS）、LSTP　デバイスモデルを用いて設計パラメータを検証
• 低電力SoCの設計において、
（１）HP：設計困難、LOP-UHS：設計難易度大（2010～）
（２）LOP、LOP-HS：低電力SoC設計の中心モデル
（３）LSTP：低スタンバイ指向のSoC
（４）電力性能比（ｍW/MHz）：LOP＜LOP-HS＜LSTP
better
今後、設計モデル、パラメータ算出モデルの更なる詳細化により、
設計、プロセス両面での課題の具体化が必要
STRJ WS: March 4, 2003, 設計TF/PIDS/FEPクロスカット