【技術分類】1−5−3 MRAM／書き込み技術／クラッディング法 【 FI

【技術分類】１−５−３
MRAM／書き込み技術／クラッディング法
【 ＦＩ 】H01L27/10,447; G11C11/15,110; H01L43/08@S; G11C11/15,120
【技術名称】１−５−３−１ 磁場を集中させるクラッドを施した配線を持つ 1-MTJ/1-トランジスタ
メモリセル構成
【技術内容】
図 1 に磁気トンネル素子（MTJ）と読み出し選択トランジスタで構成する 1-MTJ/1-トランジスタメ
モリセル構成を示す。ビット線とディジット線（digit line）は、データ書き込み時に磁場を集中さ
せ書き込み電流を下げる目的で軟磁性材料で MTJ に対向する面を除く３面をクラッドしている。
クラッド材としては保磁力と残留磁化が少なく直線的な磁化特性を持つ材料が望ましい。計算で比
較するとクラッドした配線が起こす磁場はクラッドしていない配線の磁場のおよそ２倍であった（図
２）。しかしクラッドした配線の磁場は、わずかではあるが残留磁化の影響を受ける（図３）
。
さらに、クラッド配線は磁束をメモリセルに集中させるため、プログラム時のクロストークを低減
させる効果がある。
【図】
図1
磁場を集中させるクラッドを施した配線を持つ 1-MTJ/1-トランジスタメモリセル構成、磁場
を示す矢印は書き込み時の動作を示す。
出典：「A low power 1 Mbit MRAM based on 1T1MTJ bit cell integrated with copper interconnects」、
「Dig Tech Pap Symp VLSI Circuits Vol.2002」、2002 年 6 月 1、DURLAM M、NAJI P、OMAIR A、DEHERRERA
M、CALDER J、SLAUGHTER J M、ENGEL B、RIZZO N、TEHRANI S 著、IEEE 発行、159 頁 Fig. 3. Magnetic
Tunnel Junction device cell with 1-MTJ/1-Transistor showing Write Mode operation with flux
concentrating cladding layers.
図2
4mAの電流を 0.4x0.9 μｍ2のクラッド線とクラッド無し線に流したときの発生磁場と線から
の距離の関係。
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出典：「A low power 1 Mbit MRAM based on 1T1MTJ bit cell integrated with copper interconnects」、
「Dig Tech Pap Symp VLSI Circuits Vol.2002」、2002 年 6 月 1、DURLAM M、NAJI P、OMAIR A、DEHERRERA
M、CALDER J、SLAUGHTER J M、ENGEL B、RIZZO N、TEHRANI S著、IEEE発行、159 頁、Fig. 4.Calculated
field generated at a distance from a 0.4X0.9 μｍ2 line with and without cladding using 4mA
current.
図3
0.9μｍ幅 0.4μｍ厚の配線上 0.3μｍ位置でクラッド無し、およびクラッド配線が発生する
正規化した磁場強度の電流による変化。
出典：「A low power 1 Mbit MRAM based on 1T1MTJ bit cell integrated with copper interconnects」、
「Dig Tech Pap Symp VLSI Circuits Vol.2002」、2002 年 6 月 1、DURLAM M、NAJI P、OMAIR A、DEHERRERA
M、CALDER J、SLAUGHTER J M、ENGEL B、RIZZO N、TEHRANI S 著、IEEE 発行、159 頁 Fig. 5. Normalized
measured field at 0.3μｍ above 0.9μｍwide, 0.4μｍ thick cladded and uncladded lines.
【出典／参考資料】
「A low power 1 Mbit MRAM based on 1T1MTJ bit cell integrated with copper interconnects」、
「Dig Tech Pap Symp VLSI Circuits Vol.2002」、2002 年 6 月 1、DURLAM M、NAJI P、OMAIR A、DEHERRERA
M、CALDER J、SLAUGHTER J M、ENGEL B、RIZZO N、TEHRANI S 著、IEEE 発行、158-161 頁
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【技術分類】１−５−３
MRAM／書き込み技術／クラッディング法
【 ＦＩ 】H01L27/10,447; G11C11/15,110; H01L43/08@S; G11C11/15,120
【技術名称】１−５−３−２ ヨーク付き書き込み配線
【技術内容】
電流磁界書き込みではメモリセルサイズにほぼ反比例して書き込み電流が増加するため高集積化の
ためには書き込み効率を向上させる必要がある。
書き込み配線の周囲に NiFe を磁気ヨークとして形成した ヨーク付き配線技術 を適用した 1kbit
の MRAM を試作しその効果を確認した。
図 1 はヨーク付き書き込み配線の断面模式図と磁界発生の計算結果を示す。ヨーク付き配線により
約 2 倍の高効率化が達成できる。
図２に示す断面透過電子顕微鏡（TEM）写真は 0.175μｍの CMOS 上に試作したメモリセルで、NiFe
を用いたヨーク付きの書き込み配線と 0.4μｍ巾の MTJ を積層形成した。
図３にビット線とワード線の書き込み電圧をパラメータにして全てのセルに
0
あるいは
1
の
データを書き込みそれぞれのデータが正確に書き込めているかテストした結果を示す。図の表示は電
圧で示しているが、別途電流値を測定して、書き込み電流が半減、すなわち書き込み効率が倍増、し
ていることを確認した。
【図】
図１
ヨーク付き書き込み配線の模式図と磁界分布。
出典：「MRAM の高性能化とその課題」
、「電子情報通信学会技術研究報告
Vol.103 No.2(ICD2003
1-12)」、2003 年 4 月 10 日、與田博明、斉藤好昭、上田知正、岸達也、池川純夫、浅尾吉昭、土田賢
二、菊田邦子、田原修一著、社団法人電子情報通信学会発行、14 頁 Fig.6
線の模式図と磁界分布
図２ ヨーク付き配線を採用した MRAM セルの断面 TEM 像。
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ヨーク付き書き込み配
出典：「MRAM の高性能化とその課題」
、「電子情報通信学会技術研究報告
Vol.103 No.2(ICD2003
1-12)」、2003 年 4 月 10 日、與田博明、斉藤好昭、上田知正、岸達也、池川純夫、浅尾吉昭、土田賢
二、菊田邦子、田原修一著、社団法人電子情報通信学会発行、15 頁 Fig.7
ヨーク付き配線を採用
した MRAM セルの断面 TEM 像。
図３ ヨーク付き配線を採用した 1kbit MRAM 書き込みテスト。
出典：「MRAM の高性能化とその課題」
、「電子情報通信学会技術研究報告
Vol.103 No.2(ICD2003
1-12)」、2003 年 4 月 10 日、與田博明、斉藤好昭、上田知正、岸達也、池川純夫、浅尾吉昭、土田賢
二、菊田邦子、田原修一著、社団法人電子情報通信学会発行、15 頁 Fig.８ ヨーク付き配線を採用
した 1kbit MRAM 書き込みテスト
【出典／参考資料】
「MRAM の高性能化とその課題」、「電子情報通信学会技術研究報告 Vol.103 No.2(ICD2003 1-12)」
、
2003 年 4 月 10 日、與田博明、斉藤好昭、上田知正、岸達也、池川純夫、浅尾吉昭、土田賢二、菊田
邦子、田原修一著、社団法人電子情報通信学会発行、11−15 頁
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