CMOS基本回路の設計と特性評価

卒 業 研 究 報 告
題 目
CMOS 基本回路の設計と特性評価
指 導 教 員
矢野 政顯 教授
報 告 者
1060213
桒田 聡子
平成 18 年 2 月 21 日
高知工科大学 電子・光システム工学科
目次
第 1 章 はじめに ...............................................................................................１
第 2 章 MOSFET と CMOS 基本ゲート回路....................................................２
2.1 (1) ｎチャネル MOS トランジスタ .........................................................２
2.2 CMOS 基本ゲート回路のレイアウト設計................................................４
2.2.1 NOT 回路のレイアウト設計 ..............................................................５
2.2.2 NAND 回路のレイアウト設計 ...........................................................７
2.2.3 ２入力 NOR 回路のレイアウト設計..................................................９
第 3 章 リングオシレータのレイアウト設計 ................................................ １１
3.1 リングオシレータの動作原理 .............................................................. １１
3.2 NOT 構成リングオシレータのレイアウト設計.................................... １３
3.3 NAND 構成リングオシレータのレイアウト設計................................. １４
3.4 NOR 構成リングオシレータのレイアウト設計.................................... １７
3.5 試作チップについて ............................................................................ ２０
第 4 章 HSPICE を用いたシミュレーション................................................ ２３
4.1 シミュレーション方法......................................................................... ２３
4.2 NOT 構成リングオシレータのシミュレーション結果 ......................... ２４
（１）配線長の変化による遅延時間の変化 ............................................ ２４
（２）ファンアウト数による遅延時間の変化......................................... ２４
（３）ゲート幅による遅延時間の変化 ................................................... ２５
4.3 NAND 構成リングオシレータのシミュレーション結果 ...................... ２６
4.4 NOR 構成リングオシレータのシミュレーション結果 ......................... ２６
第 5 章 試作チップの測定 ............................................................................. ２８
5.1 測定方法 .............................................................................................. ２８
5.2 測定結果 .............................................................................................. ２８
（１）NOT 構成リングオシレータの測定結果....................................... ２８
（２）NAND 構成リングオシレータの測定結果.................................... ３０
（３）NOR 構成リングオシレータの測定結果 ...................................... ３１
第 6 章 まとめ............................................................................................... ３２
i
謝辞 ............................................................................................................... ３３
参考文献 ........................................................................................................ ３４
付録 1 試作チップ詳細................................................................................ ３５
付録 2 測定プログラム................................................................................ ４０
ii
第1章 はじめに
CMOS（complementary ）技術は、集積回路産業の中でますます重要な役割
を果たすこととなってきている。このCMOS技術の歴史は古く、バイポーラト
ランジスタより前に発明されている。実際、電界効果トランジスタの基本原理
はJ.E.Lilienfeldによって1930年に考案され、現在のMOSトランジスタの構造は
O.Heilによって1935年に考案されている。しかしながら材料の問題により実用
化できなかった。これらの発明はバイポーラトランジスタへの発明へとつなが
ったが、長い間注目されなかった。
材料の問題が解決し、実用化に至ったのは1960年代に入ってからのことであ
る。その頃でもnチャネル形もしくはpチャネル形の単極性トランジスタが主流
であった。本格的に両極性トランジスタが使われだしたのは、低消費電力化に
応用されたためである。CMOS回路技術は、単極性トランジスタ技術よりも製
造工程が複雑であるためあまり利用されなかったが、製造技術の進歩により問
題は解決されてきている。
最近ではLSIの集積度が年々向上しているため、LSI設計技術者は大規模回路
の消費電力をいかに下げるかという問題に直面するようになってきた。以上の
ことより、近年のVLSIシステム設計においてCOMS回路技術が重要となってき
ている。[1] [2]
本研究では、基本 CMOS 回路を設計し、その特性を測定、評価することであ
る。具体的には、５１段のリングオシレータを設計し、その遅延特性を測定、
評価する。配線長、ファンアウト、ゲート幅をそれぞれ変化させ、それらの変
化による遅延時間の違いを測定する。
本論文は、6 章で構成されている。本章では、研究の背景と目的について述べ
る。第２章では MOS トランジスタの構造と基本 CMOS 基本ゲート回路のレイ
アウトについて述べる。第３章では、リングオシレータのレイアウトと試作し
たチップの構成について述べる。第４章では、リングオシレータの HSPICE を
用いたシミュレーションと、その結果について述べる。第５章では、試作チッ
プの測定結果について述べる。第６章で、結論を述べる。
尚、本研究は東京大学大規模集積システム設計教育研究センターを通し、ロ
ーム株式会社、日本ケイデンス株式会社、シノプシス株式会社の協力で行われ
たものである。
１
第2章 MOSFE T と CMOS 基本ゲート回路
MOS 構造とは、金属(metal)、酸化膜(oxide)、シリコン半導体(silicon)が重な
り合った構造のことである。この構造は、金属と半導体の二つの電極が向かい
合い、その間に二酸化シリコンの誘導体が挟まれたもので、コンデンサとして
働く。すなわち、二つの電極に電圧を加えると、誘電作用によって電荷が誘起
される。
2.1 (1) ｎチ ャネル MOS トランジスタ
ｎチャネル MOS は図 2.1 に示すように p 形半導体上に、シリコン酸化膜の絶
縁体を挟んで形成されるポリシリコンからなるゲート電極を上部電極とした
MOS 構造となっている。n チャネル MOS では、さらにｐ形半導体表面に、ゲ
ート電極の下の、チャネルと呼ばれる部分を挟み、n 形半導体で作られた、ドレ
イン電極とソース電極が設けられている。
このゲート電極に正の電圧を加えて、ｐ形シリコン表面に電子を誘起させ、
その上で、ドレイン‐ソース間に電圧をかけて、チャネル部分に横方向に電界
を作り、ゲート電極によって誘起した電子をソースとドレインの間に走行させ
て、電流を流す。このとき、ゲート電圧と、電極の面積により、誘起する電荷
量を制御する。また、電界の強さは、ドレイン‐ソース間の電圧に比例するの
で、チャネル長には逆比例する。電子は正の電圧方向に走行するため、電子を
供給する電極をソース、電子が流れ込む電極をドレインという。また、電子の
電荷は、負であるので電流は、ドレインからソースへ流れる。
ゲート
ゲート 電極
シリコン酸化膜
ソース
ドレイン
フィールド酸化膜
フィールド酸化膜
N⁺
N⁺
P型半導体
図 2.1 n チャネル形 MOS
２
(2) p チャネル MOS トランジスタ
図 2.2 に示すように、ｐチャネル形 MOS は、n 形半導体上にゲート電極を上
部電極とした MOS 構造となっている。このｐチャネル形 MOS では、上部のゲ
ート電極に負の電圧を加えて、n 形シリコン表面にホールを誘起させる。このチ
ャネル部分に横方向に対向する p 形半導体で作られた二つのドレインとソース
電極を設け、両端に電圧をかけて水平方向に電界を発生させ、ホールを走行さ
せて電流を流すのが、p チャネル形 MOS である。このときホールは、正の電極
から負の電極に走行する。ホールを供給する正の電極をソース、ホールを受け
入れる負の電極をドレインという。したがって、正の電荷を持つホールが、ソ
ースからドレインに流れるので、ドレインからソースに向けては、負の電流が
流れることになる。
ゲート
ゲート 電極
シリコン酸化膜
ソース
ドレイン
フィールド酸化膜
フィールド酸化膜
P⁺
P⁺
N型半導体
図 2.2 ｐチャネル形 MOS
３
2.2 CMOS 基 本ゲート回路のレイアウト設計
レイアウト設計とは、トランジスタ、抵抗、容量で構成される回路やシステ
ムを集積回路チップ上にどのように配置、もしくは、その構成要素の間を配線
するかを決定し、実際にマスクパターンを作成する一連の作業のことである。
レイアウト設計は、製造プロセス技術と密接な関係にある。例えば、２つの金
属配線を平行に並べるとき、近ければ近いほど高密度に配線できるが、近すぎ
るとアルミニウムの蒸着の時に、電気的に短絡してしまう可能性も大きくなる。
しかし、製造プロセスと回路パターンの生成が別々にできることは重要である。
この作業の分離と独立を可能としているのが、デザインルールである。
デザインルールは、プロセス技術者が製造プロセスの製造精度から決めたパ
ターンの幅や間隔についてのきまりで、このきまりを満たすレイアウト図は必
ず動作することが保証されている。そのため、パターン設計は、デザインルー
ルを満たすレイアウトパターンを生成することが最終目標となっている。小規
模な集積回路のレイアウト設計では人手による作業でも可能であるが、大規模
集積回路のレイアウト設計は計算機を利用しないと出来ないほど、複雑な作業
になっている。
レイアウト設計では、配線面積を小さくしてチップ面積を小さくすることや、
配線の長さを短くして速度を速めることが目標となっている。また、計算機を
利用した設計では、設計時間を短くすることも大きな目標となっている。
４
2.2.1 NOT 回 路のレイアウト設計
CMOS回路では、pチャネルMOSトランジスタとnチャネルMOSトランジス
タが対になっているが、この対が一つの入力に対して同時にONになることはな
く、したがって電源からアースに貫通して電流は流れない。出力は、次段の素
子の高インピーダンス入力に接続されるので、静止状態の消費電力はpn接合の
リーク電流のみであって、消費電力は極めて少ない。しかし、CMOSプロセス
ではpチャネルMOSトランジスタ、nチャネルMOSトランジスタを一つの基板上
に製作する必要があるためウェル構造を用いる。具体的には、p型半導体上にn
チャネルMOSトランジスタの基板となるpウェル領域と、pチャネルMOSトラン
ジスタの基板となるnウェル領域を製作することにより、同一基板上に2種類の
MOSトランジスタを形成することを実現している。
NOT 回路をレイアウトで実現するために、図 2.3 に CMOS による NOT 回路
の構成をトランジスタレベルで示し、その NOT 回路の真理値表を表 2.1 に示す。
ｐウェルプロセスでは、VDD 基盤コンタクトを介して、n ウェルを電源電圧に
接続する。ｐウェルは GND 基盤コンタクトを介して、グランドに接続される。
図 2.4 にインバータの素子モデルの断面図を示す。
表 2.1 NOT 回路の真理値表
入力
0
1
出力
1
0
VDD
入力
出力
入力
GND
図 2.3 トランジスタレベルでの NOT 回路
５
出力
入力
VDD
n⁺
GND
出力
p⁺
p⁺
n⁺
n⁺
p⁺
nウェル
pウェル
pウェル
p⁺
nウェル
n⁺
アルミ
ポリシリコン
フィールド酸化膜
図 2.4 NOT 回路の素子モデルの断面図
実際に行った NOT 回路のレイアウト設計結果を、図 2.5 に示す。このレイア
ウト図では、トランジスタの入力をポリシリコンゲートで接続して、左側をｐ
チャネル MOS トランジスタ、右側を n チャネル MOS トランジスタとなってい
る。また、電子と正孔との移動度の差から、ｐチャネル MOS トランジスタのゲ
ート幅を n チャネル MOS トランジスタのゲート幅の２倍にして設計した。
図 2.5 NOT 回路のレイアウト
６
2.2.2 NAND 回 路のレイアウト設計
２入力 NAND 回路はカルノー図を検討することによって導ける。図 2.6 に２
入力 NAND 回路のカルノー図とトランジスタレベルの構成を示す。‘０’を出
力するためには入力 A と入力 B がともに‘１’である必要がある。また、
‘１’
を出力するためには、入力 A または入力 B のどちらかが‘０’であればよい。
その NAND ゲートの真理値表とトランジスタの状態を表 2.2 に示す。この表よ
り、NAND の機能を持っていることが確認できる。
図 2.7 に２入力 NAND 回路をレイアウトした結果を示す。この図では、電源
線 VDD を左側に、アース線 GND を右側に配置している。ｐチャネルＭＯＳト
ランジスタは左側に２個並列に配置され、ソースは VDD に接続されている。n
チャネル MOS トランジスタは右側に２個直列に配置され、ソースは GND に接
続されている。
VDD
A
B
0
0
1
1
1
Pｂ
Pa
出力
1
1
0
入力A
Na
入力B
Nｂ
GND
図 2.6 ２入力 NAND 回路のカルノー図と構成
７
表 2.2 ２入力 NAND 回路の真理値表とトランジスタの状態
入力 A
入力 B
0
0
1
1
0
1
0
1
pA
ON
ON
OFF
OFF
pB
ON
OFF
ON
OFF
nA
OFF
OFF
ON
ON
nB
OFF
ON
OFF
ON
図 2.7 ２入力 NAND 回路のレイアウト
８
出力
1
1
1
0
2.2.3 ２入力 N OR 回路のレイアウト設計
２入力 NOR 回路についてもカルノー図を検討することによって導ける。図
2.8 に２入力 NOR 回路のカルノー図とトランジスタレベルの構成を示す。２入
力 NOR 回路の出力は、２入力 NAND 回路に対して双対である。よって、各ト
ランジスタの組み合わせは、NAND の組み合わせの逆をとる。その NOR ゲー
トの真理値表とトランジスタの状態を表 2.3 に示す。この表より、NOR の機能
を持っていることが確認できた。
図 2.9 に２入力 NOR 回路をレイアウトした結果を示す。この図では、電源線
VDD を左側に、アース線 GND を右側に配置している。ｐチャネルＭＯＳトラ
ンジスタは左側に２個直列に配置され、ソースは VDD に接続されている。n チ
ャネル MOS トランジスタは右側に２個並列に配置され、ソースは GND に接続
されている。
VDD
Pｂ
入力B
A
0
1
0
1
0
1
0
0
B
Pa
入力A
出力
Nｂ
Na
GND
図 2.8 ２入力 NOR 回路のカルノー図と構成
９
GND
表 2.3 ２入力 NOR 回路の真理値表とトランジスタの状態
入力 A
入力 B
0
0
1
1
0
1
0
1
pA
ON
ON
OFF
OFF
pB
ON
OFF
ON
OFF
nA
OFF
OFF
ON
ON
nB
OFF
ON
OFF
ON
図 2.9 ２入力 NOR 回路のレイアウト
１０
出力
0
0
0
1
第3章 リングオ シ レータのレイアウト設計
3.1 リング オシレータの動作原理
リングオシレータは、インバータを奇数段、直列に結んだもので、基本的に
は信号を反転して遅延段を通した後、元に帰還をかけた構造をしている。一定
時間ごとに状態が反転して安定な状態を持たず、発振回路として機能する。遅
延段が３のリングオシレータを図 3.1 に示す。
X
Y
Z
図 3.1 遅延段を３としたリングオシレータ
図 3.1 に示したリングオシレータの発振の様子を図 3.2 に示す。ここで、Vx は
図 3.1 の X の出力であり、同様に Vy は Y、Vz は Z の出力である。図 3.2 にお
いて、Vx＝Vdd 状態から始まると仮定する。この条件では、Vy＝０かつ Vz＝
Vdd である。この状態で回路動作が始まると、最初のインバータには、高い電
圧が入力されるので、Vx は降下し始める。Vy は、インバータの遅延時間 Td だ
け遅れて Vdd へ向けて変化し、さらにもう一つのインバータの遅延時間の後に、
Vz は、０レベルに変化する。したがって、連続するノードの電圧の遅延時間が
Td になるように発振する。ここでは、発振周期は、６Td となる。
１１
Vx
Vy
Vz
Td
Td
Td
t
図 3.2 リングオシレータの発振
このように、リングオシレータの発振周期Ｔとインバータの１段当たりの遅
延時間 Td との間には、リングオシレータのインバータの段数をｎとして、
T＝２n・Td （3.1）
という関係が成り立つ。ｎの値を大きくすると、回路規模は大きくなるが、矩
形波に近い波形をとるようになる。[5] [6]
１２
3.2 NOT 構 成リングオシレータのレイアウト設計
NOT 回路のリングオシレータの回路図とレイアウト図を、それぞれ図 3.3(a)
と図 3.3(b)に示す。図からわかるように、上段 26 段、下段 25 段の計５１段の
NOT 回路をリング状に繋げ、帰還をかけた。
入力
出力
26段
25段
(a) 回路図
(b) レイアウト図
図 3.3 NOT 構成リングオシレータ
１３
3.3 NAND 構 成リングオシレータのレイアウト設計
２入力 NAND 構成リングオシレータは、図 3.4 に示すように基本となる２入
力 NAND 回路のトランジスタの直列接続部の伝播ルートが違うものを２種類、
それぞれ(a)を A 入力、(b)を B 入力として設計した。２入力 NAND 回路の入力
パターンが A のリングオシレータの回路図とレイアウト図を図 3.5(a)と図
3.5(b)に、入力パターンが B のリングオシレータの回路図とレイアウト図を図
3.6(a)と図 3.6(b)にそれぞれ示す。図からわかるように、上段 26 段、下段 25 段
の計５１段の NOR 回路をリング状に繋げ、帰還をかけた。
VDD
VDD
出力
出力
入力
VDD
VDD
入力
GND
GND
(a) A 入力
(b) B 入力
図 3.4 入力伝播ルートの違い
１４
入力
出力
VDD
26段
25段
VDD
(a) 回路図
(b) レイアウト図
図 3.5 NAND 構成リングオシレータ(A 入力)
１５
入力
出力
VDD
26段
25段
VDD
(a) 回路図
(b) レイアウト図
図 3.6 NAND 構成リングオシレータ(B 入力)
１６
3.4 NOR 構 成リングオシレータのレイアウト設計
２入力 NOR 構成リングオシレータは、図 3.7 に示すように基本となる２入力
NOR 回路のトランジスタの直列接続部の伝播ルートが違うものを２種類、それ
ぞれ(a)を A 入力、(b)を B 入力として設計した。２入力 NOR 回路の入力パター
ンが A のリングオシレータの回路図とレイアウト図を図 3.8(a)と図 3.8(b)に、
入力パターンが B のリングオシレータの回路図とレイアウト図を図 3.9(a)と図
3.9(b)にそれぞれ示す。図からわかるように、上段 26 段、下段 25 段の計５１段
の NOR 回路をリング状に繋げ、帰還をかけた。
VDD
VDD
GND
入力
GND
入力
出力
出力
GND
GND
GND
(a) A 入力
GND
(b) B 入力
図 3.7 入力伝播ルートの違い
１７
入力
出力
GND
26段
25段
GND
(a) 回路図
(b) レイアウト図
図 3.8 NOR 構成リングオシレータ(A 入力)
１８
入力
出力
GND
26段
25段
GND
(a) 回路図
(b) レイアウト図
図 3.9 NOR 構成リングオシレータ(B 入力)
１９
3.5 試作チ ップについて
以下に、今回試作したチップの全体のレイアウト図とチップ写真を、それぞ
れ図 3.10 と図 3.11 に示す。
図 3.10 試作チップのレイアウト図
２０
図 3.11 試作チップ写真
２１
また、試作チップの構成について、以下にまとめる。
○NOT 構成リングオシレータ
ファンアウト数の変化
負荷容量の変化として、基本サイズのインバータを接続し、ファンアウ
ト数を変化させたもの。ファンアウト数は、１段∼５段とした。
配線長の変化
負荷容量の変化として、配線長を変えたもの。配線長は、15、30、45、
60、75、90、105μm の７種類とした。
ゲート幅の変化
ファンアウト数が１のインバータを基本とし、それの P と N の W をそ
れぞれ 1/2 倍、2 倍、3 倍、4 倍にしたもの。
○NAND 構成リングオシレータ
○NOR 構成リングオシレータ
・入力伝播ルートが異なるもの
最後に、この試作チップの入出力について、説明する。この試作チップは、
回路数が多いため、使用するピン数の削減のため、大きく２つのセルにわけ、
さらにそのセルのなかに、4 つの回路からなるフレームを４つ作成した。１つの
セルに対して、入力として６本、出力として１本、ピンを使用した。リングオ
シレータを発振させ、出力を得るためには、まずデコーダーにより発振させる
回路を選択し、次に各フレームのマルチプレクサで出力させる回路を選択、最
後に出力させるフレームをマルチプレクサで選択する。
２２
第4章 HSPI C E を用いたシミュレーション
4.1 シミュレ ーション方法
本研究では設計したリングオシレータのレイアウト図からネットリストや寄
生容量の抽出を行い、抽出されたデータを用いてシミュレーションを行った。
データ抽出は、Cadence 社の設計検証ツールDracula のLPE ( Layout
Parameter Extraction ) 機能を用いて行った。また、Synopsys 社のHSPICE を
用いて回路シミュレーションを行った。
本研究で用いたHSPICE は、SPICE ( Simulation Program with Integrated
Circuit Emphasis ) を基にした回路シミュレータである。入力情報として、ネ
ットリスト、シミュレーション制御コマンド、およびデバイスモデルパラメー
タの3 種類のデータを用意することにより、大規模で複雑な回路の動作解析を
行うことができる
２３
4.2 NOT 構 成リングオシレータのシミュレーション結果
（１）配線長の変化による遅延時間の変化
配線長による遅延時間の変化のシミュレーション結果を、図 4.1 に示す。
1.20E-10
遅延時間[s]
1.00E-10
2.7「V]
2.9[V]
3.1[V]
3.3[V]
3.5[V]
8.00E-11
6.00E-11
4.00E-11
2.00E-11
0.00E+00
0
15
30
45 60 75
配線長[μm]
90 105 120
図 4.1 配線長の変化による遅延時間の変化
（２）ファンアウト数による遅延時間の変化
ファンアウト数による遅延時間の変化のシミュレーション結果を、図 4.2 に示
す。
２４
3.00E-10
遅延時間[s]
2.50E-10
2.7[V]
2.9[V]
3.1[V]
3.3[V]
3.5[V]
2.00E-10
1.50E-10
1.00E-10
5.00E-11
0.00E+00
0
1
2
3
4
ファンアウト
5
6
図 4.2 ファンアウト数の変化による遅延時間の変化
（３）ゲート幅による遅延時間の変化
ゲート幅による遅延時間の変化のシミュレーション結果を、図 4.3 に示す。
1.20E-10
遅延時間[s]
1.00E-10
2.7[V]
2.9[V]
3.1[V]
3.3[V]
3.5[V]
8.00E-11
6.00E-11
4.00E-11
2.00E-11
0.00E+00
0
0.5
1
1.5 2 2.5
ゲート幅[倍]
3
3.5
図 4.3 ゲート幅による遅延時間の変化
２５
4
4.3 NAND 構 成リングオシレータのシミュレーション結
果
NAND 構成リングオシレータのシミュレーション結果を、図 4.4 に示す。
2.50E-10
遅延時間[s]
2.00E-10
3入力:A
3入力:B
2入力:A
2入力:B
1.50E-10
1.00E-10
5.00E-11
0.00E+00
2.7
2.9
3.1
3.3
電源電圧[V]
3.5
図 4.4 NAND 構成リングオシレータ
4.4 NOR 構 成リングオシレータのシミュレーション結果
NOR 構成リングオシレータのシミュレーション結果を、図 4.5 に示す。
２６
2.50E-10
遅延時間[s]
2.00E-10
3入力:A
3入力:B
2入力:A
2入力:B
1.50E-10
1.00E-10
5.00E-11
0.00E+00
2.7
2.9
3.1
3.3
電源電圧[V]
3.5
図 4.5 NOR 構成リングオシレータ
２７
第5章 試作チ ッ プの測定
5.1 測定方法
リングオシレータの測定は、直流電源を用いて、試作チップの動作保証電圧
2.7[V]∼3.6[V]間を、0.01[V]ずつ変化させ、ユニバーサルカウンタで、印加電圧
ごとの周波数を測定し、(3.1)の式からゲート１段ごとの遅延時間を求めた。こ
の測定は、HTBasic を用いて自動測定で行った。また、使用器具は、次のもの
を使用した。
・ 直流電源 試作チップに、電源電圧を印加するために使用した。
使用機種は、Agilent 社の「E3631A」である。
・ ユニバーサルカウンタ 試作チップの出力の周波数を測定するために
使用した。
使用機種は、IWATSU 社の「SC−７２０７」
である。
5.2 測定結果
（１）NOT 構成リングオシレータの測定結果
NOT 構成リングオシレータの測定結果を、配線長の変化とファンアウト数の
違いによる遅延時間の変化を、それぞれ図 5.1、図 5.2 に示す。また、ゲート幅
の違いによる遅延時間の変化の測定結果を図 5.3 に示す。
２８
9.50E-11
9.00E-11
遅延時間[s]
8.50E-11
2.7V
2.9V
3.1V
3.3V
3.5V
8.00E-11
7.50E-11
7.00E-11
6.50E-11
6.00E-11
0
20
40
60
80
100
120
配線長[μm]
図 5.1 配線長による遅延時間の変化
2.10E-10
1.90E-10
遅延時間[s]
1.70E-10
2.7V
2.9V
3.1V
3.3V
3.5V
1.50E-10
1.30E-10
1.10E-10
9.00E-11
7.00E-11
5.00E-11
1
2
3
ファンアウト数
4
図 5.2 ファンアウトによる遅延時間の変化
２９
5
9.50E-11
9.00E-11
遅延時間[s]
8.50E-11
2.7V
2.9V
3.1V
3.3V
3.5V
8.00E-11
7.50E-11
7.00E-11
6.50E-11
6.00E-11
0.5
1
1.5
2
2.5
3
3.5
4
ゲート幅[倍]
図 5.3 ゲート幅の違いによる遅延時間の変化
（２）NAND 構成リングオシレータの測定結果
NAND 構成リングオシレータの測定結果を、図 5.4 に示す。
1.70E-10
1.60E-10
1.50E-10
遅延時間[s]
1.40E-10
3入力:A
3入力:B
2入力:A
2入力:B
1.30E-10
1.20E-10
1.10E-10
1.00E-10
9.00E-11
8.00E-11
2.7
2.8
2.9
3
3.1
3.2
電源電圧[V]
3.3
3.4
3.5
図 5.4 NAND 構成リングオシレータの測定結果
３０
3.6
（３）NOR 構成リングオシレータの測定結果
NOR 構成リングオシレータの測定結果を、図 5.5 に示す。
2.20E-10
2.00E-10
遅延時間[s]
1.80E-10
3入力:A
3入力:B
2入力:A
2入力:B
1.60E-10
1.40E-10
1.20E-10
1.00E-10
8.00E-11
2.7
2.8
2.9
3
3.1
3.2
3.3
3.4
3.5
電源電圧[V]
図 5.5 NOR 構成リングオシレータの測定結果
３１
3.6
第6章
まとめ
配線長、
ファンアウトによりゲート１段あたりの遅延時間が変化することが確
認できた。NAND 回路については、トランジスタの直列接続部の入力ルートの
違いにより、遅延時間に変化が現れることが確認できた。また、電源電圧が低
い場合は、チャネル内の電界が低くなり、キャリア速度が低下し、遅延時間が
増加することも確認できた。
ゲート幅が長くなったのにも関わらず、遅延時間が減少しなかった結果につ
いては、レイアウト設計によるものが大きいと考えられる。今回の設計では、
並列に接続することにより、ゲート幅を増加させたが、設計した際、Vdd もし
くは GND をサイドにとらなかったため、不要な容量を作り出してしまい、結果、
それによって、遅延時間を増加させてしまったと考えられる。
また、NAND 構成と NOR 構成のリングオシレータを比べた場合、NOR 構成
の方が遅延時間が長いという測定結果については、ｐと n の W の比によるもの
と考えられる。移動度を考慮して、Wn：Wp＝１：２として、レイアウト設計
を行ったが、実際には、μn：μp=３：１であったため、Wn：Wp＝１：３に
する必要があった。この比の違いにより、Idn と Idp に差が生じ、遅延時間の
差が出来たと考えられる。
最後に、シミュレーション結果と実測値を比べた場合、全般的に実測値の方
が、遅延時間が短くなっていることに関しては、シミュレーションでは出力に
バッファを接続していなかったが、試作チップにはバッファを接続しているた
め、その結果、遅延時間が短くなったものと考えられる。
３２
謝辞
本研究を進めるにあたり、御指導と御鞭撻頂いた高知工科大学電子・光シス
テム工学科矢野政顯教授に心から感謝いたします。また、ご助言を頂くととも
に日頃からお世話になりました高知工科大学電子・光システム工学科原央教授、
橘昌良助教授に厚く御礼申し上げます。
さらに、本研究を行うにあたり、CAD ツールの使用方法や乗算回路設計など
の直接的な御指導を頂いた矢野研究室の谷脇史高氏、田中佳明氏、日頃からお
世話になった矢野研究室、原研究室、橘研究室の皆様方に心から感謝いたしま
す。
３３
参考文献
［1］石崎溌雄・富沢孝・松山泰男 訳：「CMOSVLSI設計の原理」
・丸善株式会社（1999）
［2］久保脩治 著：「トランジスタ・集積回路の技術史」・オーム社（1989）
［3］中村哲郎・石田誠・臼井支朗 著：「集積回路技術の実際」
・産業図書株式会社 （1987）
［4］榎本忠儀 著：「CMOS集積回路 入門から実用まで」・培風館（1996）
[5] Behzad Razavi 著, 黒田 忠広 訳：「アナログCMOS集積回路の設計 応用
編」・丸善株式会社（2003）
[6] 武石喜幸・原央 監修 原央 編著：
「MOS集積回路の基礎」
・近代科学社
（1992）
３４
付録 1 試作チップ詳細
今回（８月２２日）発注したトップセル名 ： TOP_AUGUST_N２
主なセル名 ： EXOR_FREAM_N
RING_CEL2_N
RING_CEL1_N
EXOR_FREAM_N
・複合ゲートの EXOR ×2 （入力の違い）：EXOR_ANDOR_RINGA
EXOR_ANDOR_RINGB
・トランスミッションゲートの EXOR ×2 ：EXOR_TRAN_RINGA
EXOR_TRAN_RINGB
入力端子
・ED0 , ED1 （発信させる RING を選択）
ED0 ED1 選択される RING
0
0
1
1
0
1
0
1
EXOR_ANDOR_RINGA
EXOR_ANDOR_RINGB
EXOR_TRAN_RINGA
EXOR_TRAN_RINGB
・EXOR （EXOR を‘0’または‘1’で発振させるかを選択）
・ES0 , ES1 （出力の選択）
ES0 ES1 選択される RING
0
0
1
1
0
1
0
1
EXOR_ANDOR_RINGB
EXOR_ANDOR_RINGA
EXOR_TRAN_RINGB
EXOR_TRAN_RINGA
出力端子
・E_O
━合計端子使用数 5 本
３５
RING_CEL2 NOT_RING_FREAM1
NOT_RING_FREAM2
NOT020_FREAM
NOT040_FREAM
・NOT_RING_FREAM1
負荷容量の変化として、基本サイズのインバータを接続したもの。イ
ンバータの接続数は、1∼4 段の 4 種類。
接続数 1 段 ： NOT_RING_G1
2 段 ： NOT_RING_G2
3 段 ： NOT_RING_G3
4 段 ： NOT_RING_G4
・NOT_RING_FREAM2
負荷容量の変化として、配線長を変えたもの。配線長は、60、75、90、
105μm の 4 種類とした。
配線長 60μm ： NOT_RING_L1
75μm ： NOT_RING_L2
90μm ： NOT_RING_L3
105μm ： NOT_RING_L4
・NOT020_FREAM
P と N の W をそれぞれ 2 倍にしたインバータのリングと W の大きさ
は同じで、配線長を 30、60、90μm とした。
配線長 0μm ： NOT020_RING
30μm ： NOT020_RING30
60μm ： NOT020_RING60
90μm ： NOT020_RING90
・NOT040_FREAM
P と N の W をそれぞれ 4 倍にしたインバータのリングを、配線長を変
えたもの。配線長は、0、30、60、90μm の 4 種類。
配線長 0μm ： NOT040_RING
30μm ： NOT040_RING30
60μm ： NOT040_RING60
90μm ： NOT040_RING90
３６
入力端子
・C2D0 , C2D1 （発振させる RING の選択）
選択される RING
C2D0
C2D1
0
0
NOT_RING_G4
NOT020_RING
1
0
NOT_RING_G3
NOT_RING_L2
NOT020_RING30
NOT040_RING30
0
1
NOT_RING_G2
NOT_RING_L3
NOT020_RING60
NOT040_RING60
1
1
NOT_RING_G1
NOT_RING_L4
NOT020_RING90
NOT040_RING90
NOT_RING_L1
NOT040_RING
・C2S0 , C2S1 , C2S2 , C2S3 （出力の選択）
→(C2S2 , C2S3)
0
0
0
1
1
0
1
1
0
0
NOT_RING
_G2
NOT020
_RING30
NOT040
_RING30
NOT_RING
_L2
0
1
NOT_RING
_G4
NOT020
_RING90
NOT040
_RING90
NOT_RING
_L4
1
0
NOT_RING
_G3
NOT020
_RING60
NOT040
_RING60
NOT_RING
_L3
1
1
NOT_RING
_G1
NOT020
_RING
NOT040
_RING
NOT_RING
_L1
↑(C2S0 , C2S1)
出力端子
・CEL2
━合計端子使用数 7 本
RING_CEL1 NOT_FREAM2
３７
NOT_FREAM
NAND_FREAM
NOR_FREAM
・NOT_FREAM2
基本サイズのインバータリングの配線長を 15、30、45μm と変えたも
のと、W を N＝6.2μm、P=7.4μm としたものの 4 種類。
配線長 15μm
： NOT010_RING15
30μm
： NOT010_RING30
45μm
： NOT010_RING45
N＝6.2μm、P=7.4μm ： NOT010_RING_N
・NOT_FREAM
基本サイズのインバータの W を変えたもの。W は、1/2 倍、１倍、2 倍、
3 倍の 4 種類。
W ×1/2 ： NOT005_RING
×1 ： NOT010_RING
×2 ： NOT020_RING
×3 ： NOT030_RING
・NAND_FREAM
2 入力の NAND と 3 入力の NAND のリング、入力の仕方をそれぞれ変
えたものの 4 種類。
2 入力の NAND ： NAND_RING_A
NAND_RING_B
3 入力の NAND ： NAND_RING_3A
NAND_RING_3B
・NOR_FREAM
2 入力の NOR と 3 入力の NOR のリング、入力の仕方をそれぞれ変えたも
のの 4 種類。
2 入力の NOR ： NOR_RING_A
NOR_RING_B
3 入力の NOR ： NOR_RING_3A
NOR_RING_3B
入力端子
３８
・C1D0 , C1D1 （発振させる RING の選択）
C1D0 C1D1 選択される RING
NOT010_RING15
NOT005_RING
0
0
NAND_RING_A NOR_RING_A
NOT010_RING30
NOT010_RING
1
0
NAND_RING_B
NOR_RING_B
NOT010_RING45
NOT020_RING
0
1
NAND_RING_3A NOR_RING_3A
NOT010_RING_N
NOT030_RING
1
1
NAND_RING_3B
NOR_RING_3B
・C1S0 , C1S1 , C1S2 , C1S3 （出力の選択）
→(C1S2 , C1S3)
0
0
0
1
1
0
1
0
0
NOT010
_RING30
NAND_RING
_B
NOR_RING
_B
NOT010
_RING
0
1
NOT010
_RING_N
NAND_RING
_3B
NOR_RING
_3B
NOT030
_RING
1
0
NOT010
_RING45
NAND_RING
_3A
NOR_RING
_3A
NOT020
_RING
1
1
NOT010
_RING15
NAND_RING
_A
NOR_RING
_A
NOT005
_RING
↑(C1S0 , C1S1)
出力端子
・CEL１
━合計端子使用数 7 本
３９
1
付録 2 測定プログラム
DIM Vdd(10000),F(10000)
CREATE
"C:¥Documents
and
Settings¥Administrator¥My
Documents¥a.csv",1
ASSIGN @Excel TO "C:¥Documents and Settings¥Administrator¥My
Documents¥a.csv";FORMAT ON
ASSIGN @E3631 TO 710
ASSIGN @E7207 TO 707
CLEAR 7
OUTPUT @E3631;"*RST;*CLS"
OUTPUT @E3631;"*OPC"
OUTPUT @E7207;"*RST"
OUTPUT @E7207;"*CLS"
PRINT "N","Vdd","VddO","f","Id3","Id4"
OUTPUT @Excel;"N";"Vdd";"F"
WAIT .1
OUTPUT @E3631;"APPL P25V,0.0,.01"
OUTPUT @E3631;"APPL N25V,0.0,.01"
OUTPUT @E3631;"APPL P6V,0.0,.01"
OUTPUT @E3631;"OUTP ON"
M=.1
FOR N=1 TO 5000
Vdd(N)=Vdd(N-1)+M
OUTPUT @E3631;"APPL P6V,";Vdd(N);",0.3"
OUTPUT @E7207;"*TRG"
OUTPUT @E7207;"FUNC:FINA"
OUTPUT @E7207;"INPA:COUP DC"
OUTPUT @E7207;"INPA:LPF OFF"
OUTPUT @E7207;"INPA:ATT OFF"
OUTPUT @E7207;"INPA:SLOP POS"
４０
OUTPUT @E7207;"INPA:TLEV:AUTO ON"
OUTPUT @E7207;"GATE:TYPE INT"
OUTPUT @E7207;"GATE:TIME 1"
OUTPUT @E7207;"DATA? XNOW"
ENTER @E7207;F(N)
WAIT .1
PRINT N,Vdd(N),F(N)
OUTPUT @Excel;N,Vdd(N),F(N)
IF Vdd(N)>=3.6 THEN GOTO 640
IF Vdd(N)>=2.7 THEN
M=.01
END IF
NEXT N
OUTPUT @E3631;"APPL P25V,0.0,.01"
OUTPUT @E3631;"APPL N25V,0.0,.01"
OUTPUT @E3631;"APPL P6V,0.0,.01"
OUTPUT @E3631;"OUTP OFF"
END
４１