Arria V GZデバイスでのトランシーバ・コンフィギュレーション

Arria V GZ デバイスでのトランシーバ・コン
フィギュレーション
6
2013.05.06
署名
AV53008
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Arria® V GZ デバイスは、専用トランシーバ・フィジカル・コーディング・サブレイヤ（PCS）と
フィジカル・メディア・アタッチメント（PMA）回路を備えています。
プロトコルを実装するには、表6-12に示されているPHY IPを使用します。
Arria V GZ デバイスは、以下の通信プロトコルをサポートしています：
•
•
•
•
•
10GBASE-Rおよび10GBASE-KR
Interlaken
PCI Express®（PCIe®）—Gen1、Gen2、およびGen3
CPRIおよびOBSAI—確定的レイテンシ・プロトコル
XAUI
他の通信プロトコルやユーザー定義プロトコルのサポートは、以下のPHY IPでイネーブルできま
す：
• さまざまなPCSオプション間でリコンフィギュレーション可能なスタンダードPCSおよび10G
PCSのハードウェア・オプションを使用するネイティブPHY IP
• カスタム・データパスでスタンダードPCSを使用するカスタムPHY IP
• 低レイテンシ・データパス・コンフィギュレーションでスタンダードPCSまたは10G PCSを使
用する低レイテンシPHY IP
関連情報
• Arria V E デバイスの機能
• アルテラ・トランシーバPHY IPコアのユーザー・ガイド
• Arria V Device Handbook: Known Issues
Arria Vデバイス・ハンドブックで更新される章を示します。
10GBASE-Rおよび10GBASE-KR
Arria V GZ トランシーバを使用して、10GBASE-Rは、光学ルータ、サーバ、スイッチなどの光学モ
ジュールLANアプリケーションで使用されて、10GBASE-KRは、ブレード・サーバなどの電気的
バックプレーン・アプリケーションで使用されます。
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ISO
9001:2008
登録済
6-2
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2013.05.06
10GBASE-Rおよび10GBASE-KR
10GBASE-Rは、IEEE 802.3-2008仕様の49項で定義されている10ギガビット・イーサネット・リン
クの特別な物理層の実装です。10GBASE-R PHYはXGMIIインタフェースを使用してIEEE802.3メディ
ア・アクセス・コントロール（MAC）とリコンシリエーション・サブレイヤ（RS）に接続しま
す。IEEE 802.3-2008仕様では、XGMIIインタフェースでは10 Gbpsのデータ・レート、64B/66Bエン
コードでは10.3125 Gbpsのシリアル回線速度をそれぞれサポートするために、10GBASE- Rにそれ
ぞれリンクが必要です。
図 6-1: IEEE802.3 MACとRSに対する10GBASE-R PHYの接続
LAN
CSMA/CD
LAYERS
Higher Layers
LLC (Logical Link Control) or other MAC Client
OSI
Reference
Model
Layers
MAC Control (Optional)
Media Access Control (MAC)
Reconciliation
Application
Presentation
32-bit data, 4-bit control (DDR @ 156.25 MHz)
XGMII
Session
10GBASE-R PCS
Transport
Network
10GBASE-R
PHY
Serial PMA
PMD
Data Link
Physical
10.3125 Gbps
MDI
Medium
10GBASE-LR, -SR, -ER, or -lRM
注: MegaWizard™ Plug-In Managerで、InterfacesメニューのEthernetの10GBASE-R PHY IPコアをイン
スタンス化することで10GBASE-Rリンクを実装できます。
IEEE 802.3ap-2007仕様は、1Gbpsおよび10 Gbps速度のマルチ・データ・レートをサポートするた
めに、バックプレーンにもそれぞれリンクが必要です。10GBASE-KRおよび1000BASE-KXは、IEEE
802.3ap-2007仕様のそれぞれ72項と70項で定義されている10ギガビットおよび1ギガビット・イー
サネット・リンク用の電気的バックプレーンの物理層の実装です。10 Gbpsバックプレーン・イー
サネットの10GBASE-KR実装では、XGMIIインタフェースを使用して、パートナ・リンクとのHCD
（Highest Common Denominator）テクノロジに対する64B/66B PCSエンコーディング、オプショナ
ルFEC（Forward Error Correction）および自動ネゴシエーション（AN）のサポートがあるリコンシ
リエーション・サブレイヤ（RS）と接続します。オプショナルFEC、LT、およびANのロジック
は、コア・ファブリックに実装されます。1 Gbpsバックプレーン・イーサネットの1000BASE-KX
実装では、GMIIインタフェースを使用して、パートナ・リンクとのHCDテクノロジに対する8B/10B
PCSエンコーディングおよび自動ネゴシエーションのサポートがあるリコンシリエーション・サ
ブレイヤ（RS）と接続します。
Altera Corporation
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10GBASE-Rおよび10GBASE-KRのトランシーバ・データパス・コンフィギュレーション
6-3
図 6-2: IEEE802.3 MACとRSに対する10GBASE-KR PHYの接続
LAN
CSMA/CD
LAYERS
Higher Layers
LLC (Logical Link Control) or other MAC Client
OSI
Reference
Model
Layers
MAC Control (Optional)
Media Access Control (MAC)
Reconciliation
Application
Presentation
GMII
XGMII
XGMII
64B/66B PCS
Session
Transport
Network
Data Link
Physical
8B/10B PCS
8B/10B PCS
FEC
PMA
PMA
PMA
PMD
PMD
PMD
AN
AN
AN
MDI
MDI
PHY
MDI
Medium
Medium
Medium
1000BASE-KX
10GBASE-KX4
10GBASE-KR
注: MegaWizard Plug-In Managerで、InterfacesメニューのEthernetの1G/10GbEおよび10GBASE-KR PHY
IPコアをインスタンス化することで、1000BASE-KXサポートのある10GBASE-KRリンクを実装
できます。
1G/10GbEおよび10GBASE-KR PHY IPコアを使用するためにはアルテラ・ライセンスが必要です。
このコアは、10ギガビットおよび1ギガビット・イーサネットのデータ・レート間での10GBASE-R
と1000BASE-Xのリンク、および自動ネゴシエーションをサポートしています。
関連情報
• アルテラ・トランシーバPHY IPコアのユーザー・ガイド
• 10-GbpsイーサネットMAC MegaCoreファンクションのユーザー・ガイド
10GBASE-Rおよび10GBASE-KRのトランシーバ・データパス・コンフィギュレー
ション
以下の図は、10GBASE-Rおよび10GBASE-KRのコンフィギュレーションでイネーブルされるトラン
シーバ・ブロックおよび設定を示しています。
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6-4
10GBASE-Rおよび10GBASE-KRのトランシーバ・データパス・コンフィギュレーション
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10GBASE-R
図 6-3: 10GBASE-Rデータパス・コンフィギュレーション
「Disabled」と示されているブロックは使用されませんが、レイテンシが発生します。「Bypassed」
と示されているブロックは使用されず、レイテンシは発生しません。
Transceiver PHY IP
10GBASE-R PHY IP
Lane Data Rate
10.3125 Gbps
Number of Bonded Channels
None
PCS-PMA Interface Width
40-Bit
Gear Box
Enabled (66:40 Ratio)
Block Synchronizer
Enabled
Disparity Generator/Checker
Bypassed
Enabled
(Self Synchronous Mode)
Scrambler, Descrambler (Mode)
64B/66B Encoder/Decoder
Enabled
BER Monitor
Enabled
CRC32 Generator, Checker
Bypassed
Frame Generator, Synchronizer
Bypassed
RX FIFO (Mode)
Enabled
(Clock Compensation Mode)
TX FIFO (Mode)
Enabled
(Phase Compensation Mode)
TX/RX 10G PCS Latency (Parallel Clock Cycles)
Altera Corporation
TX: 8-12
RX: 15-34
FPGA Fabric-to-Transceiver
Interface Width
64-bit Data
8-bit Control
FPGA Fabric-to-Transceiver
Interface Frequency
156.25 MHz
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6-5
10GBASE-Rおよび10GBASE-KRのトランシーバ・データパス・コンフィギュレーション
図 6-4: 10GBASE-Rコンフィギュレーションでのトランシーバ・チャネル・データパス
64-Bit Data
8-Bit Control
66
tx_serial_data
TX Gear Box
66
Disparity
Generator
Scrambler
64B/66B Encoder
and TX SM
xgmii_tx_clk
(156.25MHz)
(from core)
CRC32
Generator
Frame Generator
TX
FIFO
64-Bit Data
8-Bit Control
Transmitter PMA
Serializer
Transmitter 10G PCS
FPGA
Fabric
40
Parallel Clock (257.8125 MHz)
BER
Monitor
rx_coreclkin
CDR
40
rx_serial_data
Receiver PMA
Deserializer
RX Gear Box
Block Synchronizer
Disparity Checker
De-Scrambler
66
Frame Synchronizer
64-Bit Data
8-Bit Control
64B/66B Decoder
and RX SM
CRC32
Checker
RX FIFO
Receiver 10G PCS
64-Bit
Data
8-Bit
Control
Parallel Clock (Recovered) (257.8125 MHz)
Div 40
xgmii_rx_clk
(156.25MHz)
Parallel and Serial Clocks
(Only from the Central Clock Divider)
fPLL
Central/ Local Clock Divider
Input
Reference
Clock
CMU PLL
Clock Divider
Parallel Clock
Serial Clock
(From the ×1 Clock Lines)
Serial Clock
Parallel and Serial Clocks (From the ×6 or ×N Clock Lines)
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Parallel and Serial Clock
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6-6
10GBASE-Rおよび10GBASE-KRのトランシーバ・データパス・コンフィギュレーション
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10GBASE-KR
図 6-5: 10GBASE-R/KRおよび1000Base-X/KXのデータパス・コンフィギュレーション
Transceiver PHY IP
Link
Link
10GBASE-R/KR
1000BASE-X/KX
10.3125 Gbps
1.25 Gbps
None
None
10G PCS
Standard PCS
40-Bit
10-Bit
Enabled (66:40 Ratio)
Bypassed
Enabled
Automatic Synchronization
State Machine (7-Bit Comma,
10-Bit/K28.5/)
Bypassed
Enabled
Enabled
(Self Synchronous Mode)
Bypassed
Deskew FIFO
64B/66B Encoder/Decoder
Enabled
Enabled
8B/10B Encoder/Decoder
BER Monitor
Enabled
Disabled
Byte Serializer, Deserializer
Bypassed
Disabled
Bypassed
Enabled
RX FIFO (Mode)
Enabled
(Clock Compensation Mode)
Enabled
(Phase Compensation Mode)
RX FIFO (Mode)
TX FIFO (Mode)
Enabled
(Phase Compensation Mode)
Enabled
(Phase Compensation Mode)
TX FIFO (Mode)
TX: 8-12
RX: 15-34
TX: 5-6
RX: 20-24
FPGA Fabric-to-Transceiver
Interface Width
64-bit Data
8-bit Control
8-bit Data
1-bit Control
FPGA Fabric-to-Transceiver
Interface Width
FPGA Fabric-to-Transceiver
Interface Frequency - XGMII Clock
156.25 MHz
125.00 MHz
FPGA Fabric-to-Transceiver
Interface Frequency - GMII Clock
Lane Data Rate
Number of Bonded Channels
PCS Datapath
PCS-PMA Interface Width
Gear Box
Block Synchronizer
Disparity Generator/Checker
Scrambler, Descrambler (Mode)
CRC32 Generator, Checker
Frame Generator, Synchronizer
TX/RX 10G PCS Latency
(Parallel Clock Cycles)
Altera Corporation
Transceiver PHY IP
1G/10Gbe and 10GBASE-KR
Lane Data Rate
Number of Bonded Channels
PCS Datapath
PCS-PMA Interface Width
TX Bitslip
Word Aligner (Pattern Length)
Run Length Violation Checker
Byte Ordering
Rate Match FIFO
TX/RX Standard PCS Latency
(Parallel Clock Cycles)
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6-7
10GBASE-Rおよび10GBASE-KRのサポートされている機能
図 6-6: 10GBASE-R/KRおよび1000BASE-X/KXコンフィギュレーションでのトランシーバ・チャネル・
データパス
Transmitter 10G PCS
TX Gear Box
and Bitslip
Disparity
Generator
Scrambler
64B/66B Encoder
and TX SM
CRC32
Generator
TX
FIFO
64-bit data
8-bit control
xgmii_tx_clk
(156.25 MHz)
from Core
Frame Generator
FPGA
Fabric
66
Transmitter PMA
40
TX Bit Slip
TX Phase
Compensation
FIFO
Byte Serializer
8B/10B Encoder
Serializer
Transmitter Standard PCS
8-bit data and
GMII controls
tx_serial_data
tx_clkout_10g
tx_coreclkin_10g
10
tx_coreclkin_lg
/2
tx_clkout_lg
Receiver PMA
RX Gear Box
Block Synchronizer
Disparity Checker
De-Scrambler
Frame Synchronizer
64B/66B Decoder
and RX SM
CRC32
Checker
64-bit data
8-bit control
RX
FIFO
xgmii_rx_clk (156.25 MHz)
Receiver 10G PCS
66
40
rx_clkout_lg
Word Aligner
Deskew FIFO
Rate Match FIFO
Byte
Deserializer
Byte Ordering
8B/10B Decoder
rx_coreclkin_lg
RX Phase
Compensation
FIFO
8-bit data and
GMII status
rx_serial_data
Receiver Standard PCS
fractional
PLL
CDR
Deserializer
BER
Monitor
rx_coreclkin_l0g
10
/2
Parallel and Serial Clocks
(Only from the Central Clock Divider)
rx_recovered_clk
10G Input
Reference Clock
1G Input
Reference Clock
Central/ Local Clock Divider
CMU PLL,
ATX PLL,
or both PLLs
Clock Divider
Parallel Clock
Serial Clock
(From the ×1 Clock Lines)
Serial Clock
Parallel and Serial Clocks (From the ×6 or ×N Clock Lines)
Parallel and Serial Clock
10GBASE-Rおよび10GBASE-KRのサポートされている機能
以下の機能は、10GBASE-Rおよび10GBASE-KRコンフィギュレーションでのトランシーバでサポー
トされています。
10GBASE-Rおよび10GBASE-KRコンフィギュレーションでのMAC/RSに対する64ビット・シングル・
データ・レート（SDR）インタフェース
IEEE 802.3-2008仕様の46項は、10GBASE-Rおよび10GBASE-KR PCSとイーサネットMAC/RSの間の
XGMIIインタフェースを定義します。XGMIIインタフェースは、156.25 MHzインタフェース・ク
ロックの正負両方のエッジ（ダブル・データ・レート– DDR）でMAC/RSおよびPCSの間でクロッ
クされる32ビット・データおよび4ビット幅のコントロール文字を定義します。
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6-8
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10GBASE-Rおよび10GBASE-KRのサポートされている機能
トランシーバは、IEEE 802.3-2008仕様で定義されているようにMAC/RSに対するXGMIIインタフェー
スをサポートしていません。その代わり、MAC/RSとPCSの間の64ビット・データおよび8ビット・
コントロールSDRインタフェースをサポートしています。
図 6-7: 10GBASE-Rおよび10GBASE-KRコンフィギュレーションでのXGMIIインタフェース（DDR）
とArria V GZ トランシーバ・インタフェース（SDR）
XGMII Transfer (DDR)
Interface Clock (156.25) MHz
TXD/RXD[31:0]
D0
D1
D2
D3
D4
D5
D6
TXC/RXC[3:0]
C0
C1
C2
C3
C4
C5
C6
Transceiver Interface (SDR)
Interface Clock (156.25) MHz
TXD/RXD[63:0]
{D1, D0}
{D3, D2}
{D5, D4}
TXC/RXC[7:0]
{C1, C0}
{C3, C2}
{C5, C4}
10GBASE-Rおよび10GBASE-KRコンフィギュレーションでの64B/66Bエンコーディング/デコーディン
グ
10GBASE-Rおよび10GBASE-KRコンフィギュレーションでのトランシーバは、IEEE802.3-2008仕様
の49項で指定されているように、64B/66Bエンコーディング/デコーディングをサポートします。
64B/66Bエンコーダは、トランスミッタFIFOから64ビット・データと8ビット・コントロール・
コードを受信して、それらを66ビットのエンコードされたデータに変換します。66ビットのエン
コードされたデータには、2つのオーバーヘッド同期ヘッダ・ビットが含まれています。レシー
バPCSはこれらのビットを使用してブロック同期およびビット・エラー・レート（BER）をモニ
タします。
64B/66Bエンコーディングは、受信データへのロックを維持するために、レシーバのクロック・
データ・リカバリ（CDR）に十分な遷移がシリアル・データ・ストリームにあることを確認しま
す。
10GBASE-Rおよび10GBASE-KRコンフィギュレーションでのトランスミッタおよびレシーバ・ステー
ト・マシン
10GBASE- Rおよび10GBASE-KRコンフィギュレーションでのトランシーバは、IEEE802.3- 2008仕様
の図49-14および図49-15に示すトランスミッタおよびレシーバ状態図を実装しています。
トランスミッタ状態図は、10GBASE-Rおよび10GBASE-KR PCSの規則に従って生データをエンコー
ディングすることに加え、リセット時にローカル・フォールト（LBLOCK_T）を送信するだけで
なく、10GBASE-R PCSの規則に違反した場合にエラー・コード（EBLOCK_T）を送信するなどの機
能を実行します。
レシーバ状態図は、10GBASE-Rおよび10GBASE-KR PCSの規則に従って受信データをデコーディン
グすることに加え、リセット時にMAC/ RSにローカル・フォールト（LBLOCK_R）を送信したり、
10GBASE-R PCSの規則に違反した場合にエラー・コード（EBLOCK_R）を代入したりするなどの機
能を実行します。
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10GBASE-Rおよび10GBASE-KRのサポートされている機能
6-9
10GBASE-Rおよび10GBASE-KRコンフィギュレーションでのブロック・シンクロナイザ
レシーバPCSのブロック・シンクロナイザは、レシーバが受信データ・ストリームへのロックを
達成したときを判断します。ブロック・シンクロナイザは、IEEE 802.3-2008仕様の図49-12で示す
ロック状態図を実装しています。
ブロック・シンクロナイザは、ブロック同期を達成したかどうかを示すステータス信号を提供し
ます。
10GBASE-Rおよび10GBASE-KRコンフィギュレーションでの自己同期スクランブル/でスクランブル
トランスミッタ/レシーバPCSのスクランブラ/デスクランブラ・ブロックは、IEEE 802.3-2008仕様
の49項に示されている自己同期スクランブラ/デスクランブラの多項式1 + x39 + x58を実装してい
ます。スクランブラ/デスクランブラ・ブロックは自己同期であり、初期化シードを必要としま
せん。各66ビット・データ・ブロック内に2つの同期ヘッダ・ビットがなければ、ペイロード全
体がスクランブルまたはデスクランブルされます。
10GBASE-Rおよび10GBASE-KRコンフィギュレーションでのBERモニタ
レシーバPCSのBERモニタ・ブロックは、IEEE 802.3-2008仕様の図49-13に示されているBERモニタ
状態図を実装しています。BERモニタは、BERスレッショルドに違反したときを示すステータス
信号をMACに提供します。
10GBASE-Rコアおよび1G/10GbEと10GBASE-KR PHY IPコア（10GBASE-KRモード）は、125 μsウィ
ンドウ内に16個の同期ヘッダ・エラーを受信したときにHigh BERを示すステータス・フラグを提
供します。
10GBASE-Rおよび10GBASE-KRコンフィギュレーションでのクロック補正
レシーバPCSデータパスのレシーバFIFOは、リモート・トランスミッタとローカル・レシーバの
間の最大±100 ppmの差を補正します。レシーバFIFOは、ppm差に応じてアイドル（/I/）挿入およ
びアイドル（/I/）またはオーダ・セット（/O/）の削除によって、差を補正します。
• アイドル挿入 —レシーバFIFOは、8個の/I/コードに続いて/I/または/O/を挿入して、クロック・
レート・ディスパリティを補正します。
• アイドル（/I/）またはシーケンス・オーダ・セット（/O/）削除 —レシーバFIFOは、4個の/I/
コードまたはオーダ・セット（/O/）のどちらか一方を削除して、クロック・レート・ディス
パリティを補正します。レシーバFIFOは、以下のIEEE802.3-2008の検出規則を実装しています：
• 現在のワードの上位4バイトが終端/T/コントロール文字を含んでいない場合、現在のワー
ドの下位4個の/I/コードを削除します。
• レシーバFIFOが2個の連続した/O/オーダ・セットを受信する場合、1個の/O/オーダ・セット
を削除します。
10GBASE-KRおよび1000BASE-KXのリンク・トレーニング
IEEE 802.3ap-2007仕様の72項で定義されているリンク・トレーニング・ファンクションは、コ
ア・ファブリックに実装されています。1G/10GbEおよび10GBASE-KRのPHY IPリンク・トレーニ
ング・ロジックには、トレーニング・フレーム・ジェネレータ、PRBS11ジェネレータ、コント
ロール・チャネルcodec、ローカル・デバイス（LD）トランシーバ送信PMAプリエンファシス係
数ステータス・レポーティング、リンク・パートナ（LP）送信PMAプリエンファシス係数アップ
デート・リクエスト、およびレシーバ・リンク・トレーニング・ステータスが含まれています。
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6-10
AV53008
2013.05.06
1000BASE-Xおよび1000BASE-KXのトランシーバ・データパス
Arria V GZ チャネルは、プリタップ、メイン・タップ、およびファースト・ポストタップの3つの
PMA送信ドライバ・プリエンファシス・タップを採用しています。これらのタップは、10GBASE-KR
PHY動作の72項、セクション72.7.1.10のトランスミッタ出力波形で必要となり定義されています。
10GBASE-KRおよび1000BASE-KXの自動ネゴシエーション
IEEE 802.3ap-2007仕様の73項で定義されている自動ネゴシエーション・ファンクションは、コ
ア・ファブリックに実装される必要があります。1G/10GbEおよび10GBASE-KRのPHY IPの自動ネ
ゴシエーション・ロジックには、DME（Differential Manchester Encoding）ページcodec、ANページ・
ロックおよびシンクロナイザ、および送信、受信、アービトレーションの各ロジック・ステー
ト・マシンが含まれています。
10GBASE-KRのFEC（Forward Error Correction）
IEEE 802.3ap-2007仕様の74項で定義されているFECファンクションは、コア・ファブリックに実
装される必要があります。Arria V GZ デバイスでは、ハードPCSはFEC機能を必要とするアプリケー
ションをサポートしていません。FECサポートがある10GBASE-KRリンクを実装するには、PCS機
能とFECロジックの全体がコア・ファブリック、およびネイティブPHY IPを使用して低レイテン
シ・コンフィギュレーションでコンフィギュレーションされたトランシーバに実装される必要が
あります。
関連情報
ネイティブPHY IPコンフィギュレーション6-85ページの
1000BASE-Xおよび1000BASE-KXのトランシーバ・データパス
以下の図は、1000BASE-Xおよび1000BASE-KXコンフィギュレーションでのトランシーバ・データ
パスとクロック周波数を示しています。
図 6-8: 1000BASE-Xおよび1000BASE-KXのデータパス・コンフィギュレーション
Transmitter Standard PCS
tx_coreclkin_1g
Serializer
TX Bit Slip
tx_serial_data
Transmitter PMA
8B/10B Encoder
TX Phase
Compensation
FIFO
Byte Serializer
FPGA
Fabric
(125 MHz)
/2
tx_clkout_1g
rx_serial_data
CDR
Deserializer
Word Aligner
Deskew FIFO
Receiver PMA
Rate Match FIFO
8B/10B Decoder
Byte
Deserializer
Byte Ordering
rx_coreclkin_1g
RX Phase
Compensation
FIFO
Receiver Standard PCS
(125 MHz)
rx_clkout_1g
/2
Parallel and Serial Clocks
(Only from the Central Clock Divider)
Central/ Local Clock Divider
CMU PLL
Clock Divider
Parallel Clock
Serial Clock
(From the ×1 Clock Lines)
Altera Corporation
Serial Clock
Parallel and Serial Clocks (From the ×6 or ×N Clock Lines)
Parallel and Serial Clock
Arria V GZ デバイスでのトランシーバ・コンフィギュレーション
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1000BASE-Xおよび1000BASE-KXのサポートされている機能
6-11
1000BASE-Xおよび1000BASE-KXのサポートされている機能
以下の機能は、1000BASE-Xおよび1000BASE-KXコンフィギュレーションでのトランシーバでサ
ポートされています。
1000BASE-Xおよび1000BASE-KXコンフィギュレーションでの8B/10Bエンコーダ
1000BASE-Xおよび1000BASE-KXモードでは、8B/10Bエンコーダは、トランスミッタ・フェーズ補
正FIFOから8ビット・データと1ビットのコントロール識別子をクロック・インし、10ビットのエ
ンコードされたデータを生成します。10ビットのエンコードされたデータは、シリアライザに供
給されます。
1000BASE-Xおよび1000BASE-KXコンフィギュレーションでのアイドル・オーダ・セット生成
IEEE 802.3仕様では、GMIIがアイドルのときは常に1000BASE-Xおよび1000BASE-KX PHYがアイド
ル・オーダ・セット（/I/）を連続的に繰り返し送信することが要求されます。これによって、送
信するアクティブ・データがないときは常にビットとワードの同期がレシーバによって維持され
ます。
1000BASE-Xおよび1000BASE-KXの機能モードでは、/K28.5/カンマの後に続くどの/Dx.y/も、現在の
ランニング・ディスパリティに基づいて、トランスミッタによって/D5.6/（/I1/オーダ・セット）
または/D16.2/（/I2/オーダ・セット）に置き換えられます。ただし、/K28.5/の後に続くデータ
が、/D21.5/（/C1/オーダ・セット）または/D2.2/（/C2/）オーダ・セットの場合を除きます。/K28.5/
の前のランニング・ディスパリティが正の場合は、/I1/オーダ・セットが生成されます。ランニ
ング・ディスパリティが負の場合は、/I2/オーダ・セットが生成されます。/I1/の最後のディスパ
リティは、/I1/の最初のディスパリティと反対です。/I2/の最後のディスパリティは、最初のラン
ニング・ディスパリティ（アイドル・コードの直前にあるもの）と同じです。これにより、アイ
ドル・オーダ・セットの最後は負のランニング・ディスパリティになります。/K28.5/の後に続
く/Kx.y/は置き換えられません。
注: /D14.3/、/D24.0/、および/D15.8/は、/D5.6/または/D16.2/によって置き換えられることに注意
してください（/I1/、/I2/オーダ・セットの場合）。/D21.5/（/C1/オーダ・セットの一部）は
置き換えられません。
図 6-9: 自動オーダ・セット生成の例
clock
tx_datain [ ]
K28.5
D14.3
K28.5
D24.0
K28.5
D15.8
K28.5
D21.5
Dx.y
tx_dataout
Dx.y
K28.5
D5.6
K28.5
D16.2
K28.5
D16.2
K28.5
D21.5
Ordered Set
/I1/
/I2/
/I2/
/C2/
1000BASE-Xおよび1000BASE-KXコンフィギュレーションでのリセット状態
tx_digitalresetがデアサートされた後、1000BASE-Xおよび1000BASE-KXトランスミッタは、
tx_datainポートにユーザー・データを送信する前に、3つの/K28.5/カンマ・コード・グループ
を送信します。これは、レシーバでの同期ステート・マシン動作に影響する可能性があります。
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1000BASE-Xおよび1000BASE-KXのサポートされている機能
同期シーケンスの送信をいつ開始したかに応じて、自動的に送信された3つの/K28.5/コード・グ
ループの最後のものと、同期シーケンスの最初の/K28.5/コード・グループとの間に偶数個または
奇数個の/Dx.y/コード・グループが送信されることになります。これら2つの/K28.5/コード・グ
ループの間に偶数個の/Dx.y/コード・グループを受信した場合、同期シーケンスの最初の/K28.5/
コード・グループは、奇数のコード・グループ境界から始まります（rx_even = FALSE）。
IEEE802.3準拠の1000BASE-Xまたは1000BASE-KX同期ステート・マシンは、これをエラー状態とし
て扱い、同期の喪失状態に入ります。
以下の図は、最後に自動送信されたの/K28.5/とユーザーが最初に送信した/K28.5/の間の/Dx.y/が偶
数個ある例を示しています。サイクルn + 3において奇数のコード・グループで受信されたユー
ザー送信の最初の/K28.5/コード・グループによって、レシーバの同期ステート・マシンは同期の
喪失状態になります。サイクルn + 3およびn + 4の最初の同期オーダ・セット/K28.5/Dx.y/は無視さ
れ、同期に成功するには更に3つのオーダ・セットが必要です。
図 6-10: 1000BASE-Xおよび1000BASE-KXコンフィギュレーションでのリセット状態の例
n
n+1
n+2
n+3
n+4
Dx.y
Dx.y
K28.5
Dx.y
clock
tx_digitalreset
tx_dataout
K28.5
xxx
K28.5
K28.5
K28.5
K28.5
Dx.y
K28.5
Dx.y
1000BASE-Xおよび1000BASE-KXコンフィギュレーションでのレート・マッチFIFO
1000BASE-Xおよび1000BASE-KXモードでは、レート・マッチFIFOは、アップストリーム・トラン
スミッタおよびローカル・レシーバの基準クロック間の最大±100 ppm（計200 ppm）までの差を
補正できます。1000BASE-Xおよび1000BASE-KXプロトコルでは、トランスミッタはIEEE 802.3仕様
で規定される規則にしたがって、パケット間ギャップ時にアイドル・オーダ・セット/I1/
（/K28.5/D5.6/）および/I2/（/K28.5/D16.2/）を送信する必要があります。
レート・マッチ動作は、ワード・アライナ内の同期ステート・マシンがrx_syncstatus信号を
Highにドライブすることにより同期の達成を示した後に開始されます。レート・マッチャは、
レート・マッチFIFOのオーバーフローまたはアンダーランを防止するためにシンボルを1個だけ
削除することが必要な場合でも、/I2/オーダ・セットの両方のシンボル（/K28.5/および/D16.2/）
を削除または挿入します。レート・マッチャは、レート・マッチ動作を実行するのに必要な数
の/I2/オーダ・セットを挿入または削除できます。
以下の図は、3個のシンボルを削除する必要がある場合のレート・マッチFIFO削除の例を示して
います。レート・マッチFIFOは、/I2/オーダ・セットだけを削除することができるため、2個の/I2/
オーダ・セットを削除（4個のシンボルを削除）します。
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1000BASE-Xおよび1000BASE-KXのサポートされている機能
6-13
図 6-11: 1000BASE-Xおよび1000BASE-KXコンフィギュレーションでのレート・マッチ削除の例
/I2/ SKIP Symbol Deleted
First /I2/ Skip Ordered Set
Second /I2/ Skip Ordered Set
datain
Dx.y
K28.5
D16.2
K28.5
dataout
Dx.y
K28.5
D16.2
Dx.y
D16.2
Third /I2/ Skip Ordered Set
K28.5
D16.2
Dx.y
rx_rmfifodatadeleted
以下の図は、1個のシンボルを挿入する必要がある場合のレート・マッチFIFO挿入の例を示して
います。レート・マッチFIFOは、/I2/オーダ・セットだけを挿入することができるため、1個の/I2/
オーダ・セットを挿入（2個のシンボルを挿入）します。
図 6-12: 1000BASE-Xおよび1000BASE-KXコンフィギュレーションでのレート・マッチ挿入の例
First /I2/ Ordered Set
Second /I2/ Ordered Set
datain
Dx.y
K28.5
D16.2
K28.5
D16.2
dataout
Dx.y
K28.5
D16.2
K28.5
D16.2
K28.5
D16.2
Dx.y
rx_rmfifodatainserted
rx_rmfifodatadeletedおよびrx_rmfifodatainsertedの2つのレジスタ・ビットは、レー
ト・マッチFIFOの削除および挿入のイベントを示します。rx_rmfifodatadeletedおよび
rx_rmfifodatainsertedの両方のステータス・フラグは、各/I2/オーダ・セットが削除および
挿入されたときにHighにラッチされます。
1000BASE-Xおよび1000BASE-KXコンフィギュレーションでのワード・アライナ
1000BASE-Xおよび1000BASE-KX機能モードでのワード・アライナは、自動同期ステート・マシ
ン・モードにコンフィギュレーションされます。Quartus IIソフトウェアは、同期ステート・マシ
ンを自動的にコンフィギュレーションして、レシーバが3つ連続した同期オーダ・セットを受信
したときに同期を示します。同期オーダ・セットは、/K28.5/コード・グループとそれに続く奇数
個の有効な/Dx.y/コード・グループです。レシーバが同期を達成する最も迅速な方法は、3つの連
続する{/K28.5/, /Dx.y/}オーダ・セットを受信することです。
レシーバの同期は、各チャネルのrx_syncstatusポート上で示されます。rx_syncstatus
ポートがHighのときはレーンが同期していることを示し、rx_syncstatusポートがLowのとき
はレーンが同期に失敗したことを示します。レシーバは、3つ未満の有効なコード・グループに
よって分離された4つの無効なコード・グループを検出したとき、またはリセットされたときに、
同期を失います。
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1000BASE-Xおよび1000BASE-KXコンフィギュレーションでの同期ステート・マシン・パラメータ
1000BASE-Xおよび1000BASE-KXコンフィギュレーションでの同期ステート・マシ
ン・パラメータ
表6-1: 1000BASE-Xまたは1000BASE-KXモードでの同期ステート・マシンのパラメータ
同期ステート・マシンのパラメータ
設定
受信後同期が達成される有効な{/K28.5/, /Dx,y/}オーダ・セット数
3
受信後同期が失われるエラー数
4
受信後エラー・カウントを1減少させる、連続する正常コード・グループ数
4
10GBASE-R、10GBASE-KR、1000BASE-X、および1000BASE-KXコンフィギュレーショ
ンでのトランシーバ・クロッキング
トランシーバ・バンクのCMU PLLまたは補助トランスミッタ（ATX）PLLは、10GBASE-R、
10GBASE-KR、1000BASE-X、および1000BASE-KXチャネルのパラレル・クロック用のトランスミッ
タ・シリアルおよびフラクショナルPLLを生成します。以下の表に、コンフィギュレーションの
詳細について示します。
表6-2: 10GBASE-R、10GBASE-KR、および1000BASE-KXコンフィギュレーションでの入力基準クロック
周波数およびインタフェース・スピードの仕様
PHYの IPタイプ
10GBASE-R PHY IP
PHYタイプ
10GBASE-R
1G/10GbEおよび
10GBASE-Rおよび
10GBASE-KR PHY IP 10GBASE-KR
FPGAファブリックFPGAファブリック基準クロック周波数
トランシーバ・イン
トランシーバ・イン
（MHz）
タフェース周波数
タフェース幅
（MHz）
644.53125、
322.265625
156.25
64ビット・デー
タ、8ビット・コン
トロール
644.53125、
322.265625
156.25
64ビット・デー
タ、8ビット・コン
トロール
1G/10GbEおよび
1000BASE-Xおよび 125, 62.5
10GBASE-KR PHY IP 1000BASE-KX
8ビット・データ、 125
gmii_tx_enおよ
びgmii_tx_errコ
ントロール
Interlaken
Interlakenはスケール化可能であり、10から100 Gbps以上の伝送速度を可能にするチップ間インタ
コネクト・プロトコルです。
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Interlaken
6-15
Arria V GZ デバイスは、Interlakenコンフィギュレーションでレーンごとに最大12.5 Gbpsの送信速
度をサポートしています。InterlakenコンフィギュレーションでのPCSブロックはすべて、Interlaken
Protocol Definitionのレビジョン1.2に準拠しています。
MegaWizard Plug-In Managerで、InterfacesメニューのInterlakenのInterlaken PHY IPをインスタンス
化することで、Interlakenリンクを実装できます。
関連情報
アルテラ・トランシーバPHY IPコアのユーザー・ガイドのInterlaken PHY IPコアの章を参照してく
ださい。
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トランシーバ・データパス・コンフィギュレーション
トランシーバ・データパス・コンフィギュレーション
図 6-13: Interlakenデータパス・コンフィギュレーション
「Disabled」として表示されているブロックは使用されませんが、レイテンシが発生します。
「Bypassed」として表示されているブロックは使用されず、レイテンシが発生しません。デー
タ・レートおよび周波数の最大値は、最速のスピード・グレード・デバイス用です。
Transceiver PHY IP
Interlaken PHY IP
Lane Data Rate
3.125 - 12.5 Gbps
Number of Channels
1-24
PCS-PMA Interface Width
40-Bit
Gear Box
Enabled (67:40 Ratio)
Block Synchronizer
Enabled
Disparity Generator/Checker
Enabled
Scrambler, Descrambler (Mode)
64B/66B Encoder/Decoder
Bypassed
BER Monitor
Bypassed
CRC32 Generator, Checker
Enabled
Frame Generator, Synchronizer (Interlaken)
TX FIFO, RX FIFO (Mode)
FPGA Fabric-to-Transceiver
Interface Width
FPGA Fabric-to-Transceiver
Interface Frequency
Enabled
Enabled
(Elastic Buffer Mode)
TX/RX 10G PCS Latency (Parallel Clock Cycles)
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Enabled
(Frame Synchronous Mode)
TX: 7-28
RX: 14-21
64-bit Data
1-bit Control/Data
FIFO flow control signals
78.125 - 312.5 MHz
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サポートされている機能
図 6-14: Interlakenコンフィギュレーションでのトランシーバ・チャネル・データパス
tx_serial_data
Transmitter PMA
Serializer
TX
Gear Box
Disparity
Generator
Scrambler
TX FIFO
Controls and Status (1)
CRC32
Generator
Frame Generator
TX
FIFO
64-Bit Data
64B/66B Encoder
and TX SM
Transmitter 10G PCS
1-Bit
Control
40
tx_coreclkin
tx_clkout/tx_user_clkout
Parallel Clock (Lane Data Rate/40)
rx_serial_data
40
Receiver PMA
CDR
RX
Gear Box
Block
Synchronizer
Descrambler
Frame Synchronizer
RX FIFO
Controls and Status (2), (3)
64B/66B Decoder
and RX SM
RX
FIFO
CRC32
Checker
1-Bit Control
Disparity Checker
Receiver 10G PCS
64-Bit Data
Deserializer
FPGA
Fabric
rx_coreclkin
Parallel Clock (Recovered - Lane Data Rate/40)
rx_clkout/rx_user_clkout
Central/ Local Clock Divider
CMU PLL
Serial Clock
(From the ×1 Clock Lines)
Clock Divider
Parallel and Serial Clocks (From the ×6 or ×N Clock Lines)
Parallel Clock
Serial Clock
Parallel and Serial Clocks
Notes:
(1) TX FIFO Control and Status (transmit backpressure and datavalid, synchronization done)
(2) RX FIFO Control (receive FIFO read enable and datavalid)
(3) RX FIFO Status (receive FIFO overflow and partially empty)
サポートされている機能
Interlakenプロトコルは、数多くのフレーミング・レイヤ・ファンクションをサポートしていま
す。それらのファンクションは、Interlaken Protocol Definitionのレビジョン1.2で定義されていま
す。
表6-3: Interlakenコンフィギュレーションでサポートされている機能
機能
サポートの有無
メタフレーム生成およびペイロード挿入
有
ブロック同期（ワード・アラインメント）およびメタフレーム同期（フレーム同
期）
有
64B/67Bフレーミング
有
±96ビットのディスパリティ・メンテナンス
有
フレーム同期スクランブリングとデスクランブリング
有
診断ワードの生成
有
フレーミング・レイヤのコントロール・ワード転送
有
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サポートされている機能
機能
サポートの有無
CRC-32の生成とレーン・データ・インテグリティのチェック
有
マルチ・レーン・デスキュー・アラインメント
有
送受信FIFOバックプレッシャの制御およびハンドシェイク
使用可
ブロック・シンクロナイザ
レシーバPCSのブロック・シンクロナイザは、64B/67Bワード境界をロックして、それを維持し
ます。このブロックは、データ・ストリーム内の有効な同期ヘッダ・ビットを検索し、連続した
64個のリーガル同期パターンを見つけるとロックします。64B/67Bワード境界をロックすると、
ブロック・シンクロナイザは無効な同期ヘッダ・ビットを継続的にモニタしてフラグを立てま
す。連続した64個のワード境界の中に無効な同期ヘッダ・ビットが16個以上見つかった場合、ブ
ロック・シンクロナイザはロック・ステートをデアサートして、有効な同期ヘッダ・ビットを再
度検索します。
ブロック・シンクロナイザは、Interlaken Protocol Definition v1.2の図13に示されているフロー図を
実装しており、FPGAファブリックにワード・ロック・ステータスを提供します。
64B/67Bフレーム・ジェネレータ
Interlaken Protocol Definition v1.2で説明しているように、送信フレーム・ジェネレータは64B/67Bエ
ンコーディングを実装しています。Interlakenのメタフレーム・ジェネレータは、フレーミング・
レイヤ・コントロール・ワード、フレーム・シンクロナイザ、スクランブラ・ステート、スキッ
プ・ワード、および診断ワードを同期して生成し、トランスミッタ・データをメタフレームのペ
イロードにマップします。メタフレームの長さは5から最大8191までプログラム可能で、8バイ
ト・ワードです。
注: トランスミッタとレシーバの両方で、同じ値のメータフレームの長さがプログラムされてい
ることを確認してください。
フレーム・シンクロナイザ
レシーバ・フレーム・シンクロナイザはメタフレームの境界を区別して、同期、スクランブラ・
ステート、スキップ、および診断の各フレーミング・レイヤ・コントロール・ワードを検索しま
す。4連続で同期ワードが特定されると、フレーム・シンクロナイザはフレームをロックした状
態になります。後続のメタフレームは、同期ワードとスクランブラ・ステート・ワードが有効で
あることをチェックされます。4連続の無効な同期ワード、または3連続のミスマッチ・スクラン
ブラ・ステート・ワードが受信されると、フレーム・シンクロナイザはフレームのロックを失い
ます。また、このときフレーム・シンクロナイザは、FPGAファブリックにレシーバ・メタフレー
ムのロック・ステータスを提供します。
ランニング・ディスパリティ
ディスパリティ・ジェネレータは、± 96ビット境界のランニング・ディスパリティを維持するた
めに、送信された各ワード内のビットのセンスを反転させます。Interlaken Protocol Definition Revision
1.2の表4に説明しているように、ビット位置66にフレーミング・ビットを供給します。フレーミ
ング・ビットは、そのワードのビット[63:0]が反転されているかどうかを識別するために、ディ
スパリティ・チェッカをイネーブルします。
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サポートされている機能
6-19
フレーム同期スクランブル/デスクランブル
トランスミッタ/レシーバPCSのスクランブラ/デスクランブラ・ブロックは、Interlaken Protocol
Definition Revision 1.2に基づいてクランブラ/デスクランブラ多項式 x58 + x39 + 1を実装します。同
期ワードやスクランブラ・ステート・ワードだけでなく、64B/67Bフレーミング・ビットもスク
ランブル/デスクランブルされません。InterlakenのPHY IPコアは、ランダムな線形フィードバッ
ク・シフト・レジスタ（LFSR）の初期シード値をレーンごとに自動的にプログラムします。
Interlaken Protocol Definition Revision 1.2の図1に示すステート・フローで説明しているように、レ
シーバPCSは、スクランブラをメータ・フレームに同期させます。
フレーム・シンクロナイザは、Avalon® Memory-Mapped Management Interfaceを使用している場合、
エラーおよびパフォーマンス監視ポートの全セットをFPGAファブリックのインタフェースおよ
びレジスタ・ステータス・ビットに対して機能させます。レシーバ・レディ・ポート、フレー
ム・ロック・ステータス、およびCRC（Cyclic Redundancy Check）-32エラー検出ポートは、FPGA
ファブリックに使用可能です。Avalon Memory-Mapped Management Interfaceは、ワード境界ロッ
ク、フレーム・ロック・ステータス、同期ワード・エラー検出、スクランブラ・ミスマッチ・エ
ラー、およびCRC-32エラー検出ステータス・レジスタ・ビットを使用して追加機能を提供しま
す。
スキップ・ワードの挿入
フレーム・ジェネレータは、スクランブラ・ステート・ワードに続くすべてのメタフレームを使
用して修正必須ロケーション・スキップ・ワードを生成し、トランスミッタFIFOキャパシティ・
ステートに基づいて追加のスキップ・ワードを生成します。
スキップ・ワードの削除
フレーム・シンクロナイザは、スキップ・ワードを削除しません。その代わり、フレーム・シン
クロナイザは受信するスキップ・ワードをMACレイヤに転送して、MACがデスキュー・アライン
メントを維持・実行できるようにします。
診断ワードの生成とレーン・データ・インテグリティのチェック（CRC-32）
CRC-32ジェネレータは、各メタフレーム用にCRCを計算して、そのメタフレームの診断ワードに
それを追加します。FPGAファブリックには、オプショナルなCRC-32エラー・フラグも提供され
ます。
フレーミング・レイヤのコントロール・ワード転送
4つのメタフレーム・フレーミング・レイヤ・コントロール・ワード、つまり同期、スクランブ
ラ・ステート、スキップ、および診断の各ワードは削除されませんが、MACレイヤに転送されま
す。この動作によって、MACレイヤはマルチレーン・デスキュー・アラインメントをFPGAファ
ブリック内でできるようになります。
マルチ・レーン・デスキュー・アラインメント
Interlaken PHY IPは、マルチ・レーン・デスキュー・アラインメントをサポートしていません。コ
ア・ファブリックにマルチ・レーン・デスキュー・ステート・マシンを実装するか、またはFPGA
ファブリック内にAltera Interlaken MegaCore®ファンクションを実装する必要があります。
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トランシーバ・クロッキング
送受信FIFOコントロールおよびステータス
Interlaken PCSは、送受信FIFOをエラスティック・バッファ・モードにコンフィギュレーションし
ます。このモードの動作では、レーン同期信号、バックプレッシャおよびFIFOコントロール信
号、およびステータス・ポート信号がハンドシェイク用としてMACレイヤに提供されます。
トランシーバ・マルチ・レーン結合および送信スキュー
ソフト結合IPは、トランシーバでのInterlaken結合で使用されます。各レーンのトランシーバ・ク
ロッキングは、非結合としてコンフィギュレーションされます。マルチ・レーン・デザインで
は、各バンクの送信PLLから等距離にある専用PLL基準クロック・ピンを選択する必要がありま
す。レーン間スキューを最小限に抑えるために、レーン・ボード・トレースを厳密に一致させる
必要があります。
関連情報
• 各機能に関連するInterlaken PHY IPコントロールおよびステータス信号について詳しくは、ア
ルテラ・トランシーバPHY IPコアのユーザー・ガイドのInterlaken PHY IPコアの章を参照して
ください。
• Interlaken MegaCoreファンクションのユーザー・ガイド
トランシーバ・クロッキング
ここでは、Interlakenプロトコルでのトランシーバ・クロッキングについて説明します。
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トランシーバ・クロッキング
6-21
図 6-15: 4レーンInterlakenコンフィギュレーションで使用可能なクロッキング・リソース
×6 Clock Lines
Ch5
Receiver PCS
Clock Divider
Ch4
Receiver PCS
To Transmitter Channel
Receiver PMA
Deserializer
Clock Divider
Ch3
Receiver PCS
To Transmitter Channel
Receiver PMA
Deserializer
Clock Divider
Ch2
Receiver PCS
To Transmitter Channel
Receiver PMA
Deserializer
Clock Divider
Ch1
Receiver PCS (Master)
To Transmitter Channel
Receiver PMA
Deserializer
Clock Divider
Ch0
Receiver PCS
To Transmitter Channel
Receiver PMA
Deserializer
Local Clock Divider
CMU PLL
Clock Divider
CDR
Input
Reference
Clock
Central Clock Divider
CMU PLL
CDR
Input
Reference
Clock
Local Clock Divider
CMU PLL
CDR
Input
Reference
Clock
Local Clock Divider
CMU PLL
CDR
(2)
Input
Reference
Clock
Central Clock Divider
CMU PLL
CDR
Input
Reference
Clock
Local Clock Divider
CMU PLL
×1 Clock Lines
Receiver PMA
Deserializer
CDR
Input
Reference
Clock
To Transmitter Channel
Parallel Clock
Serial Clock
Parallel and Serial Clocks
CMU PLLは、トランシーバ・バンク内の最大5個のInterlakenレーンにクロックを提供することが
あります。ATX PLLが使用されている場合、PLLはトランシーバ・バンク内のInterlakenレーンを最
大6個までクロックできます。
注: ATX PLLをイネーブルするには、Interlaken PHY IPのPLL typeパラメータでATX PLLを選択する
必要があります。
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PCI Express（PCIe）—Gen1、Gen2、およびGen3
PCI Express（PCIe）—Gen1、Gen2、およびGen3
PCIe仕様（バージョン3.0）で、Gen1（2.5 Gbps）、Gen2（5 Gbps）、およびGen3（8 Gbps）のシ
グナリング・レートでのPCIe準拠の物理層デバイスの実装について詳細が提供されています。
デバイスはPCIeハードIPブロックを内蔵しており、これを使用してPCIeプロトコル・スタックの
PHY-MAC層、データ・リンク層、およびトランザクション層を実装することができます。最大4
個のPCIeハードIPブロックがArria V GZ デバイス内にあります。PCIeハードIPブロックをイネーブ
ルしている場合、トランシーバはハードIPブロックと接続します。その他の場合、トランシーバ
はPIPEインタフェースを介して直接接続しています。そして、コア・ファブリックからSoft-IP
MACレイヤ、データ・リンク・レイヤ、およびトランザクション・レイヤをPIPEインタフェース
に実装する必要があります。
以下の方法でトランシーバをPCIe機能コンフィギュレーションにコンフィギュレーションできま
す。
• PCI Express用Arria V GZハードIP
• PCI Express用PHY IPコア（PIPE）
以下の表は、PCIe機能コンフィギュレーションでのトランシーバでサポートされている2つの方
法を示しています。
表6-4: トランシーバのサポート
サポートの種類
PCI Express用Arria V GZ ハードIP
PCI Express用PHY IPコア（PIPE）
Gen1、Gen2、およびGen3のデー 有
タ・レート
有
MAC、データ・リンク、および 有
トランザクション・レイヤ
—
トランシーバ・インタフェース PIPE 3.0を介したハードIP類似の Gen1およびGen2用PIPE 2.0
サポート
Gen1/Gen2サポートのあるGen3用
PIPE 3.0類似のサポート
MegaWizard Plug-In Managerで、Interfacesメニューの PCI ExpressでPHY IP Core for PCI Express (PIPE)
をインスタンス化することで、PCI Express（PIPE）コンフィギュレーション用のPHY IPコアを実
装できます。
Arria V GZ トランシーバは、x1、x2、x4、およびx8レーンのコンフィギュレーションをサポート
しています。PCIe x1コンフィギュレーションでは、各チャネルのPCSおよびPMAブロックは個別
にクロックされてリセットされます。PCIe x2、x4、およびx8コンフィギュレーションでは、2レー
ン、4レーン、および8レーンのPCIeリンク用のチャネル結合をサポートしています。結合チャネ
ル・コンフィギュレーションでは、すべての結合チャネルのPCSとPMAブロックは、共通のク
ロックおよびリセット信号を共有します。
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トランシーバ・データパス・コンフィギュレーション
6-23
関連情報
• PCI Express用Arria VハードIPのユーザー・ガイド
• アルテラ・トランシーバPHY IPコアのユーザー・ガイドのPCI Express用PHY IPコア（PIPE）の
章を参照してください。
トランシーバ・データパス・コンフィギュレーション
PCI Express用のトランシーバ・データパスは、Gen3がイネーブルされているかどうかに応じて異
なります。
Arria V GZ デバイスでのトランシーバ・コンフィギュレーション
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6-24
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2013.05.06
トランシーバ・データパス・コンフィギュレーション
図 6-16: PCIe Gen1およびGen2のPIPEデータパス・コンフィギュレーション
このトランシーバ・データパス・コンフィギュレーションは、Gen3がイネーブルされていない
ときのコンフィギュレーション用です。
IP
PHY IP Core for PCI Express (PIPE)
Bonded Data Rate
2.5 Gpbs for Gen1
5.0 Gbps for Gen2
100/125 MHz
100/125 MHz
Reference Clock
Number of Bonded Channels
x1, x2, x4, x8
x1, x2, x4, x8
10-Bit
10-Bit
Automatic
Synchronization
State Machine
(/K28.5/K28.5-/)
Automatic
Synchronization
State Machine
(/K28.5/K28.5-/)
Rate Match FIFO
Enabled
Enabled
8B/10B Encoder/Decoder
Enabled
Enabled
PMA-PCS Interface Width
Word Aligner (Pattern)
PCIe hard IP
Byte Serializer/Deserializer
Disabled
Disabled
Enabled
Enabled
TX/RX Standard PCS Latency
(Parallel Clock Cycles)
5 / 22
4-4.5 /
14-14.5
4-4.5 /
14-14.5
PCS-PIPE 2.0 Interface Width
8-Bit
16-Bit
16-Bit
125 MHz
250 MHz
PCS-PIPE 2.0 Interface
Frequency
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Disabled
250 MHz
Arria V GZ デバイスでのトランシーバ・コンフィギュレーション
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トランシーバ・データパス・コンフィギュレーション
6-25
図 6-17: PCI Expressデータパス・コンフィギュレーションでのPCIe Gen1、Gen2、およびGen3のハー
ドIPおよびPHY IPコア
このトランシーバ・データパス・コンフィギュレーションは、Gen3がイネーブルされていると
きのコンフィギュレーション用です。
Hard IP for PCI Express and
PHY IP Core for PCI Express with Gen3 enabled
IP
Bonded Data Rate
2.5 Gpbs for Gen1
5.0 Gbps for Gen2
8.0 Gbps for Gen3
Hard
Hard
Soft
100/125 MHz
100/125 MHz
100/125 MHz
x1, x2, x4, x8
x1, x2, x4, x8
x1, x2, x4, x8
10-Bit
10-Bit
32-Bit
Automatic
Synchronization
State Machine
(/K28.5/K28.5-/)
Automatic
Synchronization
State Machine
(/K28.5/K28.5-/)
8B/10B Encoder/Decoder
Enabled
Enabled
Disabled
Gear Box and Block Synchronizer
Disabled
Disabled
Enabled
128B/130B Encoder/Decoder
Disabled
Disabled
Enabled
Scrambler/Descrambler
Disabled
Disabled
Enabled
Byte Serializer/Deserializer
Enabled
Enabled
Disabled
1.5-2.25 /
6.5-7.25
1.5-2.25 /
6.5-7.25
1.5-2.25 /
6.5-7.25
32-Bit
32-Bit
32-Bit
Reset Controller (1)
Reference Clock
Number of Bonded Channels
PMA-PCS Interface Width
Word Aligner (Pattern)
TX/RX Standard PCS Latency
(Parallel Clock Cycles)
PIPE 3.0-like Width
Hard IP Avalon ST Interface Width (2)
Hard IP Avalon ST
Interface Width (2)
64-Bit, 128-Bit
125 MHz, 250 MHz
64-Bit, 128-Bit
125 MHz, 250 MHz
Disabled
64-Bit, 128-Bit,
256-Bit
125 MHz, 250 MHz
トランシーバ・チャネルのデータパス
以下の図は、Gen3ディセーブル時のPIPEコンフィギュレーションを使用したPCIe Gen1/Gen2コン
フィギュレーション用の、Arria V GZ のトランスミッタおよびレシーバのチャネル・データパス
です。このコンフィギュレーションでは、トランシーバはPIPE 2.0準拠のインタフェースに接続
します。
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6-26
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PCIeコンフィギュレーションでサポートされている機能
図 6-18: Gen3ディセーブル時のPIPEコンフィギュレーションでのPCIe Gen1/Gen2用のトランシーバ・
チャネルのデータパス
Transmitter Standard PCS
rx_serial_data
CDR
Deserializer
Word Aligner
Deskew FIFO
Rate Match FIFO
Byte Deserializer
Byte Ordering
Receiver PMA
8B/10B Decoder
Receiver Standard PCS
RX Phase
Compensation
FIFO
tx_serial_data
Serializer
TX Bit
Slip
8B/10B Encoder
Byte Serializer
TX Phase
Compensation
FIFO
PIPE Interface
PCI Express Hard IP
FPGA
Fabric
Transmitter PMA
以下の図は、32ビットPIPE 3.0類似インタフェースとPCI Expressベース仕様バージョン3.0イネー
ブル時のPCIe Gen1/Gen2/Gen3コンフィギュレーション用の、Arria V GZ のトランスミッタおよび
レシーバのチャネル・データパスです。
図 6-19: PCIe Gen1/Gen2/Gen3コンフィギュレーションでのトランシーバ・チャネルのデータパス
Receiver PMA
Word Aligner
Deskew FIFO
Rate Match FIFO
8B/10B Decoder
Byte Deserializer
Byte Ordering
RX Phase
Compensation
FIFO
Receiver Standard PCS
rx_serial_data
Deserializer
Block
Synchronizaer
Rate Match FIFO
128B/130B
Decoder
Descrambler
Receiver Gen3 PCS
CDR
PIPE Interface
FPGA
Fabric
PCI Express Hard IP
TX Phase
Compensation
FIFO
Byte Serializer
Transmitter Standard PCS
tx_serial_data
Gear Box
TX Bit
Slip
Serializer
Scrambler
Transmitter PMA
8B/10B Encoder
128B/130B
Encoder
Transmitter Gen3 PCS
関連情報
Arria Vデバイスでのトランシーバ・アーキテクチャ
PCIeコンフィギュレーションでサポートされている機能
PCIeコンフィギュレーションでサポートされている機能は、2.5 Gbps、5 Gbps、および8 Gbpsデー
タ・レートのコンフィギュレーションとは異なっています。
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6-27
PCIeコンフィギュレーションでサポートされている機能
表6-5: PCIeコンフィギュレーションでサポートされている機能
Gen1
Gen2
Gen3
（2.5 Gbps）
（5 Gbps）
（8 Gbps）
x1、x2、x4、x8リンク・コンフィギュレーション
使用可
使用可
使用可
PCIe準拠同期ステート・マシン
使用可
使用可
使用可
±300 ppm（合計600 ppm）のクロック・レート補正
使用可
使用可
使用可
8ビットFPGAファブリック-トランシーバ・インタフェー
ス（PIPE 2.0）
使用可
—
—
16ビットFPGAファブリック-トランシーバ・インタフェー
ス（PIPE 2.0）
使用可
使用可
—
32ビットFPGAファブリック-トランシーバ・インタフェー
ス（PIPE 3.0類似）
—
—
使用可
64ビットのハードIP Avalon-STインタフェース幅（ハード
IPのみ）
使用可
使用可
使用可
128ビットのハードIP Avalon-STインタフェース幅（ハー
ドIPのみ）
使用可
使用可
使用可
256ビットのハードIP Avalon-STインタフェース幅（ハー
ドIPのみ）
—
使用可
使用可
トランスミッタ・ドライバ電気的アイドル
使用可
使用可
使用可
レシーバ検出
使用可
使用可
使用可
8B/10Bエンコーダ/デコーダ・ディスパリティ制御。
使用可
使用可
—
—
—
使用可
パワー・ステート管理
使用可
使用可
使用可
レシーバPIPEステータス・エンコーディング
（pipe_rxstatus[2:0]）
使用可
使用可
使用可
2.5 Gbpsと5 Gbps間でのシグナリング・レートのダイナ
ミックな切り替え
—
使用可
—
2.5 Gbps、5 Gbpsおよび8 Gbps間でのシグナリング・レー
トのダイナミックな切り替え
—
—
使用可
差動出力電圧制御用のダイナミックなトランスミッタ・
マージン
—
使用可
使用可
-3.5dBと-6dBのダイナミックなトランスミッタ・バッ
ファ・ディエンファシス
—
使用可
使用可
ダイナミックなGen3トランシーバ・プリエンファシス、
ディエンファシス、およびイコライゼーション
—
—
使用可
機能
128B/130Bエンコーダ/デコーダ
Arria V GZ デバイスでのトランシーバ・コンフィギュレーション
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6-28
PCIeコンフィギュレーションでサポートされている機能
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PIPE 2.0インタフェース
PCIe PIPEコンフィギュレーションでは、各チャネルがPIPEインタフェース・ブロックを備えてい
ます。このブロックは、PHY-MACレイヤおよびトランシーバ・チャネルPCSとPMAブロックの間
でデータ、コントロールおよびステータス信号を転送します。PIPEコンフィギュレーションは、
PIPE 2.0仕様に準拠しています。PIPEコンフィギュレーションを使用する場合、FPGAファブリッ
クのソフトIPを使用してPHY-MACレイヤを実装する必要があります。
PIPEインタフェース・ブロックは、PHY-MACレイヤとトランシーバ間でのデータ、コントロール
およびステータス信号の転送に加えて、PCIe準拠の物理層デバイスに要求される以下の機能を実
装しています。
•
•
•
•
•
•
•
トランスミッタ・バッファを強制的に電気的アイドル状態にします
レシーバ検出シーケンスを開始します
8B/10Bエンコーダ/デコーダを制御します
128B/130Bエンコーダ/デコーダを制御します
PCIeパワー・ステートを管理します
さまざまなPHYファンクションの完了を表示します
PCI Express（PIPE）仕様に規定されている通り、pipestatus[2:0]信号にレシーバ・ステー
タスおよびエラー状態をエンコードします
トランシーバ・データパスのクロッキングは、非結合（×1）コンフィギュレーションと結合（×4
および×8）コンフィギュレーションで異なります。
Gen1（2.5 Gbps）とGen2（5 Gbps）の信号レート間のダイナミックな切り替え
PIPEコンフィギュレーションでは、PIPE MegaWizard Plug-In Managerは、PCIe仕様で指定されてい
るRATE信号と同じ機能を持つ入力信号（pipe_rate）を提供します。この入力信号
（pipe_rate）がLowからHighに遷移すると、データ・レートがGen1からGen2に切り替わりま
す。この入力信号がHighからLowに遷移すると、データ・レートがGen2からGen1に切り替わりま
す。16ビット幅のトランシーバ・インタフェースを一定に保ちながらトランシーバ・データパ
ス・クロック周波数を250 MHzと500 MHzの間で変更することによりシグナリング・レートがGen1
とGen2の間で切り替わります。
トランスミッタの電気的アイドルの生成
Arria V GZ デバイスのPIPEインタフェース・ブロックは、電気的アイドル信号がアサートされる
と、チャネルのトランスミッタ・バッファを電気的アイドル状態にします。電気的アイドル中、
トランスミッタ・バッファの差動および共通のコンフィギュレーション出力電圧レベルは、PCIe
Gen1およびGen2のデータ・レート両方でPCIeベース仕様2.0に準拠しています。
PCIe仕様では、特定のパワー・ステートのときにトランスミッタ・ドライバが電気的アイドル状
態になることが必要です。さまざまなパワー・ステートで必要となる入力信号レベルについて詳
しくは、「パワー・ステート管理」を参照してください。
パワー・ステート管理
PCIe仕様では、物理層デバイスが消費電力を最小限にするためにサポートする必要のある4種類
のパワー・ステート（P0、P0s、P1、およびP2）が定義されています。
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PCIeコンフィギュレーションでサポートされている機能
6-29
• P0は通常動作状態で、この場合、パケット・データはPCI Express（PIPE）リンク上で転送され
ます。
• P0s、P1、およびP2は低パワー・ステートで、物理層は消費電力を最小化するためにPHY-MAC
層の指示に従って、このステートに遷移しなければなりません。
Arria V GZ トランシーバのPIPEインタフェースは、PIPEコンフィギュレーションでコンフィギュ
レーションされた各トランシーバ・チャネルについて、入力ポートが設けられています。
注: P0パワー・ステートから低パワー・ステート（P0s、P1、およびP2）に遷移する場合、PCIe
仕様により、物理層デバイスが省電力手段の実装を必要とします。Arria V GZ トランシーバ
は、低パワー・ステートでトランスミッタ・バッファを電気的アイドルにすること以外の省
電力手段を実装していません。
準拠パターンの送信サポートに対する8B/10Bエンコーダの使用
リンク・トレーニングおよびステータス・ステート・マシン（LTSSM）がPolling.Complianceサブ
ステートになると、PCIeのトランスミッタは準拠パターンを送信します。Polling.Complianceサブ
ステートは、トランスミッタがPCIeの電圧とタイミングの仕様に電気的に準拠しているかどうか
評価するために使用されます。
レシーバ電気的アイドル・インタフェース
PCIeプロトコルでは、アナログ回路を使用して電気的アイドル状態を検出する代わりに、レシー
バで電気的アイドル状態を推測することができます。
すべてのPIPEコンフィギュレーション（×1、×4、および×8）では、各レシーバ・チャネルPCSの
オプションとして、PCIeベース仕様2.0に規定されている電気的アイドル・インタフェースの条
件を実装するように設計された電気的アイドル・インタフェース・モジュールが用意されていま
す。
レシーバ・ステータス
PCIe仕様では、PHYが3ビットのステータス信号（pipe_rxstatus[2:0]）上にレシーバ・ス
テータスをエンコードすることを必要とします。このステータス信号は、PHY-MACレイヤによっ
てその動作で使用されます。PIPEインタフェース・ブロックは、トランシーバ・チャネルPCSと
PMAブロックからステータス信号を受信し、FPGAファブリックへのpipe_rxstatus[2:0]信号
上にステータスをエンコードします。pipe_rxstatus[2:0]信号上へのステータス信号のエン
コードは、PCIe仕様に準拠しています。
レシーバ検出
Arria V GZ トランシーバのPIPEインタフェース・ブロックは、LTSSMの検出ステートのときにPCIe
プロトコルで必要なレシーバ検出の動作に入力信号（pipe_txdetectrx_loopback）を提供
します。pipe_txdetectrx_loopback信号がP1パワー・ステートにアサートされると、PCIe
インタフェース・ブロックはそのチャネルのトランスミッタ・ドライバにコマンド信号を送信
し、レシーバ検出シーケンスを開始します。P1パワー・ステートでは、トランスミッタ・バッ
ファは常に電気的アイドル状態である必要があります。レシーバ検出回路は、このコマンド信号
を受信した後、トランスミッタ・バッファの出力にステップ電圧を生成します。アクティブなレ
シーバ（PCIe入力インピーダンス要求に適合するもの）が遠端に存在している場合、トレース上
のステップ電圧の時定数は、レシーバが存在しない場合のステップ電圧の時定数よりも大きくな
ります。レシーバ検出回路は、トレース上に現れるステップ電圧の時定数を監視し、レシーバが
Arria V GZ デバイスでのトランシーバ・コンフィギュレーション
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6-30
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2013.05.06
PCIeコンフィギュレーションでサポートされている機能
検出されたかどうかを判断します。レシーバ検出回路の動作には125 MHzのクロックが必要で、
これはfixedclkポートにドライブする必要があります。
注: レシーバ検出回路を確実に動作させるためにはトランシーバ・オンチップ終端を使用する必
要があり、また、シリアル・リンク上のAC結合コンデンサおよびシステムで使用している
レシーバの終端値がPCIeベース仕様2.0に準拠していなければなりません。
PIPEコアは、1ビットのPHYステータス信号（pipe_phystatus）および3ビットのレシーバ・ス
テータス信号（pipe_rxstatus[2:0]）を使用して、レシーバが検出されたかどうか、PIPE
2.0仕様に基づいて表示します。
Gen1およびGen2のレート・マッチFIFO
PCIeプロトコルに準拠して、Arria V GZ レシーバ・チャネルはレート・マッチFIFOを備えており、
アップストリーム・トランスミッタ・クロックとローカル・レシーバ・クロック間のわずかなク
ロック周波数の差を最大±300 ppmまで補正できます。
PCIeのリバース・パラレル・ループバック
PCIeリバース・パラレル・ループバックは、Gen1、Gen2およびGen3のデータ・レートのPCIe機能
コンフィギュレーションのみで使用可能です。受信したシリアル・データは、レシーバCDR、デ
シリアライザ、ワード・アライナ、およびレート・マッチFIFOバッファを通り、その後、トラン
スミッタ・シリアライザにループバックされ、トランスミッタ・バッファを通って送り出されま
す。受信データは、ポートを通じてFPGAファブリックでも使用できます。このループバック・
モードは、PCIe仕様2.0に準拠しています。Arria V GZ デバイスは、このループバック・モードを
イネーブルするための入力信号を提供します。
注: これは、PIPEコンフィギュレーションでサポートされている唯一のループバック・オプショ
ンです。
図 6-20: PCIeリバース・パラレル・ループバック・モードのデータパス
灰色で示されているブロックはInactiveです。
Serializer
8B10B Encoder
Transmitter PMA
Byte Serializer
Reverse Parallel
Loopback Path
CDR
Word Aligner
Deskew FIFO
Receiver PMA
Rate Match FIFO
8B/10B Decoder
Byte Deserializer
Byte Ordering
RX Phase
Compensation
FIFO
Receiver Standard PCS
Deserializer
TX Phase
Compensation
FIFO
PIPE Interface
FPGA
Fabric
PCI Express Hard IP
Transmitter Standard PCS
関連情報
• アルテラ・トランシーバPHY IPコアのユーザー・ガイドのPCI Express用PHY IPコアの章を参照
してください。
• ArriaVデバイスでのトランシーバ・アーキテクチャの章の「スタンダードPCSアーキテクチャ」
の項を参照してください。
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PCIe Gen3でサポートされている機能
6-31
• Gen1とGen2のデータ・レート間の切り替えにおけるパワー・ステート要件について詳しくは、
PCIeベース仕様2.0を参照してください。
PCIe Gen3でサポートされている機能
PCIe Gen3ハードPCSは、Gen3ベース仕様をサポートしています。PCIe Gen3の動作は、Arria V GZ
のPCI Express IP用ハードIPまたはPCI Express用PHY IPを使用して実装できます。
Arria V GZ のPCI Express用ハードIPでは、PCIe Baseベース仕様のバージョン3.0またはPCI Express
ベース仕様のバージョン2.1を選択することで、Gen1、Gen2、Gen3動作用の32ビット幅PIPE 3.0類
似インタフェースがイネーブルされます。
PCI Express用PHY IPコアでは、Gen3を選択することによって32ビット幅PIPE 3.0類似インタフェー
スがイネーブルされて、Gen1またはGen2を選択することによってGen1およびGen2動作用の16ビッ
ト/8ビット幅PIPE 2.0インタフェースがイネーブルされます。
ブロック同期（ワード・アライナ）
ブロック・シンクロナイザは、CDRから受信するシリアル・データを130ビット・ワード境界に
アラインメントします。ブロック・シンクロナイザは、Electrical IDLE Exitシーケンス・オーダ・
セット（EIEOS）またはLast FTS OSおよびSKPオーダ・セットを検索して識別することでワード境
界を区別し、受信するシリアル・データ・ストリームからワード境界を正しく識別します。ブ
ロック・シンクロナイザは、ワード長の違いのため、SKPオーダ・セットの受信に続く新たなブ
ロック境界に再アラインメントし続けます。
Gen3レート・マッチFIFO
PCIeプロトコル要件に対応してソースと終端装置の間での最大±300 ppmのクロック周波数の差を
補正するために、レシーバ・チャネルはレート・マッチFIFOを備えています。レート・マッチ
FIFOは、4つのSKP文字を追加/削除して、FIFOが空またはフルにならないように維持します。レー
ト・マッチFIFOはブロック・シンクロナイザでskip_found信号をモニタします。レート・マッ
チFIFOがほぼフルになると、FIFOは4つのSKP文字を削除します。レート・マッチFIFOが空に近づ
くと、FIFOは次に使用可能なSKPオーダ・セットの最初にSKP文字を挿入します。
128B/130Bエンコーダ/デコーダ
PCIe Gen1およびGen2とは異なり、PCIe Gen3のエンコーダ/デコーダは8B/10Bエンコーディングを
使用しません。PCIe Gen3のエンコーダ/デコーダは、2ビットの同期ヘッダと128ビットのデータ・
ワードを使用します。PCSエンコーダは、その2つの同期ヘッダ・ビットをデータのすべての128
ビットに追加して、オーダ・セット・パケットおよびTS1/TS2オーダ・セットの最初のシンボル
を除くデータ・パケットのスクランブルをイネーブルします。エンコーダ/デコーダは、処理中
のペイロードがオーダ・セットなのかデータ・パケットなのかに応じて、スクランブルを継続的
にイネーブルまたはディセーブルします。Electrical IDLE Exitオーダ・セットまたはFast Trainingシー
ケンス・オーダ・セットが受信されると、スクランブラは最初のシード値にリセットされます。
エンコーダ/デコーダは、データ・ストリームでオーダ・セットおよび同期ヘッダ・ビットの違
反もモニタします。
Gen3ギア・ボックス
PCIe 3.0ベース仕様では、SKPオーダ・セットを除いたブロック・サイズが130ビット必要になり
ます。SKPオーダ・セットは、66、98、130、162、または194ビットの長さです。128B/130Bエン
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6-32
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2013.05.06
PCIe Gen3でサポートされている機能
コーダと可変長SKP文字で生成されたデータの130ビット・ブロックは、PMAシリアライザが受
け取れる32ビットのパラレル・データ・セグメントにリオーダされる必要があります。トラン
シーバはギア・ボックスを採用しており、130ビット・データ・ワードとGen3用に修正された32
ビットのシリアライゼーションPMAファクタ間のこの小数ビットの差を調整します。
スクランブラ/デスクランブラ
スクランブルおよびデスクランブルは、PCIe Gen3の動作中に使用されて、レシーバが復元クロッ
クを正しく再生成する上で充分な遷移を保証します。2ビットの同期ヘッダ・ビット、および
TS1/TS2オーダ・セットの最初のシンボルは決してスクランブルされません。
PIPE 3.0類似Gen3インタフェース
PCIe Gen3は、トランシーバに追加された新しい機能です。PCSはPCI Express 3.0ベース仕様をサ
ポートしています。PIPEインタフェースは、32ビット幅のPIPE 3.0類似インタフェースに拡張さ
れています。PIPEインタフェースは、電気的アイドル、レシーバ検出、および速度ネゴシエー
ションとコントロールなどのPHYファンクションを制御します。つまり、Gen3 PIPE 3.0類似イン
タフェース・ブロックは、次の動作を実行します：
•
•
•
•
•
•
Gen1、Gen2、Gen3の速度間でのダイナミックなクロック選択
Gen3の自動速度ネゴシエーション（ASN）
128B/130Bエンコーダ/デコーダの制御
Gen3電気的アイドルのEntryおよびExitの検出/CDRコントロール・ブロック
Gen3およびGen2/Gen1 PCSデータ・レートのダイナミックな自動速度ネゴシエーション
トランシーバPMAデータ・レートおよびPLLのダイナミックな切り替え
自動速度ネゴシエーション・ブロック
PCIe Gen3モードは、Gen1（2.5 Gbps）、Gen2（5.0 Gbps）およびGen3（8.0 Gbps）のシグナリン
グ・データ・レートの間でのASN（自動速度ネゴシエーション）をイネーブルします。シグナリ
ング・レートの切り替えは、修正された32ビット幅のPIPE 3.0類似インタフェースを使用して、
周波数スケーリングとPMAおよびPCSブロックのコンフィギュレーションを通して行われます。
PMAは、グリッチ・フリー方法によって、Gen1、Gen2、およびGen3のデータ・レート間でクロッ
クを切り替えます。非結合x1チャネルでは、ASNモジュールはそのチャネルでの速度ネゴシエー
ションを容易にします。結合x2、x4、およびx8チャネルでは、ASNモジュールは、レート切り替
えを制御するマスタ・チャネルを選択します。マスタ・チャネルは、速度変更リクエストを他の
PMAおよびPCSチャネルに分配します。
表6-6: PIPE Gen3の32ビットPCSクロック・レート
Gen1
PCIe Gen3機能モードのイネーブル時
Gen2
Gen3
レーン・データ・レート
2.5G
5G
8G
PCSのクロック周波数
250 MHz
500 MHz
250 MHz
FPGAコアIPのクロック周波数
62.5 MHz
125 MHz
250 MHz
PIPEインタフェース幅
32ビット
32ビット
32ビット
Rate[1:0]
00
01
10
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PCIe Gen3でサポートされている機能
6-33
ルート・ポートのリンク・コントロール・レジスタのビット5に1を書き込むことによって、ハー
ドIPからのPIPEレート信号が変更され、PCIe Gen3の速度ネゴシエーション・プロセスが開始しま
す。ASNはPCSをリセットにし、クロック・パスをダイナミックにシャットダウンして、現時点
でのアクティブ状態のPCS（スタンダードPCSまたはGen3 PCS）を停止します。Gen3との間での
切り替えが必要な場合、ASNはマルチプレクサでの適切なPCSクロック・パスとデータパス選択
を自動的に選択します。そしてASNブロックは、PMAブロックにリクエストを送信してデータ・
レート変更を切り替えて、レート変更が済んだことを確認する信号が発行されるのを待機しま
す。PMAがレート変更を完了してその確認信号をASNブロックに送信すると、ASNはクロック・
パスをイネーブルして新しいPCSブロックを使用し、PCSをリセット状態から戻します。このプ
ロセスが問題なく完了すると、ASNブロックからハードIPブロックに対してpipe_phystatus信
号がアサートされます。
注: PCI Express用PHY IPコアのコンフィギュレーションでは、コアIPはpipe_rate[1:0]に値を
設定してトランシーバ・データレート切り替えシーケンスを開始する必要があります。
トランスミッタの電気的アイドルの生成
PCIe用ハードIPのハードIPブロックまたはPCIe用PHY IPコアのユーザー・コアIPの制御下でのPIPE
3.0類似インタフェースは、低パワー・ステートおよびASNプロセス中に、トランスミッタを電気
的アイドルにする可能性があります。トランスミッタが電気的アイドルになる前に、ハードIPは
電気的アイドル・オーダ・セット（EIOS）をPHYに送信します。Gen1およびGen2では、オーダ・
セット・フォーマットはCOM、IDL、IDL、IDLです。Gen3では、値0x66のある16シンボルから構
成されています。
電気的アイドル中、差動モードおよび共通モードの電圧レベルはPCIeベース仕様3.0に準拠して
います。
レシーバの電気的アイドル・インタフェース
ASNプロセス中またはその期間中にアクティブなリンクがない場合、レシーバPHYによって推定
電気的アイドル状態が検出されます。これらの状態は、PCI Expressベース仕様のRev 3.0の表4-11
に基づいて指定されます。
Gen3パワー・ステート管理
PCIeベース仕様は、PHYレイヤ・デバイス用に低パワー・ステートを定義しており、消費電力を
最小限に抑えます。Gen3 PCSは、トランスミッタ・ドライバを低パワー・ステートの電気的アイ
ドル・ステートにしている場合を除いて、これらの省電力手段を実装してしていません。P2低
パワー・ステートでは、トランシーバはPIPEブロック・クロックをディセーブルしません。
CDRコントロール・ブロック
CDRコントロール・ブロックは、割り当てられた時間内にビットとシンボル・アラインメントお
よびデスキューを得るようにPMA DCRを制御し、他のPCSブロック用にステータス信号を生成し
ます。PCIeベース仕様では、L0sパワー・ステートになるまでの時間として、Gen1シグナリング・
レートでは最大4 ms、Gen2では最大2 ms、Gen3では最大4 msであることが求められます。トラン
シーバは改良されたCDRコントロール・ブロックを備えており、Gen3の速度への出入力時にCDR
が新しいマルチプライヤ/ディバイダの設定に再ロックする必要のある場合に、速いクロック・
タイムに対応できるようになっています。
Arria V GZ デバイスでのトランシーバ・コンフィギュレーション
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6-34
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トランシーバ・クロッキングおよびチャネル配置のガイドライン
トランシーバ・クロッキングおよびチャネル配置のガイドライン
この項では、Gen1とGen2のハードIPおよびPIPEのコンフィギュレーションでのトランシーバ・ク
ロッキングについて説明します。ここでのチャネル配置のガイドラインは、Gen1とGen2のPIPEコ
ンフィギュレーションについてのみ記載されています。Gen1およびGen2のハードIPコンフィギュ
レーションでのチャネル配置のガイドラインは含まれていません。
PCIe Gen1およびGen2でのトランシーバ・クロッキング
PIPE ×1コンフィギュレーション
データ・チャネルとは異なるチャネルのCMU PLLによって、高速シリアル・クロックが提供され
ます。データ・チャネルのローカル・クロック・ディバイダ・ブロックは、この高速クロックか
らパラレル・クロックを生成して、データ・チャネルのPMAとPCSに両方のクロックを分配しま
す。
図 6-21: Gen1/Gen2 PIPE x1コンフィギュレーションでのトランシーバ・クロッキング
Serializer
Byte Serializer
TX Phase
Compensation
FIFO
TX Bit Slip
Receiver PMA
Parallel Clock (Recovered)
Parallel Clock (from the clock divider)
rx_clkout
/2
CDR
Deserializer
Word Aligner
Deskew FIFO
Rate Match FIFO
Byte
Deserializer
8B/10B Decoder
Receiver Standard PCS
Byte Ordering
rx_coreclkin
Transmitter PMA
/2
RX Phase
Compensation
FIFO
FPGA
Fabric
PIPE Interface
tx_clkout
PCIe hard IP
tx_coreclkin
8B/10B Encoder
Transmitter Standard PCS
Recovered
Clocks
Input
Reference
Clock
Parallel and Serial Clocks
(To the ×6 clock lines) (1)
Central/Local Clock Divider
CMU PLL
Serial Clock
(From the ×1 Clock Lines)
Clock Divider
Parallel and Serial Clocks (From the ×6 or ×N Clock Lines)
Parallel Clock
Serial Clock
Parallel and Serial Clocks
PIPE ×2コンフィギュレーション
PIPE x2結合コンフィギュレーションでは、PCS内でのクロッキングは各レシーバ・チャネルごと
に独立しています。クロッキングはトランスミッタ・チャネルのみで結合されていて、コント
ロール信号はトランスミッタとレシーバ両方のチャネルで結合しています。Quartus IIソフトウェ
アは、送信CMU PLLとマスタ・チャネルをトランシーバ・バンクのチャネル1またはチャネル4の
どちらか一方に自動的に配置します。
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Arria V GZ デバイスでのトランシーバ・コンフィギュレーション
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トランシーバ・クロッキングおよびチャネル配置のガイドライン
6-35
図 6-22: Gen1/Gen2 PIPE x2コンフィギュレーションでのトランスミッタ・クロッキング
×6 Clock Lines
Ch5
Transmitter PCS
×1 Clock Lines
Transmitter PMA
Serializer
Local Clock Divider
CMU PLL
Clock Divider
(1)
Ch4
Transmitter PCS
Transmitter PMA
Serializer
Central Clock Divider
CMU PLL
Clock Divider
(1)
Ch3
Transmitter PCS
Transmitter PMA
Serializer
Local Clock Divider
CMU PLL
Clock Divider
(1)
Ch2
Transmitter PCS
Low-Speed Parallel Clock
High-Speed Serial Clock
Transmitter PMA
Serializer
Local Clock Divider
CMU PLL
Clock Divider
(1)
Ch1
Transmitter PCS (Master)
Low-Speed Parallel Clock
High-Speed Serial Clock
Transmitter PMA
Serializer
Central Clock Divider
CMU PLL
Clock Divider
Ch0
Transmitter PCS
Transmitter PMA
Serializer
Local Clock Divider
CMU PLL
Clock Divider
(1)
Parallel Clock
Serial Clock
Parallel and Serial Clocks
Note:
(1) Serial clock and parallel clock from the x6 clock lines.
PIPE ×4コンフィギュレーション
PIPE x4結合コンフィギュレーションでは、PCS内でのクロッキングは各レシーバ・チャネルごと
に独立しています。クロッキングはトランスミッタ・チャネルのみで結合されていて、コント
ロール信号はトランスミッタとレシーバ両方のチャネルで結合しています。Quartus IIソフトウェ
アは、送信CMU PLLとマスタ・チャネルをトランシーバ・バンクのチャネル1またはチャネル4の
どちらか一方に自動的に配置します。
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6-36
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トランシーバ・クロッキングおよびチャネル配置のガイドライン
図 6-23: Gen1/Gen2 PIPE x4コンフィギュレーションでのトランスミッタ・クロッキング
×6 Clock Lines
Ch5
Transmitter PCS
×1 Clock Lines
Transmitter PMA
Serializer
Local Clock Divider
CMU PLL
Clock Divider
(1)
Ch4
Transmitter PCS
Transmitter PMA
Serializer
Central Clock Divider
CMU PLL
Clock Divider
(1)
Ch3
Transmitter PCS
Transmitter PMA
Serializer
Local Clock Divider
CMU PLL
Clock Divider
(1)
Ch2
Transmitter PCS
Transmitter PMA
Low-Speed Parallel Clock
High-Speed Serial Clock
Serializer
Local Clock Divider
CMU PLL
Clock Divider
(1)
Ch1
Transmitter PCS (Master)
Transmitter PMA
Low-Speed Parallel Clock
High-Speed Serial Clock
Serializer
Central Clock Divider
CMU PLL
Clock Divider
Ch0
Transmitter PCS
Transmitter PMA
Serializer
Local Clock Divider
CMU PLL
Clock Divider
(1)
Parallel Clock
Serial Clock
Parallel and Serial Clocks
Altera Corporation
Note:
(1) Serial clock and parallel clock from the x6 clock lines.
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トランシーバ・クロッキングおよびチャネル配置のガイドライン
6-37
図 6-24: Gen1/Gen2 PIPE x4コンフィギュレーションでのレシーバ・クロッキング
×6 Clock Lines
Ch5
Receiver PCS
Clock Divider
CDR
Input
Reference
Clock
Local Clock Divider
CMU PLL
×1 Clock Lines
Receiver PMA
Deserializer
To Transmitter Channel
(1)
Ch4
Receiver PCS
Receiver PMA
Deserializer
Input
Reference
Clock
Central Clock Divider
CMU PLL
Clock Divider
CDR
(2)
To Transmitter Channel
(1)
Ch3
Receiver PCS
Receiver PMA
Deserializer
Input
Reference
Clock
Local Clock Divider
CMU PLL
Clock Divider
CDR
To Transmitter Channel
(1)
Ch2
Receiver PCS
Receiver PMA
Deserializer
Input
Reference
Clock
Local Clock Divider
CMU PLL
Clock Divider
CDR
To Transmitter Channel
(1)
Ch1
Receiver PCS (Master)
Receiver PMA
Deserializer
Input
Reference
Clock
Central Clock Divider
CMU PLL
Clock Divider
Ch0
Receiver PCS
To Transmitter Channel
Receiver PMA
Deserializer
Local Clock Divider
CMU PLL
Clock Divider
CDR
CDR
Input
Reference
Clock
To Transmitter Channel
(1)
Parallel Clock
Serial Clock
Parallel and Serial Clocks
Note:
(1) Serial clock and parallel clock from the x6 clock lines.
PIPE ×8コンフィギュレーション
x8 PCIe結合コンフィギュレーションでは、クロッキングはレシーバ・チャネルごとに独立してい
ます。クロッキングとコントロール信号は、トランスミッタ・チャネルのみで結合しています。
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6-38
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トランシーバ・クロッキングおよびチャネル配置のガイドライン
図 6-25: Gen1/Gen2 PIPE x8コンフィギュレーションでのトランシーバ・クロッキング
Transceiver Bank A
FPGA
Fabric
×1 Clock Line ×6 Clock Line ×N Clock Line Top
Ch5
Transmitter PCS
Transmitter PMA
Serializer
Local Clock Divider
CMU PLL
Clock Divider
Transmitter PCS
Ch4
Transmitter PMA
Serializer
Central Clock Divider
CMU PLL
Clock Divider
Transmitter PCS
Ch3
Transmitter PMA
Serializer
Local Clock Divider
PIPE INTERFACE
CMU PLL
Ch2
Clock Divider
Low-Speed Parallel Clock
High-Speed Serial Clock
Transmitter PCS
Transmitter PMA
Serializer
Local Clock Divider
CMU PLL
Clock Divider
Ch1
Transmitter PCS (Master)
Transmitter PMA
Serializer
Central Clock Divider
CMU PLL
Clock Divider
Transmitter PCS
Ch0
Transmitter PMA
Serializer
Local Clock Divider
CMU PLL
Clock Divider
Transceiver Bank B
Ch5
Transmitter PCS
Transmitter PMA
×1 Clock Line ×6 Clock Line
Serializer
Local Clock Divider
CMU PLL
Ch4
Clock Divider
Low-Speed Parallel Clock
High-Speed Serial Clock
Transmitter PCS
Transmitter PMA
Serializer
Central Clock Divider
CMU PLL
Clock Divider
Transmitter PCS
Ch3
Transmitter PMA
PIPE INTERFACE
Serializer
Local Clock Divider
CMU PLL
Ch2
Clock Divider
Low-Speed Parallel Clock
High-Speed Serial Clock
Transmitter PCS
Transmitter PMA
Serializer
Local Clock Divider
CMU PLL
Ch1
Clock Divider
Low-Speed Parallel Clock
High-Speed Serial Clock
Transmitter PCS
Transmitter PMA
Serializer
Central Clock Divider
CMU PLL
Ch0
Clock Divider
Transmitter PCS
Transmitter PMA
Serializer
Local Clock Divider
CMU PLL
Parallel Clock
Serial Clock
Parallel and Serial Clocks
Clock Divider
×N Clock Line Top
Gen1、Gen2、およびGen3 PIPEコンフィギュレーションでのトランシーバのチャネル配置のガイドラ
イン
注: ここでのチャネル配置のガイドラインは、Gen1、Gen2、Gen3のx1、x2、x4、およびx8 PIPE
コンフィギュレーションについてのみ記載されています。Gen1、Gen2、およびGen3のハー
ドIPコンフィギュレーションでのチャネル配置のガイドラインは含まれていません。
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トランシーバ・クロッキングおよびチャネル配置のガイドライン
6-39
次の表は、x1、x2、x4、およびx8結合コンフィギュレーションでのPIPEチャネルの物理的な配置
を示しています。Quartus® IIソフトウェアは、データ・チャネルとは異なるチャネルのCMU PLL
を自動的に配置します。
表6-7: PIPEコンフィギュレーションのチャネル配置
Quartus IIソフトウェアでの配置は、このようにチャネルの使用量が高い結果、デザインと異なる場
合があります。
コンフィギュ
レーション
データ・チャネ Gen1およびGen2での Gen1およびGen2でのATX Gen3でのCMUおよびATX
ルの配置
CMU PLL使用時のチャネ PLL使用時のチャネル使 PLL使用時のチャネル使
ル使用量
用量
用量
x1
任意のチャネ
ル
2
1
2
x2
連続のチャネ
ル
3
2
3
x4
連続のチャネ
ル
5
4
5
x8
連続のチャネ
ル
9
8
9
Gen1、Gen2、およびGen3のPIPEコンフィギュレーションでのチャネル配置
PIPE x1コンフィギュレーションでは、チャネルはトランスミッタPLLのあるトランシーバ・バン
ク内のどこにでも配置できます。Gen1およびGen2コンフィギュレーションでは、AXT PLLまたは
CMU PLLのどちらか一方をトランスミッタPLLとして選択できます。Gen3コンフィギュレーショ
ンでは、Gen1およびGen2のデータレートではCMU PLL、Gen3のデータレートではATX PLLがそれ
ぞれ使用されます。
Gen1、Gen2、およびGen3のx2とx4 PIPEコンフィギュレーションでのチャネル配置
次の2つの図は、PIPE x2 and x4コンフィギュレーションでのチャネル配置の例です。PIPE x2また
はx4コンフィギュレーションでは、2個または4個のチャネルは連続している必要があり、同じト
ランシーバ・バンクの中にある必要があります。しかし、ロジカル・レーン1がマスタ・チャネ
ルに配置されている限りそれらのチャネルはどのような順序で配置されていても構いません。
Gen1およびGen2コンフィギュレーションでは、ATX PLLまたはCMU PLLをトランスミッタPLLとし
て選択できます。Gen3コンフィギュレーションでは、Gen1およびGen2のデータレートではCMU
PLLが使用されて、Gen3のデータレートではATX PLLが使用されます。CMU PLLとATX PLL（ある
いはそのどちらか一方）は、マスタ・チャネルとして同一のトランシーバ・バンク内になければ
なりません。
図の中で、青色影付きのチャネルは、高速シリアル・クロックを生成する送信CMU PLLを提供し
ます。灰色影付きのチャネルはデータ・チャネルです。Quartus IIソフトウェアは、トランシー
バ・バンク内の以下のうち1つを自動的に選択します：
• チャネル1またはチャネル4のどちらか一方のCMU PLL
• マスタ・チャネルが含まれるトランシーバ・バンク内のトランスミッタPLLとしてATX PLLが
選択されている場合、上位または下位のATX PLL
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6-40
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トランシーバ・クロッキングおよびチャネル配置のガイドライン
Gen3のチャネル配置では、CMU PLLとATX PLLの両方がマスタ・チャネルとして同一のトランシー
バ・バンクにある必要があります。
図 6-26: ATX PLL、CMU PLL、またはその両方の使用時のPIPE x2のGen1、Gen2、およびGen3のチャネ
ル配置の例
Device
Transceiver Bank
Ch5
Ch4
ATX
PLL 1
CMU PLL
Ch3
Ch2
ATX
PLL 0
Ch1
Master
Ch0
×1
Logical Lane 1
PCI Express PHY (PIPE) ×2
×6/xN
Transceiver Bank
Ch5
ATX
PLL 1
Ch4
Master
PCI Express PHY (PIPE) ×2
Logical Lane 1
Ch3
Ch2
ATX
PLL 0
Ch1
CMU PLL
Ch0
×1
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×6/xN
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トランシーバ・クロッキングおよびチャネル配置のガイドライン
6-41
図 6-27: ATX PLL、CMU PLL、またはその両方の使用時のPIPE x4のGen1、Gen2、およびGen3のチャネ
ル配置の例
青色影付きのチャネルは、高速シリアル・クロックを生成する送信CMU PLLを提供します。灰色
のチャネルはデータ・チャネルです。Quartus IIソフトウェアは、トランシーバ・バンク内のチャ
ネル1またはチャネル4のどちらか一方のCMU PLLを自動的に選択します。Gen3のチャネル配置で
は、マスタ・チャネルとして同一トランシーバ・バンク内に追加のATX PLLを必要とします。
Device
Transceiver Bank
Ch5
Ch4
ATX
PLL 1
CMU PLL
Ch3
Ch2
ATX
PLL 0
Ch1
PCI Express PHY (PIPE) ×4
Master
Logical Lane 1
Ch0
×1
×6/xN
Transceiver Bank
Ch5
Ch4
ATX
PLL 1
Master
Logical Lane 1
PCI Express PHY (PIPE) ×4
Ch3
Ch2
ATX
PLL 0
Ch1
CMU PLL
Ch0
×1
×6/xN
Gen1、Gen2、およびGen3のx8 PIPEコンフィギュレーションでのチャネル配置
PIPE x8コンフィギュレーションでは、8個のチャネルが連続的に配置されている必要があります
が、ロジカル・レーン0がマスタ・チャネルに配置されている限りそれらのチャネルはどのよう
な順序でも構いません。
Quartus IIソフトウェアは、トランシーバ・バンク内の以下のうち1つを自動的に選択します：
• チャネル1またはチャネル4のどちらか一方のCMU PLL
• マスタ・チャネルが含まれるトランシーバ・バンク内のトランスミッタPLLとしてATX PLLが
選択されている場合、上位または下位のATX PLL
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6-42
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PIPEコンフィギュレーションでの高度なチャネル配置のガイドライン
Gen1およびGen2コンフィギュレーションでは、ATX PLLまたはCMU PLLのどちらか一方をトラン
スミッタPLLとして選択できます。Gen3コンフィギュレーションでは、Gen1およびGen2のデータ
レートではCMU PLLが使用されて、Gen3のデータレートではATX PLLが使用されます。CMU PLLと
ATX PLL（あるいはそのどちらか一方）は、マスタ・チャネルとして同一のトランシーバ・バン
ク内になければなりません。
図 6-28: ATX PLL、CMU PLL、またはその両方の使用時のPIPE x8のGen1、Gen2、Gen3のチャネル配置
の例
青色影付きのチャネルは、高速シリアル・クロックを生成する送信CMU PLLを提供します。灰色
影付きのチャネルはデータ・チャネルです。Gen3のチャネル配置では、CMU PLLとATX PLLの両
方がマスタ・チャネルとして同一のトランシーバ・バンク内になければなりません。
Device
Device
Transceiver Bank
Transceiver Bank
Ch5
Ch5
Ch4
ATX
PLL 1
ATX
PLL 0
Ch4
ATX
PLL 1
CMU PLL
Ch3
Ch3
Ch2
Ch2
Ch1
Ch1
ATX
PLL 0
Master
Logical Lane 0
Ch0
Ch0
×1
×1
PCI Express
PHY (PIPE) ×8
Transceiver Bank
ATX
PLL 1
ATX
PLL 0
×1
×6/xN
Transceiver Bank
Ch5
Ch5
Ch4
Ch4
Ch3
Ch3
Ch2
Ch2
Ch1
Ch1
Ch0
Ch0
ATX
PLL 1
Master
Logical Lane 0
ATX
PLL 0
CMU PLL
×6/xN
×1
関連情報
PCI Express用ハードIPを使用するPCIeハードIPコンフィギュレーションでのチャネル配置のガイ
ドラインについて詳しくは、Arria VのPCI Express用ハードIPのユーザー・ガイドを参照してくだ
さい。
PIPEコンフィギュレーションでの高度なチャネル配置のガイドライン
PIPEコンフィギュレーションでの高度なチャネル配置のオプションは、Quartus Settings File（QSF）
アサインメントを通してイネーブルされます。QSFアサインメントによって、マスタ・チャネ
ル・アサインメントをオーバーライドできるようになります。QSFアサインメントを使用するこ
とによって、デフォルトのQuartus IIロジカル・レーン・アサインメントの代わりに、マスタ・
チャネルを任意のロジカル・チャネル数に割り当てることができます。また、PIPEチャネル配置
は、ハードIPコンフィギュレーションのチャネル配置と互換性のあるようにすることもできま
す。
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Arria V GZ デバイスでのトランシーバ・コンフィギュレーション
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PIPEコンフィギュレーションでの高度なチャネル配置のガイドライン
6-43
次の図において、青色影付きのチャネルは高速シリアル・クロックを生成する送信CMU PLLを提
供します。灰色影付きのチャネルはデータ・チャネルです。緑色影付きのATX PLLは、Gen1およ
びGen2コンフィギュレーションではCMU PLLに置換できます。Gen3のチャネル配置は、Gen1/Gen2
のデータレートではCMU PLL、Gen3のデータレートではATX PLLがそれぞれマスタ・チャネルと
して同一のトランシーバ・バンクに配置されることを必要とします。Quartus IIソフトウェアは、
トランシーバ・バンク内のチャネル1またはチャネル4のどちらか一方のCMU PLL、および上位ま
たは下位ATX PLL（あるいはCMU PLLとATX PLLのどちらか一方）を自動的に選択します。
PIPE x2のGen1、Gen2、およびGen3コンフィギュレーションでの高度なチャネル配置
図 6-29: CMU PLLとATX PLL（またはどちらか一方）使用時のPIPE x2のGen1、Gen2、Gen3の高度な
チャネル配置
Device
Transceiver Bank
Ch5
ATX
PLL 1
Ch4
CMU PLL
Ch3
Ch2
ATX
PLL 0
Ch1
Master
Ch0
Logical Lane 0 (via QSF Assignment)
PCI Express PHY (PIPE) ×2
x1 x6/xN
Transceiver Bank
Ch5
ATX
PLL 1
Ch4
Master
Ch3
Logical Lane 0 (via QSF Assignment)
PCI Express PHY (PIPE) ×2
Ch2
ATX
PLL 0
Ch1
CMU PLL
Ch0
x1 x6/xN
Arria V GZ デバイスでのトランシーバ・コンフィギュレーション
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6-44
PIPEコンフィギュレーションでの高度なチャネル配置のガイドライン
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PIPE x4のGen1、Gen2、およびGen3コンフィギュレーションでの高度なチャネル配置
図 6-30: 同一トランシーバ・バンク内のCMU PLLとATX PLL（またはどちらか一方）使用時のPIPE x4
のGen1、Gen2、およびGen3の高度なチャネル配置
Device
Transceiver Bank
Ch5
ATX
PLL 1
Ch4
Logical Lane 2 (via QSF Assignment)
PCI Express PHY (PIPE) ×4
Master
Ch3
Ch2
ATX
PLL 0
Ch1
CMU PLL
Ch0
x1 x6/xN
Transceiver Bank
Ch5
ATX
PLL 1
Ch4
CMU PLL
Ch3
Ch2
ATX
PLL 0
Ch1
PCI Express PHY (PIPE) ×4
Logical Lane 2 (via QSF Assignment)
Master
Ch0
x1 x6/xN
図 6-31: 2つのトランシーバ・バンクにまたがるCMU PLLとATX PLL（またはどちらか一方）使用時の
PIPE x4のGen1、Gen2、およびGen3の高度なチャネル配置–例1
Device
Transceiver Bank
Ch5
ATX
PLL 1
Ch4
Ch3
Ch2
ATX
PLL 0
Ch1
Ch0
x1
PCI Express PHY (PIPE) ×4
Transceiver Bank
Ch5
ATX
PLL 1
Ch4
Logical Lane 0 (via QSF Assignment)
Master
Ch3
Ch2
ATX
PLL 0
Ch1
CMU PLL
Ch0
x1 x6/xN
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Arria V GZ デバイスでのトランシーバ・コンフィギュレーション
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PIPEコンフィギュレーションでの高度なチャネル配置のガイドライン
6-45
図 6-32: 2つのトランシーバ・バンクにまたがるCMU PLLとATX PLL（またはどちらか一方）使用時の
PIPE x4のGen1、Gen2、およびGen3の高度なチャネル配置–例2
Device
Transceiver Bank
Ch5
ATX
PLL 1
Ch4
CMU PLL
Ch3
Ch2
ATX
PLL 0
Ch1
Master
Logical Lane 3 (via QSF Assignment)
Ch0
x1
PCI Express PHY (PIPE) ×4
Transceiver Bank
Ch5
ATX
PLL 1
Ch4
Ch3
Ch2
ATX
PLL 0
Ch1
Ch0
x1 x6/xN
PIPE x8のGen1、Gen2、およびGen3コンフィギュレーションでの高度なチャネル配置
連続したデータ・チャネル・アサインメントの間にマスタ・チャネルがあるPCIe x8の高度なチャ
ネル配置では、マスタ・チャネルをデータ・チャネル間に配置できるようにするための2番目の
QSFアサインメントが必要となります。
ハードIPと互換性のあるPCIe x8のチャネル配置では、マスタ・チャネルは下位トランシーバ・バ
ンクのロジカル・チャネル4に割り当てられる必要があり、連続したデータ・チャネルの間にマ
スタ・チャネルを配置するためにチャネルを予約する2番目のQSFアサインメントが必要となり
ます。
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6-46
PIPEコンフィギュレーションでの高度なチャネル配置のガイドライン
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図 6-33: ハードIPx8のチャネル配置と互換性のあるPIPE x8のGen1、Gen2、およびGen3の高度なチャ
ネル配置
Device
Transceiver Bank
Ch5
ATX
PLL 1
Ch4
Ch3
ATX
PLL 0
Ch2
Logical Lane 7
Ch1
Logical Lane 6
Ch0
Logical Lane 5
x1
Transceiver Bank
Ch5
ATX
PLL 1
Ch4 Master/CMU PLL
Ch3
Ch2
ATX
PLL 0
Logical Lane 4
PCI Express PHY (PIPE) ×8
QSF Assignment Master Channel = 4
QSF Assignment Reserve Channel = true
Logical Lane 3
Logical Lane 2
Ch1
Logical Lane 1
Ch0
Logical Lane 0
x1 x6/xN
図 6-34: ハードIPx8のチャネル配置と互換性のないPIPE x8のGen1、Gen2、およびGen3の高度なチャ
ネル配置
Device
Transceiver Bank
ATX
PLL 1
ATX
PLL 0
Ch5
Logical Lane 7
Ch4
Logical Lane 6
Ch3
Logical Lane 5
Ch2
Logical Lane 4
Ch1 Master/CMU PLL
Ch0
x1
QSF Assignment Master Channel = 4
QSF Assignment Reserve Channel = true
Logical Lane 3
PCI Express PHY (PIPE) ×8
Transceiver Bank
ATX
PLL 1
Ch5
Logical Lane 2
Ch4
Logical Lane 1
Ch3
Logical Lane 0
Ch2
ATX
PLL 0
Ch1
Ch0
x1 x6/xN
次の図は、マスタ・チャネルQSFアサインメントのみ必要な、PIPE x8のGen1、Gen2、およびGen3
の高度なチャネル配置
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Arria V GZ デバイスでのトランシーバ・コンフィギュレーション
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PIPEコンフィギュレーションでの高度なチャネル配置のガイドライン
6-47
図 6-35: PIPE x8のGen1、Gen2、およびGen3の高度なチャネル配置–例1
Device
Transceiver Bank
Ch5
ATX
PLL 1
Ch4
CMU PLL
Ch3
Ch2
ATX
PLL 0
Ch1
Master
Logical Lane 7 (via QSF Assignment)
Ch0
x1
Transceiver Bank
Ch5
ATX
PLL 1
PCI Express PHY (PIPE) ×8
Ch4
Ch3
Ch2
ATX
PLL 0
Ch1
Ch0
x1 x6/xN
図 6-36: PIPE x8のGen1、Gen2、およびGen3の高度なチャネル配置–例2
Device
Transceiver Bank
Ch5
ATX
PLL 1
Ch4
CMU PLL
Ch3
Ch2
ATX
PLL 0
Ch1
Master
Logical Lane 2 (via QSF Assignment)
Ch0
x1
PCI Express PHY (PIPE) ×8
Transceiver Bank
Ch5
ATX
PLL 1
Ch4
Ch3
Ch2
ATX
PLL 0
Ch1
Ch0
x1 x6/xN
Arria V GZ デバイスでのトランシーバ・コンフィギュレーション
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6-48
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PCIe Gen3でのトランシーバ・クロッキング
図 6-37: PIPE x8のGen1、Gen2、およびGen3の高度なチャネル配置–例3
Device
Transceiver Bank
Ch5
ATX
PLL 1
Ch4
Ch3
Ch2
ATX
PLL 0
Ch1
Ch0
x1
Transceiver Bank
PCI Express PHY (PIPE) ×8
Ch5
ATX
PLL 1
Ch4
Logical Lane 2 (via QSF Assignment)
Master
Ch3
Ch2
ATX
PLL 0
Ch1
CMU PLL
Ch0
x1 x6/xN
PCIe Gen3でのトランシーバ・クロッキング
この項では、PCIe Gen3ハードIPおよびPIPEの両方のコンフィギュレーションでのトランシーバ・
クロッキング・トポロジについて説明します。
PCIe x1、x2、x4、およびx8のGen3モードでは、トランシーバ・バンクのトランシーバ物理チャネ
ル1または4からのチャネルPLL（CMU PLL）、およびトップまたはボトムのどちらか一方のATX
PLL、これら両方が使用されて、高速シリアル・クロックを生成してASNをサポートします。CMU
PLLはGen1およびGen2のデータ・レートをサポートし、ATX PLLはGen3のデータ・レートをサポー
トします。Gen1、Gen2、およびGen3のデータ・レート間の迅速な切り替えを可能にするために、
マルチプレクサは、Gen1およびGen2のデータ・レートではCMU PLL、Gen3のデータ・レートでは
ATX PLLのフリー・ランニングを選択します。PLLのリコンフィギュレーションは、ASNのサポー
トに使用されません。
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Arria V GZ デバイスでのトランシーバ・コンフィギュレーション
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AV53008
2013.05.06
6-49
PCIe Gen3でのトランシーバ・クロッキング
Gen3 x1コンフィギュレーション
図 6-38: Gen1/Gen2/Gen3のPCIe x1ハードIPおよびPIPEのコンフィギュレーションでのトランシーバ・
クロッキング
Gen1およびGen2ではCMU PLLを使用し、Gen3ではATX PLLを使用します。
Transmitter PMA
Serializer
TX Bit
Slip
8B/10B Encoder
32
64/128/256
Byte Serializer
TX Phase
Compensation
FIFO
Transmitter Standard PCS
tx_coreclkin
tx_serial_data
Gear Box
Scrambler
128B/130B
Encoder
Transmitter Gen3 PCS
Receiver PMA
Word Aligner
Deskew FIFO
Rate
Match FIFO
8B/10B Decoder
Byte
Deserializer
32
Byte Ordering
64/128/256
rx_coreclkin
RX Phase
Compensation
FIFO
Receiver Standard PCS
rx_serial_data
Deserializer
Block
Synchronizaer
Rate Match FIFO
FPGA
Fabric
128B/130B
Decoder
Deserializer
Receiver Gen3 PCS
CDR
PIPE Interface
PCI Express Hard IP
/2
tx_clkout
/2
rx_clkout
Central/ Local Clock Divider
CMU PLL (1)
Parallel and Serial Clocks
(To the ×6 clock lines)
Clock Divider
Parallel and Serial Clocks (From the ×6 or ×N Clock Lines)
Serial Clock from ATX PLL
(From the x1 Clock Lines) (2)
Parallel Clock
Serial Clock
Parallel and Serial Clocks
ハードIPコンフィギュレーションのPCIe x1 Gen3では、トランシーバ・バンクのCMU PLL（トラン
シーバ物理チャネル1）およびボトムATX PLLがコンフィギュレーションされて、トランスミッ
タ・データパス・クロック用に、またレート・マッチングがデータ・チャネルにイネーブルされ
ている場合はレシーバ・データパスのFIFOのレート・マッチャ・サイド用に、高速シリアル・ク
ロックを生成します。PCIe x1 Gen3実装には2個のトランシーバ・チャネルが必要です。1個はデー
タ・チャネル用、もう1個はCMU PLL用です。データ・チャネルのローカル・クロック・ディバ
イダ・クロックは、この高速シリアル・クロックからパラレル・クロックを生成し、両方のク
ロックをデータ・チャネルのPMAとPCSに分配します。
PIPEコンフィギュレーションのPCIe x1 Gen3では、トランシーバ・バンクのCMU PLL（トランシー
バ物理チャネル1または4）およびトップ/ボトムATX PLLがコンフィギュレーションされて、トラ
ンスミッタ・データパス・クロック用に、またレート・マッチングがデータ・チャネルにイネー
ブルされている場合はレシーバ・データパスのFIFOのレート・マッチャ・サイド用に、高速シリ
アル・クロックを生成します。PCIe x1 Gen3実装には2個のトランシーバ・チャネルが必要です。
1個はデータ・チャネル用、もう1個はCMU PLL用です。データ・チャネルのローカル・クロッ
ク・ディバイダ・クロックは、この高速シリアル・クロックからパラレル・クロックを生成し、
両方のクロックをデータ・チャネルのPMAとPCSに分配します。
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6-50
AV53008
2013.05.06
PCIe Gen3でのトランシーバ・クロッキング
Gen3 x2コンフィギュレーション
図 6-39: Gen1/Gen2/Gen3のPCIe x2ハードIPおよびPIPEのコンフィギュレーションでのトランスミッ
タ・クロッキング
ハードIPコンフィギュレーションと異なり、PIPEコンフィギュレーションには、トランシーバ・
バンクのトップ4のトランシーバ・チャネルを使用できること、または2つのバンクにまたがる4
つのレーンに拡張できること、という追加の柔軟性があります。
×6 Clock Lines
Ch5
Transmitter PCS
×1 Clock Lines
Transmitter PMA
Serializer
Local Clock Divider
CMU PLL
Clock Divider
(1)
Ch4
Transmitter PCS
Transmitter PMA
Serializer
ATX PLL
Central Clock Divider
CMU PLL
Clock Divider
(1)
Ch3
Transmitter PCS
Transmitter PMA
Serializer
Local Clock Divider
CMU PLL
Clock Divider
(1)
Ch2
Transmitter PCS
Transmitter PMA
Serializer
Central Clock Divider
CMU PLL
Clock Divider
(1)
Ch1
Transmitter PCS (Master)
Low-Speed Parallel Clock
High-Speed Serial Clock
Transmitter PMA
Serializer
ATX PLL
Central Clock Divider
CMU PLL
Clock Divider
Ch0
Transmitter PCS
Transmitter PMA
Serializer
Local Clock Divider
CMU PLL
Clock Divider
(1)
Parallel Clock
Serial Clock
Parallel and Serial Clocks
ハードIPコンフィギュレーションのPCIe x2 Gen3では、トランシーバ・バンクのCMU PLL（トラン
シーバ物理チャネル4）およびトップATX PLLがコンフィギュレーションされて、高速シリアル・
クロックを生成します。2個のデータ・チャネルとCMU PLL用の1個のチャネルが含まれるPCIe x2
Gen3の実装には計3個のトランシーバ・チャネルが必要です。Quartus IIソフトウェアは、トラン
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Arria V GZ デバイスでのトランシーバ・コンフィギュレーション
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2013.05.06
PCIe Gen3でのトランシーバ・クロッキング
6-51
シーバ・バンクのチャネル1をマスタ・チャネルとして自動的に選択します。チャネル1は、すべ
てのトランスミッタ・データパス・クロッキングを結合して駆動します。レート・マッチングが
2個のデータ・チャネルでイネーブルされている場合はレシーバ・データパスのFIFOのレート・
マッチャ側も結合して駆動します。各データ・チャネルのローカル・クロック・ディバイダ・ブ
ロックは、高速シリアル・クロックからパラレル・クロックを生成し、両方のクロックをその
データ・チャネルのPMAとPCSに分配します。
PIPEコンフィギュレーションのPCIe x2 Gen3では、トランシーバ・バンクのCMU PLL（トランシー
バ物理チャネル1または4）およびトップ/ボトムATX PLLがコンフィギュレーションされて、高速
シリアル・クロックを生成します。2個のデータ・チャネルとCMU PLL用の1個のチャネルが含ま
れるPCIe x2 Gen3の実装には計3個のトランシーバ・チャネルが必要です。Quartus IIソフトウェア
は、トランシーバ・バンクのチャネル1または4をマスタ・チャネルとして自動的に選択します。
チャネル1または4は、すべてのトランスミッタ・データパス・クロッキングを結合して駆動しま
す。レート・マッチングが2個のデータ・チャネルでイネーブルされている場合はレシーバ・デー
タパスのFIFOのレート・マッチャ側も結合して駆動します。各データ・チャネルのローカル・ク
ロック・ディバイダ・ブロックは、高速シリアル・クロックからパラレル・クロックを生成し、
両方のクロックをそのデータ・チャネルのPMAとPCSに分配します。
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6-52
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PCIe Gen3でのトランシーバ・クロッキング
Gen3 x4コンフィギュレーション
図 6-40: Gen1/Gen2/Gen3のPCIe x4ハードIPおよびPIPEのコンフィギュレーションでのトランスミッ
タ・クロッキング
ハードIPコンフィギュレーションと異なり、PIPEコンフィギュレーションには、トランシーバ・
バンクのトップ4のトランシーバ・チャネルを使用できること、または2つのバンクにまたがる4
つのレーンに拡張できること、という追加の柔軟性があります。
×6 Clock Lines
Ch5
Transmitter PCS
×1 Clock Lines
Transmitter PMA
Serializer
Local Clock Divider
CMU PLL
Clock Divider
(1)
Ch4
Transmitter PCS
Transmitter PMA
Serializer
ATX PLL
Central Clock Divider
CMU PLL
Clock Divider
(1)
Ch3
Transmitter PCS
Transmitter PMA
Serializer
Local Clock Divider
CMU PLL
Clock Divider
(1)
Ch2
Transmitter PCS
Low-Speed Parallel Clock
High-Speed Serial Clock
Transmitter PMA
Serializer
Local Clock Divider
CMU PLL
Clock Divider
(1)
Ch1
Transmitter PCS (Master)
Low-Speed Parallel Clock
High-Speed Serial Clock
Transmitter PMA
Serializer
ATX PLL
Central Clock Divider
CMU PLL
Clock Divider
Ch0
Transmitter PCS
Transmitter PMA
Serializer
Local Clock Divider
CMU PLL
Clock Divider
(1)
Parallel Clock
Serial Clock
Parallel and Serial Clocks
Altera Corporation
Arria V GZ デバイスでのトランシーバ・コンフィギュレーション
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PCIe Gen3でのトランシーバ・クロッキング
6-53
図 6-41: Gen1/Gen2/Gen3のPCIe x4ハードIPおよびPIPEのコンフィギュレーションでのレシーバ・ク
ロッキング
×6 Clock Lines
Ch5
Receiver PCS
Clock Divider
CDR
Input
Reference
Clock
Local Clock Divider
CMU PLL
×1 Clock Lines
Receiver PMA
Deserializer
To Transmitter Channel
(1)
Ch4
Receiver PCS
Receiver PMA
Deserializer
Input
Reference
Clock
Central Clock Divider
CMU PLL
Clock Divider
CDR
(2)
ATX PLL
To Transmitter Channel
(1)
Ch3
Receiver PCS
Receiver PMA
Deserializer
Input
Reference
Clock
Local Clock Divider
CMU PLL
Clock Divider
CDR
To Transmitter Channel
(1)
Ch2
Receiver PCS
Receiver PMA
Deserializer
Input
Reference
Clock
Local Clock Divider
CMU PLL
Clock Divider
CDR
To Transmitter Channel
(1)
Ch1
Receiver PCS (Master)
Receiver PMA
Deserializer
Input
Reference
Clock
Central Clock Divider
CMU PLL
Clock Divider
Ch0
Receiver PCS
Local Clock Divider
Clock Divider
ATX PLL
To Transmitter Channel
Receiver PMA
Deserializer
CMU PLL
CDR
CDR
Input
Reference
Clock
To Transmitter Channel
(1)
Parallel Clock
Serial Clock
Parallel and Serial Clocks
ハードIPコンフィギュレーションのPCIe x4 Gen3では、トランシーバ・バンクのCMU PLL（トラン
シーバ物理チャネル4）およびトップATX PLLがコンフィギュレーションされて、高速シリアル・
クロックを生成します。4個のデータ・チャネルとCMU PLL用の1個のチャネルが含まれるPCIe x4
Gen3の実装には計5個のトランシーバ・チャネルが必要です。Quartus IIソフトウェアは、トラン
シーバ・バンクのチャネル1をマスタ・チャネルとして自動的に選択します。チャネル1は、すべ
てのトランスミッタ・データパス・クロッキングを結合して駆動します。レート・マッチングが
4個のデータ・チャネルでイネーブルされている場合はレシーバ・データパスのFIFOのレート・
マッチャ側も結合して駆動します。各データ・チャネルのローカル・クロック・ディバイダ・ブ
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6-54
XAUI
AV53008
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ロックは、高速シリアル・クロックからパラレル・クロックを生成し、両方のクロックをその
データ・チャネルのPMAとPCSに分配します。
PIPEコンフィギュレーションのPCIe x4 Gen3では、トランシーバ・バンクのCMU PLL（トランシー
バ物理チャネル1または4）およびトップ/ボトムATX PLLがコンフィギュレーションされて、高速
シリアル・クロックを生成します。4個のデータ・チャネルとCMU PLL用の1個のチャネルが含ま
れるPCIe x4 Gen3の実装には計5個のトランシーバ・チャネルが必要です。Quartus IIソフトウェア
は、トランシーバ・バンクのチャネル1または4をマスタ・チャネルとして自動的に選択します。
チャネル1または4は、すべてのトランスミッタ・データパス・クロッキングを結合して駆動しま
す。レート・マッチングが4個のデータ・チャネルでイネーブルされている場合はレシーバ・デー
タパスのFIFOのレート・マッチャ側も結合して駆動します。各データ・チャネルのローカル・ク
ロック・ディバイダ・ブロックは、高速シリアル・クロックからパラレル・クロックを生成し、
両方のクロックをそのデータ・チャネルのPMAとPCSに分配します。
Gen3 x8コンフィギュレーション
PCIe x8 Gen3では、トランシーバ・バンクのCMU PLL（トランシーバ物理チャネル4）およびトッ
プ/ボトムATX PLLがコンフィギュレーションされて、高速シリアル・クロックを生成します。8
個のデータ・チャネルとCMU PLL用の1個のチャネルが含まれるPCIe x8 Gen3の実装には計9個の
トランシーバ・チャネルが必要です。Quartus IIソフトウェアは、トランシーバ・バンクのチャネ
ル4をマスタ・チャネルとして自動的に選択します。チャネル4は、すべてのトランスミッタ・
データパス・クロッキングを結合して駆動します。レート・マッチングが8個のデータ・チャネ
ルでイネーブルされている場合はレシーバ・データパスのFIFOのレート・マッチャ側も結合して
駆動します。各データ・チャネルのローカル・クロック・ディバイダ・ブロックは、高速シリア
ル・クロックからパラレル・クロックを生成し、両方のクロックをそのデータ・チャネルのPMA
とPCSに分配します。x8でのマスタ・チャネルはデータ・チャネルではありません。
XAUI
MegaWizard Plug-In Managerを使用して、XAUIリンクを実装できます。InterfacesメニューのEthernet
で、XAUI PHY IPコアを選択します。XAUI PHY IPコアはソフト・ロジックにXAUI PCSを実装してい
ます。
XAUIは、IEEE 802.3ae-2002仕様で定義されている10ギガビット・イーサネット・リンクの特別な
物理層の実装です。XAUI PHYは、XGMIIインタフェースを使用してIEEE802.3 MACおよびリコンシ
リエーション・サブレイヤ（RS）に接続します。IEEE 802.3ae-2002仕様では、XAUI PHYリンクが
XGMIIインタフェースでは10 Gbpsのデータ・レート、PMDインタフェースでは4つのレーンをそ
れぞれ3.125 Gbpsでサポートすることを必要とします。
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XAUIコンフィギュレーションでのトランシーバ・データパス
6-55
図 6-42: XAUI層とXGMII層
LAN Carrier Sense Multiple
Access/Collision Detect (CSMA/CD)
Layers
Higher Layers
Logical Link Control (LLC)
OSI
Reference
Model Layers
MAC Control (Optional)
Media Access Control (MAC)
Application
Reconciliation
Presentation
Session
Transport
10 Gigabit Media Independent Interface
Optional
XGMII
Extender
XGMII Extender Sublayer
10 Gigabit Attachment Unit Interface
XGMII Extender Sublayer
10 Gigabit Media Independent Interface
Network
PCS
Data Link
Physical
PMA
Physical Layer Device
PMD
Medium Dependent Interface
Medium
10 Gbps
関連情報
アルテラ・トランシーバPHY IPコアのユーザー・ガイドの「XAUI PHY IPコア」の章を参照してく
ださい。
XAUIコンフィギュレーションでのトランシーバ・データパス
XAUI PHY IPコアを使用している場合、XAUI PCSはFPGA内部のソフト・ロジックに実装されます。
チャネル配置がソフトPCS実装と互換性があることを確認する必要があります。
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6-56
AV53008
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XAUIコンフィギュレーションでのトランシーバ・データパス
図 6-43: XAUIデータパス・コンフィギュレーション
Transceiver PHY IP
XAUI PHY IP
Lane Data Rate
3.125 Gbps
Number of Bonded Channels
×4
PCS-PMA Interface Width
20-Bit
Word Aligner (Pattern Length) (1)
8B/10B Encoder/Decoder (1)
Deskew FIFO (1)
Rate Match FIFO (1)
Byte SERDES
Byte Ordering (1)
FPGA Fabric-to-Transceiver
Interface Width
FPGA Fabric-to-Transceiver
Interface Frequency
10-Bit/K28.5
Enabled
Enabled
Enabled
Disabled
Disabled
16-Bit
156.25 MHz
(1) Implemented in soft logic.
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Arria V GZ デバイスでのトランシーバ・コンフィギュレーション
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6-57
サポートされている機能
図 6-44: XAUIコンフィギュレーションでのトランシーバ・チャネル・データパス
低レイテンシコンフィギュレーションでのスタンダードPCSはこのコンフィギュレーションで使
用されます。また、PCSの部分はソフト・ロジックに実装されます。
FPGA Fabric
TX Phase
Compensation
FIFO
8B/10B Encoder
16
Channel 1
Transmitter Standard PCS
Channel 0
20
Transmitter Standard PCS
20
Transmitter PMA Ch2
Transmitter PMA Ch1
Transmitter PMA Ch0
20
20
Receiver PMA
Deserializer
20
Byte
Deserializer
20
RX Phase
Compensation
FIFO
20
Word Alignner
20
Deskew FIFO
20
Rate Match FIFO
8B/10B
Decoder
Receiver Standard PCS
16
tx_serial_data
Soft PCS
Soft PCS
Transmitter PMA Ch3
Transmitter Standard PCS
Transmitter Standard PCS
rx_serial_data
Channel 1
Channel 0
Channel 3
Channel 2
Serializer
Soft PCS
CDR
Soft PCS
Channel 2
Byte
Serializer
Channel 3
サポートされている機能
Arria V GZ トランシーバは、XAUIコンフィギュレーションでは以下の機能をサポートしています：
MAC/RSに対する64ビットのSDRインタフェース
IEEE 802.3-2008使用の46項は、XAUI PCSとイーサネットMAC/RSの間のXGMIIインタフェースを定
義します。この仕様では、156.25 MHzインタフェース・クロックの正負両方のエッジ（DDR）で
4つのXAUIレーンがそれぞれ8ビット・データと1ビット幅のコントロール・コードを転送するこ
とを必要とします。
XAUIコンフィギュレーションでのArria V GZ トランシーバは、IEEE 802.3-2008仕様で定義されてい
るようにMAC/RSに対するXGMIIインタフェースをサポートしていません。その代わり、156.25
MHzインタフェース・クロックの正のエッジ（SDR）のみにおいて、4つのXAUIレーンそれぞれ
が16ビット・データと2ビット・コントロール・コードを転送できるようにします。
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Altera Corporation
6-58
AV53008
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サポートされている機能
図 6-45: Arria V GZ デバイスでのXGMII仕様の実装
XGMII Transfer (DDR)
Interface Clock (156.25 MHz)
8-bit
Lane 0
D0
D1
D2
D3
Lane 1
D0
D1
D2
D3
Lane 2
D0
D1
D2
D3
Lane 3
D0
D1
D2
D3
Interface Clock (156.25 MHz)
16-bit
Lane 0
{D1, D0}
{D3, D2}
Lane 1
{D1, D0}
{D3, D2}
Lane 2
{D1, D0}
{D3, D2}
Lane 3
{D1, D0}
{D3, D2}
8B/10Bエンコーディング/デコーディング
XAUIコンフィギュレーションでは、IEEE802.3-2008仕様の48項で指定されているように、4つの
レーンはそれぞれ独立した8B/10Bエンコーダ/デコーダをサポートします。8B/10Bエンコーディ
ングでは、シリアル・データ・ストリームでの連続した1と0が最大5個までに制限されており、
DCバランスだけでなく、レシーバCDRが受信データへのロックを維持するのに充分な遷移も確保
されます。
XAUI PHYのIPコアは、ランニング・ディスパリティだけでなく8B/10Bコード・グループのエラー
を示すためにステータス信号を提供します。
トランスミッタおよびレシーバ・ステート・マシン
XAUIコンフィギュレーションでは、Arria V GZ トランシーバは、IEEE802.3-2008仕様の図48-6およ
び図48-9に示されているトランスミッタとレシーバの状態図を実装します。
トランスミッタ状態図は、10GBASE-X PCSに従ってXGMIIデータをPCSコード・グループにエン
コーディングすることに加え、アイドル||I||オーダ・セットを同期||K||、アラインメント||A||、ス
キップ||R||の各オーダ・セットに変換するなどの機能を実行します。
レシーバ状態図は、10GBASE-X PCSに従ってPCSコード・グループをXGMIIデータにデコーディン
グすることに加え、同期||K||、アラインメント||A||、スキップ||R||の各オーダ・セットをアイドル
||I||オーダ・セットに変換するなどの機能を実行します。
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Arria V GZ デバイスでのトランシーバ・コンフィギュレーション
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サポートされている機能
6-59
同期化
4つのXAUIレーンそれぞれのレシーバPCSのワード・アライナ・ブロックは、IEEE802.3-2008仕様
の図48-7に示されているレシーバ同期状態図を実装します。
XAUI PHYのIPコアは、ワード・アライナが有効なワード境界に同期しているかどうかを示すレー
ンごとのステータス信号を提供します。
デスキュー
レシーバPCSのチャネル・アライナ・ブロックは、IEEE 802.3-2008仕様の図48-8に示すレシーバ・
デスキュー状態図を実装します。
レーン・アライナは、4つそれぞれのXAUIレーンのワード・アライナ・ブロックが同期の成功を
有効なワード境界に示した後にだけ、デスキューのプロセスを開始します。
XAUI PHY のIPコアは、レシーバPCSでのレーン・デスキューが成功したことを示すステータス信
号を提供します。
クロック補正
レシーバPCSデータパスのレート・マッチFIFOは、リモート・トランスミッタとローカル・レシー
バの間の最大±100 ppmの差を補正します。FIFOは、ppm差に応じてスキップ||R||カラムを挿入ま
たは削除することによって差を補正します。
クロック補正は、以下の動作後に開始されます。
• 4つすべてのXAUIレーンのワード・アライナが、有効なワード境界に同期の成功を示す
• チャネル・アライナがレーン・デスキューの成功を示す
レート・マッチFIFOは、クロック・レートを補正するためにSkip ||R||カラムの挿入または削除を
示すステータス信号を提供します。
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6-60
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トランシーバ・クロッキングおよびチャネル配置のガイドライン
トランシーバ・クロッキングおよびチャネル配置のガイドライン
トランシーバ・クロッキング
図 6-46: XAUIコンフィギュレーションでのトランシーバ・クロッキング図
トランシーバ・バンクにCMU PLLとしてコンフィギュレーションされている2つのチャネルPLLの
うち1つは、4個のXAUIチャネル用にトランスミッタ・シリアル・クロックとパラレル・クロック
を生成します。x6クロック・ラインは、4個のチャネルそれぞれのPMAとPCSにトランスミッタ・
クロックを伝送します。
FPGA Fabric
8B/10B Encoder
16
20
Channel 1
Transmitter Standard PCS
Channel 0
Transmitter PMA Ch 1
Transmitter Standard PCS
Transmitter PMA Ch 0
20
tx_serial_data
Soft PCS
Soft PCS
Transmitter PMA Ch 3
Transmitter PMA Ch 2
Transmitter Standard PCS
Serializer
Channel 1
Channel 0
Transmitter Standard PCS
Channel 3
Channel 2
Byte Serializer
Soft PCS
Soft PCS
Channel 2
TX Phase
Compensation
FIFO
Channel 3
Parallel Clock
xgmii_tx_clk
/2
rx_serial_data
CDR
20
Receiver PMA
Deserializer
Byte
Deserializer
RX Phase
Compensation
FIFO
Word Alignner
Deskew FIFO
20
Rate Match FIFO
16
8B/10B
Decoder
Receiver Standard PCS
Parallel Clock
(Recovered)
xgmii_rx_clk
Parallel Clock
/2
Parallel Clock
(Recovered) from Channel 0
Central/ Local Clock Divider
CMU PLL
Serial Clock
(From the ×1 Clock Lines)
Clock Divider
Parallel and Serial Clocks (From the ×6 or ×N Clock Lines)
Parallel Clock
Serial Clock
Parallel and Serial Clocks
表6-8: XAUIコンフィギュレーションでの入力基準クロック周波数およびインタフェース速度の仕様
基準クロック周波数（MHz）
156.25
FPGAファブリック-トランシーバ・ FPGAファブリック-トランシーバ・
インタフェース幅
インタフェース周波数（MHz）
16ビット・データ、2ビット・コ 156.25
ントロール
トランシーバのチャネル配置のガイドライン
XAUIコンフィギュレーションでのソフトPCS実装では、4個すべてのチャネルは連続的に配置さ
れる必要があります。チャネルは1つのバンクに配置されることも2つのバンクにまたがることも
可能です。
Altera Corporation
Arria V GZ デバイスでのトランシーバ・コンフィギュレーション
フィードバック
AV53008
2013.05.06
CPRIおよびOBSAI—確定的レイテンシ・プロトコル
6-61
図 6-47: XAUIコンフィギュレーションでのチャネル配置のガイドライン
XAUIリンクを駆動するためにCMU PLLまたはATX PLLのどちらか一方を使用する場合、可能な2つ
のチャネル配置のうち1つを使用します。Quartus IIソフトウェアは、XAUI PCSをソフト・ロジッ
クに実装します。
Bank 1
Placement 1
Placement 2
XCVR Channel 5
XCVR Channel 5
XCVR Channel 4
XCVR Channel 4
XCVR Channel 3
XCVR Channel 3
XCVR Channel 2
XCVR Channel 2
XCVR Channel 1
CMU PLL
XCVR Channel 0
Bank 0
XCVR Channel 0
XCVR Channel 5
XCVR Channel 4
XCVR Channel 3
XCVR Channel 2
CMU PLL
Bank 0
XCVR Channel 0
関連情報
Assignment Editorを使用してQSFアサインメント・ワークアラウンドを実装するには、アルテラ・
トランシーバPHY IPコアのユーザー・ガイドの「XAUI PHY IP Core」の章を参照してください。
CPRIおよびOBSAI—確定的レイテンシ・プロトコル
Arria V GZ デバイスは、CPRI（Common Public Radio Interface）やOBSAI RP3（OBSAI Reference Point
3）などの高速シリアル・インタフェースで使用可能な確定的レイテンシのオプションを備えて
います。CPRIおよびOBSAI RP3の両方のプロトコルは、これらのプロトコルを実装するリンクで
許容される範囲の厳しい制約をレイテンシ・バリエーションの量に課します。
トランシーバ・データパス・コンフィギュレーション
Arria V GZ デバイスは、確定的レイテンシ・データパス・コンフィギュレーションで使用可能な
さまざまなオプションを備えています。
Arria V GZ デバイスでのトランシーバ・コンフィギュレーション
フィードバック
Altera Corporation
6-62
AV53008
2013.05.06
トランシーバ・データパス・コンフィギュレーション
図 6-48: 確定的レイテンシ・データパス・コンフィギュレーション
1 to 32 (1), (2), (3)
Number of Non-Bonded and Bonded Channels
Deterministic Latency State
Machine or Manual TX Bit Slip
Word Aligner (Pattern Length)
Tx Bit Slip
Optional
Bypass
Rate Match FIFO
8B/10B Encoder/Decoder
Byte Serializer/Deserializer
FPGA Fabric-to-Transceiver
Interface Width
Latency (TX/RX)
FPGA Fabric-to-Transceiver
Interface Frequency (MHz)
Data Rate (Gbps)
Altera Corporation
Disabled
Disabled
Enabled
Enabled
Disabled
Enabled
10-Bit
20-Bit
20-Bit
40-Bit
8-Bit
16-Bit
16-Bit
32-Bit
3.0/8.0
3.0/9.0
2.0/6.0
2.0/6.5
3.0/8.0
3.0/9.0
2.0/6.0
2.0/6.5
60 450
30 450
30 245
15 247.5
60 450
30 450
30 245
15 247.5
0.6 4.50
0.6 9.00
0.6 4.90
0.6 9.90
0.6 4.50
0.6 9.00
0.6 4.90
0.6 9.90
Arria V GZ デバイスでのトランシーバ・コンフィギュレーション
フィードバック
AV53008
2013.05.06
Registerモードでのフェーズ補正FIFO
6-63
図 6-49: 確定的レイテンシ・モードでのトランシーバ・データパス
wrclk
8B/10B Encoder
rdclk
rx_datain
CDR
Word Aligner
Deskew FIFO
Receiver Channel
PMA
Rate Match FIFO
8B/10B Decoder
Byte Deserializer
Byte Ordering
Receiver Channel PCS
Deserializer
rdclk
Serializer
Byte Serializer
wrclk
RX Phase
Compensation
FIFO
PIPE Interface
PCIe hard IP
FPGA
Fabric
TX Phase
Compensation
FIFO
tx_dataout
Transmitter Channel
PMA
Transmitter Channel PCS
Transmitter Channel Datapath
Receiver Channel Datapath
Registerモードでのフェーズ補正FIFO
レシーバのフェーズ補正FIFOを通してレイテンシの不確定性を排除するためには、レシーバとト
ランスミッタのフェーズ補正FIFOを常にラッチされたモードにしておく必要があります。ラッチ
されたモードでは、フェーズ補正FIFOはレジスタとして動作し、それによってレイテンシの不確
定性が低減されます。ラッチされたモードのフェーズ補正FIFOを介したレイテンシは1クロック・
サイクル分です。
以下のオプションが提供されています。
• Single Widthモードではチャネル幅が8ビットのとき8B/10Bエンコーダをイネーブル状態、また
はチャネル幅が10ビットのとき8B/10Bをディセーブル状態
• Double Widthモードではチャネル幅が16ビットのとき8B/10Bエンコーダをイネーブル状態、ま
たはチャネル幅が20ビットのとき8B/10Bをディセーブル状態
チャネルPLLフィードバック
確定的レイテンシの機能モードを実装するには、低速パラレル・クロックとチャネルPLL入力基
準クロックの間のフェーズ関係が確定的である必要があります。フィードバック・パスがイネー
ブルされて、低速パラレル・クロックとチャネルPLL入力基準クロックの間の（フェーズの）確
定的関係が確認されます。
トランシーバを通して確定的レイテンシを達成させるには、チャネルPLLに対する基準クロック
が低速パラレル・クロックと同じである必要があります。例えば、CPRIプロトコルで1.2288 Gbps
のデータ・レートを実装する必要がある場合、レイテンシのバリエーションに厳しい条件が課さ
れるため、122.88 MHzの基準クロックを選択してチャネルPLLからのフィードバック・パスを使
用できるようにする必要があります。このフィードバック・パスは、レイテンシのバリエーショ
ンを低減します。
このオプションを選択すると、低速パラレル・クロックと同じ周波数の入力基準クロックがチャ
ネルPLLに提供されます。
CPRIおよびOBSAI
CPRIやOBSAIなどのプロトコルを実装するには、確定的レイテンシ機能モードを使用します。
Arria V GZ デバイスでのトランシーバ・コンフィギュレーション
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Altera Corporation
6-64
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CPRIおよびOBSAI
CPRIインタフェースは、REC（Radio Equipment Control）とRE（Radio Equipment）の間のデジタル・
ポイント・ツー・ポイント・インタフェースを定義して、RECとREの共存、またはREのリモート
配置のどちらか一方を可能にします。
図 6-50: CPRIトポロジ
ほとんどの場合、CPRIリンクはチェイン・コンフィギュレーションにおいてRECとREのモジュー
ル間または2つのREモジュール間です。
RE
RE
RE
Ring
RE
RE
Tree and Branch
RE
REC
Radio Equipment
Control
RE
RE
Chain
Point-to-Point
RE
RE
RECからの高速シリアル・データのデスティネーションが（いくつかのREを経由せずに）1つ目
のREである場合、シングル・ホップ接続となります。デスティネーションのREに到達するまで
にRECからのシリアル・データが複数のREを通過する必要がある場合、マルチ・ホップ接続とな
ります。
主要ベース・ステーションから離れて位置しているRFトランシーバには、システム全体の遅延
を伴う複雑さがあります。CPRI仕様では、ケーブル遅延を正確に見積もるために、シングル・
ホップ接続とマルチ・ホップ接続で往復遅延の測定精度が±16.276 ns以内であることが必要です。
シングル・ホップ・システムでは、往復遅延の許容範囲は最大±16.276 nsです。しかし、マルチ・
ホップ・システムでは、遅延の許容範囲は接続のホップ数で除算した値で、通常は±16.276 ns/
（ホップ数）に等しくなりますが、必ずしもホップ数で除算した値になるわけではありません。
CPRIリンクでの確定的レイテンシは、呼び出し位置の高精度なトライアンギュレーションを可能
にします。
OBSAIはいくつかのOEMで構築されており、共通のモジュールをベース・トランシーバ・ステー
ション（BTS）にコンフィギュレーションまたは接続する上で使用する仕様一式を開発します。
BTSには4つの主要モジュールがあります：
•
•
•
•
無線周波数（RF）
ベースバンド
コントロール
トランスポート
通常のBTSでは、無線周波数モジュール（RFM）は、ポータブル・デバイスを使用して信号を受
信し、信号をデジタル・データに変換します。ベースバンド・モジュールは、エンコードされた
信号を処理して、トランスポート・モジュールを使用して地上波ネットワークに送信する前に
ベースバンドに戻します。コントロール・モジュールは、これら3つのファンクション間の調整
を担当します。
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Arria V GZ デバイスでのトランシーバ・コンフィギュレーション
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CPRIおよびOBSAI
6-65
図 6-51: OBSAI BTSアーキテクチャの例
System Software
Baseband
Module
Transport Module
RF Module
RP3 (1)
RP2 (1)
Interface
BB
Switch
Proprietary
Module(s)
RFM
Clock and Sync
Control
& Clock
Control
Module
RP1 (1)
Power System
(1) RP = Reference Point
確定的レイテンシのオプションを使用すれば、CPRIデータ・レートを以下のモードに実装できま
す：
• Single Widthモード—8/10ビット・チャネル幅を使用
• Double Widthモード—16/20ビット・チャネル幅を使用
表6-9: サポートされているシリアル・データ・レートでのチャネル幅オプションの例
チャネル幅（FPGA-PCSファブリック）
シリアル・データ・
レート（Mbps）
16ビット
16ビット
32ビット
614.4
使用可
使用可
—
—
1228.8
使用可
使用可
使用可
使用可
2457.6
—
使用可
使用可
使用可
3072
—
使用可
使用可
使用可
4915.2
—
—
—
使用可
6144
—
—
—
使用可
—
—
—
使用可
9830.4
2
Double Width
8ビット
12
1
Single Width
Arria V GZのスタンダードPCSは、確定的レイテンシ・コンフィギュレーションでは最大9.9 Gbpsま
で、カスタムおよび低レイテンシ・コンフィギュレーションでは最大9.8 Gbpsまでのデータレート
をサポートできます。
C3およびI3Lのスピード・グレードのみに適用可能です。
Arria V GZ デバイスでのトランシーバ・コンフィギュレーション
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Altera Corporation
6-66
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トランシーバ・コンフィギュレーション
関連情報
詳しくは、アルテラ・トランシーバPHY IPコアのユーザー・ガイドの確定的レイテンシPHY IPコ
アの章を参照してください。
トランシーバ・コンフィギュレーション
Arria V GZ トランシーバは、スタンダードPCSおよび10G PCSの両方のコンフィギュレーションを
提供します。これらのコンフィギュレーションによって、プロトコルの条件に基づいてブロック
をイネーブルしたりディセーブルしたりできるようになります。この柔軟性により、カスタム
IP、低レイテンシIP、ネイティブPHY IPを通してさまざまなプロトコルの実装が可能になります。
スタンダードPCSコンフィギュレーション—カスタム・データパス
カスタム・データパスでスタンダードPCSをイネーブルするには、カスタムPHY IPを使用します。
MegaWizard Plug-In Managerで、InterfacesメニューのTransceiver PHYにあるCustom PHY IPをインス
タンス化することでカスタムPHYリンクを実装できます。カスタム・データパス・コンフィギュ
レーションを定義するには、使用するブロックと適切なデータ幅を選択します。
カスタム・データパスは、以下のブロックで構成されています：
•
•
•
•
•
•
•
•
8B/10Bエンコーダおよびデコーダ
ワード・アライナ
デスキューFIFO
レート・マッチFIFO（クロック・レート補正FIFO）
バイト・オーダリング・ブロック
フェーズ補正FIFO
バイト・シリアライザおよびデシリアライザ
送信ビット・スリップ
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Arria V GZ デバイスでのトランシーバ・コンフィギュレーション
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スタンダードPCSコンフィギュレーション—カスタム・データパス
6-67
図 6-52: スタンダードPCSのカスタム・データパスおよびクロッキング
Transmitter Standard PCS
Serializer
TX Bit Slip
tx_serial_data
Transmitter PMA
8B/10B Encoder
TX Phase
Compensation
FIFO
Byte Serializer
FPGA
Fabric
tx_coreclkin
/2
tx_clkout
rx_clkout
rx_serial_data
CDR
Deserializer
Word Aligner
Deskew FIFO
Receiver PMA
Rate Match FIFO
8B/10B Decoder
Byte
Deserializer
Byte Ordering
rx_coreclkin
RX Phase
Compensation
FIFO
Receiver Standard PCS
/2
Parallel and Serial Clocks
(Only from the Central Clock Divider)
Central/ Local Clock Divider
CMU PLL
Clock Divider
Parallel Clock
Serial Clock
(From the ×1 Clock Lines)
Serial Clock
Parallel and Serial Clocks (From the ×6 or ×N Clock Lines)
Parallel and Serial Clock
FPGAファブリック-トランシーバ・インタフェース幅とPMA-PCSインタフェース幅（シリアライ
ゼーション・ファクタ）に基づいて、カスタム・データパスを2つのコンフィギュレーションに
分割できます：
• カスタム8/10ビット幅—PCS-PMAインタフェース幅は、より低いデータ・レートでは8ビット
または10ビット・モードです。
• カスタム16/20ビット幅—PCS-PMAインタフェース幅は、より高いデータ・レートでは16ビッ
トまたは20ビット・モードです。
表6-10: PCS-PMAインタフェース幅およびサポートされているデータ・レート
PCS-PMAインタフェース幅
サポートされているデータ・レートのPMA範囲
カスタム8ビット幅
600 Mbps～ 4.24 Gbps
カスタム10ビット幅
600 Mbps～ 5.30 Gbps
カスタム16ビット幅
600 Mbps 7.84 Gbps
カスタム20ビット幅
600 Mbps～ 9.80 Gbps
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6-68
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スタンダードPCSコンフィギュレーション—カスタム・データパス
図 6-53: スタンダードPCSのカスタム8ビットPMA-PCSインタフェース幅
Number of Non-Bonded and Bonded Channels
Word Aligner (Pattern Length)
Tx Bit Slip
Rate Match FIFO
8B/10B Encoder/Decoder
Byte Serializer/Deserializer
Byte Ordering
FPGA Fabric-to-Transceiver
Interface Width
FPGA Fabric-to-Transceiver
Interface Frequency (MHz)
Data Rate (Gbps)
Altera Corporation
1 to 32 (1), (2)
Manual Alignment or Bit Slip
Optional
Disabled
Disabled
Disabled Enabled
Disabled
Optional
8-Bit
16-Bit
75 470
37.5 265
0.6 3.76
0.6 4.24
Arria V GZ デバイスでのトランシーバ・コンフィギュレーション
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スタンダードPCSコンフィギュレーション—カスタム・データパス
6-69
図 6-54: スタンダードPCSのカスタム10ビットPMA-PCSインタフェース幅
1 to 32 (1), (2)
Number of Non-Bonded and Bonded Channels
Manual Alignment, Automatic
Synchronization State
Machine (3) , or Bit Slip
Word Aligner (Pattern Length)
Tx Bit Slip
Optional
Disabled
Rate Match FIFO
Disabled
Optional
8B/10B Encoder/Decoder
Disabled
Enabled
Disabled Enabled
Disabled
Byte Serializer/Deserializer
Byte Ordering
FPGA Fabric-to-Transceiver
Interface Width
FPGA Fabric-to-Transceiver
Interface Frequency (MHz)
Data Rate (Gbps)
Arria V GZ デバイスでのトランシーバ・コンフィギュレーション
フィードバック
Disabled
Optional
Disabled
10-Bit
20-Bit
8-Bit
60 470
30 265
60 470
0.6 5.30
0.6 4.70
0.6 4.70
Altera Corporation
6-70
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スタンダードPCSコンフィギュレーション—カスタム・データパス
図 6-55: スタンダードPCSのカスタム16ビットPMA-PCSインタフェース幅
Number of Non-Bonded and Bonded Channels
Word Aligner (Pattern Length)
Manual Alignment
or Bit Slip
Tx Bit Slip
Optional
Rate Match FIFO
Disabled
8B/10B Encoder/Decoder
Disabled
Byte Serializer/Deserializer
Byte Ordering
FPGA Fabric-to-Transceiver
Interface Width
FPGA Fabric-to-Transceiver
Interface Frequency (MHz)
Data Rate (Gbps)
Altera Corporation
1 to 32 (1), (2)
Disabled Enabled
Disabled Disabled
16-Bit
32-Bit
37.5 450
37.5 245
0.6 7.20
0.6 7.84
Arria V GZ デバイスでのトランシーバ・コンフィギュレーション
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スタンダードPCSコンフィギュレーション—カスタム・データパス
6-71
図 6-56: スタンダードPCSのカスタム20ビットPMA-PCSインタフェース幅
1 to 32 (1), (2)
Number of Non-Bonded and Bonded Channels
Manual Alignment, Automatic
Synchronization State
Machine (3) , or Bit Slip
Word Aligner (Pattern Length)
Tx Bit Slip
Disabled
Rate Match FIFO
8B/10B Encoder/Decoder
Byte Serializer/Deserializer
Byte Ordering
Optional
Optional
Disabled
Enabled
Disabled
Enabled
Disabled
Disabled
20-Bit
40-Bit
40-Bit
30 450
15 245
15 245
FPGA Fabric-to-Transceiver
Interface Width
FPGA Fabric-to-Transceiver
Interface Frequency (MHz)
Data Rate (Gbps) (4)
0.6 9.00
Enabled
0.6 9.80
Disabled
Disabled
Enabled
Disabled
Enabled
16-Bit
32-Bit
32-Bit
30 450
15 245
15 245
0.6 9.00
0.6 9.80
関連情報
• Arria Vデバイスの章のトランシーバ・アーキテクチャの「PCSアーキテクチャ」の項を参照し
てください。
• 特定のスピード・グレードでの最大データ・レートについて詳しくは、Arria Vデバイス・デー
タシートを参照してください。
• アルテラ・トランシーバPHY IPコアのユーザー・ガイドの「カスタムPHY IPコア」の章を参照
してください。
Arria V GZ デバイスでのトランシーバ・コンフィギュレーション
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Altera Corporation
6-72
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スタンダードPCSコンフィギュレーション—低レイテンシのデータパス
スタンダードPCSコンフィギュレーション—低レイテンシのデータパス
低レイテンシ・データパスは、多くのスタンダードPCSをバイパスして、FPGA内により多くのデ
ザイン・コントロールを可能にします。低レイテンシ・データパスでスタンダードPCSをイネー
ブルするには、低レイテンシPHY IPを使用します。
MegaWizard Plug-In Managerで、InterfacesメニューのTransceiver PHYにあるLow Latency PHY IPをイ
ンスタンス化することによって低レイテンシPHYリンクを実装できます。Generalタブの低レイテ
ンシGUIで、Datapath typeフィールドのStandardを選択します。
スタンダードPCSは、以下のブロックのみ含まれている低レイテンシ・データパスで使用できま
す：
• フェーズ補正FIFO
• バイト・シリアライザおよびデシリアライザ
図 6-57: スタンダードPCSの低レイテンシ・データパス
rx_serial_data
CDR
Word Aligner
Deskew FIFO
Receiver PMA
Rate Match FIFO
8B/10B Decoder
Byte
Deserializer
Byte Ordering
Receiver Standard PCS
RX Phase
Compensation
FIFO
tx_serial_data
Serializer
TX
Bit
Slip
8B/10B Encoder
Byte Serializer
FPGA
Fabric
Transmitter PMA
Deserializer
TX Phase
Compensation
FIFO
Transmitter Standard PCS
FPGAファブリック-トランシーバ・インタフェース幅とPMA-PCSインタフェース幅（シリアライ
ゼーション・ファクタ）に基づいて、低レイテンシ・データパスを2つのコンフィギュレーショ
ンに分割できます：
• 低レイテンシ8/10ビット幅—PCS-PMAインタフェース幅は、より低いデータ・レートでは8ビッ
トまたは10ビット・モードです。
• 低レイテンシ16/20ビット幅—PCS-PMAインタフェース幅は、より高いデータ・レートでは16
ビットまたは20ビット・モードです。
表6-11: PCS-PMAインタフェース幅およびデータ・レート
低レイテンシPHYのIPコア
サポートされているデータ・レートのPMA範囲
低レイテンシ8ビット幅
600 Mbps～ 4.24 Gbps
低レイテンシ10ビット幅
600 Mbps～ 5.30 Gbps
低レイテンシ16ビット幅
600 Mbps～ 7.84 Gbps
低レイテンシ20ビット幅
600 Mbps～ 9.80 Gbps
Altera Corporation
Arria V GZ デバイスでのトランシーバ・コンフィギュレーション
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スタンダードPCSコンフィギュレーション—低レイテンシのデータパス
6-73
低レイテンシ・データパスでは、TXおよびRXのフェーズ補正FIFOは常にイネーブルされます。
ターゲットのデータ・レートに応じて、バイト・シリアライザ・ブロックおよびバイト・デシリ
アライザ・ブロックをバイパスすることができます。
図 6-58: スタンダードPCSの低レイテンシ8ビットPMA-PCSインタフェース幅
スタンダードPCSの低レイテンシ8ビットPMA-PCSインタフェース幅で使用可能なオプションを
示します。「Disabled」として表示されているブロックは使用されませんが、レイテンシが発生
します。「Bypassed」として表示されているブロックは使用されず、レイテンシが発生しませ
ん。データ・レートおよび周波数の最大値は、最速のスピード・グレード・デバイス用です。
Number of Non-Bonded and Bonded Channels
1 to 32 (1), (2)
TX Bit Slip
Word Aligner (Pattern Length)
Bypassed
Rate Match FIFO
Bypassed
8B/10B Encoder/Decoder
Bypassed
Byte Serializer/Deserializer (3)
Byte Ordering
FPGA Fabric-to-Transceiver
Interface Width
FPGA Fabric-to-Transceiver
Interface Frequency (MHz)
Data Rate (Gbps)
Arria V GZ デバイスでのトランシーバ・コンフィギュレーション
フィードバック
Optional
Disabled
Enabled
Bypassed
Bypassed
8-Bit
16-Bit
75470
37.5265
0.63.76
0.64.24
Altera Corporation
6-74
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2013.05.06
スタンダードPCSコンフィギュレーション—低レイテンシのデータパス
図 6-59: スタンダードPCSの低レイテンシ10ビットPMA-PCSインタフェース幅
スタンダードPCSの低レイテンシ10ビットPMA-PCSインタフェース幅で使用可能なオプションを
示します。「Disabled」として表示されているブロックは使用されませんが、レイテンシが発生
します。「Bypassed」として表示されているブロックは使用されず、レイテンシが発生しませ
ん。データ・レートおよび周波数の最大値は、最速のスピード・グレード・デバイス用です。
Number of Non-Bonded and Bonded Channels
Word Aligner (Pattern Length)
Bypassed
Rate Match FIFO
Bypassed
8B/10B Encoder/Decoder
Bypassed
Byte Serializer/Deserializer
Byte Ordering
FPGA Fabric-to-Transceiver
Interface Width
FPGA Fabric-to-Transceiver
Interface Frequency (MHz)
Data Rate (Gbps)
Altera Corporation
1 to 32 (1), (2)
Disabled Enabled
Bypassed Bypassed
10-Bit
20-Bit
60470
30265
0.64.70
0.65.30
Arria V GZ デバイスでのトランシーバ・コンフィギュレーション
フィードバック
AV53008
2013.05.06
スタンダードPCSコンフィギュレーション—低レイテンシのデータパス
6-75
図 6-60: スタンダードPCSの低レイテンシ16ビットPMA-PCSインタフェース幅
スタンダードPCSの低レイテンシ16ビットPMA-PCSインタフェース幅で使用可能なオプションを
示します。「Disabled」として表示されているブロックは使用されませんが、レイテンシが発生
します。「Bypassed」として表示されているブロックは使用されず、レイテンシが発生しませ
ん。データ・レートおよび周波数の最大値は、最速のスピード・グレード・デバイス用です。
Number of Non-Bonded and Bonded Channels
Word Aligner (Pattern Length)
Bypassed
Rate Match FIFO
Bypassed
8B/10B Encoder/Decoder
Bypassed
Byte Serializer/Deserializer
Byte Ordering
FPGA Fabric-to-Transceiver
Interface Width
FPGA Fabric-to-Transceiver
Interface Frequency (MHz)
Data Rate (Gbps)
Arria V GZ デバイスでのトランシーバ・コンフィギュレーション
フィードバック
1 to 32 (1), (2)
Disabled Enabled
Bypassed Bypassed
16-Bit
32-Bit
37.5450
37.5245
0.67.20
0.67.84
Altera Corporation
6-76
AV53008
2013.05.06
スタンダードPCSコンフィギュレーション—低レイテンシのデータパス
図 6-61: スタンダードPCSの低レイテンシ20ビットPMA-PCSインタフェース幅
スタンダードPCSの低レイテンシ20ビットPMA-PCSインタフェース幅で使用可能なオプションを
示します。「Disabled」として表示されているブロックは使用されませんが、レイテンシが発生
します。「Bypassed」として表示されているブロックは使用されず、レイテンシが発生しませ
ん。データ・レートおよび周波数の最大値は、最速のスピード・グレード・デバイス用です。
Number of Non-Bonded and Bonded Channels
Word Aligner (Pattern Length)
Rate Match FIFO
8B/10B Encoder/Decoder
Byte Serializer/Deserializer
Byte Ordering
FPGA Fabric-to-Transceiver
Interface Width
FPGA Fabric-to-Transceiver
Interface Frequency (MHz)
Data Rate (Gbps)
1 to 32 (1), (2)
Bypassed
Bypassed
Bypassed
Disabled Enabled
Bypassed Bypassed
20-Bit
40-Bit
30 450
15 245
0.6 9.00
0.6 9.80
関連情報
• Arria Vデバイスの章のトランシーバ・アーキテクチャの「PCSアーキテクチャ」の項を参照し
てください。
• 特定のスピード・グレードでの最大データ・レートについて詳しくは、Arria Vデバイス・デー
タシートを参照してください。
• アルテラ・トランシーバPHY IPコアのユーザー・ガイドの「低レイテンシPHY IPコア」の章を
参照してください。
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Arria V GZ デバイスでのトランシーバ・コンフィギュレーション
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トランシーバのチャネル配置のガイドライン
6-77
トランシーバのチャネル配置のガイドライン
非結合コンフィギュレーションおよび結合コンフィギュレーションで、CMU PLLまたはATX PLL
を使用できます。
Arria V GZ デバイスによって、CMU PLLを使用している場合に最大5個、ATX PLLを使用している場
合に最大6個のそれぞれのチャネル配置が同じトランシーバ・バンク内で可能となります：
• スタンダードPCSデータパス・コンフィギュレーションのカスタムPHY IP
• 低レイテンシ・データパス・コンフィギュレーションでのスタンダードPCSまたは10G PCS（同
一データ・レート）の低レイテンシPHY IP
図 6-62: カスタムおよび低レイテンシのデータパス・コンフィギュレーションでのスタンダードPCS
および10G PCSの非結合チャネル配置のガイドライン
すべてのチャネルにトランスミッタおよびレシーバが含まれていることを前提とします。
Custom/Low Latency Configuration Ch4 (1)
Custom/Low Latency Configuration Ch4 (1)
Custom/Low Latency Configuration Ch3 (1)
CMU PLL
Custom/Low Latency Configuration Ch2 (1)
Custom/Low Latency Configuration Ch1 (1)
×1 Transmitter
Clock Line
Custom/Low Latency Configuration Ch3 (1)
Custom/Low Latency Configuration Ch2 (1)
CMU PLL
Custom/Low Latency Configuration Ch1 (1)
Custom/Low Latency Configuration Ch0 (1)
Custom/Low Latency Configuration Ch0 (1)
Custom/Low Latency Configuration Ch5 (1)
Custom/Low Latency Configuration Ch5 (1)
Custom/Low Latency Configuration Ch4 (1)
ATX PLL
×1 Transmitter
Clock Line
Custom/Low Latency Configuration Ch4 (1)
Custom/Low Latency Configuration Ch3 (1)
Custom/Low Latency Configuration Ch3 (1)
Custom/Low Latency Configuration Ch2 (1)
Custom/Low Latency Configuration Ch2 (1)
Custom/Low Latency Configuration Ch1 (1)
Custom/Low Latency Configuration Ch1 (1)
Custom/Low Latency Configuration Ch0 (1)
Custom/Low Latency Configuration Ch0 (1)
ATX PLL
Arria V GZ デバイスでは、同一のトランシーバ・バンク内での結合コンフィギュレーションで、
CMU PLLを使用している場合には最大4個、ATX PLLを使用している場合には最大6個のチャネル
の配置が可能です。
• スタンダードPCSデータパス・コンフィギュレーションでのカスタムPHY IP
• 低レイテンシ・データパス・コンフィギュレーションでのスタンダードPCSまたは10G PCS（同
一データ・レート）の低レイテンシPHY IP
xN結合の方法では、ロジカル・レーン0は、トランシーバ・バンクのトランシーバ物理チャネル
1または4に配置される必要があります。PLLフィードバック補正の結合方法にはロジカル・レー
ン0のアサインメント要件がなく、複数のトランシーバ・バンクが必要なときに使用されなけれ
ばなりません。しかし、PLLフィードバック補正の結合では、トランシーバ・バンクごとに1つ
のPLLを使用する必要があります。
Arria V GZ デバイスでのトランシーバ・コンフィギュレーション
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6-78
AV53008
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10G PCSコンフィギュレーション
図 6-63: カスタムおよび低レイテンシのデータパス・コンフィギュレーションでのスタンダードPCS
と10G PCSの結合チャネル配置のガイドライン
Custom/Low Latency Configuration Ch4
Logical
Lane 0
Custom/Low Latency Configuration Ch3
Custom/Low Latency Configuration Ch2
×N Transmitter
Clock Line
Custom/Low Latency Configuration Ch1
CMU PLL
CMU PLL
Custom/Low Latency Configuration Ch3
Custom/Low Latency Configuration Ch2
Logical
Lane 0
×N Transmitter
Clock Line
Custom/Low Latency Configuration Ch1
Custom/Low Latency Configuration Ch0
Custom/Low Latency Configuration Ch5
Logical
Lane 0
assigned
to either
Ch1 or
Ch4
Custom/Low Latency Configuration Ch4
Custom/Low Latency Configuration Ch3
Custom/Low Latency Configuration Ch2
Custom/Low Latency Configuration Ch1
Custom/Low Latency Configuration Ch0
Custom/Low Latency Configuration Ch5
ATX PLL
Logical
Lane 0
assigned
to either
Ch1 or
Ch4
Custom/Low Latency Configuration Ch4
Custom/Low Latency Configuration Ch3
Custom/Low Latency Configuration Ch2
Custom/Low Latency Configuration Ch1
ATX PLL
Custom/Low Latency Configuration Ch0
10G PCSコンフィギュレーション
低レイテンシPHY IPは、低レイテンシ・データパスでも10G PCSをコンフィギュレーションでき
ます。
MegaWizard Plug-In Managerで、InterfacesメニューのTransceiver PHYにあるLow Latency PHY IPをイ
ンスタンス化することによって低レイテンシPHYリンクを実装できます。Generalタブの低レイテ
ンシGUIで、Datapath typeフィールドの10Gを選択します。
10G PCSの低レイテンシPHY IPコアは、32ビット、40ビット、50ビット、64ビット、または66ビッ
トのPCSデータ幅コンフィギュレーションで使用可能です。
Altera Corporation
Arria V GZ デバイスでのトランシーバ・コンフィギュレーション
フィードバック
AV53008
2013.05.06
6-79
10G PCSコンフィギュレーション
図 6-64: 10G PCSの低レイテンシ・コンフィギュレーション・データパス
Serializer
TX Gear Box
and Bitslip
Disparity
Generator
Scrambler
64B/66B Encoder
and TX SM
CRC32
Generator
Frame Generator
TX
FIFO
Transmitter PMA
tx_serial_data
Transmitter 10G PCS
FPGA
Fabric
tx_coreclkin
tx_clkout
CDR
rx_serial_data
Receiver PMA
Deserializer
RX Gear Box
and Bitslip
Disparity Checker
De-Scrambler
Block Synchronizer
rx_coreclkin
Frame Synchronizer
64B/66B Decoder
and RX SM
RX
FIFO
CRC32
Checker
Receiver 10G PCS
BER
rx_clkout
Parallel and Serial Clocks
(Only from the Central Clock Divider)
Central/ Local Clock Divider
CMU PLL
Clock Divider
Parallel Clock
Serial Clock
(From the ×1 Clock Lines)
Serial Clock
Parallel and Serial Clocks (From the ×6 or ×N Clock Lines)
Arria V GZ デバイスでのトランシーバ・コンフィギュレーション
フィードバック
Parallel and Serial Clock
Altera Corporation
6-80
AV53008
2013.05.06
10G PCSコンフィギュレーション
図 6-65: 10G PCSの低レイテンシコンフィギュレーションのオプション
「Disabled」として表示されているブロックは使用されませんが、レイテンシが発生します。
「Bypassed」として表示されているブロックは使用されず、レイテンシが発生しません。デー
タ・レートおよび周波数の最大値は、最速のスピード・グレード・デバイス用です。
Low Latency
PHY IP
Transceiver PHY IP
Data Rate (Gbps)
0.6 - 12.5 Gbps
Number of Non-Bonded and Bonded Channels
1 to 32 (1), (2)
PCS-PMA Interface Width (Bits)
32
TX Bit Slip / RX-PMA Bit Slip
Gear Box Ratio
40
Optional
64
Optional
Optional
Optional
Optional
64:32
32:32
66:40
50:40
40:40
64:64
Block Synchronizer
Bypassed
Bypassed
Bypassed
Bypassed
Bypassed
Bypassed
Disparity Generator, Checker
Bypassed
Bypassed
Bypassed
Bypassed
Bypassed
Bypassed
Scrambler, Descrambler
Bypassed
Bypassed
Bypassed
Bypassed
Bypassed
Bypassed
64B/66B Encoder/Decoder
Bypassed
Bypassed
Bypassed
Bypassed
Bypassed
Bypassed
Bypassed
Bypassed
Bypassed
Bypassed
Bypassed
Bypassed
Bypassed
Bypassed
Bypassed
Bypassed
Bypassed
Bypassed
Bypassed
Bypassed
Bypassed
Bypassed
Bypassed
Bypassed
Enabled
Enabled
Enabled
Enabled
Enabled
Enabled
FPGA Fabric-to-Transceiver
Interface Width
64-Bit
32-Bit
66-Bit
50-Bit
40-Bit
64-Bit
FPGA Fabric-to-Transceiver
Interface Frequency (MHz) (3)
170.0
340
189.4
213.8
312.5
195.4
0.6 - 10.88
0.6 - 10.88
0.6 - 12.5
0.6 - 10.69
0.6 -12.5
0.6 -12.5
BER Monitor
CRC32 Generator, Checker
Frame Generator, Synchronizer
TX FIFO, RX FIFO
Data Rate (Gbps)
Quartus IIソフトウェアは、低レイテンシのデータパス・コンフィギュレーションの10G PCSがイ
ネーブルされている場合、リンク内で最大32個のレーンの非結合コンフィギュレーションおよび
結合コンフィギュレーションの両方をサポートしています。低レイテンシ・モードの10G PCSで
複数の非結合チャネルを作成する場合、共通パラレル・クロック（結合レーンまたは結合チャネ
ルのコンフィギュレーションで使用されるクロック）はセントラル・クロック・ディバイダ・ブ
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Arria V GZ デバイスでのトランシーバ・コンフィギュレーション
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2013.05.06
10G PCSデータパスの機能
6-81
ロックによって生成されません。各トランスミッタ・チャネルはチャネルPLLによって生成され
る高速クロックを使用して、ローカルに分割してパラレル・クロックを生成します。
関連情報
• すべてのスピード・グレードの制約について詳しくは、Arria Vデバイス・データシートの「ト
ランシーバ性能の仕様」の項を参照してください。
• Arria Vデバイスのトランシーバ・クロッキング
• アルテラ・トランシーバPHY IPコアのユーザー・ガイドの低レイテンシPHY IPコアの章を参照
してください。
10G PCSデータパスの機能
低レイテンシ・モードで10G PCSを実装している場合、さまざまな10G PCSブロックを使用でき
ます。
トランスミッタおよびレシーバのFIFO
FIFOは、フェーズ補正またはラッチされたモードでRXパスにコンフィギュレーションできます。
フェーズ補正モードでは、FIFOはFIFOのリード側およびライト側の間のクロックのフェーズ差を
補正します。TXおよびRXのFIFOのライト側のクロッキング手法は、ギアボックスがイネーブルさ
れているかどうかということとその比（40:66、40:50、または32:64）に応じて異なります。ク
ロッキング手法はクロッキング6-82ページの に示されています。
図 6-66: RXパスのフェーズ補正FIFO
Transceiver Phase Compensation FIFO
Reg
FPGA Fabric
Register
Mode
Select
PC
FIFO
rx_coreclkin
rx_clkout
ギアボックス
ギアボックスは、PCSとPMA（フィジカル・メディア・アタッチメント）インタフェースの間の
データパス幅の差を変換します。ギアボックスには、ハンドシェイク・コントロール・ロジック
とFIFOが含まれており、データ幅の変換を実装しています。サポートされているギアボックス比
について詳しくは、「10G PCSの低レイテンシ・コンフィギュレーションのオプション」の図を
参照してください。
Arria V GZ デバイスでのトランシーバ・コンフィギュレーション
フィードバック
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6-82
AV53008
2013.05.06
10G PCSデータパスの機能
TXビット・スリップ機能
ビット・スリップ機能によって、トランスミッタ側のビットがギアボックスに送信される前にそ
れらをスリップできます。スリップされるビット数は、FPGAファブリック-トランシーバ・イン
タフェース幅から1引いた数に等しくなります。例えば、FPGAファブリック-トランシーバ・イン
タフェース幅が64ビットの場合、スリップできるビット数の最大は63です。つまり、最初のワー
ドからのbit[63]とbit[62:0]が畳み込まれて64ビット・ワードになるようにします（2番目
のワードからのbit[62:0]、最初のワードの最下位ビットからのbit[63]）。7ビットの入力
コントロール信号は、FPGAファブリックに対して使用可能です。上述した63ビットのシフトは、
入力コントロールの値を7'b0011111に設定します。
クロッキング
トランシーバ・データパスのクロッキング手法は、ギアボックス比によって異なります。
ギアボックス比が64:64、40:40、または32:32の場合、ギアボックスが同じ比であるため、TX FIFO
とRX FIFOのクロックのリード側およびライト側の間に周波数差は生じません。Quartus IIソフト
ウェアは、TX FIFOとRX FIFOのリード側およびライト側に対してクロックを自動的に接続します。
このコンフィギュレーションでは、TX FIFOからのデータがシリアライザに送信される前の時点
ではデータはギアボックスに供給されている途中です。ギアボックスをバイパスしたりディセー
ブルすることはできません。
図 6-67: 64:64、40:40、または32:32のギア・ボックス比での10G PCSの低レイテンシ・データパス
Serializer
TX Gear Box
and Bitslip
Disparity
Generator
Scrambler
64B/66B Encoder
and TX SM
CRC32
Generator
Frame Generator
TX
FIFO
tx_coreclkin
Transmitter PMA
tx_serial_data
Transmitter 10G PCS
FPGA
Fabric
tx_clkout
CDR
rx_serial_data
Receiver PMA
Deserializer
RX Gear Box
Block Synchronizer
Disparity Checker
De-Scrambler
Frame Synchronizer
64B/66B Decoder
and RX SM
CRC32
Checker
RX
FIFO
rx_coreclkin
Receiver 10G PCS
rx_clkout
Parallel and Serial Clocks
(Only from the Central Clock Divider)
Input Reference
Clock
Central/ Local Clock Divider
CMU PLL
Clock Divider
Parallel Clock
Serial Clock
(From the ×1 Clock Lines)
Serial Clock
Parallel and Serial Clocks (From the ×6 or ×N Clock Lines)
Parallel Clock andSerial Clock
ギアボックス比が64:32の場合、FPGAファブリック・インタフェース幅（64ビット）は、実際に
は内部トランシーバ・データパス幅の2倍になります。FPGAファブリックのtx_clkoutおよび
rx_clkoutを2で分周して、TX FIFOのライト側とRX FIFOのリード側をそれぞれクロックするた
めに使用できます。低レイテンシPHY IPコアのtx_coreclkinとrx_coreclkinを選択して、
分割したクロックをそれらのポートに接続します。
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AV53008
2013.05.06
6-83
10G PCSデータパスの機能
図 6-68: 64:32のギア・ボックス比での10G PCSの低レイテンシ・データパス
tx_serial_data
Disparity
Generator
32
tx_clkout
32
rx_serial_data
Receiver PMA
Deserializer
RX Gear Box
(32:64)
Block Synchronizer
Disparity Checker
De-Scrambler
Frame Synchronizer
64B/66B Decoder
and RX SM
RX
FIFO
64
CRC32
Checker
Receiver 10G PCS
CDR
/2
TX Gear Box
and Bitslip (64:32)
tx_coreclkin
Scrambler
64B/66B Encoder
and TX SM
CRC32
Generator
Frame Generator
TX
FIFO
64
Transmitter PMA
Serializer
Transmitter 10G PCS
FPGA
Fabric
rx_coreclkin
/2
rx_clkout
Parallel and Serial Clocks
(Only from the Central Clock Divider)
Input Reference
Clock
Central/ Local Clock Divider
CMU PLL
Clock Divider
Parallel Clock
Serial Clock
Serial Clock
(From the ×1 Clock Lines)
Parallel and Serial Clocks (From the ×6 or ×N Clock Lines)
Parallel Clock and Serial Clock
ギアボックス比が66:40の場合、与えられるrx_clkoutパラレル・クロックはCDRからの復元ク
ロックであり、66で分周された出力周波数を持っています。
tx_clkoutパラレル・クロックは、fPLLを供給する送信PLLから生成されて、66で分周された出
力周波数を持っています。この送信PLLは、FPGAコアから自動的にインスタンス化されます。
図 6-69: 66:40のギア・ボックス比での10G PCSの低レイテンシ・データパス
Transmitter 10G PCS
FPGA
Fabric
fPLL
tx_serial_data
Serializer
TX Gear Box
and Bitslip
(66:40)
Disparity
Generator
Scrambler
64B/66B Encoder
and TX SM
tx_coreclkin
CRC32
Generator
Frame Generator
TX
FIFO
66
tx_clkout
Transmitter PMA
66
40
66
40
Receiver 10G PCS
Receiver PMA
rx_serial_data
CDR
40
Deserializer
RX Gear Box
(40:66)
Block Synchronizer
Disparity Checker
De-Scrambler
Frame Synchronizer
64B/66B Decoder
and RX SM
RX
FIFO
66
CRC32
Checker
66
rx_coreclkin
66
40
rx_clkout
Div 66
66
Parallel and Serial Clocks
(Only from the Central Clock Divider)
Central/ Local Clock Divider
CMU PLL
Input Reference
Clock
Clock Divider
Parallel Clock
Serial Clock
Parallel and Serial Clocks (From the ×6 or ×N Clock Lines)
Parallel Clock and Serial Clock
Serial Clock from ATX/CMU PLL
(From the ×1 Clock Lines)
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6-84
AV53008
2013.05.06
coreclkinポートの使用
ギアボックス比がFPGAファブリックのインタフェース幅の整数倍ではない場合（例えば50:40）、
fPLLをインスタンス化して、適切なクロック周波数をTX FIFOのライト側に提供する必要がありま
す。50:40のギアボックス比では、出力周波数が50で分周されたトランスミッタまたはレーンの
データ・レートに等しくなるように、fPLLの分周係数を設定します。fPLLとCMUまたはATX送信
PLLに入力基準クロックを提供するクロック・ソースは、クロック補正やレート・マッチFIFOと
は異なり、TX FIFOがフェーズ補正FIFOとして動作するために同一である必要があります。そのた
め、そのクロックにはリード動作とライト動作の間でppmレベルの差があってはなりません。
レシーバ側では、rx_coreclkinポートをイネーブルして2番目のfPLL出力をrx_coreclkin
ポートに接続します。RX FIFOはフェーズ補正FIFOとして動作するため、RX FIFOのリード側とラ
イト側ではppmレベルの差がゼロである必要があります。
図 6-70: 50:40のギア・ボックス比での10G PCSの低レイテンシ・データパス
Transmitter 10G PCS
FPGA
Fabric
Transmitter PMA
tx_coreclkin
tx_serial_data
Serializer
TX Gear Box
and Bitslip
(50:40)
Disparity
Generator
Scrambler
64B/66B Encoder
and TX SM
50
CRC32
Generator
TX
FIFO
Frame Generator
50
40
50
fPLL
40
tx_clkout
Receiver 10G PCS
Receiver PMA
rx_serial_data
CDR
40
Deserializer
RX Gear Box
(40:50)
Block Synchronizer
Disparity Checker
De-Scrambler
Frame Synchronizer
64B/66B Decoder
and RX SM
RX
FIFO
50
CRC32
Checker
50
rx_coreclkin
50
fPLL
40
rx_clkout
Parallel and Serial Clocks
(Only from the Central Clock Divider)
Central/ Local Clock Divider
CMU PLL
Input Reference
Clock
Clock Divider
Parallel Clock
Serial Clock
Parallel and Serial Clocks (From the ×6 or ×N Clock Lines)
Parallel Clock and Serial Clock
Serial Clock from ATX/CMU PLL
(From the ×1 Clock Lines)
coreclkinポートの使用
tx_coreclkinおよびrx_coreclkinポートでは、ソース同期リンク用にTXとRXのFIFOの複数
チャネルをクロックするために、またはアップストリーム・トランスミッタがすべて同じクロッ
ク・ソースでクロックされている場合、1つのチャネルからtx_clkoutおよびrx_clkoutを使
用できます。 tx_coreclkinおよびrx_coreclkinポートでは、tx_clkoutおよびrx_clkout
ポートとの間で、50で分周した入力周波数の差がppmレベルでそれぞれゼロである必要がありま
す。
関連情報
詳しくは、Arria Vデバイスの章のトランシーバ・クロッキングの「トランスミッタ・データパ
ス・インタフェース・クロックの選択」および「レシーバ・データパス・インタフェース・ク
ロックの選択」の項を参照してください。
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Arria V GZ デバイスでのトランシーバ・コンフィギュレーション
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AV53008
2013.05.06
インスタンスの併合
6-85
インスタンスの併合
同じ10 Gbpsの物理チャネル内の別の10G PCSデータパス・コンフィギュレーションでトランス
ミッタとレシーバのインスタンスをマージすることができます。
例えば、Quartus IIソフトウェアでは、次の2つのインスタンスを作成し、同じ物理トランシーバ・
チャネルに配置することができます。
• 40ビットのFPGAファブリック・インタフェースでのトランスミッタのみインスタンス
• 64ビットのFPGAファブリック・インタフェースでのレシーバのみインスタンス
ただし、同じ物理トランシーバ・チャネル内に、別のPCSブロック（10G PCSおよび標準PCS）を
使用して、トランスミッタのインスタンスとレシーバのインスタンス（1チャネルのインスタン
ス）を併合することはできません。
トランシーバのチャネル配置のガイドライン
Arria V GZ デバイスでは、同一トランシーバ・バンク内でスタンダードPCSおよび10G PCSを（同
一データ・レートで）使用したカスタム・データパス・コンフィギュレーションおよび低レイテ
ンシ・データパス・コンフィギュレーションにおいて、CMU PLLを使用している場合は最大4個
または5個のチャネル配置、ATX PLLを使用している場合は最大6個のチャネル配置が可能です。
関連情報
トランシーバのチャネル配置のガイドライン6-77ページの
非結合コンフィギュレーションおよび結合コンフィギュレーションで、CMU PLLまたはATX PLL
を使用できます。
ネイティブPHY IPコンフィギュレーション
ネイティブPHY IPは、ハードウェア物理層をほとんど抽象化することなくトランシーバ・ハード
ウェア機能をフルに提供します。
スタンダードPCSおよび10G PCSのハードウェア両方へのアクセスだけでなくPMAダイレクト・
モードは、トランシーバ・インタフェース、パラメータ、およびポートをフルにユーザー制御し
てイネーブルできます。マルチ・データレート・プロトコルでのデザイン、速度ネゴシエーショ
ン、および複数のPCSデータパスをトランシーバ・リンクでネイティブにサポートする上で、ス
タンダードPCSおよび10G PCSまたはPMAダイレクト・モードをイネーブルします。
トランシーバ・リコンフィギュレーション・コントローラは、スタンダードPCSと10G PCSのデー
タパス間をダイナミックに切り替えるために使用されます。また、リコンフィギュレーション・
コントローラは、キャリブレーション、リモート・ループバックのイネーブル、PLL基準クロッ
クの切り替え、チャネルPCSとPLLのリコンフィギュレーションと切り替えに必要で、さらに、
PMA送信プリエンファシス、レシーバCDR、CTLE、およびDFEのアドバンス設定にダイナミック
に調整する上でも必要になります。
PMAダイレクト・モードとのダイナミックな切り替えはサポートされていません。
すべてのハードウェアの組み合わせがリーガルまたはサポートされているわけではないため、有
効なPCSハードウェア設定、パラメータ、そして組み合わせを決定するためには、トランシー
バ・ハードウェア、PLL、クロッキング・アーキテクチャに関する予備知識が必要となります。
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Altera Corporation
6-86
AV53008
2013.05.06
プロトコルおよびトランシーバPHY IPサポート
ネイティブPHY IPでは、すべてのシリアル・トランシーバ・プロトコルがサポートされていま
す。
注: アルテラは、すべての新しいシリアル・プロトコル・デザインでは、XAUIとPCI Expressを除
いてネイティブPHY UPを使用することを推奨しています。ASI、SDI、SRIO、CPRI、GIGE、
Interlaken、SAS、SATA、および他のプロトコル・コンフィギュレーションだけでなく、低レ
イテンシPHY IP実装と同様に、スタンダードPCSと10G PCSの低レイテンシ・コンフィギュ
レーションではデフォルトのプリセットが提供されます。ガイダンスでデフォルト・プリ
セットを選択して、その後にカスタム・アプリケーション用にコンフィギュレーションを変
更することも可能です。変更後のプリセットを保存することもできます。
送信CMUまたはATX PLL選択はPHY IPに内蔵しています。また、最大3.125 Gbpsのレーン・データ
レートではfPLLを送信PLLとして使用することもできます。データレートとジッタ性能のトレー
ドオフ要件をバランスさせるために適切なPLLを選択する必要があります。他のPHY IPとは異な
り、ネイティブPHY IPには、ポート・インタフェースに直接アクセスする意図から、Avalon
Memory-Mapped（Avalon-MM）インタフェースがありません。そのため、内蔵レジスタがありま
せん。また、リセット・コントローラもネイティブPHY IPには内蔵されていません。アルテラ
は、リセット・シーケンスを実装してスムーズにPLLを共有したりマージしたりするために、ト
ランシーバPHYリセット・コントローラIPを使用することを推奨しています。
MegaWizard Plug-In Managerで、InterfacesメニューのトランシーバPHYにあるArria V トランシーバ・
ネイティブPHY IPをインスタンス化することで、ネイティブPHYリンクを実装できます。オプショ
ンを選択して、有効なカスタム・トランシーバ・コンフィギュレーションを生成します。また
は、ウィンドウ・メニューをダブルクリックしてデフォルト・プリセットを選択します。
関連情報
• x1、xN、およびフィードバック補正クロックの結合要件、制約、利点、および機能について
詳しくは、Arria Vデバイスでのトランシーバ・クロッキングを参照してください。
• リコンフィギュレーション・コントローラの機能や特長について詳しくは、Arria Vデバイス
でのダイナミック・リコンフィギュレーションを参照してください。
プロトコルおよびトランシーバPHY IPサポート
表6-12: プロトコルおよびPHY IP機能のサポート
標準プロトコル
3
トランシーバIP
リセット・コント
ローラ
PCSタイプ
Avalon-MMレジス
タ・インタフェース
PCIe Gen3 x1、x2、 PCIe用PHY IPコア
3
x4、x8
（PIPE）
スタンダードおよ
びGen3
使用可
エンベデッド
PCIe Gen2 x1、x2、 PCIe用PHY IPコア
3
x4、x8
（PIPE）
スタンダード
使用可
エンベデッド
PCI Express用ハードIPはMegaCoreファンクションとしても使用可能です。
Altera Corporation
Arria V GZ デバイスでのトランシーバ・コンフィギュレーション
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2013.05.06
プロトコルおよびトランシーバPHY IPサポート
標準プロトコル
トランシーバIP
PCSタイプ
リセット・コント
ローラ
スタンダード
使用可
エンベデッド
10GBASE-R
10G
使用可
エンベデッド
ネイティブPHY
10G
使用不可
外部リセットIP
10/40Gイーサネッ ネイティブPHY
ト
10G
使用不可
外部リセットIP
1G/10Gbイーサネッ 1G/10GbEおよび
10GBASE-KR
ト
スタンダードおよ
び10G
使用可
エンベデッド
1588の1G/10Gbイー 1G/10GbEおよび
10GBASE-KR
サネット
スタンダードおよ
び10G
使用可
エンベデッド
PCIe Gen1 x1、x2、 PCIe用PHY IPコア
3
x4、x8
（PIPE）
10GBASE-R
1588の10Gイーサ
ネット
ネイティブPHY
1G/10GbEおよび
10GBASE-KRおよび 10GBASE-KR
1000BASE-X
ネイティブPHY
10G
XAUI
SPAUI
DDR XAUI
Interlaken
（CEI-6G/11G）
使用不可
スタンダードおよ
び10G
使用可
スタンダードおよ
び10G
使用不可
1000BASE-Xおよび カスタム PHYスタ スタンダード
SGMIIギガビット・ ンダード
イーサネット
4
Avalon-MMレジス
タ・インタフェース
6-87
外部リセットIP
エンベデッド
外部リセットIP
使用可
エンベデッドまた
は外部リセットIP
XAUI PHY IP
スタンダード・ソ
フトPCS
使用可
エンベデッド
低レイテンシPHY
スタンダードおよ
び10G
使用可
エンベデッドまた
は外部リセットIP
ネイティブPHY
スタンダードおよ
び10G
使用不可
低レイテンシPHY
スタンダードおよ
び10G
使用可
ネイティブPHY
スタンダードおよ
び10G
使用不可
Interlaken PHY
10G
使用可
10G
使用不可
4
ネイティブPHY
外部リセットIP
エンベデッドまた
は外部リセットIP
外部リセットIP
エンベデッド
外部リセットIP
ソフトPCS結合IPが必要です。
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6-88
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プロトコルおよびトランシーバPHY IPサポート
標準プロトコル
OIF SFI-5.2/SFI-5.1経
由のOTU-3（40G）
OIF SFI-5.1s経由の
OTU-2（10G）
トランシーバIP
PCSタイプ
Avalon-MMレジス
タ・インタフェース
リセット・コント
ローラ
エンベデッドまた
は外部リセットIP
低レイテンシPHY
10G
使用可
ネイティブPHY
10G
使用不可
低レイテンシPHY
スタンダード
使用可
ネイティブPHY
スタンダード
使用不可
低レイテンシPHY
スタンダード
使用可
ネイティブPHY
スタンダード
使用不可
低レイテンシPHY
10G
使用可
エンベデッドまた
は外部リセットIP
低レイテンシPHY
スタンダード
使用可
エンベデッドまた
は外部リセットIP
OTU-1（2.7G）
OIF SFI-5.2経由の
SONET/SDH
STS-768/STM-256
（40G）
OIF SFI-5.2/SFI-5.1経 ネイティブPHY
由のSONET/SDH
STS-768/STM-256
（40G）
スタンダードおよ
び10G
使用不可
低レイテンシPHY
10G
使用可
ネイティブPHY
10G
使用不可
低レイテンシPHY
スタンダード
使用可
ネイティブPHY
スタンダード
使用不可
OIF SFI-5.1s経由の 低レイテンシPHY
SONET STS-96
（5G）
ネイティブPHY
スタンダード
使用可
スタンダード
使用不可
低レイテンシPHY
スタンダード
使用可
ネイティブPHY
スタンダード
使用不可
SFP+/SFF-8431/
CEI-11G経由の
SONET/SDH
STS-192/STM-64
（10G）
OIF SFI-5.1s/SxI-5/
SFI-4.2経由の
SONET/SDH
STS-192/STM-64
（10G）
SFP/TFI-5.1経由の
SONET/SDH
STS-48/STM-16
（2.5G）
Altera Corporation
外部リセットIP
エンベデッドまた
は外部リセットIP
外部リセットIP
エンベデッドまた
は外部リセットIP
外部リセットIP
外部リセットIP
エンベデッドまた
は外部リセットIP
外部リセットIP
エンベデッドまた
は外部リセットIP
外部リセットIP
エンベデッドまた
は外部リセットIP
外部リセットIP
エンベデッドまた
は外部リセットIP
外部リセットIP
Arria V GZ デバイスでのトランシーバ・コンフィギュレーション
フィードバック
AV53008
2013.05.06
プロトコルおよびトランシーバPHY IPサポート
標準プロトコル
トランシーバIP
PCSタイプ
Avalon-MMレジス
タ・インタフェース
リセット・コント
ローラ
エンベデッドまた
は外部リセットIP
SFP/TFI-5.1経由の
SONET/SDH
STS-12/STM-4
（0.622G）
低レイテンシPHY
スタンダード
使用可
ネイティブPHY
スタンダード
使用不可
スタンダード
使用可
Intel QPI
低レイテンシPHY
ネイティブPHY
ネイティブPHY
PMAダイレクト
低レイテンシPHY
10G
使用可
ネイティブPHY
10G
使用不可
カスタムPHY
スタンダード
使用可
ネイティブPHY
スタンダード
使用不可
低レイテンシPHY
10G
使用可
ネイティブPHY
10G
使用不可
カスタムPHY
スタンダード
使用可
ネイティブPHY
スタンダード
使用不可
低レイテンシPHY
10G
使用可
ネイティブPHY
10G
使用不可
低レイテンシPHY
スタンダード
使用可
ネイティブPHY
スタンダード
使用不可
使用不可
10G SDI
SD-SDI/HD-SDI/
3G-SDI
10G GPON/EPON
GPON/EPON
10Gファイバ・チャ
ネル
8G/4Gファイバ・
チャネル
低レイテンシPHY
FDR/FDR-10
Infiniband x1、x4、
x12
ネイティブPHY
10G
使用可
10G
使用不可
カスタムPHY
SDR/DDR/QDR
Infiniband x1、x4、
x12
ネイティブPHY
スタンダード
使用可
スタンダード
使用不可
Arria V GZ デバイスでのトランシーバ・コンフィギュレーション
フィードバック
6-89
外部リセットIP
エンベデッドまた
は外部リセットIP
外部リセットIP
エンベデッドまた
は外部リセットIP
外部リセットIP
エンベデッドまた
は外部リセットIP
外部リセットIP
エンベデッドまた
は外部リセットIP
外部リセットIP
エンベデッドまた
は外部リセットIP
外部リセットIP
エンベデッドまた
は外部リセットIP
外部リセットIP
エンベデッドまた
は外部リセットIP
外部リセットIP
エンベデッドまた
は外部リセットIP
外部リセットIP
エンベデッドまた
は外部リセットIP
外部リセットIP
Altera Corporation
6-90
AV53008
2013.05.06
ネイティブPHYのトランシーバ・データパス・コンフィギュレーション
標準プロトコル
トランシーバIP
CPRI 4.2/OBSAI RP3 確定的PHY
v4.2
ネイティブPHY
PCSタイプ
Avalon-MMレジス
タ・インタフェース
スタンダード
使用可
スタンダード
使用不可
カスタムPHY
スタンダード
使用可
ネイティブPHY
スタンダード
使用不可
カスタムPHY
スタンダード
使用可
ネイティブPHY
スタンダード
使用不可
カスタムPHY
スタンダード
使用可
ネイティブPHY
スタンダード
使用不可
カスタムPHY
スタンダード
使用可
ネイティブPHY
スタンダード
使用不可
カスタムPHY
スタンダード
使用可
エンベデッドまた
は外部リセットIP
カスタムPHY
スタンダード
使用可
エンベデッドまた
は外部リセットIP
ネイティブPHY
スタンダード
使用不可
5
SRIO 2.2/1.3
SATA 3.0/2.0/1.0お
よびSAS 2.0/1.0
HiGig+/2+
JESD204A
ASI
SPI 5.1（40G）/SPI
4.2（10G）
リセット・コント
ローラ
エンベデッド
外部リセットIP
エンベデッドまた
は外部リセットIP
外部リセットIP
エンベデッドまた
は外部リセットIP
外部リセットIP
エンベデッドまた
は外部リセットIP
外部リセットIP
エンベデッドまた
は外部リセットIP
外部リセットIP
外部リセットIP
ネイティブPHYのトランシーバ・データパス・コンフィギュレーション
以下の図は、ネイティブPHY IPコンフィギュレーションで使用可能なPMAダイレクト・モードに
加えて、トランシーバのスタンダードPCSブロック、10G PCSブロック、およびそれらの設定に
ついて示しています。
5
Nxマルチ・アラインメント・デスキュー・ステート・マシンがコアに実装されている必要があり
ます。
Altera Corporation
Arria V GZ デバイスでのトランシーバ・コンフィギュレーション
フィードバック
AV53008
2013.05.06
ネイティブPHYのトランシーバ・データパス・コンフィギュレーション
6-91
図 6-71: ネイティブPHY IPコンフィギュレーションでのトランシーバ・ブロック
「Disabled」と示されているオプションのPCSブロックは使用されませんが、レイテンシ
が発生します。「Bypassed」と選択されているオプションのPCSブロックは使用されず、
レイテンシが発生しません。
Transceiver PHY IP
Link
Link
10G and Above Protocol
All Protocol
10G and Below Protocol
0.6 to 12.5 Gbps
0.6 to 12.5 Gbps
0.6 to 9.9 Gbps
1-24 (INLK) 1-32 Others
1-32
1-32
10G PCS
PMA Direct
Standard PCS
32/40/64-bit
From 8-bit to 80-bit
8/10-bit and 16/20-bit
32:32,64:32
40:40, 50:40, 66:40, 67:40
64:64
Bypassed
Optional*
Bypassed for Low Latency
Required for
10GE/40GE/Interlaken
Bypassed for Low Latency
Bypassed
Auto-Sync SM**
(7-Bit/10-bit Comma, K28.5)
Manual Alignment or Bit Slip
Bypassed for Low Latency
Required for Interlaken
Bypassed for Low Latency and
10GE/40GE
Bypassed
Optional
Bypassed for Low Latency
Scrambler, Descrambler (Mode)
Required for
10GE/40GE/Interlaken
Bypassed for Low Latency
Bypassed
Bypassed
64B/66B Encoder/Decoder
Required for
10GE/40GE
Bypassed for Low Latency
and Interlaken
Bypassed
Optional
Bypassed for Low Latency
BER Monitor
Required for
10GE/40GE
Bypassed for Low Latency
and Interlaken
Bypassed
Optional
CRC32 Generator, Checker
Required for Interlaken
Bypassed for Low Latency and
10GE/40GE
Bypassed
Optional
Bypassed for Low Latency
Byte Ordering
Frame Generator, Synchronizer
Required for Interlaken
Bypassed for Low Latency and
10GE/40GE
Bypassed
Optional
Bypassed for Low Latency
Rate Match FIFO
RX FIFO (Mode)
Phase Compensation Mode
(Low Latency)
Clock Compensation Mode (10GE/40GE)
Interlaken Mode
Registered Mode
Bypassed
Phase Compensation Mode
(All Others)
Registered Mode (CPRI/OBSAI and
Deterministic Latency)
RX FIFO (Mode)
TX FIFO (Mode)
Phase Compensation Mode
(10GE/40GE and
Low Latency Mode)
Interlaken Mode
Registered Mode
Bypassed
Phase Compensation Mode
(All Others)
Registered Mode (CPRI/OBSAI and
Deterministic Latency)
Lane Data Rate
Number of Bonded Channels
PCS Datapath
PCS-PMA Interface Width
Gear Box
Block Synchronizer
Disparity Generator/Checker
TX/RX 10G PCS Latency
(Parallel Clock Cycles)
FPGA Fabric-to-Transceiver
Interface Width
FPGA Fabric-to-Transceiver
Interface Frequency
TX: 8-12 (10GE/40GE)
RX: 15-34 (10GE/40GE)
TX: 7-28 (Interlaken)
RX: 14-21 (Interlaken)
TX: 6-11 (Low Latency)****
RX: 6-11 (Low Latency)****
0
TX: 5-6 (GE)
RX: 20-24 (GE)
TX: 4-6 (SRIO 2.1)
RX: 16-19.5 (SRIO 2.1)
TX: 2-4 (CPRI/OBSAI)
RX: 6-9 (CPRI/OBSAI)
TX: 4-6 (Low Latency)
RX: 3-5 (Low latency)
32-bit
40-bit
50-bit
64-bit
66-bit
67-bit
8-bit
10-bit
16-bit
20-bit
32-bit
40-bit
64-bit
80-bit
8-bit
10-bit
16-bit
20-bit
32-bit
40-bit
32-bit: 340.0 MHz
40-bit: 312.5 MHz
50-bit: 213.8 MHz
64-bit: 195.3 MHz
66-bit: 189.4 MHz
67-bit: 186.6 MHz
8-bit: 250.0 MHz
10-bit: 250.0 MHz
16-bit: 250.0 MHz
20-bit: 250.0 MHz
32-bit: 250.0 MHz
40-bit: 250.0 MHz
64-bit: 195.3 MHz
80-bit: 156.25 MHz
8-bit: 470.0 MHz
10-bit: 470.0 MHz
16-bit: 265.0 MHz
20-bit: 265.0 MHz
32-bit: 247.5 MHz
40-bit: 247.5 MHz
Arria V GZ デバイスでのトランシーバ・コンフィギュレーション
フィードバック
Transceiver PHY IP
Native PHY IP
Lane Data Rate
Number of Bonded Channels
PCS Datapath
PCS-PMA Interface Width
TX Bitslip
Word Aligner (Pattern Length)
Run Length Violation Checker
Deskew FIFO
8B/10B Encoder/Decoder
Byte Serializer, Deserializer
TX FIFO (Mode)
TX/RX Standard PCS Latency
(Parallel Clock Cycles)
FPGA Fabric-to-Transceiver
Interface Width
FPGA Fabric-to-Transceiver
Interface Frequency - GMII Clock
Altera Corporation
6-92
AV53008
2013.05.06
スタンダードPCSの機能
図 6-72: ネイティブPHY IPデータパス・コンフィギュレーション
以下の図は、ネイティブPHY IPの実装で使用可能なスタンダードPCSブロックおよび10G
PCSブロック、それらに関連するデータパス、PMAダイレクト・データパスを示していま
す。
Transmitter 10G PCS
Transmitter PMA
TX Gear Box
and Bitslip
Disparity
Generator
Scrambler
64B/66B Encoder
and TX SM
CRC32
Generator
64
9
tx_10g_control[8:0]
TX
FIFO
tx_pma_parallel_data[79:0]
(PMA Direct Transmitter
Datapath)
Frame Generator
FPGA Fabric
Serializer
tx_10g_clkout
40
TX Bit Slip
Byte Serializer
TX Phase
Compensation
FIFO
Demux
64
8B/10B Encoder
Transmitter Standard PCS
tx_parallel_data[63:0]
tx_serial_data
tx_10g_coreclkin
tx_std_coreclkin
/2
tx_10g_clkout
Receiver PMA
RX Gear Box
Block Synchronizer
Disparity Checker
De-Scrambler
64B/66B Decoder
and RX SM
CRC32
Checker
10
RX
FIFO
rx_10g_control[9:0]
Frame Synchronizer
Receiver 10G PCS
tx_std_clkout
/2
rx_10g_clk33
rx_pma_parallel_data[79:0]
(PMA Direct Receiver
Datapath)
Deskew FIFO
Rate Match FIFO
8B/10B Decoder
Byte
Deserializer
Byte Ordering
RX Phase
Compensation
FIFO
rx_std_coreclkin
Word Aligner
Receiver Standard PCS
rx_serial_data
rx_10g_clkout
rx_parallel_data[63:0]
CDR
Deserializer
rx_10g_coreclkin
Parallel and Serial Clocks
(Only from the Central Clock Divider)
Div33
Central/ Local Clock Divider
CMU PLL,
ATX PLL,
or both PLLs
Clock Divider
Parallel Clock
Serial Clock
(From the ×1 Clock Lines)
Serial Clock
Parallel and Serial Clocks (From the ×6 or ×N Clock Lines)
Parallel and Serial Clock
スタンダードPCSの機能
スタンダードPCSでは、最も幅広いPCS-PMA幅とFPGAファブリック-トランシーバ・インタフェー
ス幅のコンフィギュレーションで最大 9.9 Gbpsまでのレーン・データレートが可能です。 ギガ
ビット・イーサネット、CPRI/OBSAI、SD/HD/3G-SDI、HiGig、Hypertransport、SRIO、JESD204A、
SATAおよびSAS、1G/2G/4G/8Gファイバ・チャネル、GPON/EPON、SFI-4.2/SFI-5.1、TFI、
SPI-4.2/SPI-5.1、STS-12/12c、STS-48/48c、OTU-0などの10 Gbps未満のレーン・データレートのプ
ロトコルをサポートしている場合、スタンダードPCSが使用されます。
Altera Corporation
Arria V GZ デバイスでのトランシーバ・コンフィギュレーション
フィードバック
AV53008
2013.05.06
スタンダードPCSのレシーバおよびトランスミッタ・ブロック
6-93
スタンダードPCSのレシーバおよびトランスミッタ・ブロック
MegaWizard Plug-In Managerで、InterfacesメニューのトランシーバPHYにあるArria V トランシーバ・
ネイティブPHY IPをインスタンス化することで、ネイティブPHYリンクを実装できます。オプショ
ンを選択して、ボックスを確認することでスタンダードPCSをイネーブルします。スタンダード
PCSタブは、ブロックごとにパラメータとコンフィギュレーション・オプションと共に表示され
ます。
以下のブロックは、スタンダードPCSにイネーブルまたはディセーブル可能で、コンフィ
ギュレーションできます。
•
•
•
•
•
•
•
•
•
ワード・アライナ
デスキューFIFO
レート・マッチFIFO
8B/10Bエンコーダ/デコーダ
バイト・シリアライザ/デシリアライザ
バイト・オーダリング
受信フェーズ補正FIFO（ラッチされたモードとしてもコンフィギュレーション可能）
送信フェーズ補正FIFO（ラッチされたモードとしてもコンフィギュレーション可能）
TXビットスリッパ
関連情報
• Arria Vデバイスでのトランシーバ・アーキテクチャ
• アルテラ・トランシーバPHY IPコアのユーザー・ガイド
10G PCSのサポートされている機能
10G PCSは、10/40ギガビット・イーサネット、Interlaken、SPAUI、10G SDI、10Gファイバ・チャ
ネル、Infiniband、10G GPON/EPON、SFI-5.2、STS-192/192c、STS-768/768c、OTU-2/3などの10 Gbps
以上のレーン・データレートのプロトコルをサポートします。10G PCSでは、最も幅広いFPGA
ファブリック-トランシーバ・インタフェース幅のコンフィギュレーションで最大 12.5 Gbpsまで
のレーン・データレートが可能です。
10G PCSのレシーバおよびトランスミッタ・ブロック
MegaWizard Plug-In Managerで、InterfacesメニューのトランシーバPHYにあるトランシーバ・ネイ
ティブPHY IPをインスタンス化することで、10G PCSデータパスのネイティブPHYリンクを実装
できます。10GPCSオプションを選択すると、ブロックごとのパラメータやコンフィギュレーショ
ン・オプションと共に10G PCSタブが表示されます。
以下のブロックは、10G PCSでイネーブルまたはディセーブル可能で、コンフィギュレー
ションできます。
Arria V GZ デバイスでのトランシーバ・コンフィギュレーション
フィードバック
Altera Corporation
6-94
AV53008
2013.05.06
10G PCSのレシーバおよびトランスミッタ・ブロック
•
•
•
•
•
•
•
•
送受信FIFO
CRCジェネレータ/チェッカ
メタフレーム・ジェネレータ/シンクロナイザ
64B/66Bエンコーダ/デコーダ
スクランブラ/デスクランブラ
ディスパリティ・ジェネレータ/チェッカ
ブロック・シンクロナイザ
マルチ・ギアボックス
ハードPCSブロックは、10/40ギガビット・イーサネットとInterlakenをネイティブにサポー
トしています。他のプロトコルは、適切なギアボックス比の10G PCSの低レイテンシ・
データパス・コンフィギュレーションを介してサポートされています。
10/40ギガビット・イーサネット・ブロックのサポートされているコンフィギュレーショ
ン：
•
•
•
•
•
クロック補正モードでのレシーバFIFOおよびフェーズ補正モードでの送信FIFO
64B/66Bエンコーダ/デコーダ
スクランブラ/デスクランブラ
ブロック・シンクロナイザ
66:40ギアボックス比
1588の10/40ギガビット・イーサネット・ブロックのサポートされるコンフィギュレー
ション：
•
•
•
•
•
ラッチされたモードでのレシーバおよび送信FIFO
64B/66Bエンコーダ/デコーダ
スクランブラ/デスクランブラ
ブロック・シンクロナイザ
66:40ギアボックス比
Interlakenブロックのサポートされるコンフィギュレーション：
•
•
•
•
•
•
•
Interlaken Elastic Buffer（Generic）モードでのレシーバおよび送信FIFO
CRC32ジェネレータ/チェッカ
メタフレーム・ジェネレータ/シンクロナイザ
スクランブラ/デスクランブラ
ディスパリティ・ジェネレータ/チェッカ
ブロック・シンクロナイザ
67:40ギアボックス比
SFI-5.2ブロックのサポートされるコンフィギュレーション：
• フェーズ補正モードでのレシーバおよび送信FIFO
• 64:64、40:40、64:32、および32:32のギアボックス比
10G SDIブロックのサポートされるコンフィギュレーション：
• フェーズ補正モードでのレシーバおよび送信FIFO
• 50:40ギアボックス比
Altera Corporation
Arria V GZ デバイスでのトランシーバ・コンフィギュレーション
フィードバック
AV53008
2013.05.06
ネイティブPHY IPのレシーバおよびトランスミッタ・ギアボックス
6-95
他のプロトコル・ブロックのBasicモードでサポートされるコンフィギュレーション
• フェーズ補正モードでのレシーバおよび送信FIFO
• 64:64、66:40、40:40、64:32、および32:32のギアボックス比
関連情報
• Arria Vデバイスでのトランシーバ・アーキテクチャ
• アルテラ・トランシーバPHY IPコアのユーザー・ガイド
ネイティブPHY IPのレシーバおよびトランスミッタ・ギアボックス
ネイティブPHY IPは、多くの10G PCS:PMAギアボックス比をサポートしています。
ユーザーには、コアIPに最も適切なギアボックス比を選択する自由度があります。67:40は、主
にInterlakenコンフィギュレーションで使用され、66:40比は10、40、および100ギガビット・イー
サネット・コンフィギュレーションで使用され、50:40は10ギガビットSDIアプリケーションで使
用されます。他の比は、GPON、EPON、SFI-5.2やOTNなどのさらなるスタンダード通信や通信プ
ロトコルをサポートします。
10G PCSのサポートされるギアボックス比：
•
•
•
•
•
•
•
64:64のPCS:PMA幅
67:40のPCS:PMA幅
66:40のPCS:PMA幅
50:40のPCS:PMA幅
40:40のPCS:PMA幅
64:32のPCS:PMA幅
32:32のPCS:PMA幅
Arria V GZ デバイスでのトランシーバ・コンフィギュレーション
フィードバック
Altera Corporation
6-96
AV53008
2013.05.06
ネイティブPHY IPでの10Gデータパス・コンフィギュレーション
ネイティブPHY IPでの10Gデータパス・コンフィギュレーション
表6-13: 10G PCSのデータパス・コンフィギュレーション
この表は、10/40ギガビット・イーサネット、1588の10/40ギガビット・イーサネット、Interlaken、
10G SDI、および他の10Gプロトコルでの10G PCSのデータパス・コンフィギュレーションを示してい
ます。
トランシーバ
PHY IP
リンク
レーン・
データレー
ト
7
8
9
10/40GBASER/KR
1588の
10/40GBASE-R
Interlaken
10.3125 Gbps 10.3125 Gbps 3.125 - 12.5
Gbps
SFI-5.2
10G SDI
他の10Gプロト
コル（Basic
モード）
0.6 - 12.5 Gbps 10.692 Gbps 0.6 - 12.5 Gbps
6
6
PMAチャネル 非結合、
結合オプ
xN、フィー
78
ション
ドバック補
正
非結合、
xN、フィー
ドバック補
正
非結合
非結合、xN、 非結合、
非結合、xN、
フィードバッ xN、フィー フィードバッ
ク補正
ドバック補 ク補正
正
PCSデータパ 10G PCS
ス
10G PCS
10G PCS
10G PCS
PCS-PMAイン 40ビット
タフェース
幅（シリア
ライゼー
ション・
ファクタ）
40ビット
40ビット
32/40/64ビット 40ビット
67:40
32:32、
9
64:32 、
40:40、64:64
ギアボック
ス比
6
ネイティブPHY IP
66:40
9
66:40
9
10G PCS
50:40
9
10G PCS
32/40/64ビッ
ト
32:32、
9
64:32 、
40:40、
9
66:40 、 64:64
64:32と32:32のギアボックス比は、サポートされる最大のデータレートである 10.88Gbpsになりま
す。
xN結合では、結合チャネルの数はCMU PLL使用時では最大4個、ATX PLL使用時では最大6個です。
与えられるデータ・レートはCMU PLLおよびATX PLLでサポートされます。
7個以上のチャネルを結合する場合、PLLフィードバック補正の結合が必要になります。PLLフィー
ドバック補正の結合では、トランシーバ・バンク毎に1つのPLLが必要で、PLL基準クロック周波数
は、シリアライゼーション・ファクタで分割されたレーン・データレートと同じ値を持っている
必要があります。
選択されたギアボックス比によっては内部fPLLの使用が必要な場合があります。
Altera Corporation
Arria V GZ デバイスでのトランシーバ・コンフィギュレーション
フィードバック
AV53008
2013.05.06
ネイティブPHY IPでの10Gデータパス・コンフィギュレーション
トランシーバ
PHY IP
リンク
6-97
ネイティブPHY IP
10/40GBASER/KR
Interlaken
1588の
10/40GBASE-R
SFI-5.2
10G SDI
他の10Gプロト
コル（Basic
モード）
ブロック・
シンクロナ
イザ
イネーブル
イネーブル
イネーブル
バイパス（低 バイパス
バイパス（低
レイテンシ・ （低レイテ レイテンシ・
モード）
ンシ・モー モード）
ド）
ディスパリ
ティ・ジェ
ネレータ、
チェッカ
バイパス
バイパス
イネーブル
バイパス（低 バイパス
バイパス（低
レイテンシ・ （低レイテ レイテンシ・
モード）
ンシ・モー モード）
ド）
スクランブ
ラ、デスク
ランブラ
イネーブル
イネーブル
イネーブル
バイパス（低 バイパス
バイパス（低
レイテンシ・ （低レイテ レイテンシ・
モード）
ンシ・モー モード）
ド）
64B/66Bエン イネーブル
コーダ、デ
コーダ
イネーブル
バイパス
バイパス（低 バイパス
バイパス（低
レイテンシ・ （低レイテ レイテンシ・
モード）
ンシ・モー モード）
ド）
BERモニタ
イネーブル
イネーブル
バイパス
バイパス（低 バイパス
バイパス（低
レイテンシ・ （低レイテ レイテンシ・
モード）
ンシ・モー モード）
ド）
CRCジェネ
レータ、
チェッカ
バイパス
バイパス
イネーブル
バイパス（低 バイパス
バイパス（低
レイテンシ・ （低レイテ レイテンシ・
モード）
ンシ・モー モード）
ド）
フレーム・
ジェネレー
タ、シンク
ロナイザ
バイパス
バイパス
イネーブル
バイパス（低 バイパス
バイパス（低
レイテンシ・ （低レイテ レイテンシ・
モード）
ンシ・モー モード）
ド）
RX FIFO
（モード）
クロック補
正モード
ラッチされ
たモード
Interlakenモー フェーズ補正 フェーズ補 フェーズ補正
ド
モード
正モード
モード（低レ
イテンシモー
ド）
Arria V GZ デバイスでのトランシーバ・コンフィギュレーション
フィードバック
Altera Corporation
6-98
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2013.05.06
ネイティブPHY IPでの10Gデータパス・コンフィギュレーション
トランシーバ
PHY IP
リンク
TX FIFO
（モード）
ネイティブPHY IP
10/40GBASER/KR
フェーズ補
正モード
TX/RX 10G
TX: 8-12
PCSのレイテ RX: 15-34
ンシ（パラ
レル・ク
ロック・サ
10
イクル）
1588の
10/40GBASE-R
Interlaken
SFI-5.2
10G SDI
他の10Gプロト
コル（Basic
モード）
ラッチされ
たモード
Interlakenモー フェーズ補正 フェーズ補 フェーズ補正
ド
モード
正モード
モード（低レ
イテンシ・
モード）
TX: 1-4
TX: 7-28
RX: 2-5
RX: 14-21
TX: 6-10
（64:32）
TX: 7-11
RX: 6-12
TX: 7-10
（64:64、
40:40、32:32）
TX: 6-10
（64:32）
TX: 6-11
（66:40）
TX: 7-10
（64:64、
40:40、
32:32）
RX: 6-10
（64:32）
RX: 7-10
（64:64、
40:40、32:32）
RX: 6-10
（64:32）
RX: 6-11
（66:40）
RX: 7-10
（64:64、
40:40、
32:32）
FPGAファブ
リックトラ
ンシーバ・
インタ
フェース幅
10
66ビット
66ビット
67ビット
32ビット
50ビット
32ビット
40ビット
40ビット
64ビット
64ビット
66ビット
PCSレイテンシの値は、デフォルトでは、FIFOが部分的にフルまたは部分的に空であることが推奨
されます。スタンダードPCS8B/10エンコーダ/デコーダが使用されている場合はディセーブルされ
ます。
Altera Corporation
Arria V GZ デバイスでのトランシーバ・コンフィギュレーション
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AV53008
2013.05.06
PMAダイレクトのサポートされている機能
トランシーバ
PHY IP
リンク
6-99
ネイティブPHY IP
10/40GBASER/KR
FPGAファブ 66ビット：
リック-トラ 156.25 MHz
ンシーバ・
インタ
フェース幅
の最大周波
数
Interlaken
1588の
10/40GBASE-R
66ビット：
156.25 MHz
67ビット：
78.125-312.5
11
MHz
SFI-5.2
10G SDI
他の10Gプロト
コル（Basic
モード）
32ビット
（32:32）：
340.0 MHz
50ビット： 32ビット
11
213.8 MHz
（32:32）：
340.0 MHz
40ビット
（40:40）：
312.5 MHz
40ビット
（40:40）：
312.5 MHz
64ビット
（64:32）：
170.0 MHz
64ビット
（64:32）：
170.0 MHz
12
12
64ビット
（64:64）：
195.4 MHz
64ビット
（64:64）：
195.4 MHz
66ビット
（66:40）：
189.4 MHz
11
PMAダイレクトのサポートされている機能
PMAダイレクトは、QPIのようなトランシーバPCSレイテンシが非常に低いまたはゼロの必要があ
るプロトコルをサポートするために使用されます。PMAダイレクト・モードでは、最も幅広い
FPGAファブリック-トランシーバ・インタフェース幅のコンフィギュレーションのときトランシー
バのレーン・データレートは最大 12.5 Gbpsまで可能です。
PMAダイレクト・コンフィギュレーションではPCSブロックがないため、クロック・フェーズ補
正はファブリック・コアにデザインされる必要があります。データおよびクロック信号は、トラ
ンシーバPMAに直接接続されます。その結果、FPGAのコア・ファブリック・インタフェースか
らトランシーバPMAへのタイミングおよびクロック・フェーズの差も補正する必要があります。
PMAインタフェース幅は、8ビット、10ビット、16ビット、20ビット、32ビット、40ビット、64
ビット、および80ビットから選択できます。FPGAファブリック・インタフェース幅は80ビット
に固定されており、それらのPMAインタフェース幅のコンフィギュレーションに適切なポートを
選択する必要があります。
12
11
PCSのtx_clkout周波数出力は、SFI-SおよびBasicモードではレーン・データレート/32です。
PCSのtx_clkout周波数出力は、10G-SDI、Interlaken、およびBasicモードではレーン・データレー
ト/40です。
Arria V GZ デバイスでのトランシーバ・コンフィギュレーション
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Altera Corporation
6-100
チャネルおよびPCSデータパスのダイナミックな切り替えリコンフィギュレーション
AV53008
2013.05.06
MegaWizard Plug-In Managerで、InterfacesメニューのトランシーバPHYにあるトランシーバ・ネイ
ティブPHY IPをインスタンス化することによって、PMAダイレクト・データパスを持ったネイ
ティブPHYリンクを実装できます。スタンダードPCSまたは10G PCSをイネーブルするオプション
を選択してはいけません。スタンダードPCSタブおよび10G PCSタブは表示されず、PMAダイレ
クト・データパス・コンフィギュレーションが選択されたことが表示されます。
図6-72は、トランシーバのPMAダイレクト・データパスおよびデバイス・チャネルでのクロッキ
ングを示しています。
チャネルおよびPCSデータパスのダイナミックな切り替えリコンフィギュレーショ
ン
ネイティブPHY IPは、スタンダードPCSと10G PCS間でのトランシーバ・チャネルのダイナミック
な切り替えをサポートするPHY IPのみです。PMAダイレクト・モードとの間のダイナミックな切
り替えはサポートされていません。ストリーマ・ベースのリコンフィギュレーションだけでな
く、関連するトランシーバPLL、スタンダードPMA、アドバンス・トランシーバPMA機能のリコ
ンフィギュレーションを介したダイナミックな切り替えのメカニズムは、リコンフィギュレー
ション・コントローラIPによってなされます。
関連情報
• Arria Vデバイスでのダイナミック・リコンフィギュレーション
• アルテラ・トランシーバPHY IPコアのユーザー・ガイド
改訂履歴
表6-14: 改訂履歴
日付
バージョン
変更内容
2013年5月
2013.05.06
• ナレッジ・ベースの既知の文書の問題へのリ
ンクを追加。
• 「10GBASE-Rおよび10GBASE-KR」の項に2番目
の図を追加。
• 「10GBASE-KRのFEC（Forward Error
Correction）」の項を追加。
• 「Gen1、Gen2、およびGen3のPIPEコンフィギュ
レーションでのトランシーバのチャネル配置
のガイドライン」の項を更新。
• 「PIPEコンフィギュレーションでの高度なチャ
ネル配置のガイドライン」の項を追加。
2012年11月
2012.11.19
初版
Altera Corporation
Arria V GZ デバイスでのトランシーバ・コンフィギュレーション
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