PCB

Chip / Package / System
Concurrent Co-Design
Co Design
ＥＤＡに期待すること
期待す
http://www.semicon.toshiba.co.jp/product/asic/approach/cps.html
福場義憲
株式会社 東芝セミコンダクター社
システムLSI設計技術部
設計インフラ技術開発担当CPS技術開発
2009年１月２２日
Copyright 2009,
Toshiba Corporation. Semiconductor Company
1
システム開発の問題点
• 協調できないフロー
協調できないフロ Constraints
市場参入
Time to Market
LSI・Chip・IP
Time
to Market
開発費削減
コンポーネントドリブン設計
IC単価
高価なPCB
DDR2・DDR3設計ガイド
SerDes設計ガイド
ノイズ EMI設計ガイド
消費電力・電源設計ガイド
ブラックボックス
又は
全天候型モデル
無駄な機能
過剰設計
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結局コスト高
2
ビジネスドリブン設計最適化
差別化とは？
市場要求品質の見極め
コストｖｓ性能
システムの達成目標
障壁 何
障壁は何？
開発期間
先進性
カスタム
部品 PCB仕様
部品、PCB仕様
投資回収
デザインガイドに頼らない
LSI・Chip・IP
デザインレヴュー
最適化したPCB
DDR2・DDR3シミュレーション
SerDesシミ レ ション
SerDesシミュレーション
ノイズ EMI設計指針
消費電力・電源設計目標
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3
ガイドラインベースの設計方法の問題
仕様決定方法
従来手法：
設計ガイド： PCB
PKGのバジェット
マージン
マージン
従来手法による達成可能なレベル
Chipのバジェット
No flexibility
コデザインアプローチ：
マージン
設計ガイド： PKGト
PCBのバジェット
マージン
設計ガイド： Chip
マージン
設計ガイドベースによる
コスト性能の割付
マージン
•チップ、パッケージ、システム（PCB)が別々に設計ルールやマージンを持つ。
チッ 、 ッケ ジ、シ テ （
) 別
設計
や
ジンを持 。
冗長部分
マージンの蓄積で冗長に
シュミレーションベースに
シュミレ
ションベ スに
よるコストと性能の割付
の変更
設計過程でコンカレ
ントに割付を変更
設計１
ゲ
システム全体のコスト・性能のターゲット
Chipのバジェット
Chipのバジ ット
設計２
Chipのバジェット
設計３
Chi のバジ ト
Chipのバジェット
PKGのバジェット
PKGのバジ ット
PKGのバジェット
PKGのバジ ト
PKGのバジェット
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PCBのバジェット
PCBのバジ ット
PCBのバジェット
PCBのバジ ト
PCBのバジェット
Cost
vs
Performance
4
システム全体設計のコデザインの進め方
従来方法
PCB 設計・評価・開発
設計 評価 開発
SoC 設計・開発
2 months
8 months
SoC Spin 1
コデザイン
Proto PCB
design
SI/
PI
Package
substrate
MP Chip
Proto PCB
MP PKG
System
EV
MP PCB design &
cost optimization
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MP System
S
Ready
model
(IBIS,SP
ICE)
MP PCB
3 months
MP PK
KG
Assemb
bly
PCB
feasibility
SI/PI
PKG
design
Wafer
PCB Assembly
PKG Virtual
design
IBIS,SPICE
Final
Chip
verify
Chip
design
Prototyp
pe
Package
PCB
Floor
plan
Mass Production
preparation
6 months
Assemb
ble
Chip
I
O
MP PCB
design
No SoC
Re-Spin
SoC & PCB 同時設計・開発
System Evaluation & SoC Spin 1
System
EV
5 months reduction
MP PCB
5
MP System
m Ready
Ev PCB
MP PKG
MP PKG
Assembly
SI/PI
PKG
Re-Spin
MP Chip
PCB
B Assembly
PCB
topology
PCB
feasibility
PKG
substrate
Prototype
Model
PKG
IBIS,SPICE
design
Chip
Re-Spin
Assembly
y
PCB
loop
back
Wafer
PCB
B Assembly
Pin
assign
Chip
verify
Chip design
Prototype
Package
Floor
plan
SoC Spin 2
Assembly
Chip
I
O
3 months
Mass Production
preparation
O
Optimiza
ation
デザインフローとノイズのチェックポイント
planinng
Synthesis from RTL
Fix package constraints
Package selection
IO pad
planner
Package virtual
prototype
SPICE mode
complier
Floor planning
Pad IO (Bump) assignment
Impleme
entation
n & SO
P k
Package
/ PCB D
Design
i
Flow
Chip Design flow
Chip Power Integrity
tool
Package+PCB pin map constraints
Package+PCB SI/PI/EMI
Detailed route
in PVP
Place & Route
RC Extraction
PCB desing
(Customer)
Chip design
Detailed route in PVP
Package modeling
Package + PCB SI/PI
Final package
design
Timing
g closure
Chip PI
Chip Sign Off
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Package +PCB EMI
PKG/PCB
PI
P k
Package
Si
Sign Off
6
プロトタイプ時におけるモデルの重要性
•
•
平均モデルでは最適化はできない。
平均モデルでは最適化はできない
形状を正確に反映したモデルが必要。
伝送路モデル
従来モデル
PCB
線路長に差がなくなってきた
線路長に差がなくなってきた。
パ ケ ジ
パッケージ
PCB
SoCパッケージ上伝送路
PCB上伝送路
最適化用モデル
伝送路
パッケージ
PCB
メモリパッケージ
SoCパッケージ
電源モデル 従来モデル
ワーストケースで
集中モデル
最適化用モデル
Power
Ground
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実際の電源形状を
作ってモデリング
7
インピーダンス＆ＥＭＩにおけるオンチップ容量の影響
チップ＋パッケージ＋ＰＣＢ
チップ＋パッケ
ジ＋ＰＣＢ
インピーダンス結果
EMI結果
結果
FCC Class B
チップの等価容量
10pF
チップの等価容量
70pF
チップの等価容量
400pF
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8
オンチップ容量の影響実例
• オン・チップの容量の有無によってインピーダン
スは大きく変わる。
• 高周波領域での影響が大きい。
1.00E+005
1.00E+004
1.00E+003
Mag.Z
Z
1.00E+002
Pkg on PCB
（CPM
CPM無し）
無し）
1.00E+001
Target Z
1.00E+000
Pkg on PCB
（CPM
CPM有り）
有り）
1.00E-001
1.00E-002
1 0E+005
1.0E+005
1 0E+006
1.0E+006
1 0E+007
1.0E+007
1 0E+008
1.0E+008
1 0E+009
1.0E+009
F [Hz]
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1 0E+010
1.0E+010
CPM (Chip Power Model:
Apache社の提唱するチップの
等価回路と電流源のモデル：
SPICE形式）
9
協調設計におけるモデルの流通
設計・モデリング・シミュレーション環境でのやり取りが多様。
設計・モデリング・シミュレ
ション環境でのやり取りが多様
フォーマットが統一されていない問題アリ。
Pad/IO planner
Package design
Package SPICE/IBIS
PKG model
DQ Buffer
i
Bond Wire l
Trace Line
Stub
v
TH
S ld Ball
Solder
B ll
Model
stream
o
PCB
or
Memory
PKG
SI
simulation
CHIP PI (noise sim)
Chip modeling tool
ヴェンダーに依存しないモデル
の書式が必要
SPICE,タッチストーンはＯＫ
形状データは各社ばらばら
PKG/PCB PI
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PCB design
EMI/EMC
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最後に EDAソリューションに期待すること
• 設計スタイルの変革
ガイドラインベースからシミュレーションベースへ
• コンカレントコデサインにより開発期間の短縮を目指す。それを
サポートできる開発環境を期待。
• シュミレーションにはモデルが必要、設計の早い段階から最終
結果に近いモデルを早く出せる抽出環境が必要。
• システムの設計にチップのモデルは必須。精度も重要 かつ
タイムリーに抽出できなければならない。
• コデザインの環境整備にはデータベースやモデルの統一化が
必要。
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11
Th k You
Thank
Y
!
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