NAND - 竹内研究室

情報エレクトロニクスの最先端と夢
日本発 半導体メモリデバイス技術で
グリーンITを実現する
2008年6月11日
東京大学 大学院工学系研究科 電気系工学専攻 准教授
工学部電気電子工学科 准教授
竹内 健
E-mail ： [email protected]
@
y
jp
http://www.lsi.t.u-tokyo.ac.jp
„
講義の方針
まず身近な実用例を示してから半導体デバイスの
動作原理を説明する。
„
講義の目的
半導体デバイスの重要性と技術の面白さを感じる。
半導体デバイスの動作原理を理解する。
半導体デバイスの動作原理を理解する
„
講義の内容
◆ 半導体メモリの身近な実用例
◆ 半導体メモリの動作原理
◆ グリーン
グリ ン ITを目指した最新の研究の紹介
„
„
問い合わせ先
竹内 健：[email protected]
講義資料と詳細情報 http://www.lsi.t.u-tokyo.ac.jp
半導体メモリの身近な実用例
半導体メモリが新応用を開拓した例
„
„
„
„
アップル社のiPod nano
2005年9月発売
フラッシュメモリの記憶容量によって価格
の異なるラインアップ
… 1GByte（240曲）
… 2GByte（500曲）
… 4GByte（1,000曲）
1GB(ギガバイト)=8Gb(ギガビット)
コンパクト、耐振動性
ハードディスク
ハ
ドディスク
を置き換え
２GバイトのiPod nanoを分解すると。。。
2Gバイト
フラ シ メモリ
フラッシュメモリ
iPod nanoの回路ブロック図
メモリカード
メモリカ
ド
携帯電話・デジカメ・ムービーの記憶媒体
携帯電話 デジカメ ム ビ の記憶媒体
SDカードを分解すると。。。
NAND Chip
p Controller Chip
PCB
Cross
Section
C
S
ti
Base Card
Au Wire
Controller Chip
NAND Chip
Molding
フラッシュメモリ
PCB
フラ シ メモリ ント
フラッシュメモリコントローラー
ラ
フラッシュメモリを用いた
フラッシ
メモリを用いた
ハ ドディスクのないパソコン
ハードディスクのないパソコン
„
„
„
„
„
軽量
コンパクト
高速
耐振動性
低消費電力
Eee PCを分解すると。。。
を分解すると
16Gバイト ラ シ メ リ
16Gバイトフラッシュメモリ
フラッシュメモリを用いた
フラッシ
メモリを用いた
スマ トフォン ウルトラモバイルPC
スマートフォン・ウルトラモバイルPC
„
パソコンと携帯電話の融合
ソ ンと携帯電話の融合
スマートフォンを分解すると。。。
を分解すると
128Mバイト ラ シ メ リ
128Mバイトフラッシュメモリ
日本発フラッシュメモリ技術：全てのストレージはフラッシュメモリへ
日本発フラッシュメモリ技術：全てのストレ
ジはフラッシュメモリへ
データの種類
1995
デバイス
写真
銀塩フィルムから
メモリカードへ
音楽
カセットテープ
･ CDから
ッ テ
ら
シリコンオーディオへ
PC
データ
デ
タ
フロッピーディスクから
USBスティックへ
2000
2005
ビデオ
そして
ビデオテープから．．．へ
半導体メモリの動作原理
半導体メモリの分類
RAM
（Random Access）
ROM
（Read Only）
DRAM 大容量・廉価・・・メインメモリ
SRAM 高速・・・キャッシュ
低消費電力・・・携帯機器
M k ROM 書き換え不可
Mask
UVEPROM 紫外線消去・電気的書き込み
紫 線
気
EEPROM 電気的書き換え
フラッシュ 電気的一括消去・書き込み
NAND 大容量・廉価
NOR 高
高速読み出し
読
揮発と不揮発
揮発 ： 電源を切
電源を切るとデータは消える
タ 消
不揮発 ： 電源を切ってもデータは消えない
揮発
揮発：DRAM
揮発
シ メ リ
不揮発：フラッシュメモリ
++
+++
++
n+
PN接合の逆方
電流 電荷
向電流で電荷
はリーク
n+
p
電荷はフローテ
ィングゲートに
グゲ トに
蓄えられる.
周囲は絶縁体
のため、電荷は
、電荷
リークしない
RAM (Random Access Memory)
データの読み出しと書き込みが自由にできる半導体メモリ.
デ
タの読み出しと書き込みが自由にできる半導体メモリ.
データは電源を切ると消える（揮発性)。
‹
DRAM：キャパシタに電荷を蓄える事により記憶する。時
間の経過とともに蓄積された電荷が減少するのでリフレッ
シュ（再書き込み）動作が必要。低価格。
‹
SRAM：フリップフロップ回路で構成されており、一度書
き込んだデ タは電源を切るまで保持される。高速、低消
き込んだデータは電源を切るまで保持される。高速、低消
費電力。
ＲＡＭは回路で記憶
Dynamic type
→ DRAM
ラッチ型 → Static RAM (SRAM)
特徴： 書き換えは速い
電源 切れる 情報を失う
電源が切れると情報を失う
ROM (Read Only Memory)
データ読み出し専用の半導体メモリ。データは電源を切って
も消えない （不揮発性）
も消えない。（不揮発性）
‹
Mask ROM：製造工程でデータを書き込み
ROM：製造工程でデータを書き込み、一度作ると内容
一度作ると内容
を変更できない。大容量、安価。
‹
EPROM : 電気的に書き込み可能。紫外線照射で一括消去。
‹
EEPROM : 電気的に書き込み、消去可能。
‹
フラッシュ：電気的に一括消去・書き込み可能、 大容量
ＲOMは素子に記憶
電流パスの有無でデ タを決める
電流パスの有無でデータを決める
電流パスには様々な手段がある
状態
状態１
‘ON’
状態０
‘OFF’
Mask ROM
ﾏｽｸでｺﾝﾄﾛｰﾙ
EPROM/EEPROM/ﾌﾗｯｼｭﾒﾓﾘ
O /
O / ﾗ ｼ ﾒ ﾘ
閾値の変化でｺﾝﾄﾛｰﾙ
ビ
ビット線
線
DRAMの動作原理
情報
報の読
読み出し書き
き込み
ワード線
読み出し/書き込みのスイッチのオン・
オフを制御するための制御信号
電荷蓄積容量
容量に電荷が蓄積されているかどうか
で１bitの情報を記憶する。
DRAMのメモリセル構造
0.175μｍ 256M DRAM
ワード線
ビット線
ビット線
ット線
STI
0.175μｍ
ワード線
セルトランジスタ
キャパシタ
トレンチ ｱｽﾍﾟｸﾄ比～30
キャ
ャパシタ
セル面積0.245μm2
SRAMの動作原理
Bit line BL
Bit line /BL
Transfer gate
Word
line WL
A
Flip-Flop (=F/F)
B
Stable Circuit
Data
A
B
“1”
High
Low
“0”
Low
High
High
Low
フラッシュメモリの動作原理
フラッシ
メ リの動作原理
ＶＣＧ
コントロールゲート
トランジスタ記号
ドレイン
ソ ス
ソース
V
Vcg
フローティングゲート
ｎ＋
ｎ＋
ｐ
V
Vs
Vd
Vsub
基板
ゲート電圧はコントロールｹﾞｰﾄから与える
フローティングゲートは絶縁膜で覆われている
フローティングゲートに電子を出し入れすることでデータ書き込み
ゲート酸化膜･･･tunnel酸化膜 ～10nm
消去状態( 1 )と書き込み状態( 0 )
消去状態(“1”)と書き込み状態(“0”)
コントロールゲート
ドレイン
（Ｖｄ）
ソース
（Ｖｓ）
ｎ＋
ｎ＋
ソース
（Ｖｓ）
フローティ
ングゲート
ングゲ
ト
ドレイン
（Ｖｄ）
ｎ＋
ｎ＋
ｐ
ｐ
消去状態 ((“1”)
1)
書き込み状態 ((“0”)
0)
チャネルができて電流流れる
チャネルができず導通しない
消去動作：電子をフローティングゲートから引き抜く
書き込み動作 電子を
書き込み動作：電子をフローティングゲートに注入
テ ングゲ トに注入
フラッシュメモリの構造
(90nm NAND flash memory)
90nm
CG
コントロ ルゲ ト
コントロールゲート
CG
（ワード線）
Inter-poly dielectric
フローティングゲ
ート(電荷蓄積層)
FG
Tunnel oxide
Si基板
基板
FG
NANDフラッシュメモリの
動作原理
NANDフラッシュのメモリセルと等価回路
ビット線コンタクト
選択ゲ ト
選択ゲート
コントロー
ルゲート
フローティ
ングゲート
ソ ス線
ソース線
ドレイン/ソース側に
選択トランジスタを持つ
直列接続の二層ゲート
トランジスタ
フラッシュメモリのセル構造比較
ラッシ
リ
構造比較
NAND
AG-AND
NROM
NOR
Bit line(metal)
Contact
Word line(poly)
Word line(poly)
Cell
Circuit
Unit Cell
Unit Cell
Source line
(Diff. Layer)
Word line(poly)
Word line(poly)
Unit Cell
Unit Cell
Source line
(Diff. Layer)
Source line
(Diff. Layer)
Bit / Source line
(Diff. Layer)
2F
3F
2F
2F
Layout
2F
2F
2F
5F
Crosssection
Cell Size
4F2
6F2
特徴 ⇒ ・構成が極めて簡単
・コンタクト数が少ない
ンタクト数が少ない
4F2
10F2
微細化が容易
NANDフラッシュの読み出し動作
セル電流
４．５V
４．５V
４．５V
“１”セルのセル電流
“１”
４．５V
“０”
０V
４．５V
４．５V
０V
ゲート電圧
ゲ
電圧
４．５V
NANDフラ シ の書き込み/消去動作
NANDフラッシュの書き込み/消去動作
書込み
CG
消去
CG
18V
0V
FG
FG
20V (p
(p-well)
well)
0V
“0”
0
0V
セルのしきい値電圧
“1”
1
0V
セルのしきい値電圧
書き込み消去時のエネルギ バンド図
書き込み消去時のエネルギーバンド図
FG
基板
e-
e-
FG
基板
消去
FN (Fowler-Nordheim)
(Fowler Nordheim)
トンネル電流で電子を
注入/引き抜く
FG
基板
e-e-e-
e-
消去状態
e-
書き込み
書き込み状態
FNトンネル書き込みはスケ リングに有利
FNトンネル書き込みはスケーリングに有利
NAND
NOR
FNトンネル書き込み
CG
FG
0V
ホットエレクトロン書き込み
CG
18V
0V
10V
FG
0V
NAND ：ソース・ドレイン間電位差なし
ゲート長の縮小が可能Æ大容量化が可能
5V
FNトンネル書き込みは低消費電力・高速
NAND
CG
FG
0
0V
NOR
CG
18V
FG
0
0V
0
0V
10V
5V
消費電流：大
NAND：低消費電力(記憶に必要な電荷しか流れない)
大量データの一括書込み（ページ書き込み）が可能
高速書込みを実現
NANDフラッシュメモリの
大容量化技術
・ 素子分離技術
・ 多値技術
・ MCP技術
素子分離技術の改良による面積縮小
従来
((LOCOS))
新技術
((Shallow Trench Isolation))
1st FG
2F F
2F
2nd FG
1.2F F 1.2F
27%面積縮小
メモリセル断面構造(256M NAND)
メモリセル断面構造(256M-NAND)
WL
2nd FG
1st FG
STI
0.3μm 0.25μm
Cell size : 0.29μm2
多値メモリ(MLC : Multi
Multi-level
level cell)技術
による大容量化
Ｖｔｈ（Ｖ）
長 所
(0)
„ 大容量化の加速
„ 低コスト化の加速
次世代容量の先取り
メガバイト単価の圧縮
Number of Bit
((1))
2値 NAND(1 bit/cell)
短 所
„書込み/読出し速度の低下
„ 信頼性の低下
Ｖｔｈ（Ｖ）
(1,0)
(0,0)
(1,0)
(1,1)
多値 NAND(2 bit/cell)
„複数ページ同時書込モードの導入
複数
ジ同時書込モ ドの導入
„ 多ビット訂正能力を有するECCの提供
多値（MLC） vs ２値（SLC） NAND チップサイズ比較
MLC NAND
Large Capacity
in a Small Area
CHIP SIIZE [NO
C
ORMALIIZED]
3
2.5
2
15
1.5
1
0.5
SLC
0
512M
MLC
1G
2G
MCP (Multi-Chip
(Multi Chip Package)技術による大容量化
6Chip St-MCP
Chip6
Chip5
1.4m
mm
Chip4
Chip3
Chip2
Chip1
0.65mm
Chip6
WIRE BOND
PKG Size : 11x14x1.4mm
Ball Count : 225balls
Ball Pitch : 0.65mm
Chip5
Chip4
Chip2
Chip3
Chip1
NANDフラッシュメモリ
NANDフラッシ
メ リ ロードマップ
ド ップ
LOCOS
32M
1
SA-STI
Super SA-STI 90nm～
0.25um～0.13um
New Materials
64M
素子分離技術
Floatingg Gate
Control Gate
256M
Cell Size ( um2 )
New Structure
Floating
Gate
Tunnel
Oxide
512M
0.1
STI
多値技術
1G
Control Floating
ONO WSi
Gate
Gate
WSi
Control Gate ONO
Floating Gate Control Gate
0.01
LOCOS
Tunnel Floati
Oxide ng
Gate
STI
1G
2G
LOCOS
Tunnel Oxide
Control Gate
2G
4G
4G
STI
8G
8G
Floating Gate
Control Gate
16G
16G
32G
32G
4 Level Cell
STI
350nm
0 001
0.001
Jan‘96
Jan‘97
250nm
Jan‘98
Jan‘99
160nm
Jan‘00
64G
Jan‘01
130nm
Jan‘02
Jan‘03
90nm
Jan‘04
Jan‘05
70nm
Jan‘06
56nm
Jan‘07
Jan‘08
43nm
Jan‘09
3Xnm
Jan‘10
Jan‘11
Jan‘12
フラッシュメモリの大容量化の例
8Gビット
=80億ビット
IEDM 2000
160nm 1G Flash
ISSCC 2002
130nm 2G Flash
ISSCC 2005
70nm 8G Flash
ISSCC 2006
56nm 8G Flash
60nmとはどれぐらいの大きさか？
1cm
3000k
3000km
同じ倍率
日本列島に家を80億軒
びっしりと建てるイメージ
18m
グリーンITを目指した
グリ
ンITを目指した
最新の研究の紹介
グリ ンITイニシアティブ
グリーンITイニシアティブ
経済産業省資料
グリ ンITイニシアティブ
グリーンITイニシアティブ
„
グ グル、サン、ＩＢＭなどのＩＴ関連企業にとって、デ
グーグル
サン ＩＢＭなどのＩＴ関連企業にとって データセンター等
タセンタ 等
のＩＴ機器の消費電力の問題が深刻化。
データセンター
ハードディスクの
消費電力が増大
経済産業省資料
データセンターのハードディスクを
デ
タセンタ の
ドデ スクを
フラッシュメモリに置き換え低消費電力化
フラッシュメモリ
ハードディスク
ドデ スク
フラッシュメモリのデータセンター
フラッシ
メモリのデ タセンタ
応用の問題点
容量が不十分：現状GByte。TBｙte以上必要。
容量が不十分：現状GByte
TBｙte以上必要
„ 書き換え回数が不十分
換
数
分
：現状1万回。10万回以上必要。
„ 微細化により消費電力が増加
„
Operation currrent [mA]
100
8080
6060
4040
2020
00
10
10
20
20
30
40
50
60
30
40 size
50 [nm]
60
Feature
70
70
フラ シ メモリの微細化の限界
フラッシュメモリの微細化の限界
サ バ 用途(>TByte)には容量が不十分(現状GByte)で、微細化
サーバー用途(>TByte)には容量が不十分(現状GByte)で
微細化
による大容量化が必要だが、10-20nmで微細化限界を迎える。
„
LOCOS
32M
1
SA-STI
SA
STI
Super SA-STI
SA STI 90nm～
0.25um～ 0.13um
New Materials
64M
素子分離技術
Floating Gate
Control Gate
256M
Cell Size ( um2 )
C
New Structure
Floating
Gate
Tunnel
Oxide
512M
0.1
STI
多値技術
1G
Control Floating
ONOWSi
Gate
Gate
WSi
Control Gate ONO
Floating Gate Control Gate
0.01
LOCOS
STI
1G
2G
LOCOS
Tunnel Oxide
Control Gate
4G
4G
Tunnel Floati
STI
Oxide ng
Gate
10-20nmが
微細化限界
細
2G
8G
8G
Floating Gate
Control Gate
16G
16G
32G
32G
350nm
0.001
0
00
Jan‘96
Jan‘97
250nm
Jan‘98
Jan‘99
160nm
Jan‘00
64G
4 Level Cell
STI
Jan‘01
130nm
Jan‘02
Jan‘03
90nm
Jan‘04
Jan‘05
70nm
Jan‘06
56nm
Jan‘07
Jan‘08
43nm
JJan‘09
3Xnm
Jan‘10
Jan‘11
Jan‘12
微細化が限界を迎える原因
フローティングゲートに蓄える電子数の減少
10000
Numb
ber of ele
ectrons
„
Storedd electrons
St
l t
@ΔVth=4.0V
1000
100
Charge loss
tolerance
@ΔVth=0.2V
10
1
10
100
Design Rule (Gate length) [nm]
微細化が限界を迎える原因
„
フローティングゲート間の容量結合ノイズの増加
グリーンIT実現に向けて
グリ
ンIT実現に向けて
竹内研究室の取り組み
デバイスの研究
„ 回路・システムの研究
„
デバイスの研究
Fe(Ferroelectric)-NANDフラッシュメモリ
„
„
„
„
強誘電体トランジスタを用いたフラッシュメモリ
10nm以下への微細化・大容量化可能
データセンタ
20VÆ5Vと低電圧化・低消費電力化可能 ー応用に最適
用 最適
書き換え回数1万回Æ1億回に増加
Pt
SrBi2Ta2O9
Hf-Al-O
M
F
I
n+
n+
p-Si
MFIS構造
S構造
(Metal-FerroelectricInsulator-Semiconductor)
産総研と東大(竹内研)で動作実証に成功
5/19/2008
日本経済新聞・
日経エレクトロニクス
などが報道
強誘電体とは
„
分極とは
外部から電界を印加すると、結晶内部
外部から電界を印加すると 結晶内部
で正と負の電荷の分布状態にズレが
生じるのが分極。
通常の物質は、電界を取り去ると分極
も消失。
„
極性結晶とは
電界を加えなくても分極（自発分極）が
存在。
„
強誘電体とは
極性結晶の中で、外部電界により自発
分極を反転させることのできる物質。
Fe-NANDフラッシュメモリの動作原理
BL
BL
SGD
WL0
M
F
I
FeFET
M
F
I
n+
WL31
SGS
S
Source
Li
Line
5V
0V
n+
n+
n+
p-well Si
p-well Si
5V
0V
消去
書き込み
10nm以下に微細化可能
TEM Photograph
Sr
SrBi2Ta2O9
結晶構造
SrBi2Ta2O9
~ 400nm
Hf-Al-O
~ 10nm
Bi
IL
Ta
Si
O
a = 0.552nm
b=0
0.552nm
552nm
c = 2.503nm
Paz de Araujo
j et al
Nature 374 (1995) 627
te ac a layer
aye
IL: Interfacial
major component – SiO2
MFIS構造により10年のデータ保持を実現
バッファレイヤの挿入により、Siとの界面の特性が向上
-4
10
Drain Curren
nt, Id (A
A)
„
On states
-6
1st
2 d
2nd
3rd
4th
-8
10
10
-10
10
-12
10
-14
Pt
SrBi2Ta2O9
Hf-Al-O
M
F
10
37.0 days
y
I
n+
33.5 days
n+
p-Si
p
10 years
Off states
0
10
10
2
10
4
10
Time t (s)
Time,
6
10
8
バッファレイヤ
Fe-NANDの書き換え特性
-5
10
Id (A)
-7
10
"Program"
"Erase"
-9
9
10
-11
11
10
-13
13
10
0.0
0.4
0.8
Vg (V)
1.2
1億回以上の書き換えを実現
1.1
Vth
h (V)
1.0
09
0.9
Erased
Programmed
0.8
0.7
0.6
0.5
0
5
3
10
4
5
6
7
10
10
10
10
Number of Cycles
8
10
回路 システムの研究
回路・システムの研究
高効率な電源回路の研究
„
ブ スト ンバ タ
ブーストコンバータ
„
チャ ジポンプ
チャージポンプ
Vout
Vin
„
RL
Vout
Vin
C1
CL
RL
ブーストコンバータ：昇圧率大、制御容易
→ブーストコンバータのオンチップ化を検討
ブ ストコンバ タのオンチップ化を検討
ブ
ブーストコンバーターの動作原理
バ タ
動作原理
Ton
- スイッチがオンの時
イ
がオ
時
Vin
IL
Vout SW
RL
- スイッチがオフの時
Vout
Vin
IL
Toff
RL
IL
Vout
1
Voutt =
Vini
1− D
Ton
D=
Toff + Ton
ブー
ーストコ
コンバー
ータの効率[％]
インダクターの寄生抵抗削減が重要
60
ブーストコンバータ
ブ
ストコンバ タ
55
50
チャージポンプ
45
40
0
1
2
3
寄生抵抗[Ω]
4
5
SiPを使った3次元LSIシステム
„
インターポーザ内にインダクタを作ることで寄生
抵抗削減 高効率な電源の実現に成功。
抵抗削減、高効率な電源の実現に成功。
パッケージ
オンチップ電源ユニット
インターポーザ
半導体チップ
プロセッサ、RF、アナログ、
メモリ、MEMS、センサなど
SiP: System in Package
SSD(Solid-State
SSD(Solid
State Drive)
Dri e)
メモリシステムの研究
フラッシュメモリとコントローラーを最適化し、消費電流
ラッシ
リ
ラ を最適化 、消費電流
を半減するアーキテクチャーを提案。
CE1 R/B1
CE1,
フラッシュメモリ
NAND
Controller
100
CE2, R/B2
NAND
Chip1
CE3, R/B3
NAND
Chip2
NAND
Chip3
CE4, R/B4
NAND
Chip4
Operation current [mA]
„
ALE, CLE, RE, WE, WP, IO
系列1
Conventional
Selective BL precharge
系列2
Selective BL precharge
系列3
6060
4040
Power Detect
(PD)
23% reduction
8080
& Advanced SL program
48%
reduction
2020
00
10
10
20
20
30
40
50
60
30
40 size
50 [nm]
60
Feature
Current waveform
of NAND Chip1
Currentt waveform
C
f
of NAND Chip2
Current waveform
of NAND Chip3
コントローラー
ント
ラ
Current waveform
of NAND Chip4
Time
Time
Time
Time
70
70
まとめ
„
„
„
„
„
フラッシュメモリの大容量化により、携帯電話・音楽プレーヤー
が実現しライフスタイルが革新。
パソコンのストレージもフラッシュメモリへ。
フラッシュメモリはFNトンネル書き換え方式の採用により 微
フラッシュメモリはFNトンネル書き換え方式の採用により、微
細化・高速化・低消費電力化が実現。
微細化に加え 多値記憶 MCP(M lti Chi
微細化に加え、多値記憶・MCP(Multi
Chip Package)技術に
P k
)技術に
より更に大容量化を実現。
今後はメ リ技術の進歩で環境改善に貢献（グリ ンIT）
今後はメモリ技術の進歩で環境改善に貢献（グリーンIT）。
データセンターの低消費電力化には新材料を使ったメモリデバ
イス技術・回路システム技術のイノベーションが必要。
が
Appendix
NANDフラ シ の読み出し動作
NANDフラッシュの読み出し動作
メモリの読み出し電流
メモリセル
多数のメモリセルが直列に接続されているので、メモリの
読み出し電流が少ない( 0.1μA)。
読み出し電流が少ない(～0.1μA)。
多数(～2kB)のメモリセルを同時に読み出すことで、高速
なデータ転送(～30MB/s)を実現。
(
)