1.3.2 - TI E2E Community

DRAFT
TINA-TITMによるオペアンプ回路設計入門 (第７回)
1.3.2 ボイルのオペアンプ･マクロモデル
APPLICATION
宇田達広
アブストラクト
今回は SPICE におけるマクロモデルの草分けであるボイルのオペアンプ･マクロモデルを取り上げます。モデル･パラメータを
決定する手順、シミュレーションによる精度の検証、ボイルのオペアンプ･マクロモデルに基づいた各種オペアンプのマクロモ
デルの例を紹介します。
目次
1.3
オペアンプ.................................................................................................................................................................. 2
1.3.2 ボイルのオペアンプ･マクロモデル ................................................................. 2
モデルパラメータ ................................................................................ 6
入力段： 𝑰𝑪𝟏, 𝑪𝑬.................................................................................................................................................................................................................. 6
トランジスタパラメータ： ..................................................................................................................................................................................................... 6
入力段： 𝑹𝑪𝟏, 𝑹𝑬𝟏 ............................................................................................................................................................................................................. 7
入力段： 𝑰𝑬𝑬, 𝑹𝑬 ................................................................................................................................................................................................................. 7
入力段： 𝑪𝟏 ............................................................................................................................................................................................................................ 8
無信号時電力 ....................................................................................................................................................................................................................... 8
中間段： 𝑮𝒂, 𝑹𝟐, 𝑮𝒄𝒎 ....................................................................................................................................................................................................... 8
出力段： 𝑹𝟎𝟏, 𝑹𝟎𝟐, 𝑮𝒃 ..................................................................................................................................................................................................... 9
出力段： 電流制限 .............................................................................................................................................................................................................. 9
出力段： 電圧制限 ........................................................................................................................................................................................................... 10
モデルの特性 .................................................................................. 12
バイアスポイントと DC 特性......................................................................................................................................................................................... 12
パルス応答 .......................................................................................................................................................................................................................... 12
開ループゲイン特性........................................................................................................................................................................................................ 12
各種オペアンプのボイルモデル .................................................................... 16
バイポーラオペアンプ A741...................................................................................................................................................................................... 16
JFET オペアンプ TL084 ............................................................................................................................................................................................... 20
CMOS オペアンプ TLC2262....................................................................................................................................................................................... 24
参考文献 ......................................................................................... 28
この資料は日本テキサス･インスツルメンツ(日本TI)が、お客様がTIおよび日本TI製品を理解するための一助としてお役に立てるよう、作成しておりま
す。製品に関する情報は随時更新されますので最新版の情報を取得するようお勧めします。
TIおよび日本TIは、更新以前の情報に基づいて発生した問題や障害等につきましては如何なる責任も負いません。また、TI及び日本TIは本ドキュメント
に記載された情報により発生した問題や障害等につきましては如何なる責任も負いません。
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1.3
オペアンプ
1.3.2 ボイルのオペアンプ･マクロモデル
フェアチャイルドセミコンダクターが 1963 年に販売した最初の IC オペアンプ A702 [1] は、9 個のトランジスタと 11 個の
抵抗で構成された簡潔なバイポーラ IC でした。当時は IC 開発を支援する CAE ツール ( Computer Aided Engineering Tools )
もなくA702 は手計算の回路設計とブレッドボードを用いた動作検証により開発されました。
1970 年代に入ると 100 個から 1000 個の素子を集積する MSI ( Medium Scale Integration circuit ) の実用化が始まります。
集積度の向上は 素子分離 pn 接合、浮遊容量、配線インピーダンスなどの寄生素子が IC 特性に及ぼす影響を増加させ、手計算
とブレッドボートでは対応できなくなり、素子の特性を数式によりモデル化して IC 特性をコンピュータで模擬 (シミュレート)
する回路シミュレータが誕生しました。
SPICE ( simulation program with integrated circuit emphasis ) は カリフォルニア大学バークレー校 ( U.C. Berkeley ) で
1970 年代初めに開発された CANCER ( computer analysis of non-linear circuits, excluding radiation ) [2] を基礎とする汎用の
回路シミュレーションソフトウェアです。1972 年には SPICE1 [3] が、1975 年には SPICE2 [4] が、1985 年には SPICE3 [5] が、
パブリックドメインソフトウェアとしてカリフォルニア大学バークレー校からリリースされ、パブリックドメインであることと
優れた数値解析アルゴリズムとユーザインターフェースを持つことからデファクトスタンダードとなり、HSPICE、 PSpice、
TINA など SPICE に基づく商用の回路シミュレーションソフトウェアが誕生しました。SPICE の処理手順を以下に示します。
①
回路素子の接続情報と枝構成式から回路方程式を生成。
②
各種の数値計算アルゴリズムにより回路方程式を解き回路解析を実行。
③
回路解析結果を出力。
｢1.1 電気回路の基礎と受動素子｣で触れたように、手順①で生成される回路方程式は抵抗だけの回路では連立代数方程式に、
電気的なエネルギーの充放電を伴うリアクタンス素子を含む回路では線形連立微分方程式に、半導体素子を含む回路では非線形
連立微分方程式になります。図 1.3.52 に示す 741 型オペアンプのデバイスレベルモデル(741X.MOD) [6] には合計 24 のノードが
あり、手順①で作成される回路方程式は 24 のノード電圧と任意の枝電流を未知変数とする 非線形連立微分方程式になります。
図 1.3.52
2
741 型オペアンプのデバイスレベルモデル(741X.MOD)
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手順②において半導体素子を含む回路の過渡解析を行う場合は、時間的に変化する電源をあるノードに接続した時の全ての
ノード電圧と任意の素子電流をプリントステップ時間 (∆𝑡) 毎に下記のアルゴリズムで計算します。
①
非線形連立微分方程式を数値積分法によりプリントステップ時間 (∆𝑡)で差分化し非線形連立代数方程式に変換。
②
非線形連立代数方程式にニュートン･ラフラソン反復法を適用して線形連立代数方程式に変換。
③
②のステップで生成される線形連立代数方程式の解をガウス消去法や LU 分解法で求める。
ニュートン･ラフラソン反復法は解に近い初期値から始めると効率よく解が求まりますが、解に遠い初期値から始めると解が
求まらないことがあり、その場合はプリントステップ時間 (∆𝑡) を縮めて演算を繰り返す必要があります。また、ダイオードや
バイポーラトランジスタを構成する pn 接合の I − V 特性は、図 1.3.53 に示すような指数特性を持つため演算のオーバーフロー
が起きやすくそれを防止する各種の演算修正が適用されます。
図 1.3.53 理想 pn 接合ダイオードの 𝐼𝐷 𝑣𝑠. 𝑉𝐷 特性（ 𝐼𝑆 = 1nA , T = 300°K ）
SPICE2 が発表された 1975 年頃には大型コンピュータによるタイムシェアリングシステムに代わりミニコンピュータによる
スタンドアロンの SPICE システムが普及します。当時のコンピュータは演算処理能力が極めて低く大規模回路の過渡解析には
莫大なシミュレーション時間を要しました。ディジタル･イクイップメント･コーポレーションが 1970 年に発表した当時の代表
的なミニコンピュータ PDP-8/E [7] の主な演算性能を表 1.3.3 に示します。
語長
最大メモリ
最小命令時間
アキュームレーターへの加算
サブルーチン乗算時間 (12𝑏𝑖𝑡 × 12𝑏𝑖𝑡 = 24𝑏𝑖𝑡 )
ハードウェア乗算時間 (12𝑏𝑖𝑡 × 12𝑏𝑖𝑡 = 24𝑏𝑖𝑡 )
12 bits
32k words (8 × 4k banks)
1.2 μs
2.6μs
256.5μs
40μs
表 1.3.3 ミニコンピュータ PDP-8/E の主な演算性能
IC オペアンプの価格は 1970 年に 2 ドルを切り応用範囲が格段に拡がります。図 1.3.54 は 1968 年に発表された FDNR
(Frequency-Depended Negative Resistance) のコンセプトによるインダクタンスシミュレーション型アクティブ LFP [8] です。
この時期には多数のオペアンプ使用した回路の SPICE シミュレーション時間を短縮するために線形素子と数個の半導体素子で
オペアンプを近似するマクロモデリング(macro modeling) の手法が誕生しました。
図 1.3.54 FDNR フィルタ回路
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カリフォルニア大学バークレー校のボイル(Graeme R. Boyle) を中心とするメンバーが 1974 年に発表した 741 型オペアンプ
のマクロモデル (以下 741 型オペアンプ･ ボイルモデル) の回路図を図 1.3.57 に示します [9]。
ボイルモデルは、非線形な半導体素子を差動入力段の 2 個のバイポーラトランジスタと出力段の 4 個のダイオードに制限し、
デバイスレベルモデルに比べて素子数を 𝟏𝟔⁄𝟐𝟑 , ノード数を𝟏𝟔⁄𝟐𝟑 に低減しながら下記特性を高精度に近似しています。
①
バイポーラトランジスタによる差動入力特性
②
非線形な DC 特性と AC 特性
③
電圧／電流オフセット
④
差動／同相ゲイン周波数特性
⑤
スルーレート
⑥
出力電圧の大振幅特性
⑦
出力短絡電流制限特性
⑧
出力インピーダンス
SPICE におけるバイポーラトランジスタのモデルは、SPICE1 と共にリリースされた図 1.3.55 のエバース･モル･モデルと、
SPICE2 と共にリリースされた図 1.3.56 のガンメル･プーン･モデルがあります。現在はベース領域の電荷密度をモデル化した
ガンメル･プーン･モデルが主に使用されますが、ボイルモデルではモデルの単純性からエバース･モル･モデルを使用しています。
その結果、741 型オペアンプのデバイスレベルモデルには合計 80 個の pn 接合が含まれますが、ボイルモデルでは合計８個に
減少しています。
図 1.3.55 エバース･モル･モデル
図 1.3.56
ガンメル･プーン･モデル
入力段は理想トランジスタ Q1,Q2 と関連する電流源と受動素子で構成されます。キャパシタ CE はスルーレートの 2 次効果
を表すために使用され、キャパシタ C1 は位相応答の 2 次効果を表すために使用されます。
差動ゲインと同相ゲインは、線形の中間段と出力段を構成する Gcm, Ga, R2, Gb, R02 でモデル化されています。
周波数補償の主要極と出力インピーダンスの周波数特性は、内部帰還キャパシタ C2 でモデル化されています。
出力短絡電流制限特性は、D1, D2, Rc, Gc でモデル化されています。
出力電圧の大振幅特性は、D3, Vc, D4, Ve でモデル化されています。
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図 1.3.57 741 型オペアンプ･ボイルモデルの回路図
図 1.3.58 741 型オペアンプ･ボイルモデルのネットリスト ( LM741BOYLE.MOD )
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モデルパラメータ
図 1.3.57 に示す 741 型オペアンプ･ボイルモデルの回路図に含まれる全モデルパラメータを算出する手順を以下に示します。
入力段： 𝑰𝑪𝟏 , 𝑪𝑬
差動入力段のコレクタ電流 (𝐼𝐶1 = 𝐼𝐶2 ) はオペアンプのスルーレートを規定します。ボルテージフォロア接続されたオペアンプ
の正方向スルーレート𝑆𝑅 + は下式で表されます。
2𝐼𝐶1
𝐶2
⋯ 式 1.3.54
𝐶2 𝑆𝑅 +
2
⋯ 式 1.3.55
𝑆𝑅 + =
式 1.3.54 から 𝐼𝐶1 は下式で表されます。
𝐼𝐶1 =
741 型オペアンプのデバイスレベルモデル(741X.MOD [6] で触れたように負方向スルーレート 𝑆𝑅 − は 𝐶𝐸 でモデル化される電荷
蓄積効果により 𝑆𝑅 + より低い値となり下式で表されます。
2𝐼𝐶1
𝐶2 + 𝐶𝐸
⋯ 式 1.3.56
2𝐼𝐶1
− 𝐶2
𝑆𝑅 −
⋯ 式 1.3.57
𝑆𝑅 − =
または、
𝐶𝐸 =
トランジスタパラメータ：
電流オフセットを 𝐼𝐵𝑂𝑆 とすると、差動入力トランジスタペアのベース電流 𝐼𝐵1 , 𝐼𝐵2 とコレクタ電流 𝐼𝐶1 , 𝐼𝐶2 は下式で表されます。
𝐼𝐵1 = 𝐼𝐵 +
𝐼𝐵𝑂𝑆
𝐼𝐵𝑂𝑆
, 𝐼𝐵2 = 𝐼𝐵 −
2
2
⋯ 式 1.3.58
ここで、𝐼𝐵 は 𝐼𝐵1と 𝐼𝐵2の平均値です。差動入力トランジスタペアの電流増幅率 𝛽1 , 𝛽2 は下式で表されます。
𝛽1 =
𝐼𝐶1
𝐼𝐶2
, 𝛽2 =
𝐼𝐵1
𝐼𝐵2
⋯ 式 1.3.59
電圧オフセット 𝑉𝑂𝑆 は下式で表される差動入力トランジスタペアの接合飽和電流 𝐼𝑆1 , 𝐼𝑆2でモデル化されます。
𝐼𝐶1 = 𝐼𝑆1 𝑒𝑥𝑝
𝑉𝐵𝐸1
𝑉𝐵𝐸2
, 𝐼𝐶2 = 𝐼𝑆2 𝑒𝑥𝑝
𝑉𝑇
𝑉𝑇
⋯ 式 1.3.60
ここで、𝑉𝑇 = 𝑘𝑇⁄𝑞 = 0.02585𝑉 @ 𝑇 = 300𝐾 です。
したがって、電圧オフセット 𝑉𝑂𝑆 は下式で表されます。
𝑉𝑂𝑆 = 𝑉𝐵𝐸1 − 𝑉𝐵𝐸2 = 𝑉𝑇 𝑙𝑛
𝐼𝑆1
𝐼𝑆2
⋯ 式 1.3.61
差動入力トランジスタペアの接合飽和電流 𝐼𝑆1 , 𝐼𝑆2 の関係は下式で表されます。
𝐼𝑆2 = 𝐼𝑆1 𝑒𝑥𝑝
6
𝑉𝑂𝑆
𝑉𝑂𝑆
≅ 𝐼𝑆1 [1 +
]
𝑉𝑇
𝑉𝑇
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⋯ 式 1.3.62
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入力段： 𝑹𝑪𝟏 , 𝑹𝑬𝟏
抵抗 𝑅𝐶1 = 𝑅𝐶2 は位相補償後のユニティゲイン周波数 𝑓0𝑑𝐵 から算出されます。ユニティゲイン周波数 𝑓0𝑑𝐵 はオペアンプの差動
ゲイン𝛼𝐷𝑉 と位相補償後の−3𝑑𝑑𝐵 周波数 𝑓−3𝑑𝐵 の積で近似され下式で表されます。
𝑓0𝑑𝐵 ≅ 𝛼𝐷𝑉 𝑓−3𝑑𝐵
⋯ 式 1.3.63
𝑓−3𝑑𝐵 は中間段のミラー効果で近似され下式で表されます。
𝑓−3𝑑𝐵 ≅
1
1
≅
2𝜋𝑅2 𝐶2 (1 + 𝐺𝑏 𝑅02 ) 2𝜋𝑅2 𝐶2 𝐺𝑏 𝑅02
⋯ 式 1.3.64
DC 付近の低周波数領域における差動ゲイン𝛼𝐷𝑉 は下式で表されます。
𝛼𝐷𝑉 = (𝐺𝑎 𝑅2 )(𝐺𝑏 𝑅02 )
⋯ 式 1.3.65
式 1.3.63, 式 1.3.64, 式 1.3.65 より 𝑓0𝑑𝐵 は下式で表されます。
1
2𝜋𝑅𝐶1 𝐶2
⋯ 式 1.3.66
1
2𝜋𝑓0𝑑𝐵 𝐶2
⋯ 式 1.3.67
𝑓0𝑑𝐵 =
または、
𝑅𝐶1 =
下式において、式 1.3.54 の正方向スルーレート𝑆𝑅 + を引用するために、 式 1.3.66 では 𝐺𝑎 = 1⁄𝑅𝐶1 としています。
𝑓0𝑑𝐵 =
𝑆𝑅 +
2𝜋𝑅𝐶1 (2𝐼𝐶1 )
⋯ 式 1.3.68
入力段の差動ゲイン 𝑣𝑎 ⁄𝑣𝑖𝑛 は下式で表されます。ここでは簡略化のため 1 に設定します。
𝑣𝑎
𝛽1 𝑅𝐶1 + 𝛽2 𝑅𝐶2
=
=1
𝛽1
𝛽
𝑣𝑖𝑛
(𝛽
+ 1 + 1)𝑅𝐸1 + 2 + (𝛽2 + 1)𝑅𝐸2
𝑔𝑚1
𝑔𝑚2
⋯ 式 1.3.69
ここで、𝐼𝐶1 = 𝐼𝐶2 とすると 𝑔𝑚1 = 𝑔𝑚2となり、また 𝑅𝐶1 = 𝑅𝐶2 とすると 𝑅𝐸1 = 𝑅𝐸2 となり、𝑅𝐸1 は下式で表されます。
𝑅𝐸1 =
𝛽1 + 𝛽2
1
[𝑅 −
]
𝛽1 + 𝛽2 + 2 𝐶1 𝑔𝑚1
⋯ 式 1.3.70
入力段： 𝑰𝑬𝑬 , 𝑹𝑬
入力段の電流源 𝐼𝐸𝐸 は下式で表されます。
𝛽1 + 1 𝛽2 + 1
) 𝐼𝐶1
𝐼𝐸𝐸 = (
+
𝛽1
𝛽2
⋯ 式 1.3.71
理想電流源 𝐼𝐸𝐸 の出力抵抗は無限大ですが、実際の電流源は出力抵抗が有限であり、オペアンプの同相入力抵抗を低下させます。
そのため、下式で表される npn トランジスの出力抵抗 𝑅𝐸 が付加されます。
𝑅𝐸 ≅
𝑉𝐴
𝑉𝐴
=
𝐼𝐶 𝐼𝐸𝐸
⋯ 式 1.3.72
ここで、𝑉𝐴 はアーリー電圧を表し、小信号 npn トランジスタでは 𝑉𝐴 = 200 V 位です。
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入力段： 𝑪𝟏
差動ゲイン周波数応答の過剰な位相シフトを表すキャパシタ 𝐶! が入力段に付加されます。周波数応答上の第 2 極 𝑝2 の位置は
下式で表されます。
𝑝2 = − 1⁄2𝑅𝐶1 𝐶1
⋯ 式 1.3.73
第 2 極 𝑝2 の周波数 𝑓0𝑑𝐵 における位相シフト ∆φ は下式で表されます。
∆φ = 𝑡𝑎𝑛−1
2𝜋𝑓0𝑑𝐵
2𝐶1
= 𝑡𝑎𝑛−1 (2𝜋𝑓0𝑑𝐵 )(2𝑅𝐶1 𝐶1 ) = 𝑡𝑎𝑛−1
| 𝑝2 |
𝐶2
⋯ 式 1.3.74
差動ゲインのオープンループ応答における位相マージン 𝜑𝑚 は下式で表されます。
𝜑𝑚 = 90° − ∆φ
⋯ 式 1.3.75
位相シフト ∆φ に対応する 𝐶1 は下式で表されます。
𝐶1 =
𝐶2
𝑡𝑎𝑛 ∆φ
2
⋯ 式 1.3.76
無信号時電力
オペアンプの無信号時電力 𝑃𝑑 は、下式で表される抵抗 𝑅𝑝 でモデル化されています。
𝑃𝑑 = 𝑉𝐶𝐶 2𝐼𝐶1 + 𝑉𝐵𝐸 𝐼𝐵𝐸 +
𝑅𝑝 =
(𝑉𝐶𝐶 + 𝑉𝐸𝐸 )2
𝑅𝑝
(𝑉𝐶𝐶 + 𝑉𝐸𝐸 )2
𝑃𝑑 − 𝑉𝐶𝐶 2𝐼𝐶1 − 𝑉𝐵𝐸 𝐼𝐵𝐸
⋯ 式 1.3.77
⋯ 式 1.3.78
中間段： 𝑮𝒂 , 𝑹𝟐 , 𝑮𝒄𝒎
式 1.3.66 で述べたように電圧制御電流源𝐺𝑎 𝑣𝑎 のトランスコンダクタンス は 𝐺𝑎 = 1⁄𝑅𝐶1 とします。𝑅2 はノード𝑏𝑏 の信号応答
がリニア範囲に入るように 𝑅2 = 100 𝑘𝛺 とします。
𝑉𝑖𝑛 から 𝑉𝑒 までの入力段の同相電圧ゲインは 𝑅𝐸 が大きいためおよそ 1 倍になります。𝑉𝑖𝑛 から 𝑉𝑏 までの同相電圧ゲイン𝛼𝑉𝐶
と差動電圧ゲイン𝛼𝑉𝐷 は下式で表されます。
𝛼𝑉𝐶 =
𝑉𝑏𝐶𝑀
≅ 𝐺𝑐𝑚 𝑅2
𝑉𝑖𝑛𝐶𝑀
⋯ 式 1.3.79
𝛼𝑉𝐷 =
𝑉𝑏𝐷𝑀
1
= 𝐺𝑎 𝑅2 =
𝑅
𝑉𝑖𝑛𝐷𝑀
𝑅𝑐1 2
⋯ 式 1.3.80
𝛼𝑉𝐶 と 𝛼𝑉𝐷 の比である同相電圧除去比 𝐶𝑀𝑅𝑅 は下式で表されます。
𝐶𝑀𝑅𝑅 =
𝛼𝑉𝐷
1
=
𝛼𝑉𝐶
𝑅𝑐1 𝐺𝑐𝑚
⋯ 式 1.3.81
したがって、
𝐺𝑐𝑚 =
8
1
(𝐶𝑀𝑅𝑅)𝑅𝑐1
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⋯ 式 1.3.82
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出力段： 𝑹𝟎𝟏 , 𝑹𝟎𝟐 , 𝑮𝒃
出力段の低周波数領域における出力インピーダンスは下式で表されます。
𝑅𝑜𝑢𝑡 = 𝑅01 + 𝑅02
⋯ 式 1.3.83
高周波数領域では 𝑅02 が 𝐶2 の電流ミラー効果による出力容量 𝐶𝑠ℎ = 𝐶2 (1 + 𝑅2 𝐺𝑏 ) で短絡されます。ゆえに出力インピーダンス
のコーナー周波数 𝑓𝑐 は下式で表されます。
𝑓𝑐 =
1
2𝜋𝑅02 𝐶2 (1 + 𝑅2 𝐺𝑏 )
⋯ 式 1.3.84
𝑓𝑐 より十分高い周波数の AC 出力インピーダンス𝑅𝑂𝐴𝐶 は下式で表されます。
𝑅𝑂𝐴𝐶 = 𝑅01
⋯ 式 1.3.85
式 1.3.83 と式 1.3.65 より 𝑅02 と 𝐺𝑏 は下式で表されます。
𝑅02 = 𝑅𝑜𝑢𝑡 + 𝑅01
𝐺𝑏 =
⋯ 式 1.3.86
𝛼𝑉𝐷 𝑅𝐶1
𝑅2 𝑅02
⋯ 式 1.3.87
出力段： 電流制限
出力段の電流制限は 𝐺𝐶 𝑉6 , 𝑅𝐶 , 𝐷1 , 𝐷2 , 𝑅01 で行われます。電圧制御電流源𝐺𝐶 𝑉6 と𝑅𝑐 の組み合わせはゲイン１の電圧制御電圧源と
等価であり 𝑅𝐶 両端の電圧と 𝑉6 は等しくなります。電圧クランプダイオード 𝐷3 , 𝐷4 がオフの状態では、最大出力電流 𝐼𝑆𝐶 は
𝐷1 , 𝐷2 と 𝑅01 の両端電圧の比となり下式で表されます。
𝐼𝑆𝐶 ≅
𝑉𝐷
𝑅01
⋯ 式 1.3.88
ここで、
𝑉𝐷 = 𝑉𝑇 𝑙𝑛
𝐼𝑋
𝐼𝑆𝐷1
⋯ 式 1.3.89
𝐼𝑋 ∶ 𝐷1 または 𝐷2 を通る最大電流
𝐼𝑆𝐷1 ∶ 𝐷1 , 𝐷2 の飽和電流
正方向の出力電流経路にテブナンの定理を適用した簡略化回路を図 1.3.59 に示します。負荷電流 𝐼𝐿 が低いと 𝐷1 の順方向電圧が
ON 電圧より低くなりダイオード電流 𝐼𝑋 は無視できる大きさになります。𝛼𝑣𝑑 𝑉𝑖𝑛 の増加により 𝐼𝐿 が増加して𝐷1 の順方向電圧が
ON 電圧を超えると 𝐼𝑋 は指数関数的に増加するため 𝐼𝐿 の増加が制限されます。 𝐼𝐿 の制限条件は下式で表されます。
𝐼𝑋 = 𝐼𝑆𝐷1 𝑒𝑥𝑝
𝐼𝑆𝐶 𝑅01
𝑉𝑇
𝐼𝑆𝐷1 = 𝐼𝑆𝐷2 = 𝐼𝑋 𝑒𝑥𝑝 (−
⋯ 式 1.3.90
𝐼𝑆𝐶 𝑅01
)
𝑉𝑇
図 1.3.59
⋯ 式 1.3.91
出力段の簡略化回路
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𝐼𝑋 の制限値は入力のオーバードライブ条件で決まります。電圧制御電流源 𝐺𝑏 𝑉𝑏 の最大短絡電流 𝐼𝑚𝑎𝑥 は下式で表されます。
𝐼𝑚𝑎𝑥 = 𝐼𝑋 + 𝐼𝑆𝐶 = 2𝐼𝐶1 𝑅2 𝐺𝑏
⋯ 式 1.3.92
𝑅𝐶 が並列に接続された電圧制御電流源 𝐺𝐶 𝑉6 で電圧制御電圧源 𝐸𝐶 を近似するには、𝑅𝐶 をできるだけ 小さくする必要があります。
下式に示すように 𝑅𝐶 はその電圧降下が (𝑉𝐷1 ⁄100) となるようにします。
𝑅𝐶 =
𝑉𝑇
𝐼𝑋
𝑙𝑛
100𝐼𝑋 𝐼𝑆1
⋯ 式 1.3.93
電圧制御電流源 𝐺𝐶 𝑉6 に必要な伝達コンダクタンス 𝐺𝐶 は下式で表されます。
𝐺𝐶 =
1
𝑅𝐶
⋯ 式 1.3.94
出力段： 電圧制限
出力段の電圧制限は電圧源とダイオードの組み合わせによる電圧クランプの 𝑉𝐶 , 𝐷3 および 𝑉𝐸 , 𝐷4 で行われます。正の最大出力
電圧 𝑉𝑜𝑢𝑡 + は𝐷3 の順方向電圧 𝑉𝐷3で決定され下式で表されます。
𝑉𝑜𝑢𝑡 + = 𝑉𝐶𝐶 − 𝑉𝐶 + 𝑉𝐷3
= 𝑉𝐶𝐶 − 𝑉𝐶 + 𝑉𝑇 𝑙𝑛
𝐼𝑆𝐶 +
𝐼𝑆𝐷3
⋯ 式 1.3.95
式 1.3.88 に示したようにダイオード電流 𝐼𝑆𝐷3 は最大出力電流 𝐼𝑆𝐶 + に制限されるため、電圧源 𝑉𝐶 , 𝑉𝐸 の値は下式で表されます。
𝑉𝐶 = 𝑉𝐶𝐶 − 𝑉𝑜𝑢𝑡 + + 𝑉𝑇 𝑙𝑛
𝐼𝑆𝐶 +
𝐼𝑆𝐷3
⋯ 式 1.3.96
𝑉𝐸 = 𝑉𝐸𝐸 + 𝑉𝑜𝑢𝑡 − + 𝑉𝑇 𝑙𝑛
𝐼𝑆𝐶 −
𝐼𝑆𝐷4
⋯ 式 1.3.97
741 型オペアンプ･ボイルモデルのネットリスト ( LM741BOYLE.MOD )
741 型オペアンプ LM741.[10] のボイルモデル･パラメータをオープンソースの数値計算システムの Scilab [11] で計算した例と
その結果から作成したネットリスト ( LM741BOYLE.MOD )を図 1.3.60 と図 1.3.58 に示します。
10
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図 1.3.60 741 型オペアンプ･ボイルモデル･パラメータの計算 ( LM741_boyle_equation.sci )
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モデルの特性
741 型オペアンプ LM741 のデータシートに記載された代表的特性と、741 型オペアンプ･ボイルモデル( LM741BOYLE.MOD )
の SPICE シミュレーションによる特性の比較を表 1.3.4 に示します。
表 1.3.4 741 型オペアンプ･ボイルモデル( LM741BOYLE.MOD )の特性
バイアスポイントと DC 特性
図 1.3.58 に示すネットリスト ( LM741BOYLE.MOD )のシミュレーションによるバイアスポイントと DC 特性を図 1.3.61 と
図 1.3.62 に示します。図 1.3.61 は入力バイアス電流、入力バイアス電流オフセット、入力電圧オフセット、消費電力を表し、
図 1.3.62 は正側最大出力電圧、負側最大出力電圧を表しています。
パルス応答
図 1.3.58 に示すネットリスト ( LM741BOYLE.MOD )のシミュレーションによるパルス応答を図 1.3.63 に示します。741 型
オペアンプのデバイスレベルモデル(741X.MOD [6] と同様に負方向スルーレート 𝑆𝑅 − は𝐶𝐸 でモデル化された電荷蓄積効果により
𝑆𝑅 + より低くなります。
開ループゲイン特性
図 1.3.58 に示すネットリスト ( LM741BOYLE.MOD )のシミュレーションによる開ループゲイン特性を図 1.3.64 に示します。
開ループゲイン特性は差動ゲインと位相余裕を表しています。
12
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図 1.3.61 バイアスポイント
図 1.3.62 バイアスポイント／DC 特性
TINA-TIによるオペアンプ回路設計入門
13
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図 1.3.63 パルス応答
14
TINA-TIによるオペアンプ回路設計入門
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図 1.3.64 開ループゲイン特性
TINA-TIによるオペアンプ回路設計入門
15
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各種オペアンプのボイルモデル
ボイルのオペアンプマクロモデルの手法に基づく、①.バイポーラオペアンプA741 [12]、② . JFET オペアンプ TL084 [13]、
③. CMOS オペアンプ TLC2262 [14] の回路図、開ループゲイン特性、大信号パルス応答、マクロモデル回路図、マクロモデル
ネットリスト、およびマクロモデルのシミュレーション結果を以下に示します。
バイポーラオペアンプ A741
図 1.3.65 μA741 の回路図
図 1.3.66 μA741 の開ループゲイン特性
16
TINA-TIによるオペアンプ回路設計入門
図 1.3.67
μA741 の大信号パルス応答
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図 1.3.68 μA741 マクロモデル(UA741.301)の回路図
図 1.3.69 μA741 マクロモデル(UA741.301) のネットリスト[15]
TINA-TIによるオペアンプ回路設計入門
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図 1.3.70
18
TINA-TIによるオペアンプ回路設計入門
A741 の大信号パルス応答
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図 1.3.71
A741 の開ループゲイン特性
TINA-TIによるオペアンプ回路設計入門
19
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JFET オペアンプ TL084
図 1.3.72 TL084 の回路図
図 1.3.73
20
TL084 の開ループゲイン特性
TINA-TIによるオペアンプ回路設計入門
図 1.3.74
TL084 の大信号パルス応答
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図 1.3.75 TL084 マクロモデル(TL084.301)の回路図
図 1.3.76 TL084 マクロモデル(TLA084.301)
[16]
TINA-TIによるオペアンプ回路設計入門
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図 1.3.77
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TINA-TIによるオペアンプ回路設計入門
TL084 の大信号パルス応答
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図 1.3.78
TL084 の開ループゲイン特性
TINA-TIによるオペアンプ回路設計入門
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CMOS オペアンプ TLC2262
図 1.3.79 TLC2262 の回路図
図 1.3.80
24
TLC2262 の開ループゲイン特性
TINA-TIによるオペアンプ回路設計入門
図 1.3.81
TLC2262 の大信号パルス応答
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図 1.3.82 TLC2262 マクロモデル(TLC2262.101)の回路図
図 1.3.83 TLC2262 マクロモデル(TLA084.301)
[17]
TINA-TIによるオペアンプ回路設計入門
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図 1.3.84
26
TINA-TIによるオペアンプ回路設計入門
TLC2262 の大信号パルス応答
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図 1.3.85
TLC2262 の開ループゲイン特性
TINA-TIによるオペアンプ回路設計入門
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参考文献
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PhD dissertation, Univ. of California, Berkeley, CA, May 9 1975 and available as Memorandum No ERL-M520,
Electronics Research Laboratory, College of Engineering, University of California, Berkeley, CA,
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[11] Scilab 公式サイト, http://www.scilab.org/
[12] “A741, A741Y, Data Sheet”, SLOS094B, NOVEMBER 1970, Texas Instruments Inc.
[13] “TL081, TL081A, TL081B, Data Sheet”, SLOS081H, JANUARY 2014
[14] “TLC226x, TLC226xA, Data Sheet”, SLOS177D, MARCH 2001
[15] UA741
PSpice Model
[16] TL081, TL081A, TL081B PSpice Model
[17] TLC2262, TLC2262A PSpice Model
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