Vivado Design Suite ユーザーガイド : プログラムおよびデバッグ

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Vivado Design Suite ユーザーガイド : プログラムおよびデバッグ

Vivado Design Suite
ユーザーガイド
プログラムおよびデバッグ
UG908 (v2015.2) 2015 年 6 月 24 日
本資料は表記のバージョンの英語版を翻訳したもので、内容に相違が生じる場合には原文を優先します。資
料によっては英語版の更新に対応していないものがあります。日本語版は参考用としてご使用の上、最新情
報につきましては、必ず最新英語版をご参照ください。
改訂履歴
次の表に、この文書の改訂履歴を示します。
日付
バージョン
2015 年 6 月 24 日
2015.2
• XVC に関する新しいセクションを追加
• 付録 A に UltraScale のセクションを追加
2015 年 4 月 1 日
2015.1
•
•
•
•
Vivado プログラムおよびデバッグ
UG908 (v2015.2) 2015 年 6 月 24 日
改訂内容
Vivado Lab Edition に関する新しい章を追加
読みやすくするため第 2 章を分割
Vivado ダッシュボードに関する新しいセクションを追加
デバッグハブに関する情報を追加
japan.xilinx.com
2
目次
改訂履歴 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2
第 1 章 : 概要
概要 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 6
デバッグ用語集 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 7
第 2 章 : Vivado Lab Edition
インストール . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 9
Vivado Lab Edition の使用 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 10
Vivado Lab Edition プロジェクト . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 11
プログラミング機能 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 13
デバッグ機能 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 14
第 3 章 : ビットストリームの生成
ビットストリームファイルのフォーマット設定の変更 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 16
デバイスコンフィギュレーションビットストリーム設定の変更 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 16
第 4 章 : FPGA デバイスのプログラム
ハードウェアマネージャーを開く . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
ハードウェアターゲット接続を開く . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
hw_server を使用したハードウェアターゲットへの接続 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
新しいハードウェアターゲットを開く . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
ハードウェアターゲットのトラブルシューティング . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
プログラムファイルをハードウェアデバイスに関連付け . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
ハードウェアデバイスのプログラム . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
ハードウェアターゲットを閉じる . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
ハードウェアサーバーへの接続を閉じる . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
低い JTAG クロック周波数でのターゲットデバイスへの接続 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
JTAG チェーンに 32 個を超えるデバイスを含むサーバーへの接続 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
Vivado でのリモートデバッグ. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
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第 5 章 : コンフィギュレーションメモリデバイスのプログラム
コンフィギュレーションメモリデバイスで使用するビットストリームの生成 . . . . . . . . . . . . . . . . . . . . . . . . . . . .
コンフィギュレーションメモリファイルの作成 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
Vivado でハードウェアターゲットに接続. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
コンフィギュレーションメモリデバイスの追加 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
コンフィギュレーションメモリデバイスのプログラム . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
デバイスの起動 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
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33
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第 6 章 : アドバンスプログラミング機能
リードバックおよび検証 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 38
Vivado プログラムおよびデバッグ
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eFUSE 操作 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
バッテリーバックアップ型の RAM (BBR) を使用した AES キー . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
FUSE_DNA : デバイス DNA . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
システムモニター . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
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第 7 章 : デザインのデバッグ
RTL レベルデザインシミュレーション . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
インプリメンテーション後のデザインシミュレーション . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
インシステムロジックデザインのデバッグ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
インシステムシリアル I/O デザインのデバッグ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
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第 8 章 : インシステムロジックデザインのデバッグフロー
インシステムデバッグ用のデザインのプローブ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
ネットリスト挿入デバッグプローブフロー . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
HDL インスタンシエーションデバッグプローブフローの概要 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
HDL インスタンシエーションデバッグプローブフロー . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
デバッグコアを含むデザインのインプリメンテーション . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
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第 9 章 : ハードウェアでのロジックデザインのデバッグ
Vivado ロジック解析を使用したデザインのデバッグ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 69
ハードウェアターゲットに接続して FPGA デバイスをプログラム . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 69
Vivado ハードウェアマネージャーのダッシュボード . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 70
計測のための ILA コアの設定 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 78
ILA プローブ情報の記述. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 95
ILA プローブ情報の読み出し . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 95
ILA コアからのデータを波形ビューアーで表示. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 96
ILA コアでキャプチャされたデータの保存および復元. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 96
計測のための VIO コアの設定 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 97
VIO コアのステータスの表示 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 98
VIO コアの出力プローブ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 101
JTAG-to-AXI Master デバッグコアを使用したハードウェアシステム通信. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 103
ラボ環境での Vivado ロジック解析の使用. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 105
ハードウェアマネージャーの Tcl オブジェクトおよびコマンド . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 106
Tcl コマンドを使用した JTAG-to-AXI Master コアへのアクセス . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 110
ILA を測定する Tcl コマンドの使用 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 111
スタートアップ時のトリガー . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 111
第 10 章 : 波形ウィンドウを使用した ILA プローブデータの表示
概要 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
波形コンフィギュレーションのカスタマイズ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
オブジェクト名の変更 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
バスの基数 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
アナログ波形の表示 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
ズーム機能 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
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第 11 章 : インシステムシリアル I/O デバッグフロー
概要 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 126
Vivado IP カタログを使用した IBERT コアの生成 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 126
IBERT サンプルデザインの生成とインプリメンテーション . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 127
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第 12 章 : ハードウェアでのシリアル I/O デザインのデバッグ
Vivado シリアル I/O 解析を使用したデザインのデバッグ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 129
付録 A : デバイスコンフィギュレーションビットストリーム設定
7 シリーズおよび Zynq 7000 ビットストリーム設定 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 143
UltraScale ビットストリーム設定 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 149
付録 B : トリガーステートマシンの言語記述
ステート . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
goto アクション . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
条件分岐 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
カウンター . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
フラグ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
条件文 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
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付録 C : コンフィギュレーションメモリのサポート
Artix-7 コンフィギュレーションメモリデバイス . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
Kintex-7 コンフィギュレーションメモリデバイス . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
Virtex-7 コンフィギュレーションメモリデバイス . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
Kintex UltraScale コンフィギュレーションメモリデバイス . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
Virtex UltraScale コンフィギュレーションメモリデバイス . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
Zynq-7000 コンフィギュレーションメモリデバイス . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
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172
174
付録 D : その他のソースおよび法的通知
ザイリンクスリソース . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
ソリューションセンター . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
参考資料 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
トレーニングコース . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
法的通知 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
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第 1章
概要
概要
デザインをインプリメントしたら、 FPGA デバイスをプログラムし、デザインをインシステムでデバッグしながら
ハードウェアでデザインを実行します。FPGA デバイスのプログラムおよびインシステムデバッグの実行に必要なコ
マンドはすべて、 Vivado® 統合設計環境 (IDE) の Flow Navigator の [Program and Debug] にあります (図 1-1)。
X-Ref Target - Figure 1-1
図 1‐1 : Flow Navigator の [Program and Debug]
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第 1 章 : 概要
デバッグ用語集
ILA : ILA (Integrated Logic Analyzer) 機能を使用すると、 FPGA デバイスのインプリメント後のデザインをインシステ
ムでデバッグできます。この機能は、デザインで信号を監視する必要がある場合に使用します。ハードウェアイベン
トをトリガーし、データをシステム速度でキャプチャするためにも使用できます。
ILA コアは、 RTL コードにインスタンシエートするか、 Vivado デザインフローの合成後の段階で挿入します。 ILA コ
アの詳細およびその Vivado Design Suite での使用方法は、第 8 章および第 9 章を参照してください。 ILA コア IP の詳
細は、『LogiCORE IP Integrated Logic Analyzer 製品ガイド』 (PG172) [参照 17] を参照してください。
VIO : VIO （Virtual Input/Output) は、内部 FPGA 信号をリアルタイムに監視および駆動できるデバッグ機能です。ター
ゲットハードウェアへの物理的なアクセスがない場合は、このデバッグ機能を使用して、実際のハードウェアにある
信号を駆動および監視できます。
このデバッグコアは RTL コードにインスタンシエートする必要があるので、どのネットを駆動するのか前もって決
めておく必要があります。このコアは IP カタログの Debug カテゴリに含まれます。VIO コアの詳細およびその Vivado
Design Suite での使用方法は、第 9 章を参照してください。 VIO コア IP の詳細は、『LogiCORE IP Virtual Input/Output
製品ガイド』 (PG 159) [参照 13] を参照してください。
IBERT : IBERT (Integrated Bit Error Ratio Tester) Serial Analyzer デザインを使用すると、インシステムシリアル I/O の
検証およびデバッグが可能になります。この機能を使用すると、 FPGA ベースシステムの高速シリアル I/O リンクを
計測および最適化できます。単純なクロックや接続の問題から複雑なマージン解析およびチャネル最適化の問題ま
で、さまざまなインシステムデバッグおよび検証の問題を解決するには、 IBERT Serial Analyzer デザインを使用する
ことをお勧めします。
IBERT Serial Analyzer デザインは、受信信号にレシーバーイコライゼーションが適用された後の信号の質を計測する
ためにも使用できます。これにより、 TX から RX へのチャネルの最適なポイント、つまり実際の正しいデータが計
測されます。このデザインには、 IP カタログから IBERT コアを選択、設定、生成して、このコアの [Open Example
Design] を選択するとアクセスできます。IBERT コアの詳細およびその Vivado Design Suite での使用方法は、第 8 章お
よび第 9 章を参照してください。使用可能なさまざまな IBERT デザインの詳細は、『LogiCORE IP IBERT for 7 Series
GTX Transceivers 製品ガイド』 (PG132) [ 参照 14]、『LogiCORE IP IBERT for 7 Series GTP Transceivers 製品ガイド』
(PG133) [参照 15]、『LogiCORE IP IBERT for 7 Series GTH Transceivers 製品ガイド』 (PG152) [参照 16] を参照してくださ
い。
JTAG-to-AXI Master : JTAG-to-AXI Master デバッグ機能は、ハードウェアで動作中のさまざまな AXI フルおよび AXI
Lite スレーブコアと通信する AXI トランザクションを生成するために使用されます。 AXI トランザクションを生成
し、ランタイムに FPGA 内部で AXI 信号をデバッグおよび駆動するには、このコアを使用することをお勧めします。
このコアは、プロセッサのないデザインででも使用できます。
このコアは IP カタログの Debug カテゴリに含まれます。 VIO コアの詳細およびその Vivado Design Suite での使用方
法は、第 9 章を参照してください。 JTAG-to-AXI コアの詳細は、『LogiCORE IP JTAG to AXI Master v1.0 製品ガイド』
(PG174) [参照 18] を参照してください。
Debug Hub : Vivado Debug Hub コアは、 FPGA デバイスの JTAG バウンダリスキャン (BSCAN) インターフェイスと、
次のタイプのコアを含む Vivado デバッグコアとの間のインターフェイスを提供します。
•
ILA (Integrated Logic Analyzer)
•
VIO (Virtual Input/Output)
•
IBERT (Integrated Bit Error Ratio Test)
•
JTAG-to-AXI
•
MIG
重要 : Vivado Debug Hub コアをデザインにインスタンシエートすることはできません。これは opt_design の段階で
Vivado により挿入されます。
Vivado プログラムおよびデバッグ
UG908 (v2015.2) 2015 年 6 月 24 日
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第 1 章 : 概要
Vivado プログラムおよびデバッグ
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第 2章
Vivado Lab Edition
Vivado® Lab Edition はフルバージョンの Vivado Design Suite をスタンドアロンにインストールできるエディション
で、ザイリンクス FPGA のビットストリームを生成した後に、 FPGA をプログラムおよびデバッグするのに必要なす
べての機能を備えています。コンピューターのディスク要領、メモリ、コネクティビティに関してコンピューターリ
ソースが少ないラボ環境でのプログラミングやデバッグに使用するのが一般的です。 Vivado Lab Editon はインストー
ルパッケージサイズが 1GB、インストール後にハードディスクを占める容量は約 1.3GB と、軽減されています。
インストール
Vivado Lab Edition をインストールするには、 Lab Edition インストーラーが必要です。
詳細なインストール、ライセンスおよびリリース情報については、『Vivado Design Suite ユーザーガイド : リリース
ノート、インストールおよびライセンス』 (UG973)[参照 1] を参照してください。
Windows での Vivado Lab Edition の起動
Vivado Lab Edition を起動するには、次の順にクリックしてください。
[スタート ] → [すべてのプログラム] → [Xilinx Design Tools] → [Vivado Lab 2015.2] → [Vivado Lab 2015.2]
Windows または Linux のコマンドラインからの Vivado Lab Edition の起動
コマンドプロンプトに次のコマンドを入力します。
vivado_lab
ヒント : コマンドプロンプトで vivado_lab を実行するには、使用する OS にあわせ、次のいずれかのスクリプトを使
用して環境を設定します。
C:\Xilinx\Vivado_Lab\2015.2\settings32.(bat|sh)
C:\Xilinx\Vivado_Lab\2015.2\settings64.(bat|sh)
推奨 : Vivado Lab Edition はどのディレクトリからでも開くことができますが、このエディションのログファイルおよ
びジャーナルファイルは起動ディレクトリに書き込まれるので、プロジェクトディレクトリから実行することをお
勧めします。コマンドプロンプトから実行する場合、プロジェクトディレクトリから Vivado を起動するか、vivado_lab
- log および -journal オプションを使用して、ディレクトリを指定します。 Windows ショートカットを使用する場合
は、ショートカットを右クリックして [プロパティ ] をクリックし、 [作業フォルダー ] を変更する必要があります。
書き込み権限のないプロジェクトディレクトリから起動すると、ツールから警告メッセージが表示されたり、予期し
ない動作が見られます。
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第 2 章 : Vivado Lab Edition
Vivado Lab Edition の使用 Vivado Lab Edition を起動すると、 Vivado Lab Edition を使用し始めるにあたっての必要なさまざまなリンクを含んだ
Getting Started ページ (図 2-1) が表示されます。
X-Ref Target - Figure 2-1
図 2‐1 : Vivado Lab Edition の開始ページ
プロジェクトの開始
デザインをプログラムまたはデバッグするには、プロジェクトを作成するか開いて、ターゲットサーバーおよびデバ
イスに接続します。 Getting Started ページの [Quick Start] セクションには、次のタスクに簡単にアクセスできるリンク
が表示されます。
•
新規プロジェクトを作成するためのダイアログボックスでプロジェクトを作成
•
既存プロジェクトを開く
注記 : [Recent Projects] リストからは最近開いたプロジェクトを開くこともできます。
ハードウェアマネージャーを開く
Vivado Design Suite ハードウェアマネージャーを開くと、デザインビットストリームをデバイスにダウンロードでき
ます。 Vivado ロジック解析機能および Vivado シリアル I/O 解析機能を使用すると、デザインをデバッグできます。た
とえば、 ILA、 VIO および JTAG-to-AXI コアをデザインに追加して Vivado ロジック解析機能でデバッグしたり、ザイ
リンクス IP カタログから IBERT サンプルデザインを使用し、 Vivado シリアル I/O 解析機能で GT をテストおよびコ
ンフィギュレーションしたりできます。
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第 2 章 : Vivado Lab Edition
資料およびビデオの確認
Getting Started ページから Xilinx Documentation Navigator を使用して、ユーザーガイド、チュートリアル、ビデオ、リ
リースノートといった資料にアクセスすることができます。
Vivado Lab Edition プロジェクト Vivado Lab Edition を使用すると、ラボ環境でプロジェクトを作成できます。関連したプログラミングおよびランタ
イムデバッグの環境設定や基本設定はプロジェクトに保存されます。プロジェクトをもう 1 度開くと、設定は復活し
ます。 Vivado Lab Edition プロジェクトは Vivado Lab Edition ツールおよび Vivado Design Suite の両方で作成できます。
新規プロジェクトの作成
Vivado Lab Edition で新しくプロジェクトを作成するには、次のように [Create New Project] アイコンをクリックしま
す。 [New Vivado Lab Edition Project] ダイアログボックスにプロジェクト名およびディレクトリを入力します。新しい
プロジェクトが作成されると、 Vivado Lab Edition がプロジェクトファイルを作成します。このプロジェクトファイ
ルには、 New Project ウィザードで入力したプロジェクト名と同じ名前が付けられ、 .lpr という拡張子が付きます。次
の図 2-2 を参照してください。
X-Ref Target - Figure 2-2
図 2‐2 : Vivado Lab Edition での新規プロジェクトの作成
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第 2 章 : Vivado Lab Edition
Tcl コマンドを使用したプロジェクトの作成
プロジェクトは、 Tcl コマンドを使用しても作成できます。 Vivado Lab Edition の [Tcl Console] ウィンドウに次のコマ
ンドを入力するか、 Tcl ファイルから source コマンドで読み込みます。
create_project project_1 C:/Lab_edition/project_1
プロジェクトを開く
既存のプロジェクトを開くには、図 2-3 にあるアイコンをクリックするか、 [Recent Projects] リストにあるプロジェク
トをダブルクリックします。Vivado Lab Edition プロジェクトファイル (.lpr) を開くためのダイアログボックスが表示
されます。 [Recent Projects] リストにはデフォルトで 10 プロジェクト表示されます。この数は、 [Tools] → [Options] の
[General] ページで変更できます。 Viivado Lab Edition はプロジェクトを表示する前に、そのプロジェクトデータが存
在するかどうかを確認します。
X-Ref Target - Figure 2-3
図 2‐3 : [Open Vivado Lab Edition Project] ダイアログボックス
Tcl コマンドを使用してプロジェクトを開く
プロジェクトは Tcl コマンドでも開くことができます。 Vivado Lab Edition の [Tcl Console] ウィンドウに次のコマンド
を入力するか、 Tcl ファイルから source コマンドで読み込みます。
open_project C:/Lab_edition/project_1/project_1.lpr
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第 2 章 : Vivado Lab Edition
Vivado Lab Edition で既存のビットストリーム (.bit) およびデバッグプローブ (.ltx) ファイルを使用
Vivado Lab Edition がインストールされているラボコンピューターで実行したインプリメンテーション run の既存の
BIT ファイルおよび LTX ファイルを使用することができます。
一般的なフローは次のようになります。
•
Vivado Lab Edition プロジェクトを新しく作成します。
•
ボードに接続します。
•
プロジェクトの BIT ファイルおよび LTX ファイルを指定します。
注記 : ファイルは手動でコピーすることもできますし、ネットワークドライブにあるファイルを参照することも
できます。
•
デバイスをプログラムします。
•
ハードウェアでデザインをデバッグします。
•
変更はプロジェクトに継続的に保存されます。
•
ユーザー設定、ランタイムマネージャーデバッグダッシュボード、ウィンドウ設定は継続的にプロジェクトに
保存されます。
•
ユーザー設定、ランタイムマネージャーデバッグダッシュボード、ウィンドウ設定はプロジェクトを再度開い
たときに復活します。
Vivado Design Suite Edition からの既存 LPR プロジェクトの使用
Vivado Design Suite はプロジェクト開始時に LPR ファイルを作成し、ハードウェアマネージャーを使用してデザイン
をプログラムまたはプロジェクトでデザインをデバッグするときに、このファイルを該当する詳細情報とともに読み
込みます。このファイルは、 project_name.hw ディレクトリに project_name.lpr という名前で保存されてい
ます。このプロジェクトファイルは Vivado Lab Edition で開くことができます。
一般的なフローは次のようになります。
•
Vivado Lab Edition の開始ページにある [Open Project] をクリックします。
•
Vivado IDE プロジェクトディレクトリにある project_name.hw ディレクトリを参照します。
•
project_name.hw ディレクトリ内にある LPR プロジェクトファイルを選択し、 [OK] をクリックします。
•
ハードウェアに接続します。
•
該当する Vivado の run ディレクトリからの BIT ファイルおよび LTX ファイルを使用してプログラムおよびデ
バッグを実行します。
•
ユーザー設定、ランタイムマネージャーデバッグダッシュボード、ウィンドウ設定はプロジェクトを開いたと
きに復活します。
プログラミング機能プロジェクトを開き、ハードウェアマネージャーをターゲットデバイスに接続したら、 Vivado Lab Edition の Vivado
Design Suite で使用できるプログラミング機能をすべて使用できます。プログラミング関連の Tcl コマンドはすべて
Vivado Lab Edition でサポートされています。プログラミング機能の詳細については、第 5 章「コンフィギュレーショ
ンメモリデバイスのプログラム」を参照してください。
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第 2 章 : Vivado Lab Edition
デバッグ機能プロジェクトを開き、ハードウェアマネージャーをターゲットデバイスに接続したら、 Vivado Lab Edition の Vivado
Design Suite で使用できるデバッグ機能をすべて使用できます。デバッグ関連の Tcl コマンドはすべて Vivado Lab
Edition でサポートされています。デバッグ機能の詳細については、第 9 章「ハードウェアでのロジックデザインの
デバッグ」を参照してください。
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第 3章
ビットストリームの生成
ビットストリームデータファイルを生成する前に、ビットストリーム設定が正しいかどうかを確認することが重要
です。
Vivado® IDE には、次の 2 つのビットストリーム設定があります。
1.
ビットストリームファイルのフォーマット設定
2.
デバイスコンフィギュレーション設定
Flow Navigator の [Bitstream Settings] をクリックするか、 [Flow] → [Bitstream Settings] をクリックすると、 [Project
Settings] ダイアログボックスの [Bitstream] ページが開きます (図 3-1)。ビットストリーム設定が正しいことを確認し
たら、 write_bistream Tcl コマンドまたは Flow Navigator の [Generate Bitstream] を使用してビットストリームデータ
ファイルを生成できます。
X-Ref Target - Figure 3-1
図 3‐1 : [Project Settings] ダイアログボックスの [Bitstream] ページ
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第 3 章 : ビットストリームの生成
ビットストリームファイルのフォーマット設定の変更
デフォルトでは、 write_bistream Tcl コマンドでバイナリビットストリームファイル (.bit) が生成されます。生成さ
れるファイルのフォーマットを変更するには、次のオプションを使用します。
•
-raw_bitfile(オプション) : ロービットファイル (.rbt) を生成します。ロービットファイルには、バイナリビッ
トストリームファイルと同じ情報が ASCII 形式で含まれます。出力ファイル名は filename.rbt となります。
•
-mask_file(オプション) : マスクファイル (.msk) を生成します。マスクファイルには、ビットストリームファイ
ルのコンフィギュレーションデータが含まれる場所を示すマスクデータが含まれます。このファイルは、検証
時にビットストリームのどのビットをリードバックデータと比較するべきかを判断するために使用します。マス
クビットが 0 の場合、そのビットはビットストリームデータに対して検証され、 1 の場合は検証されません。出
力ファイル名は file.msk となります。
•
-no_binary_bitfile(オプション) : バイナリビットストリームファイル (.bit) を生成しません。このオプションは、
バイナリビットストリームファイルを生成せずに、 ASCII 形式のビットストリームファイルまたはマスクファ
イルを生成したり、ビットストリームレポートを生成したりする場合に使用します。
•
-logic_location_file(オプション) : ラッチ、フリップフロップ、 LUT、ブロック RAM、 I/O ブロック入力および出
力のビットストリーム位置を示す ASCII 形式のロジックロケーションファイル (.ll) を生成します。このロ
ケーションファイルではビットがフレームおよびビット番号で示されるので、FPGA レジスタの内容を調べるの
に役立ちます。
•
-bin_file(オプション) : デバイスプログラムデータのみを含むバイナリファイル (.bin) を生成します。通常の
ビットストリームファイル (.bit) に含まれるヘッダー情報は含まれません。
•
-reference_bitfile <arg>(オプション) : リファレンスビットストリームファイルを読み込み、指定したリファレン
スファイルからの変更部分のみを含むインクリメンタルビットストリームファイルを生成します。このパー
シャルビットストリームは、既存のデバイスをアップデートされたデザインでインクリメンタルにプログラムす
る場合に使用できます。
デバイスコンフィギュレーションビットストリー
ム設定の変更
コンフィギュレーション設定で最も頻繁に変更されるのは、デバイスコンフィギュレーション設定です。これらの設
定はデバイスモデルのプロパティであり、選択した合成済みまたはインプリメント済みデザインネットリストの
[Edit Device Properties Properties] ダイアログボックスで変更します。この方法でさまざまなビットストリームプロパ
ティを変更するには、次の手順に従います。
1.
[Tools] → [Edit Device Properties] をクリックします。
2.
[Edit Device Properties] ダイアログボックス (図 3-2) の左側のカテゴリからいずれかを選択します。
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第 3 章 : ビットストリームの生成
ヒント : 検索フィールドにプロパティを入力します。たとえば、 jtag と入力すると、 JTAG プログラムに関連するプロ
パティが検索されて選択されます。
X-Ref Target - Figure 3-2
図 3‐2 : [Edit Device Properties] ダイアログボックス
3.
プロパティに値を設定し、 [OK] をクリックします。
4.
[File] → [Save Constraints] をクリックし、アップデートした制約をターゲット XDC ファイルに保存します。
ビットストリームプロパティは、 XDC ファイルで set_property コマンドを使用して設定することも可能です。次の例
では、スタートアップ DONE サイクルプロパティを変更しています。
set_property BITSTREAM.STARTUP.DONE_CYCLE 4 [current_design]
その他の例は、 Vivado テンプレートに含まれています。付録 A 「デバイスコンフィギュレーションビットストリー
ム設定」に、すべてのデバイスコンフィギュレーション設定が説明されています。
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第 4章
FPGA デバイスのプログラム
ビットストリームデータプログラムファイルを生成したら、ターゲット FPGA デバイスにダウンロードします。
Vivado® IDE には、この作業を行うためのインシステムデバイスプログラミング機能があります。
Vivado Design Suite および Vivado Lab Edition には、 1 つ以上の FPGA デバイスを含むハードウェアに接続し、その
FPGA デバイスをプログラムしてアクセスする機能が含まれています。ハードウェアへの接続は、 Vivado Lab edition
または Vivado Design Suite の GUI、または Tcl コマンドで実行できます。どちらの場合も、ハードウェアに接続し、
ターゲット FPGA デバイスをプログラムする手順は同じです。
1.
ハードウェアマネージャーを開きます。
2.
ホストコンピューター上で稼働中のハードウェアサーバーで制御されているハードウェアターゲットを開きま
す。
3.
ビットストリームデータプログラムファイルを適切な FPGA デバイスに関連付けます。
4.
プログラムファイルをハードウェアデバイスにプログラム (ダウンロード ) します。
ハードウェアマネージャーを開く
デザインをハードウェアにプログラムしたりデバッグするには、まずハードウェアマネージャーを開きます。ハード
ウェアマネージャーを開くには、次のいずれかを実行します。
•
プロジェクトを開いている場合は、Flow Navigator で [Program and Debug] → [Open Hardware Manager] をクリック
します。
•
[Flow] → [Open Hardware Manager] をクリックします。
•
[Tcl Console] ビューで open_hw コマンドを実行します。
ハードウェアターゲット接続を開く
次に、ハードウェアターゲット (1 つ以上の FPGA デバイスで構成される JTAG チェーンを含むハードウェアボード
など) を開き、ハードウェアターゲットへの接続を制御するハードウェアサーバーに接続します。これには、次のい
ずれかを実行します。
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第 4 章 : FPGA デバイスのプログラム
•
Flow Navigator で [Program and Debug] → [Hardware Manager] → [Open Target] をクリックし、新規または最近の
ハードウェアターゲットを開きます (図 4-1)。
X-Ref Target - Figure 4-1
図 4‐1 : Flow Navigator からハードウェアターゲットを開く
•
Hardware Manager 環境の上部にある緑のユーザーアシスタンスバナーの [Open Target] → [Open recent target] ま
たは [Open Target] → [Open New Target] をクリックし、最近開いた、または新しいハードウェアターゲットを開
きます (図 4-2 を参照)。
X-Ref Target - Figure 4-2
図 4‐2 : ユーザーアシスタンスバナーからハードウェアターゲットを開く
•
Tcl コマンドを使用して、ハードウェアターゲットへの接続を開きます。
ヒント : [Auto Connect] を使用すると、ローカルハードウェアターゲットに自動的に接続されます。
hw_server を使用したハードウェアターゲットへの
接続
hw_server でサポートされる互換性のある JTAG ダウンロードケーブルおよびデバイスは、次のとおりです。
•
ザイリンクスプラットフォームケーブル USB II (DLC10)
•
ザイリンクスプラットフォームケーブル USB (DLC9G、 DLC9LP、 DLC9)
•
Digilent 社 JTAG-HS1
•
Digilent 社 JTAG-HS2
•
Digilent 社 JTAG-HS3
•
Digilent 社 JTAG-SMT1
•
Digilent 社 JTAG-SMT2
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第 4 章 : FPGA デバイスのプログラム
ローカルコンピューター上のターゲットに接続すると、 Vivado により hw_server が自動的に実行されます。
hw_server は、ローカルコンピューターまたはリモートコンピューター上で手動で実行することもできます。
Windows プラットフォーム上の Vivado フルインストールでは、コマンドプロンプトで次のコマンドを実行します。
C:\Xilinx\Vivado\<Vivado_version>\bin\hw_server.bat
Windows プラットフォーム上のスタンドアロンのハードウェアサーバーインストールを使用する場合は、コマンド
プロンプトで次のコマンドを実行します。
c:\Xilinx\HWSRVR\<Vivado_version>\bin\hw_server.bat
次のセクションの手順に従って、このエージェントを使用して新しいハードウェアターゲットへの接続を開きます。
新しいハードウェアターゲットを開く
Open New Hardware Target ウィザードでは、ウィザードの指示に従いながら、ハードウェアサーバーとターゲットを
接続できます。ウィザードでのプロセスは次のとおりです。
1.
ハードウェアターゲットを接続するローカルまたはリモートサーバーを選択します。
•
[Local server] :ハードウェアターゲットを Vivado Lab Edition または Vivado IDE を実行しているコンピューター
に接続する場合に選択します (図 4-3)。 Vivado により、ローカルコンピューター上で Vivado ハードウェアサー
バー (hw_server) アプリケーションが自動的に開始されます。
•
[Remote server] :ハードウェアターゲットを Vivado Lab Edition または Vivado IDE を実行している別のコン
ピューターに接続する場合に選択します。リモートコンピューターのホスト名または IP アドレスと、そのコン
ピューター上で実行中のハードウェアサーバー (hw_server) アプリケーションのポート番号を指定します (
図 4-4)。リモートデバッグの詳細は、 105 ページの「ラボコンピューターで動作中の hw_server サーバーへの接
続」を参照してください。
重要 : リモートサーバーを使用する場合は、ハードウェアサーバーに接続するのに使用する Vivado のバージョンと
同じバージョンの Vivado ハードウェアサーバー (hw_server) アプリケーションを手動で開始する必要があります。
ヒント : ラボコンピューターにリモートで接続する場合は、そのリモートコンピューター上に Vivado Design Suite の
フルバージョンをインストールする必要はありません。軽量の Vivado ハードウェアサーバー (スタンドアロン) ツー
ルをインストールできます。
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第 4 章 : FPGA デバイスのプログラム
X-Ref Target - Figure 4-3
図 4‐3 : ローカルハードウェアサーバーの使用
X-Ref Target - Figure 4-4
図 4‐4 : リモートハードウェアサーバーの使用
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第 4 章 : FPGA デバイスのプログラム
2.
ハードウェアサーバーで制御されているターゲットのリストから、適切なハードウェアターゲットを選択しま
す。ターゲットを選択すると、そのハードウェアターゲットで使用可能なハードウェアデバイスが表示されま
す (図 4-5)。
X-Ref Target - Figure 4-5
図 4‐5 : ハードウェアターゲットの選択重要 : JTAG チェーンにサードパーティデバイスがある場合は、 IDCODE、 IR の長さ、名前を追加するため、「Vivado
ハードウェアマネージャー 2014.2/2014.3/2014.4 - JTAG チェーンでサードパーティデバイスが認識されない」 (アン
サー 61312) にある手順に従ってください。
ハードウェアターゲットのトラブルシューティング
ハードウェアターゲットに接続する際に問題が発生することがあります。次に、よく発生する問題とその解決方法を
示します。
•
ターゲット上のハードウェアデバイスを正しく特定できない場合は、ハードウェアがデフォルトのターゲット周
波数で動作できない可能性があります。ハードウェアターゲットまたはケーブルの TCK ピンの周波数を調整で
きます (図 4-5)。ハードウェアターゲットの各タイプでプロパティが異なることがあります。プロパティの詳細
は、各ハードウェアターゲットの資料を参照してください。
•
Vivado ハードウェアサーバーにより JTAG チェーンに含まれるすべてのデバイスの命令レジスタ (IR) 長の自動
的な検出が試みられますが、まれに正しく検出できないことがあります。不明なデバイスの IR 長をチェックし
て、その長さが正しいことを確認してください。 IR 長を指定する必要がある場合は、 Open New Hardware Target
ウィザードの [Hardware Devices] の表に直接入力できます (図 4-5)。
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第 4 章 : FPGA デバイスのプログラム
最近開いたハードウェアターゲットを開く
Open New Hardware Target ウィザードでは、前に接続したハードウェアターゲットのリストも生成されます。ウィザー
ドを使用してハードウェアターゲットに接続しなくても、 Hardware Manager 環境で [Open recent target] リンクをク
リックし、リストから最近接続したハードウェアサーバー/ ターゲットの組み合わせを選択すると、前に接続したハー
ドウェアターゲットへの接続を再開できます。この最近使用されたターゲットのリストには、 Vivado IDE の Flow
Navigator の [Program and Debug] → [Hardware Manager] → [Open Target] からもアクセスできます。
Tcl コマンドを使用してハードウェアターゲットを開く
Tcl コマンドを使用して、ハードウェアサーバー / ターゲットに接続することも可能です。たとえば、 localhost:3121上
の hw_server で制御される digilent_plugin ターゲット (シリアル番号 210203339395A) に接続するには、次の Tcl コ
マンドを使用します。
connect_hw_server -url localhost:3121
current_hw_target [get_hw_targets */xilinx_tcf/Digilent/210203339395A]
set_property PARAM.FREQUENCY 15000000 [get_hw_targets \
*/xilinx_tcf/Digilent/210203339395A]
open_hw_target
ハードウェアターゲットへの接続を開くと、 [Hardware] ビューにハードウェアサーバー、ハードウェアターゲット、
および開いているターゲット用のさまざまなハードウェアデバイスが表示されます (図 4-6)。
X-Ref Target - Figure 4-6
図 4‐6 : ハードウェアターゲットへの接続を開いた後の [Hardware] ビュー
プログラムファイルをハードウェアデバイスに関
連付け
ハードウェアターゲットに接続したら、 FPGA デバイスをプログラムする前に、ビットストリームデータプログラ
ムファイルをデバイスに関連付ける必要があります。 [Hardware] ビューでハードウェアデバイスを選択し、
[Properties] ビューで [Programming File] プロパティが適切なビットストリームデータファイル (.bit) に設定されて
いることを確認します。
注記 : Vivado IDE では、開いているハードウェアターゲットの最初のデバイスの [Programming File] プロパティ値と
して、現在のインプリメント済みデザインの .bit ファイルが自動的に使用されます。この機能は、 Vivado IDE をプ
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第 4 章 : FPGA デバイスのプログラム
ロジェクトモードで使用した場合にのみ使用できます。 Vivado IDE を非プロジェクトモードで使用する場合は、こ
のプロパティを手動で設定する必要があります。
また、 set_property Tcl コマンドを使用して、ハードウェアデバイスの PROGRAM.FILE プロパティを設定できます。
set_property PROGRAM.FILE {C:/design.bit} [lindex [get_hw_devices] 0]
ハードウェアデバイスのプログラム
プログラムファイルをハードウェアデバイスに関連付けたら、 [Hardware] ビューでデバイスを右クリックし、
[Program Device] をクリックして、ハードウェアデバイスをプログラムします。 program_hw_device Tcl コマンドでも
同じ操作を実行できます。たとえば、 JTAG チェーンの最初のデバイスをプログラムするには、次の Tcl コマンドを
使用します。
program_hw_devices [lindex [get_hw_devices] 0]
進捗状況インジケーターでプログラムが 100% 完了したことが示されたら、プログラムが正常に完了したかを
[Hardware Device Properties] ビューの DONE のステータスで確認できます (図 4-7)。
X-Ref Target - Figure 4-7
図 4‐7 : FPGA デバイスの DONE ステータスを確認
DONE のステータスは、 get_property Tcl コマンドでも確認できます。たとえば、 JTAG チェーンの最初のデバイスで
ある Kintex®-7 デバイスの DONE ステータスを確認するには、次の Tcl コマンドを使用します。
get_property REGISTER.IR.BIT5_DONE [lindex [get_hw_devices] 0]
フラッシュデバイスを使用したり、 iMPACT ツールなどの外部デバイスプログラムツールを使用するなど、別の方
法でハードウェアデバイスをプログラムした場合は、ハードウェアデバイスを右クリックして [Refresh Device] をク
リックするか、 refresh_hw_device Tcl コマンドを実行すると、ハードウェアデバイスのステータスを更新できます。
これにより、 DONE ステータスだけでなく、デバイスのさまざまなプロパティが更新されます。
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第 4 章 : FPGA デバイスのプログラム
ハードウェアターゲットを閉じる
ハードウェアターゲットを閉じるには、 [Hardware] ビューでハードウェアターゲットを右クリックし、 [Close Target]
をクリックします。 Tcl
コマンドでも同じ操作を実行できます。たとえば、 localhost
サーバー上の
xilinx_platformusb/USB21 ターゲットを閉じるには、次の Tcl コマンドを使用します。
close_hw_target {localhost/xilinx_tcf/Digilent/210203339395A}
ハードウェアサーバーへの接続を閉じる
ハードウェアサーバーへの接続を閉じるには、 [Hardware] ビューでハードウェアサーバーを右クリックし、 [Close
Server] をクリックします。 Tcl コマンドでも同じ操作を実行できます。たとえば、 localhost サーバーへの接続を閉じ
るには、次の Tcl コマンドを使用します。
disconnect_hw_server localhost
低い JTAG クロック周波数でのターゲットデバイス
への接続 JTAG チェーンは、チェーン内で一番遅いデバイスと同じ速さになります。 JTAG クロックの周波数を下げるには、
JTAG クロック周波数がデフォルトの JTAG クロック周波数よりも低いターゲットデバイスに接続します。
デフォルトの JTAG クロック周波数 (ケーブル接続の場合は 15MHz、 USB ケーブル接続の場合は 6MHz) を使用して
開いてみる必要があります。これらの速度で接続できない場合は、次に説明するように、デフォルトの JTAG 周波数
をさらに下げることをお勧めします。
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第 4 章 : FPGA デバイスのプログラム
JTAG クロック周波数を変更するには、 Vivado Design Suite の Open New Hardware Target ウィザードを使用します (
図 4-8)。
X-Ref Target - Figure 4-8
図 4‐8 : Vivado で低い JTAG 周波数を選択
または、次の Tcl コマンドシーケンスを使用します。
open_hw connect_hw_server -host localhost -port 60001 -url machinename:3121
current_hw_target [get_hw_targets */xilinx_tcf/Digilent/210203327962A]
set_property PARAM.FREQUENCY 250000 [get_hw_targets */xilinx_tcf/Digilent/210203327962A]
open_hw_target
JTAG チェーンに 32 個を超えるデバイスを含むサー
バーへの接続
Vivado では、 JTAG チェーンに 32 個を超えるデバイスを含むサーバーへ接続することが可能です。スキャンチェー
ンでデバイスを検出するための機能を有効にするため、 hw_server の開始時に max-jtag-devices オプションを
指定する必要があります。この設定のデフォルト値は 32 です。この値を大きくすると、デバイス検出プロセスに時
間がかかり、ケーブルアクセスが遅くなってしまう可能性があることに注意してください。
次のように、 hw_server の開始時に max-jtag-devices オプションを指定します。
hw_server -e "set max-jtag-devices 64"
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第 4 章 : FPGA デバイスのプログラム
Vivado でのリモートデバッグ
さまざまな状況でリモートデバッグが必要になることが多くなっています。たとえば、ラボへの物理的なアクセスの
ない場合にラボでデザインをデバッグする場合、組織内でリソースを共有する場合など、製品のプロトタイプ段階で
必要になる可能性があります。リモートデバッグは、問題を診断したり、製品ライフサイクルを延長するためのイン
フィールドデバッグ/アップデートに必要なこともあります。
ザイリンクスでは、デザインをリモートでデバッグ/アップデートする複数のソリューションを提供しています。これ
は、ラボでザイリンクスハードウェアサーバー製品を使用してリモートコンピュータに接続すると実行できます。
また、ザイリンクス仮想ケーブル (XVC) プロトコルをインプリメントしても、ネットワークに接続されたボードに接
続できます。これらの各ソリューションについては、次のセクションで説明します。
イーサネットから Vivado ハードウェアサーバーを使用したデ
バッグ
リモートラボマシンには、 Vivado ハードウェアサーバー製品を使用すると接続できます。これは、 100MB 未満の小
さいサイズのスタンドアロンダウンロードで、ラボマシンにインストールします。このオプションを実行するには、
イントラネットまたはインターネットアクセスが必要で、ユーザーの組織内部でのみ使用できます。
X-Ref Target - Figure 4-9
+$5':$5(6(59(5
,17(51(7,175$1(7
'HVN
/DE
;
図 4‐9 : イントラネット /インターネットからハードウェアサーバーを使用したデバッグ
ザイリンクス仮想ケーブル (XVC)
ザイリンクス仮想ケーブル (XVC) は、 Vivado IDE 2014.3.1 リリース以降のバージョンでサポートされます。ザイリン
クス仮想ケーブルを使用すると、 USB またはパラレルコンフィギュレーションケーブルなしにザイリンクスデバイ
スにアクセスしてデバッグができます。この機能により、次のようなデザインを Vivado IDE でデバッグしやすくな
ります。
•
ラボと PC が近くにない場合に、アクセスしにくい位置に FPGA がある
•
ボードのデバイスピンへの直接アクセスがない (例 : JTAG ピンがローカルマイクロプロセッサインターフェイ
スからのみアクセス可能)
XVC は JTAG ケーブルのように動作するインターネットベース (TCP/IP) プロトコルで、かなり基本的なケーブルコ
マンドを含みます。 XVC を使用すると、イントラネットを介してシステムをデバッグできます。この機能により、コ
ストのかかる実行困難な伝搬が少なくなり、リモートにあるシステムをデバッグするのにかかる時間が削減されま
す。 XVC インプリメンテーションはプログラム言語であり、プラットフォームが独立しています。
プロセッサからターゲットデバイスへの適切な JTAG コマンドを作成するには、専用の JTAG ヘッダーを使用するよ
りも、既存のイーサネット接続を使用します。 XVC v1.0 プロトコルを使用すると、イーサネット接続を使用して
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第 4 章 : FPGA デバイスのプログラム
Vivado から同じ JTAG コマンドを使用できます。既存の Vivado デバッグおよびプログラミング機能はサポートされ
たままになります。
図 4-10 はよくあるケースで、データセンターでデバイスをデバッグする必要がある例を示しています。これらのデ
バイスは、ラックにマウントされたボード上の離れた箇所にあります。デスクトップ/ホストマシンで Vivado IDE お
よびハードウェアサーバー (hw_server) を実行して、イーサネットを介してデータセンターと通信できるので、 JTAG
を使用してマイクロプロセッサで実行される XVC サーバーと通信できます。
X-Ref Target - Figure 4-10
;9&6HUYHU
(WKHUQHW;9&
7&,3,3
-7$*
RU
RWKHUSURFHVVRU
KZBVHUYHU
7DUJHW
)3*$
'DWD&HQWHU
;
図 4‐10 : イーサネットから XCV サーバーを使用したデバッグ
XVC サーバーインプリメンテーション
XVC プロトコルをインプリメントして、適切なプロセッサに XVC サーバーを作成する必要があります。
XVC プロトコル
XVC プロトコルを使用すると、イーサネットを介して Vivado IDE から JTAG コマンドをエンベデッドシステムに対
して実行でき、ターゲットザイリンクスデバイスがプログラムまたはデバッグできるようになります。これにより、
どのベンダーを使用するかに関係なく、ザイリンクスデバイスをデバッグおよびプログラムできます。プログラム機
能には、従来の JTAG 接続と同じサポートが含まれ、デバッグ機能には、ザイリンクスシステムデバッガー (XSDB)
または Vivado ハードウェアデバッグ IP を使用した操作性が含まれます。
デバイスへの JTAG コマンドは、プログラミングケーブルを使用して通信した場合または Digilent モジュールを使用
した場合にデバイスへ転送されるのと同じコマンドです。このコマンドにより、すべての既存の Vivado ハードウェ
アデバッグツール間で機能が使用できます。
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第 4 章 : FPGA デバイスのプログラム
ユーザー XVC 1.0 コマンド
表 4-1 は、 XVC 1.0 プロトコルコマンドについてまとめています。
表 4‐1 : XVC コマンドの説明
コマンド
説明
getinfo
コマンド形式 :
getinfo :
XCV サービスバージョンを取得します。 getinfo を受信すると、サービスから次の文
字列を戻します。
xvcServer_v1.0:<xvc_vector_len>\n
<xvc_vector_len> は、サービスにシフト可能なベクターの最大幅です。
shift
コマンド形式 :
shift:[num bits][tms vector][tdi vector]
tms_vector および tdi_vecto のバイトベクターを使用して num_bits でシフトを実
行します。
• num_bits はリトルエンディアンモードの整数です。
これは、ベクターをシフトアウトするのに必要な TCK clk トグルの数を示していま
す。
• tms_vector は、すべての TMS シフトビットを使用したバイトサイズのベクター
です。
このベクターのバイト 0 のビット 0 が最初にシフトアウトされます。
ベクターは num_bits で、最も近いバイトに丸められます。
• tdi_vector は tms_vector と似ていますが、すべての tdi ベクターがシフトイ
ンされるところを示しています。
このコマンドは、シフトインされるビットごとにサンプリングされる該当する tdo
ビットを使用して、 tms_vector と同じサイズのバイトベクターを戻します。
このベクターのバイト 0 のビット 0 は、シフトから読み出される最初の tdo 値です。
settck
コマンド形式 :
settck:[period]
サービス tck 周期を [period] に設定しようとします。
• [period] は ns で指定されます。
これはリトルエンディアンの整数値です。
このコマンドは、 settck: が終了したときに適用された周期を戻します。
• 戻された値は ns で指定されます。
これはリトルエンディアンの整数値です。
Vivado IDE の hw_server の初期化
Vivado IDE の hw_server が XVC 接続を使用して開始されると、 Vivado IDE で USB ケーブルと同じように XVC ケー
ブルが認識されます。これには、次の引数を使用して Vivado IDE の hw_server を開始します。
hw_server -e "set auto-open-servers xilinx-xvc:localhost:10200"
auto-open-servers オプションは、起動時に hw_server で初期化されるように XVC ケーブルをイネーブルにしま
す。既存の XVC ケーブルへの接続が使用されるように、ハードウェアサーバーを初期化できます。サーバーでは、
今後の接続で XVC ケーブルが自動的に認識されるようになります。
auto-open-servers への引数は、次のようになります。
xilinx-xvc:<xvc_host_name>:<xvc_port>
複数のサーバーを指定するには、カンマで区切ります。ハードウェアサーバーが開始されると、指定した XVC サー
バーへの接続を構築しようとします。
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第 4 章 : FPGA デバイスのプログラム
この例については、『Xilinx Virtual Cable Running on Zynq-7000 Using the PetaLinux Tools』 (XAPP1251) [参照 12] を参照
してください。
このアプリケーションノートは、 PetaLinux ツールで生成された Linux オペレーティングシステムを使用して
Zynq®-7000 デバイスで実行されるザイリンクス仮想ケーブル (XVC) を取得する方法を示しています。使用されてい
る参照デザインは、 Avnet MicroZed ボード用です。このアプリケーションノートのターゲットデバイスは AC701 で、
Linux で XVC を実行する MicroZed ボードでプログラムおよびデバッグされます。
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第 5章
コンフィギュレーションメモリデバイス
のプログラム
Vivado デバイスプログラマ機能を使用すると、ザイリンクス FPGA デバイスを JTAG を介して直接プログラムでき
ます。 Vivado では、フラッシュベースのコンフィギュレーションメモリデバイスを JTAG を介して間接的にプログ
ラムすることもできます。これには、まず JTAG とフラッシュデバイスインターフェイスの間にデータパスを提供
する特別なコンフィギュレーションを使用してザイリンクス FPGA デバイスをプログラムし、そのデータパスを使
用してコンフィギュレーションメモリデバイスの内容をプログラムします。
Vivado デバイスコンフィギュレーション機能を使用すると、ザイリンクス FPGA またはメモリデバイスをザイリン
クスケーブルまたは Digilent ケーブルを使用して直接プログラムできます。適切なケーブルのリストは、19 ページの
「hw_server を使用したハードウェアターゲットへの接続」を参照してください。バウンダリスキャンモードで実行
すると、ザイリンクス FPGA およびコンフィギュレーションメモリデバイスをコンフィギュレーションまたはプロ
グラムできます。
Vivado でサポートされるコンフィギュレーションメモリデバイスのリストは、付録 C 「コンフィギュレーションメ
モリのサポート」を参照してください。
Vivado でコンフィギュレーションメモリデバイスをプログラムし、このデバイスから起動するには、次の手順に従
います。
1.
コンフィギュレーションメモリデバイスで使用するビットストリームを生成します。
2.
コンフィギュレーションメモリファイル (.mcs) を作成します。
3.
Vivado でハードウェアターゲットに接続します。
4.
コンフィギュレーションメモリデバイスを追加します。
5.
Vivado IDE を使用してコンフィギュレーションメモリデバイスをプログラムします。
6.
FPGA デバイスを起動します (オプション)。
コンフィギュレーションメモリデバイスで使用す
るビットストリームの生成
合成済みデザインまたはインプリメント済みデザインを開き、 [Tools] → [Edit Device Properties] をクリックして [Edit
Device Properties] ダイアログボックスを開きます。
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第 5 章 : コンフィギュレーションメモリデバイスのプログラム
X-Ref Target - Figure 5-1
図 5‐1 : [Edit Device Properties] ダイアログボックス :検索フィールド
ダイアログボックスの左上にある検索フィールドを使用して、すべての SPI または BPI に関連するフィールドを検索
し、適切なオプションを設定します。デバイスコンフィギュレーション設定の詳細は、付録 A 「デバイスコンフィ
ギュレーションビットストリーム設定」を参照してください。
コンフィギュレーションメモリファイルの作成
プログラムファイル (.mcs) を作成するには、 write_cfgmem Tcl コマンドを使用します。このファイルは、コンフィ
ギュレーションメモリデバイスのプログラムに使用します。
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第 5 章 : コンフィギュレーションメモリデバイスのプログラム
たとえば、 1G ビットの BPI コンフィギュレーションメモリデバイスの MCS ファイルを生成するには、次のコマン
ドを使用します。
write_cfgmem -format mcs -interface bpix16 -size 128
-loadbit "up 0x0 design.bit"-file design.mcs
\
注記 : write_cfgmem コマンドの -size オプションはメガバイトで指定するので、単位がメガビットのフラッシュ
デバイスの容量とは異なります。そのため上記の write_cfgmem コマンドの例では、 1G ビットのフラッシュデバ
イスのサイズが 128MB と指定されています。 write_cfgmem コマンドでは、コンフィギュレーションメモリファ
イルのサイズが自動的にビットストリームのサイズに設定されます。
Vivado IDE では、 write_cfgmem コマンドを使用して複数の BIT ファイルをチェーン接続できます。複数のビット
ストリームを含む 1 つの 1G ビット BPI コンフィギュレーションメモリデバイスの MCS ファイルを生成するには、
次のコマンドを使用します。
write_cfgmem -format mcs -interface bpix16 -size 128
-loadbit "up 0 design1.bit up 0xFFFFF design2.bit"
-file design1_design2.mcs
\
\
write_cfgmem コマンドの詳細は、『Vivado Design Suite Tcl コマンドリファレンスガイド』 (UG835) [参照 7] を参照
してください。
Vivado でハードウェアターゲットに接続
Vivado でハードウェアターゲットに接続するには、次の手順に従います。
1.
ハードウェアターゲットの FPGA モードピンで、コンフィギュレーションメモリデバイスから FPGA をコン
フィギュレーションするのに適切なコンフィギュレーションモード (マスター SPI またはマスター BPI) が選択
されていることを確認します。
詳細は、ターゲットデバイスのコンフィギュレーションユーザーガイドを参照してください。
2.
ハードウェアターゲットに接続するには、第 4 章「FPGA デバイスのプログラム」の手順に従ってください。
コンフィギュレーションメモリデバイスの追加
Vivado デバイスプログラマでハードウェアターゲットにコンフィギュレーションメモリデバイスを追加するには、
次の手順に従います。
1.
前述の手順に従ってハードウェアターゲットに接続した後、次の図に示すようにハードウェアターゲットを右
クリックして [Add Configuration Memory Device] をクリックします。
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第 5 章 : コンフィギュレーションメモリデバイスのプログラム
X-Ref Target - Figure 5-2
図 5‐2 : [Add Configuration Memory Device] メニュー
このメニューをクリックすると、 [Add Configuration Memory Device] ダイアログボックスが開きます。
X-Ref Target - Figure 5-3
図 5‐3 : [Add Configuration Memory Device] ダイアログボックスのデバイス選択ページ
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第 5 章 : コンフィギュレーションメモリデバイスのプログラム
2.
適切なコンフィギュレーションメモリデバイスを選択し、 [OK] をクリックします。
ヒント : [Search] フィールドを使用して、ベンダー、集積度、タイプなどで絞り込みます。
これでハードウェアターゲットデバイスにコンフィギュレーションメモリデバイスが追加されました。
X-Ref Target - Figure 5-4
図 5‐4 : ハードウェアターゲットに追加されたコンフィギュレーションメモリデバイス
コンフィギュレーションメモリデバイスのプログ
ラム
1.
コンフィギュレーションメモリデバイスを作成すると、 Vivado デバイスプログラマからコンフィギュレーショ
ンメモリデバイスをすぐにプログラムするかどうかを確認するメッセージが表示されます。
X-Ref Target - Figure 5-5
図 5‐5 : コンフィギュレーションメモリデバイスをプログラムするかどうかを確認するメッセージ Vivado プログラムおよびデバッグ
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第 5 章 : コンフィギュレーションメモリデバイスのプログラム
[OK] をクリックすると、 [Program Configuration Memory Device] ダイアログボックスが開きます。
X-Ref Target - Figure 5-6
図 5‐6 : [Program Configuration Memory Device] ダイアログボックス 2.
このダイアログボックスのすべてのオプションを適切に設定します。
•
[Configuration file] : コンフィギュレーションメモリデバイスをプログラムするのに使用する MCS ファイルを指
定します。メモリコンフィギュレーションファイルは、 write_cfgmem Tcl コマンドで作成します。詳細は、
32 ページの「コンフィギュレーションメモリファイルの作成」を参照してください。
•
[State of non-config mem I/O pins] :
°
[Pull-none] : FPGA にプログラムされた間接コンフィギュレーションビットストリームにある未使用 I/O ピ
ンを pull-none に設定します。
°
[Pull-up] : FPGA にプログラムされた間接コンフィギュレーションビットストリームにある未使用 I/O ピン
を pull-up に設定します。
°
[Pull-down] : FPGA にプログラムされた間接コンフィギュレーションビットストリームにある未使用 I/O ピ
ンを pull-down に設定します。
重要 : 非コンフィギュレーションメモリ I/O ピンのステートが write_bitstream プロパティで設定したものと一致して
いるようにしてください。このプロパティのデフォルト値は pull-down です。
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第 5 章 : コンフィギュレーションメモリデバイスのプログラム
•
[Program Operations] : コンフィギュレーションメモリデバイスで実行するプログラム操作を設定します。
°
[Address Range] : プログラムするコンフィギュレーションメモリデバイスのアドレス範囲を指定します。有
効なアドレス範囲の値は、次のとおりです。
-
[Configuration File Only] : 消去、ブランクチェック、プログラム、および検証にメモリコンフィギュレー
ションファイルで必要なアドレス空間のみを使用します。
-
[Entire Configuration Memory Device] : デバイス全体を消去、ブランクチェック、プログラム、および検
証します。
•
[RS Pins] (オプション) : BPI コンフィギュレーションメモリデバイスのみで使用されるリビジョンセレクトピ
ンのマッピングを指定します。フラッシュの上位 2 つの FPGA アドレスピンが FPGA RS[1:0] に接続されます。
このオプションをイネーブルにすると、プログラム用に FPGA RS[1:0] が駆動されます。アプリケーションの使
用法は、該当する FPGA コンフィギュレーションユーザーガイドを参照してください。
•
[Erase] : コンフィギュレーションメモリデバイスの内容を消去します。
•
[Blank Check] : プログラムの前にコンフィギュレーションメモリデバイスにデータがないことを確認します。
•
[Program] : コンフィギュレーションメモリデバイスを指定のコンフィギュレーションファイル (.mcs) でプログ
ラムします。
•
[Verify] : プログラム後にコンフィギュレーションメモリデバイスの内容がコンフィギュレーションファイル
(.mcs) に一致することを検証します。
3.
[OK] をクリックし、コンフィギュレーションメモリデバイスに対してこのダイアログボックスでの選択に応じ
て消去、ブランクチェック、プログラム、および検証操作を実行します。各操作が終了すると、それが通知され
ます。
注記 : [Apply] をクリックするとコンフィギュレーションメモリ設定が保存されますが、コンフィギュレーショ
ンメモリデバイスはプログラムされません。 [Apply] をクリックした後に [Cancel] をクリックすると、コンフィ
ギュレーションメモリデバイスは設定され、プログラミングは後で行うことができます。
デバイスの起動
コンフィギュレーションメモリデバイスをプログラムしたら、ソフトブート (JPROGRAM など) を実行し、接続さ
れているコンフィギュレーションメモリデバイスから FPGA コンフィギュレーションを開始することができます。
ターゲット FPGA を起動するには、ターゲットデバイスを右クリックして [Boot from Configuration Memory Device] を
クリックします。
X-Ref Target - Figure 5-7
図 5‐7 : コンフィギュレーションメモリデバイスの起動
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第 6章
アドバンスプログラミング機能
リードバックおよび検証
ビットストリームの検証およびリードバック
Vivado® IDE では FPGA にダウンロードされるコンフィギュレーションデータ (BIT ファイルなど) を検証およびリー
ドバックできます。 write_bitstream を使用して BIT ファイルを生成する場合、 -mask_file オプションを使用
して対応するマスクファイル (.msk) を作成します。ビットストリーム生成オプションの詳細については、Vivado IDE
の Tcl コンソールで write_bitstream -help を実行します。
検証を実行するには、 Tcl コマンドの verify_hw_devices で FPGA からデータを読み戻して、 MSK を使用して、
どのリードバックデータビットを飛ばすか、どれを BIT ファイルの該当ビットと比較するかを指定します。
次は、ビットストリーム検証の Tcl コマンドシーケンス例です (BIT および MSK ファイルは write_bitstream で
既に生成されています)。
create_hw_bitstream -hw_device [current_hw_device] \
-mask kcu105_cnt_ila_uncmpr.msk
kcu105_cnt_ila_uncmpr.bit
verify_hw_devices [current_hw_device]
Tcl コマンドの readback_hw_device に少なくとも次のいずれかのオプションを使用して、 FPGA コンフィギュ
レーションデータをリードバックします。
•
リードバックデータを ASCII フォーマットで保存するには、次のオプションを使用します。
-readback_file <filename.rbd>
•
リードバックデータをバイナリフォーマットで保存するには、次のオプションを使用します。
-bin_file <filename.bin>
例 :FPGA コンフィギュレーションデータを ASCII とバイナリ形式の両方でリードバックします。
readback_hw_device [current_hw_device] \
-readback_file
kcu105_cnt_ila_uncmpr_rb.rbd \
-bin_file
kcu105_cnt_ila_uncmpr_rb.bin
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第 6 章 : アドバンスプログラミング機能
注記 :
1.
2014.3 リリースでは、 Tcl コンソールを使用してビットストリーム、検証、リードバック操作を実行します。
2.
検証およびリードバック操作は、暗号化済みビットストリームを使用してプログラムされた FPGA には使用でき
ません。暗号化済みビットストリームには、リードバックをディスエーブルするコマンドが含まれます。リード
バックは、 FPGA PROG ピンにパルスを送るか、または FPGA/ボードがパワーダウンされてから再びパワーアッ
プされると、再びイネーブルになります。
3.
readback_hw_device を使用したデータリードバックには、コンフィギュレーションデータのみが含まれま
す ( コンフィギュレーションコマンドは含まれません)。
これらの機能の詳細は、『Ultrascale アーキテクチャコンフィギュレーションユーザーガイド』 (UG570) [参照 10] ま
たは『7 シリーズ FPGA コンフィギュレーションユーザーガイド』 (UG470) [参照 8]を参照してください。
コンフィギュレーションメモリの検証およびリードバック
ビットストリームファイル (.bit) を MCS ファイルに変換して、write_cfgmem コマンドを使用して、シリアル/SPI
またはパラレル/BPI フラッシュなどのコンフィギュレーションメモリデバイスにプログラムします。詳細は、
『Vivado Design Suite Tcl コマンドリファレンスガイド』 (UG835)[参照 7] を参照してください。
Vivado Design Suite のハードウェアマネージャーを使用してコンフィギュレーションメモリデバイスを検証します (
図 6-1)。
X-Ref Target - Figure 6-1
図 6‐1 : コンフィギュレーションメモリの検証次のコードに示すように、HW_CFGMEM プロパティを設定して program_hw_cfgmem を呼び出すと、コンフィギュ
レーションメモリデバイスを検証することもできます。
set_property PROGRAM.ADDRESS_RANGE {use_file} [ get_property PROGRAM.HW_CFGMEM [lindex [get_hw_devices] 0 ]]
set_property PROGRAM.FILES [list "H:/projects/k7_led/k7_led_325t_afx_x16_33v.mcs" ] \
[ get_property PROGRAM.HW_CFGMEM [lindex [get_hw_devices] 0]]
set_property PROGRAM.BPI_RS_PINS {none} [ get_property PROGRAM.HW_CFGMEM [lindex [get_hw_devices] 0 ]]
set_property PROGRAM.UNUSED_PIN_TERMINATION {pull-none} [ get_property \
PROGRAM.HW_CFGMEM [lindex [get_hw_devices] 0 ]]
set_property PROGRAM.BLANK_CHECK 0 [ get_property PROGRAM.HW_CFGMEM [lindex [get_hw_devices] 0 ]]
set_property PROGRAM.ERASE
0 [ get_property PROGRAM.HW_CFGMEM [lindex [get_hw_devices] 0 ]]
set_property PROGRAM.CFG_PROGRAM 0 [ get_property PROGRAM.HW_CFGMEM [lindex [get_hw_devices] 0 ]]
set_property PROGRAM.VERIFY 1 [ get_property PROGRAM.HW_CFGMEM [lindex [get_hw_devices] 0 ]]
startgroup
if {![string equal [get_property PROGRAM.HW_CFGMEM_TYPE [lindex [get_hw_devices] 0]] [get_property MEM_TYPE
[get_property CFGMEM_PART [get_property PROGRAM.HW_CFGMEM [lindex [get_hw_devices] 0 ]]]]] } \
{ create_hw_bitstream -hw_device [lindex [get_hw_devices] 0] [get_property PROGRAM.HW_CFGMEM_BITFILE \
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第 6 章 : アドバンスプログラミング機能
[ lindex [get_hw_devices] 0]]; program_hw_devices [lindex [get_hw_devices] 0]; };
program_hw_cfgmem -hw_cfgmem [get_property PROGRAM.HW_CFGMEM [lindex [get_hw_devices] 0 ]]
endgroup
コンフィギュレーションメモリの内容は、次のコマンドシーケンスを使用して Vivado Design Suite の Tcl コンソール
からリードバックできます。
readback_hw_cfgmem -file test.bin -hw_cfgmem \
[get_property PROGRAM.HW_CFGMEM [lindex [get_hw_devices] 0]]
注記 : Tcl コンソールのみを使用してのコンフィギュレーションメモリリードバックを実行
これらの機能の詳細は、『Ultrascale アーキテクチャコンフィギュレーションユーザーガイド』 (UG570) [参照 10] ま
たは『7 シリーズ FPGA コンフィギュレーションユーザーガイド』 (UG470) [参照 8]を参照してください。
eFUSE 操作 7 シリーズ® および UltraScale® デバイスには、特定のファンクションを実行する eFUSE ビットというワンタイムプ
ログラマブルビットが含まれます。 eFUSE ビットには、次のようにさまざまな種類があります。
•
FUSE_DNA - デバイス ID ビット
•
FUSE_USER - 32 ビットのユーザー定義のコードを格納
•
FUSE_KEY - AES ビットストリーム復号器で使用するキーを格納
•
FUSE_CNTL - キーの使用と eFUSE レジスタへの読み出し /書き込みアクセスを制御
•
FUSE_SEC - UltraScale デバイスの特別なデバイスセキュリティ設定を制御
重要 : eFUSE レジスタビットのプログラムは 1 度しか実行できません。 1 度 eFUSE レジスタビットをプログラムす
ると、リセットしてプログラムし直すことはできませんので、 eFUSE レジスタをプログラムする前に設定を必ず注意
して確認するようにしてください。
バッテリーバックアップ型の RAM (BBR) を使用した AES キー 256 ビットの AES (Advanced Encryption Standard) キーを使用してビットストリームを暗号化すると、ビットストリー
ムの IP を保護できます。これは認可された FPGA でのみ実行できます。暗号化されたビットストリームをダウンロー
ドする前に 256 ビットのキーを FPGA BBR に読み込んでください。
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第 6 章 : アドバンスプログラミング機能
暗号化済みビットストリームの生成
BBR と動作する暗号化されたビットストリームを生成するには、 Vivado Design Suite でインプリメント済みデザイン
を開きます。 [Bitstream Settings] → [Bitstream] → [Configure Additional Bitstream Settings] をクリックします。
X-Ref Target - Figure 6-2
図 6‐2 : その他のビットストリーム設定
[Edit Device Properties] ダイアログボックスの左側で [Encryption] をクリックして、次の暗号とキー設定を指定します。
•
•
[Encryption Settings]
°
[Enable Bitstream Encryption] を [YES] に設定します。
°
[Select location of encryption key] を [BBRAM] または [EFUSE] のいずれかに設定します。
-
キーロケーションは暗号化されたビットストリームに埋め込まれます。
-
暗号化されたビットストリームをデバイスにダウンロードすると、 FPGA で BBR または eFUSE キーレ
ジスタに読み込まれたキーが使用され、暗号化されたビットストリームが復号されます。
[Key Settings]
°
ビットストリームを暗号化する際に 256 ビットのAES キーを使用するように指定します。
-
キーは、拡張子が .nky のファイルに書き込まれます。キーを BBR に読み込む場合、またはキーを
eFUSE キーレジスタにプログラムする場合は、このファイルを使用します。
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第 6 章 : アドバンスプログラミング機能
°
°
[HMAC Authentication key] および [Starting cipher block chaining (CBC) value] を指定します。
-
これらの値が指定されない場合は、 Vivado でランダムな値が生成されます。
-
これらの値は、暗号化されたビットストリームに埋め込まれるので、 FPGA にプログラムまたは読み込
む必要はありません。
[Input encryption file] を指定します。
-
既存の NKY ファイルを指定して、暗号化キー設定を取得します。
AES キーのプログラム
AES キーを BBR にプログラムするには、[Hardware] ビューで FPGA デバイスを右クリックして [Program BBR Key] を
クリックし、 AES キーファイル (.nky) を指定します。 [OK] をクリックすると、ハードウェアマネージャーで BBR
にキーがプログラムまたは読み込まれます。これで、次のような暗号化ビットストリームを使用して FPGA をプログ
ラムできるようになります。
•
BBR に読み込まれたものと同じ AES キーを使用して暗号化される
•
指定した暗号化キーロケーションとして選択した BBRAM が含まれる
重要 : UltraScale デバイスの場合、キーが BBR レジスタにプログラムされる前に暗号化されたビットストリームをダ
ウンロードすると、 FPGA がロックされ、 BBR キーを読み込むことができなくなります。暗号化されていないビット
ストリームは引き続きダウンロードできるのですが、 BBR にキーをダウンロードできなくなるため、暗号化された
ビットストリームはダウンロードできなくなります。 UltraScale デバイスのロックを解除するには、ボードの電源を
いったん切ってすぐに入れ直し、 BBR キーを読み込み直してください。
eFUSE ビット
UltraScale FPGA には、 2 つの eFUSE ビットをプログラムできるセキュリティ機能があり、 FPGA デバイスで暗号化さ
れたビットストリームのみを使用するようにすることができます。これらの eFUSE ビットは、 [Program eFUSE
Registers] をクリックして次の手順にそって設定します。
注記 : 7 シリーズデバイスの場合、 FUSE_KEY レジスタの AES キーで暗号化されたビットストリームのみが使用で
きます。
•
FUSE_SEC[1:0] を 11 に設定すると、FUSE_KEY レジスタの AES キーを使用する暗号化されたビットストリーム
のみが使用できます。
•
FUSE_SEC[1:0] を 10 に設定すると、暗号化されたビットストリームのみが使用できるようになりますが、 AES
キーは BBR または FUSE_KEY に含めることができます。
BBR レジスタからのキーの削除
UltraScale または 7 シリーズ FPGA の BBR レジスタからキーを削除するには、次の手順に従ってください。
•
FPGA デバイス名を右クリックし、 [Clear BBR Key] をクリックします。
•
Vbatt ピンを接続しないで、ボードの電源を切って入れ直します。
注記 : ボード /FPGA がパワーアップされたときに PROG ピンを押したり、そのピンにパルスを送っても、 BBR レジ
スタは削除されません。
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第 6 章 : アドバンスプログラミング機能
FUSE_DNA : デバイス DNA
各 7 シリーズおよび UltraScale デバイスには、ザイリンクスによって既にプログラムされた DNA というデバイス ID
があります。 7 シリーズデバイスには 64 ビットの DNA が、 UltraScale には 96 ビットの DNA が含まれます。これら
は、 Vivado Design Suite の Tcl コンソールで次の Tcl コマンドを実行すると読み込むことができます。
report_property [lindex [get_hw_device] 0] REGISTER.EFUSE.FUSE_DNA
デバイス DNA は、図 6-3 に示すように Vivado Design Suite の [Hardware Device Properties] ビューの eFUSE レジスタで
も確認できます。
X-Ref Target - Figure 6-3
図 6‐3 : eFUSE DNA
これらの機能の詳細は、『Ultrascale アーキテクチャコンフィギュレーションユーザーガイド』 (UG570) [参照 10] ま
たは『7 シリーズ FPGA コンフィギュレーションユーザーガイド』 (UG470) [参照 8]を参照してください。
FUSE_USER
FUSE_USER eFUSE を使用すると、 32 ビットパターンをプログラムできるようになります。 FUSE_USER ビットは、
Vivado eFUSE プログラミングウィザードを使用してプログラムされます。 7 シリーズデバイスの場合、 FUSE_USER
の下位 8 ビットが 256 ビットの AES (Advanced Encryption Engine) キーと同時にプログラムされます。 FUSE_USER の
上位 24 ビットは後で同じウィザードを使用してプログラムできます。
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第 6 章 : アドバンスプログラミング機能
[Hardware Manager] ビューでターゲットデバイスを右クリックして [Program eFUSE Registers] をクリックすると、
Vivado eFUSE プログラミングウィザードにアクセスできます。図 6-4 は、 Vivado eFUSE プログラミングウィザード
の [Program eFUSE Registers] ダイアログボックスを示しています。
X-Ref Target - Figure 6-4
図 6‐4 : eFUSE レジスタのプログラム ‐ AES キーの設定
UltraScale デバイスの場合、図 6-5 に示すように、 32 ビット FUSE_USER の 32 ビットすべてを同時にプログラムし
て、 [Program eFUSE Registers] ダイアログボックスで AES キーを個別にプログラムするようにできます。
X-Ref Target - Figure 6-5
図 6‐5 : eFUSE レジスタのプログラム ‐ ユーザーレジスタの設定
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第 6 章 : アドバンスプログラミング機能
FUSE_USER eFUSEs をプログラムしたら、そのパターンを次のような方法で読み出すことができます。
•
Tcl コマンドを使用
report_property [lindex [get_hw_device] 0] REGISTER.EFUSE.FUSE_USER
•
refresh_hw_device を実行した後の Vivado の [Hardware Device Properties] ビュー
•
JTAG インターフェイスから FUSE_USER コマンドを使用
FUSE_KEY
FUSE_KEY の eFUSE ビットは、256 ビットの AES キーを格納するために使用されます。FPGA コンフィギュレーショ
ンロジックでは、Tcl コマンドの write_bitstream で暗号化されたビットストリームが同じキーを使用して復号化
されます。暗号化されたビットストリームは JTAG インターフェイス、またはコンフィギュレーションメモリを通る
BPI/SPI コンフィギュレーションインターフェイスを介して FPGA に送信されます。
暗号化されたビットストリームを作成するとき、正しいキーロケーション (例 : [EFUSE]) を指定して、FPGA コンフィ
ギュレーションロジックに入ってくる暗号化されたビットストリームを復号化する必要があります。この際、揮発性
のある BBRAM キーレジスタからではなく、FUSE_KEY eFUSEs からの AES キーを使用してください。Vivado Design
Suite で [Implemented Design] → [Bitstream Settings] をクリックして次のビューを確認してください。
X-Ref Target - Figure 6-6
図 6‐6 : [Bitstream] ページ
[Configure additional bitstream settings] をクリックして [Edit Device Properties] ダイアログボックスを開きます。暗号化
オプションは、次の図 6-7 のように設定できます。
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第 6 章 : アドバンスプログラミング機能
X-Ref Target - Figure 6-7
図 6‐7 : [Edit Device Properties] ダイアログボックス
FUSE_CNTL FUSE_CNTL の eFUSE では、特定のデバイス機能へのアクセスが制御されます。
7 シリーズデバイスの場合は、図 6-8 のダイアログボックスを使用して FUSE_CNTL の eFUSE を指定します。
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第 6 章 : アドバンスプログラミング機能
X-Ref Target - Figure 6-8
図 6‐8 : eFUSE レジスタ ‐ 制御レジスタの設定 (7 シリーズ)
UltraScale デバイスの場合は、図 6-9 のダイアログボックスを使用して FUSE_CNTL の eFUSE を指定します。
X-Ref Target - Figure 6-9
図 6‐9 : eFUSE レジスタ ‐ 制御レジスタの設定 (UltraScale)
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第 6 章 : アドバンスプログラミング機能
FUSE_SEC (UltraScale FPGA のみ)
FUSE_SEC の eFUSEs では、UltraScale デバイスでのセキュリティ設定が制御されます。図 6-10 に示すように、セキュ
リティ機能を制御する eFUSE には 6 種類あります。詳細は、『Ultrascale アーキテクチャコンフィギュレーションユー
ザーガイド』 (UG570) [参照 10] を参照してください。
X-Ref Target - Figure 6-10
図 6‐10 : [Program eFUSE Registers] ダイアログボックス ‐ sec‐reg‐ultrascale_optional の設定
重要 : JTAG Distable ビットがプログラムされると、 JTAG インターフェイスがディスエーブルになり、デバイスをテ
ストしたり、コンフィギュレートできなくなります。このビットは、 JTAG を使用してデバイスへアクセスする必要
がなくなった場合にのみプログラムしてください。
これらのコンフィギュレーション機能の詳細は、『Ultrascale アーキテクチャコンフィギュレーションユーザーガイ
ド』 (UG570) [参照 10] または『7 シリーズ FPGA コンフィギュレーションユーザーガイド』 (UG470) [参照 8]を参照
してください。
システムモニター SYSMON (System Monitor) の ADC (Analog-to-Digital Converter) は、ハードウェアデバイスのダイ温度と電圧を測定し
ます。SYSMON は、オンチップ温度および電源供給センサーで物理的環境を監視します。ADC は広範囲のアプリケー
ションに対し高精度のアナログインターフェイスを提供します。
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第 6 章 : アドバンスプログラミング機能
ADC は最大で 17 の外部アナログ入力チャネルにアクセスできます。特定デバイスアーキテクチャの詳細は、
『UltraScale アークテクチャシステムモニターユーザーガイド』 (UG580) [参照 11] または『7 シリーズ FPGA の XADC
12 ビット 1MSPS デュアルアナログ-デジタルコンバーターユーザーガイド』 (UG480) [参照 9] を参照してください。
X-Ref Target - Figure 6-11
図 6‐11 : システムモニター
hw_sysmon データは、hw_sysmon_reg オブジェクトを使用してアクセスできるステータスレジスタと呼ばれる専用レ
ジスタに格納されます。システムモニターレジスタの内容は、 get_hw_sysmon_reg コマンドを使用すると取得で
きます。
システムモニターをサポートするデバイスにはすべて自動的に、 refresh_hw_device が呼び出されると作成され
る hw_sysmon オブジェクトが 1 つまたは複数含まれています。 hw_sysmon オブジェクトが作成されると、すべての
温度と電圧レジスタ、および制御レジスタに対して 1 つのプロパティが割り当てられます。 hw_sysmon オブジェクト
では、温度および電圧レジスタに割り当てられた値が既に摂氏/華氏およびボルトに変換されています。
get_hw_sysmon_reg コマンドを使用してシステムモニターのレジスタに格納された 16 進数値を取得することもでき
ますが、一部のレジスタの値は hw_sysmon オブジェクトのフォーマットされたプロパティとして取得することもでき
ます。たとえば、次のコードを使用すると、レジスタの 16 進数に直接アクセスするのではなく、指定された hw_sysmon
オブジェクトの TEMPERATURE プロパティを取得できます。
set opTemp [get_property TEMPERATURE [lindex [get_hw_sysmons] 0]
システムモニターのコマンドリストは、 108 ページの表 9-11を参照してください。
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第 7章
デザインのデバッグ
FPGA デザインのデバッグは複数の段階を含む反復作業です。複雑な問題を処理する場合と同様に、 FPGA デザイン
のデバッグプロセスも、 1 度にデザイン全体を処理するのではなく、細分化してセクションごとに集中して作業する
のがベストです。 1 回に 1 モジュールを追加しながらデザインフローを反復し、デザイン全体の中でそれを正しく機
能させるようにするのが、実績のあるデザインおよびデバッグ手法の 1 つです。このデザインおよびデバッグ手法は、
次のデザインフロー段階のどの組み合わせででも使用できます。
•
RTL レベルのデザインシミュレーション
•
インプリメンテーション後のデザインシミュレーション
•
インシステムデバッグ
RTL レベルデザインシミュレーション
シミュレーション検証プロセス中にデザインの機能をデバッグできます。ザイリンクスの Vivado® IDE では、フルデ
ザインシミュレーション機能が提供されています。デザインの RTL シミュレーションを実行するには、 Vivado デザ
インシミュレータを使用できます。 RTL レベルシミュレーション環境でデザインデバッグを実行すると、デザイン
全体を完全に表示でき、デザイン/デバッグサイクルをすばやく反復実行できるなどの利点がありますが、大型デザ
インを妥当な時間内にシミュレーションしたり、実際のシステム環境を正確にシミュレーションするのが困難である
などの制限があります。 Vivado シミュレータの使用については、『Vivado Design Suite ユーザーガイド : ロジックシ
ミュレーション』 (UG900) [参照 1] を参照してください。
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第 7 章 : デザインのデバッグ
インプリメンテーション後のデザインシミュレー
ション
Vivado シミュレータは、インプリメンテーション後のデザインシミュレーションにも使用できます。 Vivado シミュ
レータを使用してインプリメンテーション後のデザインをデバッグすると、デザインのタイミング精度の高いモデル
を使用できるなどの利点がありますが、前のセクションで述べたように、ランタイムが長いことや、システムモデル
での正確さなどの制限があります。
インシステムロジックデザインのデバッグ
Vivado Design Suite には、インプリメンテーション後の FPGA デザインをインシステムでデバッグできるロジック解
析機能もあります。インシステムでのデザインのデバッグには、インプリメンテーション後のデザインを、実際のシ
ステム環境で、システムスピードで、タイミング精度の高いデバッグを実行できるという利点があります。一方で、
シミュレーションモデルを使用した場合に比べてデバッグ信号を確認しづらい、デザインのサイズや複雑さによって
はデザイン/ インプリメンテーション/デバッグの反復実行のランタイムが長くなる可能性があるなどの制限がありま
す。
Vivado ツールでは複数のデバッグ方法が提供されているので、必要に応じて、これらの方法のいずれかを使用してデ
ザインをデバッグできます。 Vivado Design Suite のインシステムロジックデバッグ機能については、第 8 章「インシ
ステムロジックデザインのデバッグフロー」で説明します。
インシステムシリアル I/O デザインのデバッグ
インシステムシリアル I/O の検証およびデバッグを可能にするため、 Vivado Design Suite にはシリアル I/O 解析機能
が含まれています。この機能を使用すると、 FPGA ベースシステムの高速シリアル I/O リンクを計測および最適化で
きます。 Vivado シリアル I/O 解析機能は、単純なクロックや接続の問題から複雑なマージン解析およびチャネル最適
化の問題まで、さまざまなインシステムデバッグおよび検証の問題を解決するために使用できます。 Vivado シリア
ル I/O 解析機能を使用すると、ほかの外部装置を使用するのと比較して、受信信号にレシーバーイコライゼーション
が適用された後の信号の質が計測されるという利点があります。これにより、 TX から RX へのチャネルの最適なポ
イント、つまり実際の正しいデータが計測されます。
Vivado ツールでは、ギガビットトランシーバーエンドポイントを実行するために使用されるデザインおよびランタ
イムソフトウェアを生成でき、高速シリアル I/O チャネルを計測し、最適化するのに利用できます。 IBERT デザイン
を生成する方法は、第 8 章「インシステムロジックデザインのデバッグフロー」を参照してください。ランタイム
Vivado シリアル I/O 解析機能の使用方法は、第 9 章「ハードウェアでのロジックデザインのデバッグ」を参照してく
ださい。
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第 8章
インシステムロジックデザインのデバッ
グフロー
Vivado® ツールには、実際のハードエアデバイス上でデザインのインシステムデバッグを実行する機能が多数含まれ
ています。インシステムデバッグフローには、次の 3 つの段階があります。
1.
プローブ : デザインでプローブする信号を特定し、プローブ方法を指定します。
2.
インプリメンテーション : プローブするネットに追加されたデバッグ IP を含むデザインをインプリメントしま
す。
3.
解析 : デザインに含まれるデバッグ IP にアクセスし、機能的な問題をデバッグおよび検証します。
このインシステムデバッグフローは、前のセクションで説明した反復デザイン/デバッグフローを使用することを意
図しています。インシステムデバッグフローを使用する場合は、デザインサイクルのできるだけ早い段階で、デザ
インの一部がハードウェアで機能するようにすることをお勧めします。この章では、インシステムデバッグフロー
の 3 つの段階を説明し、 Vivado ロジックデバッグ機能を使用してデザインがハードウェア上で機能するようにする
方法を示します。
インシステムデバッグ用のデザインのプローブ
インシステムデバッグフローのプローブ段階には、次の 2 つの段階があります。
1.
プローブする信号またはネットを特定
2.
デザインにデバッグコアを追加する方法を決定
多くの場合、プローブする信号およびそのプローブ方法は、ほかの信号のプローブに影響します。まず、デザイン
ソースコードにデバッグ IP コンポーネントインスタンスを手動で追加するか (HDL インスタンシエーションプロー
ブフロー )、合成済みネットリストに Vivado ツールで自動的にデバッグコアが追加されるようにするか (ネットリス
ト挿入プローブフロー ) を決めておくとよいでしょう。表 8-1 に、異なるデバッグ方法の利点と欠点を示します。
表 8‐1 : デバッグストラテジ
デバッグ目標
推奨デバッグプログラムフロー
HDL ソースコードでデバッグ信号を
特定し、フローの後の方でデバッグを
イネーブル/ディスエーブルにできる
ようにする
• mark_debug プロパティを使用して、HDL でデバッグ用の信号にタグを付ける
• Set Up Debug ウィザードを使用して、ネットリスト挿入プローブフローを実
行する
HDL ソースコードを変更せずに、合成
済みデザインネットリストでデバッ
グネットを特定する
• 合成済みデザインネットリストでネットを右クリックして [Mark Debug] を
クリックし、デバッグするネットを選択する
• Set Up Debug ウィザードを使用して、ネットリスト挿入プローブフローを実
行する
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第 8 章 : インシステムロジックデザインのデバッグフロー
表 8‐1 : デバッグストラテジ (続き)
デバッグ目標
推奨デバッグプログラムフロー
Tcl コマンドを使用してデバッグプ
ローブフローを自動化する
• set_property Tcl コマンドを使用し、デバッグするネットに mark_debug プロパ
ティを設定する
• ネットリスト挿入プローブフロー用の Tcl コマンドを使用し、デバッグコア
を作成してデバッグネットに接続する
HDL ソースで ILA デバッグコアイン
スタンスに信号を接続する
• デバッグする HDL 信号を特定する
• HDL インスタンシエーションプローブフローを使用し、ILA (Integrated Logic
Analyzer) コアを生成してインスタンシエートし、デザインのデバッグ信号に
接続する
ネットリスト挿入デバッグプローブフロー
Vivado ツールでデバッグコアを挿入する方法は、さまざまなニーズに対応できるよう複数あります。
•
シンプルなウィザードを使用し、デバッグするネットに基づいて、 ILA (Integrated Logic Analyzer) コアを自動的
に生成および設定します。これが一番簡単な方法です。
•
[Debug] ビューを使用して、個々のコア、ポート、およびパラメーターを設定します。 [Debug] ビューは、合成済
みデザインを開いた状態でレイアウトセレクターで [Debug] を選択、 [Layout] → [Debug] をクリック、または
[Windows] → [Debug] をクリックすると表示されます。
•
Tcl の XDC デバッグコマンドのセットを手動で XDC 制約ファイルに入力するか、 Tcl スクリプトを作成します。
これらの方法を組み合わせて利用し、デバッグコアを挿入およびカスタマイズすることもできます。
デバッグする HDL 信号のマーク
合成の前に HDL ソースレベルでデバッグする信号を特定するには、 mark_debug 制約を使用します。 HDL でデバッ
グ用にマークされた信号に対応するネットが、 [Debug] ビューの [Unassigned Debug Nets] の下に表示されます。
注記 : [Debug] ビューの [Debug Nets] タブはデバッグに選択したネットのネット中心の表示で、 [Debug Cores] タブは
コアプロパティを表示および設定可能なコア中心の表示です。
デバッグ用にネットをマークする方法は、プロジェクトが RTL ソースベースであるか合成済みネットリストベース
であるかによって異なります。 RTL ネットリストベースのプロジェクトの場合は、次の方法を使用します。
•
Vivado 合成を使用する場合、 VHDL および Verilog ソースファイルで mark_debug 制約を使用してデバッグ用の
ネットをマークできます。 mark_debug 制約に有効な値は、 TRUE または FALSE です。 Vivado 合成では、この制
約の値を SOFT に設定することはできません。
合成済みネットリストベースのプロジェクトの場合は、次の方法を使用します。
•
Synopsis® 社の Synplify® 合成ツールを使用すると、 VHDL や Verilog の場合は mark_debug および syn_keep 制約、
SDC (ynopsys Design Constraints) ファイルの場合は mark_debug 制約のみを使用さして、デバッグ用のネットを
マークできます (オプション)。 Synplify では SOFT 値はサポートされません。これは、この動作が syn_keep 制約
で制御されるためです。
•
Mentor Graphics® 社の Precision® 合成ツールを使用すると、VHDL や Verilog で mark_debug 制約を使用してデバッ
グ用のネットをマークできます。
次のセクションに、 Vivado 合成、 XST、 Synplify、および Precision ソースファイルの構文例を示します。
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第 8 章 : インシステムロジックデザインのデバッグフロー
ICON および ILA コア
•
白抜きになっている緑色のアイコン
は、 MARK_DEBUG プロパティがネットに設定されていますが、 ILA コ
アにはネットが接続されていない状態を示します。
•
緑色のアイコン
は、 MARK_DEBUG プロパティがネットに設定されていて、また ILA コアにネットが接続
されている状態を示します。
•
黄色いアイコン
を示します。
は、 MARK_DEBUG がネットに設定されていないのですが、 ILA コアに接続されている状態
Vivado 合成での mark_debug の構文例
次に、 Vivado 合成を使用する場合の VHDL および Verilog の構文例を示します。
•
VHDL の構文例
attribute mark_debug : string;
attribute mark_debug of char_fifo_dout: signal is "true";
•
Verilog の構文例
(* mark_debug = "true" *) wire [7:0] char_fifo_dout;
Synplify での mark_debug の構文例
次に、 Synplify を使用する場合の VHDL、 Verilog、 SDC の構文例を示します。
•
VHDL の構文例
attribute
attribute
attribute
attribute
•
syn_keep : boolean;
mark_debug : string;
syn_keep of char_fifo_dout: signal is true;
mark_debug of char_fifo_dout: signal is "true";
Verilog の構文例
(* syn_keep = "true", mark_debug = "true" *) wire [7:0] char_fifo_dout;
•
SDC の構文例
define_attribute {n:char_fifo_din[*]} {mark_debug} {"true"}
define_attribute {n:char_fifo_din[*]} {syn_keep} {"true"}
重要 : SDC ソースのネット名には、接頭辞として n: を付ける必要があります。
注記 : SDC (Synopsys Design Constraints) は、特にタイミング解析において設計の要件をツールに渡すための業界標準
です。 SDC 仕様のリファレンスコピーは、次の Synopsys 社のサイトから登録をすると入手できます。
http://www.synopsys.com/Community/Interoperability/Pages/TapinSDC.aspx
Precision での mark_debug の構文例
次に、 Precision を使用する場合の VHDL、 Verilog、 XCF の構文例を示します。
•
VHDL の構文例
attribute mark_debug : string;
attribute mark_debug of char_fifo_dout: signal is "true";
•
Verilog の構文例
(* mark_debug = "true" *) wire [7:0] char_fifo_dout;
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第 8 章 : インシステムロジックデザインのデバッグフロー
デザインの合成
次に、 Vivado Design Suite で [Run Synthesis] をクリックするか、次の Tcl コマンドを使用して、デバッグコアを含む
デザインを合成します。
launch_runs synth_1
wait_on_run synth_1
synth_design Tcl コマンドを使用してデザインを合成することもできます。デザインのさまざまな合成方法iついては、
『Vivado Design Suite ユーザーガイド : 合成』 (UG901) [参照 2] を参照してください。
合成済みデザインでデバッグ用のネットをマーク
Flow Navigator で [Open Synthesized Design] をクリックして合成済みデザインを開き、 [Debug] レイアウトを選択して
[Debug] ビューを表示します。デバッグ用にマークした HDL 信号に対応するネットが、 [Debug] ビューの [Unassigned
Debug Nets] フォルダーの下に表示されます (図 8-1)。
X-Ref Target - Figure 8-1
図 8‐1 : [Debug] ビューの [Unassigned Debug Nets] フォルダー
•
[Netlist]、 [Schematic] などの任意のビューでネットを右クリックし、 [Mark Debug] をクリックします。
•
任意のビューでネットを選択し、 [Debug] ビューの [Unassigned Debug Nets] フォルダーにドラッグアンドドロッ
プします。
•
Set Up Debug ウィザードでネットを選択します。詳細は、「Set Up Debug ウィザードを使用したデバッグコアの
挿入」を参照してください。
Set Up Debug ウィザードを使用したデバッグコアの挿入
デバッグ用にネットをマークしたら、それらのネットをデバッグコアに割り当てます。 Vivado Design Suite の Set Up
Debug ウィザードを使用すると、デバッグコアを自動作成し、デバッグネットをコアの入力に割り当てることがで
きます。
Set Up Debug ウィザードを使用してデバッグコアを挿入するには、次の手順に従います。
1.
[Debug] ビューの [Unassigned Debug Nets] フォルダーを使用するか、ネットを直接クリックして、デバッグする
ネットを選択します (オプション)。
2.
Vivado Design Suite のメインメニューから [Tools] → [Set Up Debug] をクリックするか、 Flow Navigator の
[Synthesized Design] の下にある [Set Up Debug] をクリックします。
3.
[Next] をクリックします。 [Specify Nets to Debug] ページが開きます (図 8-2)。
4.
オプションで、さらにネットを追加したり、一覧から既存のネットを削除するには、 [Find Nets to Add] をクリッ
クします。デバッグネットを右クリックして [Remove Nets] をクリックしても、表からネットを削除できます。
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第 8 章 : インシステムロジックデザインのデバッグフロー
重要 : [Netlist] またはその他のビューでネットをクリックして、[Nets to Debug] のリストにドラッグすることもできま
す。
5.
デバッグネットを右クリックして [Select Clock Domain] をクリックし、ネットの値をサンプリングするクロック
ドメインを変更します。
注記 : Set Up Debug ウィザードは、同期エレメントのパスを検索し、デバッグネットに最適なクロックドメインを自
動的に選択しようとします。この選択は必要に応じて [Select Clock Domain] ダイアログボックスで変更できますが、
表に含まれる各クロックドメインはそれぞれ別の ILA コアインスタンスになることに注意してください。
6.
デバッグネットの選択が完了したら、 [Next] をクリックします。
注記 : Set Up Debug ウィザードにより、クロックドメインにつき 1 つの ILA コアが挿入されます。デバッグのために
選択されたネットは、挿入された ILA コアのプローブポートに自動的に割り当てられます。ウィザードの最終ペー
ジはコア生成のサマリページで、検出されたクロック数、生成および削除される ILA コアの数が示されます。
7.
ADVANCED トリガーモードをイネーブルにする場合は [Advanced Trigger] チェックボックスをオンに、 BASIC
キャプチャモードをイネーブルにする場合は [Capture Control] チェックボックスをオンにします。 [Next] をク
リックし、最後のページに進みます。
注記 : ADVANCED トリガーモードまたは BASIC キャプチャモードについては、第 9 章「ハードウェアでのロジッ
クデザインのデバッグ」を参照してください。
8.
内容を確認したら [Finish] をクリックし、合成済みデザインネットリストに ILA コアを挿入および接続します。
X-Ref Target - Figure 8-2
図 8‐2 : Set Up Debug ウィザード
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第 8 章 : インシステムロジックデザインのデバッグフロー
9.
[ILA (Integrated Logic Analyzer) General Options] ページで ILA データ深さ ([Sample of Data Depth]、
C_DATA_DEPTH)、入力パイプ段数 ([Input Pipe Stages]、 C_INPUT_PIPE_STAGES)、キャプチャ制御機能のイネー
ブル ([Capture Control]、C_EN_STRG_QUAL)、ADVANCED トリガー機能 ([Advanced Trigger]、C_ADV_TRIGGER)
を設定します。これらのオプションの説明は、 60 ページの表 8-2 を参照してください。
X-Ref Target - Figure 8-3
図 8‐3 : Set Up Debug ウィザード : [ILA (Integrated Logic Analyzer) General Options] ページ
10. これで、デバッグネットが ILA デバッグコアに割り当てられました (図 8-4)。
X-Ref Target - Figure 8-4
図 8‐4 : 割り当てられたデバッグネット
[Debug] ビューを使用したデバッグコアの追加とカスタマイズ
[Debug] ビューの [Debug Cores] タブでは、 Set Up Debug ウィザードにない ILA コアおよびデバッグコアハブの挿入
に関する詳細な設定を実行できます。コアの生成および削除、デバッグネットの接続、コアパラメーターの設定な
どを実行できます。
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第 8 章 : インシステムロジックデザインのデバッグフロー
[Debug] ビューの [Debug Cores] タブには、次のものが表示されます。
•
デバッグハブ (dbg_hub) コアに接続されているデバッグコアのリスト
•
割り当てられていないネットのリスト
デバッグコアおよびポートは、ポップアップメニューまたはビューの上部にあるツールバーから制御できます。
デバッグコアの生成および削除
[Debug] ビューでデバッグコアを生成するには、ツールバーの [Create Debug Core] をクリックします。 [Create Debug
Core] ダイアログボックス (図 8-5) を使用すると、親インスタンスおよびデバッグコア名を変更したり、コアのパラ
メーターを設定できます。既存のデバッグコアを削除するには、 [Debug] ビューでコアを右クリックし、 [Delete] を
クリックします。 [Create Debug Core] ダイアログボックスに表示される ILA コアのオプションの説明は、 60 ページ
の表 8-2 を参照してください。
X-Ref Target - Figure 8-5
図 8‐5 : [Create Debug Core] ダイアログボックス
デバッグコアポートの追加、削除、およびカスタマイズ
デバッグコアの追加および削除だけでなく、各デバッグコアのポートを追加、削除、およびカスタマイズできます。
デバッグポートを追加するには、次の手順に従います。
1.
[Debug] ビューでデバッグコアを選択します。
2.
ツールバーの [Create Debug Port] をクリックします。 [Create Debug Port] ダイアログボックスが表示されます
(図 8-6)。
3.
ポート幅を指定します。
4.
[OK] をクリックします。
5.
デバッグポートを削除するには、 [Debug] ビューでポートを右クリックし、 [Delete] をクリックします。
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第 8 章 : インシステムロジックデザインのデバッグフロー
X-Ref Target - Figure 8-6
図 8‐6 : [Create Debug Port] ダイアログボックス
デバッグコアへのネットの接続および接続解除
ネットおよびバス (バスネット ) を [Schematic] または [Netlist] ビューからデバッグコアのポートにドラッグアンド
ドロップできます。ネットの選択に応じてポートが自動的に拡張されます。また、ネットまたはバスを右クリックし、
[Assign to Debug Port] をクリックしても、ネットまたはバスをデバッグポートに割り当てることができます。
デバッグコアのポートからネットの接続を解除するには、ポートに接続されているネットを右クリックし、
[Disconnect Net] をクリックします。
デバッグコアのプロパティの変更
各デバッグコアには、コアの動作をカスタマイズするパラメーターがあります。 debug_core_hub デバッグコアの
プロパティの変更については、 67 ページの「デバッグコアハブの BSCAN ユーザースキャンチェーンの変更」を参
照してください。
ILA デバッグコアのプロパティも変更できます。たとえば、 ILA デバッグコアでキャプチャされるサンプルの数を
変更するには、次の手順に従います (図 8-7)。
1.
[Debug ] ビューで ILA コア (u_ila_0 など) を選択します。
2.
[Cell Properties] ビューで [Debug Core Options] タブをクリックします。
3.
[C_DATA_DEPTH] のドロップダウンリストから、キャプチャするサンプル数を選択します。
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第 8 章 : インシステムロジックデザインのデバッグフロー
X-Ref Target - Figure 8-7
図 8‐7 : ILA コアのデータの深さを変更
ILA コアのプロパティの説明は、表 8-2 を参照してください。
表 8‐2 : ILA デバッグコアのプロパティデバッグコアのプロパティ
説明
有効な値
C_DATA_DEPTH
ILA コアで格納可能なデータサンプルの最大数。この値
を増加すると、 ILA で使用されるブロック RAM 数が増
加し、デザインパフォーマンスに悪影響を与えることが
あります。
1024 (デフォルト )
2048
4096
8192
16384
32768
65536
131072
C_TRIGIN_EN
ILA コアの TRIG_IN および TRIG_IN_ACK ポートをイ
ネーブルにします。これらのポートは、アドバンスネッ
トリスト変更コマンドを使用して、デザインのネットに
接続する必要があります。 ILA トリガー入力または出力
信号を使用する場合は、 HDL インスタンシエーション
方法を使用して ILA をデザインに追加することを考慮
してください。
false (デフォルト )
true
C_TRIGOUT_EN
ILA コアの TRIG_OUT および TRIG_OUT_ACK ポート
をイネーブルにします。これらのポートは、アドバンス
ネットリスト変更コマンドを使用して、デザインのネッ
トに接続する必要があります。 ILA トリガー入力または
出力信号を使用する場合は、HDL インスタンシエーショ
ン方法を使用して ILA をデザインに追加することを考
慮してください。
false (デフォルト )
true
C_ADV_TRIGGER
ILA コアの ADVANCED トリガーモードをイネーブル
にします。この機能の詳細は、第 9 章を参照してくださ
い。
false (デフォルト )
true
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第 8 章 : インシステムロジックデザインのデバッグフロー
表 8‐2 : ILA デバッグコアのプロパティデバッグコアのプロパティ
説明
有効な値
C_INPUT_PIPE_STAGES
ILA コアの PROBE 入力のパイプ段に追加レベル (例 : フ
リップフロップレジスタ ) を使用できるようにします。
この機能を使用すると、 Vivado ツールで ILA コアをデ
ザインのクリティカルセクションから離して配置でき
るようになるので、デザインのタイミングパフォーマン
スを改善できることがあります。
0 (デフォルト )
1
2
3
4
5
6
C_EN_STRG_QUAL
ILA コアの BASIC キャプチャモードをイネーブルにし
ます。この機能の詳細は、第 9 章を参照してください。
false (デフォルト )
true
C_ALL_PROBE_SAME_MU
ILA コアの PROBE 入力をすべてイネーブルにして、同
じ数のコンパレータ (比較ユニット ) が含まれるように
します。このプロパティは常に true に設定しておく必要
があります。
true (デフォルト )
false (推奨しません)
C_ALL_PROBE_SAME_MU_CNT
ILA コアの PROBE 入力ごとのコンパレータ (比較ユ
ニット ) の数。必要なコンパレータの数は、
C_ADV_TRIGGER および C_EN_STRG_QUAL プロパ
ティの設定によって異なります。
• C_ADV_TRIGGER が false で C_EN_STRG_QUAL が
false の場合は 1 に設定
• C_ADV_TRIGGER が false で C_EN_STRG_QUAL が
true の場合は 2 に設定
• C_ADV_TRIGGER が true で C_EN_STRG_QUAL が
false の場合は 1 ～ 4 に設定 ( この場合は 4 を推奨)
• C_ADV_TRIGGER が true で C_EN_STRG_QUAL が
true の場合は 2 ～ 4 に設定 ( この場合は 4 を推奨)
重要 : 上記の規則に従わない場合、 ILA コアを生成した
ときにインプリメンテーション中にエラーメッセージ
が表示されます。
1
2
3
4
XDC コマンドを使用したデバッグコアの挿入
Set up Debug ウィザードの使用に加え、 XDC コマンドを使用使用してもデバッグコアを作成、接続し、合成済みデ
ザインネットリストに挿入できます。次の手順に従って、 Tcl コンソールに XDC コマンドを入力します。
1.
synth_1 という合成 run から合成済みネットリストを開きます。
open_run synth_1
重要 : 次の手順の XDC コマンドは、合成済みネットリストが開いている場合にのみ使用できます。
2.
ILA コアのブラックボックスを作成します。
create_debug_core u_ila_0 ila
3.
ILA コアのプロパティを設定します。
set_property
set_property
set_property
set_property
set_property
set_property
set_property
set_property
C_DATA_DEPTH 1024 [get_debug_cores u_ila_0]
C_TRIGIN_EN false [get_debug_cores u_ila_0]
C_TRIGOUT_EN false [get_debug_cores u_ila_0]
C_ADV_TRIGGER false [get_debug_cores u_ila_0]
C_INPUT_PIPE_STAGES 0 [get_debug_cores u_ila_0]
C_EN_STRG_QUAL false [get_debug_cores u_ila_0]
ALL_PROBE_SAME_MU true [get_debug_cores u_ila_0]
ALL_PROBE_SAME_MU_CNT 1 [get_debug_cores u_ila_0]
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第 8 章 : インシステムロジックデザインのデバッグフロー
4.
ILA コアの clk ポートの幅を 1 に設定し、適切なクロックネットに接続します。
set_property port_width 1 [get_debug_ports u_ila_0/clk]
connect_debug_port u_ila_0/clk [get_nets [list clk ]]
注記 : ILA コアの clk ポートは、 create_debug_core コマンドで自動的に作成されるので、ユーザーが作成す
る必要はありません。
重要 : デバッグコアのデバッグポート名はすべて小文字です。大文字や小文字と大文字の混ざったポート名を使用す
ると、エラーになります。
5.
probe0 ポートの幅を、そのポートに接続するネットの数に設定します。
set_property port_width 1 [get_debug_ports u_ila_0/probe0]
注記 : ILA コアの最初のプローブポート (probe0) は、create_debug_core コマンドで自動的に作成されるので、ユー
ザーが作成する必要はありません。
6.
probe0 ポートを、そのポートに接続するネットに接続します。
connect_debug_port u_ila_0/probe0 [get_nets [list A_or_B]]
7.
(オプション) 必要なだけプローブポートを作成し、幅を設定して、デバッグするネットに接続します。
create_debug_port u_ila_0 probe
set_property port_width 2 [get_debug_ports u_ila_0/probe1]
connect_debug_port u_ila_0/probe1 [get_nets [list {A[0]} {A[1]}]]
これらのコマンドおよびその他の関連コマンドの詳細は、 Tcl コンソールで「help -category Debug」と入力し
てください。
デバッグ XDC コマンド実行後の制約の保存
Set up Debug ウィザードを使用した後、 Vivado Design Suite を使用してデバッグコアまたはポートを作成した後、お
よび次の XDC コマンドを実行した後は、制約を保存する必要があります。
•
create_debug_core
•
create_debug_port
•
connect_debug_port
•
set_property (debug_core または debug_port オブジェクトに適用)
対応する XDC コマンドがターゲット制約ファイルに保存され、インプリメンテーション中にデバッグコアの挿入お
よび接続に使用されます。
重要 : プロジェクトモードで制約をターゲット制約ファイルに保存すると、合成およびインプリメンテーションが更
新必要な状態になることがありますが、デバッグ XDC 制約はインプリメンテーションでしか使用されないので、合
成を再実行する必要はありません。合成を強制的に最新の状態にするには、 [Design Runs] ビューで合成 run (例 :
synth_1) を右クリックし、 [Force Up-to-Date] をクリックします。
デザインのインプリメンテーション
デバッグコアを挿入、接続、カスタマイズしたら、デザインをインプリメントします。詳細は、「デバッグコアを含
むデザインのインプリメンテーション」を参照してください。
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第 8 章 : インシステムロジックデザインのデバッグフロー
非プロジェクトモードでのデバッグコアの挿入
デバッグコアは、プロジェクトモードおよび非プロジェクトモード両方で挿入できます。次のサンプル Tcl スクリ
プトは、コアをデバッグし、デバッグコアの属性を設定し、そのデバッグコアプローブをプローブされるデザイン
の信号に接続します。非プロジェクトモードの場合、デバッグコアはデザイン合成後、 opt_design 段階の前に挿入す
る必要があります。
重要 : デバッグコアの挿入は、 ILA コアに対してのみサポートされます。
次の Tcl スクリプトは、非プロジェクトフローでデバッグコア挿入コマンドを使用した例です。
#read relevant design source files
read_vhdl [glob ./*.vhdl]
read_verilog [ glob ./Sources/*.v ]
read_xdc ./target.xdc
#Synthesize Design
synth_design -top top -part xc7k325tffg900-2
#Create the debug core
create_debug_core u_ila_0 ila
#set debug core properties
set_property C_DATA_DEPTH 1024 [get_debug_cores u_ila_0]
set_property C_TRIGIN_EN false [get_debug_cores u_ila_0]
set_property C_TRIGOUT_EN false [get_debug_cores u_ila_0]
set_property C_ADV_TRIGGER false [get_debug_cores u_ila_0]
set_property C_INPUT_PIPE_STAGES 0 [get_debug_cores u_ila_0]
set_property C_EN_STRG_QUAL false [get_debug_cores u_ila_0]
set_property ALL_PROBE_SAME_MU true [get_debug_cores u_ila_0]
set_property ALL_PROBE_SAME_MU_CNT 1 [get_debug_cores u_ila_0]
#connect the probe ports in the debug core to the signals being probed in the design
set_property port_width 1 [get_debug_ports u_ila_0/clk]
connect_debug_port u_ila_0/clk [get_nets [list clk ]]
set_property port_width 1 [get_debug_ports u_ila_0/probe0]
connect_debug_port u_ila_0/probe0 [get_nets [list A_or_B]]
create_debug_port u_ila_0 probe
#Optionally, create more probe ports, set their width,
# and connect them to the nets you want to debug
#Implement design
opt_design
place_design
report_drc -file ./placed_drc_rpt.txt
report_timing_summary -file ./placed_timing_rpt.txt
route_design
report_drc -file ./routed_drc_rpt.txt
report_timing_summary -file ./routed_timing_rpt.txt
write_bitstream
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第 8 章 : インシステムロジックデザインのデバッグフロー
HDL インスタンシエーションデバッグプローブフ
ローの概要
HDL インスタンシエーションプローブフローでは、 HDL デザインソースで直接デバッグコアコンポーネントをカ
スタマイズ、インスタンシエート、および接続します。表 8-3 に、このフローでサポートされる新しいデバッグコア
を示します。
表 8‐3 : HDL インスタンシエーションプローブフローで使用可能な Vivado IP カタログに含まれるデバッグコア
デバッグコア
バージョン
説明
ランタイム解析ツール
ILA (Integrated Logic
Analyzer)
v5.0
デザインの信号を JTAG チェー
ンスキャンレート
データをシステム速度で
キャプチャするために使用する
デバッグコア
Vivado ロジック解析
VIO (Virtual
Input/Output)
v3.0
デザインの信号を JTAG チェー
ンスキャンレート
で監視または制御
するために使用する
デバッグコア
Vivado ロジック解析
JTAG-to-AXI Master
v1.0
ハードウェアで動作中のさまざ
まな AXI フルおよび AXI Lite ス
レーブコアと通信する AXI ト
ランザクションを生成するため
に使用されるデバッグコア
Vivado ロジック解析
新しい ILA コアをレガシ ILA v1.x コアと比較した場合の利点
•
Vivado ロジック解析で機能します。詳細は、第 9 章「ハードウェアでのロジックデザインのデバッグ」を参照
してください。
•
ICON コアの挿入および接続は必要ありません。
HDL インスタンシエーションデバッグプローブフ
ロー
HDL インスタンシエーションフローの手順は、次のとおりです。
1.
プローブする信号用に、適切な数のプローブポートを含む ILA および VIO デバッグコアをカスタマイズして生
成します。
2.
(オプション) JTAG-to-AXI Master デバッグコアをカスタマイズおよび生成して、デザインの AXI ペリフェラル
またはインターコネクトコアの AXI スレーブインターフェイスに接続します。
3.
デバッグコアを含むデザインを合成します。
4.
(オプション) デバッグハブコアのプロパティを変更します。
5.
デバッグコアを含むデザインをインプリメントします。
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第 8 章 : インシステムロジックデザインのデバッグフロー
デバッグコアのカスタマイズおよび生成
Flow Navigator で [Project Manager] → [IP Catalog] をクリックし、必要なデバッグコアを選択してカスタマイズします。
デバッグコアは、 IP カタログの [Debug & Verification] → [Debug] カテゴリにあります (図 8-8)。デバッグコアをカス
タマイズするには、 IP コアをダブルクリックするか、右クリックして [Customize IP] をクリックします。
•
ILA コアのカスタマイズについては、『LogiCORE IP Integrated Logic Analyzer (ILA) v4.0 製品ガイド』 (PG172) [参
照 17] を参照してください。
•
VIO コアのカスタマイズについては、『LogiCORE IP Virtual Input/Output (VIO) v3.0 製品ガイド』 (PG159) [参照 13]
を参照してください。
•
JTAG-to-AXI Master コアのカスタマイズについては、『LogiCORE IP JTAG to AXI Master v1.0 製品ガイド』 (PG174)
[参照 18] を参照してください。
コアをカスタマイズしたら、 [Generate] ボタンをクリックします。カスタマイズされたデバッグコアが生成され、
[Sources] ビューに追加されます。
X-Ref Target - Figure 8-8
図 8‐8 : IP カタログのデバッグコア
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第 8 章 : インシステムロジックデザインのデバッグフロー
デバッグコアのインスタンシエーション
デバッグコアを生成したら、 HDL ソースにインスタンシエートし、デバッグ用にプローブする信号に接続します。
次に、 Verilog HDL ソースファイルの ILA インスタンスの例を示します。
u_ila_0
(
.clk(clk),
.probe0(counterA),
.probe1(counterB),
.probe2(counterC),
.probe3(counterD),
.probe4(A_or_B),
.probe5(B_or_C),
.probe6(C_or_D),
.probe7(D_or_A)
);
注記 : 新しい ILA コアインスタンスでは、レガシ VIO および ILA v1.x コアとは異なり、 ICON コアインスタンスへ
の接続は必要ありません。その代わりにデバッグコアハブデバッグ (dbg_hub) が合成済みデザインネットリスト
に自動的に挿入され、新しい ILA コアと JTAG スキャンチェーンが接続されます。
デバッグコアを含むデザインの合成
次に、 Vivado Design Suite で [Run Synthesis] をクリックするか、次の Tcl コマンドを使用して、デバッグコアを含む
デザインを合成します。
launch_runs synth_1
wait_on_run synth_1
synth_design Tcl コマンドを使用してデザインを合成することもできます。デザインのさまざまな合成方法は、『Vivado
Design Suite ユーザーガイド : 合成』 (UG901) [参照 2] を参照してください。
合成済みデザインでのデバッグコアの表示
デザインを合成したら、合成済みデザインを開いてデバッグコアを表示し、プロパティを変更できます。 Flow
Navigator で [Open Synthesized Design] をクリックして合成済みデザインを開き、 [Debug] レイアウトを選択して、
[Debug] ビューでデバッグハブコア (dbg_hub) に接続された ILA デバッグコアを確認します (図 8-9)。
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第 8 章 : インシステムロジックデザインのデバッグフロー
X-Ref Target - Figure 8-9
図 8‐9 : ILA コアとデバッグハブコアを示す [Debug] ビュー
デバッグコアハブの BSCAN ユーザースキャンチェーンの変更
デバッグハブコアの BSCAN ユーザースキャンチェーンインデックスを表示および変更するには、 [Debug] ビュー
で dbg_hub を選択し、[Instance Properties] ビューで [Debug Core Options] タブをクリックして、[C_USER_SCAN_CHAIN]
の値を変更します (図 8-10)。
重要 : デバッグハブコアの C_USER_SCAN_CHAIN のデフォルト値は、 1 か 3 です。デバッグハブコアに 1 か 3 以
外のスキャンチェーン値を使用する場合は、手動で hw_server を起動する必要があります。 2 または 4 のユーザース
キャンチェーンでデバッグハブを検出するには、次のコマンドを使用します。
hw_server -e "set xsdb-user-bscan <C_USER_SCAN_CHAIN scan_chain_number>"
重要 : マイクロプロセッサデバッグモジュール (MDM) または BSCAN プリミティブを Vivado ロジックデバッグコ
アと共に使用するその他の IP を使用する場合は、dbg_hub の C_USER_SCAN_CHAIN プロパティをほかの IP のバウ
ンダリスキャンチェーン設定と競合しない値に設定しておかないと、インプリメンテーションフローでエラーが発
生します。
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第 8 章 : インシステムロジックデザインのデバッグフロー
X-Ref Target - Figure 8-10
図 8‐10 : デバッグハブコアのユーザースキャンチェーンプロパティの変更
デバッグコアを含むデザインのインプリメンテー
ション
Vivado ツールでは、デバッグハブコアは、最初ブラックボックスとして作成されます。このコアは、配置配線を実
行する前にインプリメントしておく必要があります。
デザインのインプリメンテーション
デバッグコアを含むデザインをインプリメントするには、Vivado Design Suite で [Run Implementation] をクリックする
か、次の Tcl コマンドを使用します。
launch_runs impl_1
wait_on_run impl_1
インプリメンテーションコマンド opt_design、 place_design、および route_design を使用して、デザインをインプリメ
ントすることも可能です。デザインのさまざまなインプリメント方法iついては、『Vivado Design Suite ユーザーガイ
ド : インプリメンテーション』 (UG904) [参照 3] を参照してください。
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第 9章
ハードウェアでのロジックデザインのデ
バッグ
デザインにデバッグコアを追加したら、ランタイムロジック解析機能を使用して、ハードウェア上でデザインをデ
バッグできます。
Vivado ロジック解析を使用したデザインのデバッグ
Vivado® ロジック解析機能は、デザインに含まれる新しい ILA、 VIO、および JTAG-to-AXI Master デバッグコアにア
クセスするために使用します。 Vivado ロジック解析機能を使用するには、 Flow Navigator で [Program and Debug] →
[Open Hardware Manager] をクリックします。
ILA デバッグコアを使用したハードウェアでのデザインのデバッグ手順は、次のとおりです。
1.
ハードウェアターゲットに接続し、 FPGA デバイスを BIT ファイルでプログラムします。
2.
ILA デバッグコアのトリガーおよびキャプチャ条件を設定します。
3.
ILA デバッグコアをトリガー待機状態にします。
4.
波形ビューアーで ILA デバッグコアからのデータを表示します。
5.
VIO デバッグコアを使用して制御信号を駆動し、デザインのステータス信号を確認します。
6.
JTAG-to-AXI Master デバッグコアを使用して、デザイン内のさまざまな AXI スレーブコアにアクセスするトラ
ンザクションを実行します。
ハードウェアターゲットに接続して FPGA デバイス
をプログラム
デバッグの前に FPGA デバイスをプログラムする手順は、 18 ページの「FPGA デバイスのプログラム」で説明されて
いる手順と同じです。新しい ILA、 VIO、および JTAG-to-AXI Master デバッグコアを含む BIT ファイルでデバイスを
プログラムすると、 [Hardware] ビューにデバイスのスキャンで検出されたデバッグコアが表示されます (図 9-1)。
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第 9 章 : ハードウェアでのロジックデザインのデバッグ
X-Ref Target - Figure 9-1
図 9‐1 : デバッグコアが表示された [Hardware] ビュー
ILA コアの使用に関する詳細は、 78 ページの「計測のための ILA コアの設定」を参照してください。 VIO コアの使
用に関する詳細は、 97 ページの「計測のための VIO コアの設定」を参照してください。
Vivado ハードウェアマネージャーのダッシュボード Vivado ハードウェアマネージャーのダッシュボードを使用すると、 System Monitor、 ILA、 VIO デバッグコアのさま
ざまなウィンドウが管理しやすくなります。ダッシュボードを使用して、 Vivado Design Suite プロジェクトでこれら
のウィンドウの設定を作成、変更、保存することができます。
デフォルトのダッシュボード
ハードウェアデバイスをリフレッシュするときにデバッグコアが検出されると、各デバッグコアに対しデフォルト
のダッシュボードが自動的に開きます。
デフォルトのダッシュボードウィンドウ
デフォルトダッシュボードには、ダッシュボードが作成されたデバッグコアに関連したウィンドウが含まれていま
す。 ILA デバッグコアに対して作成されたデフォルトのダッシュボードには、次の 5 つのウィンドウが含まれていま
す。
•
[Settings] ウィンドウ
•
[Status] ウィンドウ
•
[Trigger Setup] ウィンドウ
•
[Capture Setup] ウィンドウ
•
[Waveform] ウィンドウ
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第 9 章 : ハードウェアでのロジックデザインのデバッグ
デフォルトの ILA ダッシュボードの例は次のようになります。
X-Ref Target - Figure 9-2
図 9‐2 : デフォルトの ILA ダッシュボード
まず、 [Trigger Setup] ウィンドウの中央にある緑色の + 記号をクリックして、プローブをこのウィンドウに追加し、
図 9-3 にあるように [Add Probes] ウィンドウからプローブを選択するところから始めます。
X-Ref Target - Figure 9-3
図 9‐3 : [Add Probes] ウィンドウ
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第 9 章 : ハードウェアでのロジックデザインのデバッグ
VIO のデフォルトダッシュボードは最初は空白ですが、ここに図 9-4 に示すように、 VIO プローブを追加していきま
す。
X-Ref Target - Figure 9-4
図 9‐4 : VIO プローブの追加
デバッグコアに関連付けられているダッシュボードを表示するには、 [Hardware] ビューでデバッグコアオブジェク
トを右クリックし、 [Dashuboard] オプションをクリックして、ダッシュボード名を選択します。 [Hardware] ビューで
デバッグコアをダブルクリックすると、そのコアに関連付けられているダッシュボードが開きます。
X-Ref Target - Figure 9-5
図 9‐5 : 関連付けられているダッシュボード
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第 9 章 : ハードウェアでのロジックデザインのデバッグ
ダッシュボード内のウィンドウ制御
各ウィンドウのタイトルバーには、ウィンドウを操作できるボタンが含まれます。
•
最小化
•
最大化
•
閉じる
ウィンドウの移動
ウィンドウを移動させるには、次の手順に従います。
1.
ウィンドウのタブまたはタイトルバーを選択し、ドラッグします。グレーのアウトラインでウィンドウがどこに
移動されるかが示されます。
2.
マウスボタンを放してウィンドウを配置します。
注記 : 既存のウィンドウの上に別のウィンドウをドロップすると、同じ場所に 2 つのウィンドウタブが表示されま
す。
重要 : ウィンドウはワークスペース外へ移動できませんが、ワークスペース内でサイズを変更したり、移動したりは
できます。
ウィンドウのサイズ変更
•
ウィンドウのサイズを変更するには、ウィンドウの枠をクリックしてドラッグします。
注記 : ウィンドウの枠にカーソル置くと矢印からドラッグ用マークに変わるので、ドラッグしてサイズを変更し
ます。
•
ウィンドウを最大化するには、右上の [Maximize] ボタンをクリックします。
•
ウィンドウを元のサイズに戻すには、ウィンドウのタイトルバーまたはタブをダブルクリックします。
ウィンドウを閉じる
•
ウィンドウを閉じるには、ウィンドウ右上の [Close] ボタンをクリックします。
注記 : このボタンがタブに表示されることもあります。
•
ウィンドウのタブまたはタイトルバーで右クリックし、 [Close] をクリックします。
ウィンドウタブ
各ウィンドウにはタブがあり、タブをクリックするとそのタブの内容が表示されます。 [Trigger Setup] ウィンドウや
[Capture Setup] ウィンドウなどの一部のウィンドウではタブは下に表示されます。
ヒント : 次のタブを選択するには、 Ctrl + Tab キーを押します。前のタブを選択するには、 Ctrl + Shift + Tab キーを押
します。ウィンドウを最大化または最小化するには、ウィンドウのタブをダブルクリックするか、 Alt - を押します。
ダッシュボードのカスタマイズ
通常、デザインをデバッグしたり、結果を表示するのに、デフォルトダッシュボードのウィンドウで十分なのです
が、ダッシュボードのカスタマイズなどのため、ウィンドウを移動したい場合があります。たとえば、 ILA のステー
タスと波形ウィンドウの両方を表示しつつ、同じダッシュボードで VIO プローブを制御するようにしたいとします。
このような場合、必要に応じてダッシュボードをカスタマイズすることをお勧めします。
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第 9 章 : ハードウェアでのロジックデザインのデバッグ
ダッシュボードのオプション
ダッシュボードの左端には [Dashboard Options] があり、スライドさせて表示できます。ダッシュボード左側にある >>
ボタンを押すと、この [Dashboard Options] が開きます。 [Dashboard Options] では、特定ダッシュボードに表示される
ウィンドウを制御するための設定を行うことができます。たとえば、 ILA ダッシュボードに VIO ウィンドウの 1 つを
含めるよう、カスタマイズしたいとします。次に示すように、 [Dashboard Options] で含めたい VIO ウィンドウをク
リックすると、 ILA ダッシュボードにそれが表示されるようになります。これで VIO プローブを追加して、 ILA ウィ
ンドウをトリガーさせることができます。
X-Ref Target - Figure 9-6
図 9‐6 : ダッシュボードオプションの追加
また、 [Dashboard Options] を閉じる場合も、ダッシュボード左側にある >> ボタンを押します。
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第 9 章 : ハードウェアでのロジックデザインのデバッグ
新規ダッシュボードの作成
[Dashboard Options] を使用してデフォルトのダッシュボードをカスタマイズするだけでなく、新しいダッシュボード
を作成することもできます。新規ダッシュボードを作成するには、図 9-7 のように [Hardware] ビューでデバッグコア
オブジェクトを右クリックし、 [Dashboard] → [New Dashboard] をクリックします。
X-Ref Target - Figure 9-7
図 9‐7 : 新規ダッシュボードの作成
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第 9 章 : ハードウェアでのロジックデザインのデバッグ
[New Dashboard] ダイアログボックスが表示されたら、必要に応じてダッシュボードをカスタマイズします。
X-Ref Target - Figure 9-8
図 9‐8 : [New Dashboard] ダイアログボックス
次の図に示すように、ツールバーの [Dashboard] ボタンをクリックして新しいダッシュボードを作成することもでき
ます。
X-Ref Target - Figure 9-9
図 9‐9 : ツールバーの [Dashboard] ボタン
ヒント : デバッグコアに関連付けられているダッシュボードをすべて表示させるには、 [Hardware] ビューでデバッグ
コアを右クリックし、 [Dashboard] をクリックします。または、 [Hardware] ビューでデバッグコアをダブルクリック
すると、そのコアに関連付けられているダッシュボードのリストが開きます。
ヒント : ダッシュボードに 1 つのウィンドウをフロートさせる場合は、そのウィンドウだけのダッシュボードを作成
して、そのダッシュボードをフロートさせることをお勧めします。
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第 9 章 : ハードウェアでのロジックデザインのデバッグ
ダッシュボードの ILA 波形ウィンドウ
ILA 波形ウィンドウは 1 つのダッシュボードに 1 つしか表示できません。別のダッシュボードにある波形ウィンドウ
をクリックすると、図 9-10 のように、ウィンドウを移動させるかどうかを確認するメッセージが表示されます。
X-Ref Target - Figure 9-10
図 9‐10 : ILA 波形ウィンドウの移動を確認するメッセージ
[OK] をクリックすると、波形ウィンドウは指定のダッシュボードに移動します。
ヒント : 波形ウィンドウを閉じるときは ILA データを保存してください。
システムモニターのダッシュボード
XADC/システムモニターのウィンドウは、別のダッシュボードに含めたり、それ用のダッシュボードを作成するこ
ともできます。
X-Ref Target - Figure 9-11
図 9‐11 : システムモニターのダッシュボード
デフォルトダッシュボードへのリセットダッシュボードは、ツールバーの [Dashboard] をクリックし、 [Reset to Default] をクリックして、デフォルトの状態に
戻すことができます。
X-Ref Target - Figure 9-12
図 9‐12 : デフォルトダッシュボードへのリセット
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第 9 章 : ハードウェアでのロジックデザインのデバッグ
ダッシュボードを閉じる
ツールバーの [Dashboard] をクリックし、 [Close All] をクリックすると、開いているダッシュボードをすべて閉じるこ
とができます。ダッシュボードはすべて削除され、これらのダッシュボードのユーザー設定も削除されます。
ウィンドウの右上にある [X] をクリックして、ダッシュボードを 1 つずつ閉じることもできます。そのダッシュボー
ドのユーザー設定も削除されます。
ユーザーダッシュボード設定の保存
ユーザーダッシュボード設定は Vivado IDE で自動的に保存されます。プロジェクトを閉じて、再び開くと、ユーザー
設定はハードウェアマネージャーに戻ります。
計測のための ILA コアの設定
デザインに追加した ILA コアは、 [Hardware] ビューのターゲットデバイスの下に表示されます。 ILA コアが表示され
ていない場合は、デバイスを右クリックして [Refresh Device] をクリックします。 FPGA デバイスが再度スキャンさ
れ、 [Hardware] ビューの表示が更新されます。
注記 : FPGA デバイスをプログラムまたは更新しても ILA コアが表示されない場合は、デバイスが正しい BIT ファイ
ルでプログラムされているか、インプリメント済みデザインに ILA コアが含まれているかを確認してください。ま
た、 BIT に該当する適切な .LTX プローブファイルがデバイスに関連付けられているかどうか確認してください。
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第 9 章 : ハードウェアでのロジックデザインのデバッグ
ILA コア (図 9-1 では hw_ila_1) を選択すると、 [ILA Core Properties] ビューにプロパティが表示されます。 ILA コアに
対応するプローブをすべて表示させるには、[Windows] → [Debug Probes] をクリックします。これで79 ページの図 9-13
にあるように [Debug Probes] ウィンドウが開きます。
X-Ref Target - Figure 9-13
図 9‐13 : さまざまなビューの ILA コア
プローブの追加
ILA ダッシュボードの特定ウィンドウに関連プローブを追加するには、ウィンドウのツールバーまたはワークスペー
スの緑色の + 記号をクリックします。
デバッグプローブ情報の書き込み
[Debug Probes] ビューには、 ILA および VIO コアを使用してプローブされるデザインのネットに関する情報が表示さ
れます。このデバッグプローブ情報はデザインから抽出され、通常 .ltx という拡張子のデータファイルに保存さ
れます。
デバッグプローブファイルは、インプリメンテーションプロセス中に自動的に作成されますが、
write_debug_probes Tcl コマンドを使用してデバッグプローブ情報をファイルに書き出すこともできます。
1.
合成済みデザインまたはネットリストデザインを開きます。
2.
write_debug_probes filename.ltx という Tcl コマンドを実行します。
重要 : 非プロジェクトモードを使用している場合は、 opt_design コマンドのすぐ後に write_debug_probes コ
マンドを手動で呼び出す必要があります。
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第 9 章 : ハードウェアでのロジックデザインのデバッグ
デバッグプローブ情報の読み出し
デバッグプローブファイルは、 Vivado IDE がプロジェクトモードで、 debug_nets.ltx というプローブファイル
がデバイスに関連付けられているビットストリームプログラムファイル (.bit) と同じディレクトリにある場合、自
動的にハードウェアデバイスに関連付けられます。
プローブファイルの場所を指定するには、次の手順に従います。
1.
[Hardware] ビューでハードウェアデバイスを選択します。
2.
[Hardware Device Properties] ビューでプローブファイルの場所を設定します。
3.
[Hardware] ビューでハードウェアデバイスを右クリックし、[Refresh Device] をクリックすると、デバッグプロー
ブファイルの内容が読み込まれ、ハードウェアデバイスで実行されるデザイン内のデバッグコアとその情報が
関連付けられ、検証されます。
次の Tcl コマンドを使用してディレクトリを設定し、 C:\myprobes.ltx というデバッグプローブファイルをター
ゲットボードの最初のデバイスに関連付けることもできます。
% set_property PROBES.FILE {C:/myprobes.ltx} [lindex [get_hw_devices] 0]
% refresh_hw_device [lindex [get_hw_devices] 0]
デバッグプローブの名前変更
[Debug Probes] ビューを使用すると、 ILA または VIO コアに含まれるデバッグプローブの名前を変更できます。デ
バッグプローブは、コアの既存の波形ビューアーに追加するか、 ILA ダッシュボードのさまざまなトリガーおよび
キャプチャウィンドウに追加できます。これらの名前は、デバッグプローブに関連したカスタム、ロング、ショー
トのいずれかの形式にできます。
これらを実行するには、 ILA/VIO コアのデバッグプローブを右クリックし、次のいずれかをクリックします。
•
[Rename] : プローブ名を付け直すことができます。
•
[Name] : デバッグプローブの名前をロング、ショート、カスタムなどの形式にできます。 Vivado IDE のビューで
は、デバッグプローブへの参照が、ここでユーザーの選択した名前で表示されます。
°
[Long] : プローブされる信号またはバスの階層すべてが表示されます。
°
[Short] : プローブされる信号名またはバス名が表示されます。
°
[Custom] : 信号またはバスに付けられたカスタム名が表示されます。
ILA デフォルトダッシュボードの使用
ILA ダッシュボード (81 ページの図 9-14) には、 ILA コアに関するすべてのステータスおよび制御情報が表示されま
す。ハードウェアデバイスの更新により ILA コアが最初に検出されると、 ILA デフォルトダッシュボードが自動的
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第 9 章 : ハードウェアでのロジックデザインのデバッグ
に開きます。ダッシュボードを手動で開いたり、開き直したりする必要がある場合は、 [Hardware] ビューで ILA コア
オブジェクトを右クリックし、 [Default Dashboard] をクリックします。
X-Ref Target - Figure 9-14
図 9‐14 : ILA ダッシュボード ILA ダッシュボードから、 ILA デバッグコアを次のように操作できます。
•
トリガーモード ([Trigger mode]) を設定して、トリガーするハードウェアのイベントを指定します。
°
[BASIC_ONLY] : デバッグプローブ比較結果の基本的な AND/OR 機能が満たされたときに ILA コアをトリ
ガーします。
°
[ADVANCED_ONLY] : ILA コアをユーザー定義のステートマシンで指定したようにトリガーします。
°
[TRIG_IN_ONLY] : ILA コアの TRIG_IN ピンが Low から High になると ILA コアをトリガーします。
°
[BASIC_OR_TRIG_IN] : ILA コアの TRIG_IN ピンと BASIC_ONLY トリガーモードの論理 OR の結果により
ILA コアをトリガーします。
°
[ADVANCED_OR_TRIG_IN] : ILA コアの TRIG_IN ピンと ADVANCED_ONLY トリガーモードの論理 OR の
結果により ILA コアをトリガーします。
•
トリガー出力モード ([TRIG_OUT mode]) を設定します。
•
キャプチャモード ([Capture mode]) を [ALWAYS] または [BASIC] に設定して、キャプチャされるデータをフィル
ター処理します。
•
ILA キャプチャウィンドウ ([Number of windows]) の数を設定します。
•
ILA キャプチャウィンドウのデータの深さ ([Window data depth]) を設定します。
•
トリガー位置 ([Trigger position in window]) をキャプチャウィンドウ内のサンプルに設定します。
•
ILA デバッグコアのトリガーおよびキャプチャステータスを監視します。
BASIC トリガーモードの使用
BASIC トリガーモードは、トリガー条件 (デバッグプローブコンパレータのグローバルブール代数式) を記述する
ために使用されます。トリガーモードを BASIC_ONLY または BASIC_OR_TRIG_IN に設定するとイネーブルになり
ます。このトリガー条件とデバッグプローブ比較値を作成するには、 [Basic Trigger Setup] ビュー (図 9-15) を使用し
ます。
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第 9 章 : ハードウェアでのロジックデザインのデバッグ
X-Ref Target - Figure 9-15
図 9‐15 : ILA の [Basic Trigger Setup] ビュー
set_property Tcl コマンドを使用しても、 ILA コアのトリガーモードを変更できます。たとえば、 ILA コア
hw_ila_1 のトリガーモードを BASIC_ONLY に変更するには、次のコマンドを使用します。
set_property CONTROL.TRIGGER_MODE BASIC_ONLY [get_hw_ilas hw_ila_1]
[Basic Trigger Setup] ビューへのプローブの追加
BASIC トリガーモードを使用するには、まずトリガー条件にどの ILA デバッグプローブを含めるかを決定します。
これには、[Debug Probes] ビューで ILA デバッグプローブを選択し、右クリックして [Add Probes to Basic Trigger Setup]
をクリックするか、プローブを [Basic Trigger Setup] ビューにドラッグアンドドロップします。
注記 : 最初のプローブは [Basic Trigger Setup] ビューのどこにでもドラッグアンドドロップできますが、2 つ目からは
最初のプローブの上にドロップする必要があります。新しいプローブは、常に前に追加されたプローブの上に追加さ
れます。同じようにドラッグアンドドロップして、表内のプローブを並び替えることもできます。
重要 : トリガー条件には、 [Basic Trigger Setup] ビュー内のプローブのみを含めることができます。このビューに含ま
れないプローブはドントケア値に設定され、トリガー条件には使用されません。
[Basic Trigger Setup] ビューからプローブを削除するには、そのプローブを選択して Delete キーを押すか、右クリック
して [Remove] をクリックします。
BASIC トリガー比較値の設定
ILA コアのプローブ入力における等価条件または不等価条件の検出には、 ILA デバッグプローブトリガーコンパ
レータが使用されます。トリガー条件は、各 ILA プローブトリガーコンパレータの結果をブール AND、OR、NAND、
または NOR で計算した結果になります。 ILA プローブの比較値を指定するには、 [Basic Trigger Setup] ビューの ILA
デバッグプローブの [Compare Value] セルをクリックし、 [Compare Value] ダイアログボックスを開きます (図 9-16)。
X-Ref Target - Figure 9-16
図 9‐16 : ILA プローブの [Compare Value] ダイアログボックス
ヒント : 基数を変更する前に、新しい基数に適用される文字列に値を設定していることを確認してください。
ILA プローブの比較値の設定
[Compare Value] ダイアログボックスでは、次の 3 つのフィールドを設定します。
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第 9 章 : ハードウェアでのロジックデザインのデバッグ
1.
2.
3.
[Operator] : 比較演算子を指定します。有効な値は、次のとおりです。
°
== (等価)
°
!= (不等価)
°
< (小なり )
°
<= (以下)
°
> (大なり )
°
>= (以上)
[Radix] : 値の基数を指定します。有効な値は、次のとおりです。
°
[B] (2 進数)
°
[H] (16 進数)
°
[O] (8 進数)
°
[U] (符号なし 10 進数)
°
[S] (符号付き 10 進数)
[Value] : ILA デバッグコアのプローブ入力に接続されているデザインのネット上の実際の値と、 [Operator] で指
定した演算子を使用して比較する値を指定します。 [Radix] の設定によって、次の値を指定できます。
°
°
°
°
[Binary] (2 進数)
-
0 : 論理 0
-
1 : 論理 1
-
X : ドントケア
-
R : 立ち上がり遷移
-
F : 立ち下がり遷移
-
B : 立ち上がり遷移または立ち下がり遷移のいずれか
-
N : 遷移なし (現在のサンプル値は前の値と同じ )
[Hexadecimal] (16 進数)
-
X : 値の文字に対応するすべてのビットがドントケア値
-
0 ～ 9 : 0 ～ 9 の値
-
A ～ F : 10 ～ 15 の値
[Octal] (8 進数)
-
X : 値の文字に対応するすべてのビットがドントケア値
-
0 ～ 7 : 0 ～ 7 の値
[Unsigned Decimal] (符号なし 10 進数)
-
°
正の整数値
[Signed Decimal] (符号付き 10 進数)
-
整数値
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第 9 章 : ハードウェアでのロジックデザインのデバッグ
BASIC トリガー条件の設定
[Basic Trigger Setup] ビューの左側のツールバーボタンには、論理ゲートのアイコンが表示されます (図 9-17)。これを
使用してトリガー条件を設定できます。 set_property Tcl コマンドを使用しても、 ILA コアのトリガー条件を変更
できます。
set_property CONTROL.TRIGGER_CONDITION AND [get_hw_ilas hw_ila_1]
表 9-1 に、これら 4 つの値の意味を示します。
X-Ref Target - Figure 9-17
図 9‐17 : BASIC トリガー条件の設定
表 9‐1 : BASIC トリガー条件の設定の説明 GUI のトリガー条件設定
Global AND
Global OR
Global NAND
Global NOR
CONTROL.TRIGGER_CONDITION プロパティ値
トリガー条件出力
AND
すべてのプローブコンパレータが true の
場合にトリガー条件が true となり、それ以
外の場合は false となります。
OR
少なくとも 1 つのプローブコンパレータが
true の場合にトリガー条件が true となり、
それ以外の場合は false となります。
NAND
少なくとも 1 つのプローブコンパレータが
false の場合にトリガー条件が true となり、
それ以外の場合は false となります。
NOR
すべてのプローブコンパレータが false の
場合にトリガー条件が ture となり、それ以
外の場合は false となります。
重要 : ILA コアに 2 つ以上のデバッグプローブが含まれ、それらが ILA コアの物理的なプローブポート 1 つを共有
するために連結されている場合、サポートされるトリガー条件は Global AND (AND) および Global NAND (NAND) の
みになります。 Global OR (OR) および Global NOR (NOR) 関数は、プローブポートコンパレータロジックの制限のた
め、サポートされません。 Global OR (OR) および Global NOR (NOR) トリガー条件設定を使用するには、各ネットま
たはバスネットを ILA コアの個別のプローブポートに割り当てるようにしてください。
ADVANCED トリガーモードの使用
ILA コアは、コア生成時または挿入時に次のアドバンストリガー機能を含めるようにコンフィギュレーションできま
す。
•
最大 16 ステートまでのステートマシンをトリガー
•
各ステートには 1 ～ 3 方向条件分岐を含めることが可能
•
トリガーステートマシンプログラムに最大 4 つのカウンターを使用し、複数のイベントを追跡
•
トリガーステートマシンプログラムに最大 4 つのカウンターを使用し、特定の分岐がいつ処理されるかを示す
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第 9 章 : ハードウェアでのロジックデザインのデバッグ
•
ステートマシンで goto、 trigger、さまざまなカウンターおよびフラグ関連アクションを実行可能
ハードウェアデバイスで実行されるデザインに含まれる ILA コアにアドバンストリガー機能がある場合、 ILA ダッ
シュボードの [ILA Properties] ビューの [Trigger mode] を [ADVANCED_ONLY] または [ADVANCED_OR_TRIG_IN] に
設定すると、 ADVANCED トリガーモードをイネーブルにできます。
トリガーステートマシンプログラムファイルの指定
[Trigger mode] を [ADVANCED_ONLY] または [ADVANCED_OR_TRIG_IN] に設定すると、 ILA ダッシュボードで次の
2 つが変更されます。
1.
[Trigger State Machine] という新しいビューが [ILA Properties] ビュー内に表示されます。
2.
[Basic Trigger Setup] ビューの代わりに [Trigger State Machine] コードエディタービューが表示されます。
ILA トリガーステートマシンプログラムを初めて指定する場合、 [Trigger State Machine] コードエディタービューは
図 9-18 のように表示されます。
X-Ref Target - Figure 9-18
図 9‐18 : トリガーステートマシンプログラムファイルを作成または開く
新しいトリガーステートマシンを作成するには、 [Create new trigger state machine] リンクをクリックします。既存の
トリガーステートマシンを開くには、[Open existing trigger state machine] リンクをクリックしてトリガーステートマ
シンプログラムファイル (.tsm) を開きます。既存のトリガーステートマシンプログラムファイルは、 ILA ダッ
シュボードの [ILA Properties] ビューの [Trigger state machine] テキストフィールドまたは参照ボタンを使用しても開
くことができます。
トリガーステートマシンプログラムの編集
トリガーステートマシンプログラムファイルを作成したら、 [Trigger State Machine] コードエディタービューに単
純なトリガーステートマシンがデフォルトで表示されます (図 9-19)。
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第 9 章 : ハードウェアでのロジックデザインのデバッグ
X-Ref Target - Figure 9-19
図 9‐19 : 単純なデフォルトのトリガーステートマシンプログラム
単純なデフォルトのトリガーステートマシンプログラムは、デバッグプローブまたはトリガー設定に関係なく ILA
コアのコンフィギュレーションを有効にするためのものです。これにより、トリガーステートマシンプログラムを
変更しなくても ILA コアに対して [Run Trigger] をクリックできます。
トリガーステートマシンプログラムを変更して、高度なトリガー条件をインプリメントすることもできます。図 9-19
に示す単純なステートマシンの冒頭のコメント部分には、 Vivado IDE のビルトイン言語テンプレート (87 ページの
図 9-20) を使用してトリガーステートマシンプログラムを構築する方法が説明されています。例も含めた ILA トリ
ガーステートマシン言語の説明は、付録 B 「トリガーステートマシンの言語記述」を参照してください。
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第 9 章 : ハードウェアでのロジックデザインのデバッグ
X-Ref Target - Figure 9-20
図 9‐20 : トリガーステートマシンの言語テンプレート
トリガーステートマシンのコンパイル
トリガーステートマシンは、 ILA をトリガーするたびにコンパイルされます。 ILA をトリガーまたはトリガー待機
状態にせずにトリガーステートマシンをコンパイルするには、 ILA ダッシュボードのツールバーにある [Compile
trigger state machine] ボタンをクリックします (87 ページの図 9-21)。
X-Ref Target - Figure 9-21
図 9‐21 : トリガー待機状態にせずにトリガーステートマシンをコンパイル
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第 9 章 : ハードウェアでのロジックデザインのデバッグ
トリガー入力ポートおよび出力ポートのイネーブル
ILA コアは、専用トリガー入力ポート (TRIG_IN と TRIG_IN_ACK) および専用トリガー出力ポート (TRIG_OUT と
TRIG_OUT_ACK) を含めるよう、コアの生成時にコンフィギュレーションできます。 ILA コアでトリガー入力ポート
がイネーブルになっている場合、次のトリガーモード設定を使用して TRIG_IN ポートにイベントをトリガーできま
す。
•
BASIC_OR_TRIG_IN : ILA コアの TRIG_IN ピンと BASIC_ONLY トリガーモードの論理 OR の結果により ILA
コアをトリガーします。
•
ADVANCED_OR_TRIG_IN : ILA コアの TRIG_IN ピンと ADVANCED_ONLY トリガーモードの論理 OR の結果
により ILA コアをトリガーします。
•
TRIG_IN_ONLY : ILA コアの TRIG_IN ピンが Low から High になると ILA コアをトリガーします。
ILA コアでトリガー出力ポートがイネーブルになっている場合、次の TRIG_OUT モードを使用して TRIG_OUT ポー
トへのトリガーイベントの伝搬を制御できます。
•
DISABLED : TRIG_OUT ポートをディスエーブルにします。
•
TRIGGER_ONLY : BASIC/ADVANCED トリガー条件の結果を TRIG_OUT ポートに伝搬します。
•
TRIG_IN_ONLY : TRIG_IN ポートを TRIG_OUT ポートに伝搬します。
•
TRIGGER_OR_TRIG_IN : BASIC/ADVANCED トリガー条件の論理 OR 結果と TRIG_IN ポートを TRIG_OUT ポー
トに伝搬します。
キャプチャモード設定のコンフィギュレーション
ILA コアは、コアのステータスが Pre-Trigger、 Waiting for Trigger、または Post-Trigger の場合にデータサンプルをキャ
プチャできます (詳細は 93 ページの「トリガーおよびキャプチャステータスの表示」を参照)。各サンプルがキャプ
チャされる前に評価される条件は、 [Capture mode] ドロップダウンリストから選択します。
•
[ALWAYS] : キャプチャ条件に関係なく指定したクロックサイクル中のデータサンプルを格納します。
•
[BASIC] : キャプチャ条件が真の場合にのみ指定したクロックサイクル中のデータサンプルを格納します。
set_property Tcl コマンドを使用しても、 ILA コアのキャプチャモードを変更できます。たとえば、 ILA コア
hw_ila_1 のキャプチャモードを BASIC に変更するには、次のコマンドを使用します。
set_property CONTROL.CAPTURE_MODE BASIC [get_hw_ilas hw_ila_1]
BASIC キャプチャモードの使用
BASIC キャプチャモードは、トリガー条件 (デバッグプローブコンパレータのグローバルブール代数式) を記述す
るために使用されます。このキャプチャ条件とデバッグプローブ比較値を作成するには、[Basic Capture Setup] ビュー
(図 9-22) を使用します。
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第 9 章 : ハードウェアでのロジックデザインのデバッグ
X-Ref Target - Figure 9-22
図 9‐22 : BASIC キャプチャ条件の設定
[Basic Capture Setup] ビューの設定
[Basic Capture Setup] ビューでデバッグプローブと BASIC キャプチャ条件を設定するプロセスは、[Basic Trigger Setup]
ビューのデバッグプローブを設定するプロセスとほぼ同じです。
•
プローブを [Basic Capture Setup] ビューに追加する方法は、 82 ページの「[Basic Trigger Setup] ビューへのプロー
ブの追加」を参照してください。
•
[Basic Capture Setup] ビューで各プローブの比較値を設定する方法は、 82 ページの「ILA プローブの比較値の設
定」を参照してください。
•
[Basic Capture Setup] ビューで BASIC キャプチャ条件を設定する方法は、 84 ページの「BASIC トリガー条件の設
定」を参照してください。主な違いは、キャプチャ条件を制御する
ILA
コアのプロパティが
CONTROL.CAPTURE_CONDITION である点です。
キャプチャウィンドウの数の設定
ILA キャプチャデータバッファーは複数のキャプチャウィンドウに分割でき、各ウィンドウの深さは 1 ～ (((バッ
ファーサイズ) / ( ウィンドウの数)) - 1) の間の 2 のべき乗値です。たとえば、 ILA データバッファーのサンプル深さ
が 1024 で、 4 つのキャプチャウィンドウに分割する場合、各ウィンドウのサンプル深さは 256 までになります。各
キャプチャウィンドウには、キャプチャウィンドウにデータが格納されるトリガーイベントに対応する独自のトリ
ガーマークがあります。
ヒント : ILA データキャプチャバッファーが完全にフルになる前に [Stop Trigger] をクリックすると、それまでにフ
ルになったキャプチャウィンドウがアップロードされて表示されます。たとえば、 ILA データバッファーが 4 つの
ウィンドウに分割されており、そのうち 3 つがフルになっている場合、 [Stop Trigger] をクリックすると ILA コアが停
止し、フルになっている 3 つのキャプチャウィンドウがアップロードされて表示されます。
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第 9 章 : ハードウェアでのロジックデザインのデバッグ
次の表は、 [Number of Capture Windows] に 1 より大きな値を、 [Trigger Position] に 0 を設定した場合の Vivado ランタ
イムソフトウェアおよびハードウェアの関連を示しています。
表 9‐2 : [Number of Capture Windows] > 1 および [Trigger Position] = 0
ソフトウェア
ハードウェア
ユーザーが ILA コアでトリガーを実行
•
•
•
•
•
•
Windows 0 : ILA が待機状態
Windows 0 : ILA がトリガーする
Windows 0 : ILA がキャプチャウィンドウ 0 を一杯にする
Windows 1 : ILA が再び待機状態
Windows 1 : ILA がトリガーする
Windows 1 : ILA がキャプチャウィンドウ 1 を一杯にする
…
• Window n-1 : ILA が再び待機状態
• Window n-1 : ILA がトリガーする
• Window n-1 : ILA がキャプチャウィンドウ n を一杯にする
ILA キャプチャバッファー全体がフルになる
データがアップロードされ表示
前のウィンドウの最後でキャプチャされたサンプル直後にク
ロックサイクルでトリガーの準備が完了するように、 ILA コ
アが再び待機状態になります。
次の表は、 [Number of Capture Windows] に 1 より大きな値を、 [Trigger Position] に 0 より大きな値を設定した場合の
Vivado ランタイムソフトウェアおよびハードウェアの関連を示しています。
表 9‐3 : [Number of Capture Windows] > 1 および [Trigger Position] > 0
ソフトウェア
ハードウェア
ユーザーが ILA コアでトリガーを実行
• Windows 0 : ILA が待機状態
• Windows 0 : ILA がキャプチャバッファーをトリガー位置ま
で一杯にする
• Windows 0 : ILA がトリガーする
• Windows 0 : ILA がキャプチャウィンドウ 0 の残りを一杯に
する
• Windows 1 : ILA が再び待機状態
• Windows 1 : ILA がキャプチャバッファーをトリガー位置ま
で一杯にする
• Windows 1 : ILA がトリガーする
• Windows 1 : ILA がキャプチャバッファーを一杯にする
• Windows 1 : ILA がウィンドウ 1 を一杯にする
…
• Window n-1 : ILA が再び待機状態
• Window n-1 : ILA がキャプチャバッファーをトリガー位置
まで一杯にする
• Window n-1 : ILA がトリガーする
• Window n-1 : ILA がキャプチャバッファーを一杯にする
• Window n-1 : ILA がウィンドウ n を一杯にする
ILA キャプチャバッファー全体がフルになる
データがアップロードされ表示
ILA がキャプチャデータをトリガー位置まで一杯にしたの
で、2 つのウィンドウ間でトリガーが行われない可能性もあり
ます。
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第 9 章 : ハードウェアでのロジックデザインのデバッグ
キャプチャウィンドウでのトリガー位置の設定
[Capture Mode Settings] ビューの [Trigger position] または [ILA Core Properties] ビューの [Trigger Position] プロパティを
使用して、キャプチャされたデータウィンドウのトリガーマーカーの位置を設定します。トリガー位置は、キャプ
チャデータウィンドウの任意のサンプル番号に設定できます。たとえば、サンプル数が 1024 のキャプチャデータ
ウィンドウの場合は次のようになります。
•
サンプル番号 0 は、キャプチャデータウィンドウの最初 (一番左) のサンプルに対応します。
•
サンプル番号 1023 は、キャプチャデータウィンドウの最後 (一番右) のサンプルに対応します。
•
サンプル番号 511 および 512 は、キャプチャデータウィンドウの中央のサンプルに対応します。
set_property Tcl コマンドを使用しても ILA コアのトリガー位置を変更できます。
set_property CONTROL.TRIGGER_POSITION 512 [get_hw_ilas hw_ila_1]
キャプチャウィンドウでのデータ深さの設定
[Capture Mode Settings] ビューの [Data Depth] または [ILA Core Properties] ビューの [Capture data depth] プロパティを使
用して、 ILA コアのキャプチャデータウィンドウのデータ深さを設定します。データ深さは、 1 から ILA コアの最
大データ深さの間の 2 のべき乗値に設定できます ( コアの生成時または挿入時に設定)。
注記 : ネットリスト挿入プローブフローでデザインに追加した ILA コアのキャプチャバッファーの最大データ深さ
を設定する方法は、 59 ページの「デバッグコアのプロパティの変更」を参照してください。
set_property Tcl コマンドを使用しても ILA コアのデータ深さを変更できます。
set_property CONTROL.DATA_DEPTH 512 [get_hw_ilas hw_ila_1]
トリガーの実行
ILA コアにトリガーを供給する方法には、次の 2 つのモードがあります。
•
[Run Trigger] : ILA ダッシュボードまたは [Hardware] ビューで ILA コアを選択し、ツールバーの [Run Trigger] を
クリックすると、 ILA コアの BASIC または ADVANCED トリガー設定で定義されたトリガーイベントを検出で
きるようになります。
•
[Run Trigger Immediate] : ILA ダッシュボードまたは [Hardware] ビューで ILA コアを選択し、ツールバーの [Run
Trigger Immediate] をクリックすると、 ILA コアのトリガー設定に関係なく ILA コアが即座にトリガーされます。
このコマンドは、 ILA コアのプローブ入力のすべてのアクティビティをキャプチャして、デザインの動きを検出
するのに便利です。
ILA コアを右クリックし、 [Run Trigger] または [Run Trigger Immediate] をクリックしても、同じ操作を実行できます
(図 9-23)。
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第 9 章 : ハードウェアでのロジックデザインのデバッグ
X-Ref Target - Figure 9-23
図 9‐23 : ILA コアのトリガーコマンド
ヒント : [Hardware] ビューで ILA コアを選択して、 [Run Trigger]、 [Run Trigger Immediate] または [Stop Trigger] ボタン
を使用すると、複数の ILA コアのトリガーを実行または停止できます。また、 [Hardware] ビューでデバイスを選択
し、ツールバーの適切なボタンをクリックすると、そのデバイスのすべての ILA コアのトリガーを実行または停止で
きます。
トリガーの停止
ILA コアのトリガーを停止するには、 ILA コアを選択し、 ILA ダッシュボードまたは [Hardware] ビューのツールバー
の [Stop Trigger] をクリックします。 ILA コアを右クリックし、 [Stop Trigger] をクリックしても、同じ操作を実行でき
ます (図 9-23)。
自動再トリガーの使用
ILA コアの右クリックメニューの [Enable Auto Re-Trigger] または ILA ダッシュボードのツールバーの対応するボタン
をクリックすると、トリガー、アップロード、表示処理が正しく完了した後に、 ILA コアが自動的にトリガー待機状
態になります。 ILA コアに対応する波形ビューアーに表示されたキャプチャデータは、トリガーイベントごとに上
書きされます。 [Auto Re-Trigger] オプションは、 [Run Trigger] および [Run Trigger Immediate] コマンドと共に使用でき
ます。動作中のトリガーを停止するには、 [Stop Trigger] をクリックします。
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第 9 章 : ハードウェアでのロジックデザインのデバッグ
次の表は [Auto Re-Trigger] オプションを使用した際の Vivado IDE ランタイムソフトウェアおよびハードウェア間の
関係を示しています。
表 9‐4 : [Auto Re‐Trigger] オプション
ソフトウェア
ハードウェア
ILA コアで [Auto Re-Trigger] オプション
をクリック
•
•
•
•
ILA が待機状態
ILA がトリガーする
ILA がキャプチャバッファーを一杯にする
ILA がフルになる
データがアップロードされ表示
• ILA が再び待機状態
• ILA がトリガーする
• ILA がキャプチャバッファーを一杯にする
• ILA がフルになる
ILA の「フル」イベントと ILA データの表示間多くの
サイクルがなくなります。
重要 : ILA データがいっぱいになって、データがアップロードされて GUI に表示されるまでの間には遅延があるの
で、 ILA をトリガーできたかもしれないイベント間のサイクルを逃してしまう可能性が高くなります。
トリガーおよびキャプチャステータスの表示
ILA デバッグコアのトリガーおよびキャプチャステータスは、 Vivado IDE では次の 2 箇所に表示されます。
•
[Hardware] ビューの ILA デバッグコアの行の [Status] 列
•
ILA ダッシュボードの [Trigger Capture Status] ビュー
[Hardware] ビューの [Status] 列には、各 ILA コアのステータスが示されます (94 ページの表 9-5)。
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第 9 章 : ハードウェアでのロジックデザインのデバッグ
表 9‐5 : ILA コアのステータス
ILA コアの
ステータス
説明
Idle
ILA コアはアイドル状態であり、トリガーの実行を待機している状態です。トリガー位置
が 0 の場合、トリガーが実行されると ILA コアが Waiting for Trigger ステータスになりま
す。それ以外の場合は、 Pre-Trigger ステータスになります。
Pre-Trigger
ILA コアがトリガー前のデータをデータキャプチャウィンドウに取り込んでいます。ト
リガー前のデータがキャプチャされると、 ILA コアは Waiting for Trigger ステータスにな
ります。
Waiting for
Trigger
ILA コアのトリガー待機状態になり、 BASIC または ADVANCED トリガー設定で定義さ
れたトリガーイベントが発生するのを待機中です。トリガーが発生すると、トリガー位
置がキャプチャウィンドウの最後のデータサンプルに設定されている場合、 ILA コアは
Full ステータスになります。それ以外の場合は、 Post-Trigger ステータスになります。
Post-Trigger
ILA コアがトリガー後のデータをデータキャプチャウィンドウに取り込んでいます。ト
リガー後のデータがキャプチャされると、 ILA コアは Full ステータスになります。
Full
ILA コアキャプチャウィンドウがフルであり、ホストに表示するようアップロード中で
す。データがアップロードされて表示されると、 ILA コアは Idle ステータスになります。
ILA ダッシュボードの [Trigger Capture Status] ビューの内容は、ILA コアの [Trigger mode] の設定によって異なります。
部分的バッファーキャプチャ
ILA データキャプチャバッファーが完全にフルになる前に [Stop Trigger] をクリックすると、それまでにフルになっ
たキャプチャウィンドウがアップロードされて表示されます。たとえば、 ILA データバッファーが 4 つのウィンド
ウに分割されており、そのうち 3 つがフルになっている場合、 [Stop Trigger] をクリックすると ILA コアが停止し、フ
ルになっている 3 つのキャプチャウィンドウがアップロードされて表示されます。また、 [Stop Trigger] をクリックす
ると、 ILA コアが停止して、一部埋まったキャプチャウィンドウが開きます (そのキャプチャウィンドウでトリガー
イベントが発生している場合)。
BASIC トリガーモードのトリガーおよびキャプチャステータス
[Trigger mode] を BASIC に設定すると、 [Trigger Capture Status] ビューには次の 2 つのステータスインジケーターが表
示されます (図 9-24)。
•
[Core status] : ILA コアのトリガー /キャプチャエンジンのステータスを示します (ステータスインジケーターの
詳細は表 9-5 を参照)。
•
[Capture status] : 現在のキャプチャウィンドウ、そのウィンドウでキャプチャされた現在のサンプル数、 ILA コ
アでキャプチャされたサンプル総数を示します。これらの数値は、 ILA コアのステータスが Idle になると 0 にリ
セットされます。
X-Ref Target - Figure 9-24
図 9‐24 : BASIC トリガーモードの [Trigger Capture Status] ビュー
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第 9 章 : ハードウェアでのロジックデザインのデバッグ
ADVANCED トリガーモードのトリガーおよびキャプチャステータス
[Trigger mode] を ADVANCED に設定すると、[Trigger Capture Status] ビューには次の 4 つのステータスインジケーター
が表示されます (図 9-25)。
•
[Core status] : ILA コアのトリガー /キャプチャエンジンのステータスを示します (ステータスインジケーターの
詳細は94 ページの表 9-5 を参照)。
•
[Trigger State Machine Flags] : 4 つのトリガーステートマシンフラグの現在のステートを示します。
•
[Trigger State] : コアのステータスが Waiting for Trigger の場合、トリガーステートマシンの現在のステートを示
します。
•
[Capture status] : 現在のキャプチャウィンドウ、現在のキャプチャウィンドウでキャプチャされた現時点でのサ
ンプル数、 ILA コアでキャプチャされたサンプルの総数を示します。これらの数値は、 ILA コアのステータスが
Idle になると 0 にリセットされます。
X-Ref Target - Figure 9-25
図 9‐25 : ADVANCED トリガーモードの [Trigger Capture Status] ビュー
ILA プローブ情報の記述
[Debug Probes] ビューの [ILA Cores] タブには、 ILA コアを使用してプローブされるデザインのネットに関する情報が
表示されます。この ILA プローブ情報はデザインから抽出され、通常 .ltx という拡張子のデータファイルに保存
されます。
ILA プローブファイルは、インプリメンテーションプロセス中に自動的に作成されますが、 write_debug_probes
Tcl コマンドを使用してデバッグプローブ情報をファイルに書き出すこともできます。
1.
プロジェクトモードの場合は、合成済みデザインまたはネットリストデザインを開きます。非プロジェクトモー
ドの場合は、合成済みデザインチェックポイントを開きます。
2.
write_debug_probes filename.ltx という Tcl コマンドを実行します。
ILA プローブ情報の読み出し
ILA プローブファイルの名前が debug_nets.ltx で、デバイスに関連付けられているビットストリームプログラ
ムファイル (.bit) と同じディレクトリにある場合、自動的に FPGA ハードウェアデバイスに関連付けられます。
プローブファイルの場所を指定するには、次の手順に従います。
1.
[Hardware] ビューで FPGA デバイスを選択します。
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第 9 章 : ハードウェアでのロジックデザインのデバッグ
2.
[Hardware Device Properties] ビューでプローブファイルのディレクトリを設定します。
3.
[Apply] をクリックして変更を適用します。
プローブファイルの場所は、次の set_property Tcl コマンドを使用しても設定できます。
set_property PROBES.FILE {C:/myprobes.ltx} [lindex [get_hw_devices] 0]
ILA コアからのデータを波形ビューアーで表示
ILA コアでキャプチャされたデータが Vivado IDE にアップロードされると、波形ビューアーに表示されます。 ILA コ
アでキャプチャされたデータの表示に波形ビューアーを使用する場合の詳細は、第 10 章「波形ウィンドウを使用し
た ILA プローブデータの表示」を参照してください。
ILA コアでキャプチャされたデータの保存および復元
ILA コアから直接アップロードされたキャプチャデータを表示するだけでなく、ファイルに保存して、ファイルから
データを読み込むこともできます。
ILA コアでキャプチャされたデータのファイルへの保存
ILA コアでキャプチャされたデータをアップロードしてファイルに保存するには、次の Tcl コマンドを使用します。
write_hw_ila_data my_hw_ila_data_file.ila [upload_hw_ila_data hw_ila_1]
この Tcl コマンドにより、 ILA コアでキャプチャされたデータがアップロードされ、 my_hw_ila_data_file.ila
というアーカイブファイルに保存されます。このアーカイブファイルには、波形データベースファイル、波形コン
フィギュレーションファイル、波形 CSV ファイル (カンマ区切り値)、およびデバッグプローブファイルが含まれま
す。
ILA コアでキャプチャされたデータのファイルからの読み込み
ILA コアでキャプチャされたデータをファイルから読み込むには、次の Tcl コマンドを使用します。
display_hw_ila_data [read_hw_ila_data my_hw_ila_data_file.ila]
この Tcl コマンドにより、保存されている ILA コアキャプチャデータが読み込まれ、波形ウィンドウに表示されます。
注記 : ILA データ波形ウィンドウの波形コンフィギュレーション設定 (仕切り、マーカー、色、プローブの基数など)
も、 ILA キャプチャデータアーカイブファイルに保存されます。保存されている ILA データを表示すると、保存さ
れている波形コンフィギュレーション設定が使用されます。
重要 : ILA キャプチャデータから作成した波形を開くのに open_wave_config コマンドを使用しないでください。この
コマンドはシミュレーションのみのコマンドであり、 ILA キャプチャデータ波形では正しく機能しません。
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第 9 章 : ハードウェアでのロジックデザインのデバッグ
計測のための VIO コアの設定
デザインに追加した VIO コアは、 [Hardware] ビューのターゲットデバイスの下に表示されます。 VIO コアが表示さ
れていない場合は、デバイスを右クリックして [Refresh Hardware] をクリックします。FPGA デバイスが再度スキャン
され、 [Hardware] ビューの表示が更新されます。
注記 : FPGA デバイスをプログラムまたは更新しても VIO コアが表示されない場合は、デバイスが正しい BIT ファイ
ルでプログラムされているか、インプリメント済みデザインに VIO コアが含まれているかを確認してください。ま
た、 BIT に該当する適切な .LTX プローブファイルがデバイスに関連付けられているかどうか確認してください。
VIO コア (図 9-26 では hw_vio_1) を選択すると、 [VIO Core Properties] ビューにプロパティが表示されます。 VIO を選
択すると、その VIO コアが [Debug Probes] ビューおよび Vivado IDE ワークスペースの VIO ダッシュボードでも選択
されます (図 9-27)。
X-Ref Target - Figure 9-26
図 9‐26 : [Hardware] ビューに表示される VIO コア
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第 9 章 : ハードウェアでのロジックデザインのデバッグ
X-Ref Target - Figure 9-27
図 9‐27 : さまざまなビューの VIO コア
VIO コアが Vivado IDE と同期しなくなることがあります。 VIO ステータスインジケーターの解釈方法については、
98 ページの「VIO コアのステータスの表示」を参照してください。
VIO コアの値を読み出したり書き込んだりするには、オブジェクトプロパティを使用します。
•
VIO 入力プローブの値を読み出すには、まず hw_vio オブジェクトを VIO コアの値で更新し、 hw_vio オブジェク
トのプロパティ値を取得します。詳細は、 100 ページの「VIO コアの入力プローブ」を参照してください。
•
VIO 出力プローブの値を書き込むには、まず hw_probe オブジェクトのプロパティ値を設定し、これらのプロパ
ティ値をハードウェアの VIO コアに確定して、値をコアの出力プローブポートに書き込みます。詳細は、
101 ページの「VIO コアの出力プローブ」を参照してください。
VIO コアのステータスの表示
VIO コアには、入力プローブが 0 個以上、出力プローブが 0 個以上あります (少なくとも入力プローブまたは出力プ
ローブが 1 個以上必要)。 [Hardware] ビューの示される VIO コアのステータスは、 VIO コアの出力プローブの現在の
状態を示します。表 9-6 に、 VIO コアのステータスと必要な操作を示します。
表 9‐6 : VIO コアのステータスと必要なユーザー操作 VIO のステータス
OK – Outputs Reset
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説明
VIO コアの出力は Vivado IDE と同期
しており、出力は初期 ( リセット ) 状態
です。
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必要なユーザー操作
なし
98
第 9 章 : ハードウェアでのロジックデザインのデバッグ
表 9‐6 : VIO コアのステータスと必要なユーザー操作 VIO のステータス
説明
必要なユーザー操作
OK
VIO コアの出力は Vivado IDE と同期
していますが、出力は初期 ( リセット )
状態ではありません。
なし
Outputs out-of-sync
VIO コアの出力が Vivado IDE と同期
していません。
次の 2 つのいずれかの操作を実行する必要があ
ります。
• [Hardware] ビューで VIO コアを右クリックし
て [Commit VIO Core Outputs] をクリックし、
Vivado IDE からの値を VIO コアに書き込みま
す。
• [Hardware] ビューで VIO コアを右クリックし
て [Refresh Input and Output Values from VIO
Core] をクリックし、Vivado IDE を VIO コア出
力プローブポートの現在の値でアップデート
します。
[Debug Probes] ビューでの VIO コアの表示
VIO のダッシュボードで + 記号をクリックすると、 VIO コアに関連付けられているデバッグプローブを表示、追加、
削除することができます。
VIO ダッシュボードの使用
VIO のデフォルトダッシュボードは最初は空白ですが、
図 9-28 に示すように VIO プローブを追加していきます。
X-Ref Target - Figure 9-28
図 9‐28 : VIO のデフォルトダッシュボード
VIO ダッシュボードには、 VIO コアに関するすべてのステータスおよび制御情報が表示されます。ハードウェアデ
バイスの更新により VIO コアが最初に検出されると、コアの VIO ダッシュボードが自動的に開きます。ダッシュボー
ドを手動で開いたり、開き直したりする必要がある場合は、 [Hardware] または [Debug Probes] ビューで VIO コアオブ
ジェクトを右クリックして [Open Dashboard] をクリックすると表示されます。
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第 9 章 : ハードウェアでのロジックデザインのデバッグ
VIO コアの入力プローブ
VIO コアの入力プローブは、実際のハードウェアの FPGA で実行されているデザインからの値を読み出すために使用
します。 VIO 入力プローブは通常、テスト中のデザインのステータスインジケーターとして使用されます。 VIO デ
バッグプローブは、VIO ダッシュボードの [VIO Probes] ビューに手動で追加する必要があります。この方法は、99 ペー
ジの「[Debug Probes] ビューでの VIO コアの表示」を参照してください。 VIO ダッシュボードの [VIO Probes] ビュー
では、 VIO 入力プローブは図 9-29 のように表示されます。
X-Ref Target - Figure 9-29
図 9‐29 : コアの入力プローブ
[VIO Probes] ビューを使用した VIO 入力の読み出し
VIO 入力プローブは、 VIO ダッシュボードの [VIO Probes] ビューに表示されます。各入力プローブが表で個別の行に
表示されます。 VIO 入力プローブの値は、 [Value] 列に示されます (図 9-29)。 VIO コアの入力値は、 VIO コアの更新
レートに基づいて、定期的にアップデートされます。更新レートを変更するには、 [VIO Properties] ビューで [Refresh
Rate (ms)] の値を変更するか、次の Tcl コマンドを使用します。
set_property CORE_REFRESH_RATE_MS 1000 [get_hw_vios hw_vio_1]
注記 : 更新レートを 0 に設定すると、 VIO コアからのすべての自動更新が停止します。また、小さい値を設定すると、
Vivado IDE の動作が遅くなることがあります。更新レートは 500ms 以上に設定することをお勧めします。
VIO 入力プローブの値を手動で読み出すには、 Tcl コマンドを使用します。たとえば、 VIO コア hw_vio_1 の
BUTTON_IBUF という入力プローブの値を更新して読み出すには、次の Tcl コマンドを使用します。
refresh_hw_vio [get_hw_vios {hw_vio_1}]
get_property INPUT_VALUE [get_hw_probes BUTTON_IBUF]
VIO 入力の表示タイプと基数の設定
VIO 入力プローブの表示タイプは、 VIO ダッシュボードの [VIO Probes] ビューで VIO 入力プローブを右クリックし、
次のいずれかを選択すると設定できます。
•
[Text] : 入力をテキストフィールドとして表示します。これが、 VIO 出力プローブベクター (幅が 2 ビット以上)
の唯一の表示タイプです。
•
[LED] : 入力を LED グラフィックで表示します。この表示タイプは、 VIO 入力プローブスカラーおよび VIO 入
力プローブベクターの個々のエレメントにのみ選択可能です。 High および Low の値を、次の 4 つの色のいずれ
かに設定できます。
°
グレー (オフ)
°
赤
°
緑
°
青
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VIO 入力プローブの表示タイプを [Text] に設定すると、基数を変更できます。これには、 VIO ダッシュボードの [VIO
Probes] ビューで VIO 入力プローブを右クリックし、次のいずれかをクリックします。
•
[Radix] → [Binary] : 基数を 2 進数に設定します。
•
[Radix] → [Octal] : 基数を 8 進数に設定します。
•
[Radix] → [Hex] : 基数を 16 進数に設定します。
•
[Radix] → [Unsigned] : 基数を符号なしの 10 進数に設定します。
•
[Radix] → [Signed] : 基数を符号付きの 10 進数に設定します。
VIO 入力プローブの基数は、 Tcl コマンドでも設定できます。たとえば、 BUTTON_IBUF という VIO 入力プローブの
基数を変更するには、次の Tcl コマンドを使用します。
set_property INPUT_VALUE_RADIX HEX [get_hw_probes BUTTON_IBUF]
VIO 入力アクティビティの監視と制御
VIO 入力プローブから値を読み出すだけでなく、 VIO 入力プローブのアクティビティを監視することもできます。
Vivado IDE の周期的なアップデートの間に VIO 入力の値が変化すると、それが示されます。
VIO 入力プローブのアクティビティは、 VIO ダッシュボードの [VIO Probes] ビューの [Activity] 列に示されます。
•
上向き矢印 : アクティビティ保持期間内に、入力プローブの値が 0 から 1 に遷移したことを示します。
•
下向き矢印 : アクティビティ保持期間内に、入力プローブの値が 1 から 0 に遷移したことを示します。
•
上下矢印 : アクティビティ保持期間内に、入力プローブの値が 1 から 0 に、および 0 から 1 に少なくとも 1 回以
上遷移したことを示します。
入力アクティビティステータスの表示を保持する期間を変更するには、VIO ダッシュボードの [VIO Probes] ビューで
VIO 入力プローブを右クリックし、次のいずれかをクリックします。
•
[Activity Persistence] → [Infinite] : アクティビティ値をユーザーがリセットするまで累積し、保持します。
•
[Activity Persistence] → [Long (80 samples)] : アクティビティ値を長い期間累積し、保持します。
•
[Activity Persistence] → [Short (8 samples)] : アクティビティ値を短い期間累積し、保持します。
Tcl コマンドでもアクティビティ保持期間を設定できます。たとえば、 BUTTON_IBUF という VIO 入力プローブのア
クティビティ保持期間を長い期間に変更するには、次の Tcl コマンドを使用します。
set_property ACTIVITY_PERSISTENCE LONG [get_hw_probes BUTTON_IBUF]
コアのすべての入力プローブのアクティビティをリセットするには、[Hardware] ビューで VIO コアを右クリックして
[Reset All Input Activity] をクリックします。次の Tcl コマンドでも同じ操作を実行できます。
reset_hw_vio_activity [get_hw_vios {hw_vio_1}]
ヒント : VIO 入力プローブベクターの複数のスカラーメンバーのタイプ、基数、アクティビティ保持期間は、プロー
ブ全体またはプローブの複数メンバーを右クリックして、メニューをクリックすると変更できます。クリックしたメ
ニューの設定は、選択したすべてのプローブスカラーに適用されます。
VIO コアの出力プローブ
VIO コアの出力プローブは、実際のハードウェアの FPGA デバイスで実行されているデザインに値を書き込むために
使用します。 VIO 出力プローブは通常、テスト中のデザインの低バンド幅の制御信号として使用されます。 VIO デ
バッグプローブは、VIO ダッシュボードの [VIO Probes] ビューに手動で追加する必要があります。この方法は、99 ペー
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101
第 9 章 : ハードウェアでのロジックデザインのデバッグ
ジの「[Debug Probes] ビューでの VIO コアの表示」を参照してください。 VIO ダッシュボードの [VIO Probes] ビュー
では、 VIO 出力プローブは図 9-30 のように表示されます。
X-Ref Target - Figure 9-30
図 9‐30 : VIO ダッシュボードの [VIO Probes] ビューの VIO 出力
[VIO Probes] ビューを使用した VIO 出力の書き込み
VIO 出力プローブは、 VIO ダッシュボードの [VIO Probes] ビューで設定できます。各出力プローブが表で個別の行に
示されます。 VIO 出力プローブの値は、 [Value] 列に示されます (図 9-30)。 VIO コアの出力値は、 [Value] 列に新しい
値を入力するとアップデートされます。 [Value] 列をクリックすると、プルダウンボックスが表示されます。 [Value]
フィールドに適切な値を入力し、 [OK] をクリックします。
Tcl コマンドを使用して、 VIO コアに新しい値を書き込むこともできます。たとえば、基数が 2 進数に設定されてい
る vio_slice5_fb_2 という VIO 出力プローブに 2 進数 11111 を書き込むには、次の Tcl コマンドを使用します。
set_property OUTPUT_VALUE 11111 [get_hw_probes vio_slice5_fb_2]
commit_hw_vio [get_hw_probes {vio_slice5_fb_2}]
VIO 出力の表示タイプと基数の設定
VIO 出力プローブの表示タイプは、 VIO ダッシュボードの [VIO Probes] ビューで VIO 出力プローブを右クリックし、
次のいずれかをクリックすると設定できます。
•
[Text] : 出力をテキストフィールドとして表示します。これが、 VIO 出力プローブベクター (幅が 2 ビット以上)
の唯一の表示タイプです。
•
[Toggle Button] : 出力をトグルボタングラフィックで表示します。この表示タイプは、 VIO 出力プローブスカ
ラーおよび VIO 出力プローブベクターの個々のエレメントにのみ選択可能です。
VIO 出力プローブの表示タイプを [Text] に設定すると、基数を変更できます。これには、[Debug Probes] ビューの [VIO
Cores] タブで VIO 出力プローブを右クリックし、次のいずれかを選択します。
•
[Radix] → [Binary] : 基数を 2 進数に設定します。
•
[Radix] → [Octal] : 基数を 8 進数に設定します。
•
[Radix] → [Hex] : 基数を 16 進数に設定します。
•
[Radix] → [Unsigned] : 基数を符号なしの 10 進数に設定します。
•
[Radix] → [Signed] : 基数を符号付きの 10 進数に設定します。
VIO 出力プローブの基数は、 Tcl コマンドでも設定できます。たとえば、 vio_slice5_fb_2 という VIO 出力プローブの
基数を 16 進数に設定するには、次の Tcl コマンドを使用します。
set_property OUTPUT_VALUE_RADIX HEX [get_hw_probes vio_slice5_fb_2]
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第 9 章 : ハードウェアでのロジックデザインのデバッグ
VIO コアの出力プローブのリセット
VIO v2.0 コアでは、各出力プローブポートの初期値を指定できます。 VIO コアの出力プローブポートをこれらの初
期値にリセットするには、[Hardware] ビューで VIO コアを右クリックし、[Reset VIO Core Outputs] をクリックします。
Tcl コマンドで VIO コアの出力をリセットするには、次のコマンドを使用します。
reset_hw_vio_outputs [get_hw_vios {hw_vio_1}]
注記 : VIO 出力プローブを初期値にリセットすると、出力プローブの値が Vivado IDE と同期しなくなる可能性があり
ます。この状況の対処方法は、 VIO コアの出力値を Vivado IDE に同期を参照してください。
VIO コアの出力値を Vivado IDE に同期
VIO 出力をリセット、 FPGA を再プログラム、または現在のインスタンスが開始する前に Vivado ツールの別のインス
タンスで出力値を設定すると、 VIO コアの出力プローブが Vivado IDE と同期しなくなります。この場合、 VIO ステー
タスが「Outputs out-of-sync」となり、次のいずれかの操作を実行する必要があります。
•
[Hardware] ビューで VIO コアを右クリックして [Commit VIO Core Outputs] をクリックし、Vivado IDE からの値を
VIO コアに書き込みます。次の Tcl コマンドでも同じ操作を実行できます。
commit_hw_vio [get_hw_vios {hw_vio_1}]
•
[Hardware] ビューで VIO コアを右クリックして [Refresh Input and Output Values from VIO Core] をクリックし、
Vivado IDE を VIO コア出力プローブポートの現在の値でアップデートします。次の Tcl コマンドでも同じ操作
を実行できます。
refresh_hw_vio -update_output_values 1 [get_hw_vios {hw_vio_1}]
JTAG‐to‐AXI Master デバッグコアを使用したハード
ウェアシステム通信
JTAG-to-AXI Master デバッグコアはカスタマイズ可能なコアで、 AXI トランザクションを生成し、ランタイム時に
AXI 信号を FPGA 内部に駆動できます。このコアは、すべてのメモリマップされた AXI および AXI-Lite インター
フェイスをサポートし、 32 または 64 ビットのデータ幅のインターフェイスをサポートできます。
デザインに追加した JTAG-to-AXI Master (JTAG-AXI) コアは、 [Hardware] ビューのターゲットデバイスの下に表示さ
れます。 JTAG-AXI コアが表示されていない場合は、デバイスを右クリックして [Refresh Hardware] をクリックしま
す。 FPGA デバイスが再度スキャンされ、 [Hardware] ビューの表示が更新されます。
注記 : FPGA デバイスをプログラムまたは更新しても ILA コアが表示されない場合は、デバイスが正しい BIT ファイ
ルでプログラムされているか、インプリメント済みデザインに ILA コアが含まれているかを確認してください。
JTAG-AXI コア (図 9-31 の hw_axi_1) をクリックすると、 [AXI Core Properties] ビューにプロパティが表示されます。
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第 9 章 : ハードウェアでのロジックデザインのデバッグ
X-Ref Target - Figure 9-31
図 9‐31 : [Hardware] ビューに表示される JTAG‐to‐AXI Master コア
ハードウェアの JTAG‐to‐AXI Master デバッグコアへのアクセス
JTAG-to-AXI Master デバッグコアは、 Tcl コマンドを使用してのみアクセスできます。 AXI 読み出しおよび書き込み
トランザクションの作成と実行には、それぞれ create_hw_axi_txn および run_hw_axi コマンドを使用します。
JTAG‐to‐AXI Master デバッグコアのリセット
トランザクションを作成して実行する前に、次の Tcl コマンドを使用して JTAG-to-AXI Master コアをリセットしてお
く必要があります。
reset_hw_axi [get_hw_axis hw_axi_1]
読み出しトランザクションの作成と実行
AXI トランザクションの作成に使用する Tcl コマンドは、 create_hw_axi_txn です。このコマンドの使用方法は、
Vivado IDE の Tcl コンソールに「help create_hw_axi_txn」と入力すると表示されます。次に、アドレス 0 から
の 4 ワードの AXI 読み出しバーストトランザクションを作成する例を示します。
create_hw_axi_txn read_txn [get_hw_axis hw_axi_1] -type READ -address 00000000 -len 4
説明 :
•
read_txn : トランザクションのユーザー定義名
•
[get_hw_axis hw_axi_1] : hw_axi_1 オブジェクトを返す
•
-address 00000000 : 開始アドレス
•
-len 4 : AXI バースト長を 4 ワードに設定
この後、 run_hw_axi コマンドを使用して作成したトランザクションを実行します。次にその例を示します。
run_hw_axi [get_hw_axi_txns read_txn]
最後に、読み出されたデータをトランザクションを実行した結果として取得します。データを画面に表示するには
report_hw_axi_txn または report_property コマンドのいずれかを使用できます。また、 get_property を使用して、その戻
り値をほかのコマンドで使用できます。
report_hw_axi_txn [get_hw_axi_txns read_txn]
0
8
00000000 00000000
00000000 00000000
report_property [get_hw_axi_txns read_txn]
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第 9 章 : ハードウェアでのロジックデザインのデバッグ
Property
CLASS
CMD.ADDR
CMD.BURST
CMD.CACHE
CMD.ID
CMD.LEN
CMD.SIZE
DATA
HW_AXI
NAME
TYPE
Type
string
string
enum
int
int
int
enum
string
string
string
enum
Read-only
true
false
false
false
false
false
false
false
true
true
false
Visible
true
true
true
true
true
true
true
true
true
true
true
Value
hw_axi_txn
00000000
INCR
3
0
4
32
00000000000000000000000000000000
hw_axi_1
read_txn
READ
書き込みトランザクションの作成と実行
次に、アドレス 0 からの 4 ワードの AXI 書き込みバーストトランザクションを作成する例を示します。
create_hw_axi_txn write_txn [get_hw_axis hw_axi_1] -type WRITE -address 00000000 \
-len 4 -data {11111111_22222222_33333333_44444444}
説明 :
•
write_txn : トランザクションのユーザー定義名
•
[get_hw_axis hw_axi_1] : hw_axi_1 オブジェクトを返す
•
-address 00000000 : 開始アドレス
•
-len 4 : AXI バースト長を 4 ワードに設定
•
-data {11111111_22222222_33333333_44444444} : LSB (例 : address 0) から MSB (例 : address 3) に向かっ
て指定します。
この後、 run_hw_axi コマンドを使用して作成したトランザクションを実行します。次にその例を示します。
run_hw_axi [get_hw_axi_txns write_txn]
ラボ環境での Vivado ロジック解析の使用
Vivado ロジック解析機能は Vivado IDE および Vivado Lab Edition の一部なので、ラボ環境で Vivado ロジック解析機能
を使用してターゲットボード上で実行されているデザインをデバッグするには、次のいずれかを実行する必要があり
ます。
•
ラボコンピューターに Vivado Lab Edition をインストールして実行します。詳細は、このユーザーガイドの第 2 章
「」を参照してください。
•
ラボコンピューターに Vivado IDE をインストールして実行します。
•
リモートのラボコンピューターに最新版の Vivado Design Suite または Vivado ハードウェアサーバー (スタンド
アロン) をインストールし、ローカルコンピューターの Vivado ロジック解析機能を使用して Vivado ハードウェ
アサーバー (hw_server) のリモートインスタンスに接続します。
ラボコンピューターで動作中の hw_server サーバーへの接続
ラボコンピューターへのネットワーク接続がある場合、リモートラボコンピューター上で動作中のハードウェア
サーバーに接続してターゲットボードに接続できます。 Vivado ロジック解析機能を使用してラボコンピューターで
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第 9 章 : ハードウェアでのロジックデザインのデバッグ
動作中の Vivado ハードウェアサーバー (Windows プラットフォームでは hw_server.bat、 Linux プラットフォーム
では hw_server) に接続するには、次の手順に従います。
1.
ラボコンピューターに最新版の Vivado Design Suite または Vivado ハードウェアサーバー (スタンドアロン) をイ
ンストールします。
重要 : リモートハードウェアサーバー機能のみを使用する場合は、ラボコンピューターに Vivado Design Suite のフル
バージョンまたは Vivado Lab Edition をインストールする必要はありません。ただし、ラボコンピューターで Vivado
ロジック解析や Vivado シリアル I/O 解析などの Vivado ハードウェアマネージャーの機能を使用する場合は、ラボコ
ンピューターに Vivado Lab Edition をインストールする必要があります。また、ハードウェアサーバーまたは Vivado
Design Suite または Vivado Lab Edition のハードウェアマネージャー機能を実行するのにソフトウェアライセンスは
必要ありません。
2.
リモートラボコンピューターで hw_server アプリケーションを起動します。ラボコンピューターが 64 ビット
Windows コンピューターで、 Vivado ハードウェアサーバー (スタンドアロン) がデフォルトの場所にインストー
ルされている場合、次のコマンドを使用します。
C:\Xilinx\VivadoHWSRV\vivado_release.version\bin\hw_server.bat
3.
ラボコンピューター以外のコンピューターで Vivado IDE を GUI モードで起動します。
4.
「ハードウェアターゲットに接続して FPGA デバイスをプログラム」の手順に従って、ラボコンピューターに接
続されているターゲットボードへの接続を開きます。ただしここでは、 localhost 上の Vivado CSE サーバーに接
続するのではなく、ラボコンピューターのホスト名を使用します。
5.
「計測のための ILA コアの設定」以降の手順に従って、ハードウェア上でデザインをデバッグします。
ハードウェアマネージャーの Tcl オブジェクトおよ
びコマンド
テスト中のハードウェアにアクセスするには、 Tcl コマンドを使用できます。ハードウェアには、表 9-7 に示す階層
ファーストクラス Tcl オブジェクトがあります。
表 9‐7 : ハードウェアマネージャーの Tcl オブジェクト
Tcl オブジェクト
説明
hw_server
ハードウェアサーバーを参照するオブジェクト。各 hw_server オ
ブジェクトには、1 つまたは複数の hw_target オブジェクトを関連
付けることができます。
hw_target
JTAG
ケーブルまたはボードを参照するオブジェクト。各
hw_target オブジェクトには、 1 つまたは複数の hw_device オブ
ジェクトを関連付けることができます。
hw_device
ザイリンクス FPGA デバイスなど、 JTAG チェーンに含まれるデ
バイスを参照するオブジェクト。各 hw_device オブジェクトには、
1 つまたは複数の hw_ila オブジェクトを関連付けることができま
す。
hw_ila
ザイリンクス FPGA デバイスに含まれる ILA コアを参照するオ
ブジェクト。各 hw_ila オブジェクトに関連付けることができる
hw_ila_data オブジェクトは 1 つのみです。また、各 hw_ila オブ
ジェクトには 1 つまたは複数の hw_probe オブジェクトを関連付
けることができます。
hw_ila_data
ILA デバッグコアからアップロードされたデータを参照するオ
ブジェクト。
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第 9 章 : ハードウェアでのロジックデザインのデバッグ
表 9‐7 : ハードウェアマネージャーの Tcl オブジェクト (続き)
Tcl オブジェクト
説明
hw_probe
ILA デバッグコアのプローブ入力を参照するオブジェクト。
hw_vio
ザイリンクス FPGA デバイスに含まれる VIO コアを参照するオ
ブジェクト。
ハードウェアマネージャーコマンドの詳細は、 [Tcl Console] ビューに「help -category hardware」と入力して
ください。
hw_server の Tcl コマンド
表 9-8 に、ハードウェアサーバーにアクセスするために使用する Tcl コマンドを示します。
表 9‐8 : hw_server の Tcl コマンド
Tcl コマンド
説明
connect_hw_server
ハードウェアサーバーへの接続を開きます。
current_hw_server
現在のハードウェアサーバーを取得または設定します。
disconnect_hw_server
ハードウェアサーバーへの接続を閉じます。
get_hw_servers
ハードウェアサーバーのハードウェアサーバー名のリストを取
得します。
refresh_hw_server
ハードウェアサーバーへの接続を更新します。
hw_target の Tcl コマンド
表 9-9 に、ハードウェアターゲットにアクセスするために使用する Tcl コマンドを示します。
表 9‐9 : hw_target の Tcl コマンド
Tcl コマンド
説明
close_hw_target
ハードウェアターゲットを閉じます。
current_hw_target
現在のハードウェアターゲットを取得または設定します。
get_hw_targets
ハードウェアサーバーのハードウェアターゲット名のリストを
取得します。
open_hw_target
ハードウェアサーバー上のハードウェアターゲットへの接続を
開きます。
refresh_hw_target
ハードウェアターゲットへの接続を更新します。
hw_device の Tcl コマンド
表 9-10 に、 hw_device にアクセスするために使用する Tcl コマンドを示します。
表 9‐10 : hw_device の Tcl コマンド
Tcl コマンド
説明
current_hw_device
現在のハードウェアデバイスを取得または設定します。
get_hw_devices
ターゲットのハードウェアデバイスのリストを取得します。
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第 9 章 : ハードウェアでのロジックデザインのデバッグ
表 9‐10 : hw_device の Tcl コマンド
Tcl コマンド
説明
program_hw_device
ザイリンクス FPGA デバイスをプログラムします。
refresh_hw_device
ハードウェアデバイスを更新します。
hw_ila の Tcl コマンド
表 9-11 に、 ILA デバッグコアにアクセスするために使用する Tcl コマンドを示します。
表 9‐11 : hw_ila の Tcl コマンド
Tcl コマンド
説明
current_hw_ila
現在のハードウェア ILA を取得または設定します。
get_hw_ilas
ターゲットのハードウェア ILA のリストを取得します。
reset_hw_ila
hw_ila の制御プロパティをデフォルト値にリセットします。
run_hw_ila
hw_ila をトリガー待機状態にします。
wait_on_hw_ila
すべてのデータがキャプチャされるまで待機します。
hw_ila_data の Tcl コマンド
表 9-12 に、キャプチャされた ILA データにアクセスするために使用する Tcl コマンドを示します。
表 9‐12 : hw_ila_data の Tcl コマンド
Tcl コマンド
説明
current_hw_ila_data
現在のハードウェア ILA データを取得または設定します。
display_hw_ila_data
hw_ila_data を波形ビューアーに表示します。
get_hw_ila_data
hw_ila_data オブジェクトのリストを取得します。
read_hw_ila_data
ファイルから hw_ila_data を読み出します。
upload_hw_ila_data
ILA コアでのデータのキャプチャを停止し、キャプチャされた
データをアップロードします。
write_hw_ila_data
hw_ila_data をファイルに記述します。
hw_probe の Tcl コマンド
表 9-13 に、キャプチャされた ILA データにアクセスするために使用する Tcl コマンドを示します。
表 9‐13 : hw_probe の Tcl コマンド
Tcl コマンド
説明
get_hw_probes
ハードウェアプローブのリストを取得します。
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第 9 章 : ハードウェアでのロジックデザインのデバッグ
hw_vio の Tcl コマンド
表 9-14 に、 VIO コアにアクセスするために使用する Tcl コマンドを示します。
表 9‐14 : hw_vio の Tcl コマンド
Tcl コマンド
説明
commit_hw_vio
hw_probe の OUTPUT_VALUE プロパティの値を VIO コアに書き
込みます。
get_hw_vios
hw_vio のリストを取得します。
refresh_hw_vio
hw_vio の INPUT_VALUE および ACTIVITY_VALUE プロパティ
を VIO コアから読み出した値でアップデートします。
reset_hw_vio_activity
指定の hw_vio オブジェクトに関連付けられている hw_probe に対
し、 ACTIVITY_VALUE プロパティをリセットします。
reset_hw_vio_outputs
VIO コアの出力を初期値にリセットします。
hw_axi および hw_axi_txn の Tcl コマンド
表 9-15 に、 JTAG-to-AXI Master コアにアクセスするために使用する Tcl コマンドを示します。
表 9‐15 : hw_axi および hw_axi_txn の Tcl コマンド
Tcl コマンド
説明
create_hw_axi_txn
ハードウェア AXI トランザクションオブジェクトを作成します。
delete_hw_axi_txn
ハードウェア AXI トランザクションオブジェクトを削除します。
get_hw_axi_txns
ハードウェア AXI トランザクションオブジェクトのリストを取得しま
す。
get_hw_axis
ハードウェア AXI オブジェクトのリストを取得します。
refresh_hw_axi
ハードウェア AXI オブジェクトのステータスを更新します。
report_hw_axi_txn
フォーマットされたハードウェア AXI トランザクションデータをレポー
トします。
reset_hw_axi
ハードウェア AXI コアのステートをリセットします。
run_hw_axi
ハードウェア AXI 読み出し /書き込みトランザクションを実行し、対応す
る hw_axi オブジェクトのトランザクションステータスをアップデートし
ます。
hw_sysmon の Tcl コマンド
表 9-16 に、 System Monitor コアにアクセスするために使用する Tcl コマンドを示します。
表 9‐16 : Tcl コマンド hw_sysmon の説明
Tcl コマンド
説明
commit_hw_sysmon
hw_sysmon オブジェクトに定義された現在のプロパティ
値をハードウェアデバイスの System Monitor レジスタへ
入れます。
get_hw_sysmon_reg
指定した hw_sysmon オブジェクトの指定アドレスに定義
された System Monitor レジスタの 16 進数値を戻します。
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第 9 章 : ハードウェアでのロジックデザインのデバッグ
表 9‐16 : Tcl コマンド hw_sysmon の説明
Tcl コマンド
説明
get_hw_sysmons
現在のハードウェアデバイスで定義された Sysmon デ
バッグコアオブジェクトを戻します。
refresh_hw_sysmon
hw_sysmon
オブジェクトのプロパティを現在の
hw_device からの System Monitor の値でリフレッシュし
ます。
set_hw_sysmon_reg
指定したアドレスの System Monitor レジスタを指定した
16 進数値に設定します。
注記 : これらの各コマンドの詳細なヘルプは、 Vivado の Tcl コンソールに <command name> -help と入力すると取
得できます。
Tcl コマンドを使用した JTAG‐to‐AXI Master コアへの
アクセス
次のようなシステムにアクセスする Tcl コマンドスクリプトの例を示します。
•
localhost:3121 上の Vivado hw_server を介してアクセス可能な 1 つの KC705 ボードの Digilent JTAG-SMT1 ケーブ
ル (シリアル番号 12345) が使用されている
•
KC705 ボード上の XC7K325T デバイスで実行されるデザインに JTAG-to-AXI Master コアが 1 つ含まれている
•
JTAG-to-AXI Master コアが AXI BRAM Controller Slave コアを含む AXI ベースシステムに含まれている
Tcl コマンドスクリプト例
# Connect to the Digilent Cable on localhost:3121
connect_hw_server -url localhost:3121
current_hw_target [get_hw_targets */xilinx_tcf/Digilent/12345]
open_hw_target
# Program and Refresh the XC7K325T Device
current_hw_device [lindex [get_hw_devices] 0]
refresh_hw_device -update_hw_probes false [lindex [get_hw_devices] 0]
set_property PROGRAM.FILE {C:/design.bit} [lindex [get_hw_devices] 0]
set_property PROBES.FILE {C:/design.ltx} [lindex [get_hw_devices] 0]
program_hw_devices [lindex [get_hw_devices] 0]
refresh_hw_device [lindex [get_hw_devices] 0]
# Reset the JTAG-to-AXI Master core
reset_hw_axi [get_hw_axis hw_axi_1]
# Create a read transaction bursts 128 words starting from address 0
create_hw_axi_txn read_txn [get_hw_axis hw_axi_1] -type read \
-address 00000000 -len 128
# Create a write transaction bursts 128 words starting at address 0
# using a repeating fill value of 11111111_22222222_33333333_44444444
# (where LSB is to the left)
create_hw_axi_txn write_txn [get_hw_axis hw_axi_1] -type write \
-address 00000000 -len 128 -data {11111111_22222222_33333333_44444444}
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第 9 章 : ハードウェアでのロジックデザインのデバッグ
# Run the write transaction
run_hw_axi [get_hw_axi_txns wrte_txn]
# Run the read transaction
run_hw_axi [get_hw_axi_txns read_txn]
ILA を測定する Tcl コマンドの使用
次のようなシステムにアクセスする Tcl コマンドスクリプトの例を示します。
•
localhost:3121 上の Vivado CSE サーバーを介してアクセス可能な 1 つの KC705 ボードの Digilent JTAG-SMT1
ケーブル (シリアル番号 12345) が使用されている
•
KC705 ボード上の XC7K325T デバイスで実行されているデザインに ILA コアが 1 つ含まれている
•
ILA コアに counter[3:0] というプローブが含まれている
Tcl コマンドスクリプト例
# Connect to the Digilent Cable on localhost:3121
connect_hw_server -url localhost:3121
current_hw_target [get_hw_targets */xilinx_tcf/Digilent/12345]
open_hw_target
# Program and Refresh the XC7K325T Device
current_hw_device [lindex [get_hw_devices] 0]
refresh_hw_device -update_hw_probes false [lindex [get_hw_devices] 0]
set_property PROGRAM.FILE {C:/design.bit} [lindex [get_hw_devices] 0]
set_property PROBES.FILE {C:/design.ltx} [lindex [get_hw_devices] 0]
program_hw_devices [lindex [get_hw_devices] 0]
refresh_hw_device [lindex [get_hw_devices] 0]
# Set Up ILA Core Trigger Position and Probe Compare Values
set_property CONTROL.TRIGGER_POSITION 512 [get_hw_ilas hw_ila_1]
set_property COMPARE_VALUE.0 eq4'b0000 [get_hw_probes counter]
# Arm the ILA trigger and wait for it to finish capturing data
run_hw_ila hw_ila_1
wait_on_hw_ila hw_ila_1
# Upload the captured ILA data, display it, and write it to a file
current_hw_ila_data [upload_hw_ila_data hw_ila_1]
display_hw_ila_data [current_hw_ila_data]
write_hw_ila_data my_hw_ila_data [current_hw_ila_data]
スタートアップ時のトリガー
スタートアップ時のトリガーは、デバイススタートアップ直後にトリガーされるように、デザインの BIT ファイル
の ILA コアのトリガー設定をコンフィギュレーションするために使用されます。これには、通常はハードウェアのデ
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第 9 章 : ハードウェアでのロジックデザインのデバッグ
ザインで実行される ILA コアに適用されるさまざまなトリガー設定を、インプリメントされたデザインの ILA コア
に使用します。
重要 : スタートアップ時のトリガーを使用した次のプロセスでは、ハードウェアで動作する有効な ILA デザインを使
用しています。
スタートアップ時のトリガー機能を使用するには、次の手順に従ってください。
1.
2.
ILA フローの最初のパスを通常どおり実行して、トリガー条件を設定します。
a.
ターゲットを開いてデバイスをコンフィギュレーションし、 ILA ダッシュボードを立ち上げます。
b.
ILA ダッシュボードで ILA コアに対するトリガー式を入力します。
Vivado の Tcl コマンドラインから、 ILA コアのトリガーレジスタマップファイルをエクスポートします。この
ファイルには、インプリメント後のネットリストにすべてのレジスタ設定を戻すための情報が含まれます。この
出力は、 1 つのファイルです。
% run_hw_ila -file ila_trig.tas [get_hw_ilas hw_ila_1]
3.
4.
前にインプリメントした配線済みデザインを Vivado IDE に戻って開きます。これを実行する方法は、プロジェ
クトフローによって異なります。
a.
プロジェクトモード : Flow Navigator を使用してインプリメント済みデザインを開く
b.
非プロジェクトモード : 配線済みのチェックポイント、 %open_checkpoint <file>.dcp を開きます。
Tcl コンソールでメモリ内の現在のデザイン (配線済みネットリスト ) にトリガー設定を適用します。
%apply_hw_ila_trigger ila_trig.tas
注記 : ILA コアが合成中にフラットになったことを示すエラーメッセージが表示されたら、デザインを生成し直
して、合成で ILA コアの階層が保持されるようにします。必ずハードウェアで動作する有効な ILA デザインが
含まれていて、 ILA コアが合成フロー中にフラットにならないようにしてください。
5.
Tcl コンソールで、スタートアップ時のトリガー設定を使用してビットストリームを書き出します。
重要 : 配線済みデザインの変更を認識させるには、これを Tcl コマンドコンソールでのみ実行する必要があります。
write_bitstream trig_at_startup.bit
6.
7.
[Hardware Manger] に戻って、前の手順で生成した新しい BIT ファイルを使用してリコンフィギュレーションし
ます。アップデートされた BIT ファイルディレクトリのプロパティを GUI か Tcl コマンドのいずれかから設定
する必要があります。新しい BIT ファイルはハードウェアツールのコンフィギュレーションで使用するように
必ず設定しておきます。
a.
ハードウェアツリーでデバイスを選択します。
b.
手順 5 で生成した BIT ファイルを割り当てます。
新しい BIT ファイルを使用してデバイスをプログラムします。
プログラムすると、新しい ILA コアはスタートアップ時にすぐにトリガーイベントを検出できる状態になります。
ILA コアのトリガーキャプチャステータスに、スタートアップ時のトリガー機能が付いていることが示されます。こ
れでトリガーまたはキャプチャイベントが発生したら、 ILA コアがキャプチャされたデータサンプルで生成される
ようになります。
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112
第 10 章
波形ウィンドウを使用した ILA プローブデータの表示
概要 Vivado® 統合設計環境 (IDE) の ILA 波形ビューアーを使用すると、 ILA デバッグコアからキャプチャされたデータを
解析できます。 ILA コアをトリガーしてデータをキャプチャすると、 ILA コアから取得されたデータが対応する波形
ビューアーに表示されます。 Vivado をプロジェクトモードで使用している場合、色、基数、信号の順序などの設定
可能な波形設定は保持され、その後の Vivado セッションでも使用されます。
ILA データと波形の関係
キャプチャされたハードウェア ILA データオブジェクト (hw_ila_data) と波形の関係を理解しておくと有益です。こ
の関係を図 10-1 に示します。
X-Ref Target - Figure 10-1
図 10‐1 : ILA データと波形の関係
ハードウェア ILA Tcl オブジェクト (hw_ila) は、ハードウェア内の ILA を示します。 ILA コアがキャプチャされた
データをアップロードするたびに、対応する hw_ila_data Tcl オブジェクトに保存されます。これらのオブジェク
トにはわかりやすい名前が付けられ、ハードウェアの最初の ILA コア hw_ila_1 に対応する Tcl データオブジェク
トの名前は hw_ila_data_1 となります。オンラインでハードウェアを操作する際、図 10-1 に示すように、各波形
はメモリ内の hw_ila_data オブジェクトが基になっており、 1 対 1 で対応しています。各 hw_ila_data Tcl ハー
ドウェア ILA データオブジェクトに対して、波形データベース (WDB) ファイルと波形コンフィギュレーション
(WCFG) ファイルが作成され、 Vivado プロジェクトのディレクトリに自動的に保存されます。図 10-1 には、左側の
hw_ila から右側の波形表示へのデータフローが示されています。
波形コンフィギュレーション (WCFG) ファイルと波形データベース (WDB) ファイルの組み合わせに、波形データ
ベースと Vivado 波形ビューアーでの表示のカスタマイズ情報が含まれます。これらの波形ファイルは Vivado ILA フ
ローで自動的に管理されるので、 WDB または WCFG ファイルを直接変更しないでください。波形コンフィギュレー
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第 10 章 : 波形ウィンドウを使用した ILA プローブデータの表示
ションを変更するには、波形ビューアーのオブジェクト (信号の色、バスの基数、信号の順序、マーカーなど) を変更
し、 [Save] ボタンをクリックします。これにより波形コンフィギュレーションの変更が Vivado プロジェクトの適切な
WCFG ファイルに保存されます。
波形コンフィギュレーションおよびデータを後で表示するためにアーカイブするには、 Tcl コマンド
write_hw_ila_data を使用します。これにより、 hw_ila_data、波形データベース、および波形コンフィギュレー
ションがアーカイブに保存されます。オフラインでの波形の保存および読み出しにおける read_hw_ila_data お
よび write_hw_ila_data コマンドの使用に関する詳細は、 96 ページの「ILA コアでキャプチャされたデータの保
存および復元」を参照してください。
波形ビューアーのレイアウト ILA 波形ビューアー (波形コンフィギュレーションとも呼ばれる ) は複数のダイナミックオブジェクトで構成されて
おり、これらによりキャプチャされた ILA データが表示されます (図 10-2)。
X-Ref Target - Figure 10-2
図 10‐2 : キャプチャされた ILA データを表示する波形ビューアー
図 10-2 に示す各要素は、次のとおりです。
1.
ILA プローブファイル (.ltx) からのネット名またはバス名
2.
カーソル位置でのネットまたはバスの値
3.
トリガーマーカー (赤線)
4.
カーソル (黄色の線)
5.
マーカー (青線)
6.
ILA キャプチャウィンドウの遷移 ( クリア部分とグレー部分を交互に表示)
7.
フロート計測ルーラー (黄色のバー )
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第 10 章 : 波形ウィンドウを使用した ILA プローブデータの表示
波形ビューアーの操作波形ビューアーの [Name] 列に示されるスカラーおよびバスは、波形のプローブデザインオブジェクトの名前です
(図 10-3)。これらは、 ILA コアのハードウェアプローブに対応します (get_hw_probes Tcl コマンドを参照)。
X-Ref Target - Figure 10-3
図 10‐3 : 波形ビューアーに示される ILA プローブの名前と値
ILA データを初めてトリガーしてアップデートすると、波形ビューアーに ILA コアに接続されているすべてのプロー
ブが表示されます。ビューアーに示されるプローブはカスタマイズ可能で、既存のプローブを削除したり新しいプ
ローブを追加したりできます。このセクションでは、波形ビューアーの基本的な操作を説明します。
波形からのプローブの削除初回のトリガーおよびアップロード操作により、すべてのプローブがデフォルトで波形に追加されます。波形にすべ
てのプローブを表示する必要がない場合は、ビューアーからプローブを削除できます。
波形ビューアーからプローブを削除するには、 [Name] 列で削除するスカラーまたはバスを右クリックし、 [Delete] を
クリックします。または、信号またはバスを選択して Delete キーを押しても削除できます。この操作によりプローブ
の遷移データがメモリから削除されるわけではなく、ビューでプローブが非表示になるだけです。
波形へのプローブの追加波形にプローブを追加するには、 [Debug Probes] ビューで関連の ILA コアに追加するプローブを右クリックし、 [Add
Probes to Waveform] をクリックします。
信号またはバスのもう 1 つのコピーを追加するには、波形ビューアーで信号またはバスを選択し、 [Edit] → [Copy] を
クリックするか Ctrl+C キーを押してクリップボードにコピーして、 [Edit] → [Paste] をクリックするか Ctrl+V キーを
押して波形にオブジェクトのコピーを貼り付けます。
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第 10 章 : 波形ウィンドウを使用した ILA プローブデータの表示
ズーム機能の使用ツールバーには、波形のズーム機能にアクセスするボタンがあります (図 10-4)。または、 Ctrl キーを押しながらマウ
スホイールを使用すると、現在選択している波形を拡大および縮小表示できます。ズームレベルは Vivado セッショ
ン間で保持されず、毎回リセットされます。
X-Ref Target - Figure 10-4
図 10‐4 : 波形のズームボタン
[Waveform Options] ダイアログボックス
波形ビューアーでは、オブジェクトの表示方法をカスタマイズできます。
[Waveforms Options] ボタンをクリックすると、 [Waveforms Options] ダイアログボックスが開きます (図 10-5)。
X-Ref Target - Figure 10-5
図 10‐5 : [Waveform Options] ダイアログボックス
設定できるオプションは次のとおりです。
•
[Colors] タブ : 波形オブジェクトの色を選択します。
•
[Default Radix] : バスプローブのデフォルトの基数を設定します。
•
[Draw Waveform Shadow] : 1 と 0 を見分けやすくするため、スカラー 1 の下に緑色の影を表示します。
•
[Show signal indices] : スカラー名およびバス名の左側にインデックス位置番号を表示します。
•
[Show trigger markers] : 波形ビューアーに赤色のトリガーマーカーを表示します。
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第 10 章 : 波形ウィンドウを使用した ILA プローブデータの表示
波形コンフィギュレーションのカスタマイズ
表 10-1 にリストされている機能を使用して、波形コンフィギュレーションをカスタマイズできます。この表には機
能が簡単に説明されており、機能名をクリックするその機能を説明するセクションに移動できます。
表 10‐1 : 波形コンフィギュレーションのカスタマイズ機能
機能
説明
「カーソル」
2 つのカーソルを表示し、時間を計測できます。このカーソルの位置
が、ナビゲーションの基準位置になります。
「マーカー」
マーカーを追加して波形をナビゲートし、特定時の波形値を表示で
きます。
「仕切り」
信号を見やすく分けるため仕切りを追加できます。
「グループ」
関連した信号およびバスをグループにまとめ、波形コンフィギュ
レーションに追加できます。
「仮想バスの使用」
論理スカラーおよび配列を追加できる仮想バスを波形コンフィギュ
レーションに追加できます。
「オブジェクト名の変更」
オブジェクト、信号、バス、グループの名前を変更できます。
「基数」
デフォルト基数は、波形コンフィギュレーション、 [Objects] ビュー、
およびコンソールに表示されるバスの基数を指定します。
「バスビットの順序」
最上位ビット (MSB) から最下位ビット (LSB)、またはその逆にバス
ビット順を変更できます。
カーソル
カーソルは、サンプル位置を一時的に示すために使用します。波形エッジ間の距離 (サンプル数) を計測する場合に
は、カーソルを頻繁に移動します。
ヒント : 複数の計測の時間軸を設定する場合など、一時的ではないインジケーターを設定する必要がある場合は、マー
カーを追加します。詳細は、 118 ページの「マーカー」を参照してください。
波形を 1 回クリックすると、メインカーソルが配置されます。
2 つ目のカーソルを配置するには、 Ctrl キーを押しながらクリックし、マウスを左または右にドラッグします。カー
ソルの上に位置を示すフラグが表示されます。
または、 Shift キーを押したまま波形のどこかをクリックします。メインカーソルは元の位置に、もう一方のカーソ
ルはクリックした位置に配置されます。
注記 : 2 つ目のカーソルの位置を保持しながらメインカーソルの位置を変更するには、 Shift キーを押しながらクリッ
クします。 2 つ目のカーソルをドラッグして配置する場合、最小間隔以上ドラッグしないと 2 つ目のカーソルは表示
されません。
カーソルを移動するには、ポインターが手のひらのマークになるまでマウスを動かし、クリックして次の位置まで
カーソルをドラッグします。
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第 10 章 : 波形ウィンドウを使用した ILA プローブデータの表示
カーソルをドラッグする際、 [Snap to Transtion] がオンになっていると (デフォルト )、中が塗りつぶされていない丸ま
たは中が塗りつぶされた丸が表示されます。
•
中が塗りつぶされていない丸
•
中が塗りつぶされている丸
は、選択した信号の波形の遷移地点にあることを示します。カーソル、マーカー、
フロートしているルーラーがない場所をクリックすると、 2 つ目のカーソルが非表示になります。
は、選択した信号の波形の遷移間にあることを示します。
マーカー
波形内の重要イベントを恒久的にマークする必要がある場合はマーカーを使用します。マーカーが付けられたイベン
トに関連する距離 (サンプル数) を計測できます。
マーカーは、次のように追加、移動、削除できます。
•
メインカーソルの位置に波形コンフィギュレーションにマーカーを追加します。
a.
マーカーを追加する位置のサンプル番号または遷移をクリックして、メインカーソルを配置します。
b.
[Edit] → [Add Marker] をクリックするか、または [Add Marker] ボタンをクリックします。
カーソル位置にマーカーが配置されます。マーカーがその位置に既にある場合は、若干オフセットされます。マー
カーのサンプル番号が上部に表示されます。
•
マーカーを波形上の別の位置に移動するには、ドラッグアンドドロップします。マーカー上部のラベルをクリッ
クしてドラッグします。
°
•
ドラッグシンボル
は、マーカーが移動可能であることを示します。マーカーをドラッグする際、 [Snap
to Transtion] がオンになっていると (デフォルト )、中が塗りつぶされていない丸または中が塗りつぶされた
丸が表示されます。
°
中が塗りつぶされている丸
示します。
は、選択した信号の波形の遷移地点、または別のマーカー上であることを
°
マーカーの場合は、丸は白く塗りつぶされています。
°
中が塗りつぶされていない丸
°
新しい位置にマーカーをドロップするには、マウスのボタンを放します。
は、選択した信号の波形の遷移間にあることを示します。
1 つのコマンドでマーカーを 1 つ、またはすべて削除できます。マーカーを右クリックして、次のいずれかの操
作を実行します。
°
マーカーを 1 つ削除するには、ポップアップメニューから [Delete Marker] をクリックします。
°
マーカーをすべて削除するには、ポップアップメニューから [Delete All Markers] をクリックします。
注記 : また、 Delete キーを使用して選択したマーカーを削除することもできます。
°
マーカーの削除を取り消すには、 [Edit] → [Undo] をクリックします。
トリガーマーカー
赤色のトリガーマーカー (赤文字の T) は、キャプチャバッファーでのトリガーイベントの発生を示す特殊マーカー
です。バッファーのトリガーマーカーの位置は、トリガーポジション設定に直接対応しています (80 ページの「ILA
デフォルトダッシュボードの使用」を参照)。
注記 : トリガーマーカーは、標準マーカーと同じ方法で移動させることはできません。位置は ILA コアの [Trigger
Position] プロパティ設定で設定されています。
仕切り
仕切りは、信号を見やすく区切ります。波形コンフィギュレーションに仕切りを追加するには次の手順に従います。
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第 10 章 : 波形ウィンドウを使用した ILA プローブデータの表示
1.
波形ウィンドウの [Name] 列で、下に仕切りを追加する信号をクリックします。
2.
[Edit] → [New Divider] をクリックするか、右クリックして [New Divider] をクリックします。
この変更は表示上のもので、 HDL コードには何も追加されません。新しい仕切りマークは、波形コンフィギュレー
ションファイルを保存したときに保存されます。
仕切りは、次の方法で移動または削除できます。
•
仕切りを移動するには、名前を別の位置にドラッグアンドドロップします。
•
仕切りを削除するには、 Delete キーを押すか、または右クリックしてポップアップメニューから [Delete] をク
リックします。
仕切りの名前を変更することもできます。詳細は、 120 ページの「オブジェクト名の変更」を参照してください。
グループ
関連した信号をまとめるため、波形コンフィギュレーションの信号およびバスをグループに追加できます。またグ
ループの中に含まれているものを展開表示させたり、非表示にしたりできます。グループ自体は波形データを表示し
ませんが、その内容の表示/非表示を切り替えることができます。グループは追加、変更、削除できます。
グループを追加するには、次の手順に従います。
1.
波形コンフィギュレーションで、グループに追加する信号またはバスを 1 つ以上選択します。
注記 : グループには、仕切り、仮想バス、ほかのグループを含めることができます。
2.
[Edit] → [New Group] をクリックするか、右クリックして [New Group] をクリックします。
選択した信号またはバスを含むグループが波形コンフィギュレーションに追加されます。
グループは、グループアイコンで表されます。
この変更は表示上のもので、 ILA コアには何も追加されません。
信号名やバス名をドラッグアンドドロップして、グループに信号やバスを追加することもできます。
グループは、次の方法で移動または削除できます。
•
グループを移動するには、 [Name] 列のグループ名を別の位置にドラッグアンドドロップします。
•
グループを削除するには、グループを選択して [Edit] → [Wave Objects] → [Ungroup] をクリックするか、グループ
を右クリックして [Ungroup] をクリックします。グループに含まれていた信号またはバスは、波形コンフィギュ
レーションの一番上に配置されます。
グループ名も変更できます。詳細は、 120 ページの「オブジェクト名の変更」を参照してください。
注意 : Delete キーを押すと、グループと、それに含まれている信号およびバスが波形コンフィギュレーションから削
除されます。
仮想バスの使用
仮想バスを波形コンフィギュレーションに追加すると、論理スカラーおよび配列を追加できます。仮想バスには、バ
スの波形が表示されます。仮想バスはその下に昇順で表示される信号の波形で構成されており、 1 次元配列にフラッ
ト化されます。追加した仮想バスは変更または削除できます。
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第 10 章 : 波形ウィンドウを使用した ILA プローブデータの表示
仮想バスを追加するには、次の手順に従います。
1.
波形コンフィギュレーションで、仮想バスに追加する信号またはバスを 1 つ以上選択します。
2.
[Edit] → [New Virtual Bus] をクリックするか、右クリックして [New Virtual Bus] をクリックします。
仮想バスは、仮想バスアイコン
で表されます。
この変更は表示上のもので、 HDL コードには何も追加されません。
信号名やバス名をドラッグアンドドロップして、仮想バスに信号やバスを追加することもできます。波形コンフィ
ギュレーションファイルを保存すると、新しい仮想バスとそれに含まれる信号やバスも保存されます。また、仮想バ
スの名前を波形の別位置にドラッグアンドドロップして移動できます。
仮想バスの名前を変更するには、「オブジェクト名の変更」を参照してください。
仮想バスを削除し、その中に含まれるものをグループ解除するには、仮想バスを選択し、 [Edit] → [Wave Objects] →
[Ungroup] をクリックするか、または右クリックしてポップアップメニューの [Ungroup] をクリックします。
注意 : Delete キーを押すと、仮想バスと、それに含まれている信号およびバスが波形コンフィギュレーションから削
除されます。
オブジェクト名の変更
波形ウィンドウの信号、仕切り、グループ、仮想バスなどのオブジェクトの名前を変更できます。
1.
[Name] 列でオブジェクト名を選択します。
2.
右クリックし、 [Rename] をクリックします。
3.
新しい名前を入力します。
4.
Enter キーを押すか、名前以外の場所をクリックして、変更を反映させます。
オブジェクト名をダブルクリックして新しい名前を入力することもできます。変更はすぐに反映されます。波形コン
フィギュレーションでのオブジェクト名の変更は ILA コアのプローブ入力に接続されているネット名には影響しま
せん。
基数
バスのデータ型を理解することは重要です。デジタルおよびアナログの波形オプションを効果的に使用するには、基
数設定とデータ型の関係を知っておく必要があります。基数設定およびそのアナログ波形解析への影響については、
121 ページの「バスの基数」を参照してください。
波形ウィンドウで個々の信号 (ILA プローブ) の基数を変更するには、次の手順に従います。
1.
バスを右クリックします。
2.
[Radix] をクリックし、ドロップダウンメニューからフォーマットを選択します。
°
°
°
°
°
[Binary] (2 進数)
[Hexadecimal] (16 進数)
[Unsigned Decimal] (符号なし 10 進数)
[Signed Decimal] (符号付き 10 進数)
[Octal] (8 進数)
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第 10 章 : 波形ウィンドウを使用した ILA プローブデータの表示
重要 : [Objects] ビューで基数を変更しても、波形ウィンドウまたは [Tcl Console] の値は変更されません。波形ウィン
ドウで個々の信号 (ILA プローブ) の基数を変更するには、波形ウィンドウのポップアップメニューを使用してくだ
さい。
•
実数での最大バス幅は 64 ビットです。 64 ビットよりも幅の広いバスの場合は、不正な値になる可能性がありま
す。
•
浮動小数点では 32 ビットおよび 64 ビットの配列のみがサポートされています。
フロートルーラーの使用
波形ウィンドウの上部にある標準ルーラーの絶対サンプル値以外のサンプル値ベースを使用してサンプルを計測す
るには、フロートルーラーを使用すると便利です。
フロートルーラーは、表示/非表示を切り替えたり、波形ウィンドウの任意位置に移動させることができます。この
ルーラーのサンプルベース (サンプル 0) は 2 番目のカーソルで、 2 番目のカーソルがない場合は選択されたマーカー
になります。
フロートルーラーボタンおよびフロートルーラーは、 2 番目のカーソル (または選択されたマーカー ) がある場合に
のみ表示されます。
1.
2.
ルーラーの表示/非表示を切り替えるには、次のいずれかを実行します。
°
2 番目のカーソルを配置
°
マーカーを選択
[View] → [Floating Ruler] をクリックするか、または [Floating Ruler] ボタンをクリックします。
この操作は最初に 1 回だけ実行し、繰り返す必要はありません。フロートルーラーは 2 番目のカーソルが
配置されるたび、またはマーカーが選択されるたびに表示されます。
ルーラーを非表示にするには、このコマンドをもう一度クリックします。
バスビットの順序
波形コンフィギュレーションでバスビットの順序を逆にして、信号を MSB から表示するか、 LSB から表示するかを
切り替えることができます。
ビット順序を逆にするには、次の手順に従います。
1.
バスを選択します。
2.
右クリックし、 [Reverse Bit Order] をクリックします。
これでバスビットの順序が逆になります。 [Reverse Bit Order] コマンドの横にチェックマークが表示され、適用され
ていることが示されます。
バスの基数
バスの値が数値として処理される方法は、バス波形オブジェクトの基数設定によって決まります。
•
2 進数、 8 進数、 16 進数、 ASCII、および符号なしの 10 進数の基数を使用すると、バスの値が符号なしの整数と
して処理されます。バスのデータフォーマットは基数設定と一致している必要があります。
•
0 または 1 以外のビットを使用すると、全体の値が 0 として解釈されます。
•
符号付きの 10 進数基数を使用すると、バスの値が符号付き整数として処理されます。
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第 10 章 : 波形ウィンドウを使用した ILA プローブデータの表示
•
実数基数を使用すると、バスの値は固定小数点または浮動小数点の実数として処理されます。これは、図 10-6 に
示す [Real Settings] ダイアログボックスの設定によって決まります。
X-Ref Target - Figure 10-6
図 10‐6 : [Real Settings] ダイアログボックス
設定できるオプションは次のとおりです。
•
[Fixed Point] : 選択したバス波形オブジェクトのビットが固定小数点の符号付きまたは符号なしの実数として処
理されます。
•
[Binary Point] : 2 進数小数点の右側のビット数を指定します。 [Binary Point] で指定する値が波形オブジェクトの
ビット幅よりも大きい場合、波形オブジェクトの値は固定小数点としては処理されず、波形オブジェクトがデジ
タル波形で表示されたときにすべての値が <Bad Radix> と表示されます。アナログ波形として表示される場合、
すべての値は 0 として処理されます。
•
[Floating Point] : 選択したバス波形オブジェクトのビットが IEEE 浮動小数点の実数として処理されます。
注記 : 単精度および倍精度 (および単/倍精度に設定されている値のカスタム精度) のみがサポートされています。
その他の値は、 [Fixed Point] を使用した場合と同様 <Bad Radix> 値になります。 [Exponent Width] および [Fraction
Width] は、波形オブジェクトのビット幅に必ず追加される必要があり、追加されない場合は <Bad Radix> 値にな
ります。
アナログ波形の表示
デジタル波形をアナログに変換するには、次の手順に従います。
1.
波形ウィンドウの [Name] 列でバスを右クリックします。
2.
[Waveform Style] → [Analog Settings] をクリックして適切な設定を選択します。
バスのデジタル波形がアナログに変換されます。
アナログまたはデジタル波形の高さは、行をドラッグすると調節できます。
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第 10 章 : 波形ウィンドウを使用した ILA プローブデータの表示
図 10-7 に、アナログ波形表示を設定する [Analog Settings] ダイアログボックスを示します。
X-Ref Target - Figure 10-7
図 10‐7 : [Analog Settings] ダイアログボックス
[Analog Settings] ダイアログボックスのオプションは次のとおりです。
•
[Row Height] : 選択した波形オブジェクトの高さをピクセルで指定します。行の高さを変更しても波形の垂直方
向の表示域は変わりませんが、波形の高さの伸縮が変わります。
アナログとデジタルを切り替えるとき、行の高さはそれぞれに合った適切なデフォルトの高さに設定されます (
デジタルの場合は 20、アナログの場合は 100)。
•
[Y Range] : 波形エリアに表示される数値の範囲を指定します。
°
[Auto] : 表示されている時間の範囲の値が現在の範囲を超えたときに、表示範囲が拡大されます。
°
[Fixed] : 時間範囲を一定にします。
°
[Min] : 波形エリアの一番下に表示される値を指定します。
°
[Max] : 波形エリアの一番上に表示される値を指定します。
どちらの値も浮動小数点として指定できますが、波形オブジェクトの基数が整数の場合、値は整数に切り捨
てられます。
•
[Interpolation Style] : データポイントを接続するラインの描画方法を指定します。
°
[Linear] : 2 つのデータポイント間のラインを直線にします。
°
[Hold] : 2 つのデータポイントのうち、左のポイントから右のポイントの X 軸に向かって水平ラインを描画
し、そのラインから右のポイントに向かって別のラインを L 字型に描画します。
°
[Off Scale] : 波形エリアの Y 軸を超えた値をどのように描画するかを指定します。
°
[Hide] : 範囲外にある値を非表示にします。波形エリアの上下の範囲外にあるものは、範囲内に戻るまでは
非表示になります。
°
[Clip] : 範囲外にある値は変更され、波形エリアの上下境界線を超えると範囲内に戻るまでは水平ラインとし
て表示されます。
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第 10 章 : 波形ウィンドウを使用した ILA プローブデータの表示
°
•
[Overlap] : 波形エリアの境界線を越えていて、ほかの波形と重なっていても、波形ウィンドウの境界に達す
るまでは波形の値がどこにあっても波形が描画されます。
[Horizontal Line] : 指定した値で水平方向のラインを描画するかどうか指定します。このチェックボックスがオン
の場合、グリッドラインが指定した Y 軸の位置で描画されます (値が波形の Y 軸の範囲内にある場合)。
[Min] および [Max] の場合と同様、 Y 軸の値には浮動小数点値を指定できますが、選択した波形オブジェクトの
基数が整数の場合は、整数値に切り捨てられます。
重要 : アナログ設定は波形コンフィギュレーションに保存されますが、Y 軸方向のズームコントロールは非常にイン
タラクティブであるため、基数などのほかの波形プロパティとは異なり、波形コンフィギュレーションの変更には影
響しません。このため、ズーム設定は波形コンフィギュレーションには保存されません。
ズーム機能
X 軸方向のズームでサポートされている機能に加え、アナログ波形の場合は、図 10-8 に示す追加のズーム機能があ
ります。
X-Ref Target - Figure 10-8
図 10‐8 : アナログズームのオプション
ズーム機能を使用するには、マウスの左ボタンを押したまま、図で示されている方向にマウスをドラッグします。こ
の図の中央がマウスの位置です。
次の追加ズーム機能があります。
•
[Zoom Out Y] : 開始点からマウスボタンを放した位置までの距離により、2 のべき乗分 Y 軸方向にズームアウト
します。開始点のマウス位置の Y 値をそのまま維持してズームが実行されます。
•
[Zoom Y Range] : 縦方向にラインを描き、マウスボタンを離した位置までの Y 軸の範囲を表示します。
•
[Zoom In Y] : 開始点からマウスボタンを放した位置までの距離により、 2 のべき乗分 Y 軸方向にズームインし
ます。
開始点のマウス位置の Y 値をそのまま維持してズームが実行されます。
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第 10 章 : 波形ウィンドウを使用した ILA プローブデータの表示
•
[Reset Zoom Y] : 波形ウィンドウに現在表示されている値に Y の範囲をリセットし、 Y の範囲モードを [Auto] に
設定します。
Y 軸の方向のズーム機能はすべて Y の範囲のアナログ値を設定します。 [Reset Zoom Y] は Y の範囲を [Auto] に設定
しますが、ほかのズーム機能は [Fixed] に設定します。
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第 11 章
インシステムシリアル I/O デバッグフロー
概要
Vivado® IDE では、ザイリンクスの高速ギガビットトランシーバー (GT) テクノロジを使用するシステムをデバッグ
および検証するためのデザインを簡単に生成できます。インシステムシリアル I/O デバッグフローには、次の 3 つ
の段階があります。
1.
IBERT コア生成 : ハードウェア高速シリアル I/O 要件を最適に満たす IBERT コアをカスタマイズおよび生成しま
す。
2.
IBERT サンプルデザインの生成およびインプリメンテーション : 生成した IBERT コアのサンプルデザインを生
成します。
3.
シリアル I/O 解析 : デザインに含まれる IBERT IP にアクセスし、高速シリアル I/O リンクの問題をデバッグおよ
び検証します。
この章では、最初の 2 つの段階について説明します。最後の段階は、第 8 章「ハードウェアでのシリアル I/O デザイ
ンのデバッグ」で説明しています。
Vivado IP カタログを使用した IBERT コアの生成
システムの高速シリアル I/O インターフェイスをデバッグおよび検証するハードウェアデザインを生成するための
最初の段階は、 IBERT コアを生成することです。これには、次の手順に従います。
1.
Vivado IDE を開きます。
2.
最初の画面で [Manage IP] → [New IP Location] をクリックし、 Open IP Catalog ウィザードが表示されたら [Next]
をクリックします。
3.
パーツ、ターゲット言語、ターゲットシミュレータ、および IP ディレクトリを選択します。 [Finish] をクリック
します。
4.
IP カタログで [Debug & Verification] → [Debug] を展開すると、前の手順で選択したデバイスに応じて 1 つまたは
複数の IBERT コアが表示されます (図 11-1)。
5.
IBERT をダブルクリックし、コアの [Customize IP] ダイアログボックスを開きます。
ハードウェアシステム要件に合わせて IBERT コアをカスタマイズします。さまざまな IBERT コアの詳細は、
『LogiCORE IP IBERT for 7 Series GTX Transceivers 製品ガイド』 (PG132) [参照 14]、『LogiCORE IP IBERT for 7 Series GTP
Transceivers 製品ガイド』 (PG133) [参照 15]、『LogiCORE IP IBERT for 7 Series GTH Transceivers 製品ガイド』 (PG152) [
参照 16] などの IP 資料を参照してください。
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第 11 章 : インシステムシリアル I/O デバッグフロー
X-Ref Target - Figure 11-1
図 11‐1 : IP カタログに表示された IBERT 7 Series GTX コア
IBERT サンプルデザインの生成とインプリメンテー
ション
IBERT IP コアを生成すると、 [Sources] ビューに ibert_7series_gtx または類似のコアが表示されます。サンプル
デザインを生成するには、 [Sources] ビューで IBERT IP を右クリックして [Open IP Example Design] をクリックし、表
示されるダイアログボックスでサンプルデザインプロジェクトを保存するディレクトリを選択します。このコマン
ドにより、サンプルデザインの Vivado プロジェクトが開き、最上位ラッパーおよび制約ファイルが追加されます (
図 11-2)。
サンプルデザインを生成したら、Vivado IDE の Flow Navigator で [Program and Debug] → [Generate Bitstream] をクリッ
クするか、次の Tcl コマンドを使用して、 IBERT サンプルデザインのインプリメンテーションおよびビットストリー
ム生成を実行します。
launch_runs impl_1 -to_step write_bitstream
wait_on_run impl_1
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第 11 章 : インシステムシリアル I/O デバッグフロー
6.
デザインのさまざまなインプリメンテーション方法は、『Vivado Design Suite ユーザーガイド : デザインフロー
の概要』 (UG892) [参照 5] を参照してください。
X-Ref Target - Figure 11-2
図 11‐2 : IBERT サンプルデザイン
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第 12 章
ハードウェアでのシリアル I/O デザインの
デバッグ
IBERT コアをインプリメントしたら、ランタイムシリアル I/O 解析機能を使用して、ハードウェア上でデザインをデ
バッグできます。シリアル I/O 解析機能を使用してアクセスできるのは、 IBERT コア v3.0 以降のみです。
Vivado シリアル I/O 解析を使用したデザインのデ
バッグ
Vivado® シリアル I/O 解析機能は、デザインに含まれる IBERT デバッグ IP コアにアクセスするために使用します。
Vivado シリアル I/O 解析機能を使用するには、Flow Navigator で [Program and Debug] → [Open Hardware Manager] をク
リックします。
デザインのデバッグ手順は、次のとおりです。
1.
ハードウェアターゲットに接続し、 FPGA デバイスを BIT ファイルでプログラムします。
2.
リンクを作成します。
3.
リンク設定を変更してステータスを確認します。
4.
必要に応じてスキャンを実行します。
ハードウェアターゲットに接続して FPGA デバイスをプログラム
デバッグの前に FPGA デバイスをプログラムする手順は、 18 ページの「FPGA デバイスのプログラム」で説明されて
いる手順と同じです。 IBERT コアを含む BIT ファイルでデバイスをプログラムすると、 [Hardware] ビューにデバイス
のスキャンで検出された IBERT コアのコンポーネントが表示されます (図 12-1)。
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第 12 章 : ハードウェアでのシリアル I/O デザインのデバッグ
X-Ref Target - Figure 12-1
図 12‐1 : IBERT コアが表示された [Hardware] ビュー
リンクおよびリンクグループの作成
デザインに含まれる IBERT コアは、 [Hardware] ビューのターゲットデバイスの下に表示されます。コアが表示され
ない場合は、デバイスを右クリックして [Refresh Hardware] をクリックします。 FPGA デバイスが再度スキャンされ、
[Hardware] ビューの表示が更新されます。
注記 : FPGA デバイスをプログラムまたは更新しても IBERT コアが表示されない場合は、デバイスが正しい BIT ファ
イルでプログラムされているか、インプリメント済みデザインに IBERT v3.0 コアが含まれているかを確認してくだ
さい。
Vivado シリアル I/O 解析機能は、リンクという概念に基づいて構築されています。リンクはボード上のチャネルと似
ており、トランスミッターおよびレシーバーが含まれます。トランスミッターおよびレシーバーは、同じ GT、同じ
デバイス、または同じアーキテクチャである場合とそうでない場合があります。 1 つまたは複数のリンクを作成する
には、 Vivado で [Links] タブに移動し、ツールバーの [Create Links] ボタンをクリックするか、右クリックして [Create
Links] をクリックします。 [Create Links] ダイアログボックス (図 12-2) が表示されます。
IBERT コアが検出されると、ハードウェアマネージャーにリンクが存在しないことを示す緑のバナーが上部に表示
されます。 [Create Links] をクリックして [Create Links] ダイアログボックスを開きます (図 12-2)。
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第 12 章 : ハードウェアでのシリアル I/O デザインのデバッグ
X-Ref Target - Figure 12-2
図 12‐2 : [Create Links] ダイアログボックス
リストから TX または RX を選択します。 [Search] フィールドに文字列を入力すると、リストをフィルターできます。
追加ボタン (+) をクリックし、リンクをリストに追加します。必要なすべてのリンクに対して同じ操作を実行します。
重要 : 各 TX または RX エンドポイントは、 1 つのリンクにのみ含めることができます。
リンクはリンクグループに含めることもできます。デフォルトでは、新しいリンクすべてがグループ化されます。リ
ンクをグループに追加しない場合は、 [Create link group] チェックボックスをオフにします。リンクグループの名前
は、 [Link group description] で指定します。
[Links] ビューでのリンク設定の表示と変更
リンクを作成すると、 [Links] ビューに追加されます (図 12-3)。 [Links] ビューでは、リンクの設定を変更したり、ス
テータスを確認したりできます。
X-Ref Target - Figure 12-3
図 12‐3 : [Links] ビュー
[Links] ビューの各行は、各リンクを示します。一般的なステータスおよび有益なステータスはデフォルトでイネーブ
ルになっており、リンクの状態をすばやく確認できます。表 12-1 に、 [Links] ビューで表示可能な設定を示します。
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第 12 章 : ハードウェアでのシリアル I/O デザインのデバッグ
表 12‐1 : [Links] ビューに表示可能な設定
[Links] ビューの列名
説明
名前
リンク名
TX
トランスミッターの GT ロケーション
RX
レシーバーの GT ロケーション
Status
リンクされている場合 (予測どおりの入力 RX データ ) は計測されたラインレートが、リ
ンクされていない場合は「No Link」と表示
Bits
受信されたビット数
Errors
レシーバーでのビットエラー数
BER
ビットエラー率 = (1 + エラー数) / (ビット数)
BERT Reset
受信ビットカウンターおよびエラーカウンターをリセット
RX Pattern
レシーバーで受信されるパターンを選択
TX Pattern
トランスミッターで送信されるパターンを選択
TX Pre-Curser
トランスミッターのプリカーソルエンファシスを選択
TX Post-Cursor
トランスミッターのポストカーソルエンファシスを選択
TX Diff Swing
トランスミッターの差動振幅値を選択
DFE Enabled
レシーバーで判定帰還型イコライザー (DFE) をイネーブルにするかどうかを選択 (使用
できないアーキテクチャもあり )
Inject Error
送信パスに 1 つのビットエラーを挿入
TX Reset
トランスミッターをリセットします。
RX Reset
レシーバーおよび BERT カウンターをリセット ( 「BERT Reset」を参照)。
Loopback Mode
レシーバー GT のループバックモードを選択
警告 : この値を変更すると、システムトポロジによってはリンクステータスに影響する
ことがあります。
Termination Voltage
レシーバーの終端電圧を選択
RX Common Mode
レシーバーの RX 同相設定を選択
TXUSERCLK Freq
計測された TXUSERCLK 周波数を MHz で表示
TXUSERCLK2 Freq
計測された TXUSERCLK2 周波数を MHz で表示
RXUSERCLK Freq
計測された RXUSERCLK 周波数を MHz で表示
RXUSERCLK2 Freq
計測された RXUSERCLK2 周波数を MHz で表示
TX Polarity Invert
送信データの極性を反転
RX Polarity Invert
受信データの極性を反転
リンクグループに含まれるすべてのリンクのプロパティを変更するには、リンクグループ行で設定を変更します。た
とえば、Link Group 0 行の [TX Pattern] を [PRBS 7-bit] に変更すると、このリンクグループに含まれるすべてのリンク
の [TX Pattern] が [PRBS 7-bit] に変更されます。グループ内のすべてのリンクの設定が同じでない場合、リンクグルー
プ行のプロパティ列に「Multiple」と表示されます。
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第 12 章 : ハードウェアでのシリアル I/O デザインのデバッグ
リンクスキャンの作成と実行
リンクのマージンを解析するには、ザイリンクス 7 シリーズ FPGA トランシーバー専用のアイスキャンハードウェ
アを使用してリンクのスキャンを実行すると有益です。 Vivado シリアル I/O 解析機能では、リンクスキャンを定義、
実行、保存、および呼び出しできます。
スキャンはリンク上で実行されます。スキャンを作成するには、 [Link] ビューでリンクを選択し、右クリックして
[Create Scan] をクリックするか、ツールバーの [Create Scan] ボタンをクリックします。 [Create Scan] ダイアログボッ
クスが開きます (図 12-4)。 [Create Scan] ダイアログボックスには、表 12-2 に示すスキャンの設定が表示されます。
X-Ref Target - Figure 12-4
図 12‐4 : [Create Scan] ダイアログボックス
表 12‐2 : スキャン設定
スキャン設定
説明
説明
スキャンのユーザー定義名
Scan Type
実行するスキャンのタイプ
Horizontal Increment
水平コードをスキップすることにより、解像度を下げる代わりに速度を向上
Horizontal Range
水平範囲を削減して速度を向上します。デフォルトでは、アイ全体をスキャン (アイの
中心に対して -1/2 ユニットインターバルから +1/2 まで)。
Vertical Increment
垂直コードをスキップすることにより、解像度を下げる代わりに速度を向上
Vertical Range
垂直範囲を削減して速度を向上。デフォルトでは、アイ全体をスキャン
Dwell BER
チャートの各点をある時間の間スキャン。ビットエラー率を選択することにより、ス
キャン深さを選択します。
Dwell Time
時間 (秒) を入力することにより、スキャン深さを選択します。
デフォルトでは、スキャンを作成すると実行されます。スキャンを実行せずに定義だけする場合は、[Run scan] チェッ
クボックスをオフにします。
スキャンを作成したときに実行しない場合、[Scans] ビュー (図 12-5) でスキャンを右クリックして [Run Scan] をクリッ
クすると実行できます。スキャンを実行中にスキャンを停止するには、 [Scans] ビューでスキャンを選択し、右クリッ
クして [Stop Scann] をクリックするか、ツールバーの [Stop Scan] ボタンをクリックします。
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第 12 章 : ハードウェアでのシリアル I/O デザインのデバッグ
X-Ref Target - Figure 12-5
図 12‐5 : [Scans] ビュー
リンクスイープの作成と実行
リンクのマージンを解析するには、異なる MGT 設定を使用してリンクスキャンを複数回実行すると便利です。その
中からどの設定がベストなのか判断できるからです。 Vivado シリアル I/O 解析機能では、リンクスイープ ( リンクス
キャンのコレクション) を定義、実行、保存、および呼び出しできます。
スイープはリンク上で実行されます。スイープを作成するには、 [Link] ビューでリンクを選択し、右クリックして
[Create Sweep] をクリックするか、[Link] ビューツールバーの [Create Sweep] ボタンをクリックします。[Create Sweep]
ダイアログボックスが表示されます。このダイアログボックスは [Create Scan] ダイアログボックスに似ていますが、
どのプロパティをスイープするか、どのようにスイープするかを定義するオプションが含まれます。
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第 12 章 : ハードウェアでのシリアル I/O デザインのデバッグ
X-Ref Target - Figure 12-6
図 12‐6 : [Create Sweep] ダイアログボックス
表 12‐3 : スイープ設定スイープ設定
説明
説明
スイープのユーザー定義名
Scan Type
実行するスキャンのタイプ
Horizontal Increment
水平コードをスキップすることにより、解像度を下げる代わりに速度を向
上します。
Horizontal Range
水平範囲を削減して速度を向上します。デフォルトでは、アイ全体をス
キャン (アイの中心に対して -1/2 ユニットインターバルから +1/2 まで)。
Vertical Increment
垂直コードをスキップすることにより、解像度を下げる代わりに速度を向
上します。
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第 12 章 : ハードウェアでのシリアル I/O デザインのデバッグ
表 12‐3 : スイープ設定スイープ設定
説明
Vertical Range
垂直範囲を削減して速度を向上します。デフォルトでは、アイ全体をス
キャンします。
Dwell BER
チャートの各点をある時間の間スキャン。ビットエラー率 (BER) を選択
することにより、スキャン深さを選択します。
Dwell Time
時間 (秒) を入力することにより、スキャン深さを選択します。
Sweep Mode
実行するスイープのタイプ。 [Semi Custom]、 [Full Custom]、 [Exhaustive] の
いずれかを選択します。
これらの設定を選択したら、スイーププロパティを設定します。リンクの書き込み可能なプロパティはすべてスイー
プ可能です。プロパティを追加するには、右側の [+] ボタンをクリックすると、表に新たな行が追加されます。スイー
プするプロパティを選択するには、 [Property Name] セルをクリックします。
値を変更するには、[Values to Sweep] セルのドロップダウンをクリックし、スイープする値を選択します。プロパティ
に列挙値が含まれない場合は、表示されるテキストエリアの各行に 1 つずつ 16 進数値を入力します。
X-Ref Target - Figure 12-7
図 12‐7 : スイープセルへの値の入力
•
図 12-8 に示すように [Semi Custom] を選択している場合、選択したプロパティのすべての組み合わせが 1 つのス
キャン用に定義され、そのスキャンがスイーププロパティに基づいて実行されます。実行されるスイープの数お
よびその順序は、 [Preview & Scans] タブをクリックするとプレビューできます。
•
[Full Custom] の場合、リストされる各プロパティの最初の選択肢が最初のスキャンに使用され、 2 つ目の選択肢
が 2 つ目のスキャンに使用されるというようになります。プロパティの 1 つの選択肢がほかのプロパティよりも
少ない場合は、最後の選択肢がその後のすべてのスキャンに使用されます。同じプロパティの選択でスイープ
モードが [Full Custom] の場合は、 3 つのスキャンのみが実行されます。
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第 12 章 : ハードウェアでのシリアル I/O デザインのデバッグ
X-Ref Target - Figure 12-8
図 12‐8 : [Sweep Properites] フィールド
•
[Exhaustive] の場合、 [Values to Sweep] は変更できなくなり、プロパティに対してすべての値が選択されます。
すべてのプロパティを設定したら、 [Run sweep] をオンにしたままにすると、各スキャンが順に実行されます。 [OK]
をクリックすると、スキャンのリストが [Scan] ビューに表示されます。
スイープ中の進捗状況は [Scan] ビューで確認できます。最新のスキャンの結果が表示されます。
スキャンプロットの表示とナビゲート
スキャンを作成すると、そのスキャンの [Scan Plots] ビューが表示されます。 2D アイスキャンでは、プロットは BER
値のヒートマップです。
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第 12 章 : ハードウェアでのシリアル I/O デザインのデバッグ
X-Ref Target - Figure 12-9
図 12‐9 : [Scan Plots] ビュー Vivado IDE のほかのチャートおよび表示と同様に、 [Scan Plots] ビューも次のように拡大/縮小できます。
•
エリアの拡大 : 拡大表示するエリアを左上から右下に向かってドラッグ
•
全体表示 : 右下から左上へ向かってドラッグ
•
拡大 : 右上から左下へ向かってドラッグ
•
縮小 : 左下から右上へ向かってドラッグ
マウスカーソルをプロット上に置くと、ツールヒントに現在の水平コード、垂直コード、およびスキャンされた BER
値が表示されます。プロットタイプを変更するには、プロットビューで [Plot Type] ボタンをクリックし、 [Show
Contour (filled)]、 [Show Contour (lines)]、または [Heat Map] をクリックします。
スキャンプロットの下のサマリには、スキャン設定とスキャンが実行された時間などの基本情報が表示されます。2D
アイスキャンでは、エラーのないスキャンのピクセル数が算出され (水平および垂直インクリメントを考慮)、結果が
[Open Area] として表示されます。 [Scans] ビューの内容はデフォルトで [Open Area] 列順にリストされるので、オープ
ンエリアが最も大きいスキャンが一番上に表示されます。
出力結果のファイルへの保存
部分的またはフル 2D アイスキャンによるスキャンデータが存在する場合、 [Scans] ビューで [Write Scan] ボタンをク
リックすると、スキャン結果を CSV ファイルに保存できます。スキャン結果が CSV 形式のファイルに保存され、ス
キャンプロットを複製するブロックに BER 値が含まれます。
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第 12 章 : ハードウェアでのシリアル I/O デザインのデバッグ
[Properties] ウィンドウ
[Hardware] ビューで GT または COMMON ブロック、 [Links] ビューでリンク、または [Scans] ビューでスキャンを選
択すると、 [Properties] ビューにそのオブジェクトのプロパティが表示されます。 GT および COMMON に対しては、
これらのオブジェクトの属性、ポート、およびその他の設定がすべて表示されます。これらの設定は、 [Properties]
ビュー (図 12-10) またはTcl コマンドで変更できます。プロパティには、読み出し専用で変更できないものもあります。
X-Ref Target - Figure 12-10
図 12‐10 : [Properties] ウィンドウシリアル I/O 解析の Tcl オブジェクトおよびコマンド
テスト中のハードウェアにアクセスするには、 Tcl コマンドを使用できます。ハードウェアには、表 12-4 に示す階層
ファーストクラス Tcl オブジェクトがあります。
表 12‐4 : シリアル I/O 解析の Tcl オブジェクト
Tcl オブジェクト
説明
hw_sio_ibert
IBERT コアを参照するオブジェクト。各 IBERT オブジェクトには、 1 つまたは複数の
hw_sio_gt または hw_sio_common オブジェクトを関連付けることができます。
hw_sio_gt
1 つのザイリンクスギガビットトランシーバー (GT) を参照するオブジェクト。
hw_sio_gtgroups
GT の論理グループを参照するオブジェクト。 4 進数または 8 進数に設定できます。
hw_sio_common
COMMON ブロックを参照するオブジェクト。
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第 12 章 : ハードウェアでのシリアル I/O デザインのデバッグ
表 12‐4 : シリアル I/O 解析の Tcl オブジェクト
Tcl オブジェクト
説明
hw_sio_tx
hw_sio_gt のトランスミッター側を参照するオブジェクト。 TX 関連のポート、属性、ロ
ジックプロパティのみが hw_sio_tx に挿入されます。
hw_sio_rx
hw_sio_gt のレシーバー側を参照するオブジェクト。 RX 関連のポート、属性、ロジック
プロパティのみが hw_sio_rx に挿入されます。
hw_sio_pll
hw_sio_gt または hw_sio_common オブジェクトの PLL オブジェクトを参照するオブジェ
クト。関連のポート、属性、ロジックプロパティのみが hw_sio_pll に挿入されます。
hw_sio_link
リンク、 TX-RX ペアを参照するオブジェクト。
注記 : リンクには、 RX のみまたは RX のみが含まれる場合もあります。
hw_sio_linkgroup
リンクグループを参照するオブジェクト。
hw_sio_scan
マージン解析スキャンを参照するオブジェクト。
Hardware Manager コマンドの詳細を確認するには、 Tcl コンソールで「help -category hardware」と入力してください。
ハードウェアにアクセスする Tcl コマンド
表 12-5 に、 IBERT コアにアクセスするために使用する Tcl コマンドを示します。
重要 : get_property または set_property コマンドを使用した場合、IBERT コアから情報を読み出したり IBERT コアに情
報を書き込むことはできません。ハードウェアから情報を読み出すには refresh_hw_sio コマンド、ハードウェアに情
報を書き込むには commit_hw_sio コマンドを使用します。
表 12‐5 : hw_server の Tcl コマンド
Tcl コマンド
説明
refresh_hw_sio
オブジェクトのプロパティ値を読み出します。ハードウェアを参照するすべての hw_sio
オブジェクトに対して使用できます。
commit_hw_sio
プロパティの変更をハードウェアに書き込みます。ハードウェアを参照するすべての
hw_sio オブジェクトに対して使用できます。
hw_sio_link の Tcl コマンド
表 12-6 に、リンクにアクセスするために使用する Tcl コマンドを示します。
表 12‐6 : hw_sio_link の Tcl コマンド
Tcl コマンド
説明
create_hw_sio_link
指定の hw_sio_rx および hw_sio_tx から hw_sio_link オブジェクトを作成します。
remove_hw_sio_link
指定したリンクを削除します。
get_hw_sio_links
指定したオブジェクトの hw_sio_link のリストを取得します。
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第 12 章 : ハードウェアでのシリアル I/O デザインのデバッグ
hw_sio_linkgroup の Tcl コマンド
表 12-7 に、リンクグループにアクセスするために使用する Tcl コマンドを示します。
表 12‐7 : hw_sio_linkgroup の Tcl コマンド
Tcl コマンド
説明
create_hw_sio_linkgroup
hw_sio_link オブジェクトから hw_sio_linkgroup オブジェクトを作成します。
remove_hw_sio_linkgroup
指定したリンクグループを削除します。
get_hw_sio_linkgroups
指定したオブジェクトの hw_sio_linkgroup のリストを取得します。
hw_sio_scan の Tcl コマンド
表 12-8 に、スキャンにアクセスするために使用する Tcl コマンドを示します。
表 12‐8 : hw_sio_scan の Tcl コマンドの説明
Tcl コマンド
説明
create_hw_sio_scan
スキャンオブジェクトを作成します。
remove_hw_sio_scan
スキャンオブジェクトを削除します。
run_hw_sio_scan
スキャンを実行します。
stop_hw_sio_scan
スキャンを停止します。
wait_on_hw_sio_scan
run_hw_sio_scan が完了するまで Tcl コンソールプロンプトでコマンドを実行できない
ようにします。
display_hw_sio_scan
部分的または完了したスキャンをスキャンプロットに表示します。
write_hw_sio_scan
スキャンデータをファイルに記述します。
read_hw_sio_scan
スキャンデータをファイルからスキャンオブジェクトに読み込みます。
get_hw_sio_scans
hw_sio_scan オブジェクトのリストを取得します。
オブジェクトを取得する Tcl コマンド
表 12-9 に、シリアル I/O オブジェクトを取得するために使用する Tcl コマンドを示します。
表 12‐9 : オブジェクトを取得する Tcl コマンド
Tcl コマンド
説明
get_hw_sio_iberts
IBERT オブジェクトのリストを取得します。
get_hw_sio_gts
GT のリストを取得します。
get_hw_sio_commons
COMMON ブロックのリストを取得します。
get_hw_sio_txs
トランスミッターのリストを取得します。
get_hw_sio_rxs
レシーバーのリストを取得します。
get_hw_sio_plls
PLL のリストを取得します。
get_hw_sio_links
リンクのリストを取得します。
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第 12 章 : ハードウェアでのシリアル I/O デザインのデバッグ
表 12‐9 : オブジェクトを取得する Tcl コマンド
Tcl コマンド
説明
get_hw_sio_linkgroups
リンクグループのリストを取得します。
get_hw_sio_scans
スキャンのリストを取得します。
IBERT を測定する Tcl コマンドの使用
次のようなシステムにアクセスする Tcl コマンドスクリプトの例を示します。
•
localhost:3121 上の hw_server を介してアクセス可能な 1 つの KC705 ボードの Digilent JTAG-SMT1 ケーブル (シ
リアル番号 12345) が使用されている
•
KC705 ボード上の XC7K325T デバイスで実行されているデザインに IBERT コアが 1 つ含まれている
•
IBERT コアで Quad 117 および Quad 118 がイネーブルになっている
Tcl コマンドスクリプト例
# Connect to the Digilent Cable on localhost:3121
connect_hw_server -url localhost:3121
current_hw_target [get_hw_targets */digilent_plugin/SN:12345]
open_hw_target
# Program and Refresh the XC7K325T Device
current_hw_device [lindex [get_hw_devices] 0]
refresh_hw_device -update_hw_probes false [lindex [get_hw_devices] 0]
set_property PROGRAM.FILE {C:/design.bit} [lindex [get_hw_devices] 0]
program_hw_devices [lindex [get_hw_devices] 0]
refresh_hw_device [lindex [get_hw_devices] 0]
# Set Up Link on first GT
set tx0 [lindex [get_hw_sio_txs] 0]
set rx0 [lindex [get_hw_sio_rxs] 0]
set link0 [create_hw_sio_link $tx0 $rx0]
set_property DESCRIPTION {Link 0} [get_hw_sio_links $link0]
# Set link to use PCS Loopback, and write to hardware
set_property LOOPBACK "Near-End PCS" $link0
commit_hw_sio $link0
# Create, run, display and save scan
set scan0 [create_hw_sio_scan 2d_full_eye [get_hw_sio_rxs -of $link0]]
run_hw_sio_scan $scan0
display_hw_sio_scan $scan0
write_hw_sio_scan "scan0.csv" $scan0
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142
付録 A
デバイスコンフィギュレーションビット
ストリーム設定
7 シリーズおよび Zynq 7000 ビットストリーム設定
7 シリーズ ® および Zynq® 7000 デバイスのデバイスコンフィギュレーション設定は、表 A-1 に示すように、
set_property <Setting> <Value> [current_design] Vivado® ツール Tcl コマンドを使用すると設定できま
す。
注記 : Zynq 7000 デバイスの設定については、説明列に記述されています。
表 A‐1 : 7 シリーズおよび Zynq 7000 ビットストリーム設定
設定デフォルト値
有効な値
説明
BITSTREAM.CONFIG.
BPI_1ST_READ_CYCLE
1
1、 2、 3、 4
BPI コンフィギュレーションをフラッシュデバイスのペー
ジモード動作のタイミングと同期させる際に使用し、最
初のページの有効読み出しのサイクル数を設定します。
このオプションは、BPI_page_size を 4 または 8 に設定して
いる場合にのみ有効です。
BITSTREAM.CONFIG.
BPI_PAGE_SIZE
1
1、 4、 8
BPI コンフィギュレーションで、ページサイズを指定しま
す。これは、フラッシュメモリでページごとに必要な読
み出し数に対応します。
BITSTREAM.CONFIG.
BPI_SYNC_MODE
Disable
Disable、
Type1、 Type2
BPI フラッシュデバイスの異なるタイプの BPI 同期コン
フィギュレーションモードを設定します。
• Disable (デフォルト ) : 同期コンフィギュレーションモー
ドをディスエーブルにします。
• Type1 : 同期コンフィギュレーションモードをイネーブ
ルにし、 Micron G18(F) ファミリをサポートする設定を
使用します。
• Type2 : 同期コンフィギュレーションモードをイネーブ
ルにし、 Micron (Numonyx) P30 および P33 ファミリをサ
ポートする設定を使用します。
BITSTREAM.CONFIG.
CCLKPINa
Pullup
Pullup、
Pullnone
Cclk ピンに内部プルアップを追加します。 Pullnone に設定
すると、プルアップは使用されません。
BITSTREAM.CONFIG.
CONFIGFALLBACK
Disable
Disable、
Enable
コンフィギュレーションでエラーが発生した場合にデ
フォルトのビットストリームを読み込むかどうかを指定
します。
BITSTREAM.CONFIG.
CONFIGRATE
3
3、 6、 9、 12、
16、 22、 26、
33、 40、 50、
66
マスターモードでコンフィギュレーションする場合、
ビットストリームの生成でコンフィギュレーションク
ロック (Cclk) の生成に内部オシレーターが使用されます。
このオプションを使用すると、 Cclk のレートを選択でき
ます。
Vivado プログラムおよびデバッグ
UG908 (v2015.2) 2015 年 6 月 24 日
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143
付録 A : デバイスコンフィギュレーションビットストリーム設定
表 A‐1 : 7 シリーズおよび Zynq 7000 ビットストリーム設定 (続き)
有効な値
説明
BITSTREAM.CONFIG.
DCIUPDATEMODE
設定 AsRequired
AsRequired、
Continuous、
Quiet
デジタル制御インピーダンス (DCI) 回路で DCI
IOSTANDARD のインピーダンス一致をアップデートする
頻度を指定します。
BITSTREAM.CONFIG.
DONEPINa
Pullup
Pullup、
Pullnone
DONE ピンに内部プルアップを追加します。 Pullnone に設
定すると、プルアップは使用されません。このオプショ
ンは、外部プルアップ抵抗を DONE ピンに接続する場合
にのみ使用してください。このオプションを使用しない
場合、内部プルアップ抵抗が自動的に接続されます。
BITSTREAM.CONFIG.
EXTMASTERCCLK_EN
Disable
Disable、
div-48、
div-24、
div-12、
div-8、 div-6、
div-4、 div-3、
div-2、 div-1
すべてのマスターモードで外部クロックをコンフィギュ
レーションクロックとして使用できるようにします。外
部クロックは、多目的 USERCCLK ピンに接続する必要が
あります。
BITSTREAM.CONFIG.
INITPINa
Pullup
Pullup、
Pullnone
INIT ピンにプルアップ抵抗を追加するか、フロートした
ままにするかを指定します。
BITSTREAM.CONFIG.
INITSIGNALSERROR
Enable
Enable、
Disable
Enable の場合、コンフィギュレーションエラーが検出さ
れると INIT_B ピンが 0 にアサートされます。
BITSTREAM.CONFIG.
M0PINa
Pullup
Pullup、
Pulldown、
Pullnone
M0 ピンに内部プルアップまたはプルダウンを追加する
か、どちらも追加しないかを指定します。 M0 ピンにプル
アップ抵抗およびプルダウン抵抗のどちらも追加しない
場合は、 Pullnone に設定します。
BITSTREAM.CONFIG.
M1PINa
Pullup
Pullup、
Pulldown、
Pullnone
M1 ピンに内部プルアップまたはプルダウンを追加する
か、どちらも追加しないかを指定します。 M1 ピンにプル
アップ抵抗およびプルダウン抵抗のどちらも追加しない
場合は、 Pullnone に設定します。
BITSTREAM.CONFIG.
M2PINa
Pullup
Pullup、
Pulldown、
Pullnone
M2 ピンに内部プルアップまたはプルダウンを追加する
か、どちらも追加しないかを指定します。 M2 ピンにプル
アップ抵抗およびプルダウン抵抗のどちらも追加しない
場合は、 Pullnone に設定します。
BITSTREAM.CONFIG.
NEXT_CONFIG_ADDR
なし
<string>
MultiBoot セットアップの次のコンフィギュレーションの
開始アドレスを設定します。これは、 WBSTAR レジスタ
に保存されます。
BITSTREAM.CONFIG.
NEXT_CONFIG_REBOOT
Enable
Enable、
Disable
Disable に設定すると、 .bit ファイルから IPROG コマン
ドが削除されます。マルチブートセットアップでのマル
チブートイメージにジャンプするのではなく、パワー
アップ時にゴールデンイメージが読み込まれるようにで
きます。
BITSTREAM.CONFIG.
OVERTEMPPOWERDOWN
Disable
Disable、
Enable
XADC で温度が最大動作範囲を超えたことが検出された
場合にデバイスがシャットダウンされるようにします。
このオプションを使用するには、 XADC に外部回路セッ
トアップが必要です (Zynq 7000)
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デフォルト値
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144
付録 A : デバイスコンフィギュレーションビットストリーム設定
表 A‐1 : 7 シリーズおよび Zynq 7000 ビットストリーム設定 (続き)
設定デフォルト値
有効な値
説明
BITSTREAM.CONFIG.
PERSIST
No
No、 Yes
コンフィギュレーション後にマルチファンクションコン
フィギュレーションピンへのコンフィギュレーションロ
ジックアクセスを維持します。以前はリードバックアク
セス用にコンフィギュレーション後 SelectMAP ポートを維
持するために使用されていましたが、どのコンフィギュ
レーションモードででも使用できるようになっています。
PERSIST は、 JTAG ポートは専用で常に使用できるので、
JTAG コンフィギュレーションには必要ありません。
PERSIST および ICAP は同時に使用できません。
詳細は、ユーザーガイドを参照してください。このオプ
ションは、リードバックおよびパーシャルリコンフィ
ギュレーションに SelectMAP コンフィギュレーションピ
ンを使用する場合に必要で、 SelectMAP またはシリアル
モードを使用している場合に使用します。
BITSTREAM.CONFIG.
REVISIONSELECT
00
00、 01、 10、
11
次のウォームブートのウォームブート開始アドレス
(WBSTAR) レジスタの RS[1:0] 設定の内部値を指定します。
BITSTREAM.CONFIG.
REVISIONSELECT_
TRISTATE
Disable
Disable、
Enable
ウォームブートのウォームブート開始アドレス
(WBSTAR) のオプションを設定することにより、 RS[1:0]
トライステートをイネーブルにするかどうかを指定しま
す。
• RS[1:0] ピンはトライステートイネーブル
• 0 : RS トライステートをイネーブル (デフォルト )
• 1 : RS トライステートをディスエーブル
BITSTREAM.CONFIG.
SELECTMAPABORT
Enable
Enable、
Disable
SelectMAP モードのアボートシーケンスをイネーブルまた
はディスエーブルにします。 Disable に設定すると、デバ
イスピンのアボートシーケンスは無視されます。
BITSTREAM.CONFIG.
SPI_32BIT_ADDR
No
No、 Yes
SPI 32 ビットアドレス形式をイネーブルにします。この
形式は、 256Mb 以上のストレージを含む SPI デバイスで必
要です。
BITSTREAM.CONFIG.
SPI_BUSWIDTH
NONE
NONE、 1、
2、 4
サードパーティ SPI フラッシュデバイスからのマスター
SPI コンフィギュレーションに対して、 SPI バスをデュア
ル (x2) またはクワッド (x4) モードに設定します。
BITSTREAM.CONFIG.
SPI_FALL_EDGE
No
No、 Yes
FPGA で SPI データのキャプチャに立ち下がりエッジを使
用するよう設定します。これによりタイミングマージン
が向上し、コンフィギュレーションのクロックレートが
上がる可能性があります。
BITSTREAM.CONFIG.
TCKPINa
Pullup
Pullup、
Pulldown、
Pullnone
TCK ピン、 JTAG テストクロックにプルアップまたはプル
ダウンを追加するか、どちらも追加しないかを指定しま
す。 Pullnone に設定すると、プルアップもプルダウンも使
用されません。
BITSTREAM.CONFIG.
TDIPINa
Pullup
Pullup、
Pulldown、
Pullnone
TDI ピン、 JTAG 命令および JTAG レジスタへのシリアル
データ入力すべてに、プルアップまたはプルダウンを追
加するか、どちらも追加しないかを指定します。 Pullnone
に設定すると、プルアップもプルダウンも使用されませ
ん。
BITSTREAM.CONFIG.
TDOPINa
Pullup
Pullup、
Pulldown、
Pullnone
TDO ピン、JTAG 命令およびデータレジスタへのシリアル
データ出力すべてに、プルアップまたはプルダウンを追
加するか、どちらも追加しないかを指定します。 Pullnone
に設定すると、プルアップもプルダウンも使用されませ
ん。
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145
付録 A : デバイスコンフィギュレーションビットストリーム設定
表 A‐1 : 7 シリーズおよび Zynq 7000 ビットストリーム設定 (続き)
設定デフォルト値
有効な値
説明
BITSTREAM.CONFIG.
TIMER_CFG
なし
8 桁の 16 進
文字列
コンフィギュレーションモードでのウォッチドッグタイ
マーの値を設定します。このオプションは、 TIMER_USR
と同時に使用することはできません。
BITSTREAM.CONFIG.
TIMER_USR
0x00000000
8 桁の 16 進
文字列
ユーザーモードでのウォッチドッグタイマーの値を設定
します。このオプションは、 TIMER_CFG と同時に使用す
ることはできません。
BITSTREAM.CONFIG.
TMSPINa
Pullup
Pullup、
Pulldown、
Pullnone
TMS ピン、 TAP コントローラーへのモード入力信号にプ
ルアップまたはプルダウンを追加するか、どちらも追加
しないかを指定します。 TAP コントローラーは、 JTAG の
制御ロジックとして使用されます。 Pullnone に設定する
と、プルアップもプルダウンも使用されません。
BITSTREAM.CONFIG.
UNUSEDPIN
Pulldown
Pulldown、
Pullup、
Pullnone
未使用の SelectIO ピン (IOB) にプルアップまたはプルダウ
ンを追加するか、どちらも追加しないかを指定します。
コンフィギュレーション専用ピンには適用されません。
コンフィギュレーション専用ピンのリストは、アーキテ
クチャによって異なります。 Pullnone に設定すると、プル
アップもプルダウンも使用されません。
BITSTREAM.CONFIG.
USERID
0xFFFFFFFF
8 桁の 16 進
文字列
インプリメンテーションのリビジョンを特定します。
ユーザー ID レジスタには、 8 桁までの 16 進文字列を入力
できます。
BITSTREAM.CONFIG.
USR_ACCESS
None
None、 8 桁の
16 進文字列、
TIMESTAMP
AXSS コンフィギュレーションレジスタに、8 桁の 16 進文
字列またはタイムスタンプを記述します。タイムスタン
プ値のフォーマットは、 ddddd MMMM yyyyyy hhhhh
mmmmmm ssssss (ddddd = 日、 MMMM = 月、 yyyyyy = 年
(2000 年は 00000)、 hhhhh ＝時、 mmmmmm = 分、 ssssss =
秒) です。このレジスタの内容は、 FPGA デバイスにより
USR_ACCESS プリミティブを介して直接アクセスできま
す。
BITSTREAM.ENCRYPTION.
ENCRYPT
なし
No、 Yes
ビットストリームを暗号化します。
BITSTREAM.ENCRYPTION.
ENCRYPTKEYSELECT
bbram
bbram、 efuse
使用する AES 暗号化キーの場所を、バックアップ機能付
き RAM (BBRAM) または eFUSE レジスタのいずれかに指
定します。
注記 : このプロパティは ENCRYPT オプションを Yes に設
定している場合のみ使用可能です。
BITSTREAM.ENCRYPTION.
HKEY
Pick
Pick、 16 進文
字列
ビットストリーム暗号化の HMAC 認証キーを設定します。
7 シリーズデバイスには、ハードウェアにオンチップの
ビットストリームキー付き HMAC (Hash Message
Authentication Code) アルゴリズムがインプリメントされて
おり、 AES 復号化のみの場合よりセキュリティが強化さ
れています。これらのデバイスでは、ビットストリーム
の読み込み、変更、遮断、コピーに AES と HMAC キーの
両方が必要です。
Pick に設定すると、ランダムな値が選択されます。このオ
プションを使用するには、 ENCRYPT オプションを Yes に
設定する必要があります。
BITSTREAM.ENCRYPTION.
KEY0
Pick
Pick、 16 進文
字列
ビットストリーム暗号化の AES 暗号化キーを設定します。
Pick に設定すると、ランダムな値が選択されます。このオ
プションを使用するには、 ENCRYPT オプションを Yes に
設定する必要があります。
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146
付録 A : デバイスコンフィギュレーションビットストリーム設定
表 A‐1 : 7 シリーズおよび Zynq 7000 ビットストリーム設定 (続き)
設定 BITSTREAM.ENCRYPTION.
KEYFILE
デフォルト値
有効な値
説明
なし
<string>
入力暗号化ファイル (拡張子 .nky) の名前を指定します。
このオプションを使用するには、 ENCRYPT オプションを
Yes に設定する必要があります。
BITSTREAM.ENCRYPTION.
STARTCBC
Pick
Pick、 32 ビッ
トの 16 進文
字列
暗号文ブロック連鎖 (CBC) の開始値を設定します。 Pick
に設定すると、ランダムな値が選択されます。
BITSTREAM.GENERAL.
COMPRESS
False
True、 False
ビットストリームの複数フレーム書き込み機能を使用し、
ビットストリームファイル (.bit) ファイルだけでなく、
ビットストリーム自体のサイズも縮小します。このオプ
ションを使用しても、ビットストリームのサイズが縮小
するとは限りません。
BITSTREAM.GENERAL.
CRC
Enable
Enable、
Disable
ビットストリームの巡回冗長検査 (CRC) 値の生成を制御
します。 Enable に設定すると、ビットストリームの内容に
基づいて固有の CRC 値が算出されます。算出された CRC
値がビットストリームの CRC 値と一致しない場合は、デ
バイスはコンフィギュレーションされません。 CRC が
ディスエーブルの場合、 CRC 値の代わりに定数値がビッ
トストリームに挿入され、デバイスで CRC 値は算出され
ません。
BITSTREAM.GENERAL.
DEBUGBITSTREAM
No
No、 Yes
デバッグビットストリームを生成します。デバッグビッ
トストリームのサイズは、標準のビットストリームより
もかなり大きくなります。このオプションは、マスター
およびスレーブシリアルコンフィギュレーションでのみ
使用できます。バウンダリスキャンおよびスレーブパラ
レル/SelectMAP では使用できません。デバッグビットス
トリームには、標準ビットストリームに加え、次の機能
があります。
• 同期化ワードの後に LOUT レジスタに 32 個の 0 を書き
込みます。
• 各フレームを個別に読み込みます。
• 各フレーム後に巡回冗長検査 (CRC) を実行します。
• 各フレーム後にフレームアドレスを LOUT レジスタに
書き込みます。
BITSTREAM.GENERAL.
DISABLE_JTAG
No
No、 Yes
コンフィギュレーション後に JTAG を介したバウンダリス
キャン (BSCAN) ブロックへのアクセスをディスエーブル
にします。
BITSTREAM.GENERAL.
JTAG_XADC
Enable
Enable、
Disable、
StatusOnly
XADC への JTAG 接続をイネーブルまたはディスエーブル
にします。
BITSTREAM.GENERAL.
XADCENHANCEDLINEARITY
Off
Off、 On
INL が実際のアナログパフォーマンスよりも悪くなるビ
ルトインデジタルキャリブレーション機能をディスエー
ブルにします。
BITSTREAM.READBACK.
ACTIVERECONFIG
No
No、 Yes
コンフィギュレーション中に GHIGH および GSR がアサー
トされないようにします。これは、アクティブパーシャ
ルリコンフィギュレーション向上機能に必要です。
BITSTREAM.READBACK.
ICAP_SELECT
Auto
Auto、 Top、
Bottom
上または下の ICAP ポートを選択します。
BITSTREAM.READBACK.
READBACK
False
True、 False
必要なリードバックファイルを作成してリードバック機
能を実行します。
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付録 A : デバイスコンフィギュレーションビットストリーム設定
表 A‐1 : 7 シリーズおよび Zynq 7000 ビットストリーム設定 (続き)
設定デフォルト値
有効な値
説明
BITSTREAM.READBACK.
SECURITY
None
None、
Level1、
Level2
リードバックおよびリコンフィギュレーションをディス
エーブルにするかどうかを指定します。
注記 : Level1 に設定するとリードバックがディスエーブル
になり、 Level2 に設定するとリードバックとリコンフィ
ギュレーションがディスエーブルになります。
BITSTREAM.READBACK.
XADCPARTIALRECONFIG
Disable
Disable、
Enable
Disable に設定すると、パーシャルリコンフィギュレー
ション中も XADC が継続して機能します。 Enable に設定
すると、パーシャルリコンフィギュレーション中は
XADC はセーフモードで機能します。
BITSTREAM.STARTUP.
DONEPIPE
Yes
Yes、 No
CFG_DONE (DONE) ピンが High になり、最初のクロック
エッジを待って、 Done ステートに移動します。
BITSTREAM.STARTUP.
DONE_CYCLE
4
4、 1、 2、 3、
5、 6、 Keep
FPGA Done 信号をアクティブにするスタートアップ
フェーズを選択します。 DonePipe=Yes の場合、 Done は遅
延します。
BITSTREAM.STARTUP.
GTS_CYCLE
5
5、 1、 2、 3、
4、 6、 Done、
Keep
I/O バッファーへの内部トライステート制御を解放するス
タートアップフェーズを選択します。
BITSTREAM.STARTUP.
GWE_CYCLE
6
6、 1、 2、 3、
4、 5、 Done、
Keep
フリップフロップ、 LUT RAM、およびシフトレジスタへ
の内部イネーブルをアサートするスタートアップフェー
ズを選択します。 BRAM もイネーブルにします。このス
タートアップフェーズの前は、ブロック RAM の書き込み
および読み出しの両方がディスエーブルです。
BITSTREAM.STARTUP.
LCK_CYCLE
NoWait
NoWait、 0、
1、 2、 3、 4、
5、 6
DLL/DCM/PLL ロックまで待機するため、スタートアップ
段階を選択します。 NoWait に設定すると、スタートアッ
プシーケンスは DLL/DCM/PLL がロックされるまで待機
されません。
Vivado プログラムおよびデバッグ
UG908 (v2015.2) 2015 年 6 月 24 日
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148
付録 A : デバイスコンフィギュレーションビットストリーム設定
表 A‐1 : 7 シリーズおよび Zynq 7000 ビットストリーム設定 (続き)
有効な値
説明
BITSTREAM.STARTUP.
MATCH_CYCLE
設定 Auto
デフォルト値
Auto、
NoWait、 0、
1、 2、 3、 4、
5、 6
デジタル制御インピーダンス (DCI) 一致信号がアサートさ
れるまで待機するスタートアップサイクルを指定します。
DCI マッチは MATCH_CYCLE では開始しません。スター
トアップシーケンスは DCI が一致するまでこのサイクル
で待機します。 DCI が一致するのにかかる時間にはさまざ
ま要素が影響するので、スタートアップシーケンスが完
了するのに必要な CCLK サイクル数は、同じシステムで
も異なる場合があります。 DONE が High になるまでコン
フィギュレーションソリューションで CCLK を駆動する
のが理想的です。
注記 : Auto に設定すると、 write_bitstream によりデザイン
で DCI I/O 規格が検索されます。 DCI 規格が存在する場合
は BITSTREAM.STARTUP.MATCH_CYCLE=2 が、存在し
ない場合は
BITSTREAM.STARTUP.MATCH_CYCLE=NoWait が使用さ
れます。
BITSTREAM.STARTUP.
STARTUPCLK
Cclk
Cclk、
UserClk、
JtagClk
デバイスのコンフィギュレーション後の StartupClk シーケ
ンスは、 Cclk、ユーザークロック、または JTAG クロック
に同期させることができます。デフォルトは Cclk です。
• Cclk : FPGA デバイスで供給される内部クロックに同期
します。
• UserClk : STARTUP シンボルの CLK ピンに接続されてい
るユーザー定義信号に同期します。
• JtagClk : JTAG で供給されるクロックに同期します。こ
のクロックは、 JTAG の制御ロジックとして使用される
TAP コントローラーをシーケンスします。
a. 専用コンフィギュレーションピンには、ビットストリーム設定のデフォルトを使用することをお勧めします。
UltraScale ビットストリーム設定
表 A-2 は、set_property <Setting> <Value> [current_design] Vivado® ツール Tcl コマンドで使用可能な
UltraScale® デバイスのデバイスコンフィギュレーション設定を示しています。 .
表 A‐2 : UltraScale ビットストリーム設定
設定
デフォルト値
有効な値
説明
BITSTREAM.
AUTHENTICATION.
AUTHENTICATE
No
Yes、 No
RSA 認証を使用するかどうかを指定します。 No の場合、
AES_GCM が使用されます。
BITSTREAM.
AUTHENTICATION.
RSAPRIVATEKEYFILE
なし
<string>
RSA-2048 認証ビットストリームをサインするために使用
するべきキーペアを含む OpenSSL .pem ファイルを指定し
ます。
BITSTREAM.CONFIG.
BPI_1ST_READ_CYCLE
1
1、 2、 3、 4
BPI コンフィギュレーションをフラッシュデバイスのペー
ジモード動作のタイミングと同期させる際に使用し、最
初のページの有効読み出しのサイクル数を設定します。
このオプションは、BPI_page_size を 4 または 8 に設定して
いる場合にのみ有効です。
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149
付録 A : デバイスコンフィギュレーションビットストリーム設定
表 A‐2 : UltraScale ビットストリーム設定 (続き)
設定
デフォルト値
有効な値
説明
BITSTREAM.CONFIG.
BPI_PAGE_SIZE
1
1、 4、 8
BPI コンフィギュレーションで、ページサイズを指定しま
す。これは、フラッシュメモリでページごとに必要な読
み出し数に対応します。
BITSTREAM.CONFIG.
BPI_SYNC_MODE
Disable
Disable、
Type1、 Type2
BPI フラッシュデバイスの異なるタイプの BPI 同期コン
フィギュレーションモードを設定します。
• Disable (デフォルト ) : 同期コンフィギュレーションモー
ドをディスエーブルにします。
• Type1 : 同期コンフィギュレーションモードをイネーブ
ルにし、 Micron G18(F) ファミリをサポートする設定を
使用します。
• Type2 : 同期コンフィギュレーションモードをイネーブ
ルにし、 Micron (Numonyx) P30 および P33 ファミリをサ
ポートする設定を使用します。
BITSTREAM.CONFIG.
CCLKPINa
Pullup
Pullup、
Pullnone
Cclk ピンに内部プルアップを追加します。 Pullnone に設定
すると、プルアップは使用されません。
BITSTREAM.CONFIG.
CONFIGFALLBACK
Disable
Disable、
Enable
コンフィギュレーションでエラーが発生した場合にデ
フォルトのビットストリームを読み込むかどうかを指定
します。
BITSTREAM.CONFIG.
CONFIGRATE
3
3、 6、 9、 12、
22、 33、 40、
50、 57、 69、
82、 87、 90、
110、 115、
130、 148
マスターモードでコンフィギュレーションする場合、
ビットストリームの生成でコンフィギュレーションク
ロック (Cclk) の生成に内部オシレーターが使用されます。
このオプションを使用すると、 Cclk のレートを選択でき
ます。
BITSTREAM.CONFIG.
D00_MOSIa
Pullup
Pullup、
Pulldown、
Pullnone
D00_MOSI ピンに内部プルアップまたはプルダウンを追加
するか、どちらも追加しないかを指定します。 D00_MOSI
ピンにプルアップ抵抗およびプルダウン抵抗のどちらも
追加しない場合は、 Pullnone に設定します
BITSTREAM.CONFIG.
D01_DINa
Pullup
Pullup、
Pulldown、
Pullnone
D01_DIN ピンに内部プルアップまたはプルダウンを追加
するか、どちらも追加しないかを指定します。 D01_DIN
ピンにプルアップ抵抗およびプルダウン抵抗のどちらも
追加しない場合は、 Pullnone に設定します
BITSTREAM.CONFIG.
D02a
Pullup
Pullup、
Pulldown、
Pullnone
D02 ピンに内部プルアップまたはプルダウンを追加する
か、どちらも追加しないかを指定します。 D02 ピンにプル
アップ抵抗およびプルダウン抵抗のどちらも追加しない
場合は、 Pullnone に設定します
BITSTREAM.CONFIG.
D03a
Pullup
Pullup、
Pulldown、
Pullnone
D03 ピンに内部プルアップまたはプルダウンを追加する
か、どちらも追加しないかを指定します。 D03 ピンにプル
アップ抵抗およびプルダウン抵抗のどちらも追加しない
場合は、 Pullnone に設定します
BITSTREAM.CONFIG.
DCIUPDATEMODE
AsRequired
AsRequired、
Continuous、
Quiet
デジタル制御インピーダンス (DCI) 回路で DCI
IOSTANDARD のインピーダンス一致をアップデートする
頻度を指定します。
BITSTREAM.CONFIG.
DONEPINa
Pullup
Pullup、
Pullnone
DONE ピンに内部プルアップを追加します。 Pullnone に設
定すると、プルアップは使用されません。このオプショ
ンは、外部プルアップ抵抗を DONE ピンに接続する場合
にのみ使用してください。このオプションを使用しない
場合、内部プルアップ抵抗が自動的に接続されます。
Vivado プログラムおよびデバッグ
UG908 (v2015.2) 2015 年 6 月 24 日
japan.xilinx.com
150
付録 A : デバイスコンフィギュレーションビットストリーム設定
表 A‐2 : UltraScale ビットストリーム設定 (続き)
有効な値
説明
BITSTREAM.CONFIG.
EXTMASTERCCLK_EN
設定
Disable
Disable、
div-48、
div-24、
div-12、
div-8、 div-6、
div-4、 div-3、
div-2、 div-1
すべてのマスターモードで外部クロックをコンフィギュ
レーションクロックとして使用できるようにします。外
部クロックは、多目的 USERCCLK ピンに接続する必要が
あります。
BITSTREAM.CONFIG.
INITPINa
Pullup
Pullup、
Pullnone
INIT ピンにプルアップ抵抗を追加するか、フロートした
ままにするかを指定します。
BITSTREAM.CONFIG.
INITSIGNALSERROR
Enable
Enable、
Disable
Enable の場合、コンフィギュレーションエラーが検出さ
れると INIT_B ピンが 0 にアサートされます。
BITSTREAM.CONFIG.
M0PINa
Pullup
Pullup、
Pulldown、
Pullnone
M0 ピンに内部プルアップまたはプルダウンを追加する
か、どちらも追加しないかを指定します。 M0 ピンにプル
アップ抵抗およびプルダウン抵抗のどちらも追加しない
場合は、 Pullnone に設定します。
BITSTREAM.CONFIG.
M1PINa
Pullup
Pullup、
Pulldown、
Pullnone
M1 ピンに内部プルアップまたはプルダウンを追加する
か、どちらも追加しないかを指定します。 M1 ピンにプル
アップ抵抗およびプルダウン抵抗のどちらも追加しない
場合は、 Pullnone に設定します。
BITSTREAM.CONFIG.
M2PINa
Pullup
Pullup、
Pulldown、
Pullnone
M2 ピンに内部プルアップまたはプルダウンを追加する
か、どちらも追加しないかを指定します。 M2 ピンにプル
アップ抵抗およびプルダウン抵抗のどちらも追加しない
場合は、 Pullnone に設定します。
BITSTREAM.CONFIG.
NEXT_CONFIG_ADDR
なし
<string>
MultiBoot セットアップの次のコンフィギュレーションの
開始アドレスを設定します。これは、 WBSTAR レジスタ
に保存されます。
BITSTREAM.CONFIG.
NEXT_CONFIG_REBOOT
Enable
Enable、
Disable
Disable に設定すると、 .bit ファイルから IPROG コマン
ドが削除されます。マルチブートセットアップでのマル
チブートイメージにジャンプするのではなく、パワー
アップ時にゴールデンイメージが読み込まれるようにで
きます。
BITSTREAM.CONFIG.
OVERTEMPSHUTDOWN
Disable
Disable、
Enable
システムモニターで温度が最大動作範囲を超えたことが
検出された場合にデバイスがシャットダウンされるよう
にします。このオプションを使用するには、システムモ
ニターに外部回路セットアップが必要です
BITSTREAM.CONFIG.
PERSIST
No
No、 Yes
コンフィギュレーション後にマルチファンクションコン
フィギュレーションピンへのコンフィギュレーションロ
ジックアクセスを維持します。以前はリードバックアク
セス用にコンフィギュレーション後 SelectMAP ポートを維
持するために使用されていましたが、どのコンフィギュ
レーションモードででも使用できるようになっています。
PERSIST は、 JTAG ポートは専用で常に使用できるので、
JTAG コンフィギュレーションには必要ありません。
PERSIST および ICAP は同時には使用できません。
詳細は、ユーザーガイドを参照してください。このオプ
ションは、リードバックおよびパーシャルリコンフィ
ギュレーションに SelectMAP コンフィギュレーションピ
ンを使用する場合に必要で、 SelectMAP またはシリアル
モードを使用している場合に使用します。
Vivado プログラムおよびデバッグ
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デフォルト値
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付録 A : デバイスコンフィギュレーションビットストリーム設定
表 A‐2 : UltraScale ビットストリーム設定 (続き)
設定
デフォルト値
有効な値
説明
BITSTREAM.CONFIG.
PROGPINa
Pullup
Pullup、
Pullnone
PROGRAM_B ピンに内部プルアップを追加します。
Pullnone に設定すると、プルアップは使用されません。プ
ルアップは、コンフィギュレーション後のピンに使用さ
れます。
BITSTREAM.CONFIG.
PUDC_Ba
Pullup
Pullup、
Pulldown、
Pullnone
PUDC_B ピンに内部プルアップまたはプルダウンを追加
するか、どちらも追加しないかを指定します。 PUDC_B
ピンにプルアップ抵抗およびプルダウン抵抗のどちらも
追加しない場合は、 Pullnone に設定します。
BITSTREAM.CONFIG.
RDWR_B_FCS_Ba
Pullup
Pullup、
Pulldown、
Pullnone
RDWR_B_FCS_B ピンに内部プルアップまたはプルダウン
を追加するか、どちらも追加しないかを指定します。
RDWR_B_FCS_B ピンRDWR_B_FCS_B ピンにプルアップ
抵抗およびプルダウン抵抗のどちらも追加しない場合は、
Pullnone に設定します。
BITSTREAM.CONFIG.
REVISIONSELECT
00
00、 01、 10、
11
次のウォームブートのウォームブート開始アドレス
(WBSTAR) レジスタの RS[1:0] 設定の内部値を指定します。
BITSTREAM.CONFIG.
REVISIONSELECT_
TRISTATE
Disable
Disable、
Enable
ウォームブートのウォームブート開始アドレス
(WBSTAR) のオプションを設定することにより、 RS[1:0]
トライステートをイネーブルにするかどうかを指定しま
す。
• RS[1:0] ピンはトライステートイネーブル
• 0 : RS トライステートをイネーブル (デフォルト )
• 1 : RS トライステートをディスエーブル
BITSTREAM.CONFIG.
SELECTMAPABORT
Enable
Enable、
Disable
SelectMAP モードのアボートシーケンスをイネーブルまた
はディスエーブルにします。 Disable に設定すると、デバ
イスピンのアボートシーケンスは無視されます。
BITSTREAM.CONFIG.
SPI_32BIT_ADDR
No
No、 Yes
SPI 32 ビットアドレス形式をイネーブルにします。この
形式は、 256Mb 以上のストレージを含む SPI デバイスで必
要です。
BITSTREAM.CONFIG.
SPI_BUSWIDTH
NONE
NONE、 1、
2、 4
サードパーティ SPI フラッシュデバイスからのマスター
SPI コンフィギュレーションに対して、 SPI バスをデュア
ル (x2) またはクワッド (x4) モードに設定します。
BITSTREAM.CONFIG.
SPI_FALL_EDGE
No
No、 Yes
FPGA で SPI データのキャプチャに立ち下がりエッジを使
用するよう設定します。これによりタイミングマージン
が向上し、コンフィギュレーションのクロックレートが
上がる可能性があります。
BITSTREAM.CONFIG.
TCKPINa
Pullup
Pullup、
Pulldown、
Pullnone
TCK ピン、 JTAG テストクロックにプルアップまたはプル
ダウンを追加するか、どちらも追加しないかを指定しま
す。 Pullnone に設定すると、プルアップもプルダウンも使
用されません。
BITSTREAM.CONFIG.
TDIPINa
Pullup
Pullup、
Pulldown、
Pullnone
TDI ピン、 JTAG 命令および JTAG レジスタへのシリアル
データ入力すべてに、プルアップまたはプルダウンを追
加するか、どちらも追加しないかを指定します。 Pullnone
に設定すると、プルアップもプルダウンも使用されませ
ん。
BITSTREAM.CONFIG.
TDOPINa
Pullup
Pullup、
Pulldown、
Pullnone
TDO ピン、JTAG 命令およびデータレジスタへのシリアル
データ出力すべてに、プルアップまたはプルダウンを追
加するか、どちらも追加しないかを指定します。 Pullnone
に設定すると、プルアップもプルダウンも使用されませ
ん。
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付録 A : デバイスコンフィギュレーションビットストリーム設定
表 A‐2 : UltraScale ビットストリーム設定 (続き)
設定
デフォルト値
有効な値
説明
BITSTREAM.CONFIG.
TIMER_CFG
なし
8 桁の 16 進
文字列
コンフィギュレーションモードでのウォッチドッグタイ
マーの値を設定します。このオプションは、 TIMER_USR
と同時に使用することはできません。
BITSTREAM.CONFIG.
TIMER_USR
0x00000000
8 桁の 16 進
文字列
ユーザーモードでのウォッチドッグタイマーの値を設定
します。このオプションは、 TIMER_CFG と同時に使用す
ることはできません。
BITSTREAM.CONFIG.
TMSPINa
Pullup
Pullup、
Pulldown、
Pullnone
TMS ピン、 TAP コントローラーへのモード入力信号にプ
ルアップまたはプルダウンを追加するか、どちらも追加
しないかを指定します。 TAP コントローラーは、 JTAG の
制御ロジックとして使用されます。 Pullnone に設定する
と、プルアップもプルダウンも使用されません。
BITSTREAM.CONFIG.
UNUSEDPIN
Pulldown
Pulldown、
Pullup、
Pullnone
未使用の SelectIO ピン (IOB) にプルアップまたはプルダウ
ンを追加するか、どちらも追加しないかを指定します。
コンフィギュレーション専用ピンには適用されません。
コンフィギュレーション専用ピンのリストは、アーキテ
クチャによって異なります。 Pullnone に設定すると、プル
アップもプルダウンも使用されません。
BITSTREAM.CONFIG.
USERID
0xFFFFFFFF
8 桁の 16 進
文字列
インプリメンテーションのリビジョンを特定します。
ユーザー ID レジスタには、 8 桁までの 16 進文字列を入力
できます。
BITSTREAM.CONFIG.
USR_ACCESS
None
None、 8 桁の
16 進文字列、
TIMESTAMP
AXSS コンフィギュレーションレジスタに、8 桁の 16 進文
字列またはタイムスタンプを記述します。タイムスタン
プ値のフォーマットは、 ddddd MMMM yyyyyy hhhhh
mmmmmm ssssss (ddddd = 日、 MMMM = 月、 yyyyyy = 年
(2000 年は 00000)、 hhhhh ＝時、 mmmmmm = 分、 ssssss =
秒) です。このレジスタの内容は、 FPGA デバイスにより
USR_ACCESS プリミティブを介して直接アクセスできま
す。
BITSTREAM.ENCRYPTION.
ENCRYPT
No
No、 Yes
ビットストリームを暗号化します。
BITSTREAM.ENCRYPTION.
ENCRYPTKEYSELECT
bbram
bbram、 efuse
使用する AES 暗号化キーの場所を、バックアップ機能付
き RAM (BBRAM) または eFUSE レジスタのいずれかに指
定します。
注記 : このプロパティは ENCRYPT オプションを Yes に設
定している場合のみ使用可能です。
BITSTREAM.ENCRYPTION.
HKEY
Pick
Pick、 16 進文
字列
ビットストリーム暗号化の HMAC 認証キーを設定します。
Pick に設定すると、ランダムな値が選択されます。このオ
プションを使用するには、 ENCRYPT オプションを Yes に
設定する必要があります。
BITSTREAM.ENCRYPTION.
KEY0
Pick
Pick、 16 進文
字列
ビットストリーム暗号化の AES 暗号化キーを設定します。
Pick に設定すると、ランダムな値が選択されます。このオ
プションを使用するには、 ENCRYPT オプションを Yes に
設定する必要があります。
BITSTREAM.ENCRYPTION.
KEYFILE
なし
<string>
入力暗号化ファイル (拡張子 .nky) の名前を指定します。
このオプションを使用するには、 ENCRYPT オプションを
Yes に設定する必要があります。
BITSTREAM.ENCRYPTION.
KEYLIFE
4
4～
2147483647
AES-GCM 認証ビットストリームに使用するべき単一の
キーに対する 128 ビット暗号化ブロックの数
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付録 A : デバイスコンフィギュレーションビットストリーム設定
表 A‐2 : UltraScale ビットストリーム設定 (続き)
設定
デフォルト値
有効な値
説明
BITSTREAM.ENCRYPTION.
RSAKEYLIFEFRAMES
8
8～
2147483647
RSA 公開キー認証を指定する場合に、該当する AES-256
キーに使用するべきコンフィギュレーションフレーム数
を指定します。コンフィギュレーションフレーム値に 8
を指定するのは、 246 の暗号化ブロックのキーを使用する
のと同じことです。
BITSTREAM.ENCRYPTION.
OBFUSCATEKEY
Disable
Enable、
Disable
AES キーが読み出し保護されていないので、キーが読み
出されると、実際のキー値ではなく、キーの CRC ハッ
シュが戻されます。
BITSTREAM.ENCRYPTION.
RSAKEYLIFEFRAMES
8
8
RSA 認証ビットストリームに使用するべき単一のキーに
対するコンフィギュレーションフレーム数
BITSTREAM.ENCRYPTION.
STARTIVO
最初の AES-GCM メッセージで初期 GCM カウント値を指
定するのに使用される初期化ベクターで、 32 ビットの 16
進数値です。
BITSTREAM.ENCRYPTION.
STARTIVOBFUSCATE
難読初期化ベクター値 (Obfuscate IV0) を開始します。
BITSTREAM.GENERAL.
COMPRESS
False
True、 False
ビットストリームの複数フレーム書き込み機能を使用し、
ビットストリームファイル (.bit) ファイルだけでなく、
ビットストリーム自体のサイズも縮小します。このオプ
ションを使用しても、ビットストリームのサイズが縮小
するとは限りません。
BITSTREAM.GENERAL.
CRC
Enable
Enable、
Disable
ビットストリームの巡回冗長検査 (CRC) 値の生成を制御
します。 Enable に設定すると、ビットストリームの内容に
基づいて固有の CRC 値が算出されます。算出された CRC
値がビットストリームの CRC 値と一致しない場合は、デ
バイスはコンフィギュレーションされません。 CRC が
ディスエーブルの場合、 CRC 値の代わりに定数値がビッ
トストリームに挿入され、デバイスで CRC 値は算出され
ません。
BITSTREAM.GENERAL.
DEBUGBITSTREAM
No
No、 Yes
デバッグビットストリームを生成します。デバッグビッ
トストリームのサイズは、標準のビットストリームより
もかなり大きくなります。このオプションは、マスター
およびスレーブシリアルコンフィギュレーションでのみ
使用できます。バウンダリスキャンおよびスレーブパラ
レル/SelectMAP では使用できません。デバッグビットス
トリームには、標準ビットストリームに加え、次の機能
があります。
• 同期化ワードの後に LOUT レジスタに 32 個の 0 を書き
込みます。
• 各フレームを個別に読み込みます。
• 各フレーム後に巡回冗長検査 (CRC) を実行します。
• 各フレーム後にフレームアドレスを LOUT レジスタに
書き込みます。
BITSTREAM.GENERAL.
DISABLE_JTAG
No
No、 Yes
コンフィギュレーション後に JTAG を介したバウンダリス
キャン (BSCAN) ブロックへのアクセスをディスエーブル
にします。
BITSTREAM.GENERAL.
JTAG_SYSMON
Enable
Enable、
Disable、
StatusOnly
SYSMON への JTAG 接続をイネーブルまたはディスエー
ブルにします。
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付録 A : デバイスコンフィギュレーションビットストリーム設定
表 A‐2 : UltraScale ビットストリーム設定 (続き)
設定
デフォルト値
有効な値
説明
BITSTREAM.GENERAL.
SYSMONPOWERDOWN
Disable
Disable、
Enable
SYSMON をパワーダウンできるようにして節電します。
SYSMON を永久にパワーダウンする場合にのみ推奨され
ます。
BITSTREAM.READBACK.
ACTIVERECONFIG
No
No、 Yes
コンフィギュレーション中に GHIGH および GSR がアサー
トされないようにします。これは、アクティブパーシャ
ルリコンフィギュレーション向上機能に必要です。
BITSTREAM.READBACK.
ICAP_SELECT
Auto
Auto、 Top、
Bottom
上または下の ICAP ポートを選択します。
BITSTREAM.READBACK.
READBACK
False
True、 False
必要なリードバックファイルを作成してリードバック機
能を実行します。
BITSTREAM.READBACK.
SECURITY
None
None、
Level1、
Level2
リードバックおよびリコンフィギュレーションをディス
エーブルにするかどうかを指定します。
注記 : Level1 に設定するとリードバックがディスエーブル
になり、 Level2 に設定するとリードバックとリコンフィ
ギュレーションがディスエーブルになります。
BITSTREAM.STARTUP.
DONE_CYCLE
4
4、 1、 2、 3、
5、 6、 Keep
FPGA Done 信号をアクティブにするスタートアップ
フェーズを選択します。 DonePipe=Yes の場合、 Done は遅
延します。
BITSTREAM.STARTUP.
GTS_CYCLE
5
5、 1、 2、 3、
4、 6、 Done、
Keep
I/O バッファーへの内部トライステート制御を解放するス
タートアップフェーズを選択します。
BITSTREAM.STARTUP.
GWE_CYCLE
6
6、 1、 2、 3、
4、 5、 Done、
Keep
フリップフロップ、 LUT RAM、およびシフトレジスタへ
の内部イネーブルをアサートするスタートアップフェー
ズを選択します。 BRAM もイネーブルにします。このス
タートアップフェーズの前は、ブロック RAM の書き込み
および読み出しの両方がディスエーブルです。
BITSTREAM.STARTUP.
LCK_CYCLE
NoWait
NoWait、 0、
1、 2、 3、 4、
5、 6
DLL/DCM/PLL がロックされるまで待機するスタートアッ
プフェーズを選択します。 NoWait に設定すると、スター
トアップシーケンスは DLL/DCM/PLL がロックされるま
で待機されません。
BITSTREAM.STARTUP.
MATCH_CYCLE
Auto
Auto、
NoWait、 0、
1、 2、 3、 4、
5、 6
デジタル制御インピーダンス (DCI) 一致信号がアサートさ
れるまで待機するスタートアップサイクルを指定します。
DCI マッチは MATCH_CYCLE では開始しません。スター
トアップシーケンスは DCI が一致するまでこのサイクル
で待機します。 DCI が一致するのにかかる時間にはさまざ
ま要素が影響するので、スタートアップシーケンスが完
了するのに必要な CCLK サイクル数は、同じシステムで
も異なる場合があります。 DONE が High になるまでコン
フィギュレーションソリューションで CCLK を駆動する
のが理想的です。
注記 : Auto に設定すると、 write_bitstream によりデザイン
で DCI I/O 規格が検索されます。 DCI 規格が存在する場合
は BITSTREAM.STARTUP.MATCH_CYCLE=2 が、存在し
ない場合は
BITSTREAM.STARTUP.MATCH_CYCLE=NoWait が使用さ
れます。
a. 専用コンフィギュレーションピンの場合は、デフォルトのビットストリーム設定を使用することをお勧めします。
.
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付録 B
トリガーステートマシンの言語記述
トリガーステートマシン言語は、ILA デバッグコアのアドバンストリガーロジックにマップされる複雑なトリガー
条件を記述するために使用されます。トリガーステートマシンには、次のような機能があります。
•
最大 16 までのステート
•
複雑なステートトランザクションに 1 ～ 3 方向条件分岐を使用
•
イベントのカウント、タイマーのインプリメントなどに 4 つのビルトイン 16 ビットカウンターを使用
•
トリガーステートマシンの実行ステータスを監視するために 4 つのビルトインフラグを使用
•
トリガーアクション
ステート
ステートマシンプログラムでは最大 16 ステートまでを宣言できます。各ステートは、ステート宣言と本文で構成さ
れます。
state <state_name>:
<state_body>
goto アクション
ステート間のトランザクションには goto アクションが使用されます。次は、goto アクションを使用して、トリガー
前に 1 つのステートから別のステートへの遷移する例です。
state my_state_0:
goto my_state_1;
state my_state_1:
trigger;
条件分岐
トリガーステートマシン言語では、ステートごとに 1 ～ 3 方向の条件分岐がサポートされます。
•
1 方向分岐では、 if/elseif/else/endif 構文は使用されず、 goto アクションが使用されます。
state my_state_0:
goto my_state_1;
•
2 方向分岐では、 goto アクションと共に if/else/endif 構文も使用されます。
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156
付録 B : トリガーステートマシンの言語記述
state my_state_0:
if (<condition1>) then
goto my_state_1;
else
goto my_state_0;
endif
•
3 方向分岐では、 goto アクションと共に if/else/elseif/endif 構文も使用されます。
state my_state_0:
if (<condition1>) then
goto my_state_1;
elseif (<condition2>) then
goto my_state_2;
else
goto my_state_0;
endif
上記に <condition1> および <condition2> で示されている条件文の作成方法は、 158 ページの「条件文」を参照
してください。
カウンター
4 つのビルトイン 16 ビットカウンターには、それぞれ $counter0、 $counter1、 $counter2、 $counter3 とい
う名前が付いています。カウンターは、条件文内でリセット、インクリメント、使用できます。
•
カウンターをリセットするには、 reset_counter アクションを使用します。
state my_state_0:
reset_counter $counter0;
goto my_state_1;
•
カウンターをインクリメントするには、 increment_counter アクションを使用します。
state my_state_0:
increment_counter $counter3;
goto my_state_1;
条件文内でのカウンターの使用方法の詳細は、 158 ページの「条件文」を参照してください。
フラグ
フラグは、トリガーステートマシンプログラムが実行されているときの進捗状況を監視するために使用できます。 4
つのビルトインフラグの名前は、それぞれ $flag0、 $flag1、 $flag2、 $flag3 です。フラグは、設定およびクリ
アできます。
•
フラグを設定するには、 set_flag アクションを使用します。
state my_state_0:
set_flag $flag0;
goto my_state_1;
•
フラグをクリアするには、 clear_flag アクションを使用します。
state my_state_0:
clear_flag $flag2;
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157
付録 B : トリガーステートマシンの言語記述
goto my_state_1;
条件文
デバッグプローブの条件
デバッグプローブの条件は、 2 方向および 3 方向の分岐条件文内で使用できます。各デバッグプローブ条件では、そ
のデバッグプローブが接続された ILA の PROBE ポートの 1 つのトリガーコンパレータが使用されます。
重要 : 各 PROBE ポートは、1 ～ 4 つのトリガーコンパレータを含めてコンパイル時にコンフィギュレーションできま
す。つまり、特定のデバッグプローブは、 PROBE ポートのコンパレータ数によって、トリガーステートマシンプロ
グラム全体においてデバッグプローブ条件文で 1 ～ 4 回までしか使用できません。また、デバッグプローブが ILA
コアの PROBE ポートをほかのデバッグプローブと共有する場合、各デバッグプローブ条件により 1 つの PROBE コ
ンパレータが使用されるとカウントされます。
デバッグプローブ条件には、比較演算子と値が含まれます。有効なデバッグプローブ条件の比較演算子は次のとおり
です。
•
== (等価)
•
!= (不等価)
•
> (大なり )
•
< (小なり )
•
>= (以上)
•
<= (以下)
有効な値は、次の形式になります。
<bit_width>'<radix><value>
説明 :
•
<bit width> : プローブ幅 (ビット )
•
<radix> : 次のいずれかになります。
•
°
b (2 進数)
°
h (16 進数)
°
u (符号なし 10 進数)
<value> : 次のいずれかになります。
°
0 (論理 0)
°
1 (論理 1)
°
X ( ドントケア)
°
R (0 から 1への遷移) - 1 ビットプローブの場合にのみ有効
°
F (1 から 0 への遷移) - 1 ビットプローブの場合にのみ有効
°
B (両遷移) - 1 ビットプローブの場合にのみ有効
°
N (遷移なし ) - 1 ビットプローブの場合にのみ有効
有効なデバッグプローブ条件値の例を次に示します。
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158
付録 B : トリガーステートマシンの言語記述
•
1 ビットの 2 進数値 0
1'b0
•
12 ビットの 16 進数値 7A
12'h07A
•
9 ビットの整数値 123
9'u123
デバッグプローブ条件文の例を次に示します。
•
値が 0 の abc という 1 ビットデバッグプローブ
if (abc == 1'b0) then
•
値が 456 以上の xyz という 23 ビットデバッグプローブ
if (xyz >= 23'u456) then
•
値が 16 進数 A5 ではない klm という 23 ビットデバッグプローブ
if (klm != 23'h0000A5) then
複数のデバッグプローブ条件文の例を次に示します。
•
2 つのデバッグプローブの比較を OR 関数で組み合わせ
if ((xyz >= 23'u456) || (abc == 1'b0)) then
•
2 つのデバッグプローブの比較を AND 関数で組み合わせ
if ((xyz >= 23'u456) && (abc == 1'b0)) then
•
3 つのデバッグプローブの比較を OR 関数で組み合わせ
if ((xyz >= 23'u456) || (abc == 1'b0) || (klm != 23'h0000A5)) then
•
3 つのデバッグプローブの比較を AND 関数で組み合わせ
if ((xyz >= 23'u456) && (abc == 1'b0) && (klm != 23'h0000A5)) then
カウンター条件
カウンター条件は、 2 方向および 3 方向の分岐条件文内で使用できます。各カウンター条件で 1 つのカウンターコン
パレータが使用されます。
重要 : 各カウンターに含まれるカウンターコンパレータは 1 つのみです。つまり、特定のカウンターはトリガース
テートマシンプログラム全体においてカウンター条件内で 1 回しか使用できません。
プローブポート条件には、比較演算子と値が含まれます。有効なプローブ条件の比較演算子は次のとおりです。
•
== (等価)
•
!= (不等価)
重要 : 各カウンターの幅は常に 16 ビットです。
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159
付録 B : トリガーステートマシンの言語記述
有効なカウンター条件値の例を次に示します。
•
16 ビットの 2 進数値 0
16'b0000_0000_0000_0000
16'b0000000000000000
•
16 ビットの 16 進数値 7A
16'h007A
•
16 ビットの整数値 123
16'u123
カウンター条件文の例を次に示します。
•
2 進数 0 に等しいカウンター $counter0
($counter0 == 16'b0000000000000000)
•
10 進数 23 でないカウンター $counter2
($counter2 != 16'u23)
デバッグプローブとカウンター条件の組み合わせ
デバッグプローブ条件とカウンター条件を組み合わせて、 1 つの条件を作成することができます。この場合、次の規
則に従う必要があります。
•
すべてのデバッグプローブ比較を同じ || (OR) または && (AND) 演算子を使用して組み合わせる必要がありま
す。
•
組み合わされたデバッグプローブ条件は、デバッグプローブ比較を組み合わせるのに使用した演算子に関係な
く、 || (OR) または && 演算子のいずれかを使用してカウンター条件と組み合わせることができます。
複数のデバッグプローブとカウンター条件文を組み合わせた例を次に示します。
•
2 つのデバッグプローブ比較を OR で組み合わせてから、 AND を使用してカウンター条件と組み合わせる場合
if (((xyz >= 23'u456) || (abc == 1'b0)) && ($counter0 == 16'u0023)) then
•
2 つのデバッグプローブ比較を AND で組み合わせてから、 OR を使用してカウンター条件と組み合わせる場合
if (((xyz >= 23'u456) && (abc == 1'b0)) || ($counter0 == 16'u0023)) then
•
3 つのデバッグプローブ比較を OR で組み合わせてから、 AND を使用してカウンター条件と組み合わせる場合
if (((xyz >= 23'u456) || (abc == 1'b0) || (klm != 23'h0000A5)) && ($counter0 ==
16'u0023)) then
•
3 つのデバッグプローブ比較を AND で組み合わせてから、 OR を使用してカウンター条件と組み合わせる場合
if (((xyz >= 23'u456) && (abc == 1'b0) && (klm != 23'h0000A5)) || ($counter0 ==
16'u0023)) then
トリガーステートマシンの言語文法
注記 :
•
大文字/小文字が区別されます。
•
コメント文字は # で、 # 文字の後に含まれるものは無視されます。
•
'THING' : THING は終端
•
{<thing>} : 0 以上の thing
•
[<thing>] : 0 または 1 つの thing
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160
付録 B : トリガーステートマシンの言語記述
<program> ::= <state_list>
<state_list> ::= <state_list> <state> | <state>
<state> ::= 'STATE' <state_label> ':'<if_condition> | <action_block>
<action_block> ::= <action_list> 'GOTO' <state_label> ';'
| <action_list> 'TRIGGER' ';'
| 'GOTO' <state_label> ';'
| 'TRIGGER' ';'
<action_list> ::= <action_statement> | <action_list> <action_statement>
<action_statement> ::= 'SET_FLAG' <flag_name> ';'
| 'CLEAR_FLAG' <flag_name> ';'
| 'INCREMENT_COUNTER' <counter_name> ';'
| 'RESET_COUNTER' <counter_name> ';'
<if_condition> ::= 'IF' '(' <condition> ')' 'THEN' <actionblock>
['ELSEIF' '(' <condition> ')' 'THEN' <actionblock>]
'ELSE' <actionblock>
'ENDIF'
<condition> ::= <probe_match_list>
| <counter_match>
| <probe_counter_match>
<probe_counter_match> ::= '(' <probe_counter_match> ')'
| <probe_match_list> <boolean_logic_op> <counter_match>
| <counter_match> <boolean_logic_op> <probe_match_list>
<probe_match_list> ::= '(' <probe_match> ')'
| <probe_match>
<probe_match> ::= <probe_match_list> <boolean_logic_op> <probe_match_list>
| <probe_name> <compare_op> <constant>
| <constant> <compare_op> <probe_name>
<counter_match> ::= '(' <counter_match> ')'
| <counter_name> <compare_op> <constant>
| <constant> <compare_op> <counter_name>
<constant> ::= <integer_constant>
| <hex_constant>
| <binary_constant>
<compare_op> ::= '==' | '!=' | '>' | '>=' | '<' | '<='
<boolean_logic_op> ::= '&&' | '||'
--- The following are in regular expression format to simplify expressions:
--- [A-Z0-9] means match any single character in AB...Z,0..9
--- [AB]+ means match [AB] one or more times like A, AB, ABAB, AAA, etc
--- [AB]* means match [AB] zero or more times
<probe_name>
::= [A-Z_\[\]<>/][A-Z_0-9\[\]<>/]+
<state_label>
::= [A-Z_][A-Z_0-9]+
Vivado プログラムおよびデバッグ
UG908 (v2015.2) 2015 年 6 月 24 日
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161
付録 B : トリガーステートマシンの言語記述
<flag_name>
<counter_name>
<hex_constant>
<binary_constant>
<integer_constant>
<integer>
<hex_digit>
<binary_digit>
<digit>
Vivado プログラムおよびデバッグ
UG908 (v2015.2) 2015 年 6 月 24 日
::=
::=
::=
::=
::=
::=
::=
::=
::=
\$FLAG[0-3]
\$COUNTER[0-3]
<integer>*'h<hex_digit>+
<integer>*'b<binary_digit>+
<integer>*'u<integer_digit>+
<digit>+
[0-9ABCDEFBN_]
[01XRFBN_]
[0-9]
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162
付録 C
コンフィギュレーションメモリのサポート
このセクションでは、 Vivado® ツールでサポートされるさまざまなフラッシュメモリデバイスを示します。このセク
ションは、ザイリンクスデバイス、インターフェイス、製造業者、フラッシュデバイス、集積度、およびデータ幅
に応じて、アプリケーションに適したコンフィギュレーションメモリデバイスを選択するのにご利用ください。
Artix‐7 コンフィギュレーションメモリデバイス
Artix®-7 デバイスのコンフィギュレーションにサポートされるフラッシュデバイスで、 Vivado ツールで消去、ブラン
クチェック、プログラム、および検証可能なものを表 C-1 に示します。
表 C‐1 : Artix‐7 デバイスコンフィギュレーションにサポートされるフラッシュメモリデバイス
インターフェ
イス
製造業者
製造業者ファミリ
集積度 (Mb)
デバイス (エイリアス)
データ幅 (ビット )
BPI
Micron
g18
28f128g18f
128
x16
BPI
Micron
g18
mt28gu256aax1e
[28f256g18f]
256
x16
BPI
Micron
g18
mt28gu512aax1e
[28f512g18f]
512
x16
BPI
Micron
g18
mt28gu01gaax1e
[28f00ag18f}
1024
x16
BPI
Micron
m29ew
28f064m29ewb
64
x16、 x8
BPI
Micron
m29ew
28f064m29ewh
64
x16、 x8
BPI
Micron
m29ew
28f064m29ewl
64
x16、 x8
BPI
Micron
m29ew
28f064m29ewt
64
x16、 x8
BPI
Micron
m29ew
28f128m29ew
128
x16、 x8
BPI
Micron
m29ew
28f256m29ew
256
x16、 x8
BPI
Micron
m29ew
28f512m29ew
512
x16、 x8
BPI
Micron
m29ew
28f00am29ew
1024
x16、 x8
BPI
Micron
m29ew
28f00bm29ew
2048
x16、 x8
BPI
Micron
p30
28f640p30b
64
x16
BPI
Micron
p30
28f640p30t
64
x16
BPI
Micron
p30
28f128p30b
128
x16
BPI
Micron
p30
28f128p30t
128
x16
BPI
Micron
p30
28f256p30b
256
x16
Vivado プログラムおよびデバッグ
UG908 (v2015.2) 2015 年 6 月 24 日
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163
付録 C : コンフィギュレーションメモリのサポート
表 C‐1 : Artix‐7 デバイスコンフィギュレーションにサポートされるフラッシュメモリデバイス
インターフェ
イス
製造業者
製造業者ファミリ
集積度 (Mb)
デバイス (エイリアス)
データ幅 (ビット )
BPI
Micron
p30
28f256p30t
256
x16
BPI
Micron
p30
28f512p30b
512
x16
BPI
Micron
p30
28f512p30e
512
x16
BPI
Micron
p30
28f512p30t
512
x16
BPI
Micron
p30
28f00ap30b
1024
x16
BPI
Micron
p30
28f00ap30e
1024
x16
BPI
Micron
p30
28f00ap30t
1024
x16
BPI
Micron
p30
28f00bp30e
2048
x16
BPI
Spansion
s29glxxxp
s29gl128p
128
x8、 x16
BPI
Spansion
s29glxxxp
s29gl256p
256
x8、 x16
BPI
Spansion
s29glxxxp
s29gl512p
512
x8、 x16
BPI
Spansion
s29glxxxp
s29gl01gp
1024
x8、 x16
SPI
Spansion
s29glxxxp
s70gl02gp
2048
x16
SPI
Spansion
s29glxxxs
s29gl128s
128
x16
SPI
Spansion
s29glxxxs
s29gl256s
256
x16
SPI
Spansion
s29glxxxs
s29gl512s
512
x16
SPI
Spansion
s29glxxxs
s29gl01gs
1024
x16
SPI
Spansion
s29glxxxs
s70gl02gs
2058
x16
SPI
Macronix
mx66l
mx66l51235f
512
x1、 x2、 x4
SPI
Macronix
mx66u
mx66u51235f
512
x1、 x2、 x4
SPI
Micron
mt25ql
mt25ql512
512
x1、 x2、 x4
SPI
Micron
mt25ql
mt25ql01g
1024
x1、 x2、 x4
SPI
Micron
mt25ql
mt25ql02g
1048
x1、 x2、 x4
SPI
Micron
mt25qu
mt25qu512
512
x1、 x2、 x4
SPI
Micron
mt25qu
mt25qu01g
1024
x1、 x2、 x4
SPI
Micron
mt25qu
mt25qu02g
2048
x1、 x2、 x4
SPI
Micron
n25q
n25q32-1.8v
32
x1、 x2、 x4
SPI
Micron
n25q
n25q32-3.3v
32
x1、 x2、 x4
SPI
Micron
n25q
n25q64-1.8v
64
x1、 x2、 x4
SPI
Micron
n25q
N25Q64-3.3V
64
x1、 x2、 x4
SPI
Micron
n25q
n25q128-1.8v
128
x1、 x2、 x4
SPI
Micron
n25q
n25q128-3.3v
128
x1、 x2、 x4
SPI
Micron
n25q
n25q256-1.8v
256
x1、 x2、 x4
SPI
Micron
n25q
n25q256-3.3v
256
x1、 x2、 x4
SPI
Spansion
s25fl1
s25fl132k
32
x1、 x2、 x4
Vivado プログラムおよびデバッグ
UG908 (v2015.2) 2015 年 6 月 24 日
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164
付録 C : コンフィギュレーションメモリのサポート
表 C‐1 : Artix‐7 デバイスコンフィギュレーションにサポートされるフラッシュメモリデバイス
インターフェ
イス
製造業者
製造業者ファミリ
集積度 (Mb)
デバイス (エイリアス)
データ幅 (ビット )
SPI
Spansion
s25fl1
s25fl164k
64
x1、 x2、 x4
SPI
Spansion
s25flxxxp
s25fl032p
32
x1、 x2、 x4
SPI
Spansion
s25flxxxp
s25fl064p
64
x1、 x2、 x4
SPI
Spansion
s25flxxxs
s25fl128sxxxxxx0
[s25fl127s]
128
x1、 x2、 x4
SPI
Spansion
s25flxxxs
s25fl128sxxxxxx1
128
x1、 x2、 x4
SPI
Spansion
s25flxxxs
s25fl256sxxxxxx0
256
x1、 x2、 x4
SPI
Spansion
s25flxxxs
s25fl256sxxxxxx1
256
x1、 x2、 x4
SPI
Spansion
s25flxxxs
s25fl512s
512
x1、 x2、 x4
Kintex‐7 コンフィギュレーションメモリデバイス
Kintex®-7 デバイスのコンフィギュレーションにサポートされるフラッシュデバイスで、 Vivado ツールで消去、ブラ
ンクチェック、プログラム、および検証可能なものを表 C-2 に示します。
表 C‐2 : Kintex‐7 デバイスコンフィギュレーションにサポートされるフラッシュメモリデバイス
インターフェ
イス
製造業者
製造業者ファミリ
デバイス (エイリアス)
集積度 (Mb)
データ幅 (ビット )
bpi
Micron
g18
28f128g18f
128
x16
bpi
Micron
g18
mt28gu256aax1e
[28f256g18f]
256
x16
bpi
Micron
g18
mt28gu512aax1e
[28f512g18f]
512
x16
bpi
Micron
g18
mt28gu01gaax1e
[28f00ag18f]
1024
x16
bpi
Micron
m29ew
28f064m29ewb
64
x16、 x8
bpi
Micron
m29ew
28f064m29ewh
64
x16、 x8
bpi
Micron
m29ew
28f064m29ewl
64
x16、 x8
bpi
Micron
m29ew
28f064m29ewt
64
x16、 x8
bpi
Micron
m29ew
28f128m29ew
128
x16、 x8
bpi
Micron
m29ew
28f256m29ew
256
x16、 x8
bpi
Micron
m29ew
28f512m29ew
512
x16、 x8
bpi
Micron
m29ew
28f00am29ew
1024
x16、 x8
bpi
Micron
m29ew
28f00bm29ew
2048
x16、 x8
bpi
Micron
p30
28f640p30b
64
x16
bpi
Micron
p30
28f640p30t
64
x16
bpi
Micron
p30
28f128p30b
128
x16
Vivado プログラムおよびデバッグ
UG908 (v2015.2) 2015 年 6 月 24 日
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165
付録 C : コンフィギュレーションメモリのサポート
表 C‐2 : Kintex‐7 デバイスコンフィギュレーションにサポートされるフラッシュメモリデバイス
インターフェ
イス
製造業者
製造業者ファミリ
デバイス (エイリアス)
集積度 (Mb)
データ幅 (ビット )
bpi
Micron
p30
28f128p30t
128
x16
bpi
Micron
p30
28f256p30b
256
x16
bpi
Micron
p30
28f256p30t
256
x16
bpi
Micron
p30
28f512p30b
512
x16
bpi
Micron
p30
28f512p30e
512
x16
bpi
Micron
p30
28f512p30t
512
x16
bpi
Micron
p30
28f00ap30b
1024
x16
bpi
Micron
p30
28f00ap30e
1024
x16
bpi
Micron
p30
28f00ap30t
1024
x16
bpi
Micron
p30
28f00bp30e
2048
x16
bpi
Micron
p33
28f640p33b
64
x16
bpi
Micron
p33
28f640p33t
64
x16
bpi
Micron
p33
28f128p33b
128
x16
bpi
Micron
p33
28f128p33t
128
x16
bpi
Micron
p33
28f256p33b
256
x16
bpi
Micron
p33
28f256p33t
256
x16
bpi
Micron
p33
28f512p33b
512
x16
bpi
Micron
p33
28f512p33e
512
x16
bpi
Micron
p33
28f512p33t
512
x16
bpi
Micron
p33
28f00ap33b
1024
x16
bpi
Micron
p33
28f00ap33e
1024
x16
bpi
Micron
p33
28f00ap33t
1024
x16
bpi
Spansion
s29glxxxp
s29gl128p
128
x16、 x8
bpi
Spansion
s29glxxxp
s29gl256p
256
x16、 x8
bpi
Spansion
s29glxxxp
s29gl512p
512
x16、 x8
bpi
Spansion
s29glxxxp
s29gl01gp
1024
x16、 x8
bpi
Spansion
s29glxxxp
s70gl02gp
2048
x16
bpi
Spansion
s29glxxxs
s29gl128s
128
x16
bpi
Spansion
s29glxxxs
s29gl256s
256
x16
bpi
Spansion
s29glxxxs
s29gl512s
512
x16
bpi
Spansion
s29glxxxs
s29gl01gs
1024
x16
bpi
Spansion
s29glxxxs
s70gl02gs
2048
x16
spi
Macronix
mx66l
mx66l51235f
512
x1、 x2、 x4
spi
Macronix
mx66u
mx66u51235f
512
x1、 x2、 x4
spi
Micron
mt25ql
mt25ql512
512
x1、 x2、 x4
Vivado プログラムおよびデバッグ
UG908 (v2015.2) 2015 年 6 月 24 日
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付録 C : コンフィギュレーションメモリのサポート
表 C‐2 : Kintex‐7 デバイスコンフィギュレーションにサポートされるフラッシュメモリデバイス
インターフェ
イス
製造業者
製造業者ファミリ
デバイス (エイリアス)
集積度 (Mb)
データ幅 (ビット )
spi
Micron
mt25ql
mt25ql01g
1024
x1、 x2、 x4
spi
Micron
mt25ql
mt25ql02g
2048
x1、 x2、 x4
spi
Micron
mt25qu
mt25qu512
512
x1、 x2、 x4
spi
Micron
mt25qu
mt25qu01g
1024
x1、 x2、 x4
spi
Micron
mt25qu
mt25qu02g
2048
x1、 x2、 x4
spi
Micron
n25q
n25q32-1.8v
32
x1、 x2、 x4
spi
Micron
n25q
n25q32-3.3v
32
x1、 x2、 x4
spi
Micron
n25q
n25q64-1.8v
64
x1、 x2、 x4
spi
Micron
n25q
n25q64-3.3v
64
x1、 x2、 x4
spi
Micron
n25q
n25q128-1.8v
128
x1、 x2、 x4
spi
Micron
n25q
n25q128-3.3v
128
x1、 x2、 x4
spi
Micron
n25q
n25q256-1.8v
256
x1、 x2、 x4
spi
Micron
n25q
n25q256-3.3v
256
x1、 x2、 x4
SPI
Spansion
s25fl1
s25fl132k
32
x1、 x2、 x4
SPI
Spansion
s25fl1
s25fl164k
64
x1、 x2、 x4
SPI
Spansion
s25flxxxp
s25fl032p
32
x1、 x2、 x4
SPI
Spansion
s25flxxxp
s25fl064p
64
x1、 x2、 x4
SPI
Spansion
s25flxxxs
s25fl128sxxxxxx0
[s25fl127s]
128
x1、 x2、 x4
SPI
Spansion
s25flxxxs
s25fl128sxxxxxx1
128
x1、 x2、 x4
SPI
Spansion
s25flxxxs
s25fl256sxxxxxx0
256
x1、 x2、 x4
SPI
Spansion
s25flxxxs
s25fl256sxxxxxx1
256
x1、 x2、 x4
SPI
Spansion
s25flxxxs
s25fl512s
512
x1、 x2、 x4
Virtex‐7 コンフィギュレーションメモリデバイス
Virtex®-7 デバイスのコンフィギュレーションにサポートされるフラッシュデバイスで、 Vivado ツールで消去、ブラ
ンクチェック、プログラム、および検証可能なものを表 C-3 に示します。
表 C‐3 : Virtex‐7 デバイスコンフィギュレーションにサポートされるフラッシュメモリデバイス
インターフェ
イス
製造業者
製造業者ファミリ
デバイス (エイリアス)
集積度 (Mb)
データ幅 (ビット
)
bpi
Micron
g18
28f128g18f
128
x16
bpi
Micron
g18
m t 2 8 g u 2 5 6 a a x 1 e 256
[28f256g18f]
x16
bpi
Micron
g18
m t 2 8 g u 5 1 2 a a x 1 e 512
[28f512g18f]
x16
Vivado プログラムおよびデバッグ
UG908 (v2015.2) 2015 年 6 月 24 日
japan.xilinx.com
167
付録 C : コンフィギュレーションメモリのサポート
表 C‐3 : Virtex‐7 デバイスコンフィギュレーションにサポートされるフラッシュメモリデバイス
インターフェ
イス
製造業者
製造業者ファミリ
デバイス (エイリアス)
集積度 (Mb)
データ幅 (ビット
)
bpi
Micron
g18
m t 2 8 g u 0 1 g a a x 1 e 1024
[28f00ag18f]
x16
bpi
Micron
m29ew
28f064m29ewb
64
x16、 x8
bpi
Micron
m29ew
28f064m29ewh
64
x16、 x8
bpi
Micron
m29ew
28f064m29ewl
64
x16、 x8
bpi
Micron
m29ew
28f064m29ewt
64
x16、 x8
bpi
Micron
m29ew
28f128m29ew
128
x16、 x8
bpi
Micron
m29ew
28f256m29ew
256
x16、 x8
bpi
Micron
m29ew
28f512m29ew
512
x16、 x8
bpi
Micron
m29ew
28f00am29ew
1024
x16、 x8
bpi
Micron
m29ew
28f00bm29ew
2048
x16、 x8
bpi
Micron
p30
28f640p30b
64
x16
bpi
Micron
p30
28f640p30t
64
x16
bpi
Micron
p30
28f128p30b
128
x16
bpi
Micron
p30
28f128p30t
128
x16
bpi
Micron
p30
28f256p30b
256
x16
bpi
Micron
p30
28f256p30t
256
x16
bpi
Micron
p30
28f512p30b
512
x16
bpi
Micron
p30
28f512p30e
512
x16
bpi
Micron
p30
28f512p30t
512
x16
bpi
Micron
p30
28f00ap30b
1024
x16
bpi
Micron
p30
28f00ap30e
1024
x16
bpi
Micron
p30
28f00ap30t
1024
x16
bpi
Micron
p30
28f00bp30e
2048
x16
bpi
Spansion
s29glxxxp
s29gl128p
128
x16、 x8
bpi
Spansion
s29glxxxp
s29gl256p
256
x16、 x8
bpi
Spansion
s29glxxxp
s29gl512p
512
x16、 x8
bpi
Spansion
s29glxxxp
s29gl01gp
1024
x16、 x8
bpi
Spansion
s29glxxxs
s29gl128s
128
x16
bpi
Spansion
s29glxxxs
s29gl256s
256
x16
bpi
Spansion
s29glxxxs
s29gl512s
512
x16
bpi
Spansion
s29glxxxs
s29gl01gs
1024
x16
bpi
Spansion
s29glxxxs
s70gl02gs
2048
x16
spi
Macronix
mx66u
mx66u51235f
512
x1、 x2、 x4
spi
Micron
mt25qu
mt25qu512
512
x1、 x2、 x4
spi
Micron
mt25qu
mt25qu01g
1024
x1、 x2、 x4
Vivado プログラムおよびデバッグ
UG908 (v2015.2) 2015 年 6 月 24 日
japan.xilinx.com
168
付録 C : コンフィギュレーションメモリのサポート
表 C‐3 : Virtex‐7 デバイスコンフィギュレーションにサポートされるフラッシュメモリデバイス
インターフェ
イス
製造業者
製造業者ファミリ
デバイス (エイリアス)
集積度 (Mb)
データ幅 (ビット
)
spi
Micron
mt25qu
mt25qu02g
2048
x1、 x2、 x4
spi
Micron
n25q
n25q32-1.8v
32
x1、 x2、 x4
spi
Micron
n25q
n25q64-1.8v
64
x1、 x2、 x4
spi
Micron
n25q
n25q128-1.8v
128
x1、 x2、 x4
spi
Micron
n25q
n25q256-1.8v
256
x1、 x2、 x4
spi
Spansion
s25flxxxs
s25fl128sxxxxxx0
[s25fl127s]
128
x1、 x2、 x4
spi
Spansion
s25flxxxs
s25fl128sxxxxxx1
128
x1、 x2、 x4
spi
Spansion
s25flxxxs
s25fl256sxxxxxx0
256
x1、 x2、 x4
spi
Spansion
s25flxxxs
s25fl256sxxxxxx1
256
x1、 x2、 x4
spi
Spansion
s25flxxxs
s25fl512s
512
x1、 x2、 x4
Kintex UltraScale コンフィギュレーションメモリデ
バイス
Kintex® UltraScale™ デバイスのコンフィギュレーションにサポートされるフラッシュデバイスで、Vivado ツールで消
去、ブランクチェック、プログラム、および検証可能なものを表 C-4 に示します。
表 C‐4 : Kintex UltraScale デバイスコンフィギュレーションにサポートされるフラッシュメモリデバイス
インターフェ
イス
製造業者
製造業者ファミリ
デバイス (エイリアス)
集積度 (Mb)
データ幅 (ビット )
bpi
Micron
g18
28f128g18f
128
x16
bpi
Micron
g18
mt28gu256aax1e
[28f256g18f]
256
x16
bpi
Micron
g18
mt28gu512aax1e
[28f512g18f]
512
x16
bpi
Micron
g18
mt28gu01gaax1e
[28f00ag18f]
1024
x16
bpi
Micron
m29ew
28f064m29ewb
64
x16、 x8
bpi
Micron
m29ew
28f064m29ewh
64
x16、 x8
bpi
Micron
m29ew
28f064m29ewl
64
x16、 x8
bpi
Micron
m29ew
28f064m29ewt
64
x16、 x8
bpi
Micron
m29ew
28f128m29ew
128
x16、 x8
bpi
Micron
m29ew
28f256m29ew
256
x16、 x8
bpi
Micron
m29ew
28f512m29ew
512
x16、 x8
bpi
Micron
m29ew
28f00am29ew
1024
x16、 x8
bpi
Micron
m29ew
28f00bm29ew
2048
x16、 x8
Vivado プログラムおよびデバッグ
UG908 (v2015.2) 2015 年 6 月 24 日
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169
付録 C : コンフィギュレーションメモリのサポート
表 C‐4 : Kintex UltraScale デバイスコンフィギュレーションにサポートされるフラッシュメモリデバイス
インターフェ
イス
製造業者
製造業者ファミリ
デバイス (エイリアス)
集積度 (Mb)
データ幅 (ビット )
bpi
Micron
p30
28f640p30b
64
x16
bpi
Micron
p30
28f640p30t
64
x16
bpi
Micron
p30
28f128p30b
128
x16
bpi
Micron
p30
28f128p30t
128
x16
bpi
Micron
p30
28f256p30b
256
x16
bpi
Micron
p30
28f256p30t
256
x16
bpi
Micron
p30
28f512p30b
512
x16
bpi
Micron
p30
28f512p30e
512
x16
bpi
Micron
p30
28f512p30t
512
x16
bpi
Micron
p30
28f00ap30b
1024
x16
bpi
Micron
p30
28f00ap30e
1024
x16
bpi
Micron
p30
28f00ap30t
1024
x16
bpi
Micron
p30
28f00bp30e
2048
x16
bpi
Micron
p33
28f640p33b
64
x16
bpi
Micron
p33
28f640p33t
64
x16
bpi
Micron
p33
28f128p33b
128
x16
bpi
Micron
p33
28f128p33t
128
x16
bpi
Micron
p33
28f256p33b
256
x16
bpi
Micron
p33
28f256p33t
256
x16
bpi
Micron
p33
28f512p33b
512
x16
bpi
Micron
p33
28f512p33e
512
x16
bpi
Micron
p33
28f512p33t
512
x16
bpi
Micron
p33
28f00ap33b
1024
x16
bpi
Micron
p33
28f00ap33e
1024
x16
bpi
Micron
p33
28f00ap33t
1024
x16
bpi
Spansion
s29glxxxp
s29gl128p
128
x16、 x8
bpi
Spansion
s29glxxxp
s29gl256p
256
x16、 x8
bpi
Spansion
s29glxxxp
s29gl512p
512
x16、 x8
bpi
Spansion
s29glxxxp
s29gl01gp
1024
x16、 x8
bpi
Spansion
s29glxxxp
s70gl02gp
2048
x16
bpi
Spansion
s29glxxxs
s29gl128s
128
x16
bpi
Spansion
s29glxxxs
s29gl256s
256
x16
bpi
Spansion
s29glxxxs
s29gl512s
512
x16
bpi
Spansion
s29glxxxs
s29gl01gs
1024
x16
bpi
Spansion
s29glxxxs
s70gl02gs
2048
x16
Vivado プログラムおよびデバッグ
UG908 (v2015.2) 2015 年 6 月 24 日
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170
付録 C : コンフィギュレーションメモリのサポート
表 C‐4 : Kintex UltraScale デバイスコンフィギュレーションにサポートされるフラッシュメモリデバイス
インターフェ
イス
製造業者
製造業者ファミリ
デバイス (エイリアス)
集積度 (Mb)
データ幅 (ビット )
spi
Macronix
mx66l
mx66l51235f
512
x1、 x2、 x4
spi
Macronix
mx66u
mx66u51235f
512
x1、 x2、 x4
spi
Micron
mt25ql
mt25ql512
512
x1、 x2、 x4、 x8
spi
Micron
mt25ql
mt25ql01g
1024
x1、 x2、 x4、 x8
spi
Micron
mt25ql
mt25ql02g
2048
x1、 x2、 x4、 x8
spi
Micron
mt25qu
mt25qu512
512
x1、 x2、 x4、 x8
spi
Micron
mt25qu
mt25qu01g
1024
x1、 x2、 x4、 x8
spi
Micron
mt25qu
mt25qu02g
2048
x1、 x2、 x4、 x8
spi
Micron
n25q
n25q32-1.8v
32
x1、 x2、 x4
spi
Micron
n25q
n25q32-3.3v
32
x1、 x2、 x4
spi
Micron
n25q
n25q64-1.8v
64
x1、 x2、 x4
spi
Micron
n25q
n25q64-3.3v
64
x1、 x2、 x4
spi
Micron
n25q
n25q128-1.8v
128
x1、 x2、 x4
spi
Micron
n25q
n25q128-3.3v
128
x1、 x2、 x4
spi
Micron
n25q
n25q256-1.8v
256
x1、 x2、 x4、 x8
spi
Micron
n25q
n25q256-3.3v
256
x1、 x2、 x4
spi
Spansion
s25fl1
s25fl132k
32
x1、 x2、 x4
spi
Spansion
s25fl1
s25fl164k
64
x1、 x2、 x4
spi
Spansion
s25flxxxp
s25fl032p
32
x1、 x2、 x4
spi
Spansion
s25flxxxp
s25fl064p
64
x1、 x2、 x4
spi
Spansion
s25flxxxs
s 2 5 f l 1 2 8 s x x x x x x 0 128
[s25fl127s]
x1、 x2、 x4
spi
Spansion
s25flxxxs
s25fl128sxxxxxx1
128
x1、 x2、 x4
spi
Spansion
s25flxxxs
s25fl256sxxxxxx0
256
x1、 x2、 x4
spi
Spansion
s25flxxxs
s25fl256sxxxxxx1
256
x1、 x2、 x4
spi
Spansion
s25flxxxs
s25fl512s
512
x1、 x2、 x4
Vivado プログラムおよびデバッグ
UG908 (v2015.2) 2015 年 6 月 24 日
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171
付録 C : コンフィギュレーションメモリのサポート
Virtex UltraScale コンフィギュレーションメモリデバ
イス
Virtex® UltraScale™ デバイスのコンフィギュレーションにサポートされるフラッシュデバイスで、 Vivado ツールによ
る消去、ブランクチェック、プログラム、および検証可能なものを表 C-5 に示します。
表 C‐5 : Virtex UltraScale デバイスコンフィギュレーションにサポートされるフラッシュメモリデバイス
インターフェ
イス
製造業者
製造業者ファミリ
デバイス (エイリアス)
集積度 (Mb)
データ幅 (ビット )
bpi
Micron
g18
28f128g18f
128
x16
bpi
Micron
g18
m t 2 8 g u 2 5 6 a a x 1 e 256
[28f256g18f]
x16
bpi
Micron
g18
m t 2 8 g u 5 1 2 a a x 1 e 512
[28f512g18f]
x16
bpi
Micron
g18
m t 2 8 g u 0 1 g a a x 1 e 1024
[28f00ag18f]
x16
bpi
Micron
m29ew
28f064m29ewb
64
x16、 x8
bpi
Micron
m29ew
28f064m29ewh
64
x16、 x8
bpi
Micron
m29ew
28f064m29ewl
64
x16、 x8
bpi
Micron
m29ew
28f064m29ewt
64
x16、 x8
bpi
Micron
m29ew
28f128m29ew
128
x16、 x8
bpi
Micron
m29ew
28f256m29ew
256
x16、 x8
bpi
Micron
m29ew
28f512m29ew
512
x16、 x8
bpi
Micron
m29ew
28f00am29ew
1024
x16、 x8
bpi
Micron
m29ew
28f00bm29ew
2048
x16、 x8
bpi
Micron
p30
28f640p30b
64
x16
bpi
Micron
p30
28f640p30t
64
x16
bpi
Micron
p30
28f128p30b
128
x16
bpi
Micron
p30
28f128p30t
128
x16
bpi
Micron
p30
28f256p30b
256
x16
bpi
Micron
p30
28f256p30t
256
x16
bpi
Micron
p30
28f512p30b
512
x16
bpi
Micron
p30
28f512p30e
512
x16
bpi
Micron
p30
28f512p30t
512
x16
bpi
Micron
p30
28f00ap30b
1024
x16
bpi
Micron
p30
28f00ap30e
1024
x16
bpi
Micron
p30
28f00ap30t
1024
x16
bpi
Micron
p30
28f00bp30e
2048
x16
bpi
Spansion
s29glxxxp
s29gl128p
128
x16、 x8
Vivado プログラムおよびデバッグ
UG908 (v2015.2) 2015 年 6 月 24 日
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172
付録 C : コンフィギュレーションメモリのサポート
表 C‐5 : Virtex UltraScale デバイスコンフィギュレーションにサポートされるフラッシュメモリデバイス
インターフェ
イス
製造業者
製造業者ファミリ
デバイス (エイリアス)
集積度 (Mb)
データ幅 (ビット )
bpi
Spansion
s29glxxxp
s29gl256p
256
x16、 x8
bpi
Spansion
s29glxxxp
s29gl512p
512
x16、 x8
bpi
Spansion
s29glxxxp
s29gl01gp
1024
x16、 x8
bpi
Spansion
s29glxxxs
s29gl128s
128
x16
bpi
Spansion
s29glxxxs
s29gl256s
256
x16
bpi
Spansion
s29glxxxs
s29gl512s
512
x16
bpi
Spansion
s29glxxxs
s29gl01gs
1024
x16
bpi
Spansion
s29glxxxs
s70gl02gs
2048
x16
spi
Macronix
mx66u
mx66u51235f
512
x1、 x2、 x4
spi
Micron
mt25qu
mt25qu512
512
x1、 x2、 x4、 x8
spi
Micron
mt25qu
mt25qu01g
1024
x1、 x2、 x4、 x8
spi
Micron
mt25qu
mt25qu02g
2048
x1、 x2、 x4、 x8
spi
Micron
n25q
n25q32-1.8v
32
x1、 x2、 x4
spi
Micron
n25q
n25q64-1.8v
64
x1、 x2、 x4
spi
Micron
n25q
n25q128-1.8v
128
x1、 x2、 x4
spi
Micron
n25q
n25q256-1.8v
256
x1、 x2、 x4、 x8
spi
Spansion
s25flxxxs
s 2 5 f l 1 2 8 s x x x x x x 0 128
[s25fl127s]
x1、 x2、 x4
spi
Spansion
s25flxxxs
s25fl128sxxxxxx1
128
x1、 x2、 x4
spi
Spansion
s25flxxxs
s25fl256sxxxxxx0
256
x1、 x2、 x4
spi
Spansion
s25flxxxs
s25fl256sxxxxxx1
256
x1、 x2、 x4
spi
Spansion
s25flxxxs
s25fl512s
512
x1、 x2、 x4
Vivado プログラムおよびデバッグ
UG908 (v2015.2) 2015 年 6 月 24 日
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173
付録 C : コンフィギュレーションメモリのサポート
Zynq‐7000 コンフィギュレーションメモリデバイス
Zynq®-7000 デバイスのコンフィギュレーションにサポートされるフラッシュデバイスで、 Vivado ツールで消去、ブ
ランクチェック、プログラム、および検証可能なものを表 C-6 に示します。
表 C‐6 : Zynq‐7000 デバイスコンフィギュレーションにサポートされるフラッシュメモリデバイス
インターフェ
イス
製造業者
製造業者ファミリ
集積度 (Mb)
デバイス
データ幅 (ビット )
nand
Micron
m29ew
mt29f2g08ab
2048
x8
nand
Micron
m29ew
mt29f2g16ab
2048
x16
nand
Spansion
s34ml
s34ml01g1
1024
x16、 x8
nand
Spansion
s34ml
s34ml02g1
2048
x16、 x8
nor
Micron
m29ew
28f032m29ewt
32
x8
nor
Micron
m29ew
28f064m29ewt
64
x8
nor
Micron
m29ew
28f128m29ewh
128
x8
nor
Micron
m29ew
28f256m29ewh
256
x8
nor
Micron
m29ew
28f512m29ewh
512
x8
qspi
Micron
n25q
n25q64
64
x4-single、
x8-dual_parallel
qspi
Micron
n25q
n25q128
128
x4-dual_stacked,
x4-single,
x8-dual_parallel
qspi
Micron
n25q
n25q128a
128
x4-dual_stacked,
x4-single,
x8-dual_parallel
qspi
Micron
n25q
n25q256
256
x4-dual_stacked,
x4-single,
x8-dual_parallel
qspi
Micron
n25q
n25q512
512
x4-dual_stacked,
x4-single,
x8-dual_parallel
qspi
Micron
n25q
n25q00a
1024
x4-dual_stacked,
x4-single,
x8-dual_parallel
qspi
Spansion
s25flxxxp
s25fl129p
128
x4-dual_stacked,
x4-single,
x8-dual_parallel
qspi
Spansion
s25flxxxs
s25fl128s-1.8v
128
x4-dual_stacked,
x4-single,
x8-dual_parallel
qspi
Spansion
s25flxxxs
s25fl128s-3.3v
128
x4-dual_stacked,
x4-single,
x8-dual_parallel
Vivado プログラムおよびデバッグ
UG908 (v2015.2) 2015 年 6 月 24 日
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174
付録 C : コンフィギュレーションメモリのサポート
表 C‐6 : Zynq‐7000 デバイスコンフィギュレーションにサポートされるフラッシュメモリデバイス
インターフェ
イス
製造業者
製造業者ファミリ
デバイス
集積度 (Mb)
データ幅 (ビット )
qspi
Spansion
s25flxxxs
s25fl256s-1.8v
256
x4-dual_stacked,
x4-single,
x8-dual_parallel
qspi
Spansion
s25flxxxs
s25fl256s-3.3v
256
x4-dual_stacked,
x4-single,
x8-dual_parallel
qspi
Spansion
s25flxxxs
s25fl512s
512
x4-dual_stacked,
x4-single,
x8-dual_parallel
qspi
Spansion
s70flxxxp
s70fl01gs_00
1024
x4-dual_stacked
qspi
Winbond
w25q
w25q128
128
x4-dual_stacked,
x4-single,
x8-dual_parallel
Vivado プログラムおよびデバッグ
UG908 (v2015.2) 2015 年 6 月 24 日
japan.xilinx.com
175
付録 D
その他のソースおよび法的通知
ザイリンクスリソース
アンサー、資料、ダウンロード、フォーラムなどのサポートリソースは、次のザイリンクスサポートサイトを参照
してください。
ソリューションセンター
デバイス、ツール、 IP のサポートについては、ザイリンクスソリューションセンターを参照してください。トピッ
クには、デザインアシスタント、アドバイザリ、トラブルシュートヒントなどが含まれます。
参考資料
次の資料は、本書を補足するためのものです。
Vivado® Design Suite の資料
1.
『Vivado Design Suite ユーザーガイド : ロジックシミュレーション』 (UG900)
2.
『Vivado Design Suite ユーザーガイド : 合成』 (UG901)
3.
『Vivado Design Suite ユーザーガイド : インプリメンテーション』 (UG904)
4.
『Vivado Design Suite リリースノート、インストールおよびライセンス』 (UG973)
5.
『Vivado Design Suite ユーザーガイド : デザインフローの概要』 (UG892)
6.
『Vivado Design Suite ユーザーガイド : I/O およびクロックプランニング』 (UG899)
7.
『Vivado Design Suite Tcl コマンドリファレンスガイド』 (UG835)
8.
『7 シリーズ FPGA コンフィギュレーションユーザーガイド』 (UG470 : 英語版、日本語版)
9.
『7 シリーズ FPGA および Zynq-7000 All Programmable SoC XADC デュアル 12 ビット 1MSPS アナログ-デジタル
コンバーターユーザーガイド』 (UG480 : 英語版、日本語版)
10. 『UltraScale アーキテクチャコンフィギュレーションユーザーガイド』 (UG570 : 英語版、日本語版)
11. 『UltraScale アーキテクチャシステムモニターユーザーガイド』 (UG580 : 英語版、日本語版)
12. 『Xilinx Virtual Cable Running on Zynq-7000 Using the PetaLinux Tools』 (XAPP1251)
ザイリンクス IP の資料
13. 『LogiCORE IP Virtual Input/Output (VIO) v3.0 製品ガイド』 (PG159)
Vivado プログラムおよびデバッグ
UG908 (v2015.2) 2015 年 6 月 24 日
japan.xilinx.com
176
付録 D : その他のソースおよび法的通知
14. 『LogiCORE IP IBERT for 7 Series GTX Transceivers 製品ガイド』 (PG132)
15. 『LogiCORE IP IBERT for 7 Series GTP Transceivers 製品ガイド』 (PG133)
16. 『LogiCORE IP IBERT for 7 Series GTH Transceivers 製品ガイド』 (PG152)
17. 『LogiCORE IP Integrated Logic Analyzer 製品ガイド』 (PG172)
18. 『LogiCORE IP JTAG to AXI Master v1.0 製品ガイド』 (PG174)
トレーニングコース
ザイリンクスでは、本書に含まれるコンセプトを説明するさまざまなトレーニングコースおよびオンラインビデオを
提供しています。次のリンクから関連するトレーニングリソースを参照してください。
1.
Vivado Design Suite 入門ワークショップトレーニングコース
2.
Vivado デザインツールフロートレーニングコース
3.
Vivado での FPGA 設計導入トレーニングコース
4.
Vivado Design Suite ビデオチュートリアル : Vivado IP インテグレーターを使用したデザイン
5.
Vivado Design Suite ビデオチュートリアル : Vivado IP インテグレーターを使用した Zynq デバイスの設計
6.
Vivado Design Suite ビデオチュートリアル : Vivado でパーシャルリコンフィギュレーションを実行
7.
Vivado Design Suite ビデオチュートリアル : Vivado バージョン管理の概要
8.
Vivado ロジック解析を使用したデバッグテクニックトレーニングコース
9.
Vivado Design Suite ビデオチュートリアル
法的通知
The information disclosed to you hereunder (the “Materials”) is provided solely for the selection and use of Xilinx products.To the maximum extent
permitted by applicable law:(1) Materials are made available "AS IS" and with all faults, Xilinx hereby DISCLAIMS ALL WARRANTIES AND
CONDITIONS, EXPRESS, IMPLIED, OR STATUTORY, INCLUDING BUT NOT LIMITED TO WARRANTIES OF MERCHANTABILITY,
NON-INFRINGEMENT, OR FITNESS FOR ANY PARTICULAR PURPOSE; and (2) Xilinx shall not be liable (whether in contract or tort,
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with, the Materials (including your use of the Materials), including for any direct, indirect, special, incidental, or consequential loss or damage
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damage or loss was reasonably foreseeable or Xilinx had been advised of the possibility of the same.Xilinx assumes no obligation to correct any
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please refer to Xilinx’s Terms of Sale which can be viewed at http://www.xilinx.com/legal.htm#tos; IP cores may be subject to warranty and support
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requiring fail-safe performance; you assume sole risk and liability for use of Xilinx products in such critical applications, please refer to Xilinx’s
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Vivado プログラムおよびデバッグ
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Vivado Design Suite ユーザー ガイド : プログラムおよびデバッグ

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