14/16 ビットD/Aコンバータ

シリアル入力・電流出力
14/16ビットDAC
AD5543/AD5553
特長
機能ブロック図
16ビット分解能：AD5543
AD5543/AD5553
14ビット分解能：AD5553
RFB
VDD
微分非直線性：±1 LSB
積分非直線性：±2 LSB (AD5543)
D/A
コンバータ
VREF
積分非直線性：±1 LSB (AD5553)
ローノイズ：12nV/√Hz
I OUT
16または14
低消費電力：I DD＝10μA
制御
ロジック
CS
セトリング時間：0.5μs
DACレジスタ
16または14
4象限の乗算リファレンス入力
CLK
2mAのフル・スケール電流、VREF＝10Vで±20%
電流-電圧変換を可能にするRFBを内蔵
GND
16/14ビット・シフト
レジスタ
SDI
3線式インターフェース
超小型のMSOP-8またはSOIC-8パッケージ
1.0
0.8
自動テスト装置
0.6
計装機器
0.4
デジタル制御のキャリブレーション
0.2
INL – LSB
アプリケーション
65536
61440
57344
53248
49152
45056
40960
定されます。内蔵の帰還抵抗(RFB)により、外付けオペアンプと組合わ
36864
–1.0
32768
外部接続のリファレンスVREFによって、フル・スケール出力電流が決
28672
–0.8
24575
単電源で動作するようにデザインされています。
20480
–0.6
16384
ビットD/Aコンバータで、±10Vマルチプライング・リファレンスを使い5V
8152
–0.4
12288
AD5543/AD5553は、電流出力の低消費電力で小型の高精度16/14
–0.2
0
概要
0
4096
工業用制御PLC
コード
せて、電圧変換用のR-2Rと温度トラッキング機能が可能になります。
図1.
シリアル・データ・インターフェースでは、シリアル・データ入力(SDI)、
＿
クロック(CLK)、チップ・セレクト(CS)を使用して、高速な3線式マイクロ
コントローラ互換入力を提供します。
AD5543/AD5553は、超小型(3mm×4.7mm)のMSOP-8またはSOIC8パッケージを採用しています。
FFFFH
8000H
4000H
2000H
1000H
0800H
0400H
0200H
0100H
0080H
0040H
0020H
0010H
0008H
0004H
0002H
0001H
REF LEVEL
0.000dB
積分非直線性誤差
/DIV
12.000dB
MARKER 4 311 677.200Hz
MAG (A/R) –2.939dB
0000H
アナログ・デバイセズ社が提供する情報は正確で信頼できるものを期していますが、その情報の利
用または利用したことにより引き起こされる第3者の特許または権利の侵害に関して、当社はいっ
さいの責任を負いません。さらに、アナログ・デバイセズ社の特許または特許の権利の使用を許
諾するものでもありません。
＊日本語データシートは、REVISIONが古い場合があります。最新の内容については英語版をご
参照ください。
10
100
START 10.000Hz
図2.
1k
10k
100k
1M
10M
STOP 50 000 000.000Hz
リファレンス・マルチプライングの帯域幅
REV.0
アナログ・デバイセズ株式会社
本 社／東京都港区海岸1-16-1
電話03
（5402）8200
〒105-6891
ニューピア竹芝サウスタワービル
（6350）6868
（代）〒532-0003
大阪営業所／大阪府大阪市淀川区宮原3-5-36 電話06
新大阪MTビル2号
AD5543/AD5553―仕様
電気的特性
(特に指定のない限り、VDD＝5V±10%、VSS＝0V、IOUT＝仮想GND、GND＝0V、VREF＝10V、
TA＝動作温度レンジ全域)
パラメータ
記号
条件
5V±10%
単位
N
VREF＝10Vのとき、1 LSB＝VREF/216＝153μV (AD5543)
VREF＝10Vのとき、1 LSB＝VREF/214＝610μV (AD5553)
グレード：AD5553C
グレード：AD5543B
モノトニック
データ＝0000H、TA＝25℃
データ＝0000H、TA＝TA max
データ＝FFFFH
16
14
±1
±2
±1
10
20
±1/±4
1
ビット
ビット
LSB max
LSB max
LSB max
nA max
nA max
mV typ/max
ppm/℃ typ
-15/＋15
5
5
V min/max
kΩ typ3
pF typ
2
mA typ
200
pF typ
1
精度
分解能
積分非直線性
INL
微分非直線性
出力漏れ電流
DNL
IOUT
フル・スケール・ゲイン誤差
フル・スケール温度係数2
GFSE
TCVFS
リファレンス入力
VREF入力範囲
入力抵抗
入力容量2
VREF
RREF
CREF
アナログ出力
出力電流
IOUT
出力容量2
COUT
データ＝FFFFH (AD5543)
データ＝3FFFH (AD5553)
コードに依存
デジタルI／O
ロジック入力ロー電圧
ロジック入力ハイ電圧
入力リーク電流
入力容量2
VIL
VIH
IIL
CIL
0.8
2.4
10
10
V max
V min
μA max
pF max
インターフェース・タイミング2、4
クロック入力周波数
ハイレベルのクロック幅
ロー
＿ レベルのクロック幅
CSからクロッ＿
クまでのセットアップ
クロックからCSまでのホールド
データのセットアップ
データのホールド
fCLK
tCH
tCL
tCSS
tCSH
tDS
tDH
50
10
10
0
10
5
10
MHz
ns min
ns min
ns min
ns min
ns min
ns min
電源特性
電源電圧レンジ
正電源電流
消費電力
対電源感度
VDD RANGE
IDD
PDISS
PSS
4.5/5.5
10
0.055
0.006
V min/max
μA max
mW max
%/% max
AC特性4
出力電圧セトリング・タイム
tS
0.5
μs typ
4
7
MHz typ
nV-s typ
-65
7
-85
12
dB
nV-s typ
dB typ＿
nV/√Hz
リファレンス・マルチプライング帯域幅
DACグリッチ・インパルス
BW
Q
フィードスルー誤差
デジタル・フイードスルー
全高調波歪み
出力スポット・ノイズ電圧
VOUT/VREF
Q
THD
eN
各ロジック入力＝0V
各ロジック入力＝0V
ΔVDD＝±5%
フル・スケールの±0.1%まで
データ＝0000H→FFFFH→ 0000H (AD5543)
データ＝0000H→3FFFH→ 0000H (AD5553)
VREF＝5Vp-p、データ＝FFFFH
VREF＝0V、データ＝7FFFH→8000H (AD5543)
データ＝1FFFH→2000H (AD5553)
データ
＿ ＝0000H、VREF＝100mV rms、同一チャンネル
CS＝1、かつfCLK＝1MHz
VREF＝5Vp-p、データ＝FFFFH、f＝1kHz
f＝1kHz、BW＝1Hz
注
1 すべての精度テスト(IOUTを除く)は、外付けの高精度OP177 (I/Vコンバータ・アンプ)を使ったクローズ・ループ・システムで実施。AD5543のR FBピンはアンプ出力に接続。オペアンプの＋INはグラウン
ドに接続し、DACのIOUTはオペアンプの-INに接続。Typ値は、25℃での測定値平均。
2 設計上保証しますが、出荷テストは行いません。
3 すべてのAC特性テストは、AD841(I/Vコンバータ・アンプ)を使用したクローズ・ループ・システムで実施。
4 すべての入力制御信号はtR＝tF＝2.5ns (3Vの10%∼90%)で規定し、1.5Vの電圧レベルからの時間とします。
2
REV.0
AD5543/AD5553
絶対最大定格*
ピン機能の説明
VDD∼GND ･･･････････････････････････････････−0.3V、＋8V
VREF∼GND ･･････････････････････････････････−18V、＋18V
ロジック入力∼GND ･･････････････････････････−0.3V、＋8V
V(IOUT) ∼GND ･･･････････････････････････−0.3V、VDD＋0.3V
電源ピン以外の全ピンの入力電流････････････････････ ±50mA
ピン
番号
記号
機能
1
CLK
クロック入力。立ち上がりエッジ・トリガー、
データをシフトレジスタに入力するクロック。
2
SDI
シリアル・レジスタ入力。データは、直接シフ
トレジスタにMSB先頭でロードされます。先頭
にある余分なビットは無視されます。
3
RFB
内蔵マッチング帰還抵抗。電圧出力を得るとき、
外付けオペアンプに接続します。
4
VREF
DACリファレンス入力ピン。DACのフル・スケ
ール電圧を設定します。入力抵抗はコードに依
存せず一定です。
5
IOUT
DACの電流出力。電圧出力を得るとき、外付け
の高精度I/V変換オペアンプの反転ピンに接続し
ます。
パッケージ消費電力 ････････････････････････ (TJ Max−TA )/θJA
熱抵抗θJA
8ピン表面実装(MSOP-8)･･････････････････････････ 150℃/W
8ピン表面実装(SOIC-8)･･･････････････････････････ 100℃/W
最大接合温度(TJ Max) ････････････････････････････････ 150℃
動作温度レンジ
モデルB、C ･･････････････････････････････−40℃∼＋85℃
保存温度レンジ ････････････････････････････−65℃∼＋150℃
ピン温度
RN-8、RM-8 (蒸着、60秒)･･･････････････････････････ 215℃
RN-8、RM-8 (赤外線、15秒)･････････････････････････ 220℃
*上記の絶対最大定格を超えるストレスを加えるとデバイスに恒久的な損傷を与えることがありま
す。この規定はストレス定格の規定のみを目的とするものであり、この仕様の動作セクションに
記載する規定値以上でのデバイス動作を定めたものではありません。デバイスを長時間絶対最大
定格状態に置くとデバイスの信頼性に影響を与えます。
6
GND
アナログおよびデジタル・グラウンド。
7
VDD
＿
CS
正電源入力。動作仕様レンジ5V±10%。
8
チップ・セレクト。アクティブ・ローのデジタ
ル入力。シフトレジスタのデータが、立ち上が
りエッジでDACレジスタに転送されます。動作
については真理値表を参照。
ピン配置
MSOPおよびSOIC-8
CLK 1
SDI 2
AD5543/
AD5553
8
CS
7
VDD
上面図
6 GND
(実寸ではありません)
VREF 4
5 I OUT
RFB 3
オーダー・ガイド *
製品モデル
INL(LSB)
RES(LSB)
温度レンジ
AD5543BR
±2
16
−40℃∼＋85℃
SOIC-8
パッケージ
RN-8
パッケージ・オプション
AD5543BRM
±2
16
−40℃∼＋85℃
MSOP-8
RM-8
AD5553CRM
±1
14
−40℃∼＋85℃
MSOP-8
RM-8
*AD5543は1040個のトランジスタを内蔵。チップ・サイズは、55ミル×73ミル(4,015平方ミル)です。
注意
ESD（静電放電）の影響を受けやすいデバイスです。4000Vにおよぶ高圧の静電気が人体やテスト装置に容易に帯
WARNING!
電し、検知されることなく放電されることがあります。本製品には当社独自のESD保護回路を備えていますが、高
エネルギーの静電放電を受けたデバイスには回復不可能な損傷が発生することがあります。このため、性能低下や
機能喪失を回避するために、適切なESD防止措置をとるようお奨めします。
REV.0
3
ESD SENSITIVE DEVICE
1.0
1.0
0.8
0.8
0.6
0.6
0.4
0.4
0.2
0.2
DNL – LSB
INL – LSB
AD5543/AD5553―代表的な性能特性
0
–0.2
0
–0.2
–0.4
–0.4
–0.6
–0.6
–0.8
–0.8
–1.0
–1.0
0
8192
16384
TPC 1.
0
24576 32768 40960 49152 57344 65536
コード―10進数
2048
AD5543の積分非直線性誤差
TPC 4.
6144
8192 10240
コード―10進数
12288 14336 16384
AD5553の微分非直線性誤差
1.5
1.0
VREF = 2.5V
TA = 25℃
0.8
1.0
0.6
直線性誤差 – LSB
0.4
DNL – LSB
4096
0.2
0
–0.2
–0.4
0.5
INL
0
DNL
–0.5
–0.6
–1.0
GE
–0.8
–1.0
0
8192
16384
TPC 2.
–1.5
24576 32768 40960 49152 57344 65536
コード―10進数
4
AD5543の微分非直線性誤差
1.0
1
6
電源電圧 VDD – V
0
8
TPC 5.
直線性誤差対VDD
1.0
2.0
5
VDD = 5V
TA = 25℃
0.8
0.6
4
電源電流 I DD – mA
0.4
INL – LSB
2
0.2
0
–0.2
3
2
–0.4
–0.6
1
–0.8
–1.0
0
2048
4096
TPC 3.
6144
8192 10240
コード―10進数
12288 14336
0
16384
0
0.5
1.5
2.5
3.0
3.5
4.0
4.5
5.0
ロジック入力電圧 VIH – V
AD5553の積分非直線性誤差
TPC 6.
4
電源電流対ロジック入力電圧
REV.0
AD5543/AD5553
3.0
2.5
電源電流 – mA
2.0
5555H
1.5
8000H
1.0
FFFFH
0000H
0.5
0
10k
100k
TPC 7.
1M
クロック周波数 – Hz
10M
100M
AD5543の電源電流対クロック周波数
TPC 10.
セトリング時間
90
VDD = 5V ± 10%
VREF = 10V
80
70
CS (5V/DIV)
PSRR – dB
60
VDD = 5V
VREF = 10V
コード変化 8000H
50
7FFFH
40
30
VOUT (50mV/DIV)
20
10
0
10
100
1k
TPC 8.
REF LEVEL
0.000dB
10k
周波数 – Hz
100k
0s
1M
電源除去比対周波数特性
/DIV
12.000dB
TPC 11.
MARKER 4 311 677.200Hz
MAG (A/R) –2.939dB
FFFFH
8000H
4000H
2000H
1000H
0800H
0400H
0200H
0100H
0080H
0040H
0020H
0010H
0008H
0004H
0002H
0001H
0000H
10
100
START 10.000Hz
TPC 9.
REV.0
1k
10k
0.5
100k
1M
10M
STOP 50 000 000.000Hz
リファレンス・マルチプライング帯域幅
5
1.0
1.5
2.0
2.5
3.0
時間 – μs
3.5
4.0
4.5
5.0
ミッド・スケール変化時のデジタル・フィードスルー
AD5543/AD5553
SDI
D15
D14
D13
D12
D11
D10
D9
D1
D8
D0
CLK
t
tDS
tCH
DH
tCL
tCSH
t CSS
CS
図3a.
SDI
D13
D12
D11
D10
D9
D8
AD5543のタイミング図
D7
D1
D6
D0
CLK
t
tDS
tCH
DH
tCL
tCSH
t CSS
CS
図3b.
AD5553のタイミング図
表 I.
制御ロジックの真理値表
CLK
CS
シリアル・シフトレジスタの機能
DAC レジスタ
X
↑＋
X
X
H
L
H
↑＋
影響なし
シフトレジスタのデータが1ビット・シフトされます
影響なし
シフトレジスタのデータがDACレジスタへ転送されます
ラッチ
ラッチ
ラッチ
シリアル・レジスタから新しいデータがロードされます。
↑＋：立ち上がりロジック変化。X ：Don't Care。
表 II.
AD5543のシリアル入力レジスタ・データ・フォーマット、データはMSB先頭フォーマットでロード
MSB
LSB
ビット位置
B15
B14
B13
B12
B11
B10
B9
B8
B7
B6
B5
B4
B3
B2
B1
B0
データ・ワード
D15
D14
D13
D12
D11
D10
D9
D8
D7
D6
D5
D4
D3
D2
D1
D0
表 III.
AD5553のシリアル入力レジスタ・データ・フォーマット、データはMSB先頭フォーマットでロード
MSB
ビット位置
LSB
B13
B12
B11
B10
B9
B8
データ・ワード* D13
D12
D11
D10
D9
D8
B7
B6
B5
B4
B3
B2
B1
B0
D7
D6
D5
D4
D3
D2
D1
D0
＿
*AD5553のシリアル入力レジスタには16ビットのデータ・ワード全部をロードできますが、CSがハイレベルに戻るとき、下位14ビットだけがDACレジスタに転送されます。
6
REV.0
AD5543/AD5553
と容量値を示します。外付けアンプの選択では、AD5543によって発生
回路動作
AD5543/AD5553には、14/16ビットの電流出力D/Aコンバータ、シリ
されるアンプ反転入力ノードでのインピーダンス変動を考慮する必要が
アル入力レジスタ、DACレジスタが内蔵されています。両コンバータと
あります。DACのラダー抵抗と並列に接続されている帰還抵抗が、出力
も、3線式のシリアル・データ・インターフェースを採用しています。
電圧ノイズを支配します。良好なアナログ性能を維持するには、0.01μF
∼0.1μFのセラミックまたはチップ・コンデンサと1μFのタンタル・コンデ
ンサの並列接続による電源パイパスが推奨されます。周波数による電
D/Aコンバータ部
源変動除去比の低下があるため、スイッチング電源の使用は避けてく
DACアーキテクチャは、電流切替型のR-2Rラダー・デザインを採用
ださい。
しています。図4に、代表的な等価DAC構造を示します。このDACに
は、外付けオペアンプと組合わせて使用するマッチング帰還抵抗が内
シリアル・データ・インターフェース
＿
AD5543/AD5553は3線式(CS、SDI、CLK)のシリアル・データ・インタ
蔵されています(図5参照)。RFBピンとIOUTピンをそれぞれオペアンプの
出力と反転ノードに接続すると、次式で示す高精度電圧出力を得るこ
ーフェースを採用しています。新しいシリアル・データは、AD5543の場合
とができます。
16ビットのデータ・ワード・フォーマットでシリアル入力レジスタに入力され
VOUT = – VREF × D / 65, 536 ( AD 5543)
(1)
ます。MSB先頭でロードされます。表IIに、16ビットのデータ・ワードを示
VOUT = – VREF × D / 16, 384 ( AD 5553)
(2)
します。データはSDIピンに入力されて、CLKの立ち上がりエッジでレジ
出力電圧の極性は、DCリファレンス電圧のVREF極性と反対になるこ
るデータのセットアップ・タイムとホールド・タイム条件を満たしている必要
＿
があります。シリアル・レジスタに入力された最後の16ビットだけが、CS
スタに入力されます。このとき、インターフェース・タイミング仕様で定め
とに注意してください。
ピンの立ち上がりエッジで、シリアル・レジスタからDACレジスタへ転送
これらのDACは、負または正のいずれかのリファレンス電圧で動作す
るようにデザインされています。VDD電源ピンは、内部ロジックがDACス
されます。多くのマイクロコントローラはシリアル・データを8ビット・バイト
イッチのONおよびOFF状態を駆動するときにのみ使います。
で出力するため、2個のデータ・バイトをAD5543/AD5553に書き込むこ
＿
とができます。シリアル・レジスタをロードした後、CSの立ち上がりエッジ
でシリアル・レジスタのデータがDACレジスタに転送されるため、このス
VDD
R
R
R
RFB
VREF
2R
2R
2R
トローブ期間中にCLKをトグルすることはできません。AD5553では、16
R
ビット・クロック・サイクルの場合、下位2ビットは無視されます。
5kΩ
S2
ESD保護回路
S1
IOUT
すべてのロジック入力ピンでは、逆バイアスされたESD保護ツェナー・
ダイオードがグラウンド(GND)とVDDの間に接続されています(図6)。
GND
VDD
デジタル・インターフェースは省略。スイッチS1およびS2は閉じられ、
VDDに電源を接続します。
図4.
デジタル
入力
R-2R DACの等価回路
5kΩ
内蔵の5kΩ帰還抵抗と直列にマッチング用スイッチが使用されてい
ることに注意してください。RFBを測定する際には、連続性を維持する
DGND
ためVDDに電源を接続してください。
図6.
等価ESD保護回路
VDD
PCBレイアウトと電源バイパス
U1
VDD
VREF
RFB
I OUT
VREF
小型かつ最短の線でPCBレイアウト・デザインすることが重要です。
U2
GND
入力までの配線はできるだけ短くして、IR電圧降下と浮遊インダクタンス
V+
AD8628
V–
VO
を小さくする必要があります。
最高の安定性を得るには、高品質のコンデンサを使って電源をバイ
パスすることも大切です。デバイスまでの電源線は、0.01μF∼0.1μFの
AD5543/AD5553
ディスク型またはチップ型セラミック・コンデンサを使ってバイパスする必
–5V
図5.
要があります。ESRが小さい1μF∼10μFのタンタルまたは電解コンデ
電圧出力の構成
ンサも電源に接続して、過渡電圧を抑え、かつ低周波リップルを除去す
る必要があります。
VREFとRFBの間のPCBメタル・パターンも、ゲイン誤差を小さくするため
これらのDACは、ACリファレンス信号も入力できるようにデザインされ
にマッチングさせる必要があります。
ています。AD5543には、-12V∼＋12Vのリファレンス電圧を入力するこ
とができます。このリファレンス電圧入力の入力抵抗は一定で5kΩ±
30%（nominal）
です。DAC出力(IOUT)はコードに依存し、種々の抵抗値
REV.0
7
AD5543/AD5553
バイポーラ出力
アプリケーション
安定性
AD5543/AD5553は、元来2象限の乗算型D/Aコンバータです。す
なわち、容易にユニポーラ出力動作用に設定することができます。
フル・スケール出力の極性は、リファレンス入力電圧と反対にな
VDD
ります。
U1
VDD
C1
RFB
バイポーラ出力振幅の発生が必要となることがあります。これは、
IOUT
VREF
VREF
アプリケーションによっては、フル4象限の乗算機能、すなわち
AD8628
GND
加算アンプとして構成された外付けアンプU4を追加することで容
VO
易に実現できます(図9)。この回路では、2つ目のアンプU4がゲイ
ン2を提供して出力振幅を5Vに増幅します。リファレンス電圧か
U2
AD5543/AD5553
ら2.5Vのオフセットに外付けアンプをバイアスすると、フル4象限
の乗算回路が得られます。この回路の伝達関数は、入力データ(D)
図7.
ゲイン・ピーキング防止用のオプション補償コンデンサ
がコード・ゼロ(VOUT＝−2.5V)→ミッド・スケール(VOUT＝0V)→フ
ル・スケール(VOUT＝＋2.5V)へ増加するのに対応して、負と正の
I/V変換の構成では、DACのIOUTとオペアンプの反転ノードをで
両出力電圧が発生することを示しています。
きるだけ短い配線で接続する必要があるため、正しいPCBレイア
ウト技術を使う必要があります。各コード変化はステップ関数に
対応するため、オペアンプのGBPが制限されている場合、および
反転ノードの寄生容量が大きい場合に、ゲイン・ピーキングが発
VOUT = ( D / 32, 768 – 1)×VREF ( AD 5543)
(3)
VOUT = ( D / 16, 384 – 1)×VREF ( AD 5553)
(4)
AD5543の場合、抵抗偏差が注意すべき支配的な誤差になりま
生することがあります。
す。
安定性を維持するために、オプションの補償コンデンサC1を追
加することができます(図7)。C1は経験的に決めることができます
R1
R2
10kΩ± 0.01% 10kΩ± 0.01%
が、補償としては一般的に20pFが適当です。
C2
正電圧出力
U4
+5V
正電圧出力を得るには、抵抗偏差誤差の影響を受けるので、反
ADR03
転アンプを使って出力の反転を行い、DACの入力に負のリファレ
ンスを接続することが望まれます。負のリファレンスを発生する
+5V
ときは、リファレンス回路のVOUTピンとGNDピンがそれぞれ仮想
グラウンドと-2.5Vになるように、リファレンスにオペアンプを使
+5V
VREF
GND
GND
RFB
図9.
+5V
VO
V+
1/2AD8620
V–
IOUT
–5V
1/2AD8620
–2.5 < VO < +2.5
U2
4象限の乗算型アプリケーション回路
VOUT VIN
GND
V+
1/2AD8620
V–
VOUT VIN
R3
C1
AD5553のみ
ADR03
+5V
U1
VDD
U3
ってレベル・シフトすることができます(図8)
U4
5kΩ± 0.01%
U3
–2.5V
U1
VDD
VREF
C1
RFB
IOUT
1/2AD8628
GND
VO
–5V
AD5543/AD5553
図8.
U2
0 < VO < +2.5
正電圧出力の構成
8
REV.0
AD5543/AD5553
抵抗が完全にマッチしているとZOは無限大になり、これは非常
プログラマブルな電流源
図10に、Howland電流ポンプを使った多用途V/I変換回路を示し
に望ましいことで、理想的な電流源として動作します。これに対
ます。この回路は高精度の電流変換機能の他に、双方向電流機能
して、マッチしていない場合は、ZOは正または負になります。負
と高電圧適合性も可能にします。この回路は、最大500Ω負荷まで
の場合は発振の原因になります。そのため、C1を接続して、発振
の4mA∼20mA電流トランスミッタに使うことができます。図10
を防止する必要があります。クリティカルなアプリケーションに
に示すように、抵抗ネットワークがマッチしている場合、負荷電
対しては、条件に合うC1値を経験的に探すことができますが、一
流は次式で与えられます。
般的には数pFのレンジです。
IL =
( R 2 + R3) / R1
R3
×VREF × D
VDD
(5)
U1
VDD
理論的には、R3を小さくして、U3の出力電流駆動能力の範囲内
VREF
で、必要な電流を得ることができます。この回路では、AD8510は
VREF
RFB
IOUT
AD8628
GND
両方向に±20mAを供給することができ、電圧適合性は15Vに近づ
R1'
きます。この電圧適合性は主にU3の電源電圧により制限されます。
AD5543/AD5553
ただし、インピーダンス補償について注意が必要です。C1がない
C1
U2
10pF
VDD
R3' 50Ω
U3
V+
AD8510
V–
R3 50Ω
場合、出力インピーダンスは次のようになります。
ZO =
R1' R3( R1 + R 2 )
R1( R2' + R 3' )−R1' ( R 2 + R 3)
R2'
150kΩ 15kΩ
(6)
VSS
R1
R2
150kΩ
15kΩ
VL
負荷
図10.
REV.0
9
双方向電流制御および高電圧適合性を持つ、
プログラマブルな電流源
IL
AD5543/AD5553
外形寸法
8ピンMSOPパッケージ[MSOP]
(RM-8)
サイズはミリメートルで示します。
3.00
BSC
8
5
4.90
BSC
3.00
BSC
1
4
ピン1
0.65 BSC
1.10 MAX
0.15
0.00
0.38
0.22
0.80
0.40
8゜
0゜
0.23
0.08
実装面
平坦性 0.10
JEDEC標準MO-187AAに準拠
8ピン標準スモール・アウトライン・パッケージ[SOIC]
小型ボディ
(RN-8)
サイズはミリメートルと(インチ)で示します。
5.00 (0.1968)
4.80 (0.1890)
4.00 (0.1574)
3.80 (0.1497)
8
5
1
4
1.27 (0.0500)
BSC
0.25 (0.0098)
0.10 (0.0040)
平坦性 0.10
実装面
6.20 (0.2440)
5.80 (0.2284)
1.75 (0.0688)
1.35 (0.0532)
0.51 (0.0201)
0.33 (0.0130)
0.50 (0.0196)
× 45゜
0.25 (0.0099)
8゜
0.25 (0.0098) 0゜ 1.27 (0.0500)
0.41 (0.0160)
0.19 (0.0075)
JEDEC標準MS-012AAに準拠
寸法管理はミリメートル。括弧内のインチ寸法は、参考用にミリメータを丸め処理して
あるため、設計用には向きません。
10
REV.0
AD5543/AD5553
REV.0
11
PRINTED IN JAPAN
TDS04/2003/500
AD5543/AD5553
このデータシートはエコマーク認定の再生紙を使用しています。
12
REV.0