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Spartan-3A FPGA ファミリ データシート v1.7

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Spartan-3A FPGA ファミリ データシート v1.7
0
Spartan-3A FPGA フ ァ ミ リ :
デー タ シー ト ( 全モ ジ ュ ール )
R
DS529 2008 年 5 月 28 日
0
0
Product 製品仕様
−
−
モ ジ ュ ール 1 : 製品紹介お よび注文情報
DS529-1 (v1.7) 2008 年 5月 28 日
•
•
•
•
•
•
•
•
概要
特徴
アーキ テ ク チ ャ お よ び コ ン フ ィ ギ ュ レーシ ョ ンの概要
コ ン フ ィ ギ ュ レーシ ョ ンの概要
I/O 機能の概要
Production ス テー タ ス
サポー ト さ れ る パ ッ ケージお よ びパ ッ ケージ マー ク
注文情報
−
−
−
•
モ ジ ュ ール 3 : DC 特性およびス イ ッ チ特性
DS529-2 (v1.7) 2008 年 5 月 28 日
Spartan®-3A FPGA フ ァ ミ リ の機能は次の資料に記載されています。
UG331 : 『Spartan-3 ジ ェネレーシ ョ ン FPGA ユーザー ガ イ ド 』
−
−
−
−
−
−
−
−
−
−
−
−
−
•
UG334 : 『Spartan-3A/3AN FPGA ス タ ー タ キ ッ ト ユー
ザー ガ イ ド 』
モ ジ ュ ール 2 : 機能の説明
•
ビ ッ ト ス ト リ ームのサ イ ズ
各モー ド の詳細
Platform Flash PROM を 使用し たマス タ シリ アル モード
SPI Serial Flash PROM を 使用し たマス タ SPI モード
SPI Parallel Flash PROM を使用し たマス タ BPI モード
プロ セ ッ サを使用し た ス レーブ パラ レル (SelectMAP)
プ ロ セ ッ サを使用 し た ス レーブ シ リ アル
JTAG モー ド
ISE iMPACT プ ロ グ ラ ミ ン グ例
MultiBoot リ コ ン フ ィ ギ ュ レーシ ョ ン
Device DNA を使用 し たデザ イ ン検証
ク ロ ッ ク リ ソ ース
デジ タ ル ク ロ ッ ク マネージ ャ (DCM)
ブ ロ ッ ク RAM
コ ン フ ィ ギ ャ ブル ロ ジ ッ ク ブ ロ ッ ク (CLB)
分散 RAM
SRL16 シ フ ト レ ジ ス タ
キ ャ リ ーお よ び演算 ロ ジ ッ ク
I/O リ ソ ース
エンベデ ッ ド 乗算器ブ ロ ッ ク
プ ロ グ ラ ム可能な イ ン タ ー コ ネ ク ト
ISE® デザ イ ン ツールお よ び IP コ ア
エンベデ ッ ド プ ロ セ ッ サお よ び コ ン ト ロ ール ソ リ ュ ーシ ョ ン
ピ ン タ イ プお よ びパ ッ ケージの概要
パ ッ ケージの図面
FPGA の電源
電力管理
UG332 : 『Spartan-3 ジ ェ ネ レーシ ョ ン コ ン フ ィ ギ ュ レー
シ ョ ン ガイ ド』
−
コ ン フ ィ ギ ュ レーシ ョ ンの概要
−
コ ン フ ィ ギ ュ レーシ ョ ン ピ ンお よ びピ ンの動作
DS529-3 (v1.7) 2008 年 5月 28 日
•
•
DC 電気特性
− 絶対最大定格
− 電源仕様
− 推奨動作条件
ス イ ッ チ特性
− I/O の タ イ ミ ン グ
− コ ン フ ィ ギャ ブル ロ ジッ ク ブロ ッ ク (CLB) のタ イ ミ ン グ
− 乗算器の タ イ ミ ン グ
− ブ ロ ッ ク RAM の タ イ ミ ン グ
− デジ タ ル ク ロ ッ ク マネージ ャ (DCM) の タ イ ミ ン グ
− サ スペン ド モー ド の タ イ ミ ン グ
− Device DNA の タ イ ミ ン グ
−
コ ン フ ィ ギ ュ レーシ ョ ンお よ び JTAG の タ イ ミ ン グ
モ ジ ュ ール 4 : ピ ン配置の説明
DS529-4 (v1.7) 2008 年 5月 28 日
•
•
•
•
ピ ンの説明
パ ッ ケージの概要
ピ ン配置表
フッ トプリン ト図
Spartan-3A FPGA
ス テー タ ス
XC3S50A
PRODUCTION
XC3S200A
PRODUCTION
XC3S400A
PRODUCTION
XC3S700A
PRODUCTION
XC3S1400A
PRODUCTION
japan.xilinx.com/spartan3a
© 2006-2008 Xilinx, Inc. All rights reserved. All Xilinx trademarks, registered trademarks, patents, and disclaimers are as listed at http://japan.xilinx.com/legal.htm.
PCI is a registered trademark of the PCI-SIG. All other trademarks are the property of their respective owners. All specifications are subject to change without notice.
DS529 2008 年 5 月 28 日
japan.xilinx.com
1
Spartan-3A FPGA フ ァ ミ リ : デー タ シー ト (全モ ジ ュ ール)
2
japan.xilinx.com
R
DS529 2008 年 5 月 28 日
Spartan-3A FPGA フ ァ ミ リ :
R
製品紹介および注文情報
DS529-1 (v1.7) 2008 年 5 月 28 日
Product 製品仕様
概要
♦
FPGA ( フ ィ ー ル ド プ ロ グ ラ マ ブ ル ゲ ー ト ア レ イ ) の
Spartan®-3A フ ァ ミ リ は、 低価格かつ I/O 数を重視 し た大量生産
が必要な家庭用電化製品向けに設計 さ れてい ます。 こ のフ ァ ミ リ
には、 表 1 に示す よ う に 5 種類のデバ イ ス が含ま れ、 集積度は 5
万か ら 140 万です。
をサポー ト
•
Spartan-3A フ ァ ミ リ は、 Spartan-3E お よ び Spartan-3 FPGA フ ァ
ミ リ を基に開発さ れています。 Spartan-3A フ ァ ミ リ は、旧世代 と 比
較し て各 I/O 数が増加 さ れ、I/O ご と の コ ス ト が削減さ れています。
こ の結果、 シ ス テム パフ ォーマン スが改善 さ れ、 コ ン フ ィ ギ ュ レー
シ ョ ン費用も 削減 さ れる よ う にな り ま し た。 こ れ ら の改善点 と 最先
端の 90nm プ ロ セス技術に よ り 、 以前は不可能であ った機能 と バン
ド 幅を達成で き る よ う になったため、Spartan-3A フ ァ ミ リ はプ ロ グ
ラ マブル ロ ジ ッ ク 業界の新たな標準 と なっ ています。
Spartan-3A FPGA は非常に低価格なため、 ブ ロ ー ド バン ド ア ク セ
ス、 ホーム ネ ッ ト ワーキ ン グ、 デ ィ ス プレ イ /プ ロ ジ ェ ク タ、 デジ
タ ル TV な どの幅広い家庭用電化製品に適し てい ます。
•
•
Spartan-3A フ ァ ミ リ は、 マス ク プロ グラ ム の ASIC に代わる 優れ
たデバイ ス です。 FPGA の場合、 従来の ASIC のよ う に初期費用が
高い、 開発期間が長い、 柔軟性がないと いっ たデメ リ ッ ト がなく 、
フ ィ ールド でデザイ ン のアッ プグレ ード が可能です。
•
機能
•
•
•
•
量産お よ び家庭用アプ リ ケーシ ョ ン を対象 と し た、 低価格で
高性能な ロ ジ ッ ク ソ リ ュ ーシ ョ ン
デュ アルレ ン ジ VCCAUX 電源によ り 3.3V のみを 使用する デザ
イ ン へ単純化
サ スペン ド モー ド お よ びハ イ バーネー ト モー ド に よ る シ ス
テ ム電力の削減
複数電圧、 複数の SelectIO™ 規格に対応す る イ ン タ ーフ ェ
イ ス ピン
♦ 最高で 502 個の I/O ピ ン ま たは 227 組の差動信号ペア
♦ シ ン グルエン ド の信号規格 (LVCMOS、 LVTTL、
HSTL、 SSTL)
♦ 3.3V、 2.5V、 1.8V、 1.5V、 1.2V の信号
♦ ピ ン当 り 最大 24mA ま で出力駆動能力を選択可能
♦ QUIETIO 規格に よ り I/O ス イ ッ チ ノ イ ズ を軽減
♦ 3.3V ± 10% に完全互換、 ホ ッ ト ス ワ ッ プに準拠
♦ 差動 I/O 当 り 640+ Mbps のデー タ 転送速度
♦ SCD 4103 使用の場合は 750Mbps
♦ 差動終端レ ジ ス タ 付 き LVDS、 RSDS、 mini-LVDS、
HSTL/SSTL 差動 I/O
♦ 機能強化さ れたダブル データ レ ート (DDR) のサポート
♦ DDR/DDR2 SDRAM を最大で 400Mbps ま でサポー ト
32/64 ビ ッ ト に完全準拠、 33/66MHz PCI® テ ク ノ ロ ジ
•
•
豊富で柔軟な ロ ジ ッ ク リ ソ ース
♦ オプシ ョ ンのシ フ ト レ ジ ス タ や分散 RAM のサポー ト
も 含めて最大で 25,344 の ロ ジ ッ ク セル集積度
♦ 効果的な多入力マルチプ レ ク サ、 多入力 ロ ジ ッ ク
♦ 高速ル ッ ク アヘ ッ ド キ ャ リ ー ロ ジ ッ ク
♦ 機能強化 さ れたパ イ プ ラ イ ン付 き ( オプシ ョ ン ) 18 x 18
乗算器
♦ IEEE 1149.1/1532 JTAG プ ロ グ ラ ム / デバ ッ グ ポー ト
階層構造の SelectRAM™ メ モ リ アーキ テ ク チ ャ
♦ 最大 576Kb の高速ブ ロ ッ ク RAM ( プ ロ セ ッ サ アプ リ
ケーシ ョ ンに よ る バ イ ト 書 き 込み可 )
♦ 最大 176 Kb の効果的な分散 RAM
最大 8 個のデジ タ ル ク ロ ッ ク マネージ ャ (DCM)
♦ ク ロ ッ ク ス キ ュ ーの削除 ( 遅延 ロ ッ ク ループ )
♦ 周波数の合成、 乗算、 除算
♦ 高性能位相シ フ ト
♦ 広範囲な周波数範囲 (5MHz ～ 320MHz 以上 )
8 つの低ス キュ ー グロ ーバル ク ロ ッ ク ネッ ト ワ ーク 、 デバイ
ス の半分ご と に 8 つのク ロ ッ ク を 追加、 多数のロ ース キュ ー
配線
業界標準 PROM に対応す る コ ン フ ィ ギ ュ レーシ ョ ン イ ン
タ ーフ ェ イ ス
♦ 低価格、 スペース削減の SPI シ リ アル フ ラ ッ シ ュ
PROM
♦ x8 ま たは x8/x16 のパ ラ レル NOR フ ラ ッ シ ュ PROM
♦ 低価格のザ イ リ ン ク ス Platform Flash (JTAG 準拠 )
♦ デザ イ ン認証機能に有効な Device DNA
♦ FPGA 制御に よ る 複数の ビ ッ ト ス ト リ ームの ロ ー ド
ザ イ リ ン ク ス開発シ ス テ ム ソ フ ト ウ ェ ア ISE® お よ び
WebPACK™ の完全サポー ト 、 Spartan-3A ス タ ー タ キ ッ ト
の提供
•
•
MicroBlaze™ および PicoBlaze™ エンベデッ ド コ ア
低 コ ス ト の QFP お よ び BGA パ ッ ケージ オプシ ョ ン、
鉛フ リ ー (Pb フ リ ー ) オプシ ョ ン
♦
♦
♦
♦
共有フ ッ ト プ リ ン ト に よ っ て簡単に集積度を移行可能
選択す る Spartan-3AN 不揮発性 FPGA と 互換性があ る
よ り 高集積な Spartan-3A DSP FPGA と 互換性があ る
XA オー ト モーテ ィ ブバージ ョ ン あ り
© 2006-2008 Xilinx, Inc. All rights reserved. All Xilinx trademarks, registered trademarks, patents, and disclaimers are as listed at http://japan.xilinx.com/legal.htm.
PCI is a registered trademark of the PCI-SIG. All other trademarks are the property of their respective owners. All specifications are subject to change without notice.
DS529-1 (v1.7) 2008 年 5 月 28 日
Product 製品仕様
japan.xilinx.com
機能 3
R
製品紹介および注文情報
表 1 : Spartan-3A FPGA の特徴
デバイ ス
シ ス テム
ゲー ト 数
ロジ ッ ク
セル数
行
XC3S50A
XC3S200A
XC3S400A
XC3S700A
XC3S1400A
50K
200K
400K
700K
1400K
1,584
4,032
8,064
13,248
25,344
16
32
40
48
72
CLB ア レ イ
(1 CLB = 4 ス ラ イ ス )
CLB
ス ラ イ ス 分散 RAM ブ ロ ッ ク RAM
列
数
数
ビ ッ ト (1)
ビ ッ ト (1)
12
16
24
32
40
176
448
896
1,472
2,816
704
1,792
3,584
5,888
11,264
11K
28K
56K
92K
176K
54K
288K
360K
360K
576K
専用乗算器 DCM
3
16
20
20
32
2
4
4
8
8
最大ユーザー
I/O 数
144
248
311
372
502
最大差動
I/O ペア数
64
112
142
165
227
メモ :
1. 1Kb は 1,024 ビ ッ ト です。
機能 4
japan.xilinx.com
DS529-1 (v1.7) 2008 年 5 月 28 日
Product 製品仕様
R
製品紹介および注文情報
アーキテ ク チ ャ の概要
Spartan-3A フ ァ ミ リ には、次の 5 つの基本的なプ ロ グ ラ ムで き る
エ レ メ ン ト が含まれてい ます。
•
コ ン フ ィ ギャ ブル ロ ジッ ク ブロ ッ ク (CLB) : ロ ジッ ク およ び
フ リ ッ プフ ロ ッ プま たはラ ッ チと し て使用さ れる 記憶素子を
イ ン プリ メ ン ト する 、 柔軟なルッ ク アッ プ テーブル (LUT) が
含ま れていま す。 CLB では、 データ の格納およ びさ ま ざま な
論理機能が実行さ れていま す。
•
入出力ブ ロ ッ ク (IOB) : デバ イ ス の I/O ピ ン と 内部 ロ ジ ッ ク
間のデー タ フ ロ ーを制御 し ます。 各 IOB では、 双方向の
デー タ フ ロ ー と ト ラ イ ス テー ト の動作がサポー ト さ れます。
ま た、 パフ ォーマ ン ス に優れた複数の差動信号規格を含め、
さ ま ざ ま な信号規格がサポー ト さ れてい ます。ダブル デー タ
レー ト (DDR) レ ジ ス タ も 含まれます。
•
ブ ロ ッ ク RAM : 18Kb のデ ュ アル ポー ト ブ ロ ッ ク 形式で
デー タ を格納 し ます。
•
乗算ブ ロ ッ ク : 2 つの 18 ビ ッ ト の 2 進数を入力 と し て受け
取 り 、 積を算出 し ます。
•
デジ タ ル ク ロ ッ ク マネージ ャ (DCM) ブ ロ ッ ク : ク ロ ッ ク
信号の分配、 遅延調整、 逓倍、 分周、 お よ び位相シ フ ト を実
行す る ための、 自己校正機能を持っ た完全なデジ タ ル ソ
リ ュ ーシ ョ ン を提供 し ます。
こ れ ら は、 図 1 に示す よ う に、 IOB が CLB のア レ イ の周 り を囲
む よ う に 配置 さ れ て い ま す。 各デ バ イ ス に は 2 列 の ブ ロ ッ ク
RAM が含 ま れ ま す (XC3S50A のみ 1 列)。 各ブ ロ ッ ク RAM の
列には、 18Kb の RAM ブ ロ ッ ク が複数含 ま れ、 専用の乗算器に
接続 さ れてい ます。 DCM はデバ イ ス上下の中央部に 2 つずつ配
置 さ れ ます。 ただ し 、 XC3S50A では DCM は上部にのみ配置 さ
れ、 XC3S700A お よ び XC3S1400A では、 ブ ロ ッ ク RAM お よ
び乗算器の 2 列の間に 2 つの DCM が追加 さ れます。
Spartan-3A フ ァ ミ リ には、こ れ ら 5 つのエ レ メ ン ト すべて を相互
接続 し 、信号を相互に伝送す る ネ ッ ト ワー ク 機能があ り ます。 5 つ
のエ レ メ ン ト には、 配線に対 し て複数接続を可能にす る ス イ ッ チ
マ ト リ ッ ク ス がそれぞれ含まれます。
IOBs
Multiplier
DCM
Block RAM
CLB
IOBs
OBs
IOBs
IOBs
CLBs
DCM
Block RAM / Multiplier
DCM
IOBs
DS312-1_01_032606
メモ :
1. XC3S700A お よ び XC3S1400A には、 左右にそれぞれ DCM が 2 つ追加 さ れます ( 図の点線部分 )。 XC3S50A には、
DCM は上部に 2 つのみ配置 さ れ、 ブ ロ ッ ク RAM/ 乗算器列は 1 列のみです。
図 1 : Spartan-3A フ ァ ミ リ のアーキテ ク チ ャ
DS529-1 (v1.7) 2008 年 5 月 28 日
Product 製品仕様
japan.xilinx.com
機能 5
R
製品紹介および注文情報
コ ン フ ィ ギ ュ レーシ ョ ン
I/O 機能
Spartan-3A FPGA は、エ レ メ ン ト お よ び配線 リ ソ ース を一括制御
す る リ プ ロ グ ラ マブルで ス タ テ ィ ッ ク な CCL (CMOS コ ン フ ィ
ギ ュ レ ーシ ョ ン ラ ッ チ) に コ ン フ ィ ギ ュ レ ーシ ョ ン デー タ を読
み込む こ と で プ ロ グ ラ ム さ れ ま す。 FPGA の コ ン フ ィ ギ ュ レ ー
Spartan-3A FPGA の SelectIO イ ン タ ーフ ェ イ ス では、 多 く のシ
ン グルエ ン ド 規格お よ び差動規格がサポー ト さ れ ま す。 表 2 に、
各デバ イ ス / パ ッ ケージ の組み合わせで使用可能な ユーザー I/O
お よ び差動 I/O ペア の数 を 示 し ま す。 表 2 に示す よ う に、 ユー
ザー I/O の一部は一方向の入力専用ピ ンです。
シ ョ ン デー タ は、 ボ ー ド 上 ま た は ボ ー ド 外の いずれ か に あ る
PROM ま たはほかの不揮発性媒体に保存 さ れ ま す。 電源 を 投入
する と 、コ ン フ ィ ギ ュ レーシ ョ ン デー タ は次の 7 つのいずれかの
モー ド を使用 し て FPGA に書 き 込まれます。
•
ザ イ リ ン ク ス Platform Flash PROM か ら のマ ス タ シ リ アル
•
業界標準の SPI シ リ アル フ ラ ッ シ ュ メ モ リ か ら の SPI
( シ リ アル ペ リ フ ェ ラ ル イ ン タ ーフ ェ イ ス )
•
業界標準 x8 ま たは x8/x16 のパ ラ レル NOR フ ラ ッ シ ュ メ
モ リ か ら の BPI ( バ イ ト ペ リ フ ェ ラ ル イ ン タ ーフ ェ イ ス )
アップ
•
ス レーブ シ リ アル ( 通常はプ ロ セ ッ サか ら ダ ウ ン ロ ー ド )
•
ス レーブ パ ラ レル ( 通常はプ ロ セ ッ サか ら ダ ウ ン ロ ー ド )
•
バ ウ ン ダ リ ス キ ャ ン (JTAG) ( 通常はプ ロ セ ッ サ ま たはシ ス
テム テ ス タか ら ダ ウ ン ロー ド )
さ ら に、 Spartan-3A FPGA は MultiBoot コ ン フ ィ ギ ュ レ ーシ ョ
ン を サポー ト し 、 SPI シ リ アル フ ラ ッ シ ュ メ モ リ ま たはパ ラ レ
ル NOR フ ラ ッ シ ュ メ モ リ に 2 つ以上の FPGA ビ ッ ト ス ト リ ー
ム を 保存 し ま す。 FPGA ア プ リ ケ ーシ ョ ン で次に読み込む コ ン
フ ィ ギ ュ レ ーシ ョ ン ビ ッ ト ス ト リ ー ムやその タ イ ミ ン グ を コ ン
ト ロ ール し ます。
Spartan-3A FPGA でサポー ト さ れ る シ ン グルエ ン ド 規格は次の
と お り です。
•
3.3V 低電圧 TTL (LVTTL)
3.3V、 2.5V、 1.8V、 1.5V、 1.2V の低電圧 CMOS
(LVCMOS)
•
•
33MHz ま たは 66MHz の 3.3V PCI
1.5V お よ び 1.8V の HSTL I、 II、 III ( メ モ リ アプ リ ケー
シ ョ ン で よ く 使用 さ れ る )
1.8V、 2.5V お よ び 3.3V の SSTL I、 II ( メ モ リ アプ リ ケー
シ ョ ン で よ く 使用 さ れ る )
•
•
Spartan-3A FPGA でサポー ト さ れ る 差動規格は次の と お り です。
•
2.5V ま たは 3.3V の LVDS、 mini-LVDS、 RSDS、 お よ び
PPDS I/O
•
2.5V のバ ス LVDS I/O
3.3V の TMDS I/O
差動 HSTL お よ び 差動 SSTL I/O
2.5V ま たは 3.3V で LVPECL 入力
•
•
•
ま た、 各 Spartan-3A FPGA には、 ト ラ ッ キ ン グ、 デザ イ ン の複
製防止、 IP の保護を目的 と し た Device DNA があ ら か じ め設定
さ れてい ます。
表 2 : 使用可能なユーザー I/O と 差動 I/O ペア数
VQ100
VQG100
TQ144
TQG144
FT256
FTG256
ユー
ザー
差動
ユー
ザー
差動
ユー
ザー
差動
XC3S50A
68
(13)
60
(24)
108
(7)
50
(24)
144
(32)
XC3S200A
68
(13)
60
(24)
-
-
XC3S400A
-
-
-
XC3S700A
-
-
XC3S1400A
-
-
デバイ ス
FG320
FGG320
FG400
FGG400
FG484
FGG484
FG676
FGG676
ユー
ザー
差動
ユー
ザー
差動
ユー
ザー
差動
ユー
ザー
差動
64
(32)
-
-
-
-
-
-
-
-
195
(35)
90
(50)
248
(56)
112
(64)
-
-
-
-
-
-
-
195
(35)
90
(50)
251
(59)
112
(64)
311
(63)
142
(78)
-
-
-
-
-
-
161
(13)
74
(36)
-
-
311
(63)
142
(78)
372
(84)
165
(93)
-
-
-
-
161
(13)
74
(36)
-
-
-
-
375
(87)
165
(93)
502
(94)
227
(131)
メモ :
1. 上の数値の太字は I/O お よ び入力専用ピ ンの最大数です。 かっ こ 内の数値は入力専用ピ ンの数を示 し てい ます。 差動 (Diff) の入力専用ピ ン数は、 差動入
力に制限 さ れ る I/O バン ク 内での入力専用の差動ペア と I/O ピ ンの差動ペアの両方を含みます。
コ ン フ ィ ギ ュ レーシ ョ ン 6
japan.xilinx.com
DS529-1 (v1.7) 2008 年 5 月 28 日
Product 製品仕様
R
製品紹介および注文情報
Production ス テー タ ス
表 3 に、 各 Spartan-3A FPGA の Production ス テー タ ス を温度範
囲お よ び ス ピ ー ド グ レ ー ド 別に示 し ま す。 ま た、 コ ン フ ィ ギ ュ
レ ーシ ョ ン ビ ッ ト ス ト リ ーム を作成す る のに有効な最 も 古い ス
ピー ド フ ァ イ ルのバージ ョ ン も 記載 し てい ます。 それ以降のバー
ジ ョ ンはサポー ト さ れてい ます。
表 3 : Spartan-3A FPGA フ ァ ミ リ の製品ス テー タ ス (Production ス テー タ スのス ピー ド フ ァ イル )
温度範囲
コ マーシ ャ ル (C)
ス ピー ド グ レー ド
標準 (–4)
Production
(v1.35)
高性能 (–5)
Production
(v1.35)
標準 (–4)
Production
(v1.35)
XC3S200A
Production
(v1.35)
Production
(v1.35)
Production
(v1.35)
XC3S400A
Production
(v1.36)
Production
(v1.36)
Production
(v1.36)
XC3S700A
Production
(v1.34)
Production
(v1.35)
Production
(v1.34)
XC3S1400A
Production
(v1.34)
Production
(v1.35)
Production
(v1.34)
XC3S50A
デバイ ス番号
イ ン ダス ト リ アル
パ ッ ケージ マー ク
図 2 は Spartan-3A FPGA の QFP (ク ワ ッ ド フ ラ ッ ト パッ ケ ージ )
のマーク 例を 示し ていま す。図 3 は BGA パッ ケージのマーク 例で
す。 BGA パッ ケ ージ のマーク はク ワ ッ ド フ ラ ッ ト パッ ケ ージ と
ほぼ同じ ですが、 ボール A1 の位置だけが異なり ま す。
5C およ び 4I パーツ の組み合わせは、 5C/4I と マーク さ れま す。
マス クRevision
リ ビ ジ ョCode
ン コー ド
Mask
製造 コ ー ド Code
Fabrication
R
SPARTAN
デバイ
ス タType
イプ
Device
パPackage
ッ ケージ
Speed
ス ピー
ド グGrade
レー ド
R
プ ロ セスTechnology
コー ド
Process
TM
XC3S50A
TQ144AGQ0625
D1234567A
日付 コ
ード
Date
Code
4C
Lot
ロ ッCode
ト コー ド
温度範囲
Temperature
Range
Pin
ピン
P1P1
DS529-1_03_080406
図 2 : Spartan-3A QFP パ ッ ケージのマー ク 例
マ ス クRevision
リ ビ ジ ョCode
ン コー ド
Mask
BGA
Ball A1
BGA
ボール
R
SPARTAN
デバイ
ス タType
イプ
Device
パPackage
ッ ケージ
R
XC3S50ATM
FT256 AGQ0625
D1234567A
4C
ス ピー
ド グGrade
レー ド
Speed
製造
コ ー ド Code
Fabrication
プ
ロ セスCode
コー ド
Process
DateコCode
日付
ード
ロ ッCode
ト コー ド
Lot
Temperature温度範囲
Range
DS529-1_02_021206
図 3 : Spartan-3A BGA パ ッ ケージのマー ク例
DS529-1 (v1.7) 2008 年 5 月 28 日
Product 製品仕様
japan.xilinx.com
Production ス テー タ ス 7
R
製品紹介および注文情報
注文情報
Spartan-3A FPGA では、 すべてのデバ イ ス / パ ッ ケージの組み合わせに標準パ ッ ケージ と 鉛フ リ ー パ ッ ケージがあ り ます。 鉛フ リ ー
パ ッ ケージには、 注文コ ー ド にアルフ ァ ベ ッ ト の 「G」 が含まれます。
標準パ ッ ケージ
例:
Example:
XC3S50A -4 FT 256 C
デバイ
ス タ
イプ
Device
Type
ス ピー
ド グGrade
レー ド
Speed
温度範囲
Temperature
Range:
o ～ 85°C
o ）
コ マーシ ャル (TJ = 0°C
C = Commercial
J 0 C to 85 C)
o
o
イ ン ダス ト
～ 100°C）
= -40(TC
100 C)
I I==Industrial
(TリJ アル
J =to-40°C
パPackage
ッ ケージ タ
イプ
Type
ピ ン数 of Pins
Number
DS529-1_05_021206
鉛フ リ ー パ ッ ケージ
例:
Example:
XC3S50A -4 FT G 256 C
温度範囲
Temperature
Range:
コ マーシ ャル (TJJ = 0°C
）
0oC ～
to 85°C
85oC)
C = Commercial
o
イ ン ダス ト(TリJ アル
～ 100°C）
= -40(TC
100oC)
I I==Industrial
J =to-40°C
デバイ
ス タType
イプ
Device
レー ド
ス ピー
ド グGrade
Speed
-4 :-4:
標準パ
フ ォ ーマ Performance
ンス
Standard
-5 :-5:
高速パ
フ ォPerformance
ーマ ン ス ( コ マーシ
ャ ル グ レー ドonly)
のみ )
High
(Commercial
ピ ン数 of Pins
Number
鉛フ リ ー
Pb-free
パPackage
ッ ケージ タ
イプ
Type
デバイ ス
DS529-1_04_080306
ス ピー ド グレー ド
パ ッ ケージ タ イ プ / ピ ン数
温度範囲 (TJ )
XC3S50A
–4 標準パフ ォーマ ン ス
VQ(G)100 100 ピ ンの VQFP (Very Thin Quad Flat Pack)
XC3S200A
–5 高速パフ ォーマ ン ス
TQ(G)144
144 ピ ンの TQFP (Thin Quad Flat Pack)
256 ボールの FTBGA (Fine-Pitch Thin Ball Grid Array )
XC3S400A
FT(G)256
XC3S700A
FG(G)320
320 ボールの FBGA (Fine-Pitch Ball Grid Array)
XC3S1400A
FG(G)400
400 ボールの FBGA (Fine-Pitch Ball Grid Array )
FG(G)484
484 ボールの FBGA (Fine-Pitch Ball Grid Array)
FG(G)676
676 ボールの FBGA (Fine-Pitch Ball Grid Array)
C コ マーシ ャ ル
(0°C ～ 85°C)
I イ ン ダ ス ト リ アル
(-40°C ～ 100°C)
メモ :
1. -5 ス ピー ド グ レー ド は、 コ マーシ ャ ル温度範囲のみです。
2. XA オー ト モーテ ィ ブ Spartan-3A FPGA の詳細は DS681 を参照 し て く だ さ い。
改定履歴
次の表に、 こ の資料の改訂履歴を示 し ます。
日付
バージ ョ ン
2006/12/05
1.0
改定内容
初版 リ リ ース
2007/02/02
1.1
Preliminary に移行。 表 1 の XC3S50A の差動 I/O ピ ンの最大数を変更。 表 2 の差動入力のみ
の ピ ン数を変更。
2007/03/16
1.2
フ ォーマ ッ ト 修正。
2007/04/23
1.3
「Production ス テー タ ス」 の追加。
2007/05/08
1.4
XC3S400A を Production へ変更。
2007/07/10
1.4.1
注文情報 8
微修正。
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DS529-1 (v1.7) 2008 年 5 月 28 日
Product 製品仕様
R
製品紹介および注文情報
日付
バージ ョ ン
改定内容
2008/04/15
1.6
XC3S50A お よ び XC3S200A に VQ100 を追加、 XC3S700A お よ び XC3S1400A に FT256
を追加。 SCD 4103 の転送速度 750Mbps を追加。
2008/05/28
1.7
XA オー ト モーテ ィ ブの情報追加。
DS529-1 (v1.7) 2008 年 5 月 28 日
Product 製品仕様
japan.xilinx.com
改定履歴 9
R
製品紹介および注文情報
改定履歴 10
japan.xilinx.com
DS529-1 (v1.7) 2008 年 5 月 28 日
Product 製品仕様
Spartan-3A FPGA フ ァ ミ リ :
R
機能の説明
DS529-2 (v1.7) 2008 年 5 月 28 日
0
Product 製品仕様
0
Spartan-3A FPGA デザイ ン
♦
Spartan™-3A FPGA フ ァ ミ リ の機能が次の資料に記載 さ れて い
Device DNA を使用 し たデザ イ ン検証
ます。 各ユーザーガ イ ド の項目を次に示 し ます。
•
UG331: 『Spartan-3 ジ ェネレーシ ョ ン FPGA ユーザー ガ イ ド 』
japan.xilinx.com/support/documentation/spartan-3a_user_gu
ides.htm
♦
♦
♦
♦
♦
♦
♦
♦
♦
♦
♦
♦
♦
♦
•
ク ロ ッ ク リ ソ ース
デジ タ ル ク ロ ッ ク マネージ ャ (DCM)
ブ ロ ッ ク RAM
コ ン フ ィ ギ ャ ブル ロ ジ ッ ク ブ ロ ッ ク (CLB)
I/O
分散 RAM
SRL16 シ フ ト レ ジ ス タ
キ ャ リ ーお よ び演算 ロ ジ ッ ク
リ ソ ース
エンベデ ッ ド 乗算器ブ ロ ッ ク
プ ロ グ ラ ム可能な イ ン タ ー コ ネ ク ト
ISE® デザ イ ン ツール
IP コ ア
エンベデ ッ ド プ ロ セ ッ サお よ び制御 ソ リ ュ ーシ ョ ン
ピ ン タ イ プお よ びパ ッ ケージの概要
パ ッ ケージの図面
FPGA の電源
電力管理
ショ ン ガイ ド 』
japan.xilinx.com/support/documentation/spartan-3a_user_gu
ides.htm
コ ン フ ィ ギ ュ レーシ ョ ンの概要
♦
•
Spartan-3A FPGA のアプ リ ケーシ ョ ン ノ ー ト
japan.xilinx.com/support/documentation/
spartan-3a_application_notes.htm
特定のハー ド ウ ェ アの例は、 Spartan-3A ス タ ー タ キ ッ ト ボー ド
の ウ ェ ブ サ イ ト を参照 し て く だ さ い。 多様なデザ イ ン例お よ び
ユーザー ガ イ ド への リ ン ク があ り ます。
UG332 : 『 Spartan-3 ジェ ネレ ーショ ン コ ン フ ィ ギュ レ ー
♦
ア プ リ ケーシ ョ ン の例は、 Spartan-3 FPGA のアプ リ ケーシ ョ ン
ノ ー ト を参照 し て く だ さ い。
コ ン フ ィ ギ ュ レーシ ョ ン ピ ンお よ びピ ンの動作
•
Spartan-3A/3AN FPGA ス タ ー タ キ ッ ト ボー ド のサ イ ト
japan.xilinx.com/s3astarter
•
UG334 : 『Spartan-3A/2AN FPGA ス タ ー タ キ ッ ト ユー
ザー ガ イ ド 』
japan.xilinx.com/support/documentation/spartan-3a_board_a
nd_kit_documentation.htm
Spartan-3A フ ァ ミ リ のオー ト モーテ ィ ブ版 (XA) の詳細は、 以下
のデー タ シー ト を参照 し て く だ さ い。
DS681 : 『XA Spartan-3A オー ト モーテ ィ ブ FPGA フ ァ ミ リ デー
タ シー ト 』
japan.xilinx.com/support/documentation/automotive_xa_devices.htm#23019
次のサ イ ト か ら ザ イ リ ン ク ス のア ラ ー ト ユーザー ア カ ウ ン ト を
作成す る と 、デー タ シー ト のア ッ プデー ト が e-mail で通知 さ れ る
よ う 登録で き ます。
ザ イ リ ン ク ス ア ラ ー ト の e-mail 通知登録
japan.xilinx.com/support/answers/19380.htm
ビ ッ ト ス ト リ ームのサ イ ズ
各モー ド の詳細
-
ザ イ リ ン ク ス Platform Flash PROM を使用 し た
マ ス タ シ リ アル モー ド
-
SPI Serial Flash PROM を使用 し たマ ス タ SPI
モー ド
-
Parallel NOR Flash PROM を使用 し たマ ス タ BPI
モー ド
-
プ ロ セ ッ サ を使用 し た ス レーブ パ ラ レル
(SelectMAP)
♦
♦
プ ロ セ ッ サ を使用 し た ス レーブ シ リ アル
- JTAG モー ド
ISE iMPACT プ ロ グ ラ ミ ン グ例
MultiBoot リ コ ン フ ィ ギ ュ レーシ ョ ン
© 2006-2008 Xilinx, Inc. All rights reserved. All Xilinx trademarks, registered trademarks, patents, and disclaimers are as listed at http://japan.xilinx.com/legal.htm.
PCI is a registered trademark of the PCI-SIG. All other trademarks are the property of their respective owners. All specifications are subject to change without notice.
DS529-2 (v1.7) 2008 年 5 月 28 日
Product 製品仕様
japan.xilinx.com
11
R
機能の説明
•
関連する製品 フ ァ ミ リ
タ シー ト 』
Spartan-3AN 不 揮 発 性 FPGA フ ァ ミ リ は、 Spartan-3A FPGA
フ ァ ミ リ と 類似 し た アーキ テ ク チ ャ ですが、 Spartan-3AN には イ
ン シ ス テ ム フ ラ ッ シ ュ メ モ リ があ り 、 セ レ ク ト ピ ン互換のパ ッ
ケージ オプシ ョ ンが提供 さ れてい ます。
•
DS610 : 『Spartan-3A DSP FPGA フ ァ ミ リ : すべてのデー
http://japan.xilinx.com/support/documentation/spartan-3a_ds
p.htm
•
DS557 : 『 Spartan-3AN FPGA フ ァ ミ リ データ シート 』
http://japan.xilinx.com/support/documentation/spartan-3an.htm
UG431 : 『Spartan-3A DSP FPGA ユーザー ガ イ ド の
XtremeDSP DSP48A』
http://japan.xilinx.com/support/documentation/spartan-3a_ds
p_user_guides.htm
互換性のあ る Spartan-3A DSP FPGA フ ァ ミ リ は、18 ビ ッ ト の乗
算器が DSP48A ブ ロ ッ ク に置 き 換え ら れ、ま たブ ロ ッ ク RAM の
容量 と 数量が増加 し てい ま す。 Spartan-3A DSP FPGA フ ァ ミ リ
の 2 つのデバ イ ス集積度は Spartan-3A よ り 拡張 し 、 37,440 個 と
53,712 個の ロ ジ ッ ク セルです。
改訂履歴
次の表に、 こ の文書の改訂履歴を示 し ます。
日付
バージ ョ ン
2006/12/05
1.0
初版 リ リ ース
2007/02/02
1.1
Preliminary ス テー タ スへ移行。
2007/03/16
1.2
不揮発性 Spartan-3AN FPGA フ ァ ミ リ の相互参照を追加。
2007/04/23
1.3
互換性のあ る Spartan-3A DSP フ ァ ミ リ の相互参照を追加。
2007/07/10
1.4
ス タ ー タ キ ッ ト の参照を UG334 への リ ン ク に変更。
2008/04/15
1.6
ト レー ド マー ク の変更。
2008/05/28
1.7
XA オー ト モーテ ィ ブバージ ョ ン情報を追加。
関連する製品 フ ァ ミ リ 12
改訂内容
japan.xilinx.com
DS529-2 (v1.7) 2008 年 5 月 28 日
Product 製品仕様
Spartan-3A FPGA フ ァ ミ リ :
DC 特性およびス イ ッ チ特性
R
DS529-3 (v1.7) 2008 年 5 月 28 日
Product 製品仕様
0
0
DC 電気特性
こ こ に記載 さ れて い る 内容は、 Advance 製品仕様、 Preliminary
製品仕様、 ま たは Production 製品仕様のいずれかに該当 し 、 それ
ぞれ次の よ う に定義 さ れます。
Advance : シ ミ ュ レーシ ョ ン、 初期段階の特性評価、 お よ びその
他のデバ イ ス フ ァ ミ リ の特性か ら 推定 さ れ る 値に基づいた初期
概算値であ り 、 こ れ ら の値は変更 さ れ る 可能性があ り ます。 概算
値 と し て使用 し 、 製品用には使用 し ないで く だ さ い。
Preliminary : 特性評価に基づいてお り 、 今後の変更予定はあ り
ません。
Production : 多数の製造 ロ ッ ト で特性評価 さ れ、 認定 さ れた も の
です。 パ ラ メ ー タ 値は安定 し 、 今後の変更予定はあ り ません。
すべてのパ ラ メ ー タ の最大/最小値は、 ワ ー ス ト ケー ス の供給電
圧お よ びジ ャ ン ク シ ョ ン温度の条件に基づいてい ます。 特記のな
い限 り 、 パ ラ メ ー タ 値はすべての Spartan®-3A デバ イ ス に適用
さ れます。 AC 特性お よ び DC 特性は、 コ マーシ ャ ル グ レー ド と
イ ン ダ ス ト リ アル グ レ ー ド の両方で同 じ 数値を使用 し て指定 さ
れてい ます。
絶対最大定格
表 4 に示す絶対最大定格を超え る 値を使用す る と 、 デバ イ ス に恒
久的な破損を与え る 場合があ り ます。 こ こ に示す値は ス ト レ ス定
格のみを示す も のであ り 、 こ れ ら の定格値ま たは推奨動作条件の
範囲外においてデバ イ ス が正常に動作す る こ と を示す も のではあ
り ま せん。 デバ イ ス を絶対最大定格の状態で長時間使用す る と 、
デバ イ ス の信頼性に悪影響を与え ます。
表 4 : 絶対最大定格
シ ンボル
最小
最大
単位
内部電源電圧
–0.5
1.32
V
補助電源電圧
–0.5
3.75
V
VCCO
出力 ド ラ イ バ電源電圧
–0.5
3.75
V
VREF
入力参照電圧
–0.5
VCCO + 0.5
V
–0.95
4.6
V
–0.5
4.6
V
ヒ ュ ーマ ン ボデ ィ モデル (HBM)
–
V
デバ イ ス帯電モデル
–
V
マシ ン モデル (MM)
–
±2000
±500
±200
–
125
°C
–65
150
°C
VCCINT
VCCAUX
VIN
説明
すべてのユーザー I/O ピ ンお よ び多目的ピ
ンに適用 さ れ る 電圧
条件
ハ イ イ ン ピーダ ン ス状態の ド ラ イ バ
すべての専用ピ ンに適用 さ れ る 電圧
静電気放電電圧
VESD
TJ
TSTG
ジ ャ ン ク シ ョ ン温度
ス ト レージ温度
V
メモ :
はんだ付けのガ イ ド ラ イ ンは、 ユーザー ガ イ ド UG112 : 『デバ イ ス パ ッ ケージ ユーザー ガ イ ド 』 お よ びアプ リ ケーシ ョ ン ノ ー ト XAPP427 :
『鉛フ リ ー パ ッ ケージの イ ンプ リ メ ン テーシ ョ ンお よ びはんだ リ フ ロ ー』 を参照 し て く だ さ い。
1.
© 2006-2008 Xilinx, Inc. All rights reserved. All Xilinx trademarks, registered trademarks, patents, and disclaimers are as listed at http://japan.xilinx.com/legal.htm.
PCI is a registered trademark of the PCI-SIG. All other trademarks are the property of their respective owners. All specifications are subject to change without notice.
DS529-3 (v1.7) 2008 年 5 月 28 日
Product 製品仕様
japan.xilinx.com
13
R
DC 特性およびス イ ッ チ特性
電源仕様
表 5 : パワーオ ン リ セ ッ ト の電源電圧 し き い値
シ ンボル
VCCINTT
VCCAUXT
VCCO2T
説明
最小
最大
単位
VCCINT 電源の し き い値
0.4
1.0
V
VCCAUX 電源の し き い値
1.0
2.0
V
VCCO バン ク 2 電源の し き い値
1.0
2.0
V
メモ :
1.
2.
VCCINT、 VCCAUX、 お よ び VCCO 電源の投入に指定 さ れた順序はあ り ません。 ただ し 、 FPGA の コ ン フ ィ ギ ュ レーシ ョ ン ソ ース (Platform
Flash、 SPI Flash、 パ ラ レル NOR フ ラ ッ シ ュ 、 マ イ ク ロ コ ン ト ロ ー ラ ) には特定の要件があ る 場合があ り ます。 使用す る コ ン フ ィ ギ ュ レーシ ョ
ン ソ ース のデー タ シー ト を確認 し て く だ さ い。 総消費電力が最小の場合は、 VCCINT を最後に投入 し て く だ さ い (詳細は、 UG331 : 『Spartan-3
ジ ェ ネ レーシ ョ ン FPGA ユーザー ガ イ ド 』 を参照 し て く だ さ い)。
電源投入を適切に行 う には、 VCCINT、 VCCO バン ク 2、 お よ び VCCAUX 電源電圧を それぞれの し き い値電圧ま で単調に増加 さ せて く だ さ い。
表 6 : 電源電圧の ラ ン プ レー ト
シ ンボル
VCCINTR
VCCAUXR
VCCO2R
説明
最小
最大
単位
GND か ら 有効な VCCINT 電源レベルま での ラ ンプ レー ト
0.2
100
ms
GND か ら 有効な VCCAUX 電源レベルま での ラ ンプ レー ト
0.2
100
ms
GND か ら 有効な VCCO バン ク 2 電源レベルま での ラ ンプ レー ト
0.2
100
ms
メモ :
1.
2.
FPGA への VCCINT、 VCCAUX、 お よ び VCCO 電源の投入に指定 さ れた順序はあ り ません。 ただ し 、 FPGA の コ ン フ ィ ギ ュ レーシ ョ ン ソ ース
(Platform Flash、 SPI Flash、 パ ラ レル NOR フ ラ ッ シ ュ 、 マ イ ク ロ コ ン ト ロ ー ラ ) には特定の要件があ る 場合があ り ます。 使用す る コ ン フ ィ ギ ュ
レーシ ョ ン ソ ース のデー タ シー ト を確認 し て く だ さ い。 総消費電力が最小の場合は、 VCCINT を最後に投入 し て く だ さ い (詳細は、 UG331 :
『Spartan-3 ジ ェ ネ レーシ ョ ン FPGA ユーザー ガ イ ド 』 を参照 し て く だ さ い)。
電源投入を適切に行 う には、 VCCINT、 VCCO バン ク 2、 お よ び VCCAUX 電源電圧を それぞれの し き い値電圧ま で単調に増加 さ せて く だ さ い。
表 7 : CCL (CMOS Configuration Latch) および RAM のデー タ を保持する ために必要な電源電圧レ ベル
シ ンボル
14
説明
最小
単位
VDRINT
CCL (CMOS Configuration Latch) お よ び RAM のデー タ を保持す る ために必要な
VCCINT レベル
1.0
V
VDRAUX
CCL (CMOS Configuration Latch) お よ び RAM のデー タ を保持す る ために必要な
VCCAUX レベル
2.0
V
japan.xilinx.com
DS529-3 (v1.7) 2008 年 5 月 28 日
Product 製品仕様
R
DC 特性およびス イ ッ チ特性
一般推奨動作条件
表 8 : 一般推奨動作条件
シ ンボル
TJ
説明
最小
標準
最大
単位
0
–
85
℃
–40
–
100
℃
内部電源電圧
1.14
1.20
1.26
V
出力 ド ラ イ バ電源電圧
1.10
–
3.60
V
2.25
3.00
–0.5
–0.5
2.50
3.30
–
–
2.75
3.60
VCCO+0.5
4.10
V
V
V
V
–
–
500
ns
ジ ャ ン ク シ ョ ン温度
コ マーシ ャ ル
イ ン ダ ス ト リ アル
VCCINT
VCCO
(1)
VCCAUX
VIN
補助電源電圧
入力電圧 (2)
VCCAUX = 2.5
VCCAUX = 3.3
PCI IOSTANDARD
その他すべての
IOSTANDARD
TIN
入力信号遷移時間 (3)
メモ :
こ こ に記載 さ れてい る VCCO 範囲は、 使用可能なすべての I/O 規格に対す る 最小お よ び最大動作電圧範囲を示 し ます。 表 11 にシ ン グルエン ド の
I/O 規格に対す る 推奨 VCCO 範囲、 表 13 に差動規格に対す る VCCO 範囲を示 し ます。
2. 詳細は、 XAPP459 : 『Spartan-3 Generation FPGA のユーザー I/O ピ ンへ大 き な変動のシ ン グルエ ン ド 信号を イ ン タ ーフ ェ イ スす る 際にカ ッ プ リ
ン グ影響を除去』 を参照 し て く だ さ い
3. VCCO の 10% ～ 90% の間で測定 さ れてい ます。 シ グナル イ ン テ グ リ テ ィ に従っ て く だ さ い。
1.
DS529-3 (v1.7) 2008 年 5 月 28 日
Product 製品仕様
japan.xilinx.com
15
R
DC 特性およびス イ ッ チ特性
I/O ピ ンの一般的な DC 特性
表 9 : ユーザー I/O ピ ン、 多目的ピ ン、 および専用ピ ンの一般的な DC 特性
シ ンボル
説明
IL
ユーザー I/O ピ ン、 入力のみ
の ピ ン、 多目的ピ ン、 お よ び
専用ピ ンの漏洩電流
(FPGA は電源投入済み)
IHS
IRPU(2)
RPU
(2)
IRPD(2)
RPD(2)
テ ス ト 条件
ド ラ イ バはハ イ イ ン ピーダ ン ス状態、
INIT_B ピ ン、 PROG_B ピ ン、 DONE ピ ンお よ び
JTAG ピ ン を除 く すべての ピ ン (PUDC_B = 1 の場合)
ユーザー I/O ピ ン、 多目的ピ
ン、 入力のみの ピ ン、 お よ び
専用ピ ンに接続 さ れ る プル
ア ッ プ抵抗の電流。 専用ピ ン
は VCCAUX か ら 電源供給
INIT_B ピ ン、 PROG_B ピ ン、 DONE ピ ンお よ び
JTAG ピ ン ま たはその他の ピ ン (PUDC_B = 0 の場合)
VIN = GND
VCCO ま たは VCCAUX =
3.0V ～ 3.6V
VCCO ま たは VCCAUX =
2.3V ～ 2.7V
VCCO = 1.7V ～ 1.9V
VIN = VCCO
ユーザー I/O ピ ン、 多目的ピ
ン、 入力のみの ピ ン、 お よ び
専用ピ ンでの等価プルダ ウ ン
抵抗値
( メ モ 2 での IRPD に基づ く )
VCCAUX = 3.0V ～ 3.6V
16
CIN
入力容量
単
位
–10
–
+10
µA
–10
–
+10
µA
Add IHS + IRPU
µA
を追加
–315
–710
µA
–82
–182
–437
µA
–36
–88
–226
µA
VCCO = 1.4V ～ 1.6V
–22
–56
–148
µA
VCCO = 1.14V ～ 1.26V
–11
–31
–83
µA
VCCO = 3.0V ～ 3.6V
5.1
11.4
23.9
kΩ
VCCO = 2.3V ～ 2.7V
6.2
14.8
33.1
kΩ
VCCO = 1.7V ～ 1.9V
8.4
21.6
52.6
kΩ
VCCO = 1.4V ～ 1.6V
10.8
28.4
74.0
kΩ
VCCO = 1.14V ～ 1.26V
15.3
41.1
119.4
kΩ
VCCAUX = 3.0V ～ 3.6V
167
346
659
µA
100
225
457
µA
VIN = 3.0V ～ 3.6V
5.5
10.4
20.8
kΩ
VIN = 2.3V ～ 2.7V
4.1
7.8
15.7
kΩ
VIN = 1.7V ～ 1.9V
3.0
5.7
11.1
kΩ
VIN = 1.4V ～ 1.6V
2.7
5.1
9.6
kΩ
VIN = 1.14V ～ 1.26V
2.4
4.5
8.1
kΩ
VIN = 3.0V ～ 3.6V
7.9
16.0
35.0
kΩ
VIN = 2.3V ～ 2.7V
5.9
12.0
26.3
kΩ
VIN = 1.7V ～ 1.9V
4.2
8.5
18.6
kΩ
VIN = 1.4V ～ 1.6V
3.6
7.2
15.7
kΩ
VIN = 1.14V ～ 1.26V
3.0
6.0
12.5
kΩ
–10
–
+10
µA
–
–
10
pF
VCCAUX = 2.25V ～ 2.75V
VCCAUX = 2.25V ～ 2.75V
各ピ ンの VREF 電流
最大
–151
VIN = GND
ユーザー I/O ピ ン、 多目的ピ
ン、 入力のみの ピ ン、 お よ び
専用ピ ンに接続 さ れ る プルダ
ウ ン抵抗の電流
IREF
標準
VIN = 0 ま たは VCCO の最大値でのサンプル テ ス ト
ホ ッ ト プ ラ グ イ ン中の漏洩
電流 (FPGA は電源未投入)
ユーザー I/O ピ ン、 多目的ピ
ン、 入力のみの ピ ン、 お よ び
専用ピ ンでの等価プルア ッ プ
抵抗値
( メ モ 2 での IRPU に基づ く )
最小
すべての VCCO レベル
–
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R
DC 特性およびス イ ッ チ特性
表 9 : ユーザー I/O ピ ン、 多目的ピ ン、 および専用ピ ンの一般的な DC 特性
シ ンボル
説明
RDT
差動 I/O ペア内での差動終端
回路の抵抗 (入力のみのペア
にはな し )
テ ス ト 条件
最小
標準
最大
単
位
VCCO = 3.3V ± 10%
LVDS_33、
MINI_LVDS_33、
RSDS_33
90
100
115
Ω
VCCO = 2.5V ± 10%
LVDS_25、
MINI_LVDS_25、
RSDS_25
90
110
–
Ω
メモ :
こ の表に記載 さ れてい る 値は、 表 8 に示す条件に基づいてい ます。
1.
2.
こ のパ ラ メ ー タ は、 特性評価に基づいてい ます。 プルア ッ プ抵抗は RPU = VCCO / IRPU と な り 、 プルダ ウ ン抵抗は RPD = VIN / IRPD と な り ます。
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17
R
DC 特性およびス イ ッ チ特性
静止電流要件
表 10 : 静止電流特性
シ ンボル
ICCINTQ
ICCOQ
ICCAUXQ
説明
VCCINT 静止電流
VCCO 静止電流
VCCAUX 静止電流
標準(2)
コ マーシ ャ ル最大(2)
イ ン ダス ト リ アル最大(2)
単位
XC3S50A
2
20
30
mA
XC3S200A
7
50
70
mA
XC3S400A
10
85
125
mA
XC3S700A
13
120
185
mA
XC3S1400A
24
220
310
mA
XC3S50A
0.2
2
3
mA
XC3S200A
0.2
2
3
mA
XC3S400A
0.3
3
4
mA
XC3S700A
0.3
3
4
mA
XC3S1400A
0.3
3
4
mA
XC3S50A
3
8
10
mA
XC3S200A
5
12
15
mA
XC3S400A
5
18
24
mA
XC3S700A
6
28
34
mA
XC3S1400A
10
50
58
mA
デバイ ス
メモ :
こ の表に記載 さ れてい る 値は、 表 8 に示す条件に基づいてい ます。
1.
2.
3.
静止電流は、 すべての I/O ド ラ イ バがハ イ イ ン ピーダ ン ス状態、 I/O パ ッ ド のすべてのプルア ッ プ / プルダ ウ ン抵抗がデ ィ ス エーブルの状態で計
測 さ れてい ます。 標準値は、 典型的なデバ イ ス を使用 し 、 TA = 25°C、 VCCINT = 1.2V、 VCCO = 3.3V、 VCCAUX = 2.5V の条件で求め ら れてい ま
す。 最大値は、 各デバ イ ス に対 し 、 最大電圧であ る VCCINT = 1.26V、 VCCO = 3.6V、 VCCAUX = 3.6V でそれぞれの最大ジ ャ ン ク シ ョ ン温度を使
用 し て テ ス ト さ れてい ます。 FPGA は、 フ ァ ン ク シ ョ ン エ レ メ ン ト が イ ン ス タ ン シエー ト さ れていないブ ラ ン ク コ ン フ ィ ギ ュ レーシ ョ ン デー
タ フ ァ イ ルを使用 し てプ ロ グ ラ ム さ れてい ます。 こ の表に記載 さ れていない条件 ( フ ァ ン ク シ ョ ン エ レ メ ン ト を含むデザ イ ン な ど ) の場合、 静止
電流レベルが異な る 場合があ り ます。
デザ イ ンにおけ る 総電力消費量 (静止電力お よ び動的電力) を概算す る 方法 と し て、 次の 2 つの方法を推奨 し ます。 a) Spartan-3A XPower Tool
Estimator : ネ ッ ト リ ス ト を必要 と せず、 標準的な概算を迅速に行い ます。 b) XPower Analyzer: 入力 と し てネ ッ ト リ ス ト を使用 し 、 よ り 正確な最
大値お よ び標準値を概算 し ます。
4.
5.
18
表に示す最大値は、 FPGA の電源投入を適切に行 う ために必要 と な る 各電源レールの最小電流を示 し ます。
省電力のサス ペン ド モード については、 XAPP480 : 『 Spartan-3 Generation FPGA でのサ スペン ド モー ド の使用』 を 参照し てく ださ い。 通常、 サ
ス ペン ド モード は静止電流と 比較し て、 総電力消費の 40% を 節約し ま す。
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R
DC 特性およびス イ ッ チ特性
シ ン グルエ ン ド I/O 規格
表 11 : シ ングル エ ン ド ユーザー I/O 規格の推奨動作条件
ド ラ イバ用 VCCO(2)
IOSTANDARD 属性
LVTTL
LVCMOS33(4)
LVCMOS25(4,5)
LVCMOS18(4)
LVCMOS15(4)
LVCMOS12(4)
PCI33_3(6)
PCI66_3(6)
HSTL_I
HSTL_III
HSTL_I_18
HSTL_II_18
HSTL_III_18
SSTL18_I
SSTL18_II
SSTL2_I
SSTL2_II
SSTL3_I
SSTL3_II
最小 (V)
標準 (V)
最大 (V)
3.0
3.0
2.3
1.65
1.4
1.1
3.0
3.0
1.4
1.4
1.7
1.7
1.7
1.7
1.7
2.3
2.3
3.0
3.0
3.3
3.3
2.5
1.8
1.5
1.2
3.3
3.3
1.5
1.5
1.8
1.8
1.8
1.8
1.8
2.5
2.5
3.3
3.3
3.6
3.6
2.7
1.95
1.6
1.3
3.6
3.6
1.6
1.6
1.9
1.9
1.9
1.9
1.9
2.7
2.7
3.6
3.6
VREF
最小 (V)
標準 (V)
最大 (V)
VREF は こ れ ら の I/O 規格には
使用 さ れません。
0.68
–
0.8
–
–
0.833
0.833
1.15
1.15
1.3
1.3
0.75
0.9
0.9
0.9
1.1
0.900
0.900
1.25
1.25
1.5
1.5
0.9
1.1
–
–
0.969
0.969
1.38
1.38
1.7
1.7
VIL
VIH
最大 (V)
最小 (V)
0.8
0.8
0.7
0.4
0.4
0.4
0.3 ² VCCO
0.3 ² VCCO
VREF - 0.1
VREF - 0.1
VREF - 0.1
VREF - 0.1
VREF - 0.1
VREF - 0.125
VREF - 0.125
VREF - 0.150
VREF - 0.150
VREF - 0.2
VREF - 0.2
2.0
2.0
1.7
0.8
0.8
0.7
0.5 ² VCCO
0.5 ² VCCO
VREF + 0.1
VREF + 0.1
VREF + 0.1
VREF + 0.1
VREF + 0.1
VREF + 0.125
VREF + 0.125
VREF + 0.150
VREF + 0.150
VREF + 0.2
VREF + 0.2
メモ :
こ の表で使用 し てい る シ ン ボルは次の と お り です。
VCCO : 出力 ド ラ イ バの電源電圧
VREF : 入力ス イ ッ チ し き い値を設定す る 参照電圧
VIL : Low ロ ジ ッ ク レベルを示す入力電圧
VIH : High ロ ジ ッ ク レベルを示す入力電圧
1.
2.
VCCO は出力 ド ラ イ バ用の電源であ り 、 入力回路の電源にはな り ません。 VCCAUX = 3.3V の範囲で、 PCI I/O 規格向けの場合、 LVCMOS25 入力
3.
4.
5.
デバ イ ス を動作 さ せ る 場合、 最大信号電圧 (VIH max) が VIN max と 同電圧 と な る 場合があ り ます。 表 4 を参照 し て く だ さ い。
は例外です。
6.
LVCMOS33 お よ び LVCMOS25 I/O 規格では、 入力に約 100mV の ヒ ス テ リ シ ス があ り ます。
すべての専用ピ ン (PROG_B、 DONE、 SUSPEND、 TCK、 TDI、 TDO、 TMS) は VCCAUX レールか ら 電源が供給 さ れ、 VCCAUX に応 じ て
LVCMOS25 規格ま たは LVCMOS33 規格を使用 し ます。 多目的 コ ン フ ィ ギ ュ レーシ ョ ン ピ ンは、 ユーザー モー ド にな る ま で LVCMOS25 規格
を使用 し ます。 こ れ ら の ピ ン を標準の 2.5V コ ン フ ィ ギ ュ レーシ ョ ン イ ン タ ーフ ェ イ ス の一部 と し て使用 し てい る 場合、 電源投入時お よ び コ ン
フ ィ ギ ュ レーシ ョ ン中は、 こ れ ら の ピ ンがあ る バン ク 0、 1、 2 の VCCO に 2.5V を使用 し て く だ さ い。
PCI IP ソ リ ュ ーシ ョ ンの詳細は、 japan.xilinx.com/pci を参照 し て く だ さ い。 入力専用ピ ンで PCI IOSTANDARD はサポー ト さ れてい ません。 同
等の特性を持つ PCIX IOSTANDARD を利用可能ですが、 PCI-X IP はサポー ト さ れてい ません。
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19
R
DC 特性およびス イ ッ チ特性
表 12 : シ ン グル エ ン ド ユーザー I/O 規格の DC 特性 ( 続き )
表 12 : シ ングル エ ン ド ユーザー I/O 規格の DC 特性
テ ス ト 条件
LVCMOS33(3)
LVCMOS25(3)
LVCMOS18(3)
LVCMOS15(3)
LVCMOS12(3)
PCI33_3(5)
20
IOH
(mA)
VOL
VOH
最大 (V)
最小 (V)
PCI66_3(5)
1.5
–0.5
10% VCCO
90% VCCO
–4
HSTL_I(4)
8
–8
0.4
VCCO - 0.4
6
–6
HSTL_III(4)
24
–8
0.4
VCCO - 0.4
8
–8
HSTL_I_18
8
–8
0.4
VCCO - 0.4
16
–16
0.4
VCCO - 0.4
0.4
VCCO - 0.4
IOH
(mA)
VOL
最大 (V)
VOH
最小 (V)
2
2
–2
0.4
2.4
4
4
6
8
属性
LVTTL(3)
ロ ジ ッ ク レ ベル特性
IOL
(mA)
IOL
(mA)
IOSTANDARD
テ ス ト 条件
ロ ジ ッ ク レ ベル特性
IOSTANDARD
属性
12
12
–12
HSTL_II_18(4)
16
16
–16
HSTL_III_18
24
–8
24
24
–24
SSTL18_I
6.7
–6.7
SSTL18_II(4)
13.4
–13.4 VTT – 0.475 VTT + 0.475
2
2
–2
4
4
–4
SSTL2_I
8.1
–8.1
VTT – 0.61
VTT + 0.61
6
6
–6
SSTL2_II(4)
16.2
–16.2
VTT – 0.80
VTT + 0.80
8
8
–8
SSTL3_I
8
–8
VTT – 0.6
VTT + 0.6
12
12
–12
SSTL3_II
16
–16
VTT – 0.8
VTT + 0.8
16
16
–16
24(4)
24
–24
2
2
–2
4
4
–4
6
6
–6
8
8
–8
12
12
–12
16(4)
16
–16
24(4)
24
–24
2
2
–2
4
4
–4
6
6
–6
8
8
–8
12(4)
12
–12
16(4)
16
–16
2
2
–2
4
4
–4
6
6
–6
8(4)
8
–8
12(4)
12
–12
2
2
–2
4(4)
4
–4
6(4)
6
–6
1.5
–0.5
0.4
VCCO – 0.4
VTT – 0.475 VTT + 0.475
メモ :
こ の表に記載 さ れてい る 値は、 表 8 お よ び表 11 に示す条件に基づいて
い ます。
1.
0.4
0.4
VCCO – 0.4
VCCO – 0.4
2.
3.
4.
5.
こ の表で使用 し てい る シ ン ボルは次の と お り です。
IOL : VOL のテ ス ト を実施 し た出力電流条件
IOH : VOH のテ ス ト を実施 し た出力電流条件
VOL : Low ロ ジ ッ ク レベルを示す出力電圧
VOH : High ロ ジ ッ ク レベルを示す出力電圧
VIL : Low ロ ジ ッ ク レベルを示す入力電圧
VIH : High ロ ジ ッ ク レベルを示す入力電圧
VCCO : 出力 ド ラ イ バの電源電圧
VREF : 入力ス イ ッ チ し き い値を設定す る 参照電圧
VTT : 抵抗終端に適用す る 電圧
LVCMOS お よ び LVTTL 規格の場合、 VOL お よ び VOH の制限値は、
Fast と Slow ス ルー属性の両方に対 し て同一です。
こ れ ら の よ り 高い駆動出力規格は、 FPGA バン ク 1 お よ び 3 でのみサ
ポー ト さ れてい ます。 入力に制限はあ り ません。 詳細は、 UG331 の
「I/O リ ソ ース の使用」 の章を参照 し て く だ さ い。
関連す る PCI 仕様に基づいてテ ス ト さ れてい ます。 PCI IP ソ リ ュ ー
シ ョ ンの詳細は、 japan.xilinx.com/pci を参照 し て く だ さ い。 同等の特
性を持つ PCIX IOSTANDARD を利用可能ですが、 PCI-X IP はサポー
ト さ れてい ません。
0.4
VCCO – 0.4
0.4
VCCO – 0.4
10% VCCO
90% VCCO
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R
DC 特性およびス イ ッ チ特性
差動 I/O 規格
差動入力ペア
VINP
Internal
Logic
VINN
VINP
VINN
Differential
I/O Pair Pins
P
N
VID
50%
VICM
GND level
VICM = Input common mode voltage =
VINP + VINN
2
VID = Differential input voltage = VINP - VINN
DS099-3_01_012304
図 4: 差動入力電圧
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21
R
DC 特性およびス イ ッ チ特性
表 13 : 差動信号規格を使用するユーザー I/O の推奨動作条件
ド ラ イ バ用 VCCO(1)
IOSTANDARD 属性
LVDS_25(3)
LVDS_33(3)
BLVDS_25(4)
MINI_LVDS_25(3)
MINI_LVDS_33(3)
LVPECL_25(5)
LVPECL_33(5)
RSDS_25(3)
RSDS_33(3)
TMDS_33(3, 4, 7)
PPDS_25(3)
PPDS_33(3)
DIFF_HSTL_I_18
DIFF_HSTL_II_18(8)
DIFF_HSTL_III_18
DIFF_HSTL_I
DIFF_HSTL_III
DIFF_SSTL18_I
DIFF_SSTL18_II(8)
DIFF_SSTL2_I
DIFF_SSTL2_II(8)
DIFF_SSTL3_I
DIFF_SSTL3_II
最小 (V)
2.25
3.0
2.25
2.25
3.0
標準 (V)
2.5
3.3
2.5
2.5
3.3
最大 (V)
2.75
3.6
2.75
2.75
3.6
入力のみ
入力のみ
2.25
3.0
3.14
2.25
3.0
1.7
1.7
1.7
1.4
1.4
1.7
1.7
2.3
2.3
3.0
3.0
2.5
3.3
3.3
2.5
3.3
1.8
1.8
1.8
1.5
1.5
1.8
1.8
2.5
2.5
3.3
3.3
VICM(3)
VID
2.75
3.6
3.47
2.75
3.6
1.9
1.9
1.9
1.6
1.6
1.9
1.9
2.7
2.7
3.6
3.6
最小
標準
最大
(mV)
(mV)
(mV)
100
100
100
200
200
100
100
100
100
150
100
100
100
100
100
100
100
100
100
100
100
100
100
350
350
300
–
–
800
800
200
200
–
–
–
–
–
–
–
–
–
–
–
–
–
–
600
600
–
600
600
1000
1000
–
–
1200
400
400
–
–
–
–
–
–
–
–
–
–
–
最小 (V)
0.3
0.3
0.3
0.3
0.3
0.3
0.3
0.3
0.3
2.7
0.2
0.2
0.8
0.8
標準 (V)
1.25
1.25
1.3
1.2
1.2
1.2
1.2
1.2
1.2
–
–
–
–
–
最大 (V)
2.35
2.35
2.35
1.95
1.95
1.95
2.8(6)
1.5
1.5
3.23
2.3
2.3
1.1
1.1
0.8
0.68
–
0.7
0.7
1.0
1.0
1.1
1.1
–
1.1
0.9
–
1.1
1.1
1.5
1.5
1.9
1.9
0.9
–
–
–
–
–
–
メモ :
1.
2.
3.
4.
5.
6.
7.
8.
9.
22
VCCO は、 差動出力 ド ラ イ バ用の電源であ り 、 入力回路の電源にはな り ません。
VICM は、 VCCAUX 未満であ る 必要があ り ます。
こ れ ら の真の差動出力規格は、 FPGA バン ク 0 お よ び 2 でのみサポー ト さ れてい ます。 入力は制限 さ れてい ません。 詳細は、 UG331 の 「I/O リ
ソ ース の使用」 の章を参照 し て く だ さ い。
詳細は、 25 ページの 「差動 I/O の外部終端要件」 を参照 し て く だ さ い。
LVPECL は入力でのみサポー ト さ れてお り 、 出力ではサポー ト さ れてい ません。 VCCAUX=3.3V ± 10% が必要です。
LVPECL_33 最大 VICM = VCCAUX – (VID / 2)
入力に VCCAUX=3.3V ± 10% が必要です。 (VCCAUX – 300mV) ≤ VICM ≤ (VICM – 37mV)
こ れ ら の よ り 高い駆動出力規格は、 FPGA バン ク 1 お よ び 3 でのみサポー ト さ れてい ます。 入力に制限はあ り ません。 詳細は、 UG331 の 「I/O
リ ソ ース の使用」 の章を参照 し て く だ さ い。
VREF 入力は、 DIFF_SSTL お よ び DIFF_HSTL 規格に使用 さ れます。 VREF の設定は、 表 11 にあ る シ ン グル エ ン ド バージ ョ ンの設定 と 同 じ で
す。 その他の差動規格は VREF を使用 し ません。
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DS529-3 (v1.7) 2008 年 5 月 28 日
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R
DC 特性およびス イ ッ チ特性
差動出力ペア
VOUTP
Internal
Logic
VOUTN
Differential
I/O Pair Pins
VOH
VOUTN
VOUTP
P
N
VOD
50%
VOL
VOCM
GND level
VOCM = Output common mode voltage =
VOUTP + VOUTN
2
VOD = Output differential voltage = VOUTP - VOUTN
VOH = Output voltage indicating a High logic level
VOL = Output voltage indicating a Low logic level
DS312-3_03_102406
図 5 : 差動出力電圧
DS529-3 (v1.7) 2008 年 5 月 28 日
Product 製品仕様
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23
R
DC 特性およびス イ ッ チ特性
表 14 : 差動信号規格を使用 し たユーザー I/O の DC 特性
VOD
IOSTANDARD 属性
LVDS_25
LVDS_33
BLVDS_25
MINI_LVDS_25
MINI_LVDS_33
RSDS_25
RSDS_33
TMDS_33
PPDS_25
PPDS_33
DIFF_HSTL_I_18
DIFF_HSTL_II_18
DIFF_HSTL_III_18
DIFF_HSTL_I
DIFF_HSTL_III
DIFF_SSTL18_I
DIFF_SSTL18_II
DIFF_SSTL2_I
DIFF_SSTL2_II
DIFF_SSTL3_I
DIFF_SSTL3_II
VOCM
VOH
VOL
最小
標準
最大
最小
標準
最大
最小
最大
(mV)
247
247
240
300
300
100
100
400
100
100
–
–
–
(mV)
350
350
350
–
–
–
–
–
–
–
–
–
–
(mV)
454
454
460
600
600
400
400
800
400
400
–
–
–
(V)
1.125
1.125
–
1.0
1.0
1.0
1.0
VCCO – 0.405
0.5
0.5
–
–
–
(V)
–
–
1.30
–
–
–
–
–
0.8
0.8
–
–
–
(V)
1.375
1.375
–
1.4
1.4
1.4
1.4
VCCO – 0.190
1.4
1.4
–
–
–
–
–
–
–
–
–
–
–
–
–
–
–
–
–
–
–
–
–
–
–
–
–
–
–
–
–
–
–
–
–
–
–
–
–
–
–
–
–
–
–
–
–
–
–
–
–
–
–
(V)
–
–
–
–
–
–
–
–
–
–
VCCO – 0.4
VCCO – 0.4
VCCO – 0.4
VCCO – 0.4
VCCO – 0.4
VTT + 0.475
VTT + 0.475
VTT + 0.61
VTT + 0.81
VTT + 0.6
VTT + 0.8
(V)
–
–
–
–
–
–
–
–
–
–
0.4
0.4
0.4
0.4
0.4
VTT – 0.475
VTT – 0.475
VTT – 0.61
VTT – 0.81
VTT – 0.6
VTT – 0.8
メモ :
こ の表に記載 さ れてい る 値は、 表 8 お よ び表 13 に示す条件に基づいてい ます。
1.
2.
3.
4.
24
詳細は、 25 ページの 「差動 I/O の外部終端要件」 を参照 し て く だ さ い。
すべての差動規格の出力電圧は、 差動信号ペアの N ピ ン と P ピ ン間に 100Ω の終端抵抗 (RT) を接続 し て計測 さ れてい ます。
1 つの I/O バン ク には、 次の差動出力規格の う ち 2 つま で し か割 り 当て る こ と がで き ません。 VCCO=2.5V の場合、 LVDS_25、 RSDS_25、
MINI_LVDS_25、 PPDS_25 ま たは VCCO = 3.3V の場合、 LVDS_33、 RSDS_33、 MINI_LVDS_33、 TMDS_33、 PPDS_33 です。
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Product 製品仕様
R
DC 特性およびス イ ッ チ特性
差動 I/O の外部終端要件
LVDS、 RSDS、 MINI_LVDS、 および PPDS I/O 規格
Bank 0 and 2
Any Bank
Bank 0
Bank 0
VCCO = 3.3V
VCCO = 2.5V
LVDS_33,
MINI_LVDS_33,
RSDS_33,
PPDS_33
LVDS_25,
MINI_LVDS_25,
RSDS_25,
PPDS_25
Bank 3
Bank 1
1/4 th of Bourns
Part Number
Z0 = 50Ω CAT16-PT4F4
Bank 2
No VCCO Restrictions
LVDS_33, LVDS_25,
MINI_LVDS_33,
MINI_LVDS_25,
RSDS_33, RSDS_25,
PPDS_33, PPDS_25
Bank 2
100Ω
Z0 = 50Ω
DIFF_TERM=No
a) Input-only differential pairs or pairs not using DIFF_TERM=Yes constraint
Z0 = 50Ω
VCCO = 3.3V
VCCO = 2.5V
LVDS_33,
MINI_LVDS_33,
RSDS_33,
PPDS_33
LVDS_25,
MINI_LVDS_25,
RSDS_25,
PPDS_25
VCCO = 3.3V
VCCO = 2.5V
LVDS_33,
MINI_LVDS_33,
RSDS_33,
PPDS_33
LVDS_25,
MINI_LVDS_25,
RSDS_25,
PPDS_25
RDT
Z0 = 50Ω
DIFF_TERM=Yes
b) Differential pairs using DIFF_TERM=Yes constraint
DS529-3_09_020107
図 6 : LVDS、 RSDS、 MINI_LVDS、 お よび PPDS I/O 規格の外部入力終端
BLVDS_25 I/O 規格
Any Bank
Any Bank
Bank 0
Bank 3
Bank 2
VCCO = 2.5V
Z0 = 50Ω
165Ω
140Ω
BLVDS_25
1/4 th of Bourns
Part Number
CAT16-PT4F4
Bank 1
Bank 1
1/4 th of Bourns
Part Number
CAT16-LV4F12
Bank 3
Bank 0
Bank 2
No VCCO Requirement
100Ω
Z0 = 50Ω
BLVDS_25
165Ω
DS529-3_07_020107
図 7 : BLVDS_25 I/O 規格の外部出入力終端抵抗
TMDS_33 I/O 規格
Any Bank
Bank 0 and 2
Bank 0
3.3V
Bank 2
50Ω
Bank 1
Bank 3
Bank 0
50Ω
Bank 2
VCCAUX = 3.3V
VCCO = 3.3V
TMDS_33
TMDS_33
DVI/HDMI cable
DS529-3_08_020107
図 8 : TMDS_33 I/O 規格の外部入力抵抗の要件
DS529-3 (v1.7) 2008 年 5 月 28 日
Product 製品仕様
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25
R
DC 特性およびス イ ッ チ特性
Device DNA の読み込み耐性
表 15 : Device DNA 識別子 メ モ リ
シ ンボル
DNA_CYCLES
26
説明
READ 動作 (JTAG ISC_DNA 読み出 し 動作 ) のサ イ ク ル数。 HOLD ま たは
SHIFT 動作の影響は受けない。
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最小
単位
30,000,000
リ ード
サイ クル
DS529-3 (v1.7) 2008 年 5 月 28 日
Product 製品仕様
R
DC 特性およびス イ ッ チ特性
ス イ ッ チ特性
すべての Spartan-3A FPGA デバイ ス は、-4 およ びさ ら に高速な -5
の 2 つのス ピ ード グ レ ード で入手可能です。 こ こ で説明する ス
イ ッ チ特性は、表 16 に示すよ う に Preview、Advance、Preliminary、
ま たは Production のいずれかに該当し 、 それぞれ次のよ う に定義
さ れま す。
Preview : 概算のみに基づいてお り 、タ イ ミ ン グ解析には使用 し ま
せん。
Advance : シ ミ ュ レーシ ョ ンのみに基づいてお り 、 通常は FPGA
仕様の決定直後に入手可能です。 ス ピー ド グ レー ド は比較的安定
し てい ますが、 遅延が実際 よ り も 小 さ い場合があ り ます。
Preliminary : 初期段階のシ リ コ ン特性評価に基づいてい ます。 デ
バ イ スお よ びス ピー ド グ レー ド は、製品シ リ コ ンに予測 さ れ る パ
フ ォーマ ン ス に よ り 近い も の と な り ます。 ま た、 Advance のデー
タ と 比較す る と 、 遅延が実際 よ り も 小 さ い こ と は大幅に少な く
な っ てい ます。
Production : 特定のデバ イ ス フ ァ ミ リ で、 ス ピー ド フ ァ イ ル と デ
バ イ ス の相関関係を提供す る ために十分な数の製造 ロ ッ ト で特性
評価が行われ、 認定 さ れてい ます。 遅延が実際の値 よ り 小 さ い こ
と はな く 、 今後の変更はカ ス タ マに正式に通知 さ れ ま す。 通常、
低速の ス ピー ド グ レ ー ド の方が高速の ス ピー ド グ レー ド よ り 先
に Production に移行 し ます。
ソ フ ト ウ ェ ア バージ ョ ン要件
製品シ ス テ ムでは、Production 用の ス ピー ド フ ァ イ ルを使用 し て
コ ンパ イ ル し た FPGA デザ イ ン を使用 し て く だ さ い。それ以外の
ス ピー ド フ ァ イ ルを使用 し た FPGA デザ イ ンは、 プ ロ ト タ イ プ
の シ ス テ ム ま た は製品前の認定評価に のみ使用 し て く だ さ い。
Preview、 Advance お よ び Preliminary ス ピー ド フ ァ イ ルを製品
シ ス テ ムには使用 し ないで く だ さ い。
デバ イ ス の仕様が Production 仕様に近 く な り 、 ス ピー ド フ ァ イ
ルが変更 さ れた場合は、 FPGA デザ イ ン を最新の タ イ ミ ン グ情報
お よ び ソ フ ト ウ ェ ア ア ッ プデー ト を 含む最新の ザ イ リ ン ク ス
ISE® ソ フ ト ウ ェ アで再実行 し て く だ さ い。
すべてのパ ラ メ ー タ の最大/最小値は、 ワ ー ス ト ケー ス の電源電
圧お よ びジ ャ ン ク シ ョ ン温度の条件に基づいてい ます。 特記のな
い限 り 、 パ ラ メ ー タ 値はすべての Spartan™-3A デバ イ ス に適用
さ れます。 AC 特性お よ び DC 特性は、 コ マーシ ャ ル グ レー ド と
イ ン ダ ス ト リ アル グ レ ー ド 両方に対 し て同 じ 数値を使用 し て指
定 さ れてい ます。
次のサ イ ト か ら ザ イ リ ン ク ス の MySupport ユーザー ア カ ウ ン ト
を作成す る と 、デー タ シー ト のア ッ プデー ト が e-mail で通知 さ れ
る よ う 登録で き ます。
•
ザ イ リ ン ク ス MySupport での e-mail 通知の登録方法
japan.xilinx.com/support/answers/19380.htm
次に示す タ イ ミ ン グ パ ラ メ ー タ お よ びそれ ら の値は、一般的なデ
ザ イ ン要件 と し て重要な も の、 ま たは基本的なデバ イ ス パフ ォー
マ ン ス特性を示す も のです。 ザ イ リ ン ク ス開発 ソ フ ト ウ ェ アに含
ま れ る Spartan-3A FPGA の ス ピー ド フ ァ イ ル (v1.39) は、 すべ
て では あ り ま せんが多 く の値のオ リ ジ ナル ソ ー ス と な り ま す。
表 16 に、 それぞれの フ ァ イ ルで指定 さ れてい る ス ピー ド グ レー
ド を示 し ま す。 よ り 完全で正確な ワ ー ス ト ケー ス デー タ が必要
な場合は、 ザ イ リ ン ク ス の Timing Analyzer ( ま たは コ マ ン ド ラ
イ ン ツ ール TRACE) を 使用 し て求め た 値 を シ ミ ュ レ ーシ ョ ン
ネ ッ ト リ ス ト にバ ッ ク ア ノ テー ト し て く だ さ い。
表 16 : Spartan-3A v1.39 ス ピー ド グ レー ド の指定
デバイ ス
Advance
Preliminary
Production
XC3S50A
–4、 –5
XC3S200A
–4、 –5
XC3S400A
–4、 –5
XC3S700A
–4、 –5
XC3S1400A
–4、 –5
表 17 に Spartan-3A FPGA ス ピー ド フ ァ イ ルのバージ ョ ン履歴
を示 し ます。
表 17 : Spartan-3A ス ピー ド フ ァ イル バージ ョ ン履歴
ISE
バー
ジョン
バージ ョ ン
説明
1.39
ISE 10.1.01
オー ト モーテ ィ ブ デバ イ ス を追加。
1.38
ISE 9.2.03i
絶対最大値を追加。
ISE 9.2.01i
ピ ン間のセ ッ ト ア ッ プ / ホール ド
タ イ ム ( 表 19)、 TMDS 出力調整
( 表 26)、 乗算器セ ッ ト ア ッ プ /
ホール ド タ イ ム ( 表 34)、 お よ びブ
ロ ッ ク RAM ク ロ ッ ク 幅 ( 表 35) が
変更。
1.37
ISE 9.2i ;
1.36
1.35
1.34
DS529-3 (v1.7) 2008 年 5 月 28 日
Product 製品仕様
Preview
japan.xilinx.com
ザイ リ ン ク ス
ア ンサー
#24992 か ら
入手可能
ザイ リ ン ク ス
ア ンサー
XC3S400A、 全ス ピー ド グ レー ド
お よ び温度グ レー ド が Production
に移行。
XC3S50A、 XC3S200A、
XC3S700A、 XC3S1400A、 全ス
#24992
ピー ド グ レー ド お よ び温度グ レー
ド が Production に移行。
ISE 9.1.03i
XC3S700A およ び XC3S1400A -4 ス
ピ ード グレ ード が Production に移
行。 ピ ン間のタ イ ミ ング値が変更。
ス イ ッ チ特性 27
R
DC 特性およびス イ ッ チ特性
I/O タ イ ミ ング
ピ ン間における Clock to Clock タ イム
表 18 : IOB 出力パスのピ ン間における Clock-to-Output タ イム
ス ピー ド グ レー ド
シ ンボル
説明
Clock-to-Output タ イ ム
TICKOFDCM
出力フ リ ッ プ フ ロ ッ プ (OFF) か ら 読
み出す場合、 グ ロ ーバル ク ロ ッ ク
ピ ンのア ク テ ィ ブ エ ッ ジか ら 出力ピ
ンにデー タ が出力 さ れ る ま での時間
(DCM を使用)
TICKOF
出力フ リ ッ プ フ ロ ッ プ (OFF) か ら 読
み出す場合、 グ ロ ーバル ク ロ ッ ク
ピ ンのア ク テ ィ ブ エ ッ ジか ら 出力ピ
ンにデー タ が出力 さ れ る ま での時間
(DCM を使用 し ない)
条件
LVCMOS25(2)、
12mA 出力駆動電流、
Fast スルー レー ト 、
DCM を使用(3)
LVCMOS25(2)、
12mA 出力駆動電流、
Fast スルー レー ト 、
DCM を使用 し ない
-5
-4
最大
最大
単位
XC3S50A
3.18
3.42
ns
XC3S200A
3.21
3.27
ns
XC3S400A
2.97
3.33
ns
XC3S700A
3.39
3.50
ns
XC3S1400A
3.51
3.99
ns
XC3S50A
4.59
5.02
ns
XC3S200A
4.88
5.24
ns
XC3S400A
4.68
5.12
ns
XC3S700A
4.97
5.34
ns
XC3S1400A
5.06
5.69
ns
デバイ ス
メモ :
こ れ ら の値は、 表 8 お よ び表 11 に示す動作条件に基づいて、 表 27 に示す方法を使用 し てテ ス ト さ れてい ます。
1.
2.
3.
グ ロ ーバル ク ロ ッ ク 入力に LVCMOS25 以外の信号規格を割 り 当てた場合、 ま たはデー タ 出力に 12mA 駆動電流、 Fast ス ルー レー ト の
LVCMOS25 以外の信号規格を割 り 当て た場合は、 Clock-to-Output タ イ ム を修正す る 必要があ り ます。 グ ロ ーバル ク ロ ッ ク 入力に LVCMOS25
以外の信号規格を割 り 当てた場合は、 表 23 に記載 さ れてい る 適切な修正値を加算 し て く だ さ い。 デー タ 出力に 12mA 駆動電流、 Fast ス ルー
レー ト の LVCMOS25 以外の信号規格を割 り 当て た場合は、 表 26 に記載 さ れてい る 適切な修正値を加算 し て く だ さ い。
すべての計測値には、 DCM 出力ジ ッ タ が含ま れます。
ス イ ッ チ特性 28
japan.xilinx.com
DS529-3 (v1.7) 2008 年 5 月 28 日
Product 製品仕様
R
DC 特性およびス イ ッ チ特性
ピ ン間における セ ッ ト ア ッ プお よびホール ド タ イム
表 19 : IOB 入力パスのピ ン間における セ ッ ト ア ッ プおよびホール ド タ イ ム ( シス テム同期 )
ス ピー ド グ レー ド
シ ンボル
説明
条件
-5
-4
最小
最小
単位
XC3S50A
2.45
2.68
ns
XC3S200A
2.59
2.84
ns
XC3S400A
2.38
2.68
ns
XC3S700A
2.38
2.57
ns
XC3S1400A
1.91
2.17
ns
XC3S50A
2.55
2.76
ns
XC3S200A
2.32
2.76
ns
XC3S400A
2.21
2.60
ns
XC3S700A
2.28
2.63
ns
XC3S1400A
2.33
2.41
ns
XC3S50A
-0.36
-0.36
ns
XC3S200A
-0.52
-0.52
ns
XC3S400A
-0.33
-0.29
ns
XC3S700A
-0.17
-0.12
ns
XC3S1400A
-0.07
0.00
ns
XC3S50A
-0.63
-0.58
ns
XC3S200A
-0.56
-0.56
ns
XC3S400A
-0.42
-0.42
ns
XC3S700A
-0.80
-0.75
ns
XC3S1400A
-0.69
-0.69
ns
デバイ ス
セ ッ ト ア ッ プ タ イム
TPSDCM
TPSFD
入力フ リ ッ プ フ ロ ッ プ (IFF) に
書 き 込む場合、 グ ロ ーバル ク
ロ ッ ク ピ ンのア ク テ ィ ブ エ ッ
ジ ま でに入力ピ ンでデー タ が安
定 し ていなければな ら ない時間
(DCM を使用、 入力遅延素子を
使用 し ない)
LVCMOS25(2)、
IFD_DELAY_VALUE = 0、
DCM(4) あ り
IFF に書 き 込む場合、 グ ロ ーバ
LVCMOS25(2)、
IFD_DELAY_VALUE = 5、
DCM な し
ル ク ロ ッ ク ピ ンのア ク テ ィ ブ
エ ッ ジ ま でに入力ピ ンでデー タ
が安定 し ていなければな ら ない
時間 (DCM を使用 し ない、 入
力遅延素子を使用)
ホール ド タ イ ム
TPHDCM
IFF に書 き 込む場合、 グ ロ ーバ
ル ク ロ ッ ク ピ ンのア ク テ ィ ブ
エ ッ ジか ら 、 入力ピ ンでデー タ
を保持 し ておかなければな ら な
い時間 (DCM を使用、 入力遅
延素子を使用 し ない)
TPHFD
IFF に書 き 込む場合、 グ ロ ーバ
ル ク ロ ッ ク ピ ンのア ク テ ィ ブ
エ ッ ジか ら 、 入力ピ ンでデー タ
を保持 し ておかなければな ら な
い時間 (DCM を使用 し ない、
入力遅延素子を使用)
LVCMOS25(3)、
IFD_DELAY_VALUE = 0、
DCM(4) あ り
LVCMOS25(3)、
IFD_DELAY_VALUE = 5、
DCM な し
メモ :
こ れ ら の値は、 表 8 お よ び表 11 に示す動作条件に基づいて、 表 27 に示す方法を使用 し てテ ス ト さ れてい ます。
グ ロ ーバル ク ロ ッ ク 入力ま たはデー タ 入力に LVCMOS25 以外の信号規格を割 り 当て た場合、 セ ッ ト ア ッ プ タ イ ム を修正す る 必要があ り ます。
グ ロ ーバル ク ロ ッ ク 入力に LVCMOS25 以外の信号規格を割 り 当てた場合は、 表 23 に記載 さ れてい る 適切な修正値を減算 し て く だ さ い。 デー
タ 入力に LVCMOS25 以外の信号規格を割 り 当て た場合は、 同 じ 表の修正値を加算 し て く だ さ い。
1.
2.
3.
グ ロ ーバル ク ロ ッ ク 入力ま たはデー タ 入力に LVCMOS25 以外の信号規格を割 り 当て た場合、 ホール ド タ イ ム を修正す る 必要があ り ます。 グ
ロ ーバル ク ロ ッ ク 入力に LVCMOS25 以外の信号規格を割 り 当て た場合は、 表 23 に記載 さ れてい る 適切な修正値を加算 し て く だ さ い。 デー タ
入力に LVCMOS25 以外の信号規格を割 り 当てた場合は、 同 じ 表の適切な修正値を減算 し て く だ さ い。 ホール ド タ イ ムが負の と き は、 ア ク テ ィ
ブな ク ロ ッ ク エ ッ ジの前にデー タ を変更で き ます。
4.
すべての計測値には、 DCM 出力ジ ッ タ が含ま れます。
DS529-3 (v1.7) 2008 年 5 月 28 日
Product 製品仕様
japan.xilinx.com
ス イ ッ チ特性 29
R
DC 特性およびス イ ッ チ特性
入力セ ッ ト ア ッ プおよびホール ド タ イ ム
表 20 : IOB 入力パスのセ ッ ト ア ッ プおよびホール ド タ イム
ス ピー ド グレー ド
シ ンボル
説明
条件
IFD_
DELAY_
VALUE
-5
-4
最小
最大
単位
XC3S50A
1.56
1.58
ns
XC3S200A
1.71
1.81
ns
XC3S400A
1.30
1.51
ns
XC3S700A
1.34
1.51
ns
XC3S1400A
1.36
1.74
ns
XC3S50A
2.16
2.18
ns
2
3.10
3.12
ns
3
3.51
3.76
ns
4
4.04
4.32
ns
5
3.88
4.24
ns
6
4.72
5.09
ns
7
5.47
5.94
ns
8
5.97
6.52
ns
2.05
2.20
ns
2
2.72
2.93
ns
3
3.38
3.78
ns
4
3.88
4.37
ns
5
3.69
4.20
ns
6
4.56
5.23
ns
7
5.34
6.11
ns
8
5.85
6.71
ns
1.79
2.02
ns
2
2.43
2.67
ns
3
3.02
3.43
ns
4
3.49
3.96
ns
5
3.41
3.95
ns
6
4.20
4.81
ns
7
4.96
5.66
ns
8
5.44
6.19
ns
デバイ ス
セ ッ ト ア ッ プ タ イム
TIOPICK
TIOPICKD
入力フ リ ッ プ フ ロ ッ プ (IFF) の ICLK 入
力のア ク テ ィ ブ エ ッ ジ ま でに入力ピ ンで
デー タ が安定 し ていなければな ら ない時
間 ( 入力遅延素子を使用 し ない )
IFF の ICLK 入力のア ク テ ィ ブ エ ッ ジ ま
LVCMOS25(2)
LVCMOS25(2)
でに入力ピ ンでデー タ が安定 し ていなけ
ればな ら ない時間 ( 入力遅延素子を使用 )
0
1
1
1
ス イ ッ チ特性 30
japan.xilinx.com
XC3S200A
XC3S400A
DS529-3 (v1.7) 2008 年 5 月 28 日
Product 製品仕様
R
DC 特性およびス イ ッ チ特性
表 20 : IOB 入力パスのセ ッ ト ア ッ プおよびホール ド タ イム ( 続き )
ス ピー ド グレー ド
シ ンボル
TIOPICKD
説明
IFF の ICLK 入力のア ク テ ィ ブ エ ッ ジ ま
条件
LVCMOS25(2)
でに入力ピ ンでデー タ が安定 し ていなけ
ればな ら ない時間 ( 入力遅延素子を使用 )
IFD_
DELAY_
VALUE
-5
-4
デバイ ス
最小
最大
単位
XC3S700A
1.82
1.95
ns
2
2.62
2.83
ns
3
3.32
3.72
ns
4
3.83
4.31
ns
5
3.69
4.14
ns
6
4.60
5.19
ns
7
5.39
6.10
ns
8
5.92
6.73
ns
1.79
2.17
ns
2
2.55
2.92
ns
3
3.38
3.76
ns
4
3.75
4.32
ns
5
3.81
4.19
ns
6
4.39
5.09
ns
7
5.16
5.98
ns
8
5.69
6.57
ns
XC3S50A
–0.66
–0.64
ns
XC3S200A
–0.85
–0.65
ns
XC3S400A
–0.42
–0.42
ns
XC3S700A
–0.81
–0.67
ns
XC3S1400A
–0.71
–0.71
ns
XC3S50A
–0.88
–0.88
ns
2
–1.33
–1.33
ns
3
–2.05
–2.05
ns
4
–2.43
–2.43
ns
5
–2.34
–2.34
ns
6
–2.81
–2.81
ns
7
–3.03
–3.03
ns
8
–3.83
–3.57
ns
–1.51
–1.51
ns
2
–2.09
–2.09
ns
3
–2.40
–2.40
ns
4
–2.68
–2.68
ns
5
–2.56
–2.56
ns
6
–2.99
–2.99
ns
7
–3.29
–3.29
ns
8
–3.61
–3.61
ns
1
1
XC3S1400A
ホール ド タ イ ム
TIOICKP
TIOICKPD
IFF の ICLK 入力のア ク テ ィ ブ エ ッ ジか
LVCMOS25(2)
0
ら 、 入力ピ ンでデー タ を保持 し ておかな
ければな ら ない時間 ( 入力遅延素子を使
用 し ない )
IFF の ICLK 入力のアク ティ ブ エッ ジか
LVCMOS25(2)
ら 、 入力ピ ン でデータ を 保持し ておかなけ
ればなら ない時間 ( 入力遅延素子を 使用 )
1
1
DS529-3 (v1.7) 2008 年 5 月 28 日
Product 製品仕様
japan.xilinx.com
XC3S200A
ス イ ッ チ特性 31
R
DC 特性およびス イ ッ チ特性
表 20 : IOB 入力パスのセ ッ ト ア ッ プおよびホール ド タ イム ( 続き )
ス ピー ド グレー ド
シ ンボル
TIOICKPD
説明
IFF の ICLK 入力のアク ティ ブ エッ ジか
条件
LVCMOS25(2)
ら 、 入力ピ ン でデータ を 保持し ておかなけ
ればなら ない時間 ( 入力遅延素子を 使用 )
IFD_
DELAY_
VALUE
デバイ ス
最小
最大
単位
–1.12
–1.12
ns
2
–1.70
–1.70
ns
3
–2.08
–2.08
ns
4
–2.38
–2.38
ns
5
–2.23
–2.23
ns
6
–2.69
–2.69
ns
7
–3.08
–3.08
ns
8
–3.35
–3.35
ns
–1.67
–1.67
ns
2
–2.27
–2.27
ns
3
–2.59
–2.59
ns
4
–2.92
–2.92
ns
5
–2.89
–2.89
ns
6
–3.22
–3.22
ns
7
–3.52
–3.52
ns
8
–3.81
–3.81
ns
–1.60
–1.60
ns
2
–2.06
–2.06
ns
3
–2.46
–2.46
ns
4
–2.86
–2.86
ns
5
–2.88
–2.88
ns
6
–3.24
–3.24
ns
7
–3.55
–3.55
ns
8
–3.89
–3.89
ns
1.33
1.61
ns
1
-
-4
XC3S400A
1
1
セ ッ ト / リ セ ッ ト パルス幅
TRPW_IOB
IOB の SR 制御入力の最小パルス幅
-5
-
XC3S700A
XC3S1400A
すべて
メモ :
こ れ ら の値は、 表 8 お よ び表 11 に示す動作条件に基づいて、 表 27 に示す方法を使用 し てテ ス ト さ れてい ます。
1.
2.
3.
デー タ 入力に LVCMOS25 以外の信号規格を割 り 当てた場合、 セ ッ ト ア ッ プ タ イ ム を修正す る 必要があ り ます。 その場合は、 表 23 に記載 さ れ
てい る 適切な修正値を加算 し て く だ さ い。
デー タ 入力に LVCMOS25 以外の信号規格を割 り 当てた場合、 ホール ド タ イ ム を修正す る 必要があ り ます。 その場合は、 表 23 に記載 さ れてい
る 適切な修正値を減算 し て く だ さ い。 ホール ド タ イ ムが負の と き は、 ア ク テ ィ ブな ク ロ ッ ク エ ッ ジの前にデー タ を変更で き ます。
ス イ ッ チ特性 32
japan.xilinx.com
DS529-3 (v1.7) 2008 年 5 月 28 日
Product 製品仕様
R
DC 特性およびス イ ッ チ特性
表 21 : サン プル ウ ィ ン ド ウ ( ソ ース同期 )
シ ンボル
TSAMP
最大
単位
入力キ ャ プチ ャ サンプル ウ ィ ン ド ウ の値は、 アプ リ ケーシ ョ ン、 デバ イ ス、
パ ッ ケージ、 I/O 規格、 I/O 配置、 DCM 使用率、 お よ び ク ロ ッ ク バ ッ フ ァ に
よ り 異な る 。 特定アプ リ ケーシ ョ ンの値に関 し ては、 ザ イ リ ン ク ス ア ンサー
を参照。
• ザ イ リ ン ク ス ア ンサー #30879
ps
説明
IOB フ リ ッ プ フ ロ ッ プのセ ッ ト
ア ッ プお よ びホール ド キ ャ プ
チャ ウ ィ ン ド ウ
入力パス の伝搬時間
表 22 : IOB 入力パスの伝搬時間
ス ピー ド グ レー ド
シ ンボル
説明
条件
IFD_
DELAY_
VALUE
-5
-4
最大
最大
単位
XC3S50A
1.70
1.81
ns
XC3S200A
1.85
2.04
ns
XC3S400A
1.44
1.74
ns
XC3S700A
1.48
1.74
ns
XC3S1400A
1.50
1.97
ns
デバイ ス
伝搬時間
TIOPLI
デー タ が入力ピ ンか ら IFF ラ ッ チを
介 し て I 出力に到達す る ま での時間
( 入力遅延素子を使用 し ない )
DS529-3 (v1.7) 2008 年 5 月 28 日
Product 製品仕様
LVCMOS25(2)
japan.xilinx.com
0
ス イ ッ チ特性 33
R
DC 特性およびス イ ッ チ特性
表 22 : IOB 入力パスの伝搬時間
ス ピー ド グ レー ド
シ ンボル
TIOPLID
説明
条件
IFD_
DELAY_
VALUE
デー タ が入力ピ ンか ら IFF ラ ッ チを LVCMOS25(2)
介 し て I 出力に到達す る ま での時間
( 入力遅延素子を使用 )
-5
-4
最大
最大
単位
2.30
2.41
ns
2
3.24
3.35
ns
3
3.65
3.98
ns
4
4.18
4.55
ns
5
4.02
4.47
ns
6
4.86
5.32
ns
7
5.61
6.17
ns
8
6.11
6.75
ns
2.19
2.43
ns
2
2.86
3.16
ns
3
3.52
4.01
ns
4
4.02
4.60
ns
5
3.83
4.43
ns
6
4.70
5.46
ns
7
5.48
6.33
ns
8
5.99
6.94
ns
1.93
2.25
ns
2
2.57
2.90
ns
3
3.16
3.66
ns
4
3.63
4.19
ns
5
3.55
4.18
ns
6
4.34
5.03
ns
7
5.09
5.88
ns
8
5.58
6.42
ns
1.96
2.18
ns
2
2.76
3.06
ns
3
3.45
3.95
ns
4
3.97
4.54
ns
5
3.83
4.37
ns
6
4.74
5.42
ns
7
5.53
6.33
ns
8
6.06
6.96
ns
1
1
1
1
ス イ ッ チ特性 34
japan.xilinx.com
デバイ ス
XC3S50A
XC3S200A
XC3S400A
XC3S700A
DS529-3 (v1.7) 2008 年 5 月 28 日
Product 製品仕様
R
DC 特性およびス イ ッ チ特性
表 22 : IOB 入力パスの伝搬時間
ス ピー ド グ レー ド
シ ンボル
TIOPLID
説明
条件
IFD_
DELAY_
VALUE
デー タ が入力ピ ンか ら IFF ラ ッ チを LVCMOS25(2)
介 し て I 出力に到達す る ま での時間
( 入力遅延素子を使用 )
-5
-4
最大
最大
単位
1.93
2.40
ns
2
2.69
3.15
ns
3
3.52
3.99
ns
4
3.89
4.55
ns
5
3.95
4.42
ns
6
4.53
5.32
ns
7
5.30
6.21
ns
8
5.83
6.80
ns
1
デバイ ス
XC3S1400A
メモ :
こ れ ら の値は、 表 8 お よ び表 11 に示す動作条件に基づいて、 表 27 に示す方法を使用 し てテ ス ト さ れてい ます。
1.
2.
デー タ 入力に LVCMOS25 以外の信号規格を割 り 当てた場合、 伝搬時間を修正す る 必要があ り ます。 その場合は、 表 23 に記載 さ れてい る 適切な
修正値を加算 し て く だ さ い。
DS529-3 (v1.7) 2008 年 5 月 28 日
Product 製品仕様
japan.xilinx.com
ス イ ッ チ特性 35
R
DC 特性およびス イ ッ チ特性
入力 タ イ ミ ン グの調整
表 23 : IOSTANDARD によ る入力 タ イ ミ ングの修正値 ( 続き )
表 23 : IOSTANDARD によ る入力 タ イ ミ ン グの修正値
LVCMOS25 から変換する
場合に使用する信号規格
(IOSTANDARD)
加算する
修正値
LVCMOS25 から変換する
場合に使用する信号規格
ス ピー ド グレー ド
(IOSTANDARD)
-5
-4
単位
0.62
0.54
0
0.83
0.60
0.31
0.41
0.41
0.72
0.77
0.69
0.69
0.79
0.71
0.71
0.68
0.68
0.78
0.78
0.63
0.54
0
0.83
0.60
0.31
0.41
0.41
0.72
0.77
0.69
0.69
0.79
0.71
0.71
0.68
0.68
0.78
0.78
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
シ ングルエ ン ド 規格
LVTTL
LVCMOS33
LVCMOS25
LVCMOS18
LVCMOS15
LVCMOS12
PCI33_3
PCI66_3
HSTL_I
HSTL_III
HSTL_I_18
HSTL_II_18
HSTL_III_18
SSTL18_I
SSTL18_II
SSTL2_I
SSTL2_II
SSTL3_I
SSTL3_II
加算する
修正値
ス ピー ド グ レー ド
-5
-4
単位
0.76
0.79
0.79
0.78
0.79
0.78
0.79
0.79
0.77
0.79
0.79
0.79
0.74
0.72
1.05
0.72
1.05
0.71
0.71
0.74
0.75
1.06
1.06
0.76
0.79
0.79
0.78
0.79
0.78
0.79
0.79
0.77
0.79
0.79
0.79
0.74
0.72
1.05
0.72
1.05
0.71
0.71
0.74
0.75
1.06
1.06
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
差動規格
LVDS_25
LVDS_33
BLVDS_25
MINI_LVDS_25
MINI_LVDS_33
LVPECL_25
LVPECL_33
RSDS_25
RSDS_33
TMDS_33
PPDS_25
PPDS_33
DIFF_HSTL_I_18
DIFF_HSTL_II_18
DIFF_HSTL_III_18
DIFF_HSTL_I
DIFF_HSTL_III
DIFF_SSTL18_I
DIFF_SSTL18_II
DIFF_SSTL2_I
DIFF_SSTL2_II
DIFF_SSTL3_I
DIFF_SSTL3_II
メモ :
1. こ れ ら の値は、 表 8、 表 11 お よ び表 13 に示す動作条件に基づいて、
表 27 に示す方法を使用 し てテ ス ト さ れてい ます。
2. こ こ に示す修正値は、 LVCMOS25 規格に対 し て指定 さ れた入力パ
ス時間を、 その他の信号規格に対応す る 値に変換す る ために使用 し
ます。
ス イ ッ チ特性 36
japan.xilinx.com
DS529-3 (v1.7) 2008 年 5 月 28 日
Product 製品仕様
R
DC 特性およびス イ ッ チ特性
出力伝搬時間
表 24 : IOB 出力パスの タ イ ミ ング
ス ピー ド グ レー ド
シ ンボル
デー タ が出力 さ れ る ま での時間
-4
条件
デバイ ス
最大
最大
単位
LVCMOS25(2)、
12mA 出力駆動電流、
Fast スルー レー ト
すべて
2.87
3.13
ns
LVCMOS25(2)、
12mA 出力駆動電流、
Fast スルー レー ト
すべて
2.78
2.91
ns
2.70
2.85
ns
LVCMOS25(2)、
12mA 出力駆動電流、
Fast スルー レー ト
すべて
3.63
3.89
ns
8.62
9.65
ns
説明
Clock-to-Output タ イ ム
TIOCKP
出力フ リ ッ プ フ ロ ッ プ (OFF) か ら 読み出す場合、
OCLK 入力のア ク テ ィ ブ エ ッ ジか ら 出力ピ ンに
-5
伝搬時間
TIOOP
デー タ が IOB の O 入力か ら 出力ピ ンに到達す る ま で
の時間
TIOOLP
デー タ が IOB の O 入力か ら OFF ラ ッ チを介 し て出力
ピ ンに到達す る ま での時間
セ ッ ト / リ セ ッ ト 時間
TIOSRP
TIOGSRQ
OFF の SR 入力がアサー ト さ れてか ら 、 出力ピ ン で
デー タ がセ ッ ト / リ セ ッ ト さ れ る ま での時間
STARTUP_SPARTAN3A プリ ミ ティ ブのグ ロ ーバル
セッ ト リ セッ ト (GSR) 入力がア サート さ れてから 、
出力ピ ン でデータ がセッ ト /リ セッ ト さ れる ま での時間
メモ :
こ れ ら の値は、 表 8 お よ び表 11 に示す動作条件に基づいて、 表 27 に示す方法を使用 し てテ ス ト さ れてい ます。
1.
2.
デー タ 出力に 12mA 駆動電流、 Fast ス ルー レー ト の LVCMOS25 以外の信号規格を割 り 当てた場合は、 こ れ ら の時間を修正す る 必要があ り ま
す。 その場合は、 表 26 に記載 さ れてい る 適切な修正値を加算 し て く だ さ い。
DS529-3 (v1.7) 2008 年 5 月 28 日
Product 製品仕様
japan.xilinx.com
ス イ ッ チ特性 37
R
DC 特性およびス イ ッ チ特性
ト ラ イ ス テー ト 出力伝搬時間
表 25 : IOB ト ラ イ ス テー ト パスの タ イ ミ ング
ス ピー ド グレー ド
シ ンボル
-5
-4
条件
デバイ ス
最大
最大
単
位
LVCMOS25、
12mA 出力駆動電流、
Fast スルー レー ト
すべて
1.13
1.39
ns
すべて
3.08
3.35
ns
LVCMOS25、
12mA 出力駆動電流、
Fast スルー レー ト
すべて
9.47
10.36
ns
LVCMOS25、
12mA 出力駆動電流、
Fast スルー レー ト
すべて
1.61
1.86
ns
すべて
3.57
3.82
ns
説明
同期出力イ ネーブル/デ ィ ス エーブル時間
TIOCKHZ
ト ラ イ ス テー ト フ リ ッ プ フ ロ ッ プ (TFF) の OTCLK
入力のア ク テ ィ ブ エ ッ ジか ら 出力ピ ンがハ イ イ ン
ピーダ ン ス状態にな る ま での
時間
TIOCKON(2)
TFF の OTCLK 入力のア ク テ ィ ブ エ ッ ジか ら 出力
ピ ンが有効なデー タ を駆動す る ま での時間
非同期出力イ ネーブル/デ ィ ス エーブル時間
TGTS
STARTUP_SPARTAN3A プリ ミ ティ ブのグロ ーバル
ト ラ イ ス テート (GTS) 入力がアサート さ れてから
出力ピ ン がハイ イ ン ピ ーダン ス 状態になる ま での時間
セ ッ ト / リ セ ッ ト 時間
TIOSRHZ
TFF の SR 入力がアサー ト さ れてか ら 出力ピ ンがハ イ
イ ン ピーダ ン ス状態にな る ま での時間
TIOSRON
(2)
TFF の SR 入力がアサー ト さ れか ら 出力ピ ンが有効な
デー タ を駆動す る ま での時間
メモ :
こ れ ら の値は、 表 8 お よ び表 11 に示す動作条件に基づいて、 表 27 に示す方法を使用 し てテ ス ト さ れてい ます。
1.
2.
デー タ 出力に 12mA 駆動電流、 Fast ス ルー レー ト の LVCMOS25 以外の信号規格を割 り 当てた場合は、 こ れ ら の時間を修正す る 必要があ り ま
す。 その場合は、 表 26 に記載 さ れてい る 適切な修正値を加算 し て く だ さ い。
ス イ ッ チ特性 38
japan.xilinx.com
DS529-3 (v1.7) 2008 年 5 月 28 日
Product 製品仕様
R
DC 特性およびス イ ッ チ特性
出力 タ イ ミ ン グ修正
表 26 : IOB の出力 タ イ ミ ング修正値 ( 続き )
表 26 : IOB の出力 タ イ ミ ング修正値
12mA 駆動電流、 Fast スルー
レー ト の LVCMOS25 から変換
する場合に使用する信号規格
(IOSTANDARD)
12mA 駆動電流、 Fast スルー
レー ト の LVCMOS25 から変換
する場合に使用する信号規格
加算する修正値
ス ピー ド グ レー ド
(IOSTANDARD)
-5
-4
単位
5.58
3.16
3.17
2.09
1.62
1.24
2.74
3.03
1.71
1.71
0.53
0.53
0.59
0.60
27.67
27.67
27.67
16.71
16.67
16.22
12.11
5.58
3.16
3.17
2.09
1.62
1.24
2.74
3.03
1.71
1.71
0.53
0.53
0.59
0.60
27.67
27.67
27.67
16.71
16.67
16.22
12.11
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
LVCMOS33
Slow
シ ングルエ ン ド 規格
LVTTL
Slow
Fast
QuietIO
2 mA
4 mA
6 mA
8 mA
12 mA
16 mA
24 mA
2 mA
4 mA
6 mA
8 mA
12 mA
16 mA
24 mA
2 mA
4 mA
6 mA
8 mA
12 mA
16 mA
24 mA
Fast
QuietIO
LVCMOS25
Slow
Fast
QuietIO
DS529-3 (v1.7) 2008 年 5 月 28 日
Product 製品仕様
japan.xilinx.com
加算する修正値
ス ピー ド グ レー ド
-5
-4
単位
2 mA
4 mA
6 mA
8 mA
12 mA
16 mA
24 mA
2 mA
4 mA
6 mA
8 mA
12 mA
16 mA
24 mA
2 mA
4 mA
6 mA
8 mA
12 mA
16 mA
24 mA
5.58
3.17
3.17
2.09
1.24
1.15
2.55
3.02
1.71
1.72
0.53
0.59
0.59
0.51
27.67
27.67
27.67
16.71
16.29
16.18
12.11
5.58
3.17
3.17
2.09
1.24
1.15
2.55
3.02
1.71
1.72
0.53
0.59
0.59
0.51
27.67
27.67
27.67
16.71
16.29
16.18
12.11
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
2 mA
5.33
5.33
ns
4 mA
2.81
2.81
ns
6 mA
2.82
2.82
ns
8 mA
1.14
1.14
ns
12 mA
1.10
1.10
ns
16 mA
0.83
0.83
ns
24 mA
2.26
2.26
ns
2 mA
4.36
4.36
ns
4 mA
1.76
1.76
ns
6 mA
1.25
1.25
ns
8 mA
0.38
0.38
ns
12 mA
0
0
ns
16 mA
0.01
0.01
ns
24 mA
0.01
0.01
ns
2 mA
25.92
25.92
ns
4 mA
25.92
25.92
ns
6 mA
25.92
25.92
ns
8 mA
15.57
15.57
ns
12 mA
15.59
15.59
ns
16 mA
14.27
14.27
ns
24 mA
11.37
11.37
ns
ス イ ッ チ特性 39
R
DC 特性およびス イ ッ チ特性
表 26 : IOB の出力 タ イ ミ ング修正値 ( 続き )
12mA 駆動電流、 Fast スルー
レー ト の LVCMOS25 から変換
する場合に使用する信号規格
(IOSTANDARD)
LVCMOS18
Slow
Fast
QuietIO
LVCMOS15
Slow
Fast
QuietIO
LVCMOS12
Slow
Fast
QuietIO
ス イ ッ チ特性 40
2 mA
4 mA
6 mA
8 mA
12 mA
16 mA
2 mA
4 mA
6 mA
8 mA
12 mA
16 mA
2 mA
4 mA
6 mA
8 mA
12 mA
16 mA
2 mA
4 mA
6 mA
8 mA
12 mA
2 mA
4 mA
6 mA
8 mA
12 mA
2 mA
4 mA
6 mA
8 mA
12 mA
2 mA
4 mA
6 mA
2 mA
4 mA
6 mA
2 mA
4 mA
6 mA
表 26 : IOB の出力 タ イ ミ ング修正値 ( 続き )
加算する修正値
12mA 駆動電流、 Fast スルー
レー ト の LVCMOS25 から変換
する場合に使用する信号規格
ス ピー ド グ レー ド
-5
-4
単位
4.48
3.69
2.91
1.99
1.57
1.19
3.96
2.57
1.90
1.06
0.83
0.63
24.97
24.97
24.08
16.43
14.52
13.41
5.82
3.97
3.21
2.53
2.06
5.23
3.05
1.95
1.60
1.30
34.11
25.66
24.64
22.06
20.64
7.14
4.87
5.67
6.77
5.02
4.09
50.76
43.17
37.31
4.48
3.69
2.91
1.99
1.57
1.19
3.96
2.57
1.90
1.06
0.83
0.63
24.97
24.97
24.08
16.43
14.52
13.41
5.82
3.97
3.21
2.53
2.06
5.23
3.05
1.95
1.60
1.30
34.11
25.66
24.64
22.06
20.64
7.14
4.87
5.67
6.77
5.02
4.09
50.76
43.17
37.31
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
(IOSTANDARD)
PCI33_3
PCI66_3
HSTL_I
HSTL_III
HSTL_I_18
HSTL_II_18
HSTL_III_18
SSTL18_I
SSTL18_II
SSTL2_I
SSTL2_II
SSTL3_I
SSTL3_II
加算する修正値
ス ピー ド グ レー ド
-5
-4
単位
0.34
0.34
0.78
1.16
0.35
0.30
0.47
0.40
0.30
0
–0.05
0
0.17
0.34
0.34
0.78
1.16
0.35
0.30
0.47
0.40
0.30
0
–0.05
0
0.17
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
差動規格
japan.xilinx.com
DS529-3 (v1.7) 2008 年 5 月 28 日
Product 製品仕様
R
DC 特性およびス イ ッ チ特性
表 26 : IOB の出力 タ イ ミ ング修正値 ( 続き )
12mA 駆動電流、 Fast スルー
レー ト の LVCMOS25 から変換
する場合に使用する信号規格
(IOSTANDARD)
LVDS_25
LVDS_33
BLVDS_25
MINI_LVDS_25
MINI_LVDS_33
LVPECL_25
LVPECL_33
RSDS_25
RSDS_33
TMDS_33
PPDS_25
PPDS_33
DIFF_HSTL_I_18
DIFF_HSTL_II_18
DIFF_HSTL_III_18
DIFF_HSTL_I
DIFF_HSTL_III
DIFF_SSTL18_I
DIFF_SSTL18_II
DIFF_SSTL2_I
DIFF_SSTL2_II
DIFF_SSTL3_I
DIFF_SSTL3_II
加算する修正値
ス ピー ド グ レー ド
-5
-4
単位
1.16
0.46
0.11
0.75
0.40
1.16
0.46
0.11
0.75
0.40
ns
ns
ns
ns
ns
入力のみ
1.42
0.58
0.46
1.07
0.63
0.43
0.41
0.36
1.01
0.54
0.49
0.41
0.82
0.09
1.16
0.28
1.42
0.58
0.46
1.07
0.63
0.43
0.41
0.36
1.01
0.54
0.49
0.41
0.82
0.09
1.16
0.28
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
メモ :
こ れ ら の値は、 表 8、 表 11 お よ び表 13 に示す動作条件に基づい
て、 表 27 に示す方法を使用 し て テ ス ト さ れてい ます。
1.
2.
こ こ に示す修正値は、 12mA 駆動電流、 Fast スルー レー ト の
LVCMOS25 規格に対 し て指定 さ れた出力パ スお よ び ト ラ イ ス テー
ト パ ス の タ イ ミ ン グ を、 その他の信号規格に対応す る 値に変換す
る ために使用 し ます。 出力がハ イ イ ン ピーダ ン ス状態にな る と き
に計測 さ れた値は修正 し ないで く だ さ い。
DS529-3 (v1.7) 2008 年 5 月 28 日
Product 製品仕様
japan.xilinx.com
ス イ ッ チ特性 41
R
DC 特性およびス イ ッ チ特性
タ イ ミ ング計測方法
る こ と を示 し 、VT は 0 に設定 し ます。 出力に も 入力 と 同 じ 計測点
(VM) が使用 さ れます。
プ ロ グ ラ マブル I/O で タ イ ミ ン グ パ ラ メ ー タ を計測す る 際、信号
規格に よ っ て テ ス ト 条件が異な り ます。 表 27 に各信号規格のテ
ス ト 条件を示 し ます。
入力 タ イ ミ ン グ を計測す る 方法は次の と お り です。 テ ス ト では、
Low ロ ジ ッ ク レベル (VL) と High ロ ジ ッ ク レベル (VH) の間で
振幅する 信号が入力に適用 さ れます。 ま た、信号規格に よ っ ては、
入力ス イ ッ チ し き い値を適切に設定す る ため、 そのバン ク にあ る
VREF ピ ンに対 し てバ イ ア ス電圧が必要な場合があ り ます。 通常、
入力信号 (VM) の計測点は VL お よ び VH の中間です。
VT (VREF)
FPGA Output
RT (RREF)
VM (VMEAS)
CL (CREF)
図 9 に出力テ ス ト の設定を示 し ます。 終端電圧 VT が終端抵抗 RT
に適用 さ れ、 も う 一端は出力に接続 さ れてい ます。 通常、 各規格
の RT お よ び VT には、 信号の反射が最小 と な る よ う に推奨 さ れ
る 標準値 が 使 用 さ れ ま す。
終 端 が 通 常 使 用 さ れ な い 規格
(LVCMOS、 LVTTL な ど ) では、 RT を 1MΩ に し て未接続であ
DS312-3_04_102406
メモ :
1. かっ こ 内に記載 さ れた名前は IBIS フ ァ イ
ルで使用 さ れます。
図 9 : 出力テ ス ト 設定
表 27 : I/O での タ イ ミ ング計測のテ ス ト 方法
入力
信号規格
(IOSTANDARD)
出力
入力 と 出力
VREF (V)
VL (V)
VH (V)
RT (Ω)
VT (V)
VM (V)
-
0
0
0
0
0
0
3.3
3.3
2.5
1.8
1.5
1.2
メモ 3
メモ 3
-
メモ 3
メモ 3
0.75
0.9
0.9
0.9
1.1
0.9
0.9
1.25
1.25
1.5
1.5
VREF – 0.5
VREF – 0.5
VREF – 0.5
VREF – 0.5
VREF – 0.5
VREF – 0.5
VREF – 0.5
VREF – 0.75
VREF – 0.75
VREF – 0.75
VREF – 0.75
VREF + 0.5
VREF + 0.5
VREF + 0.5
VREF + 0.5
VREF + 0.5
VREF + 0.5
VREF + 0.5
VREF + 0.75
VREF + 0.75
VREF + 0.75
VREF + 0.75
1M
1M
1M
1M
1M
1M
25
25
25
25
50
50
50
25
50
50
25
50
25
50
25
0
0
0
0
0
0
0
3.3
0
3.3
0.75
1.5
0.9
0.9
1.8
0.9
0.9
1.25
1.25
1.5
1.5
1.4
1.65
1.25
0.9
0.75
0.6
0.94
2.03
0.94
2.03
VREF
VREF
VREF
VREF
VREF
VREF
VREF
VREF
VREF
VREF
VREF
-
VICM – 0.125
VICM – 0.125
VICM – 0.125
VICM – 0.125
VICM – 0.125
VICM + 0.125
VICM + 0.125
VICM + 0.125
VICM + 0.125
VICM + 0.125
50
50
1M
50
50
1.2
1.2
0
1.2
1.2
VICM
VICM
VICM
VICM
VICM
シ ン グルエ ン ド 規格
LVTTL
LVCMOS33
LVCMOS25
LVCMOS18
LVCMOS15
LVCMOS12
PCI33_3
立ち上が り
立ち下が り
PCI66_3
立ち上が り
立ち下が り
HSTL_I
HSTL_III
HSTL_I_18
HSTL_II_18
HSTL_III_18
SSTL18_I
SSTL18_II
SSTL2_I
SSTL2_II
SSTL3_I
SSTL3_II
差動規格
LVDS_25
LVDS_33
BLVDS_25
MINI_LVDS_25
MINI_LVDS_33
ス イ ッ チ特性 42
japan.xilinx.com
DS529-3 (v1.7) 2008 年 5 月 28 日
Product 製品仕様
R
DC 特性およびス イ ッ チ特性
表 27 : I/O での タ イ ミ ング計測のテ ス ト 方法 ( 続き )
入力
信号規格
(IOSTANDARD)
LVPECL_25
LVPECL_33
RSDS_25
RSDS_33
TMDS_33
PPDS_25
PPDS_33
DIFF_HSTL_I
DIFF_HSTL_III
DIFF_HSTL_I_18
DIFF_HSTL_II_18
DIFF_HSTL_III_18
DIFF_SSTL18_I
DIFF_SSTL18_II
DIFF_SSTL2_I
DIFF_SSTL2_II
DIFF_SSTL3_I
DIFF_SSTL3_II
VREF (V)
0.75
0.9
0.9
0.9
1.1
0.9
0.9
1.25
1.25
1.5
1.5
出力
VL (V)
VICM – 0.3
VICM – 0.3
VICM – 0.1
VICM – 0.1
VICM – 0.1
VICM – 0.1
VICM – 0.1
VREF – 0.5
VREF – 0.5
VREF – 0.5
VREF – 0.5
VREF – 0.5
VREF – 0.5
VREF – 0.5
VREF – 0.5
VREF – 0.5
VREF – 0.5
VREF – 0.5
VH (V)
VICM + 0.3
VICM + 0.3
VICM + 0.1
VICM + 0.1
VICM + 0.1
VICM + 0.1
VICM + 0.1
VREF + 0.5
VREF + 0.5
VREF + 0.5
VREF + 0.5
VREF + 0.5
VREF + 0.5
VREF + 0.5
VREF + 0.5
VREF + 0.5
VREF + 0.5
VREF + 0.5
RT (Ω)
N/A
N/A
50
50
50
50
50
50
50
50
50
50
50
50
50
50
50
50
入力 と 出力
VT (V)
N/A
N/A
1.2
1.2
3.3
0.8
0.8
0.75
1.5
0.9
0.9
1.8
0.9
0.9
1.25
1.25
1.5
1.5
VM (V)
VICM
VICM
VICM
VICM
VICM
VICM
VICM
VREF
VREF
VREF
VREF
VREF
VREF
VREF
VREF
VREF
VREF
VREF
メモ :
こ の表で使用 し てい る シ ン ボルは次の と お り です。
VREF : 入力ス イ ッ チ し き い値を設定す る 参照電圧
VICM : 同相入力電圧
VM : 信号遷移時の計測点の電圧
VL : 入力ピ ンにおけ る Low レベル テ ス ト 電圧
VH : 入力ピ ンにおけ る High レベル テ ス ト 電圧
RT : 有効終端抵抗 (並行終端が不要な場合は 1MΩ)
VT : 終端電圧
1.
2.
3.
出力ピ ンの負荷容量 (CL) は、 すべての信号規格に対 し て 0pF です。
PCI 仕様に よ っ て決定 さ れます。
負荷容量 (CL) は、出力 と GND 間に接続 さ れます。ス ピー ド フ ァ
イ ルお よ びデー タ シー ト に記載 さ れたすべて の規格に対す る 出
力 タ イ ミ ン グは、 常に CL が 0 で あ る こ と を前提 と し てい ま す。
ま た、 すべての計測でハ イ イ ン ピーダ ン ス プ ロ ーブ (1pF 未満)
DS529-3 (v1.7) 2008 年 5 月 28 日
Product 製品仕様
が使用 さ れます。 こ れ ら の計測値か ら テ ス ト ベンチに よ る 遅延が
差 し 引かれ、 ス ピー ド フ ァ イ ルお よ びデー タ シー ト の最終的な
タ イ ミ ン グ値が算出 さ れます。
japan.xilinx.com
ス イ ッ チ特性 43
R
DC 特性およびス イ ッ チ特性
IBIS モデルを使用 し たア プ リ ケーシ ョ ン で
の負荷条件のシ ミ ュ レーシ ョ ン
IBIS モデルを使用 し てシ ミ ュ レーシ ョ ン を実行す る と 、タ イ ミ ン
グ遅延を最 も 正確に予測で き ま す。 IBIS モデルでのパ ラ メ ー タ
(VREF、 RREF、 お よ び VMEAS) は、 表 27 で使用 さ れてい る パ ラ
メ ー タ (VT、 RT、 お よ び VM) に直接対応 し ます。 IBIS モデルの
VREF (終端電圧) と 表に記載 さ れてい る VREF (入力ス イ ッ チ し き
い値) は異 な る こ と に注意 し て く だ さ い。 4 番目のパ ラ メ ー タ
CREF は常に 0 です。 こ れ ら 4 つのパ ラ メ ー タ に よ っ て、 関連す
る すべての出力テ ス ト 条件を示 し ます。 IBIS モデルは、 ザ イ リ ン
アプ リ ケーシ ョ ンの遅延は、 負荷条件に従っ て次の よ う にシ ミ ュ
レーシ ョ ン し ます。
1.
出力 ド ラ イ バを図 9 に示すテ ス ト 設定に接続 し 、 必要な信
号規格のシ ミ ュ レーシ ョ ン を実行 し ます。 表 27 に記載 さ れ
てい る VT 、 RT 、 お よ び VM のパ ラ メ ー タ 値を使用 し ます。
CREF は 0 です。
2.
VM への時間を記録 し ます。
3.
出力 ド ラ イ バを負荷のあ る PCB ト レース に接続 し 、 同 じ 信
号規格のシ ミ ュ レーシ ョ ン を実行 し ます。 適切な IBIS モデ
ル (VREF、 RREF、 CREF、 お よ び VMEAS 値を含む) ま たは
負荷を表す容量値を使用 し ます。
4.
VMEAS への時間を記録 し ます。
5.
手順 2 お よ び 4 の結果を比較 し 、 遅延の増加 ( ま たは減少)
を適切な出力規格調整値 (表 26) に加算 ( ま たは減算) し て、
PCB ト レース の ワ ース ト ケース遅延を算出 し ます。
ク ス開発 ソ フ ト ウ ェ アお よ び次の リ ン ク か ら 入手可能です。
japan.xilinx.com/support/download/index.htm
同時ス イ ッ チ出力ガ イ ド ラ イ ン
こ のセ ク シ ョ ンでは、許容可能な同時ス イ ッ チ出力 (SSO) の最大
数に関する ガ イ ド ラ イ ン を示 し ます。 こ のガ イ ド ラ イ ンでは、 各
出力信号規格で、 安全な ス イ ッ チ ノ イ ズ レ ベル を保ち なが ら 同
時に同方向に ス イ ッ チ可能なユーザー I/O ピ ンの最大数について
説明 し ます。 前述のテ ス ト 条件で こ れ ら のガ イ ド ラ イ ン を満たす
こ と に よ っ て、 FPGA の動作におけ る グ ラ ン ド お よ び電源バ ウ ン
ス の影響を回避で き ます。
グ ラ ン ド お よ び電源バ ウ ン ス は、 多数の出力が同時に同方向に ス
イ ッ チす る 場合に発生 し ます。 すべての出力駆動 ト ラ ン ジ ス タ に
よ っ て、 同相電圧 レ ールに電流が流れ ま す。 つ ま り 、 Low か ら
High への遷移に よ り VCCO レールに電流が流れ、High か ら Low
への遷移に よ り GND レールに電流が流れます。 こ れ ら が合計 さ
れた過渡電流に よ っ て、ダ イ パ ッ ド と 電源ま たはグ ラ ン ド リ タ ー
ン間にあ る イ ン ダ ク タ ン ス に電圧差が生 じ ます。 イ ン ダ ク タ ン ス
はボ ンデ ィ ン グ ワ イ ヤ、パ ッ ケージ リ ー ド フ レーム、お よ びパ ッ
ケージ内のその他の信号配線に よ っ て変化 し ます。 ま た、 PCB 上
での浮遊 イ ン ダ ク タ ン スお よ びレ シーバでの容量負荷に よ っ て も
SSO ノ イ ズ レベルは変動 し ます。 SSO に よ り 発生す る すべての
電圧は、 内部 ス イ ッ チ ノ イ ズ マージ ン、 そ し て信号の質に影響
を及ぼ し ます。
表 28 お よ び表 29 に、 基本的な SSO ガ イ ド ラ イ ン を示 し ま す。
表 28 で は、 デ バ イ ス / パ ッ ケ ー ジ の 各 組 み 合 わ せ に 対す る
VCCO/GND ペア数を示 し ます。 こ のペアは特性に基づいてお り 、
物理的なペア数 と は一致 し ない場合があ り ま す。 表 29 には、 各
出力信号規格お よ び駆動強度に対 し て 1 つの I/O バン ク 内にあ る
各 VCCO/GND ペア で同時に同方向に ス イ ッ チ可能な最大 SSO
ス イ ッ チ特性 44
数を示 し ます。 表 29 は、 パ ッ ケージの種類、 スルー レー ト 、 出
力駆動電流で分類 さ れてい ます。 ま た、 SSO 数は I/O バン ク に よ
り 指定 さ れます。 通常、 左右の I/O バン ク (バン ク 1 お よ び 3) は
高い出力駆動電流をサポー ト し ます。
1 つの I/O バン ク 内で許容 さ れ る SSO の最大数を算出す る には、
表 28 お よ び表 29 か ら 適切な値を乗算 し て く だ さ い。 SSO ガ イ
ド ラ イ ンに示す値を超過す る と 、電源ま たはグ ラ ン ド バ ウ ン ス の
増加、 シ グナル イ ン テ グ リ テ ィ の低下、 ま たはシ ス テ ム ジ ッ タ
の増加を引 き 起 こ す場合があ り ます。
SSOMAX/IO バン ク = 表 28 x 表 29
最大 SSO の推奨数は、 FPGA がプ リ ン ト 基板にはんだ付け さ れ、
そ の基板が適切に設計 さ れて い る こ と を 前提 と し て い ま す。 ソ
ケ ッ ト に装着 し た FPGA では ソ ケ ッ ト に よ る リ ー ド イ ン ダ ク タ
ン ス が問題 と な る ため、 SSO 値は こ の よ う な FPGA には適用 さ
れません。
SSO 値は、 VCCAUX が 3.3V であ る こ と が前提です。 VCCAUX を
2.5V に設定 し た場合、 SSO の特性は向上 し ます。
QF ( ク ワ ッ ド フ ラ ッ ト ) パ ッ ケージ (VQ/TQ) の リ ー ド イ ン ダ ク
タ ン スは BGA ( ボール グ リ ッ ド ア レ イ ) パ ッ ケージ (FG) よ り も
大 き いため、 許容 さ れ る SSO 数は QF パ ッ ケージの方が少な く
な り ま す。 同時 ス イ ッ チ出力が多数あ る ア プ リ ケーシ ョ ン には、
BGA パ ッ ケージの使用を推奨 し ます。
japan.xilinx.com
DS529-3 (v1.7) 2008 年 5 月 28 日
Product 製品仕様
R
DC 特性およびス イ ッ チ特性
表 28 : 各バン クの VCCO/GND ペア数
パ ッ ケージの種類 ( 鉛フ リ ーを含む )
デバイ ス
XC3S50A
XC3S200A
XC3S400A
XC3S700A
XC3S1400A
VQ100
1
1
–
–
–
DS529-3 (v1.7) 2008 年 5 月 28 日
Product 製品仕様
TQ144
2
–
–
–
–
FT256
3
4
4
4
4
FG320
–
4
4
–
–
japan.xilinx.com
FG400
–
–
5
5
–
FG484
–
–
–
5
6
FG676
–
–
–
–
9
ス イ ッ チ特性 45
R
DC 特性およびス イ ッ チ特性
表 29 : VCCO-GND ペア ご と の同時ス イ ッ チ出力の推奨数
(VCCAUX=3.3V)
表 29 : VCCO-GND ペア ご と の同時ス イ ッ チ出力の推奨数
(VCCAUX=3.3V) ( 続き )
パ ッ ケージの種類
パ ッ ケージの種類
VQ100、
TQ144
信号規格
(IOSTANDARD)
FT256、
FG320、
FG400、
FG484、
FG676
上下
左右
上下
左右
( バン
ク 0、
2)
( バン
ク 1、
3)
( バン
ク 0、
2)
( バン
ク 1、
3)
20
10
10
6
6
5
4
10
6
5
3
3
3
2
40
24
20
16
12
9
9
20
10
10
6
6
5
4
10
6
5
3
3
3
2
40
24
20
16
12
9
9
60
41
29
22
13
11
9
10
6
5
3
3
3
2
80
48
36
27
16
13
12
60
41
29
22
13
11
9
10
6
5
3
3
3
2
80
48
36
27
16
13
12
シ ングルエ ン ド 規格
LVTTL
Slow
2
4
6
8
12
16
24
Fast
2
4
6
8
12
16
24
QuietIO 2
4
6
8
12
16
24
ス イ ッ チ特性 46
VQ100、
TQ144
信号規格
(IOSTANDARD)
LVCMOS33 Slow
2
4
6
8
12
16
24
Fast
2
4
6
8
12
16
24
QuietIO 2
4
6
8
12
16
24
japan.xilinx.com
FT256、
FG320、
FG400、
FG484、
FG676
上下
左右
上下
左右
( バン
ク 0、
2)
24
14
11
10
9
8
–
10
8
5
4
4
2
–
36
32
24
16
16
12
–
( バン
ク 1、
3)
24
14
11
10
9
8
8
10
8
5
4
4
2
2
36
32
24
16
16
12
10
( バン
ク 0、
2)
76
46
27
20
13
10
–
10
8
5
4
4
2
–
76
46
32
26
18
14
–
( バン
ク 1、
3)
76
46
27
20
13
10
9
10
8
5
4
4
2
2
76
46
32
26
18
14
10
DS529-3 (v1.7) 2008 年 5 月 28 日
Product 製品仕様
R
DC 特性およびス イ ッ チ特性
表 29 : VCCO-GND ペア ご と の同時ス イ ッ チ出力の推奨数
(VCCAUX=3.3V) ( 続き )
表 29 : VCCO-GND ペア ご と の同時ス イ ッ チ出力の推奨数
(VCCAUX=3.3V) ( 続き )
パ ッ ケージの種類
VQ100、
TQ144
信号規格
(IOSTANDARD)
LVCMOS25 Slow
2
4
6
8
12
16
24
Fast
2
4
6
8
12
16
24
QuietIO 2
4
6
8
12
16
24
パ ッ ケージの種類
FT256、
FG320、
FG400、
FG484、
FG676
VQ100、
TQ144
FT256、
FG320、
FG400、
FG484、
FG676
上下
左右
上下
左右
上下
左右
上下
左右
( バン
ク 0、
2)
16
10
8
7
6
–
–
12
10
8
6
3
–
–
36
30
24
20
12
–
–
( バン
ク 1、
3)
16
10
8
7
6
6
5
12
10
8
6
3
3
2
36
30
24
20
12
12
8
( バン
ク 0、
2)
76
46
33
24
18
–
–
18
14
6
6
3
–
–
76
60
48
36
36
–
–
( バン
ク 1、
3)
76
46
33
24
18
11
7
18
14
6
6
3
3
2
76
60
48
36
36
36
8
( バン
ク 0、
2)
13
8
8
7
–
–
13
8
7
4
–
–
30
24
20
16
–
–
12
7
7
–
–
10
7
6
–
–
30
21
18
–
–
( バン
ク 1、
3)
13
8
8
7
5
5
13
8
7
4
4
3
30
24
20
16
12
12
12
7
7
6
5
10
7
6
4
3
30
21
18
12
12
( バン
ク 0、
2)
64
34
22
18
–
–
18
9
7
4
–
–
64
64
48
36
–
–
55
31
18
–
–
25
10
6
–
–
70
40
31
–
–
( バン
ク 1、
3)
64
34
22
18
13
10
18
9
7
4
4
3
64
64
48
36
36
24
55
31
18
15
10
25
10
6
4
3
70
40
31
31
20
DS529-3 (v1.7) 2008 年 5 月 28 日
Product 製品仕様
信号規格
(IOSTANDARD)
LVCMOS18 Slow
2
4
6
8
12
16
Fast
2
4
6
8
12
16
QuietIO 2
4
6
8
12
16
LVCMOS15 Slow
2
4
6
8
12
Fast
2
4
6
8
12
QuietIO 2
4
6
8
12
japan.xilinx.com
ス イ ッ チ特性 47
R
DC 特性およびス イ ッ チ特性
表 29 : VCCO-GND ペア ご と の同時ス イ ッ チ出力の推奨数
(VCCAUX=3.3V) ( 続き )
表 29 : VCCO-GND ペア ご と の同時ス イ ッ チ出力の推奨数
(VCCAUX=3.3V) ( 続き )
パ ッ ケージの種類
VQ100、
TQ144
信号規格
(IOSTANDARD)
LVCMOS12 Slow
2
4
6
Fast
2
4
6
QuietIO 2
4
6
PCI33_3
PCI66_3
HSTL_I
HSTL_III
HSTL_I_18
HSTL_II_18
HSTL_III_18
SSTL18_I
SSTL18_II
SSTL2_I
SSTL2_II
SSTL3_I
SSTL3_II
パ ッ ケージの種類
FT256、
FG320、
FG400、
FG484、
FG676
上下
左右
上下
左右
上下
左右
上下
左右
( バン
ク 0、
2)
17
–
–
12
–
–
36
–
–
9
–
–
–
13
–
8
7
–
10
–
7
5
( バン
ク 1、
3)
17
13
10
9
9
9
36
33
27
9
9
11
7
13
5
8
13
3
10
6
8
6
( バン
ク 0、
2)
40
–
–
31
–
–
55
–
–
16
–
–
–
17
–
10
7
–
18
–
8
6
( バン
ク 1、
3)
40
25
18
31
13
9
55
36
36
16
13
20
8
17
5
8
15
9
18
9
10
7
( バン
ク 0、
2)
6
–
4
3
–
5
–
3
2
( バン
ク 1、
3)
6
2
4
6
1
5
3
4
3
( バン
ク 0、
2)
8
–
5
3
–
9
–
4
3
( バン
ク 1、
3)
8
2
4
7
1
9
4
5
3
差動規格 (I/O ペア またはチ ャ ネルの数 )
LVDS_25
LVDS_33
BLVDS_25
MINI_LVDS_25
MINI_LVDS_33
LVPECL_25
LVPECL_33
RSDS_25
RSDS_33
TMDS_33
PPDS_25
PPDS_33
DIFF_HSTL_I
DIFF_HSTL_III
ス イ ッ チ特性 48
VQ100、
TQ144
FT256、
FG320、
FG400、
FG484、
FG676
8
8
1
8
8
8
8
8
8
8
–
–
–
22
–
27
1
4
–
22
–
27
Input Only
Input Only
–
22
–
27
–
27
–
22
–
27
5
–
3
–
–
–
4
–
–
信号規格
(IOSTANDARD)
DIFF_HSTL_I_18
DIFF_HSTL_II_18
DIFF_HSTL_III_18
DIFF_SSTL18_I
DIFF_SSTL18_II
DIFF_SSTL2_I
DIFF_SSTL2_II
DIFF_SSTL3_I
DIFF_SSTL3_II
メモ :
1.
2.
3.
すべての I/O 規格がすべての I/O バン ク でサポー ト さ れてい
る わけではあ り ません。 左右のバン ク (I/O バン ク 1 お よ び
3) は上下バン ク (I/O バン ク 0 お よ び 2) よ り 高い出力駆動電
流をサポー ト し てい ます。 同様に、 真の差動出力規格
(LVDS、 RSDS、 PPDS、 miniLVDS、 お よ び TMDS な ど )
は上下バン ク (I/O バン ク 0 お よ び 2) のみでサポー ト さ れて
い ます。 詳細は、 UG331 : 『Spartan-3 ジ ェ ネ レーシ ョ ン
FPGA ユーザー ガ イ ド 』 を参照 し て く だ さ い。
こ の表に示す推奨値は、 適切なボー ド レ イ ア ウ ト を前提 と
し てい ます。 こ こ で 各 VCCO お よ び GND ピ ンの PCB ト
レース と ラ ン ド イ ン ダ ク タ ン ス の合計は 1.0 nH、 レ シーバ
の容量負荷は 15pF です。 テ ス ト の制限は、 各 I/O 規格の
VIL/VIH 電圧の制限です。
1 つのバン ク にあ る I/O に複数の信号規格を割 り 当て る 場
合、 WASSO (Weighted Average SSO) の算出については、
XAPP689 : 『大規模 FPGA のグ ラ ン ド バ ウ ン ス の管理』 を
参照 し て く だ さ い。
–
–
–
–
–
10
4
japan.xilinx.com
DS529-3 (v1.7) 2008 年 5 月 28 日
Product 製品仕様
R
DC 特性およびス イ ッ チ特性
コ ン フ ィ ギ ャ ブル ロ ジ ッ ク ブ ロ ッ ク (CLB) の タ イ ミ ン グ
表 30 : CLB (SLICEM) の タ イ ミ ング
ス ピー ド グ レー ド
-5
シ ンボル
説明
Clock-to-Output タ イ ム
TCKO
FFX (FFY) フ リ ッ プ フ ロ ッ プか ら 読み出す場合、
CLK 入力のア ク テ ィ ブ エ ッ ジか ら XQ (YQ) 出力に
-4
最小
最大
最小
最大
単位
–
0.60
–
0.68
ns
0.18
–
0.36
–
ns
1.58
–
1.88
–
ns
0
–
0
–
ns
0
–
0
–
ns
–
0.75
–
ns
デー タ が出力 さ れ る ま での時間
セ ッ ト ア ッ プ タ イム
TAS
CLB の CLK 入力のア ク テ ィ ブ エ ッ ジ ま でに、 F ま
たは G 入力でデー タ が安定 し ていなければな ら ない
時間
TDICK
CLB の CLK 入力のア ク テ ィ ブ エ ッ ジ ま でに、 BX
ま たは BY でデー タ が安定 し ていなければな ら ない
時間
ホール ド タ イ ム
TAH
CLK 入力のア ク テ ィ ブ エ ッ ジか ら 、 F ま たは G 入
力でデー タ を保持 し ておかなければな ら ない時間
TCKDI
CLK 入力のア ク テ ィ ブ エ ッ ジか ら 、 BX ま たは BY
入力でデー タ を保持 し ておかなければな ら ない時間
ク ロ ッ ク タ イ ミ ング
TCH
CLB の CLK 信号の High パルス幅
0.63
TCL
CLK 信号の Low パルス幅
0.63
–
0.75
–
ns
ト グル周波数 ( エ ク ス ポー ト 制御用)
0
770
0
667
MHz
デー タ が CLB の F (G) 入力か ら X (Y) 出力に到達す
る ま での時間
–
0.62
–
0.71
ns
1.33
–
1.61
–
ns
FTOG
伝搬時間
TILO
セ ッ ト / リ セ ッ ト パルス幅
TRPW_CLB
CLB の SR 入力の High ま たは Low パルス の 最小幅
メモ :
こ の表に記載 さ れてい る 値は、 表 8 に示す条件に基づいてい ます。
1.
DS529-3 (v1.7) 2008 年 5 月 28 日
Product 製品仕様
japan.xilinx.com
ス イ ッ チ特性 49
R
DC 特性およびス イ ッ チ特性
表 31 : CLB 分散 RAM のス イ ッ チ特性
-5
シ ンボル
説明
Clock-to-Output タ イ ム
TSHCKO
CLK 入力のア ク テ ィ ブ エ ッ ジか ら 分散 RAM にデー タ が出力
さ れ る ま での時間
-4
最小
最大
最小
最大
単位
–
1.69
–
2.01
ns
セ ッ ト ア ッ プ タ イム
TDS
分散 RAM の CLK 入力のア ク テ ィ ブ エ ッ ジ ま でに、 BX ま た
は BY 入力でデー タ が安定 し ていなければな ら ない時間
–0.07
–
–0.02
–
ns
TAS
分散 RAM の CLK 入力のア ク テ ィ ブ エ ッ ジ ま でに、 F/G ア ド
レ ス入力が安定 し ていなければな ら ない時間
0.18
–
0.36
–
ns
TWS
分散 RAM の CLK 入力のア ク テ ィ ブ エ ッ ジ ま でに、 ラ イ ト イ
ネーブル入力が安定 し ていなければな ら ない時間
0.30
–
0.59
–
ns
TDH
分散 RAM の CLK 入力のア ク テ ィ ブ エ ッ ジか ら 、 BX ま たは
BY デー タ 入力でデー タ を保持 し ておかなければな ら ない時間
0.13
–
0.13
–
ns
TAH、 TWH
分散 RAM の CLK 入力のア ク テ ィ ブ エ ッ ジか ら 、 F/G ア ド レ
ス入力ま たは ラ イ ト イ ネーブル入力でデー タ を保持 し ておかな
ければな ら ない時間
0.01
–
0.01
–
ns
CLK 入力におけ る High ま たは Low パルス の最小幅
0.88
–
1.01
–
ns
ホール ド タ イ ム
ク ロ ッ ク パルス幅
TWPH、 TWPL
メモ :
こ の表に記載 さ れてい る 値は、 表 8 に示す条件に基づいてい ます。
1.
表 32 : CLB シ フ ト レ ジ ス タ のス イ ッ チ特性
-5
-4
最小
最大
最小
最大
単位
–
4.11
–
4.82
ns
シ フ ト レ ジ ス タ の CLK 入力のア ク テ ィ ブ エ ッ ジ ま でに、 BX
ま たは BY 入力でデー タ が安定 し ていなければな ら ない時間
0.13
–
0.18
–
ns
シ フ ト レ ジ ス タ の CLK 入力のア ク テ ィ ブ エ ッ ジか ら 、 BX
ま たは BY 入力でデー タ を保持 し ておかなければな ら ない時間
0.16
–
0.16
–
ns
CLK 入力におけ る High ま たは Low パルス の最小幅
0.90
–
1.01
–
ns
シ ンボル
説明
Clock-to-Output タ イ ム
TREG
CLK 入力のア ク テ ィ ブ エ ッ ジか ら シ フ ト レ ジ ス タ 出力にデー
タ が出力 さ れ る ま での時間
セ ッ ト ア ッ プ タ イム
TSRLDS
ホール ド タ イ ム
TSRLDH
ク ロ ッ ク パルス幅
TWPH、 TWPL
メモ :
こ の表に記載 さ れてい る 値は、 表 8 に示す条件に基づいてい ます。
1.
ス イ ッ チ特性 50
japan.xilinx.com
DS529-3 (v1.7) 2008 年 5 月 28 日
Product 製品仕様
R
DC 特性およびス イ ッ チ特性
ク ロ ッ ク バ ッ フ ァ / マルチ プ レ クサのス イ ッ チ特性
表 33 : ク ロ ッ ク分配のス イ ッ チ特性
最大
ス ピー ド グレー ド
説明
シ ンボル
最小
-5
-4
単位
グ ロ ーバル ク ロ ッ ク バ ッ フ ァ (BUFG、 BUFGMUX、 BUFGCE)
の I 入力か ら O 出力ま での遅延
TGIO
–
0.22
0.23
ns
グ ロ ーバル ク ロ ッ ク マルチプ レ ク サ (BUFGMUX) のセ レ ク ト
入力 (S) の I0 お よ び I1 入力に対す る セ ッ ト ア ッ プ タ イ ム
(BUFGCE の CE イ ネーブル入力 と 同様)
TGSI
–
0.56
0.63
ns
FBUFG
0
350(2)
334
MHz
グ ロ ーバル バ ッ フ ァ に分配 さ れた信号の最大周波数
メモ :
こ の表に記載 さ れてい る 値は、 表 8 に示す条件に基づいてい ます。
一部のデバ イ ス / パ ッ ケージの組み合わせに対 し て SCD 4103 を使用 し た場合は 375MHz にな り ます。 詳細は、 ザ イ リ ン ク ス ま でお問い合わせ
く だ さ い。
1.
2.
DS529-3 (v1.7) 2008 年 5 月 28 日
Product 製品仕様
japan.xilinx.com
ス イ ッ チ特性 51
R
DC 特性およびス イ ッ チ特性
18 X 18 エ ンベデ ッ ド 乗算器の タ イ ミ ング
表 34 : 18 X 18 エ ンベデ ッ ド 乗算器の タ イ ミ ング
ス ピー ド グ レー ド
-5
-4
説明
最小
最大
最小
最大
単位
18 ビ ッ ト 入力お よ び 36 ビ ッ ト の製品 (AREG、 BREG お よ び
PREG レ ジ ス タ 未使用) の場合の A お よ び B 入力か ら P 出力ま で
–
4.36
–
4.88
ns
–
0.84
–
1.30
ns
–
4.44
–
4.97
ns
3.56
–
3.98
–
ns
シ ンボル
組み合わせ遅延
TMULT
の組み合わせ乗算伝搬遅延
Clock-to-Output タ イ ム
TMSCKP_P
PREG レ ジ ス タ (2、 3) を使用す る 場合、 CLK 入力のア ク テ ィ ブ
エ ッ ジか ら P 出力に有効なデー タ が出力 さ れ る ま での
Clock-to-Output 遅延
TMSCKP_A
AREG ま たは BREG レ ジ ス タ (2、 4) を使用す る 場合、 CLK 入力の
ア ク テ ィ ブ エ ッ ジか ら P 出力に有効なデー タ が出力 さ れ る ま での
TMSCKP_B
Clock-to-Output 遅延
セ ッ ト ア ッ プ タ イム
TMSDCK_P
PREG 出力レ ジ ス タ のみを使用す る 場合 (AREG、 BREG レ ジ ス タ
は未使用)(3)、 CLK のア ク テ ィ ブ エ ッ ジか ら A ま たは B 入力で
デー タ が安定 し ていなければな ら ない時間
TMSDCK_A
AREG 入力レ ジ ス タ (4) を使用す る 場合、 CLK のア ク テ ィ ブ エ ッ
ジか ら A 入力でデー タ が安定 し ていなければな ら ない時間
0.00
–
0.00
–
ns
TMSDCK_B
BREG 入力レ ジ ス タ (4) を使用す る 場合、 CLK のア ク テ ィ ブ
エ ッ ジか ら B 入力でデー タ が安定 し ていなければな ら ない時間
0.00
–
0.00
–
ns
PREG 出力レ ジ ス タ のみを使用す る 場合 (AREG、 BREG レ ジ ス タ
は未使用 )(3)、 CLK のア ク テ ィ ブ エ ッ ジか ら A ま たは B 入力で
0.00
–
0.00
–
ns
TMSCKD_A
AREG 入力レ ジ ス タ (4) を使用す る 場合、 CLK のア ク テ ィ ブ エ ッ
ジか ら A 入力でデー タ を保持 し ておかなければな ら ない時間
0.35
–
0.45
–
ns
TMSCKD_B
BREG 入力レ ジ ス タ (4) を使用す る 場合、 CLK のア ク テ ィ ブ
エ ッ ジか ら B 入力でデー タ を保持 し ておかなければな ら ない時間
0.35
–
0.45
–
ns
AREG お よ び BREG 入力レ ジ ス タ と PREG 出力レ ジ ス タ (1) を使
用す る 2 ス テージ 18 X 18 乗算器の内部動作周波数
0
280
0
250
MHz
ホール ド タ イ ム
TMSCKD_P
デー タ を保持 し ておかなければな ら ない時間
ク ロ ッ ク周波数
FMULT
メモ :
1.
2.
3.
4.
5.
18 ビ ッ ト 未満の入力デー タ を乗算す る 場合、 組み合わせ遅延は減少 し 、 パ イ プ ラ イ ンのパフ ォーマ ン ス は向上 し ます。
PREG レ ジ ス タ は、 通常シ ン グル ス テージお よ び 2 ス テージのパ イ プ ラ イ ン乗算 イ ンプ リ メ ン テーシ ョ ンの両方で使用 さ れます。
PREG レ ジ ス タ は、 通常シ ン グル ス テージ乗算器を推論す る 際に使用 さ れます。
入力レ ジ ス タ AREG お よ び BREG は、 通常 2 ス テージ乗算器を推論す る 際に使用 さ れます。
こ の表に記載 さ れてい る 値は、 表 8 に示す条件に基づいてい ます
ス イ ッ チ特性 52
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DS529-3 (v1.7) 2008 年 5 月 28 日
Product 製品仕様
R
DC 特性およびス イ ッ チ特性
ブ ロ ッ ク RAM の タ イ ミ ング
表 35 : ブ ロ ッ ク RAM の タ イ ミ ング
ス ピー ド グレー ド
-5
シ ンボル
説明
Clock-to-Output タ イ ム
TRCKO
ブ ロ ッ ク RAM か ら 読み出す場合、 CLK 入力のア ク テ ィ ブ
エ ッ ジか ら DOUT 出力にデー タ が出力 さ れ る ま での時間
-4
最小
最大
最小
最大
単位
–
2.06
–
2.49
ns
セ ッ ト ア ッ プ タ イム
TRCCK_ADDR
ブ ロ ッ ク RAM の CLK 入力のア ク テ ィ ブ エ ッ ジ ま でに、
ADDR 入力でデー タ が安定 し ていなければな ら ない時間
0.32
–
0.36
–
ns
TRDCK_DIB
ブ ロ ッ ク RAM の CLK 入力のア ク テ ィ ブ エ ッ ジ ま でに、
DIN 入力でデー タ が安定 し ていなければな ら ない時間
0.28
–
0.31
–
ns
TRCCK_ENB
ブ ロ ッ ク RAM の CLK 入力のア ク テ ィ ブ エ ッ ジ ま でに、
EN 入力でデー タ が安定 し ていなければな ら ない時間
0.69
–
0.77
–
ns
TRCCK_WEB
ブ ロ ッ ク RAM の CLK 入力のア ク テ ィ ブ エ ッ ジ ま でに、
WE 入力でデー タ が安定 し ていなければな ら ない時間
1.12
–
1.26
–
ns
0
–
0
–
ns
0
–
0
–
ns
0
–
0
–
ns
0
–
0
–
ns
ホール ド タ イ ム
TRCKC_ADDR
CLK 入力のア ク テ ィ ブ エ ッ ジか ら 、 ADDR 入力でデー タ
を保持 し ておかなければな ら ない時間
TRCKD_DIB
CLK 入力のア ク テ ィ ブ エ ッ ジか ら 、 DIN 入力でデー タ を
保持 し ておかなければな ら ない時間
TRCKC_ENB
CLK 入力のア ク テ ィ ブ エ ッ ジか ら 、 EN 入力でデー タ を
保持 し ておかなければな ら ない時間
TRCKC_WEB
CLK 入力のア ク テ ィ ブ エ ッ ジか ら 、 WE 入力でデー タ を
保持 し ておかなければな ら ない時間
ク ロ ッ ク タ イ ミ ング
TBPWH
CLK 信号の High パルス幅
1.56
–
1.79
–
ns
TBPWL
CLK 信号の Low パルス幅
1.56
–
1.79
–
ns
0
320
0
280
MHz
ク ロ ッ ク周波数
FBRAM
ブ ロ ッ ク RAM ク ロ ッ ク 周波数
メモ :
こ の表に記載 さ れてい る 値は、 表 8 に示す条件に基づいてい ます。
1.
DS529-3 (v1.7) 2008 年 5 月 28 日
Product 製品仕様
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ス イ ッ チ特性 53
R
DC 特性およびス イ ッ チ特性
デジ タ ル ク ロ ッ ク マネージ ャ (DCM) の タ イ ミ ング
周期ジ ッ タ お よ びサ イ ク ル間ジ ッ タ は、 ク ロ ッ ク ジ ッ タ の特性を
評価す る 方法の 1 つです。 こ れ ら の仕様は、 平均値か ら の統計的
な偏差を示 し ます。
DCM は、遅延 ロ ッ ク ループ (DLL)、デジ タ ル周波数合成 (DFS)、
位相シ フ ト (PS) の 3 つの コ ン ポーネ ン ト で構成 さ れてい ます。
すべての DCM アプ リ ケーシ ョ ンで、 DLL 機能が使用 さ れます。
こ れ ら の ア プ リ ケ ー シ ョ ン では、 CLKIN お よ び CLK0 ま た は
CLK2X に接続 し た CLKFB フ ィ ー ド バ ッ ク 入力 を使用 し ま す。
DLL 仕様の表 (表 36 お よ び表 37) に記載 さ れてい る 値は、 DLL
コ ン ポーネ ン ト のみを使用す る 任意のアプ リ ケーシ ョ ンに適用 さ
れ ます。 DLL と 共に DFS ま たは PS コ ン ポーネ ン ト を使用す る
場合は、DFS お よ び PS の表 (表 38 ～ 表 41) を使用 し ます。表 36
お よ び表 37 には、 DFS ま たは PS 機能を使用 し た場合で も 変更
のない DLL 仕様を示 し ます。
周期ジ ッ タ は、 多数のサンプルにおけ る 理想的な ク ロ ッ ク 周期か
ら の ワ ース ト ケース偏差です。 周期ジ ッ タ の ヒ ス ト グ ラ ム では、
平均値が ク ロ ッ ク 周期 と な り ます。
サ イ ク ル間ジ ッ タ は、 連続す る ク ロ ッ ク サ イ ク ル間におけ る ク
ロ ッ ク 周期の ワース ト ケース差異です。サ イ ク ル間ジ ッ タ の ヒ ス
ト グ ラ ム では、 平均値は 0 と な り ます。
遅延ロ ッ ク ループ (DLL)
表 36 : DLL の推奨動作条件
ス ピー ド グ レー ド
-5
シ ンボル
-4
最小
最大
最小
最大
単位
5(2)
280(3)
5(2)
250(3)
MHz
FCLKIN < 150MHz
40%
60%
40%
60%
-
FCLKIN > 150MHz
45%
55%
45%
55%
-
FCLKIN < 150MHz
-
±300
-
±300
ps
FCLKIN > 150MHz
-
±150
-
±150
ps
説明
入力周波数範囲
FCLKIN
CLKIN_FREQ_DLL
CLKIN ク ロ ッ ク 入力の周波数
入力パルス要件
CLKIN_PULSE
CLKIN 周期に対す る
パルス幅
入力ク ロ ッ ク ジ ッ タ 耐性および遅延パス偏差(4)
CLKIN_CYC_JITT_DLL_LF
CLKIN_CYC_JITT_DLL_HF
CLKIN 入力でのサ イ ク ル
間ジ ッ タ
CLKIN_PER_JITT_DLL
CLKIN 入力での周期ジ ッ タ
-
±1
-
±1
ns
CLKFB_DELAY_VAR_EXT
DCM 出力か ら CLKFB 入力ま での オ フチ ッ プ
-
±1
-
±1
ns
フ ィ ー ド バ ッ ク 遅延に許容 さ れ る 偏差
メモ :
1.
2.
3.
4.
5.
DLL 仕様は、 DLL 出力 (CLK0、 CLK90、 CLK180、 CLK270、 CLK2X、 CLK2X180 ま たは CLKDV) を使用す る 場合に適用 さ れます。
DFS を DLL か ら 独立 さ せて使用す る 場合、 FCLKIN を よ り 低い周波数に設定で き ます。 表 38 を参照 し て く だ さ い。
有効な FCLKIN の制限値を 2 倍にす る ためには、 CLKIN_DIVIDE_BY_2 属性を TRUE に設定 し て く だ さ い。 こ の属性に よ り 、 ク ロ ッ ク 周期
が DCM に入力 さ れ る と き に 2 で分周 さ れます。 CLKIN 入力に供給 さ れた ク ロ ッ ク 周波数が CLK2X 出力で再生 さ れます。
CLKIN 入力ジ ッ タ が制限値を超え る と 、 DCM の ロ ッ ク が解除 さ れ る 場合があ り ます。
DCM 仕様は、 隣接す る 両方の DCM が固定 さ れてい る 場合に適用 さ れます。
ス イ ッ チ特性 54
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DS529-3 (v1.7) 2008 年 5 月 28 日
Product 製品仕様
R
DC 特性およびス イ ッ チ特性
表 37 : DLL のス イ ッ チ特性
スピ ード グレ ード
-5
シン ボル
説明
-4
デバイ ス
最小
最大
最小
最大
単位
すべて
5
280
5
250
MHz
5
200
5
200
MHz
10
334(6)
10
334
MHz
0.3125
186
0.3125
166
MHz
出力周波数範囲
CLKOUT_FREQ_CLK0
CLKOUT_FREQ_CLK90
CLKOUT_FREQ_2X
CLKOUT_FREQ_DV
CLK0 およ び CLK180 出力の周波数
CLK90 およ び CLK270 出力の周波数
CLK2X およ び CLK2X180 出力の周波数
CLKDV 出力の周波数
出力ク ロ ッ ク ジッ タ (2、 3、 4)
CLKOUT_PER_JITT_0
CLK0 出力での周期ジッ タ
-
±100
-
±100
ps
CLKOUT_PER_JITT_90
CLK90 出力での周期ジッ タ
-
±150
-
±150
ps
CLKOUT_PER_JITT_180
CLK180 出力での周期ジッ タ
-
±150
-
±150
ps
CLKOUT_PER_JITT_270
CLK270 出力での周期ジッ タ
-
±150
-
±150
ps
CLKOUT_PER_JITT_2X
CLK2X およ び CLK2X180 出力での周期ジッ タ
-
±[CLKIN
-
±[CLKIN
ps
すべて
周期の
周期の
0.5%
+ 150]
0.5%
+ 150]
CLKOUT_PER_JITT_DV1
分周値が整数であ る 場合の CLKDV 出力での周
期ジッ タ
-
±150
-
±150
ps
CLKOUT_PER_JITT_DV2
分周値が整数ではない場合の CLKDV 出力での
周期ジッ タ
-
±[CLKIN
-
±[CLKIN
ps
周期の
周期の
0.5%
+ 150]
0.5%
+ 150]
デュ ーテ ィ サイ ク ル(4)
CLKOUT_DUTY_CYCLE_DLL
CLK0、 CLK90、 CLK180、 CLK270、
CLK2X、 CLK2X180、 CLKDV 出力のデュ ー
ティ サイ ク ル偏差 (BUFGMUX およ びク ロ ッ ク
ツ リ ー デュ ーティ サイ ク ルのずれを 含む)
すべて
CLKIN と CLKFB 入力間の位相オフ セッ ト
すべて
-
±[CLKIN
-
±[CLKIN
周期の 1%
周期の 1%
+ 350]
+ 350]
ps
位相調整(4)
CLKIN_CLKFB_PHASE
CLKOUT_PHASE_DLL
DLL 出力間の位相オフ
セッ ト
-
±150
-
±150
ps
CLK0 か ら CLK2X
(CLK2X180 では
ない )
-
±[CLKIN
周期の 1%
+ 100]
-
±[CLKIN
周期の 1%
+ 100]
ps
その他
-
±[CLKIN
-
±[CLKIN
ps
周期の 1%
周期の 1%
+ 150]
+ 150]
ロ ッ ク 時間
LOCK_DLL(3)
DLL を 単独で使用する
場合、 DCM リ セッ ト
5MHz < FCLKIN <
15MHz
入力のディ ア サート か
ら LOCKED 出力がア
サート さ れる ま での時
間。 DCM がロ ッ ク さ
れる と 、CLKIN およ び
CLKFB 信号は同位相
になり ま す。
FCLKIN > 15MHz
DS529-3 (v1.7) 2008 年 5 月 28 日
Product 製品仕様
japan.xilinx.com
すべて
-
5
-
5
ms
-
600
-
600
µs
ス イ ッ チ特性 55
R
DC 特性およびス イ ッ チ特性
表 37 : DLL のス イ ッ チ特性 ( 続き )
スピ ード グレ ード
-5
シン ボル
説明
-4
デバイ ス
最小
最大
最小
最大
単位
すべて
15
35
15
35
ps
遅延ラ イ ン
DCM_DELAY_STEP(5)
最小遅延解像度、 全ス テッ プの平均
メモ :
1. こ の表に記載さ れている 値は、 表 8 およ び表 36 に示す条件に基づいていま す。
2.
3.
4.
5.
6.
DCM によ っ て CLKIN 入力のジッ タ に追加さ れる 出力ジッ タ の最大値を 示し ま す。
ジッ タ 耐性を 最適にし 、 ロ ッ ク さ れる ま での時間を 短縮する には、 CLKIN_PERIOD 属性を 使用し てく ださ い。
ジッ タ およ びデュ ーティ サイ ク ル仕様には、 入力ク ロ ッ ク 周期の 1% ま たは 0.01UI が含ま れる も のがあ り ま す。 例 : データ シート には最大ジッ タ
は ±[CLKIN 周期の 1% + 150] と 記載さ れていま す。 CLKIN の周波数を 100MHz と する と 、 CLKIN の周期は10ns で、 10ns の 1 % は 0.1ns ま た
は 100ps です。 つま り 、 最大ジッ タ は ±[100ps + 150ps] = ±250ps と なり ま す。
標準的な遅延ス テ ッ プ サ イ ズは 23ps です。
一部のデバ イ ス /パ ッ ケージの組み合わせに対 し て SCD 4103 を使用 し た場合は 375MHz にな り ます。 詳細情報は、 ザ イ リ ン ク ス ま でお問い合わ
せ く だ さ い。
ス イ ッ チ特性 56
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Product 製品仕様
R
DC 特性およびス イ ッ チ特性
デジ タ ル周波数合成 (DFS)
表 38 : DFS の推奨動作条件
ス ピー ド グ レー ド
-5
シ ンボル
-4
最小
最大
最小
最大
単位
0.200
333(4)
0.200
333
MHz
FCLKFX < 150MHz
-
±300
-
±300
ps
FCLKFX > 150MHz
-
±150
-
±150
ps
-
±1
-
±1
ns
説明
入力周波数範囲(2)
FCLKIN
CLKIN_FREQ_FX
CLKIN 入力の周波数
入力ク ロ ッ ク ジ ッ タ 耐性(3)
CLKIN_CYC_JITT_FX_LF
CLKIN_CYC_JITT_FX_HF
CLKFX 出力周波数に基づ く
CLKIN 入力でのサ イ ク ル間
ジッ タ
CLKIN_PER_JITT_FX
CLKIN 入力での周期ジ ッ タ
メモ :
1.
2.
3.
4.
DFS 仕様は、 DFS 出力 (CLKFX ま たは CLKFX180) を使用す る 場合に適用 さ れます。
1 つの DCM で DFS お よ び DLL 出力が同時に使用 さ れ る 場合、 表 36 に示す CLKIN_FREQ_DLL 仕様に従っ て く だ さ い。
CLKIN 入力ジ ッ タ が制限値を超え る と 、 DCM の ロ ッ ク が解除 さ れ る 場合があ り ます。
一部のデバ イ ス /パ ッ ケージの組み合わせに対 し て SCD 4103 を使用 し た場合は 375MHz にな り ます。 詳細情報は、 ザ イ リ ン ク ス ま でお問い合わ
せ く だ さ い。
表 39 : DFS のス イ ッ チ特性
ス ピー ド グ レー ド
-5
シ ンボル
説明
-4
デバイ ス
最小
最大
最小
最大
単位
すべて
5
350(7)
5
320
MHz
すべて
標準
最大
標準
最大
出力周波数範囲
CLKOUT_FREQ_FX(2)
CLKFX お よ び CLKFX180 出力の
周波数
出力 ク ロ ッ ク ジ ッ タ (3、 4)
CLKOUT_PER_JITT_FX
CLKFX お よ び
CLKFX180 出力での周期
ジッタ
CLKIN
≤ 20MHz
Spartan-3A ジ ッ タ カ リ キ ュ レー タ
ps
japan.xilinx.com/support/documentation/data_she
ets/s3a_jitter_calc.zip を使用 し て く だ さ い。
CLKIN
> 20MHz
±[CLKFX
±[CLKFX
±[CLKFX
±[CLKFX
周期の 1%
周期の 1%
周期の 1%
周期の 1%
±[CLKFX
-
+ 100]
+ 200]
+ 100]
ps
+ 200]
デ ュ ーテ ィ サイ ク ル(5、 6)
CLKOUT_DUTY_CYCLE_FX
-
CLKFX お よ び CLKFX180 出力の
デ ュ ーテ ィ サ イ ク ル精度 (BUFGMUX
お よ び ク ロ ッ ク ツ リ ー デ ュ ーテ ィ サ イ
ク ルのずれを含む)
すべて
CLKOUT_PHASE_FX
DFS の CLKFX 出力 と DLL の CLK0
出力間の位相オ フ セ ッ ト (DFS と DLL
が両方 と も 使用 さ れてい る 場合)
すべて
-
CLKOUT_PHASE_FX180
DFS の CLKFX180 出力 と DLL の
CLK0 出力間の位相オ フ セ ッ ト (DFS と
DLL が両方 と も 使用 さ れてい る 場合)
すべて
-
周期の 1%
±[CLKFX
ps
周期の 1%
+ 350]
+ 350]
位相調整(6)
DS529-3 (v1.7) 2008 年 5 月 28 日
Product 製品仕様
japan.xilinx.com
±200
-
±[CLKFX
-
周期の 1%
+ 200]
±200
ps
±[CLKFX
ps
周期の 1%
+ 200]
ス イ ッ チ特性 57
R
DC 特性およびス イ ッ チ特性
表 39 : DFS のス イ ッ チ特性 ( 続き )
ス ピー ド グ レー ド
-5
シ ンボル
説明
-4
デバイ ス
最小
最大
最小
最大
単位
すべて
-
5
-
5
ms
-
450
-
450
µs
ロ ッ ク時間
LOCK_FX(2、 3)
DCM リ セ ッ ト 入力の
デ ィ アサー ト か ら
LOCKED 出力がアサー
ト さ れ る ま での時間。
CLKFX お よ び
CLKFX180 信号が有効な
場合、 DFS に よ っ て
LOCKED がアサー ト さ
れます。 DLL お よ び
DFS の両方を使用す る 場
合は、 ロ ッ ク 時間を長 く
し て く だ さ い。
5MHz <
FCLKIN <
15MHz
FCLKIN >
15MHz
メモ :
こ の表に記載 さ れてい る 値は、 表 8 お よ び表 38 に示す条件に基づいてい ます。
1.
2.
3.
4.
DFS の性能には追加 ロ ジ ッ ク が必要であ り 、 ISE9.1i 以降の ソ フ ト ウ ェ ア バージ ョ ンでは自動的に追加 さ れます。
ジ ッ タ 耐性を最適に し 、 ロ ッ ク さ れ る ま での時間を短縮す る には、 CLKIN_PERIOD 属性を使用 し て く だ さ い。
XC3S1400A FPGA での最大出力ジ ッ タ は、 適切な ノ イ ズ環境の範囲内 (40 SSO お よ び 25% CLB ス イ ッ チン グ ) に特徴付け ら れてい ます。 出力
ジ ッ タ は、 SSO 数、 出力駆動力、 CLB 使用率、 CLB ス イ ッ チ切 り 替え、 ス イ ッ チ周波数、 電源、 PCB デザ イ ン を含む環境に大 き く 影響 さ れま
す。 実際の最大出力ジ ッ タ はシ ス テ ム アプ リ ケーシ ョ ンに よ っ て異な り ます。
5.
6.
7.
CLKFX お よ び CLKFX180 出力のデ ュ ーテ ィ サ イ ク ルは常に約 50％ と な り ます。
デ ュ ーテ ィ サ イ ク ルお よ びア ラ イ メ ン ト 仕様には、 CLKFX 出力周期の何割かが含まれ る も のがあ り ます。 例 : デー タ シー ト には最大ジ ッ タ は
±[CLKFX 周期の 1% +200] と 記載 さ れてい ます。 CLKFX の周波数を 100MHz と す る と 、 CLKIN の周期は10ns で、 10ns の 1 % は 0.1ns ま た
は 100ps です。 つま り 、 最大ジ ッ タ は ±[100ps +200ps] = ±300ps と な り ます。
一部のデバ イ ス /パ ッ ケージの組み合わせに対 し て SCD 4103 を使用 し た場合は 375MHz にな り ます。 詳細情報は、 ザ イ リ ン ク ス ま でお問い合わ
せ く だ さ い。
ス イ ッ チ特性 58
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Product 製品仕様
R
DC 特性およびス イ ッ チ特性
位相シ フ ト (PS)
表 40 : 可変位相モー ド での PS の推奨動作条件
ス ピー ド グ レー ド
-5
シ ンボル
説明
-4
最小
最大
最小
最大
単位
1
167
1
167
MHz
40%
60%
40%
60%
-
動作周波数範囲
PSCLK_FREQ
(FPSCLK)
PSCLK 入力の周波数
入力パルス要件
PSCLK_PULSE
PSCLK 周期に対す る パルス幅 (％)
表 41 : 可変位相モー ド での PS ス イ ッ チ特性
シ ンボル
説明
位相シ フ ト の値
単位
CLKIN <
60MHz
±[INTEGER(10 • (TCLKIN – 3 ns))]
ステ ップ
CLKIN ≥
60MHz
±[INTEGER(15 • (TCLKIN – 3 ns))]
位相シ フ ト 範囲
MAX_STEPS(2)
CLKIN ク ロ ッ ク 周期の
DCM_DELAY_STEP ス テ ッ プの最
大許容数。 こ こ では、 T = CLKIN
ク ロ ッ ク 周期 (ns) です。
CLKIN_DIVIDE_BY_2 = TRUE を
使用す る 場合は、 有効 ク ロ ッ ク 周期
を 2 倍に し て く だ さ い。
FINE_SHIFT_RANGE_MIN
可変位相シ フ ト の最小遅延
±[MAX_STEPS •
DCM_DELAY_STEP_MIN]
ns
FINE_SHIFT_RANGE_MAX
可変位相シ フ ト の最大遅延
±[MAX_STEPS •
DCM_DELAY_STEP_MAX]
ns
メモ :
こ の表に記載 さ れてい る 値は、 表 8 お よ び表 40 に示す条件に基づいてい ます。
1.
2.
3.
最大可変位相シ フ ト 範囲 MAX_STEPS は、 初期位相シ フ ト がない場合 (PHASE_SHIFT 属性が 0) のみ有効です。
DCM_DELAY_STEP 値は、 表 37 の最後の行に示 し ます。
DS529-3 (v1.7) 2008 年 5 月 28 日
Product 製品仕様
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ス イ ッ チ特性 59
R
DC 特性およびス イ ッ チ特性
その他の DCM タ イ ミ ン グ
表 42 : その他の DCM タ イ ミ ング
シ ンボル
DCM_RST_PW_MIN
DCM_RST_PW_MAX(2)
DCM_CONFIG_LAG_TIME(3)
説明
最小
最大
単位
RST の最小パルス幅
3
-
RST の最大パルス幅
なし
なし
秒
なし
なし
秒
なし
なし
分
なし
なし
分
CLKIN
サイ クル
VCCINT が投入 さ れてか ら 、 FPGA の コ ン フ ィ ギ ュ レーシ ョ
ンが完了 し (DONE ピ ンが High)、DCM DLL に ク ロ ッ ク を
入力す る ま での最長時間
メモ :
こ れ ら の制限は、 DCM DLL 出力 (CLK0、 CLK90、 CLK180、 CLK270、 CLK2X、 CLK2X180、 お よ び CLKDV) を使用す る 場合のみ適用 さ れ
ます。 DCM DFS 出力 (CLKFX、 CLKFX180) には影響あ り ません。
1.
2.
3.
こ の仕様は、 Virtex™-4 DCM_RESET 仕様 と 同等です。 Spartan-3A FPGA には適用 さ れません。
こ の仕様は、 Virtex-4 TCONFIG 仕様 と 同等です。 Spartan-3A FPGA には適用 さ れません。
DNA ポー ト の タ イ ミ ング
表 43 : DNA_PORT イ ン タ ー フ ェ イ ス タ イ ミ ン グ
シ ンボル
説明
最小
最大
単位
–
ns
TDNASSU
CLK 立ち上が り エ ッ ジ前の SHIFT のセ ッ ト ア ッ プ タ イ ム
1.0
TDNASH
CLK 立ち上が り エ ッ ジ後の SHIFT のホール ド タ イ ム
0.5
–
ns
TDNADSU
CLK 立ち上が り エ ッ ジ前の DIN のセ ッ ト ア ッ プ タ イ ム
1.0
–
ns
TDNADH
CLK 立ち上が り エ ッ ジ後の DIN のホール ド タ イ ム
0.5
–
ns
TDNARSU
CLK 立ち上が り エ ッ ジ前の READ のセ ッ ト ア ッ プ タ イ ム
5.0
10,000
ns
TDNARH
CLK 立ち上が り エ ッ ジ後の READ のホール ド タ イ ム
0
–
ns
0.5
1.5
ns
0
100
MHz
TDNADCKO
CLK 立ち上が り エ ッ ジ後の DOUT の Clock-to-Output 遅延
TDNACLKF
CLK 周波数
TDNACLKL
CLK High 時間
1.0
•
ns
TDNACLKH
CLK Low 時間
1.0
•
ns
メモ :
最小 READ パル ス幅は 5ns であ り 、 最大 READ パル ス幅は 10μs です。
1.
2.
こ の表に記載さ れている 値は、 表 8 に示す動作条件に基づいていま す。
ス イ ッ チ特性 60
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DS529-3 (v1.7) 2008 年 5 月 28 日
Product 製品仕様
R
DC 特性およびス イ ッ チ特性
サスペ ン ド モー ド の タ イ ミ ング
Entering
Entering Suspend
Suspend Mode
Mode
Exiting
Exiting Suspend
Suspend Mode
Mode
sw_gwe_cycle
sw_gwe_cycle
sw_gts_cycle
sw_gts_cycle
SUSPEND
SUSPEND Input
Input
ttSUSPENDHIGH_AWAKE
SUSPENDHIGH_AWAKE
ttSUSPENDLOW_AWAKE
SUSPENDLOW_AWAKE
AWAKE
AWAKE Output
Output
ttAWAKE_GWE
AWAKE_GWE
ttSUSPEND_GWE
SUSPEND_GWE
Flip-Flops,
Flip-Flops, Block
Block RAM,
RAM,
Distributed
Distributed RAM
RAM
Write
Write Protected
Protected
ttAWAKE_GTS
AWAKE_GTS
ttSUSPEND_GTS
SUSPEND_GTS
Defined
Defined by
by SUSPEND
SUSPEND constraint
constraint
FPGA
FPGA Outputs
Outputs
ttSUSPEND_DISABLE
SUSPEND_DISABLE
FPGA
FPGA Inputs,
Inputs,
Interconnect
Interconnect
ttSUSPEND_ENABLE
SUSPEND_ENABLE
Blocked
Blocked
DS610-3_08_061207
DS610-3_08_061207
図 10 : サスペン ド モー ド の タ イ ミ ン グ
表 44 : サスペン ド モー ド の タ イ ミ ング パラ メ ー タ
シ ンボル
説明
最小
標準
最大
単位
TSUSPENDHIGH_AWAKE
SUSPEND ピ ンの立ち上が り エ ッ ジか ら AWAKE ピ ンの立ち下が り エ ッ
ジ ( グ リ ッ チ フ ィ ル タ な し )、 (suspend_filter:No)
–
7
–
ns
TSUSPENDFILTER
SUSPEND ピ ンの立ち上が り エ ッ ジのパ ラ メ ー タ 調整
( グ リ ッ チ フ ィ ル タ 使用時)、 (suspend_filter:Yes)
+160
+300
+600
ns
TSUSPEND_GWE
FPGA 出力ピ ンが定義 さ れた SUSPEND 制約動作を開始する ま での
SUSPEND ピ ンの立ち上が り エ ッ ジ
–
10
–
ns
TSUSPEND_GTS
すべての書 き 込み可能で ク ロ ッ ク が供給 さ れたエ レ メ ン ト を ラ イ ト プ ロ
テ ク ト ロ ッ ク す る SUSPEND ピ ンの立ち上が り エ ッ ジ
–
<5
–
ns
TSUSPEND_DISABLE
SUSPEND ピ ンの立ち上が り エ ッ ジか ら FPGA の入力ピ ン ( イ ン タ ー コ
ネ ク ト は使用 し ない)
–
340
–
ns
TSUSPENDLOW_AWAKE
SUSPEND ピ ンの立下 り エ ッ ジか ら AWAKE ピ ンの立ち上が り エ ッ ジ
(DCM ロ ッ ク 時間は含ま ない)
–
4～
108
–
ms
TSUSPEND_ENABLE
SUSPEND ピ ンの立ち下が り エ ッ ジか ら FPGA の入力ピ ン ( イ ン タ ー コ
ネ ク ト を再度 イ ネーブル)
–
3.7 ～
109
–
ms
TAWAKE_GWE1
すべての書 き 込み可能で ク ロ ッ ク が提供 さ れたエ レ メ ン ト の ラ イ ト プ ロ
テ ク ト ロ ッ ク が解除 さ れ る ま での AWAKE ピ ンの立ち上が り エ ッ ジ
( sw_clk:InternalClock お よ び sw_gwe_cycle:1 を使用)
–
67
–
ns
TAWAKE_GWE512
すべての書 き 込み可能で ク ロ ッ ク が提供 さ れたエ レ メ ン ト の ラ イ ト プ ロ
テ ク ト ロ ッ ク が解除 さ れ る ま での AWAKE ピ ンの立ち上が り エ ッ ジ
( sw_clk:InternalClock お よ び sw_gwe_cycle:512 を使用)
–
14
–
ms
TAWAKE_GTS1
FPGA アプ リ ケーシ ョ ンに記述さ れた動作に出力が戻る までの AWAKE ピ
ンの立ち上が り エ ッ ジ (sw_clk:InternalClock および sw_gts_cycle:1 を使
用)
–
57
–
ns
サスペン ド モー ド の入力
既存のサスペ ン ド モー ド
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Product 製品仕様
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ス イ ッ チ特性 61
R
DC 特性およびス イ ッ チ特性
表 44 : サスペン ド モー ド の タ イ ミ ング パラ メ ー タ ( 続き )
シ ンボル
TAWAKE_GTS512
説明
SUSPEND ピ ンの立下 り エ ッ ジか ら AWAKE ピ ンの立ち上が り エ ッ ジ
(sw_clk:InternalClock お よ び sw_gts_cycle:512 を使用)
最小
標準
最大
単位
–
14
–
µs
メモ :
1.
2.
こ れ ら のパ ラ メ ー タ は、 特性評価に基づいてい ます。
Spartan-3A のサス ペン ド 機能の詳細は、 XAPP480 : 『 Spartan-3 Generation FPGA でのサス ペン ド モード の使用』 を 参照し てく
ださ い。
ス イ ッ チ特性 62
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Product 製品仕様
R
DC 特性およびス イ ッ チ特性
コ ン フ ィ ギ ュ レーシ ョ ンおよび JTAG の タ イ ミ ング
一般的な コ ン フ ィ ギ ュ レーシ ョ ン電源投入 / リ コ ン フ ィ ギ ュ レーシ ョ ンの タ イ ミ ン グ
1.2V
VCCINT
(Supply)
1.0V
VCCAUX
(Supply)
2.0V
2.5V
or
3.3V
VCCO Bank 2
(Supply)
2.0V
2.5V
or
3.3V
TPOR
PROG_B
(Input)
TPROG
INIT_B
(Open-Drain)
TPL
TICCK
CCLK
(Output)
DS529-3_01_052708
メモ :
1.
2.
3.
VCCINT、 VCCAUX、 お よ び VCCO 電源の投入に指定 さ れた順序はあ り ません。
電源投入後に PROG_B ピ ン を Low に保持 し てお く こ と はオプシ ョ ンですが、 電源サ イ ク ルな し に リ コ ン フ ィ ギ ュ レーシ ョ ン を実
行す る 場合は、 PROG_B ピ ン を Low に保持 し てお く 必要があ り ます。
モー ド ピ ン (M0 ～ M2) の電圧レベルは、 INIT_B の立ち上が り エ ッ ジでサンプ リ ン グ さ れます。
図 11 : 電源投入時および コ ン フ ィ ギ ュ レ ーシ ョ ン開始時の波形
表 45 : 電源投入の タ イ ミ ン グ と コ ン フ ィ ギ ュ レーシ ョ ンの開始
すべてのス ピー ド
グレー ド
シ ンボル
説明
デバイ ス
最小
最大
単位
すべて
-
18
ms
PROG_B ピ ンの Low パルス幅
すべて
0.5
-
µs
PROG_B ピ ンの立ち上が り エ ッ ジか ら INIT_B ピ ンが立
XC3S50A
-
0.5
ms
ち上が る ま での時間
XC3S200A
-
0.5
ms
XC3S400A
-
1
ms
XC3S700A
-
2
ms
XC3S1400A
-
2
ms
TPOR(2)
VCCINT、 VCCAUX、 お よ び VCCO バン ク 2 の う ち、 最後
の電源電圧が立ち上がっ てか ら INIT_B ピ ンが立ち上が る
TPROG
ま での時間
TPL
(2)
TINIT
TICCK(3)
INIT_B 出力の最小 Low パルス幅
INIT_B ピ ンの立ち上が り エ ッ ジか ら CCLK 出力ピ ンに
すべて
250
-
ns
すべて
0.5
4
µs
コ ン フ ィ ギ ュ レーシ ョ ン ク ロ ッ ク 信号が出力 さ れ る ま で
の時間
メモ :
こ の表に記載 さ れてい る 値は、 表 8 に示す条件に基づいてい ます。 VCCINT、 VCCO、 VCCAUX ラ イ ンすべてに電源を投入す る 必要があ り ます。
パ ワ ーオ ン リ セ ッ ト お よ び コ ン フ ィ ギ ュ レーシ ョ ン メ モ リ の初期化は こ の間に行われます。
1.
2.
3.
4.
こ の仕様は、 マ ス タ シ リ アル、 SPI、 お よ び BPI モー ド にのみ適用 さ れます。
コ ン フ ィ ギ ュ レーシ ョ ンの詳細は、 UG332 : 『Spartan-3 ジ ェ ネ レーシ ョ ン コ ン フ ィ ギ ュ レーシ ョ ン ガ イ ド 』 を参照 し て く だ さ い。
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Product 製品仕様
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ス イ ッ チ特性 63
R
DC 特性およびス イ ッ チ特性
コ ン フ ィ ギ ュ レ ーシ ョ ン ク ロ ッ ク (CCLK) の特性
表 46 : ConfigRate オプ シ ョ ンの設定によ る マス タ モー ド の CCLK 出力周期
シ ンボル
TCCLK1
説明
ConfigRate の設定に よ る
CCLK ク ロ ッ ク 周期
TCCLK3
ConfigRate の設定
温度範囲
最小
1
コ マーシ ャ ル
1,254
( 電源投入値 )
イ ン ダ ス ト リ アル
1,180
コ マーシ ャ ル
413
イ ン ダ ス ト リ アル
390
コ マーシ ャ ル
207
イ ン ダ ス ト リ アル
195
コ マーシ ャ ル
178
イ ン ダ ス ト リ アル
168
コ マーシ ャ ル
156
イ ン ダ ス ト リ アル
147
コ マーシ ャ ル
123
3
TCCLK6
6
TCCLK7
7
TCCLK8
8
TCCLK10
10
TCCLK12
12
TCCLK13
13
TCCLK17
17
TCCLK22
22
TCCLK25
25
TCCLK27
27
TCCLK33
33
TCCLK44
44
TCCLK50
50
TCCLK100
100
イ ン ダ ス ト リ アル
116
コ マーシ ャ ル
103
イ ン ダ ス ト リ アル
97
コ マーシ ャ ル
93
イ ン ダ ス ト リ アル
88
コ マーシ ャ ル
72
イ ン ダ ス ト リ アル
68
コ マーシ ャ ル
54
イ ン ダ ス ト リ アル
51
コ マーシ ャ ル
47
イ ン ダ ス ト リ アル
45
コ マーシ ャ ル
44
イ ン ダ ス ト リ アル
42
コ マーシ ャ ル
36
イ ン ダ ス ト リ アル
34
コ マーシ ャ ル
26
イ ン ダ ス ト リ アル
25
コ マーシ ャ ル
22
イ ン ダ ス ト リ アル
21
コ マーシ ャ ル
11.2
イ ン ダ ス ト リ アル
10.6
最大
2,500
833
417
357
313
250
208
192
147
114
100
93
76
57
50
25
単位
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
メモ :
コ ン フ ィ ギ ュ レーシ ョ ン ビ ッ ト ス ト リ ーム を生成す る 場合は、 ConfigRate オプシ ョ ン を設定 し て く だ さ い。
1.
ス イ ッ チ特性 64
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Product 製品仕様
R
DC 特性およびス イ ッ チ特性
表 47 : ConfigRate オプ シ ョ ンの設定によ る マス タ モー ド の CCLK 出力周波数
シ ンボル
FCCLK1
説明
ConfigRate の設定
温度範囲
1
( 電源投入値 )
コ マーシ ャ ル
ConfigRate の設定に よ る
CCLK ク ロ ッ ク 周波数
最小
0.400
イ ン ダ ス ト リ アル
コ マーシ ャ ル
FCCLK3
3
FCCLK6
6
FCCLK7
7
FCCLK8
8
FCCLK10
10
FCCLK12
12
FCCLK13
13
FCCLK17
17
FCCLK22
22
FCCLK25
25
FCCLK27
27
FCCLK33
33
FCCLK44
44
FCCLK50
50
FCCLK100
100
1.20
イ ン ダ ス ト リ アル
コ マーシ ャ ル
2.40
イ ン ダ ス ト リ アル
コ マーシ ャ ル
2.80
イ ン ダ ス ト リ アル
コ マーシ ャ ル
3.20
イ ン ダ ス ト リ アル
コ マーシ ャ ル
4.00
イ ン ダ ス ト リ アル
コ マーシ ャ ル
4.80
イ ン ダ ス ト リ アル
コ マーシ ャ ル
5.20
イ ン ダ ス ト リ アル
コ マーシ ャ ル
6.80
イ ン ダ ス ト リ アル
コ マーシ ャ ル
8.80
イ ン ダ ス ト リ アル
コ マーシ ャ ル
10.00
イ ン ダ ス ト リ アル
コ マーシ ャ ル
10.80
イ ン ダ ス ト リ アル
コ マーシ ャ ル
13.20
イ ン ダ ス ト リ アル
コ マーシ ャ ル
17.60
イ ン ダ ス ト リ アル
コ マーシ ャ ル
20.00
イ ン ダ ス ト リ アル
コ マーシ ャ ル
40.00
イ ン ダ ス ト リ アル
最大
単位
0.797
MHz
0.847
MHz
2.42
MHz
2.57
MHz
4.83
MHz
5.13
MHz
5.61
MHz
5.96
MHz
6.41
MHz
6.81
MHz
8.12
MHz
8.63
MHz
9.70
MHz
10.31
MHz
10.69
MHz
11.37
MHz
13.74
MHz
14.61
MHz
18.44
MHz
19.61
MHz
20.90
MHz
22.23
MHz
22.39
MHz
23.81
MHz
27.48
MHz
29.23
MHz
37.60
MHz
40.00
MHz
44.80
MHz
47.66
MHz
88.68
MHz
94.34
MHz
表 48 : マス タ モー ド CCLK 出力の最小 Low 時間および最小 High 時間
ConfigRate の設定
シン ボル
TMCCL、
TMCCH
1
3
6
7
8
10
12
13
17
22
25
27
33
44
50
100
単
位
コ マー
シ ャル
595
196
98.3
84.5
74.1
58.4
48.9
44.1
34.2
25.6
22.3
20.9
17.1
12.3
10.4
5.3
ns
イ ンダ
スト リ
アル
560
185
92.6
79.8
69.8
55.0
46.0
41.8
32.3
24.2
21.4
20.0
16.2
11.9
10.0
5.0
ns
説明
マス タ
モード
CCLK の
最小 Low
時間およ
び最小
High 時間
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ス イ ッ チ特性 65
R
DC 特性およびス イ ッ チ特性
表 49 : ス レーブ モー ド CCLK 入力の Low 時間および High 時間
シ ンボル
TSCCL、
TSCCH
説明
CCLK の Low 時間お よ び High 時間
ス イ ッ チ特性 66
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最小
最大
単位
5
∞
ns
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Product 製品仕様
R
DC 特性およびス イ ッ チ特性
マ ス タ シ リ アルお よびス レ ーブ シ リ アル モー ド の タ イ ミ ン グ
PROG_B
(Input)
INIT_B
(Open-Drain)
TMCCH
TSCCH
TMCCL
TSCCL
CCLK
(Input/Output)
TDCC
DIN
(Input)
1/FCCSER
TCCD
Bit 0
Bit 1
Bit n
Bit n+1
TCCO
DOUT
(Output)
Bit n-64
Bit n-63
DS312-3_05_103105
図 12 : マス タ お よびス レーブ シ リ アル コ ン フ ィ ギ ュ レ ーシ ョ ンの波形
表 50 : マス タ およびス レーブ シ リ アル コ ン フ ィ ギ ュ レーシ ョ ン モー ド の タ イ ミ ング
シ ンボル
ス レーブ /
マス タ
説明
Clock-to-Output タ イ ム
TCCO
CCLK ピ ンの立ち下が り エ ッ ジか ら DOUT ピ ンにデー タ が出力 さ れ る
ま での時間
すべてのス ピー ド
グレー ド
最小
最大
単位
ス レーブ /
マス タ
1.5
10
ns
ス レーブ /
マス タ
7
マス タ
0
ス レーブ
1.0
セ ッ ト ア ッ プ タ イム
TDCC
CCKL ピ ンの立ち上が り エ ッ ジ ま でに、 DIN ピ ンでデー タ が安定 し てい
なければな ら ない時間
–
ns
ホール ド タ イ ム
TCCD
CCLK ピ ンの立ち上が り エ ッ ジか ら 、 DIN ピ ンでデー タ を保持 し ておか
なければな ら ない時間
–
ns
ク ロ ッ ク タ イ ミ ング
TCCH
TCCL
CCLK 入力ピ ンでの High パルス幅
CCLK 入力ピ ンでの Low パルス幅
マス タ
表 48 参照
ス レーブ
表 49 参照
マス タ
表 48 参照
表 49 参照
ス レーブ
FCCSER
CCLK 入力ピ ンでの ク ロ ッ ク 信号の
周波数
ビ ッ ト ス ト リ ームの圧縮を使用
し ない場合
ス レーブ
ビ ッ ト ス ト リ ームの圧縮を使用
す る 場合
0
100
MHz
0
100
MHz
メモ :
こ の表に記載 さ れてい る 値は、 表 8 に示す条件に基づいてい ます。
1.
2.
複数の FPGA に よ る デ イ ジー チ ェーンのシ リ アル コ ン フ ィ ギ ュ レーシ ョ ンの場合、 最大制限値は 25MHz です。
DS529-3 (v1.7) 2008 年 5 月 28 日
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ス イ ッ チ特性 67
R
DC 特性およびス イ ッ チ特性
ス レーブ パ ラ レル モー ド の タ イ ミ ン グ
PROG_B
(Input)
INIT_B
(Open-Drain)
TSMCSCC
TSMCCCS
CSI_B
(Input)
TSMCCW
TSMWCC
RDWR_B
(Input)
TMCCH
TSCCH
TMCCL
TSCCL
CCLK
(Input)
TSMDCC
D0 - D7
(Inputs)
TSMCCD
Byte 0
1/FCCPAR
Byte 1
Byte n
Byte n+1
DS529-3_02_051607
メモ :
1.
CCLK サ イ ク ルで CSI_B を Low に保持 し 、 その後のサ イ ク ルで RDWR_B を Low ま たは High に切 り 替え る と 、 コ ン フ ィ ギ ュ レーシ ョ ン を停
止で き ます。 RDWR_B ピ ンは、 D0 ～ D7 バ ス の ド ラ イ バ イ ン ピーダ ン ス を非同期に制御 し ます。 RDWR_B が High の場合、 D0 ～ D7 バ ス で
の競合を回避 し て く だ さ い。
2.
コ ン フ ィ ギ ュ レーシ ョ ン を停止す る 場合は、 CSI_B 信号をデ ィ アサー ト す る 代わ り に CCLK を停止 し て く だ さ い。 詳細は、 UG332 の第 7 章
「断続的な SelectMAP デー タ の読み込み」 セ ク シ ョ ン を参照 し て く だ さ い。
図 13 : ス レーブ パ ラ レル コ ン フ ィ ギ ュ レ ーシ ョ ンの波形
表 51 : ス レーブ パラ レル コ ン フ ィ ギ ュ レーシ ョ ン モー ド の タ イ ミ ング
すべてのス ピー ド グレー ド
説明
最小
最大
単位
CCKL ピ ン の立ち上が り エ ッ ジ ま でに D0 ～ D7 ピ ン でデー タ が安定 し ていなけ
7
-
ns
7
-
ns
15
-
ns
1.0
-
ns
シ ンボル
セ ッ ト ア ッ プ タ イム
TSMDCC(2)
ればな ら ない時間
TSMCSCC
CCKL ピ ン の立ち上が り エ ッ ジ ま でに CSI_B ピ ン で ロ ジ ッ ク レベルが安定 し て
いなければな ら ない時間
TSMCCW
CCKL ピ ン の立ち上が り エ ッ ジ ま でに RDWR_B ピ ン で ロ ジ ッ ク レベルが安定
し ていなければな ら ない時間
ホール ド タ イ ム
TSMCCD
CCLK ピ ン の立ち上が り エ ッ ジか ら D0 ～ D7 ピ ン でデー タ を保持 し ておかなけ
ればな ら ない時間
TSMCCCS
CCLK ピ ン の立ち上が り エ ッ ジか ら CSO_B ピ ン で ロ ジ ッ ク レベルを保持 し て
おかなければな ら ない時間
0
-
ns
TSMWCC
CCLK ピ ン の立ち上が り エ ッ ジか ら RDWR_B ピ ン で ロ ジ ッ ク レベルを保持 し
0
-
ns
ておかなければな ら ない時間
ク ロ ッ ク タ イ ミ ング
TCCH
CCLK 入力ピ ン での High パル ス幅
5
-
ns
TCCL
CCLK 入力ピ ン での Low パル ス幅
5
-
ns
ス イ ッ チ特性 68
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DS529-3 (v1.7) 2008 年 5 月 28 日
Product 製品仕様
R
DC 特性およびス イ ッ チ特性
表 51 : ス レーブ パラ レル コ ン フ ィ ギ ュ レーシ ョ ン モー ド の タ イ ミ ング ( 続き )
すべてのス ピー ド グレー ド
シ ンボル
FCCPAR
説明
CCLK 入力ピ ン での ク ロ ッ
ビ ッ ト ス ト リ ームの圧縮を使用 し ない場合
ク 信号の周波数
ビ ッ ト ス ト リ ームの圧縮を使用す る 場合
最小
0
最大
80
単位
MHz
0
80
MHz
メモ :
1. こ の表に記載 さ れてい る 値は、 表 8 に示す条件に基づいてい ます。
2. ザ イ リ ン ク ス の資料では、 パ ラ レ ル モー ド を 「SelectMAP モー ド 」 と 記載 し てい る 場合があ り ます。
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Product 製品仕様
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ス イ ッ チ特性 69
R
DC 特性およびス イ ッ チ特性
シ リ アル ペ リ フ ェ ラ ル イ ン タ ー フ ェ イ ス (SPI) コ ン フ ィ ギ ュ レ ーシ ョ ンの タ イ ミ ン グ
PROG_B
(Input)
PUDC_B
PUDC_B must be stable before INIT_B goes High and constant throughout the configuration process.
(Input)
VS[2:0]
<1:1:1>
(Input)
M[2:0]
Mode input pins M[2:0] and variant select input pins VS[2:0] are sampled when INIT_B
goes High. After this point, input values do not matter until DONE goes High, at which
point these pins become user-I/O pins.
<0:0:1>
(Input)
TMINIT
TINITM
INIT_B
New ConfigRate active
(Open-Drain)
TCCLKn
TMCCHn
TMCCLn
TCCLK1
TMCCL1 TMCCH1
T CCLK1
CCLK
TV
DIN
Data
(Input)
Data
TCSS
Data
TDCC
Data
TCCD
CSO_B
TCCO
Command
(msb)
MOSI
Command
(msb-1)
TDSU
T DH
Pin initially pulled High by internal pull-up resistor if PUDC_B input is Low.
Pin initially high-impedance (Hi-Z) if PUDC_B input is High. External pull-up resistor required on CSO_B.
Shaded values indicate specifications on attached SPI Flash PROM.
DS529-3_06_102506
図 14 : シ リ アル ペ リ フ ェ ラ ル イ ン タ ー フ ェ イ ス (SPI) コ ン フ ィ ギ ュ レ ーシ ョ ンの波形
表 52 : シ リ アル ペ リ フ ェ ラル イ ン タ ー フ ェ イ ス (SPI) コ ン フ ィ ギ ュ レーシ ョ ン モー ド の タ イ ミ ング
シ ンボル
説明
最小
最大
単位
TCCLK1
初期の CCLK ク ロ ッ ク 周期
表 46 参照
TCCLKn
FPGA に ConfigRate ビ ッ ト ス ト リ ーム オプシ ョ ンの設定が読み込まれた
後の CCLK ク ロ ッ ク 周期
表 46 参照
TMINIT
INIT_B の立ち上が り エ ッ ジの前での VS[2:0] 変数セ レ ク ト ピ ンお よ び
M[2:0] モー ド ピ ンのセ ッ ト ア ッ プ タ イ ム
50
-
ns
TINITM
INIT_B の立ち上が り エ ッ ジに対す る CSI_B、 RDWR_B、 お よ び M[2:0]
0
-
ns
モー ド ピ ンのホール ド タ イ ム
TCCO
CCLK の立ち下が り エ ッ ジ後に MOSI 出力が有効にな る ま での時間
表 50 参照
TDCC
CCLK の立ち下が り エ ッ ジの後の DIN デー タ 入力のセ ッ ト ア ッ プ タ イ ム
表 50 参照
TCCD
CCLK の立ち下が り エ ッ ジの後の DIN デー タ 入力のホール ド
表 50 参照
タイム
ス イ ッ チ特性 70
japan.xilinx.com
DS529-3 (v1.7) 2008 年 5 月 28 日
Product 製品仕様
R
DC 特性およびス イ ッ チ特性
表 53 : 付属 SPI シ リ アル フ ラ ッ シ ュの コ ン フ ィ ギ ュ レーシ ョ ンの タ イ ミ ング要件
シ ンボル
説明
要件
単位
TCCS
SPI シ リ アル フ ラ ッ シ ュ PROM のチ ッ プ セ レ ク ト 時間
T CCS ≤ T MCCL1 – T CCO
ns
TDSU
SPI シ リ アル フ ラ ッ シ ュ PROM デー タ 入力のセ ッ ト ア ッ プ タ イ ム
T DSU ≤ T MCCL1 – T CCO
ns
TDH
SPI シ リ アル フ ラ ッ シ ュ PROM デー タ 入力のホール ド タ イ ム
TV
SPI シ リ アル フ ラ ッ シ ュ PROM デー タ の Clock-to-Output タ イ ム
fC ま たは fR
SPI シ リ アル フ ラ ッ シ ュ PROM の最大 ク ロ ッ ク 周波数
(特定の読み出 し コ マ ン ド に よ っ て変化)
T DH ≤ T MCCH1
ns
T V ≤ T MCCLn – T DCC
ns
1
f C ≥ ------------------------------T CCLKn ( min )
MHz
メモ :
こ れ ら の要件に従 う と 、 FPGA で CCLK 信号が供給 さ れ る SPI モー ド で FPGA を適切に コ ン フ ィ ギ ュ レーシ ョ ンで き ます。 FPGA に読み込ま れ
た アプ リ ケーシ ョ ンに よ っ て、 コ ン フ ィ ギ ュ レーシ ョ ン後の タ イ ミ ン グが異な る 場合があ り ます。
2. アプ リ ケーシ ョ ンの要件に応 じ て、 プ リ ン ト 基板の配線遅延を減算 し て く だ さ い。
1.
DS529-3 (v1.7) 2008 年 5 月 28 日
Product 製品仕様
japan.xilinx.com
ス イ ッ チ特性 71
R
DC 特性およびス イ ッ チ特性
BPI (Byte-wide Peripheral Interface) コ ン フ ィ ギ ュ レー
シ ョ ンの タ イ ミ ン グ
PROG_B
(Input)
PUDC_B
(Input)
PUDC_B must be stable before INIT_B goes High and constant throughout the configuration process.
M[2:0]
(Input)
Mode input pins M[2:0] are sampled when INIT_B goes High. After this point,
input values do not matter until DONE goes High, at which point the mode pins
become user-I/O pins.
<0:1:0>
TMINIT
TINITM
INIT_B
(Open-Drain)
Pin initially pulled High by internal pull-up resistor if PUDC_B input is Low.
Pin initially high-impedance (Hi-Z) if PUDC_B input is High.
LDC[2:0]
HDC
CSO_B
New ConfigRate active
TCCLK1
TCCLK1
T INITADDR
TCCLKn
CCLK
TCCO
000_0000
A[25:0]
Address
000_0001
Byte 0
Byte 1
Address
TDCC
TAVQV
D[7:0]
(Input)
Address
Data
TCCD
Data
Data
Shaded values indicate specifications on attached parallel NOR Flash PROM.
Data
DS529-3_05_121107
図 15 : BPI (Byte-write Peripheral Interface) コ ン フ ィ ギ ュ レ ーシ ョ ンの波形
表 54 : BPI (Byte-write Peripheral Interface) コ ン フ ィ ギ ュ レーシ ョ ン モー ド の タ イ ミ ン グ
シ ンボル
説明
最小
TCCLK1
初期の CCLK ク ロ ッ ク 周期
TCCLKn
FPGA に ConfigRate の設定が読み込まれた後の CCLK ク ロ ッ ク 周期
TMINIT
最大
単位
表 46 参照
表 46 参照
INIT_B の立ち上がり エッ ジに対する M[2:0] モード ピ ン のセッ ト アッ プ タ イ ム
50
-
ns
TINITM
INIT_B の立ち上がり エッ ジに対する M[2:0] モード ピ ン のセッ ト アッ プ タ イ ム
0
-
ns
TINITADDR
初期の A[25:0] ア ド レ ス サ イ ク ルの最小周期。 LDC[2:0] お よ び HDC はアサー
ト さ れ、 有効です。
5
5
TCCO
CCLK の立ち下が り エ ッ ジ後にア ド レ ス A[25:0] 出力が有効にな る ま での時間
TDCC
CCLK の立ち上が り エ ッ ジに対す る D[7:0] デー タ 入力のセ ッ ト ア ッ プ タ イ ム
TCCD
CCLK の立ち上が り エ ッ ジに対す る D[7:0] デー タ 入力のホール ド タ イ ム
ス イ ッ チ特性 72
japan.xilinx.com
TCCLK1
サイ クル
表 50 参照
表 51 の TSMDCC 参照
0
-
ns
DS529-3 (v1.7) 2008 年 5 月 28 日
Product 製品仕様
R
DC 特性およびス イ ッ チ特性
表 55 : 付属パラ レル NOR フ ラ ッ シ ュの コ ン フ ィ ギ ュ レーシ ョ ンの タ イ ミ ング要件
シ ンボル
TCE
(tELQV)
TOE
(tGLQV)
TACC
(tAVQV)
TBYTE
説明
必要条件
パ ラ レル NOR フ ラ ッ シ ュ PROM のチ ッ プ セ レ ク ト
時間
T CE ≤ T INITADDR
パ ラ レル NOR フ ラ ッ シ ュ PROM の出力 イ ネーブル
時間
T OE ≤ T INITADDR
パ ラ レル NOR フ ラ ッ シ ュ PROM の読み出 し ア ク セ ス
時間
x8/x16 PROM のみ : BYTE# か ら 出力有効ま での時間(3)
(tFLQV、 tFHQV)
単位
ns
ns
T ACC ≤ T CCLKn ( min ) – T CCO – T DCC – PCB
ns
ns
T BYTE ≤ T INITADDR
メモ :
こ れ ら の要件に従 う と 、 FPGA で CCLK 信号が供給 さ れ る BPI モー ド で FPGA を適切に コ ン フ ィ ギ ュ レーシ ョ ンで き ます。 FPGA に読み込まれ
た アプ リ ケーシ ョ ンに よ っ て、 コ ン フ ィ ギ ュ レーシ ョ ン後の タ イ ミ ン グが異な る 場合があ り ます。
1.
2.
3.
アプ リ ケーシ ョ ンの要件に応 じ て、 プ リ ン ト 基板の配線遅延を減算 し て く だ さ い。
FPGA の LDC2 ピ ンに適切な大 き さ の外部プルダ ウ ン抵抗を使用す る と 、 初期の BYTE# タ イ ミ ン グ を延長で き ます。 抵抗値は、 FPGA の
PUDC_B ピ ンが High か Low かに よ っ て も 異な り ます。
DS529-3 (v1.7) 2008 年 5 月 28 日
Product 製品仕様
japan.xilinx.com
ス イ ッ チ特性 73
R
DC 特性およびス イ ッ チ特性
IEEE 1149.1/1553 JTAG テ ス ト ア ク セス ポー ト の タ イ ミ ン グ
TCCH
TCCL
TCK
(Input)
1/FTCK
TTCKTMS
TTMSTCK
TMS
(Input)
TTDITCK
TTCKTDI
TDI
(Input)
TTCKTDO
TDO
(Output)
DS099_06_040703
図 16 : JTAG 波形
表 56 : JTAG テス ト ア ク セス ポー ト の タ イ ミ ング
すべての
ス ピー ド
グ レー ド
シ ンボル
説明
最小
最大
単位
1.0
11.0
ns
下記以外の全デバ イ スお よ び機能
7.0
–
ns
XC3S700A お よ び XC3S1400A FPGA のバ ウ ン ダ リ
ス キ ャ ン コ マ ン ド (INTEST、 EXTEST、 SAMPLE)
11.0
TCK ピ ンの立ち上が り エ ッ ジ ま でに、 TMS ピ ン で ロ ジ ッ ク レベルが安定 し ていなければな
7.0
–
ns
0
–
ns
0
–
ns
5
–
ns
5
–
ns
10
10,000
ns
10
10,000
ns
Clock-to-Output タ イ ム
TTCKTDO TCK ピ ンの立ち下が り エ ッ ジか ら TDO ピ ンにデー タ が出力 さ れ る ま での時間
セ ッ ト ア ッ プ タ イム
TTDITCK
TCK ピ ンの立ち上が り エ ッ ジ ま で
に、 TDI ピ ンでデー タ が安定 し てい
なければな ら ない時間
TTMSTCK
ら ない時間
ホール ド タ イ ム
TTCKTDI
TCK ピ ンの立ち上が り エ ッ ジか ら 、
TDI ピ ンでデー タ を保持 し ておかな
ければな ら ない時間
TTCKTMS
下記以外の全機能
2.0
コ ン フ ィ ギ ュ レーシ ョ ン コ マ ン ド
(CFG_IN、 ISC_PROGRAM)
TCK ピ ンの立ち上が り エ ッ ジか ら 、 TMS ピ ン で ロ ジ ッ ク レベルを保持 し ておかなければな
ら ない時間
ク ロ ッ ク タ イム
TCCH
TCK ピ ンでの High パルス幅
TCCL
TCK ピ ンでの Low パルス幅
TCCHDNA
TCK ピ ンでの High パルス幅
TCCLDNA
TCK ピ ンでの Low パルス幅
ス イ ッ チ特性 74
ISC_DNA コ マ ン ド を除 く すべての機能
ISC_DNA コ マ ン ド 中
japan.xilinx.com
DS529-3 (v1.7) 2008 年 5 月 28 日
Product 製品仕様
R
DC 特性およびス イ ッ チ特性
表 56 : JTAG テス ト ア ク セス ポー ト の タ イ ミ ング ( 続き )
すべての
ス ピー ド
グ レー ド
シ ンボル
FTCK
説明
TCK 信号の周波数
XC3S50A、 XC3S200A、 XC3S400A FPGA でのす
べての動作、 そ し てすべての FPGA での BYPASS ま
たは HIGHZ イ ン ス ト ラ ク シ ョ ン。
BYPASS ま たは HIGHZ イ ン ス ト ラ ク シ ョ ン を除 く
XC3S700A お よ び XC3S1400A FPGA でのすべての
最小
最大
単位
0
33
MHz
20
動作。
メモ :
1. こ の表に記載 さ れてい る 値は、 表 8 に示す条件に基づいてい ます。
2. JTAG の詳細は、 UG332 : 『Spartan-3 ジ ェ ネ レーシ ョ ン コ ン フ ィ ギ ュ レーシ ョ ン ガ イ ド 』 の第 9 章 「JTAG コ ン フ ィ ギ ュ レーシ ョ ン モー ド お よ
びバ ウ ン ダ リ ス キ ャ ン」 セ ク シ ョ ン を参照 し て く だ さ い。
DS529-3 (v1.7) 2008 年 5 月 28 日
Product 製品仕様
japan.xilinx.com
ス イ ッ チ特性 75
R
DC 特性およびス イ ッ チ特性
改訂履歴
次の表に、 こ の文書の改訂履歴を示 し ます。。
日付
バージ ョ ン
2006/12/05
1.0
改訂内容
初版 リ リ ース
2007/02/02
1.1
Preliminary ス テー タ ス に移行。 表 15 を 「DC 電気特性」 セ ク シ ョ ンへ移動。 v1.32 ス ピー ド
フ ァ イ ルのすべての タ イ ミ ン グ仕様を変更。 表 29 の推奨 さ れ る SSO リ ミ ッ ト を追加。 表 43 お
よ び表 56 で、 ISC_DNA コ マ ン ド 中の DNA_PORT READ 信号 と JTAG ク ロ ッ ク 入力の最大
パルス幅を 10ms に設定。 「差動 I/O の外部終端要件」 の追加。 表 50 に、 ス レーブ モー ド の
DIN ホール ド タ イ ム を個別に表示。 表 52 お よ び表 54 の微修正 ( 仕様に影響はない )。
2007/03/16
1.2
すべての AC タ イ ミ ン グ仕様を v1.34 ス ピー ド フ ァ イ ルに変更。 XC3S700A お よ び
XC3S1400A FPGA を Production ス テー タ ス の -4 ス ピー ド グ レー ド で提供 ( 表 16)。デジ タ ル
周波数合成 (DFS) 機能を使用する DCM アプ リ ケーシ ョ ンでは、 ISE9.1i 以降の ソ フ ト ウ ェ ア
リ ビ ジ ョ ンに よ っ て自動的に ロ ジ ッ ク (LUT 1 個 ) が追加 さ れ る と い う メ モ 2 を追加 ( 表 39)。
表 56 の JTAG 仕様を ア レ イ サ イ ズ ま たはフ ァ ン ク シ ョ ン別に表示。 表 10 の静止電流 リ ミ ッ ト
2007/04/23
1.3
すべての AC タ イ ミ ン グ仕様を v1.35 ス ピー ド フ ァ イ ルに変更。 XC3S400A デバ イ ス を除 く す
べての フ ァ ミ リ を Production ス テー タ ス に変更 ( 表 16)。
2007/05/08
1.4
XC3S400A を Production ス テー タ スお よ び v1.35 ス ピー ド フ ァ イ ルに変更。 表 12 お よ び
表 13 にバン ク ルール と 補足説明を追加。 表 14 の DIFF_SSTL3_II VOL の最大値を修正。
表 18 の XC3S400A Pin-to-Pin お よ び Clock-to-Output の時間を変更。 表 19 の XC3S400A
Pin-to-Pin セ ッ ト ア ッ プ タ イ ム を変更。表 20 の -5 の TIOICKPD を変更。表 28 お よ び表 29 の
値に SSO の数を追加。 表 34 か ら 無効なエンベデ ッ ド 乗算器のホール ド タ イ ム を削除。 表 37
の CLKOUT_FREQ_CLK90 を変更。表 56 の XC3S400A の TTDITCK お よ び FTCK のパフ ォー
マ ン ス を変更。
2007/07/10
1.5
表 13、 表 14、 表 27、 お よ び表 29 に DIFF_HSTL_I と DIFF_HSTL_III を追加。 表 14 の
TMDS DC 特性を変更。 表 17 の ISE 9.2.01i の ス ピー ド フ ァ イ ルを v1.35 へ変更。 表 19 の ピ
ン間のセ ッ ト ア ッ プお よ びホール ド タ イ ム を変更。 表 26 の TMDS 出力調整を変更。 表 27 の
I/O テ ス ト 方法の値を変更。 表 29 に BLVDS SSO の数を追加。 表 34 の乗算器ブ ロ ッ ク のセ ッ
ト ア ッ プ タ イ ム と ホール ド タ イ ム を変更。 表 35 のブ ロ ッ ク RAM ク ロ ッ ク 幅を変更。 表 37 の
CLKOUT_PER_JITT_2X お よ び CLKOUT_PER_JITT_DV2 を変更。 表 46 お よ び表 48 に コ
マーシ ャ ルの CCLK 仕様を追加。
2008/04/15
1.6
表 8 の推奨動作条件に VIN を追加 し 、 XAPP459 : 『Spartan-3 Generation FPGA のユーザー
I/O ピ ンへ大 き な変動のシ ン グルエン ド 信号を イ ン タ ーフ ェ イ スす る 際にカ ッ プ リ ン グ影響を
除去 』 への リ ン ク を追加。表 10 の標準 ICCINTQ お よ び ICCAUXQ の静止電流値が 2% ～ 58% 減
少。表 11 の LVCMOS12/15/18 の VIL が最大 0.4V へ増加 し 、LVCMOS12 の VIH が最小 0.7V
へ変更。 表 12 の LVCMOS15/18 の VOL が最大 0.4V に、 VOH が最小 VCCO-0.4V に変更。
表 16 の ISE 10.1 ソ フ ト ウ ェ アの最新ス ピー ド フ ァ イ ルが v1.39 に変更。表 28 お よ び 表 29 の
SSO リ ミ ッ ト に新 し いパ ッ ケージが追加。 表 29 の FG パ ッ ケージ SSTL18_II SSO リ ミ ッ ト が
向上。
表 33 の -4 の FBUFG を 334 MHz に改善。 表 33、 表 38、 表 39、 お よ び表 40 に、 SCD 4103 を
使用 し た場合でのパフ ォーマ ン ス が 375MHz にな る こ と を追記。 表 44 に単位欄を再び追加。
表 46 の CCLK 出力最大周期を 表 47 の最大周波数 と 一致する よ う に変更。 図 15 お よ び表 54
の BPI ア ク テ ィ ブ ク ロ ッ ク エ ッ ジ を修正。
2008/05/28
1.7
表 5 の VCCAUXT お よ び VCCO2T の POR 最小値を変更 し 、 図 11 の VCCO POR レベルを変更。
表 8 の推奨す る VIN の値を追加。 「同時ス イ ッ チ出力ガ イ ド ラ イ ン」 に VCCAUX の情報追加。
表 21 のサンプル ウ ィ ン ド ウ情報追加。 表 15 の DNA_RETENTION リ ミ ッ ト を削除。 UG332
への リ ン ク を追加。
を変更。
改訂履歴 76
japan.xilinx.com
DS529-3 (v1.7) 2008 年 5 月 28 日
Product 製品仕様
Spartan-3A FPGA フ ァ ミ リ :
R
ピ ン配置の説明
DS529-4 (v1.7) 2008 年 5 月 28 日
0
0
Product 製品仕様
概要
こ のセ ク シ ョ ンでは、 Spartan®-3A FPGA の ピ ンが コ ン ポーネ ン
ト パ ッ ケージ内で接続す る 方法、お よ びデバ イ ス の熱特性につい
て説明 し ます。 ピ ンの機能に関す る 一般的な情報お よ びパ ッ ケー
ジの特性については、 ユーザー ガ イ ド UG331 『Spartan-3 ジ ェ
ネ レーシ ョ ン FPGA ユーザー ガ イ ド 』 の 「Packaging」 を参照 し
て く だ さ い。
•
UG331 : 『Spartan-3 ジ ェ ネ レーシ ョ ン FPGA ユーザー ガ
イ ド』
japan.xilinx.com/support/documentation/spartan-3a_user_gu
ides.htm
RoHS バージ ョ ン があ り 、 RoHS バージ ョ ン で鉛フ リ ーのパッ
ケ ージ コ ード には 「 G」 が追加さ れて いま す。 熱特性を 除く 標準
パッ ケ ージ に関する 情報は、 すべて 鉛フ リ ー パッ ケ ージ にも 適
用さ れま す。
ピン タ イプ
Spartan-3A FPGA の ピ ン の多 く は汎用のユーザー定義の I/O ピ
ンですが、 表 57 に示す よ う に、機能の異な る 12 の ピ ン タ イ プが
あ り ます。こ の表に示す各ピ ンの色は、後に示すパ ッ ケージの フ ッ
ト プ リ ン ト 図に示すピ ンの色 と 対応 し てい ます。
Spartan-3A FPGA は、 標準パ ッ ケ ージ およ び鉛フ リ ー (Pb フ
リ ー ) パッ ケ ージ の両方で提供さ れて いま す。 各パッ ケ ージ には
表 57 : Spartan-3A FPGA のピ ンの種類
タ イプ /
色コ ー ド
説明
I/O
制限のない汎用ユーザー I/O ピ ンです。 ほ と ん ど の ピ ンは、 差動 I/O のペア と し て使用
で き ます。
INPUT
DUAL
VREF
ピ ン名
IO_#
IO_Lxxy_#
制限のない汎用入力ピ ンです。 出力構造ま たは PCI ク ラ ンプ ダ イ オー ド はあ り ません。 IP_#
IP_Lxxy_#
M[2:0]
一部の コ ン フ ィ ギ ュ レーシ ョ ン モー ド で使用 さ れ る 多目的コ ン フ ィ ギ ュ レーシ ョ ン ピ
PUDC_B
ンです。 通常、 コ ン フ ィ ギ ュ レーシ ョ ン後はユーザー I/O と し て使用で き ます。 コ ン
CCLK
フ ィ ギ ュ レーシ ョ ンに使用 し ない場合は、 I/O ピ ン と し て動作 し ます。 信号の詳細は、
MOSI/CSI_B
UG332 : 『Spartan-3 ジ ェ ネ レーシ ョ ン コ ン フ ィ ギ ュ レーシ ョ ン ガ イ ド 』 を参照 し て く D[7:1]
D0/DIN
だ さ い。
DOUT
CSO_B
RDWR_B
INIT_B
A[25:0]
VS[2:0]
LDC[2:0]
HDC
ユーザー I/O ピ ン、 入力のみの ピ ン、 ま たは同一バン ク にあ る その他すべての VREF ピ IP/VREF_#
IP_Lxxy_#/VREF_#
ン と 共に特定の I/O 規格に対 し て参照電圧を供給す る 多目的ピ ンです。 バン ク 内で参照 IO/VREF_#
電圧用に使用す る 際は、 そのバン ク にあ る すべての VREF ピ ン を接続す る 必要があ り
IO_Lxxy_#/VREF_#
ます。
CLK
ユーザー I/O ピ ン ま たは特定の ク ロ ッ ク バ ッ フ ァ ド ラ イ バの入力ピ ンです。 大半の
パ ッ ケージには 16 個のグ ロ ーバル ク ロ ッ ク 入力があ り 、 必要に応 じ てデバ イ ス全体に
ク ロ ッ ク を供給で き ます。 (FT256 パ ッ ケージの TQ144 お よ び XC3S50A は例外です。
) RHCLK 入力はデバ イ ス の右側、 LHCLK 入力はデバ イ ス の左側に ク ロ ッ ク を供給 し ま
す。 こ れ ら の信号の詳細は、 UG331 : 『Spartan-3 ジ ェ ネ レーシ ョ ン FPGA ユーザー ガ
イ ド 』 の 「Global Clock Resources」 を参照 し て く だ さ い。
IO_Lxxy_#/GCLK[15:0]、
IO_Lxxy_#/LHCLK[7:0]、
IO_Lxxy_#/RHCLK[7:0]
© 2006-2008 Xilinx, Inc. All rights reserved. All Xilinx trademarks, registered trademarks, patents, and disclaimers are as listed at http://japan.xilinx.com/legal.htm.
PCI is a registered trademark of the PCI-SIG. All other trademarks are the property of their respective owners. All specifications are subject to change without notice.
DS529-4 (v1.7) 2008 年 5 月 28 日
Product 製品仕様
japan.xilinx.com
ピン タ イプ 77
R
ピ ン配置の説明
表 57 : Spartan-3A FPGA のピ ンの種類 ( 続き )
タ イプ /
色コ ー ド
説明
DONE、 PROG_B
CONFIG
コ ン フ ィ ギ ュ レーシ ョ ン専用ピ ンであ り (各デバ イ ス に 2 本)、 ユーザー I/O ピ ン と し て
は使用で き ません。 各パ ッ ケージには 2 本の コ ン フ ィ ギ ュ レーシ ョ ン専用ピ ンがあ り 、
VCCAUX か ら 電源が供給 さ れます。 DONE 信号お よ び PROG_B 信号の詳細は、
UG332 : 『Spartan-3 ジ ェ ネ レーシ ョ ン コ ン フ ィ ギ ュ レーシ ョ ン ガ イ ド 』 を参照 し て く
だ さ い。
PWR
MGMT
省電力のサ スペン ド モー ド 用の制御ピ ンお よ びス テー タ ス ピ ンです。 SUSPEND は専
用ピ ンで、 AWAKE は多目的ピ ンです。 アプ リ ケーシ ョ ンでサ スペン ド モー ド が イ
ネーブルであ る 場合を除 き 、 AWAKE ピ ンはユーザー I/O ピ ン と し て使用で き ます。
SUSPEND、 AWAKE
JTAG 専用ピ ンであ り (各パ ッ ケージに 4 本)、 こ れ ら はユーザー I/O ピ ン と し ては使用
で き ません。 各パ ッ ケージには 4 本の JTAG 専用ピ ンがあ り 、 VCCAUX か ら 電源が供
TDI、 TMS、 TCK、 TDO
JTAG
ピ ン名
給 さ れます。
GND
グ ラ ン ド 専用ピ ンであ り 、 ピ ンの本数は使用す る パ ッ ケージに よ っ て異な り ます。
すべて を接続す る 必要があ り ます。
GND
VCCAUX
補助電源供給ピ ンであ り 、 ピ ンの本数は使用す る パ ッ ケージに よ っ て異な り ます。
すべて を接続す る 必要があ り ます。
VCCAUX
VCCINT
内部 コ ア ロ ジ ッ ク への電源供給ピ ンであ り 、 ピ ンの本数は使用する パ ッ ケージに よ っ て
異な り ます。 すべて を +1.2V に接続す る 必要があ り ます。
VCCINT
I/O バン ク 内の出力バ ッ フ ァ への電源供給ピ ンです。 こ の ピ ンは、 同一バン ク にあ る そ
の他の VCCO ピ ン と 共に I/O バン ク 内の出力バ ッ フ ァ に電源を供給 し 、 一部の I/O 規
VCCO_#
VCCO
格に対す る 入力 し き い値を設定 し ます。 すべて を接続す る 必要があ り ます。
N.C.
デバ イ ス /パ ッ ケージの組み合わせでは接続 さ れてい ませんが、 よ り 大型のデバ イ ス の
同一パ ッ ケージでは接続 さ れ る 場合があ り ます。
N.C.
メモ :
1.
# = I/O バン ク 番号を示す 0 ～ 3 の整数。
タ イ プ別パ ッ ケージ ピ ン
各パ ッ ケージには、 VCCINT、 VCCAUX、 VCCO と い う 3 つの
独立 し た電源お よ び共通のグ ラ ン ド (GND) があ り ます。表 58 に
示す よ う に、こ れ ら の ピ ンの数はパ ッ ケージに よ っ て異な り ます。
表 58 : 各パ ッ ケージの電源お よびグ ラ ン ド ピ ン数
VCCINT
VCCAUX
VCCO
GND
VQ100
4
3
6
13
TQ144
4
4
8
13
FT256
(50A/200A/400A)
6
4
16
28
FT256
(700A/1400A)
15
10
13
50
FG320
6
8
16
32
FG400
9
8
22
43
FG484
15
10
24
53
FG676
23
14
36
77
パ ッ ケージ
78
パ ッ ケージ ピ ンの多 く はユーザー定義 I/O ピ ン ま たは入力ピ ン
ですが、 表 59 に示す よ う に、 その本数お よ び特性はデバ イ ス タ
イ プお よ び使用す る パ ッ ケージに よ っ て異な り ます。 こ の表に
は、 すべての I/O-、 INPUT-、 DUAL-、 VREF- お よ び CLK- ピ
ン を汎用 I/O と し て使用 し た場合のシ ン グル エン ド I/O ピ ンの
最大本数を示 し ます。 こ こ では、 AWAKE ピ ンは多目的ピ ン と
し ます。 同様に、 表にはパ ッ ケージで使用で き る 差動ピ ン ペア
の最大数を示 し てい ます。 ま た、 ユーザー I/O の最大本数が、 接
続 さ れていない ピ ン (N.C.) を含む各ピ ン タ イ プに ど の よ う に分
配 さ れてい る か を示 し ます。
すべての規格がすべての I/O バン ク でサポー ト さ れてい る わけで
はあ り ません。 左右のバン ク (I/O バン ク 1 お よ び 3) は、 上下の
バン ク (I/O バン ク 0 お よ び 2) よ り も 高い出力駆動電流をサポー
ト し てい ます。 同様に、 LVDS、 RSDS、 PPDS、 miniLVDS、 お
よ び TMDS な ど の真の差動出力規格は上下バン ク (I/O バン ク 0
お よ び 2) でのみサポー ト さ れてい ま す。 入力に制限はあ り ま せ
ん。 詳細は、 UG331 の 「I/O リ ソ ース の使用」 を参照 し て く だ さ
い。
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Product 製品仕様
R
ピ ン配置の説明
表 59 : 各パ ッ ケージのユーザー I/O ピ ンの最大本数
デバイ ス
XC3S50A
XC3S200A
XC3S50A
XC3S50A
XC3S200A
XC3S400A
XC3S700A
XC3S1400A
XC3S200A
XC3S400A
XC3S400A
XC3S700A
XC3S700A
XC3S1400A
XC3S1400A
パ ッ ケージ
最大ユーザー
I/O および
入力ピ ン数
入力ピ ンの
最大数
差動ペアの
最大数
I/O
INPUT
DUAL
VREF
CLK
N.C.
68
68
108
144
195
195
161
161
248
251
311
311
372
375
502
6
6
7
32
35
35
13
13
56
59
63
63
84
87
94
60
60
50
64
90
90
60
60
112
112
142
142
165
165
227
17
17
42
53
69
69
59
59
101
101
155
155
194
195
313
2
2
2
20
21
21
2
2
40
42
46
46
61
62
67
20
20
26
26
52
52
52
52
52
52
52
52
52
52
52
6
6
8
15
21
21
18
18
23
24
26
26
33
34
38
23
23
30
30
32
32
30
30
32
32
32
32
32
32
32
0
0
0
51
0
0
0
0
3
0
0
0
3
0
17
VQ100
TQ144
FT256
FG320
FG400
FG484
FG676
ピ ン配置表お よ びフ ッ ト プ リ ン ト は、ザ イ リ ン ク ス の ウ ェ ブ サ イ
ト か ら 入手可能です。 ス プ レ ッ ド シー ト プ ロ グ ラ ム を使用す る
と 、 デー タ を並べ替えた り 、 必要に応 じ て フ ォーマ ッ ト を変更で
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使用可能な I/O ピ ン数 ( タ イ プ別 )
き ます。 こ れ ら の フ ァ イ ルは ASCII 形式のテ キ ス ト フ ァ イ ルな
ので、 ほ と ん ど の ス ク リ プ ト プ ロ グ ラ ムで容易に解析で き ます。
http://japan.xilinx.com/support/documentation/data_sheets/s3a_pi
n.zip
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79
R
ピ ン配置の説明
パ ッ ケージの概要
表 60 に、 Spartan-3A フ ァ ミ リ の 6 つの低価格製品パ ッ ケージ を
示 し ます。
表 60 : Spartan-3A フ ァ ミ リ のパ ッ ケージ オプ シ ョ ン
最大 I/O
リード
ピッチ
高さ
(mm)
質量 (1)
(mm)
フッ トプリン ト
エ リ ア (mm)
Very Thin Quad Flat Pack (VQFP)
68
0.5
16 x 16
1.20
0.6
144
Thin Quad Flat Pack (TQFP)
108
0.5
22 x 22
1.60
1.4
FT256 / FTG256
256
Fine-pitch Thin Ball Grid Array
(FBGA)
195
1.0
17 x 17
1.55
0.9
FG320 / FGG320
320
Fine-pitch Ball Grid Array (FBGA)
251
1.0
19 x 19
2.00
1.4
FG400 / FGG400
400
Fine-pitch Ball Grid Array (FBGA)
311
1.0
21 x 21
2.43
2.2
FG484 / FGG484
484
Fine-pitch Ball Grid Array (FBGA)
375
1.0
23 x 23
2.60
2.2
FG676 / FGG676
676
Fine-pitch Ball Grid Array (FBGA)
502
1.0
27 x 27
2.60
3.4
パ ッ ケージ
リード
VQ100 / VQG100
100
TQ144 / TQG144
タ イプ
(g)
メモ :
パ ッ ケージ質量は ±10% です。
1.
各パ ッ ケージは、 オプシ ョ ン と し て環境に優 し い鉛フ リ ー タ イ
プがあ り ます。 鉛フ リ ー パ ッ ケージの場合は、 パ ッ ケージ名に
「G」 が追加 さ れてい ます。 た と えば、 通常のパ ッ ケージ
「CS484」 を鉛フ リ ー パ ッ ケージで注文す る と 、 「CSG484」 と な
り ます。 一部のデバ イ ス では、 同 じ ピ ン配置で鉛を含むパ ッ ケー
ジ ( 注文 コ ー ド に 「G」 はない ) があ り ます。 詳細は、 ザ イ リ ン
ク ス販売代理店へお問い合わせ く だ さ い。 標準パ ッ ケージ と 鉛フ
リ ー パ ッ ケージのサ イ ズは同 じ です ( 表 61 参照 )。
パ ッ ケージ図
パ ッ ケージ情報の詳細は、 UG112 : 『デバ イ ス パ ッ ケージ ユー
ザー ガ イ ド 』 を参照 し て く だ さ い。
パ ッ ケージ
各パ ッ ケージの図は、 表 61 に示すザ イ リ ン ク ス ウ ェ ブ サ イ ト
でご覧いただけ ます。
各パ ッ ケージの MDDS ( 材料宣言デー タ シー ト ) は、 ザ イ リ ン ク
ス ウ ェ ブ サ イ ト か ら 入手で き ます。
表 61 : ザイ リ ン ク スのパ ッ ケージ ド キ ュ メ ン ト
VQ100
図
パ ッ ケージ図
VQG100
TQ144
パ ッ ケージ図
パ ッ ケージ図
パ ッ ケージ図
パ ッ ケージ図
FGG676
80
japan.xilinx.com
PK182_FG400
PK108_FGG400
パ ッ ケージ図
FGG484
FG676
PK152_FG320
PK106_FGG320
FGG400
FG484
PK158_FT256
PK115_FTG256
FGG320
FG400
PK169_TQ144
PK126_TQG144
FTG256
FG320
PK173_VQ100
PK130_VQG100
TQG144
FT256
MDDS
PK183_FG484
PK110_FGG484
パ ッ ケージ図
PK155_FG676
PK111_FGG676
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R
ピ ン配置の説明
パッ ケージ の熱特性
FPGA アプリ ケーショ ン の電力損失は、パッ ケージの選択およ びシ
ス テム デザイ ン に影響し ま す。Spartan-3A FPGA での消費電力は、
ザイ リ ン ク ス の ISE®開発ソ フ ト ウ ェ アに含ま れる XPower Power
Estimator ま たは XPower Analyzer を 使用し て求めら れま す。表 62
にさ ま ざ ま な Spartan-3A FPGA パッ ケ ージ の熱特性を 示し ま す。
こ の情報は、 ウ ェ ブ消費電力ツ ール
(japan.xilinx.com/cgi-bin/thermal/thermal.pl) から も 入手可能です。
ジ ャ ン ク シ ョ ン と ケース間の熱抵抗 (θJC) は、 消費電力 1 ワ ッ ト
当た り のパ ッ ケージ本体 ( ケー ス ) と ダ イ ジ ャ ン ク シ ョ ン間の温
度差を示 し ま す。 同様に、 ジ ャ ン ク シ ョ ン と ボー ド 間の値 (θJB)
は、 ボー ド と ジ ャ ン ク シ ョ ン間の温度差を示 し 、 ジ ャ ン ク シ ョ ン
と 周囲間の値 (θJA) は、 周囲 と ジ ャ ン ク シ ョ ン間の温度差を示 し
ます。 θJA 値は、 1 分当た り の リ ニア フ ィ ー ト (LFM) で計測 し た
値を気流速度別に示 し ます。 気流な し (0 LFM) の列は、 風のない
と こ ろ で計測 さ れた θJA 値を示 し ます。 気流が増加す る と 熱抵抗
は減少 し ます。
表 62 : Spartan-3A パ ッ ケージ の熱特性
パ ッ ケージ
デバイ ス
ジャンクシ ョ ン と
ケース間 (qJC)
ジャンクシ ョ ンと
ボー ド 間 (qJB)
ジ ャ ン ク シ ョ ン と 周囲 (qJA)
( 異な る気流で測定 )
気流な し
単位
250 LFM
500 LFM
750 LFM
40.4
35.7
37.6
33.2
36.6
32.4
℃ /Watt
VQ100
VQG100
XC3S50A
XC3S200A
12.9
10.9
30.1
25.7
(0 LFM)
48.5
42.9
TQ144
TQG144
XC3S50A
16.5
32.0
42.4
36.3
35.8
34.9
℃ /Watt
16.0
10.3
8.4
7.8
5.4
11.7
9.9
9.8
8.2
7.9
6.0
33.5
23.8
19.3
18.6
14.1
18.5
15.4
15.5
13.0
12.8
9.9
42.3
32.7
29.9
28.1
24.2
27.8
25.2
25.6
23.1
22.3
19.5
35.6
26.6
24.9
22.3
18.7
22.3
19.8
19.2
17.9
17.4
14.7
35.5
26.1
23.0
21.2
17.5
21.1
18.6
18.0
16.7
16.2
13.5
34.5
25.2
22.3
20.7
17.0
20.3
17.8
17.3
16.0
15.5
12.8
℃ /Watt
FG484
FGG484
XC3S50A
XC3S200A
XC3S400A
XC3S700A
XC3S1400A
XC3S200A
XC3S400A
XC3S400A
XC3S700A
XC3S700A
XC3S1400A
FG676
FGG676
XC3S1400A
5.8
9.4
17.8
13.5
12.4
11.8
℃ /Watt
FT256
FTG256
FG320
FGG320
FG400
FGG400
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℃ /Watt
℃ /Watt
℃ /Watt
℃ /Watt
℃ /Watt
℃ /Watt
℃ /Watt
℃ /Watt
℃ /Watt
℃ /Watt
℃ /Watt
81
R
ピ ン配置の説明
VQ100 : 100 リ ー ド の VQFP (Very Thin Quad Flat Package)
XC3S50A お よ び XC3S200 には、 100 リ ー ド の VQFP (VQ100)
が提供 さ れてい ます。
表 63 に、 すべてのパ ッ ケージ ピ ン をバン ク 番号お よ びピ ン名で
分類 し て示 し ま す。 差動 I/O ペア と な る ピ ン は並べて示 し ま す。
ま た、 各ピ ンの ピ ン番号お よ び前述 し た ピ ン タ イ プ も 示 し ます。
VQ100 は、 Suspend モー ド (Suspend と Awake は未接続 )、 BPI
(Byte-wide Peripheral Interface) コ ン フ ィ ギ ュ レーシ ョ ン モー ド
のア ド レ ス出力ピ ン、 お よ びデ イ ジー チ ェーン コ ン フ ィ ギ ュ
レーシ ョ ン (DOUT は未接続 ) をサポー ト し てい ません。
表 63 では、 XC3S50A と XC3S200A の差動 I/O ペア の割り 当
て が異な る 部分を 水色表示し ま す。 詳細は、 84 ページ の
「 フ ッ ト プリ ン ト の互換性」 を 参照し て く ださ い。
こ のパッ ケージのピ ン 配置表およ びフ ッ ト プリ ン ト 図は、 次のザ
イ リ ン ク ス ウ ェ ブ サイ ト から ダウ ン ロ ード でき ま す。
japan.xilinx.com/support/documentation/data_sheets/
s3a_pin.zip
ピ ン配置
表 63 : Spartan-3A VQ100 のピ ン配置 ( 続き )
1
IO_L04N_1/RHCLK7
P65
CLK
1
IO_L04P_1/IRDY1/RHCLK
6
P64
CLK
1
IO_L05N_1
P71
IO
1
IO_L05P_1
P70
IO
1
IO_L06N_1
P73
IO
1
IO_L06P_1
P72
IO
1
IP_1/VREF_1
P68
VREF
1
VCCO_1
P67
VCCO
2
IO_2/MOSI/CSI_B
P46
DUAL
2
IO_L01N_2/M0
P25
DUAL
2
IO_L01P_2/M1
P23
DUAL
2
IO_L02N_2/CSO_B
P27
DUAL
2
IO_L02P_2/M2
P24
DUAL
2
IO_L03N_2/VS1 (3S50A)
IO_L04P_2/VS1 (3S200A)
P30
DUAL
2
IO_L03P_2/RDWR_B
P28
DUAL
2
IO_L04N_2/VS0
P31
DUAL
2
IO_L04P_2/VS2 (3S50A)
IO_L03N_2/VS2 (3S200A)
P29
DUAL
2
IO_L05N_2/D7 (3S50A)
IO_L06P_2/D7 (3S200A)
P34
DUAL
表 63 : Spartan-3A VQ100 のピ ン配置
バン ク
82
ピ ン名
ピン
タ イプ
0
IO_0/GCLK11
P90
CLK
0
IO_L01N_0
P78
IO
0
IO_L01P_0/VREF_0
P77
VREF
0
IO_L02N_0/GCLK5
P84
CLK
0
IO_L02P_0/GCLK4
P83
CLK
2
IO_L05P_2
P32
IO
0
IO_L03N_0/GCLK7
P86
CLK
2
IO_L06N_2/D6
P35
DUAL
0
IO_L03P_0/GCLK6
P85
CLK
2
P33
IO
0
IO_L04N_0/GCLK9
P89
CLK
IO_L06P_2 (3S50A)
IO_L05N_2 (3S200A)
0
IO_L04P_0/GCLK8
P88
CLK
2
IO_L07N_2/D4
P37
DUAL
0
IO_L05N_0
P94
IO
2
IO_L07P_2/D5
P36
DUAL
0
IO_L05P_0
P93
IO
2
IO_L08N_2/GCLK15
P41
CLK
0
IO_L06N_0/PUDC_B
P99
DUAL
2
IO_L08P_2/GCLK14
P40
CLK
0
IO_L06P_0/VREF_0
P98
VREF
2
IO_L09N_2/GCLK1
P44
CLK
0
IP_0
P97
IP
2
IO_L09P_2/GCLK0
P43
CLK
0
IP_0/VREF_0
P82
VREF
2
IO_L10N_2/D3
P49
DUAL
0
VCCO_0
P79
VCCO
2
IO_L10P_2/INIT_B
P48
DUAL
0
VCCO_0
P96
VCCO
1
IO_L01N_1
P57
IO
2
IO_L11N_2/D0/DIN/MISO
(3S50A)
IO_L12P_2/D0/DIN/MISO
(3S200A)
P51
DUAL
1
IO_L01P_1
P56
IO
2
IO_L11P_2/D2
P50
DUAL
1
IO_L02N_1/RHCLK1
P60
CLK
2
IO_L12N_2/CCLK
P53
DUAL
1
IO_L02P_1/RHCLK0
P59
CLK
1
IO_L03N_1/TRDY1/RHCLK3
P62
CLK
2
IO_L12P_2/D1 (3S50A)
IO_L11N_2/D1 (3S200A)
P52
DUAL
1
IO_L03P_1/RHCLK2
P61
CLK
2
IP_2/VREF_2
P39
VREF
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ピ ン配置の説明
表 63 : Spartan-3A VQ100 のピ ン配置 ( 続き )
表 63 : Spartan-3A VQ100 のピ ン配置 ( 続き )
2
VCCO_2
P26
VCCO
VCCINT VCCINT
P38
VCCINT
2
VCCO_2
P45
VCCO
VCCINT VCCINT
P66
VCCINT
3
IO_L01N_3
P4
IO
VCCINT VCCINT
P81
VCCINT
3
IO_L01P_3
P3
IO
3
IO_L02N_3
P6
IO
3
IO_L02P_3
P5
IO
3
IO_L03N_3/LHCLK1
P10
CLK
3
IO_L03P_3/LHCLK0
P9
CLK
3
IO_L04N_3/IRDY2/LHCLK3
P13
CLK
3
IO_L04P_3/LHCLK2
P12
CLK
3
IO_L05N_3/LHCLK7
P16
CLK
3
IO_L05P_3/TRDY2/LHCLK6
P15
CLK
3
IO_L06N_3
P20
IO
3
IO_L06P_3
P19
IO
3
IP_3
P21
IP
3
IP_3/VREF_3
P7
VREF
3
VCCO_3
P11
VCCO
GND
GND
P14
GND
GND
GND
P18
GND
GND
GND
P42
GND
GND
GND
P47
GND
GND
GND
P58
GND
GND
GND
P63
GND
GND
GND
P69
GND
GND
GND
P74
GND
GND
GND
P8
GND
GND
GND
P80
GND
GND
GND
P87
GND
GND
GND
P91
GND
GND
GND
P95
GND
VCCAUX DONE
P54
CONFIG
VCCAUX PROG_B
P100
CONFIG
VCCAUX TCK
P76
JTAG
VCCAUX TDI
P2
JTAG
VCCAUX TDO
P75
JTAG
VCCAUX TMS
P1
JTAG
VCCAUX VCCAUX
P22
VCCAU
X
VCCAUX VCCAUX
P55
VCCAU
X
VCCAUX VCCAUX
P92
VCCAU
X
VCCINT VCCINT
P17
VCCINT
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83
R
ピ ン配置の説明
バン ク ご と のユーザー I/O 数
表 64 に、 VQ100 パ ッ ケージの 68 本のユーザー I/O ピ ンが 4 つ
の I/O バン ク に ど の よ う に分配 さ れてい る か を示 し ます。
表 64 : VQ100 パ ッ ケージにおける XC3S50A および XC3S200A デバイ スのバン ク ご と のユーザー I/O 数
パ ッ ケージ
エッジ
使用可能な I/O ピ ン数 ( タ イ プ別 )
I/O バン ク
最大 I/O 数
上辺
0
15
I/O
3
INPUT
1
DUAL
1
VREF
3
CLK
7
右辺
1
13
6
0
0
1
6
下辺
2
26
2
0
19
1
4
左辺
3
14
6
1
0
1
6
68
17
2
20
6
23
計
フ ッ ト プ リ ン ト の互換性
表 65 : VQ100 のフ ッ ト プ リ ン ト の相違
XC3S50A お よ び XC3S200 の VQ100 は、 一部の差動 I/O ペア
の位相整列の違い を除いて、 ピ ン配置は同 じ です。
差動 I/O のア ラ イ メ ン ト の相違
XC3S50A VQ100 の一部の差動 I/O ペアは、 XC3S200A VQ100
の同等ペア と は異な る 位相整列 と な り ます ( 表 65 参照 )。 異な
る 信号ペアは、 すべてバン ク 2 の中にあ り ます。 図 17 お よ び
図 18 の フ ッ ト プ リ ン ト 図では、 こ れ ら の相違を黒いひ し 形 (‹)
で示 し ます。
84
VQ100
ピン
バン ク
XC3S50A
XC3S200A
P29
IIO_L04P_2/VS2
IO_L03N_2/VS2
P30
IO_L03N_2/VS1
IO_L04P_2/VS1
IO_L06P_2
IO_L05N_2
IO_L05N_2/D7
IO_L06P_2/D7
P51
IO_L11N_2/D0/DIN/
MISO
IO_L12P_2/D0/DIN/
MISO
P52
IO_L12P_2/D1
IO_L11N_2/D1
P33
P34
japan.xilinx.com
2
DS529-4 (v1.7) 2008 年 5 月 28 日
Product 製品仕様
R
ピ ン配置の説明
VQ100 のフ ッ ト プ リ ン ト (XC3S50A)
76 TCK
77 IO_L01P_0/VREF_0
78 IO_L01N_0
79 VCCO_0
80 GND
81 VCCINT
82 IP_0/VREF_0
83 IO_L02P_0/GCLK4
84 IO_L02N_0/GCLK5
85 IO_L03P_0/GCLK6
86 IO_L03N_0/GCLK7
87 GND
88 IO_L04P_0/GCLK8
89 IO_L04N_0/GCLK9
90 IO_0/GCLK11
91 GND
92 VCCAUX
93 IO_L05P_0
94 IO_L05N_0
95 GND
96 VCCO_0
97 IP_0
98 IO_L06P_0/VREF_0
99 IO_L06N_0/PUDC_B
100 PROG_B
ピ ン 1 は、 ザ イ リ ン ク ス の ロ ゴ を図に示す向 き に し た場合、 デバ イ ス の左上にあ り ます。
TMS
1
TDI
2
74 GND
IO_L01P_3
3
73 IO_L06N_1
IO_L01N_3
4
72 IO_L06P_1
IO_L02P_3
5
71 IO_L05N_1
IO_L02N_3
6
70 IO_L05P_1
IP_3/VREF_3
7
69 GND
GND
8
68 IP_1/VREF_1
IO_L03P_3/LHCLK0
9
67 VCCO_1
IO_L03N_3/LHCLK1 10
66 VCCINT
IO_L04N_3/IRDY2/LHCLK3 13
Bank 1
IO_L04P_3/LHCLK2 12
Bank 3
VCCO_3 11
75 TDO
Bank 0
GND 14
65 IO_L04N_1/RHCLK7
64 IO_L04P_1/IRDY1/RHCLK6
63 GND
62 IO_L03N_1/TRDY1/RHCLK3
IO_L05P_3/TRDY2/LHCLK6 15
61 IO_L03P_1/RHCLK2
IO_L05N_3/LHCLK7 16
60 IO_L02N_1/RHCLK1
VCCINT 17
59 IO_L02P_1/RHCLK0
GND 18
58 GND
IO_L06P_3 19
57 IO_L01N_1
IO_L06N_3 20
56 IO_L01P_1
IP_3 21
55 VCCAUX
VCCAUX 22
54 DONE
IO_L01P_2/M1 23
53 IO_L12N_2/CCLK
IO_L02P_2/M2 24
52 IO_L12P_2/D1(◆)
IO_L11P_2/D2 50
IO_L10N_2/D3 49
IO_L10P_2/INIT_B 48
GND 47
IO_2/MOSI/CSI_B 46
VCCO_2 45
IO_L09N_2/GCLK1 44
IO_L09P_2/GCLK0 43
GND 42
IO_L08N_2/GCLK15 41
51 IO_L11N_2/D0/DIN/MISO (◆)
IO_L08P_2/GCLK14 40
IP_2/VREF_2 39
VCCINT 38
IO_L07P_2/D5 26
IO_L06N_2/D6 35
IO_L05N_2/D7 (◆) 34
IO_L06P_2 (◆) 33
IO_L05P_2 32
IO_L04N_2/VS0 31
IO_L03N_2/VS1 (◆) 30
IO_L04P_2/VS2 (◆) 29
IO_L03P_2/RDWR_B 28
VCCO_2 26
IO_L02N_2/CSO_B 27
IO_L07N_2/D4 37
Bank 2
IO_L01N_2/M0 25
図 17 : VQ100 パ ッ ケージのフ ッ ト プ リ ン ト - XC3S50A ( 上面図 )
17
I/O : 制限のない汎用ユーザー I/O
ピン
20
2
INPUT : 制限のない汎用入力ピ ン
23
2
CONFIG : コ ン フ ィ ギ ュ レーシ ョ
ン専用ピ ン、 SUSPEND ピ ン
0
N.C. : 未接続ピ ン
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Product 製品仕様
4
13
DUAL : コ ン フ ィ ギ ュ レーシ ョ ン ピ
ン。 コ ン フ ィ ギ ュ レーシ ョ ン後は
ユーザー I/O と し て使用可能
CLK : ユーザー I/O、 入力、 ま た
6
VREF : ユーザー I/O ま たはバン
ク におけ る 参照電圧入力
6
VCCO : バン ク の出力電源
JTAG : JTAG ポー ト 専用ピ ン
4
VCCINT : 内部コ ア電源 (+1.2V)
GND : グ ラ ン ド
3
VCCAUX : 補助電源電圧
はグ ロ ーバル バ ッ フ ァ 入力
japan.xilinx.com
85
R
ピ ン配置の説明
VQ100 のフ ッ ト プ リ ン ト (XC3S200A)
76 TCK
77 IO_L01P_0/VREF_0
78 IO_L01N_0
79 VCCO_0
80 GND
81 VCCINT
82 IP_0/VREF_0
83 IO_L02P_0/GCLK4
84 IO_L02N_0/GCLK5
85 IO_L03P_0/GCLK6
86 IO_L03N_0/GCLK7
87 GND
88 IO_L04P_0/GCLK8
89 IO_L04N_0/GCLK9
90 IO_0/GCLK11
91 GND
92 VCCAUX
93 IO_L05P_0
94 IO_L05N_0
95 GND
96 VCCO_0
97 IP_0
98 IO_L06P_0/VREF_0
99 IO_L06N_0/PUDC_B
100 PROG_B
ピ ン 1 は、 ザ イ リ ン ク ス の ロ ゴ を図に示す向 き に し た場合、 デバ イ ス の左上にあ り ます。
TMS
1
TDI
2
74 GND
IO_L01P_3
3
73 IO_L06N_1
IO_L01N_3
4
72 IO_L06P_1
IO_L02P_3
5
71 IO_L05N_1
IO_L02N_3
6
70 IO_L05P_1
IP_3/VREF_3
7
69 GND
GND
8
68 IP_1/VREF_1
IO_L03P_3/LHCLK0
9
67 VCCO_1
IO_L03N_3/LHCLK1 10
66 VCCINT
IO_L04N_3/IRDY2/LHCLK3 13
Bank 1
IO_L04P_3/LHCLK2 12
Bank 3
VCCO_3 11
75 TDO
Bank 0
65 IO_L04N_1/RHCLK7
64 IO_L04P_1/IRDY1/RHCLK6
63 GND
GND 14
62 IO_L03N_1/TRDY1/RHCLK3
IO_L05P_3/TRDY2/LHCLK6 15
61 IO_L03P_1/RHCLK2
IO_L05N_3/LHCLK7 16
60 IO_L02N_1/RHCLK1
VCCINT 17
59 IO_L02P_1/RHCLK0
GND 18
58 GND
IO_L06P_3 19
57 IO_L01N_1
IO_L06N_3 20
56 IO_L01P_1
IP_3 21
55 VCCAUX
VCCAUX 22
54 DONE
IO_L01P_2/M1 23
53 IO_L12N_2/CCLK
IO_L02P_2/M2 24
52 IO_L11N_2/D1(◆)
200A
IO_L11P_2/D2 50
IO_L10N_2/D3 49
IO_L10P_2/INIT_B 48
GND 47
IO_2/MOSI/CSI_B 46
VCCO_2 45
IO_L09N_2/GCLK1 44
IO_L09P_2/GCLK0 43
GND 42
IO_L08N_2/GCLK15 41
51 IO_L12P_2/D0/DIN/MISO (◆)
IO_L08P_2/GCLK14 40
IP_2/VREF_2 39
VCCINT 38
IO_L07P_2/D5 26
IO_L06N_2/D6 35
IO_L06P_2/D7 (◆) 34
IO_L05N_2 (◆) 33
IO_L05P_2 32
IO_L04N_2/VS0 31
IO_L04P_2/VS1(◆) 30
IO_L03N_2/VS2 (◆) 29
IO_L03P_2/RDWR_B 28
VCCO_2 26
IO_L02N_2/CSO_B 27
IO_L07N_2/D4 37
Bank 2
IO_L01N_2/M0 25
DS529-4_12_040708
図 18 : VQ100 パ ッ ケージの フ ッ ト プ リ ン ト - XC3S200A ( 上面図 )
17
86
I/O : 制限のない汎用ユーザー I/O
ピン
20
2
INPUT : 制限のない汎用入力ピ ン
23
2
CONFIG : コ ン フ ィ ギ ュ レーシ ョ
ン専用ピ ン、 SUSPEND ピ ン
0
N.C. : 未接続ピ ン
4
13
DUAL : コ ン フ ィ ギ ュ レーシ ョ ン ピ
ン。 コ ン フ ィ ギ ュ レーシ ョ ン後は
ユーザー I/O と し て使用可能
CLK : ユーザー I/O、 入力、 ま た
6
VREF : ユーザー I/O ま たはバン
ク におけ る 参照電圧入力
6
VCCO : バン ク の出力電源
JTAG : JTAG ポー ト 専用ピ ン
4
VCCINT : 内部コ ア電源 (+1.2V)
GND : グ ラ ン ド
3
VCCAUX : 補助電源電圧
はグ ロ ーバル バ ッ フ ァ 入力
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R
ピ ン配置の説明
TQ144 : 144 リ ード の TQFP (Thin Quad Flat Package)
XC3S50A デバ イ ス には、 144 リ ー ド の TQFP パ ッ ケージが提供
さ れてい ます。
表 66 にすべてのパ ッ ケージ ピ ン をバン ク 番号お よ びピ ン名で分
類 し て示 し ます。 差動 I/O ペア と な る ピ ンは並べて示 し ます。 ま
た、 各ピ ンの ピ ン番号お よ び前述 し た ピ ン タ イ プ も 示 し ます。
こ のパ ッ ケージの ピ ン配置表お よ びフ ッ ト プ リ ン ト 図は、 次のサ
イ ト か ら ダ ウ ン ロ ー ド で き ます。
japan.xilinx.com/support/documentation/data_sheets/
s3a_pin.zip
XC3S50A パ ッ ケージは、 バ イ ト 幅ペ リ フ ェ ラ ル イ ン タ ーフ ェ イ
ス (BPI) コ ン フ ィ ギ ュ レーシ ョ ン モー ド では、 ア ド レ ス出力ピ ン
をサポー ト し ません。
ピ ン配置表
表 66 : Spartan-3A TQ144 のピ ン配置 ( 続き )
表 66 : Spartan-3A TQ144 のピ ン配置
バン ク
0
ピ ン名
IO_0
ピン
タ イプ
バン ク
P142
I/O
1
ピ ン名
ピン
タ イプ
IO_L01P_1/HDC
P76
DUAL
IO_L02N_1/LDC0
P77
DUAL
0
IO_L01N_0
P111
I/O
1
0
IO_L01P_0
P110
I/O
1
IO_L02P_1/LDC1
P75
DUAL
0
IO_L02N_0
P113
I/O
1
IO_L03N_1
P84
I/O
0
IO_L02P_0/VREF_0
P112
VREF
1
IO_L03P_1
P82
I/O
0
IO_L03N_0
P117
I/O
1
IO_L04N_1/RHCLK1
P85
RHCLK
0
IO_L03P_0
P115
I/O
1
IO_L04P_1/RHCLK0
P83
RHCLK
0
IO_L04N_0
P116
I/O
1
IO_L05N_1/TRDY1/RHCLK3
P88
RHCLK
0
IO_L04P_0
P114
I/O
1
IO_L05P_1/RHCLK2
P87
RHCLK
IO_L06N_1/RHCLK5
P92
RHCLK
0
IO_L05N_0
P121
I/O
1
0
IO_L05P_0
P120
I/O
1
IO_L06P_1/RHCLK4
P90
RHCLK
0
IO_L06N_0/GCLK5
P126
GCLK
1
IO_L07N_1/RHCLK7
P93
RHCLK
0
IO_L06P_0/GCLK4
P124
GCLK
1
IO_L07P_1/IRDY1/RHCLK6
P91
RHCLK
0
IO_L07N_0/GCLK7
P127
GCLK
1
IO_L08N_1
P98
I/O
0
IO_L07P_0/GCLK6
P125
GCLK
1
IO_L08P_1
P96
I/O
0
IO_L08N_0/GCLK9
P131
GCLK
1
IO_L09N_1
P101
I/O
0
IO_L08P_0/GCLK8
P129
GCLK
1
IO_L09P_1
P99
I/O
IO_L10N_1
P104
I/O
0
IO_L09N_0/GCLK11
P132
GCLK
1
0
IO_L09P_0/GCLK10
P130
GCLK
1
IO_L10P_1
P102
I/O
0
IO_L10N_0
P135
I/O
1
IO_L11N_1
P105
I/O
0
IO_L10P_0
P134
I/O
1
IO_L11P_1
P103
I/O
0
IO_L11N_0
P139
I/O
1
IP_1/VREF_1
P80
VREF
0
IO_L11P_0
P138
I/O
1
IP_1/VREF_1
P97
VREF
0
IO_L12N_0/PUDC_B
P143
DUAL
1
SUSPEND
P74
0
IO_L12P_0/VREF_0
P141
VREF
PWR
MGMT
0
IP_0
P140
INPUT
1
VCCO_1
P86
VCCO
0
IP_0/VREF_0
P123
VREF
1
VCCO_1
P95
VCCO
0
VCCO_0
P119
VCCO
2
IO_2/MOSI/CSI_B
P62
DUAL
0
VCCO_0
P136
VCCO
2
IO_L01N_2/M0
P38
DUAL
1
IO_1
P79
I/O
2
IO_L01P_2/M1
P37
DUAL
1
IO_L01N_1/LDC2
P78
DUAL
2
IO_L02N_2/CSO_B
P41
DUAL
2
IO_L02P_2/M2
P39
DUAL
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87
R
ピ ン配置の説明
表 66 : Spartan-3A TQ144 のピ ン配置 ( 続き )
バン ク
88
ピ ン名
表 66 : Spartan-3A TQ144 のピ ン配置 ( 続き )
ピン
タ イプ
バン ク
ピン
タ イプ
2
IO_L03N_2/VS1
P44
DUAL
3
IO_L08N_3/LHCLK7
ピ ン名
P21
LHCLK
2
IO_L03P_2/RDWR_B
P42
DUAL
3
IO_L08P_3/TRDY2/LHCLK6
P19
LHCLK
2
IO_L04N_2/VS0
P45
DUAL
3
IO_L09N_3
P25
I/O
2
IO_L04P_2/VS2
P43
DUAL
3
IO_L09P_3
P24
I/O
2
IO_L05N_2/D7
P48
DUAL
3
IO_L10N_3
P29
I/O
2
IO_L05P_2
P46
I/O
3
IO_L10P_3
P27
I/O
2
IO_L06N_2/D6
P49
DUAL
3
IO_L11N_3
P30
I/O
2
IO_L06P_2
P47
I/O
3
IO_L11P_3
P28
I/O
2
IO_L07N_2/D4
P51
DUAL
3
IO_L12N_3
P32
I/O
2
IO_L07P_2/D5
P50
DUAL
3
IO_L12P_3
P31
I/O
2
IO_L08N_2/GCLK15
P55
GCLK
3
IP_L13N_3/VREF_3
P35
VREF
2
IO_L08P_2/GCLK14
P54
GCLK
3
IP_L13P_3
P33
INPUT
2
IO_L09N_2/GCLK1
P59
GCLK
3
VCCO_3
P14
VCCO
2
IO_L09P_2/GCLK0
P57
GCLK
3
VCCO_3
P23
VCCO
2
IO_L10N_2/GCLK3
P60
GCLK
GND
GND
P9
GND
2
IO_L10P_2/GCLK2
P58
GCLK
GND
GND
P17
GND
2
IO_L11N_2/DOUT
P64
DUAL
GND
GND
P26
GND
2
IO_L11P_2/AWAKE
P63
PWR
MGMT
GND
GND
P34
GND
GND
GND
P56
GND
2
IO_L12N_2/D3
P68
DUAL
GND
GND
P65
GND
2
IO_L12P_2/INIT_B
P67
DUAL
GND
GND
P81
GND
2
IO_L13N_2/D0/DIN/MISO
P71
DUAL
GND
GND
P89
GND
2
IO_L13P_2/D2
P69
DUAL
GND
GND
P100
GND
2
IO_L14N_2/CCLK
P72
DUAL
GND
GND
P106
GND
2
IO_L14P_2/D1
P70
DUAL
GND
GND
P118
GND
2
IP_2/VREF_2
P53
VREF
GND
GND
P128
GND
2
VCCO_2
P40
VCCO
GND
GND
P137
GND
2
VCCO_2
P61
VCCO
P73
CONFIG
3
IO_L01N_3
P6
I/O
VCCAUX PROG_B
P144
CONFIG
3
IO_L01P_3
P4
I/O
VCCAUX TCK
P109
JTAG
3
IO_L02N_3
P5
I/O
VCCAUX TDI
P2
JTAG
3
IO_L02P_3
P3
I/O
VCCAUX TDO
P107
JTAG
3
IO_L03N_3
P8
I/O
VCCAUX TMS
P1
JTAG
3
IO_L03P_3
P7
I/O
VCCAUX VCCAUX
P36
VCCAUX
3
IO_L04N_3/VREF_3
P11
VREF
VCCAUX VCCAUX
P66
VCCAUX
3
IO_L04P_3
P10
I/O
VCCAUX VCCAUX
P108
VCCAUX
3
IO_L05N_3/LHCLK1
P13
LHCLK
VCCAUX VCCAUX
P133
VCCAUX
3
IO_L05P_3/LHCLK0
P12
LHCLK
VCCINT
VCCINT
P22
VCCINT
3
IO_L06N_3/IRDY2/LHCLK3
P16
LHCLK
VCCINT
VCCINT
P52
VCCINT
3
IO_L06P_3/LHCLK2
P15
LHCLK
VCCINT
VCCINT
P94
VCCINT
3
IO_L07N_3/LHCLK5
P20
LHCLK
VCCINT
VCCINT
P122
VCCINT
3
IO_L07P_3/LHCLK4
P18
LHCLK
VCCAUX DONE
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ピ ン配置の説明
バン ク ご と のユーザー I/O 数
表 67 に、TQ144 パ ッ ケージの 108 本のユーザー I/O ピ ンが 4 つ
の I/O バ ン ク に ど の よ う に 分配 さ れ て い る か を 示 し ま す。
AWAKE ピ ンは多目的 I/O と し ます。
表 67 : TQ144 パ ッ ケージにおける XC3S50A デバイ スのバン ク ご と のユーザー I/O 数
パ ッ ケージ
エッジ
使用可能な I/O ピ ン数 ( タ イ プ別 )
I/O バン ク
最大 I/O 数
上辺
0
27
I/O
14
INPUT
1
DUAL
1
VREF
3
CLK
8
右辺
1
25
11
0
4
2
8
下辺
2
30
2
0
21
1
6
左辺
3
26
15
1
0
2
8
108
42
2
26
8
30
計
フ ッ ト プ リ ン ト の互換性
Spartan-3A FPGA の中で TQ144 パ ッ ケージが提供 さ れてい る の
は XC3S50A デバ イ ス のみです。
DS529-4 (v1.7) 2008 年 5 月 28 日
Product 製品仕様
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89
R
ピ ン配置の説明
TQ144 の フ ッ ト プ リ ン ト
109 TCK
116 IO_L04N_0
115 IO_L03P_0
114 IO_L04P_0
113 IO_L02N_0
112 IO_L02P_0/VREF_0
111 IO_L01N_0
110 IO_L01P_0
VCCO_0
GND
IO_L03N_0
IP_0/VREF_0
VCCINT
IO_L05N_0
IO_L05P_0
IO_L07P_0/GCLK6
IO_L06P_0/GCLK4
IO_L07N_0/GCLK7
IO_L06N_0/GCLK5
131
130
129
128
127
126
125
124
123
122
121
120
119
118
117
X
Bank 1
IP_L13N_3/VREF_3 35
VCCAUX 36
GND
IO_L11N_1
IO_L10N_1
IO_L11P_1
IO_L10P_1
IO_L09N_1
GND
IO_L09P_1
IO_L08N_1
IP_1/VREF_1
IO_L08P_1
VCCO_1
VCCINT
IO_L07N_1/RHCLK7
IO_L06N_1/RHCLK5
IO_L07P_1/RHCLK6
IO_L06P_1/RHCLK4
GND
IO_L05N_1/RHCLK3
IO_L05P_1/RHCLK2
VCCO_1
IO_L04N_1/RHCLK1
IO_L03N_1
IO_L04P_1/RHCLK0
IO_L03P_1
GND
IP_1/VREF_1
IO_1
IO_L01N_1/LDC2
IO_L02N_1/LDC0
IO_L01P_1/HDC
IO_L02P_1/LDC1
IO_L14N_2/CCLK 72
IO_L13P_2/D2 69
IO_L14P_2/D1 70
IO_L13N_2/D0/DIN/MISO 71
GND 65
VCCAUX 66
IO_L12P_2/INIT_B 67
IO_L12N_2/D3 68
47
48
49
50
51
IO_L06P_2
IO_L05N_2/D7
IO_L06N_2/D6
IO_L07P_2/D5
IO_L07N_2/D4
IO_L01P_2/M1 37
IO_L01N_2/M0 38
IO_L02P_2/M2 39
VCCO_2 40
IO_L02N_2/CSO_B 41
IO_L03P_2/RDWR_B 42
IO_L04P_2/VS2 43
IO_L03N_2/VS1 44
IO_L04N_2/VS0 45
IO_L05P_2 46
106
105
104
103
102
101
100
99
98
97
96
95
94
93
92
91
90
89
88
87
86
85
84
83
82
81
80
79
78
77
76
75
74 SUSPEND
73 DONE
Bank 2
IO_L11P_2/AWAKE 63
IO_L11N_2/DOUT 64
3
4
5
6
7
8
9
10
11
12
13
14
15
16
17
18
19
20
21
22
23
24
25
26
27
28
29
30
31
32
33
34
GND 56
IO_L09P_2/GCLK0 57
IO_L10P_2/GCLK2 58
IO_L09N_2/GCLK1 59
IO_L10N_2/GCLK3 60
VCCO_2 61
IO_2/MOSI/CSI_B 62
IO_L02P_3
IO_L01P_3
IO_L02N_3
IO_L01N_3
IO_L03P_3
IO_L03N_3
GND
IO_L04P_3
IO_L04N_3/VREF_3
IO_L05P_3/LHCLK0
IO_L05N_3/LHCLK1
VCCO_3
IO_L06P_3/LHCLK2
IO_L06N_3/LHCLK3
GND
IO_L07P_3/LHCLK4
IO_L08P_3/LHCLK6
IO_L07N_3/LHCLK5
IO_L08N_3/LHCLK7
VCCINT
VCCO_3
IO_L09P_3
IO_L09N_3
GND
IO_L10P_3
IO_L11P_3
IO_L10N_3
IO_L11N_3
IO_L12P_3
IO_L12N_3
IP_L13P_3
GND
108 VCCAUX
107 TDO
Bank 0
VCCINT 52
IP_2/VREF_2 53
IO_L08P_2/GCLK14 54
IO_L08N_2/GCLK15 55
1
2
Bank 3
TMS
TDI
136
135
134
133
132
144
143
142
141
140
139
138
137
PROG_B
IO_L12N_0/PUDC_B
IO_0
IO_L12P_0/VREF_0
IP_0
IO_L11N_0
IO_L11P_0
GND
VCCO_0
IO_L10N_0
IO_L10P_0
VCCAUX
IO_L09N_0/GCLK11
IO_L08N_0/GCLK9
IO_L09P_0/GCLK10
IO_L08P_0/GCLK8
GND
ピ ン 1 は、 ザ イ リ ン ク ス の ロ ゴ を図に示す向 き に し た場合、 デバ イ ス の左上にあ り ます。
DS529-4_10_031207
図 19 : TQ144 パ ッ ケージの フ ッ ト プ リ ン ト ( 上面図 )
I/O : 制限のない汎用ユーザー I/O
42
90
ピン
2
INPUT : 制限のない汎用入力ピ ン
3
CONFIG : コ ン フ ィ ギ ュ レーシ ョ
ン専用ピ ン、 SUSPEND ピ ン
0
N.C. : 未接続ピ ン
26
30
4
13
DUAL : コ ン フ ィ ギ ュ レーシ ョ ン
ピ ン、 AWAKE ピ ン。
VREF : ユーザー I/O ま たはバン
8
ク におけ る 参照電圧入力
8
VCCO : バン ク の出力電源
JTAG : JTAG ポー ト 専用ピ ン
4
VCCINT : 内部コ ア電源 (+1.2V)
GND : グ ラ ン ド
4
VCCAUX : 補助電源電圧
コ ン フ ィ ギ ュ レーシ ョ ン後は
ユーザー I/O と し て使用可能
CLK : ユーザー I/O、 入力、 ま た
はグ ロ ーバル バ ッ フ ァ 入力
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Product 製品仕様
R
ピ ン配置の説明
FT256 : 256 ボール Fine-pitch Thin BGA パッ ケージ
256 ボール Fine-pich Thin BGA パッ ケ ージの FT256 は、 5 サイ ズ
すべての Spartan-3A FPGA を サポート し ていま す。 XC3S200A と
XC3S400A の フ ッ ト プ リ ン ト は類似し て おり 、 XC3S700A と
XC3S1400A のフ ッ ト プリ ン ト は類似し ており ま す。 XC3S50A は、
XC3S200A/XC3S400A と 互換性があり ま すが、 51 個の未接続ボー
ルがあ り ま す。 XC3S200A/XC3S400A と XC3S700A/XC3S1400A
は類似し て いま すが、 XC3S700A/ XC3S1400A には、 よ り 多く の
電源およ びグラ ン ド ピ ン があり ま す。
表 68 に、 XC3S50A、 XC3S200A、 お よ び XC3S400A のすべて
のパ ッ ケージ ピ ン を示 し ま す。 すべてのパ ッ ケージ ピ ン をバン
ク 番号お よ び最大デバ イ ス の ピ ン 名で分類 し て示 し ま す。 差動
I/O ペア と な る ピ ンは並べて示 し ま す。 ま た、 各ピ ン の ピ ン番号
お よ び前述 し た ピ ン タ イ プ も 示 し ます。
グ レーの行は、 XC3S50A、 XC3S200A、 お よ び XC3S400A デ
バ イ ス間において ピ ン配置が異な っ てい る こ と を示 し ます。
XC3S50A には 51 個の未接続ボールがあ り 、 表 68 お よ び図 20
では N.C. ( コ ネ ク ト な し )、 表 68 では黒いひ し 形 ( ◆ ) と し て
示 し ます。 図 21 に、 XC3S200A と XC3S400A の共通フ ッ ト プ
リ ン ト を示 し ます。
ま た、 表 68 では XC3S50A お よ び XC3S200A/XC3S400A デバ
イ ス で ピ ン の割 り 当てが異な る 差動 I/O ピ ン ペア (水色表示) も
示 し てい ます。 詳細は、 111 ページの 「フ ッ ト プ リ ン ト の互換性」
を参照 し て く だ さ い。
その他のすべてのボールには、 3 つのデバ イ スすべてにほぼ同一
の機能があ り ます。 FT256 パ ッ ケージにおけ る XC3S50A FPGA
フ ッ ト プ リ ン ト の互換性を表 73 に示 し ます。
XC3S50A は、 BPI コ ン フ ィ ギ ュ レーシ ョ ン モー ド では、 ア ド レ
ス出力ピ ン をサポー ト し ません。
表 69 に、 XC3S700A お よ び XC3S1400A のすべてのパ ッ ケー
ジ ピ ン を示 し ます。 こ れ ら は、 バン ク 番号 と ピ ン名で分類 さ れ
てい ます。 差動 I/O ピ ン ペア と な る ピ ンは共に表示 さ れてい ま
す。 ま た前述の と お り 、 こ の表は各ピ ンお よ びピ ン タ イ プの ピ
ン番号 も 示 し てい ます。 図 21 では、 XC3S200A お よ び
XC3S400A の共通フ ッ ト プ リ ン ト を示 し ます。
こ のパ ッ ケージの ピ ン配置図お よ びフ ッ ト プ リ ン ト 図は、 次のザ
イ リ ン ク ス ウ ェ ブ サ イ ト か ら ダ ウ ン ロ ー ド で き ます。
japan.xilinx.com/support/documentation/data_sheets/
s3a_pin.zip
ピ ン配置表
表 68 : Spartan-3A FT256 のピ ン配置 (XC3S50A、
XC3S200A、 XC3S400) ( 続き )
表 68 : Spartan-3A FT256 のピ ン配置 (XC3S50A、
XC3S200A、 XC3S400)
バンク
0
0
0
0
XC3S50A
IO_L01N_0
IO_L01P_0
IO_L02N_0
IO_L02P_0/
VREF_0
IO_L03N_0
IO_L03P_0
IO_L04N_0
IO_L04P_0
0
0
0
0
0
0
N.C. ( ◆ )
IP_0
0
N.C. ( ◆ )
0
0
0
0
0
N.C. ( ◆ )
IO_L07N_0
IO_L07P_0
IO_L08N_0
IO_L08P_0
IO_L09N_0/
GCLK5
IO_L09P_0/
GCLK4
0
0
XC3S200A
XC3S400A
IO_L01N_0
IO_L01P_0
IO_L02N_0
IO_L02P_0/
VREF_0
IO_L03N_0
IO_L03P_0
IO_L04N_0
IO_L04P_0
IO_L05N_0
IO_L05P_0
IO_L06N_0/
VREF_0
IO_L06P_0
IO_L07N_0
IO_L07P_0
IO_L08N_0
IO_L08P_0
IO_L09N_0/
GCLK5
IO_L09P_0/
GCLK4
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Product 製品仕様
FT256
ボール
タ イプ
バンク
C13
D13
B14
I/O
I/O
I/O
0
B15
VREF
0
D11
C12
A13
A14
A12
B12
I/O
I/O
I/O
I/O
I/O
I/O
E10
VREF
D10
A11
C11
A10
B10
I/O
I/O
I/O
I/O
I/O
D9
GCLK
C10
GCLK
XC3S50A
0
IO_L10N_0/
GCLK7
IO_L10P_0/
GCLK6
IO_L11N_0/
GCLK9
IO_L11P_0/
GCLK8
IO_L12N_0/
GCLK11
IO_L12P_0/
GCLK10
0
0
N.C. ( ◆ )
N.C. ( ◆ )
0
N.C. ( ◆ )
0
0
0
0
0
0
0
N.C. ( ◆ )
IO_L15N_0
IO_L15P_0
IO_L16N_0
IO_L16P_0
IO_L17N_0
IO_L17P_0
0
0
0
japan.xilinx.com
XC3S200A
XC3S400A
IO_L10N_0/
GCLK7
IO_L10P_0/
GCLK6
IO_L11N_0/
GCLK9
IO_L11P_0/
GCLK8
IO_L12N_0/
GCLK11
IO_L12P_0/
GCLK10
IO_L13N_0
IO_L13P_0
IO_L14N_0/
VREF_0
IO_L14P_0
IO_L15N_0
IO_L15P_0
IO_L16N_0
IO_L16P_0
IO_L17N_0
IO_L17P_0
FT256
ボール
タ イプ
A9
GCLK
C9
GCLK
D8
GCLK
C8
GCLK
B8
GCLK
A8
GCLK
C7
A7
I/O
I/O
E7
VREF
F8
B6
A6
C6
D7
C5
A5
I/O
I/O
I/O
I/O
I/O
I/O
I/O
91
R
ピ ン配置の説明
表 68 : Spartan-3A FT256 のピ ン配置 (XC3S50A、
XC3S200A、 XC3S400) ( 続き )
バンク
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
1
1
1
1
1
1
1
1
1
1
1
1
1
1
1
1
1
1
1
92
表 68 : Spartan-3A FT256 のピ ン配置 (XC3S50A、
XC3S200A、 XC3S400) ( 続き )
XC3S200A
FT256
XC3S400A
ボール タ イ プ
IO_L18N_0
IO_L18N_0
B4
I/O
IO_L18P_0
IO_L18P_0
A4
I/O
IO_L19N_0
IO_L19N_0
B3
I/O
IO_L19P_0
IO_L19P_0
A3
I/O
IO_L20N_0/
IO_L20N_0/
D5
DUAL
PUDC_B
PUDC_B
IO_L20P_0/
IO_L20P_0/
C4
VREF
VREF_0
VREF_0
IP_0
IP_0
D6
INPUT
IP_0
IP_0
D12
INPUT
IP_0
IP_0
E6
INPUT
IP_0
IP_0
F7
INPUT
IP_0
IP_0
F9
INPUT
IP_0
IP_0
F10
INPUT
IP_0/VREF_0
IP_0/VREF_0
E9
VREF
VCCO_0
VCCO_0
B5
VCCO
VCCO_0
VCCO_0
B9
VCCO
VCCO_0
VCCO_0
B13
VCCO
VCCO_0
VCCO_0
E8
VCCO
IO_L01N_1/
IO_L01N_1/
N14
DUAL
LDC2
LDC2
IO_L01P_1/
IO_L01P_1/
N13
DUAL
HDC
HDC
IO_L02N_1/
IO_L02N_1/
P15
DUAL
LDC0
LDC0
IO_L02P_1/
IO_L02P_1/
R15
DUAL
LDC1
LDC1
IO_L03N_1
IO_L03N_1/A1
N16
DUAL
IO_L03P_1
IO_L03P_1/A0
P16
DUAL
IO_L05N_1/
M14
VREF
N.C. ( ◆ )
VREF_1
IO_L05P_1
M13
I/O
N.C. ( ◆ )
IO_L06N_1/A3
K13
DUAL
N.C. ( ◆ )
IO_L06P_1/A2
L13
DUAL
N.C. ( ◆ )
IO_L07N_1/A5
M16
DUAL
N.C. ( ◆ )
IO_L07P_1/A4
M15
DUAL
N.C. ( ◆ )
IO_L08N_1/A7
L16
DUAL
N.C. ( ◆ )
IO_L08P_1/A6
L14
DUAL
N.C. ( ◆ )
IO_L10N_1
IO_L10N_1/A9
J13
DUAL
IO_L10P_1
IO_L10P_1/A8
J12
DUAL
IO_L11N_1/
IO_L11N_1/
K14 RHCLK
RHCLK1
RHCLK1
IO_L11P_1/
IO_L11P_1/
K15 RHCLK
RHCLK0
RHCLK0
IO_L12N_1/
IO_L12N_1/
RHCLK
TRDY1/RHCLK3 TRDY1/RHCLK3 J16
XC3S50A
バンク
1
1
1
1
1
1
1
1
1
1
1
1
1
1
1
1
1
1
1
1
1
1
1
1
1
1
1
1
1
1
1
1
1
1
1
1
2
japan.xilinx.com
XC3S200A
FT256
XC3S400A
ボール タ イ プ
IO_L12P_1/
IO_L12P_1/
K16 RHCLK
RHCLK2
RHCLK2
IO_L14N_1/
IO_L14N_1/
H14 RHCLK
RHCLK5
RHCLK5
IO_L14P_1/
IO_L14P_1/
J14
RHCLK
RHCLK4
RHCLK4
IO_L15N_1/
IO_L15N_1/
H16 RHCLK
RHCLK7
RHCLK7
IO_L15P_1/
IO_L15P_1/
IRDY1/RHCLK6 IRDY1/RHCLK6 H15 RHCLK
IO_L16N_1/A11
F16
DUAL
N.C. ( ◆ )
IO_L16P_1/A10
G16
DUAL
N.C. ( ◆ )
IO_L17N_1/A13
G14
DUAL
N.C. ( ◆ )
IO_L17P_1/A12
H13
DUAL
N.C. ( ◆ )
IO_L18N_1/A15
F15
DUAL
N.C. ( ◆ )
IO_L18P_1/A14
E16
DUAL
N.C. ( ◆ )
IO_L19N_1/A17
F14
DUAL
N.C. ( ◆ )
IO_L19P_1/A16
G13
DUAL
N.C. ( ◆ )
IO_L20N_1
IO_L20N_1/A19
F13
DUAL
IO_L20P_1
IO_L20P_1/A18
E14
DUAL
IO_L22N_1
IO_L22N_1/A21
D15
DUAL
IO_L22P_1
IO_L22P_1/A20
D16
DUAL
IO_L23N_1
IO_L23N_1/A23
D14
DUAL
IO_L23P_1
IO_L23P_1/A22
E13
DUAL
IO_L24N_1
IO_L24N_1/A25
C15
DUAL
IO_L24P_1
IO_L24P_1/A24
C16
DUAL
IP_L04N_1/
IP_L04N_1/
K12
VREF
VREF_1
VREF_1
IP_L04P_1
IP_L04P_1
K11
INPUT
IP_L09N_1
J11
INPUT
N.C. ( ◆ )
IP_L09P_1/
J10
VREF
N.C. ( ◆ )
VREF_1
IP_L13N_1
IP_L13N_1
H11
INPUT
IP_L13P_1
IP_L13P_1
H10
INPUT
IP_L21N_1
IP_L21N_1
G11
INPUT
IP_L21P_1/
IP_L21P_1/
G12
VREF
VREF_1
VREF_1
IP_L25N_1
IP_L25N_1
F11
INPUT
IP_L25P_1/
IP_L25P_1/
F12
VREF
VREF_1
VREF_1
PWR
SUSPEND
SUSPEND
R16
MGMT
VCCO_1
VCCO_1
E15
VCCO
VCCO_1
VCCO_1
H12
VCCO
VCCO_1
VCCO_1
J15
VCCO
VCCO_1
VCCO_1
N15
VCCO
IO_L01N_2/M0 IO_L01N_2/M0
P4
DUAL
XC3S50A
DS529-4 (v1.7) 2008 年 5 月 28 日
Product 製品仕様
R
ピ ン配置の説明
表 68 : Spartan-3A FT256 のピ ン配置 (XC3S50A、
XC3S200A、 XC3S400) ( 続き )
バンク
2
2
2
2
2
2
2
2
2
2
2
2
2
2
2
2
2
2
2
2
2
2
2
2
2
2
2
2
2
2
2
2
2
2
XC3S200A
XC3S400A
IO_L01P_2/M1 IO_L01P_2/M1
IO_L02N_2/
IO_L02N_2/
CSO_B
CSO_B
IO_L02P_2/M2 IO_L02P_2/M2
IO_L04P_2/VS2 IO_L03N_2/VS2
IO_L03P_2/
IO_L03P_2/
RDWR_B
RDWR_B
IO_L04N_2/VS0 IO_L04N_2/VS0
IO_L03N_2/VS1 IO_L04P_2/VS1
IO_L06P_2
IO_L05N_2
IO_L05P_2
IO_L05P_2
IO_L06N_2/D6 IO_L06N_2/D6
IO_L05N_2/D7 IO_L06P_2/D7
IO_L07N_2
N.C. ( ◆ )
IO_L07P_2
N.C. ( ◆ )
IO_L08N_2/D4 IO_L08N_2/D4
IO_L08P_2/D5
IO_L08P_2/D5
IO_L09N_2/
N.C. ( ◆ )
GCLK13
IO_L09P_2/
N.C. ( ◆ )
GCLK12
IO_L10N_2/
IO_L10N_2/
GCLK15
GCLK15
IO_L10P_2/
IO_L10P_2/
GCLK14
GCLK14
IO_L11N_2/
IO_L11N_2/
GCLK1
GCLK1
IO_L11P_2/
IO_L11P_2/
GCLK0
GCLK0
IO_L12N_2/
IO_L12N_2/
GCLK3
GCLK3
IO_L12P_2/
IO_L12P_2/
GCLK2
GCLK2
IO_L13N_2
N.C. ( ◆ )
IO_L13P_2
N.C. ( ◆ )
IO_L14P_2/
IO_L14N_2/
MOSI/CSI_B
MOSI/CSI_B
IO_L14N_2
IO_L14P_2
IO_L15N_2/
IO_L15N_2/
DOUT
DOUT
IO_L15P_2/
IO_L15P_2/
AWAKE
AWAKE
IO_L16N_2
IO_L16N_2
IO_L16P_2
IO_L16P_2
IO_L17N_2/D3 IO_L17N_2/D3
IO_L17P_2/
IO_L17P_2/
INIT_B
INIT_B
IO_L20P_2/D1
IO_L18N_2/D1
XC3S50A
DS529-4 (v1.7) 2008 年 5 月 28 日
Product 製品仕様
FT256
表 68 : Spartan-3A FT256 のピ ン配置 (XC3S50A、
XC3S200A、 XC3S400) ( 続き )
ボール
タ イプ
バンク
N4
DUAL
T2
DUAL
2
2
2
R2
T3
DUAL
DUAL
2
R3
DUAL
2
P5
N6
R5
T4
T6
T5
P6
N7
N8
P7
DUAL
DUAL
I/O
I/O
DUAL
DUAL
I/O
I/O
DUAL
DUAL
T7
GCLK
R7
GCLK
T8
GCLK
P8
GCLK
P9
GCLK
N9
GCLK
T9
GCLK
2
2
2
2
2
2
2
2
2
2
2
2
3
3
3
3
3
3
3
3
3
3
R9
GCLK
M10
N10
I/O
I/O
P10
DUAL
T10
I/O
R11
DUAL
T11
N11
P11
P12
PWR
MGMT
I/O
I/O
DUAL
T12
DUAL
R13
DUAL
3
3
3
3
3
3
3
3
3
3
3
japan.xilinx.com
XC3S200A
FT256
XC3S400A
ボール タ イ プ
IO_L18P_2/D2
IO_L18P_2/D2
T13
DUAL
IO_L19N_2
P13
I/O
N.C. ( ◆ )
IO_L19P_2
N12
I/O
N.C. ( ◆ )
IO_L20N_2/
IO_L20N_2/
R14
DUAL
CCLK
CCLK
IO_L18N_2/D0/ IO_L20P_2/D0/
T14
DUAL
DIN/MISO
DIN/MISO
IP_2
IP_2
L7
INPUT
IP_2
IP_2
L8
INPUT
IP_2/VREF_2
IP_2/VREF_2
L9
VREF
IP_2/VREF_2
IP_2/VREF_2
L10
VREF
IP_2/VREF_2
IP_2/VREF_2
M7
VREF
IP_2/VREF_2
IP_2/VREF_2
M8
VREF
IP_2/VREF_2
IP_2/VREF_2
M11
VREF
IP_2/VREF_2
IP_2/VREF_2
N5
VREF
VCCO_2
VCCO_2
M9
VCCO
VCCO_2
VCCO_2
R4
VCCO
VCCO_2
VCCO_2
R8
VCCO
VCCO_2
VCCO_2
R12
VCCO
IO_L01N_3
IO_L01N_3
C1
I/O
IO_L01P_3
IO_L01P_3
C2
I/O
IO_L02N_3
IO_L02N_3
D3
I/O
IO_L02P_3
IO_L02P_3
D4
I/O
IO_L03N_3
IO_L03N_3
E1
I/O
IO_L03P_3
IO_L03P_3
D1
I/O
IO_L05N_3
E2
I/O
N.C. ( ◆ )
IO_L05P_3
E3
I/O
N.C. ( ◆ )
IO_L07N_3
G4
I/O
N.C. ( ◆ )
IO_L07P_3
F3
I/O
N.C. ( ◆ )
IO_L08N_3/
IO_L08N_3/
G1
VREF
VREF_3
VREF_3
IO_L08P_3
IO_L08P_3
F1
I/O
IO_L09N_3
H4
I/O
N.C. ( ◆ )
IO_L09P_3
G3
I/O
N.C. ( ◆ )
IO_L10N_3
H5
I/O
N.C. ( ◆ )
IO_L10P_3
H6
I/O
N.C. ( ◆ )
IO_L11N_3/
IO_L11N_3/
H1
LHCLK
LHCLK1
LHCLK1
IO_L11P_3/
IO_L11P_3/
G2
LHCLK
LHCLK0
LHCLK0
IO_L12N_3/
IO_L12N_3/
J3
LHCLK
IRDY2/LHCLK3 IRDY2/LHCLK3
IO_L12P_3/
IO_L12P_3/
H3
LHCLK
LHCLK2
LHCLK2
IO_L14N_3/
IO_L14N_3/
J1
LHCLK
LHCLK5
LHCLK5
XC3S50A
93
R
ピ ン配置の説明
表 68 : Spartan-3A FT256 のピ ン配置 (XC3S50A、
XC3S200A、 XC3S400) ( 続き )
表 68 : Spartan-3A FT256 のピ ン配置 (XC3S50A、
XC3S200A、 XC3S400) ( 続き )
XC3S200A
FT256
XC3S400A
ボール タ イ プ
IO_L14P_3/
3 IO_L14P_3/
J2
LHCLK
LHCLK4
LHCLK4
IO_L15N_3/
3 IO_L15N_3/
K1
LHCLK
LHCLK7
LHCLK7
IO_L15P_3/
3 IO_L15P_3/
LHCLK
TRDY2/LHCLK6 TRDY2/LHCLK6 K3
IO_L16N_3
L2
I/O
3 N.C. ( ◆ )
IO_L16P_3/
L1
VREF
3 N.C. ( ◆ )
VREF_3
3 N.C. ( ◆ )
IO_L17N_3
J6
I/O
IO_L17P_3
J4
I/O
3 N.C. ( ◆ )
3 N.C. ( ◆ )
IO_L18N_3
L3
I/O
IO_L18P_3
K4
I/O
3 N.C. ( ◆ )
IO_L19N_3
L4
I/O
3 N.C. ( ◆ )
3 N.C. ( ◆ )
IO_L19P_3
M3
I/O
3 IO_L20N_3
IO_L20N_3
N1
I/O
3 IO_L20P_3
IO_L20P_3
M1
I/O
3 IO_L22N_3
IO_L22N_3
P1
I/O
3 IO_L22P_3
IO_L22P_3
N2
I/O
3 IO_L23N_3
IO_L23N_3
P2
I/O
3 IO_L23P_3
IO_L23P_3
R1
I/O
3 IO_L24N_3
IO_L24N_3
M4
I/O
3 IO_L24P_3
IO_L24P_3
N3
I/O
IP_L04N_3/
IP_L04N_3/
3 VREF_3
F4
VREF
VREF_3
3 IP_L04P_3
IP_L04P_3
E4
INPUT
IP_L06N_3/
G5
VREF
3 N.C. ( ◆ )
VREF_3
IP_L06P_3
G6
INPUT
3 N.C. ( ◆ )
3 IP_L13N_3
IP_L13N_3
J7
INPUT
3 IP_L13P_3
IP_L13P_3
H7
INPUT
3 IP_L21N_3
IP_L21N_3
K6
INPUT
3 IP_L21P_3
IP_L21P_3
K5
INPUT
IP_L25N_3/
3 IP_L25N_3/
L6
VREF
VREF_3
VREF_3
3 IP_L25P_3
IP_L25P_3
L5
INPUT
3 VCCO_3
VCCO_3
D2
VCCO
3 VCCO_3
VCCO_3
H2
VCCO
3 VCCO_3
VCCO_3
J5
VCCO
3 VCCO_3
VCCO_3
M2
VCCO
GND GND
GND
A1
GND
GND GND
GND
A16
GND
GND GND
GND
B7
GND
GND GND
GND
B11
GND
GND GND
GND
C3
GND
GND GND
GND
C14
GND
バンク
94
XC3S50A
バンク
GND
GND
GND
GND
GND
GND
GND
GND
GND
GND
GND
GND
GND
GND
GND
GND
GND
GND
GND
GND
GND
GND
VCC
AUX
VCC
AUX
VCC
AUX
VCC
AUX
VCC
AUX
VCC
AUX
VCC
AUX
VCC
AUX
VCC
AUX
VCC
AUX
VCCI
NT
VCCI
NT
VCCI
NT
japan.xilinx.com
GND
GND
GND
GND
GND
GND
GND
GND
GND
GND
GND
GND
GND
GND
GND
GND
GND
GND
GND
GND
GND
GND
XC3S200A
XC3S400A
GND
GND
GND
GND
GND
GND
GND
GND
GND
GND
GND
GND
GND
GND
GND
GND
GND
GND
GND
GND
GND
GND
DONE
DONE
T15
CONFIG
PROG_B
PROG_B
A2
CONFIG
TCK
TCK
A15
JTAG
TDI
TDI
B1
JTAG
TDO
TDO
B16
JTAG
TMS
TMS
B2
JTAG
VCCAUX
VCCAUX
E11
VCCAUX
VCCAUX
F5
VCCAUX
VCCAUX
L12
VCCAUX
VCCAUX
M6
VCCAU
X
VCCAU
X
VCCAU
X
VCCAU
X
VCCINT
VCCINT
G7
VCCINT
VCCINT
VCCINT
G9
VCCINT
VCCINT
VCCINT
H8
VCCINT
XC3S50A
FT256
ボール
タ イプ
E5
E12
F2
F6
G8
G10
G15
H9
J8
K2
K7
K9
L11
L15
M5
M12
P3
P14
R6
R10
T1
T16
GND
GND
GND
GND
GND
GND
GND
GND
GND
GND
GND
GND
GND
GND
GND
GND
GND
GND
GND
GND
GND
GND
DS529-4 (v1.7) 2008 年 5 月 28 日
Product 製品仕様
R
ピ ン配置の説明
表 68 : Spartan-3A FT256 のピ ン配置 (XC3S50A、
XC3S200A、 XC3S400) ( 続き )
バンク
XC3S50A
VCCI VCCINT
NT
VCCI VCCINT
NT
VCCI VCCINT
NT
XC3S200A
XC3S400A
FT256
ボール
タ イプ
VCCINT
J9
VCCINT
VCCINT
K8
VCCINT
VCCINT
K10
VCCINT
表 69 : Spartan-3A FT256 のピ ン配置 (XC3S700A、
XC3S1400A) ( 続き )
表 69 : Spartan-3A FT256 のピ ン配置 (XC3S700A、
XC3S1400A)
バン
ク
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
XC3S200A
XC3S400A
IO_L01N_0
C13
IO_L01P_0
D13
IO_L02N_0
B14
IO_L02P_0/VREF_0
B15
IO_L03N_0
D12
IO_L03P_0
C12
IO_L04N_0
A13
IO_L04P_0
A14
IO_L05N_0
A12
IO_L05P_0
B12
IO_L06N_0/VREF_0
D10
IO_L06P_0
D11
IO_L07N_0
A11
IO_L07P_0
C11
IO_L08N_0
A10
IO_L08P_0
B10
IO_L09N_0/GCLK5
D9
IO_L09P_0/GCLK4
C10
IO_L10N_0/GCLK7
A9
IO_L10P_0/GCLK6
C9
IO_L11N_0/GCLK9
D8
IO_L11P_0/GCLK8
C8
IO_L12N_0/GCLK11
B8
IO_L12P_0/GCLK10
A8
IO_L13N_0
C7
IO_L13P_0
A7
IO_L14N_0/VREF_0
E7
IO_L14P_0
E9
IO_L15N_0
B6
IO_L15P_0
A6
IO_L16N_0
C6
IO_L16P_0
D7
XC3S50A
DS529-4 (v1.7) 2008 年 5 月 28 日
Product 製品仕様
FT256
ボール
タ イプ
I/O
I/O
I/O
VREF
I/O
I/O
I/O
I/O
I/O
I/O
VREF
I/O
I/O
I/O
I/O
I/O
GCLK
GCLK
GCLK
GCLK
GCLK
GCLK
GCLK
GCLK
I/O
I/O
VREF
I/O
I/O
I/O
I/O
I/O
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
バン
ク
0
0
0
0
0
0
0
0
0
0
0
0
0
0
1
1
1
1
1
1
1
1
1
1
1
1
1
1
1
1
1
1
japan.xilinx.com
XC3S200A
XC3S400A
IO_L17N_0
C5
IO_L17P_0
A5
IO_L18N_0
B4
IO_L18P_0
A4
IO_L19N_0
B3
IO_L19P_0
A3
IO_L20N_0/PUDC_B
D5
IO_L20P_0/VREF_0
C4
IP_0
E6
TCK
A15
VCCO_0
B13
VCCO_0
B5
VCCO_0
B9
VCCO_0
E8
IO_L01N_1/LDC2
N14
IO_L01P_1/HDC
N13
IO_L02N_1/LDC0
P15
IO_L02P_1/LDC1
R15
IO_L03N_1/A1
N16
IO_L03P_1/A0
P16
IO_L06N_1/A3
K13
IO_L06P_1/A2
L13
IO_L07N_1/A5
M16
IO_L07P_1/A4
M15
IO_L08N_1/A7
L16
IO_L08P_1/A6
L14
IO_L10N_1/A9
J13
IO_L10P_1/A8
J12
IO_L11N_1/RHCLK1
K14
IO_L11P_1/RHCLK0
K15
IO_L12N_1/TRDY1/
J16
RHCLK3
IO_L12P_1/RHCLK2
K16
XC3S50A
FT256
ボール
タ イプ
I/O
I/O
I/O
I/O
I/O
I/O
DUAL
VREF
INPUT
JTAG
VCCO
VCCO
VCCO
VCCO
DUAL
DUAL
DUAL
DUAL
DUAL
DUAL
DUAL
DUAL
DUAL
DUAL
DUAL
DUAL
DUAL
DUAL
RHCLK
RHCLK
0
0
0
0
0
0
0
0
0
0
0
0
0
0
1
1
1
1
1
1
1
1
1
1
1
1
1
1
1
1
RHCLK
1
RHCLK
1
95
R
ピ ン配置の説明
表 69 : Spartan-3A FT256 のピ ン配置 (XC3S700A、
XC3S1400A) ( 続き )
1
1
1
1
1
1
1
1
1
1
1
1
1
1
1
1
1
1
1
1
XC3S200A
XC3S400A
IO_L15N_1/RHCLK7
H16
IO_L15P_1/IRDY1/R
H15
HCLK6
IO_L16N_1/A11
F16
IO_L16P_1/A10
G16
IO_L17N_1/A13
G14
IO_L17P_1/A12
H13
IO_L18N_1/A15
F15
IO_L18P_1/A14
E16
IO_L19N_1/A17
F14
IO_L19P_1/A16
G13
IO_L20N_1/A19
F13
IO_L20P_1/A18
E14
IO_L22N_1/A21
D15
IO_L22P_1/A20
D16
IO_L23N_1/A23
D14
IO_L23P_1/A22
E13
IO_L24N_1/A25
C15
IO_L24P_1/A24
C16
IP_1/VREF_1
H12
IP_1/VREF_1
J14
IP_1/VREF_1
M13
IP_1/VREF_1
M14
1
SUSPEND
R16
1
1
1
1
2
2
2
2
2
TDO
VCCO_1
VCCO_1
VCCO_1
IO_L01N_2/M0
IO_L01P_2/M1
IO_L02N_2/CSO_B
IO_L02P_2/M2
IO_L03N_2/VS2
IO_L03P_2/RDWR_
B
IO_L04N_2/VS0
IO_L04P_2/VS1
IO_L05N_2
IO_L05P_2
IO_L06N_2/D6
IO_L06P_2/D7
IO_L08N_2/D4
IO_L08P_2/D5
B16
E15
J15
N15
P4
N4
T2
R2
T3
DUAL
DUAL
DUAL
DUAL
DUAL
DUAL
DUAL
DUAL
DUAL
DUAL
DUAL
DUAL
DUAL
DUAL
DUAL
DUAL
VREF
VREF
VREF
VREF
PWRMG
T
JTAG
VCCO
VCCO
VCCO
DUAL
DUAL
DUAL
DUAL
DUAL
R3
DUAL
2
P5
N6
R5
T4
T6
T5
N8
P7
DUAL
DUAL
I/O
I/O
DUAL
DUAL
DUAL
DUAL
2
2
2
2
2
2
2
2
バン
ク
1
1
2
2
2
2
2
2
2
2
2
96
XC3S50A
FT256
表 69 : Spartan-3A FT256 のピ ン配置 (XC3S700A、
XC3S1400A) ( 続き )
XC3S200A
XC3S400A
T7
R7
T8
P8
P9
N9
T9
R9
FT256
ボール
タ イプ
バン
ク
XC3S50A
RHCLK
1
RHCLK
1
1
1
1
1
1
1
1
1
1
1
1
1
1
1
1
1
1
1
1
1
2
2
2
2
2
2
2
2
2
2
IO_L09N_2/GCLK13
IO_L09P_2/GCLK12
IO_L10N_2/GCLK15
IO_L10P_2/GCLK14
IO_L11N_2/GCLK1
IO_L11P_2/GCLK0
IO_L12N_2/GCLK3
IO_L12P_2/GCLK2
IO_L14N_2/MOSI/C
SI_B
IO_L14P_2
IO_L15N_2/DOUT
2
IO_L15P_2/AWAKE
T11
2
2
2
2
2
2
2
2
2
IO_L16N_2
IO_L16P_2
IO_L17N_2/D3
IO_L17P_2/INIT_B
IO_L18N_2/D1
IO_L18P_2/D2
IO_L19N_2
IO_L19P_2
IO_L20N_2/CCLK
IO_L20P_2/D0/DIN/
MISO
IP_2/VREF_2
IP_2/VREF_2
IP_2/VREF_2
IP_2/VREF_2
IP_2/VREF_2
VCCO_2
VCCO_2
VCCO_2
IO_L01N_3
IO_L01P_3
IO_L02N_3
IO_L02P_3
IO_L03N_3
IO_L03P_3
IO_L04N_3
IO_L04P_3
IO_L05N_3
IO_L05P_3
IO_L07N_3
1
1
1
1
1
2
2
2
2
2
2
2
2
2
2
2
2
2
2
2
3
3
3
3
3
3
3
3
3
3
3
japan.xilinx.com
ボール
タ イプ
GCLK
GCLK
GCLK
GCLK
GCLK
GCLK
GCLK
GCLK
2
2
2
2
2
2
2
2
P10
DUAL
2
T10
R11
2
2
N11
P11
P12
T12
R13
T13
P13
N12
R14
I/O
DUAL
PWRMG
T
I/O
I/O
DUAL
DUAL
DUAL
DUAL
I/O
I/O
DUAL
2
2
2
2
2
2
2
2
2
T14
DUAL
2
M11
M7
M9
N5
P6
R12
R4
R8
C1
C2
D3
D4
E1
D1
F4
E4
E2
E3
G3
VREF
VREF
VREF
VREF
VREF
VCCO
VCCO
VCCO
I/O
I/O
I/O
I/O
I/O
I/O
I/O
I/O
I/O
I/O
I/O
2
2
2
2
2
2
2
2
3
3
3
3
3
3
3
3
3
3
3
2
DS529-4 (v1.7) 2008 年 5 月 28 日
Product 製品仕様
R
ピ ン配置の説明
表 69 : Spartan-3A FT256 のピ ン配置 (XC3S700A、
XC3S1400A) ( 続き )
バン
ク
3
3
3
3
3
3
3
3
3
3
3
3
3
3
3
3
3
3
3
3
3
3
3
3
3
3
3
3
3
3
3
3
3
GND
GND
GND
GND
GND
GND
GND
GND
GND
XC3S200A
XC3S400A
IO_L07P_3
F3
IO_L08N_3/VREF_3
G1
IO_L08P_3
F1
IO_L11N_3/LHCLK1
H1
IO_L11P_3/LHCLK0
G2
IO_L12N_3/IRDY2/L
J3
HCLK3
IO_L12P_3/LHCLK2
H3
IO_L14N_3/LHCLK5
J1
IO_L14P_3/LHCLK4
J2
IO_L15N_3/LHCLK7
K1
IO_L15P_3/TRDY2/L
K3
HCLK6
IO_L16N_3
L2
IO_L16P_3/VREF_3
L1
IO_L18N_3
L3
IO_L18P_3
K4
IO_L19N_3
L4
IO_L19P_3
M3
IO_L20N_3
N1
IO_L20P_3
M1
IO_L22N_3
P1
IO_L22P_3/VREF_3
N2
IO_L23N_3
P2
IO_L23P_3
R1
IO_L24N_3
M4
IO_L24P_3
N3
IP_3
J4
IP_3/VREF_3
G4
IP_3/VREF_3
J5
TDI
B1
TMS
B2
VCCO_3
D2
VCCO_3
H2
VCCO_3
M2
GND
A1
GND
A16
GND
B11
GND
B7
GND
C14
GND
C3
GND
E10
GND
E12
GND
E5
XC3S50A
DS529-4 (v1.7) 2008 年 5 月 28 日
Product 製品仕様
FT256
表 69 : Spartan-3A FT256 のピ ン配置 (XC3S700A、
XC3S1400A) ( 続き )
ボール
タ イプ
バン
ク
I/O
VREF
I/O
LHCLK
LHCLK
3
3
3
3
3
LHCLK
3
LHCLK
LHCLK
LHCLK
LHCLK
3
3
3
3
LHCLK
3
I/O
VREF
I/O
I/O
I/O
I/O
I/O
I/O
I/O
VREF
I/O
I/O
I/O
I/O
INPUT
VREF
VREF
JTAG
JTAG
VCCO
VCCO
VCCO
GND
GND
GND
GND
GND
GND
GND
GND
GND
3
3
3
3
3
3
3
3
3
3
3
3
3
3
3
3
3
3
3
3
3
3
GND
GND
GND
GND
GND
GND
GND
GND
GND
GND
GND
GND
GND
GND
GND
GND
GND
GND
GND
GND
GND
GND
GND
GND
GND
GND
GND
GND
GND
GND
GND
GND
GND
GND
GND
GND
GND
GND
GND
GND
GND
GND
GND
GND
GND
GND
GND
GND
GND
GND
VCC
AUX
japan.xilinx.com
XC3S50A
GND
GND
GND
GND
GND
GND
GND
GND
GND
GND
GND
GND
GND
GND
GND
GND
GND
GND
GND
GND
GND
GND
GND
GND
GND
GND
GND
GND
GND
GND
GND
GND
GND
GND
GND
GND
GND
GND
GND
GND
GND
DONE
XC3S200A
XC3S400A
F11
F2
F6
F7
F8
F9
G10
G12
G15
G5
G6
G8
H11
H5
H7
H9
J10
J6
J8
K11
K12
K2
K5
K7
K9
L10
L11
L15
L6
L8
M12
M5
M8
N10
N7
P14
P3
R10
R6
T1
T16
T15
FT256
ボール
タ イプ
GND
GND
GND
GND
GND
GND
GND
GND
GND
GND
GND
GND
GND
GND
GND
GND
GND
GND
GND
GND
GND
GND
GND
GND
GND
GND
GND
GND
GND
GND
GND
GND
GND
GND
GND
GND
GND
GND
GND
GND
GND
GND
GND
GND
GND
GND
GND
GND
GND
GND
GND
GND
GND
GND
GND
GND
GND
GND
GND
GND
GND
GND
GND
GND
GND
GND
GND
GND
GND
GND
GND
GND
GND
GND
GND
GND
GND
GND
GND
GND
GND
GND
CONFIG VCCA
UX
97
R
ピ ン配置の説明
表 69 : Spartan-3A FT256 のピ ン配置 (XC3S700A、
XC3S1400A) ( 続き )
バン
ク
VCC
AUX
VCC
AUX
VCC
AUX
VCC
AUX
VCC
AUX
VCC
AUX
VCC
AUX
VCC
AUX
VCC
AUX
VCC
AUX
VCC
AUX
VCCI
NT
VCCI
NT
VCCI
NT
VCCI
NT
VCCI
NT
VCCI
NT
VCCI
NT
VCCI
NT
VCCI
NT
VCCI
NT
VCCI
NT
VCCI
NT
VCCI
NT
VCCI
NT
VCCI
NT
98
XC3S50A
XC3S200A
XC3S400A
PROG_B
A2
VCCAUX
D6
VCCAUX
E11
VCCAUX
F12
VCCAUX
F5
VCCAUX
H14
VCCAUX
H4
VCCAUX
L12
VCCAUX
L5
VCCAUX
M10
VCCAUX
M6
VCCINT
F10
VCCINT
G11
VCCINT
G7
VCCINT
G9
VCCINT
H10
VCCINT
H6
VCCINT
H8
VCCINT
J11
VCCINT
J7
VCCINT
J9
VCCINT
K10
VCCINT
K6
VCCINT
K8
VCCINT
L7
VCCINT
L9
FT256
ボール
タ イプ
CONFIG VCCA
UX
VCCAUX VCCA
UX
VCCAUX VCCA
UX
VCCAUX VCCA
UX
VCCAUX VCCA
UX
VCCAUX VCCA
UX
VCCA
VCCAUX UX
VCCAUX VCCA
UX
VCCA
VCCAUX UX
VCCAUX VCCA
UX
VCCAUX VCCA
UX
VCCINT VCCI
NT
VCCINT VCCI
NT
VCCINT VCCI
NT
VCCI
VCCINT
NT
VCCI
VCCINT
NT
VCCI
VCCINT
NT
VCCINT VCCI
NT
VCCINT VCCI
NT
VCCINT VCCI
NT
VCCINT VCCI
NT
VCCINT VCCI
NT
VCCI
VCCINT
NT
VCCI
VCCINT
NT
VCCI
VCCINT
NT
VCCINT VCCI
NT
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DS529-4 (v1.7) 2008 年 5 月 28 日
Product 製品仕様
R
ピ ン配置の説明
バン ク ご と のユーザー I/O 数
表 70、 表 71、 およ び 表 72 に、 FT256 パッ ケ ージ のユーザー
I/O ピ ン が 4 つの I/O バン ク にど のよ う に分配さ れて いる かを
示し ま す。 AWAKE ピ ン は、 汎用 I/O と し て 使用でき ま す。
FT256 パ ッ ケ ージ の XC3S50A デバ イ ス に は 51 個の 未接続
ボールがあ り 、 N.C. と し て 表示し ま す。 ま た 、 こ れら のピ ン を
図 20 にも 示し ま す。
表 70 : FT256 パ ッ ケージにおけ る XC3S50A デバイ スのバン ク ご と のユーザー I/O 数
パ ッ ケージ
エッジ
I/O バン ク
最大 I/O 数
上辺
0
右辺
使用可能な I/O ピ ン数 ( タ イ プ別 )
40
I/O
21
INPUT
7
1
32
12
下辺
2
40
5
左辺
3
32
144
計
DUAL
1
VREF
3
CLK
8
5
4
3
8
2
21
6
6
15
6
0
3
8
53
20
26
15
30
表 71 : FT256 パ ッ ケージにおけ る XC3S200A お よび XC3S400A デバイ スのバン ク ご と のユーザー I/O 数
パ ッ ケージ
エッジ
使用可能な I/O ピ ン数 ( タ イ プ別 )
I/O バン ク
最大 I/O 数
上辺
0
47
I/O
27
INPUT
6
DUAL
1
VREF
5
CLK
8
右辺
1
50
1
6
30
5
8
下辺
2
48
11
2
21
6
8
左辺
3
50
30
7
0
5
8
195
69
21
52
21
32
計
.
表 72 : FT256 パ ッ ケージにおけ る XC3S700A お よび XC3S1400A デバイ スのバン ク ご と のユーザー I/O 数
パ ッ ケージ
エッジ
使用可能な I/O ピ ン数 ( タ イ プ別 )
I/O バン ク
最大 I/O 数
I/O
INPUT
DUAL
VREF
CLK
上辺
0
41
27
1
1
4
8
右辺
1
40
0
0
30
4
6
下辺
2
41
7
0
21
5
8
左辺
3
39
25
1
0
5
8
195
69
21
52
21
32
計
DS529-4 (v1.7) 2008 年 5 月 28 日
Product 製品仕様
japan.xilinx.com
99
R
ピ ン配置の説明
フ ッ ト プ リ ン ト の互換性
表 73 : FT256 XC3S50A フ ッ ト プ リ ン ト の互換性 ( 続き )
FT256
XC3S50A の未接続ボール
ボール
表 73 に、 XC3S50A およ び XC3S200A、 あ る いは XC3S400A デ
バ イ ス 間 で の フ ッ ト プ リ ン ト お よ び 機 能 の 相 違 を 示 し ま す。
FT256 パッ ケ ージのこ れら のデバイ ス 間で移行する 際に注意が必
要です。 XC3S200A およ び XC3S400A のピ ン 配置は同一です。
XC3S50A のピ ン 配置は互換性があ り ま すが、 52 個のボールが異
なり ま す。 XC3S50A から XC3S200A ま たは XC3S400A へのデ
ザイ ン 移行は簡単です。 差動 I/O を 使用する 場合は、 表 77 を 参照
し てく ださ い。 BPI コ ン フ ィ ギュ レ ーショ ン モード (パラ レ ル フ
ラ ッ シュ ) を 使用する 場合は、 表 78 を 参照し てく ださ い。
表 73 : FT256 XC3S50A フ ッ ト プ リ ン ト の互換性
FT256
ボール
A7
A12
B12
C7
D10
E2
E3
E7
E10
E16
F3
F8
F14
F15
F16
G3
G4
G5
G6
G13
G14
G16
H4
H5
H6
H13
J4
J6
J10
J11
100
バン ク
0
0
0
0
0
3
3
0
0
1
3
0
1
1
1
3
3
3
3
1
1
1
3
3
3
1
3
3
1
1
XC3S50A の
タ イプ
N.C.
N.C.
INPUT
N.C.
N.C.
N.C.
N.C.
N.C.
N.C.
N.C.
N.C.
N.C.
N.C.
N.C.
N.C.
N.C.
N.C.
N.C.
N.C.
N.C.
N.C.
N.C.
N.C.
N.C.
N.C.
N.C.
N.C.
N.C.
N.C.
N.C.
移行
XC3S200A/X
C3S400A の
タ イプ
→
→
→
→
→
→
→
→
→
→
→
→
→
→
→
→
→
→
→
→
→
→
→
→
→
→
→
→
→
→
I/O
I/O
I/O
I/O
I/O
I/O
I/O
I/O
I/O
I/O
I/O
I/O
I/O
I/O
I/O
I/O
I/O
INPUT
INPUT
I/O
I/O
I/O
I/O
I/O
I/O
I/O
I/O
I/O
INPUT
INPUT
K4
K13
L1
L2
L3
L4
L13
L14
L16
M3
M10
M13
M14
M15
M16
N7
N10
N12
P6
P13
R7
T7
XC3S50A の
バン ク
タ イプ
3
1
3
3
3
3
1
1
1
3
2
1
1
1
1
2
2
2
2
2
2
2
移行
XC3S200A/X
C3S400A の
タ イプ
N.C.
N.C.
N.C.
N.C.
N.C.
N.C.
N.C.
N.C.
N.C.
N.C.
N.C.
N.C.
N.C.
N.C.
N.C.
N.C.
N.C.
N.C.
N.C.
N.C.
N.C.
N.C.
→
→
→
→
→
→
→
→
→
→
→
→
→
→
→
→
→
→
→
→
→
→
I/O
I/O
I/O
I/O
I/O
I/O
I/O
I/O
I/O
I/O
I/O
I/O
I/O
I/O
I/O
I/O
I/O
I/O
I/O
I/O
I/O
I/O
52
相違のあ る ピ ンの数
記号 :
→
左側のデバ イ ス か ら 右側のデバ イ ス に移行で き ます。 反
対方向への移行は、 右側にあ る デバ イ ス の ピ ンの コ ン
フ ィ ギ ュ レーシ ョ ンに よ っ て可能な場合があ り ます。
XC3S50A 差動 I/O の配置の違い
ま た、 表 74 に示す よ う に、 XC3S50A FPGA のい く つかの差動
I/O は、 XC3S200A ま たは XC3S400A FPGA におけ る 対応ペア
と は配置が異な り ます。 異な る ペアはすべて I/O バン ク 2 の中に
あ り ます。 各ペアの N 側を影付 き 表示 し ます。
表 74 : FT256 での差動 I/O の違い
FT256
ボール
バン ク
XC3S50A
XC3S200A
XC3S400A
T3
IO_L04P_2/VS2
IO_L03N_2/VS2
N6
IO_L03N_2/VS1
IO_L04P_2/VS1
IO_L06P_2
IO_L05N_2
IO_L05N_2/D7
IO_L06P_2/D7
R13
IO_L20P_2
IO_L18N_2
T14
IO_L18N_2
IO_L20P_2
R5
T5
japan.xilinx.com
2
DS529-4 (v1.7) 2008 年 5 月 28 日
Product 製品仕様
R
ピ ン配置の説明
XC3S50A には BPI モー ド ア ド レ ス出力がない
表 75 : XC3S50A BPI フ ァ ン ク シ ョ ンの違い
XC3S50A FPGA は、 コ ン フ ィ ギ ュ レ ーシ ョ ン 中に BPI
モード のア ド レ ス ピ ン を 生成し ま せん。 表 75 に、 こ れら
の違いの詳細を 示し ま す。
FT256
ボール
XC3S50A
XC3S200A
XC3S400A
N16
IO_L03N_1
IO_L03N_1/A1
P16
IO_L03P_1
IO_L03P_1/A0
J13
IO_L10N_1
IO_L10N_1/A9
J12
IO_L10P_1
IO_L10P_1/A8
F13
IO_L20N_1
IO_L20N_1/A19
IO_L20P_1
IO_L20P_1/A18
IO_L22N_1
IO_L22N_1/A21
D16
IO_L22P_1
IO_L22P_1/A20
D14
IO_L23N_1
IO_L23N_1/A23
E13
IO_L23P_1
IO_L23P_1/A22
C15
IO_L24N_1
IO_L24N_1/A25
C16
IO_L24P_1
IO_L24P_1/A24
E14
D15
DS529-4 (v1.7) 2008 年 5 月 28 日
Product 製品仕様
バン ク
japan.xilinx.com
1
101
R
ピ ン配置の説明
XC3S200A/XC3S400A および
XC3S700A/XC3S1400A の違い
表 76 : XC3S200A/XC3S400A および
XC3S700A/XC3S1400A の違い ( 続き )
XC3S700A と XC3S1400A FPGA は、 XC3S200A と
XC3S400A よ り も 電源お よ びグ ラ ン ド ピ ンが多 く 割 り 当て ら れ
てい ます。 表 76 では、 こ れ ら の比較をすべて示 し てい ます。 す
べての コ ン フ ィ ギ ュ レーシ ョ ン専用ピ ンお よ び多目的ピ ンは同 じ
位置にあ り ます。
表 76 : XC3S200A/XC3S400A および
XC3S700A/XC3S1400A の違い
XC3S200A
XC3S400A
FT25
6 ボー バンク
ル
ピ ン名
タ イプ
XC3S700A
XC3S1400A
ピ ン名
タ イプ
F8
0
IO_L14P_0
I/O
GND
D11
0
IO_L03N_0
I/O
IO_L06P_0
I/O
D10
0
IO_L06P_0
I/O
IO_L06N_0/
VREF_0
VREF
F7
0
IP_0
INPUT GND
GND
F9
0
IP_0
INPUT GND
GND
D12
0
IP_0
INPUT IO_L03N_0
I/O
E9
0
IP_0/
VREF_0
INPUT IO_L14P_0
I/O
D6
0
IP_0
INPUT VCCAUX
VCCAUX
F10
0
IP_0
INPUT VCCINT
VCCINT
E10
0
IO_L06N_0
/VREF_0
VREF
M13
1
IO_L05P_1
I/O
F11
1
IP_L25N_1
INPUT GND
GND
H11
1
IP_L13N_1
INPUT GND
GND
K11
1
IP_L04P_1
INPUT GND
GND
G11
1
IP_L21N_1
INPUT VCCINT
VCCINT
H10
1
IP_L13P_1
INPUT VCCINT
VCCINT
J11
1
IP_L09N_1
INPUT VCCINT
VCCINT
H14
1
IO_L14N_1 RHCLK VCCAUX
/RHCLK5
J14
1
IO_L14P_1 RHCLK IP_1/
/RHCLK4
VREF_1
VREF
H12
1
VCCO_1
VCCO IP_1/
VREF_1
VREF
G12
1
IP_L21P_1/
VREF_1
VREF
GND
1
IP_L09P_1/
VREF_1
VREF
1
IP_L04N_1
/VREF_1
VREF
1
IP_L25P_1/
VREF_1
VREF
J10
K12
F12
102
GND
GND
GND
IP_1/
VREF_1
VREF
GND
GND
GND
VCCAUX
VCCAUX
XC3S200A
XC3S400A
FT25
6 ボー バンク
ル
ピ ン名
タ イプ
M14
1
IO_L05N_1
/VREF_1
VREF
N7
2
IO_L07P_2
N10
2
M10
XC3S700A
XC3S1400A
ピ ン名
タ イプ
IP_1/
VREF_1
VREF
I/O
GND
GND
IO_L13P_2
I/O
GND
GND
2
IO_L13N_2
I/O
VCCAUX
P6
2
IO_L07N_2
I/O
IP_2/
VREF_2
L8
2
IP_2
INPUT GND
L7
2
IP_2
INPUT VCCINT
VCCINT
M9
2
VCCO_2
VCCO IP_2/
VREF_2
VREF
L10
2
IP_2/
VREF_2
VREF
GND
GND
M8
2
IP_2/
VREF_2
VREF
GND
GND
L9
2
IP_2/
VREF_2
VREF
VCCINT
H5
3
IO_L10N_3
I/O
GND
GND
J6
3
IO_L17N_3
I/O
GND
GND
G3
3
IO_L09P_3
I/O
IO_L07N_3
I/O
J4
3
IO_L17P_3
I/O
IP_3
IP
H4
3
IO_L09N_3
I/O
VCCAUX
VCCAUX
H6
3
IO_L10P_3
I/O
VCCINT
VCCINT
N2
3
IO_L22P_3
I/O
IO_L22P_3/
VREF_3
VREF
G4
3
IO_L07N_3
I/O
IP_3/
VREF_3
VREF
G6
3
IP_L06P_3
INPUT GND
GND
H7
3
IP_L13P_3
INPUT GND
GND
K5
3
IP_L21P_3
INPUT GND
GND
E4
3
IP_L04P_3
INPUT IO_L04P_3
I/O
L5
3
IP_L25P_3
INPUT VCCAUX
VCCAUX
J7
3
IP_L13N_3
INPUT VCCINT
VCCINT
K6
3
IP_L21N_3
INPUT VCCINT
VCCINT
J5
3
VCCO_3
VCCO IP_3/
VREF_3
VREF
G5
3
IP_L06N_3
/VREF_3
VREF
GND
GND
L6
3
IP_L25N_3
/VREF_3
VREF
GND
GND
F4
3
IP_L04N_3
/VREF_3
VREF
IO_L04N_3
GND
GND
VCCAUX
japan.xilinx.com
VCCAUX
VREF
GND
VCCINT
I/O
DS529-4 (v1.7) 2008 年 5 月 28 日
Product 製品仕様
R
ピ ン配置の説明
FT256 のフ ッ ト プ リ ン ト (XC3S50A)
I/O
L03N_3
I/O
L08P_3
VCCO_3
Bank 3
I/O
I/O
L19P_0
L18P_0
L17P_0
L15P_0
I/O
I/O
L19N_0
L18N_0
GND
L20P_0
VREF_0
I/O
I/O
I/O
L02N_3
L02P_3
L09P_0
GCLK4
I/O
I/O
L09N_0
GCLK5
INPUT
N.C.
VCCO_0
I/O
N.C.
INPUT
INPUT
N.C.
INPUT
INPUT
N.C.
N.C.
N.C.
VCCINT
GND
VCCINT
GND
N.C.
N.C.
N.C.
VCCINT
GND
N.C.
VCCO_3
N.C.
GND
INPUT
INPUT
L21P_3
L21N_3
GND
VCCINT
INPUT
INPUT
L12P_3
LHCLK2
I/O
I/O
J
L14N_3
LHCLK5
L14P_3
LHCLK4
K
L15N_3
LHCLK7
GND
L15P_3
TRDY2
LHCLK6
N.C.
L
N.C.
N.C.
N.C.
N.C.
VCCO_3
N.C.
I/O
N.C.
VREF_0
INPUT
L13P_3
GND
I/O
I/O
I/O
L22P_3
L24P_3
I/O
I/O
L23N_3
I/O
L02P_2
M2
N.C.
INPUT
13
14
I/O
I/O
L04N_0
L04P_0
VCCO_0
I/O
I/O
I/O
L03P_0
L01N_0
I/O
L03N_0
VCCAUX
INPUT
L25N_1
INPUT
L21N_1
INPUT
INPUT
L13P_1
L13N_1
VCCINT
N.C.
N.C.
GND
VCCINT
INPUT
GND
INPUT
INPUT
L13N_3
I/O
L24N_3
I/O
L01P_2
M1
L25P_3
L25N_3
VREF_3
GND
VCCAUX
I/O
I/O
L04N_2
VS0
L03P_2 VCCO_2
RDWR_B
L06P_2
I/O
I/O
I/O
L02N_2
CSO_B
L04P_2
VS2
I/O
L05P_2
INPUT
INPUT
VREF_2
VREF_2
VCCO_2
N.C.
INPUT
INPUT
VREF_2
VREF_2
I/O
I/O
L03N_2
VS1
N.C.
L08N_2
D4
L11P_2
GCLK0
I/O
I/O
I/O
N.C.
L08P_2
D5
L10P_2
GCLK14
L11N_2
GCLK1
GND
N.C.
VCCO_2
L12P_2
GCLK2
I/O
I/O
N.C.
L10N_2
GCLK15
L12N_2
GCLK3
I/O
INPUT
VREF_2
L01N_2
M0
GND
INPUT
INPUT
N.C.
I/O
I/O
L05N_2
D7
L06N_2
D6
(Differential Outputs)
Bank 2
I/O
L14N_2
I/O
L02P_0
VREF_0
TDO
I/O
I/O
L24N_1
L24P_1
I/O
I/O
I/O
L23N_1
L22N_1
L22P_1
VCCO_1
N.C.
N.C.
N.C.
N.C.
GND
N.C.
I/O
I/O
L23P_1
L20P_1
L20N_1
INPUT
L21P_1
VREF_1
N.C.
N.C.
VCCO_1
N.C.
L14N_1
RHCLK5
I/O
I/O
L15P_1
IRDY1
RHCLK6
I/O
L10N_1
VCCO_1
L12N_1
TRDY1
RHCLK3
I/O
I/O
I/O
N.C.
L11N_1
RHCLK1
L11P_1
RHCLK0
L12P_1
RHCLK2
GND
VCCAUX
N.C.
N.C.
GND
N.C.
GND
N.C.
N.C.
N.C.
N.C.
I/O
I/O
N.C.
L01P_1
HDC
L01N_1
LDC2
VCCO_1
L17N_2
D3
N.C.
GND
L02N_1
LDC0
I/O
I/O
I/O
VCCO_2
L20P_2
D1
L20N_2
CCLK
L02P_1
LDC1
INPUT
VREF_2
I/O
L16N_2
I/O
L16P_2
INPUT
L14P_1
RHCLK4
I/O
L15N_1
RHCLK7
I/O
I/O
I/O
L10P_1
L15N_2
DOUT
I/O
L03N_1
I/O
I/O
I/O
GND
GND
L04N_1
VREF_1
I/O
I/O
TCK
L04P_1
INPUT
I/O
L14P_2
MOSI
CSI_B
GND
16
I/O
I/O
L25P_1
VREF_1
I/O
L02N_0
15
L01P_0
I/O
L12N_3
IRDY2
LHCLK3
L20N_3
L22N_3
12
L07P_0
I/O
I/O
GND
I/O
L10P_0
GCLK6
GND
VCCO_3
T
I/O
L11P_0
GCLK8
L08P_0
VCCAUX
L11N_3
LHCLK1
I/O
I/O
N.C.
I/O
VCCO_0
L04N_3
VREF_3
H
L23P_3
L12N_0
GCLK11
INPUT
N.C.
R
GND
N.C.
I/O
P
L10N_0
GCLK7
L11N_0
GCLK9
GND
L07N_0
L12P_0
GCLK10
L16P_0
INPUT
L08N_0
N.C.
GND
L11P_3
LHCLK0
N
I/O
L04P_3
I/O
I/O
I/O
L16N_0
L20N_0
PUDC_B
INPUT
L08N_3
VREF_3
L20P_3
I/O
L17N_0
I/O
I/O
N.C.
G
M
L15N_0
11
I/O
I/O
I/O
I/O
VCCO_0
10
N.C.
I/O
(High Output Drive)
I/O
(Differential Outputs)
Bank 0
8
9
(High Output Drive)
F
I/O
L03P_3
I/O
7
Bank 1
E
I/O
L01P_3
6
(High Output Drive)
D
I/O
L01N_3
5
I/O
L03P_1
D
(High Output Drive)
C
TMS
4
EN
TDI
3
SP
B
O
GND
PR
A
G
_B
2
SU
(Differential Outputs)
1
I/O
I/O
I/O
I/O
L15P_2
AWAKE
L17P_2
INIT_B
L18P_2
D2
(Differential Outputs)
L18N_2
D0
DIN/MISO
DONE
GND
DS529-4_09_012407
図 20 : XC3S50A FT256 パ ッ ケージの フ ッ ト プ リ ン ト ( 上面図 )
I/O : 制限のない汎用ユーザー I/O
53
ピン
20
INPUT : 制限のない汎用入力ピ ン
3
CONFIG : コ ン フ ィ ギ ュ レーシ ョ
ン専用ピ ン、 SUSPEND ピ ン
4
N.C. : 未接続ピ ン (XC3S50A の
28
51
み)
DS529-4 (v1.7) 2008 年 5 月 28 日
Product 製品仕様
26
30
DUAL : コ ン フ ィ ギ ュ レーシ ョ ン
ピ ン、 AWAKE ピ ン
コ ン フ ィ ギ ュ レーシ ョ ン後は
ユーザー I/O と し て使用可能
CLK : ユーザー I/O、 入力、 ま た
はグ ロ ーバル バ ッ フ ァ 入力
VREF : ユーザー I/O ま たはバン
15
ク におけ る 参照電圧入力
16
VCCO : バン ク の出力電源
JTAG : JTAG ポー ト 専用ピ ン
6
VCCINT : 内部コ ア電源 (+1.2V)
GND : グ ラ ン ド
4
VCCAUX : 補助電源電圧
japan.xilinx.com
103
R
ピ ン配置の説明
FT256 のフ ッ ト プ リ ン ト (XC3S200A、 XC3S400A)
TDI
C
D
E
F
TMS
I/O
I/O
L01N_3
L01P_3
I/O
L03P_3
VCCO_3
I/O
I/O
I/O
L19P_0
L18P_0
L17P_0
L15P_0
L13P_0
I/O
I/O
L19N_0
L18N_0
GND
L20P_0
VREF_0
I/O
I/O
L02N_3
L02P_3
INPUT
L04P_3
I/O
L08P_3
GND
H
L11N_3
LHCLK1
I/O
I/O
J
L14N_3
LHCLK5
L14P_3
LHCLK4
L15N_3
LHCLK7
L
L16P_3
VREF_3
I/O
I/O
L20P_3
I/O
I/O
L07N_3
GND
L15P_3
TRDY2
LHCLK6
I/O
L13N_0
I/O
L20N_0
PUDC_B
INPUT
GND
INPUT
L14N_0
VREF_0
L12P_0
GCLK10
L10N_0
GCLK7
VCCAUX
GND
INPUT
L16P_0
L12N_0
GCLK11
INPUT
L06N_3
VREF_3
INPUT
L06P_3
VCCINT
I/O
I/O
I/O
INPUT
L09N_3
L10N_3
L10P_3
L13P_3
I/O
INPUT
L17N_3
L13N_3
I/O
L17P_3
VCCO_3
10
11
12
13
14
I/O
I/O
I/O
I/O
I/O
L08N_0
L07N_0
L05N_0
L04N_0
L04P_0
VCCO_0
I/O
I/O
I/O
I/O
L10P_0
GCLK6
L09P_0
GCLK4
I/O
I/O
L11N_0
GCLK9
L09N_0
GCLK5
VCCO_0
INPUT
I/O
I/O
L03P_0
L01N_0
I/O
L03N_0
I/O
INPUT
INPUT
L18P_3
L21P_3
L21N_3
INPUT
GND
VCCINT
GND
VCCINT
GND
VCCAUX
INPUT
L25N_1
INPUT
L21N_1
INPUT
INPUT
L13P_1
L13N_1
INPUT
VCCINT L09P_1
INPUT
VREF_1
I/O
INPUT
L19N_3
L25P_3
L25N_3
VREF_3
GND
VCCAUX
I/O
I/O
L19P_3
L24N_3
I/O
I/O
L24P_3
I/O
I/O
L22N_3
L23N_3
I/O
L02P_2
M2
I/O
L01P_2
M1
I/O
I/O
L04N_2
VS0
L03P_2 VCCO_2
RDWR_B
L05N_2
I/O
I/O
I/O
L02N_2
CSO_B
L03N_2
VS2
I/O
INPUT
L04P_2
VS1
VREF_2
L01N_2
M0
GND
I/O
L05P_2
VCCINT
INPUT
INPUT
INPUT
I/O
L18N_3
VCCO_3
GND
I/O
L07N_2
INPUT
INPUT
VREF_2
VREF_2
I/O
L07P_2
GND
INPUT
INPUT
VREF_2
VCCO_2
I/O
I/O
L11P_2
GCLK0
I/O
I/O
I/O
L08P_2
D5
L10P_2
GCLK14
L11N_2
GCLK1
VCCO_2
L12P_2
GCLK2
L09P_2
GCLK12
VCCINT
VREF_2
L08N_2
D4
I/O
I/O
GND
L09N_1
I/O
I/O
I/O
I/O
I/O
L06N_2
D6
L09N_2
GCLK13
L10N_2
GCLK15
L12N_2
GCLK3
L01P_0
GND
I/O
L02P_0
VREF_0
TDO
I/O
I/O
L24N_1
A25
L24P_1
A24
I/O
I/O
I/O
L23N_1
A23
L22N_1
A21
L22P_1
A20
VCCO_1
L18P_1
A14
I/O
I/O
L23P_1
A22
L20P_1
A18
I/O
INPUT
I/O
I/O
I/O
I/O
L25P_1
VREF_1
L20N_1
A19
L19N_1
A17
L18N_1
A15
L16N_1
A11
GND
L16P_1
A10
INPUT
I/O
I/O
L21P_1
VREF_1
L19P_1
A16
L17N_1
A13
I/O
I/O
VCCO_1
L17P_1
A12
L14N_1
RHCLK5
I/O
I/O
I/O
L10P_1
A8
L10N_1
A9
L14P_1
RHCLK4
I/O
I/O
L15P_1
IRDY1
RHCLK6
I/O
L15N_1
RHCLK7
I/O
VCCO_1
L12N_1
TRDY1
RHCLK3
I/O
I/O
I/O
I/O
L11N_1
RHCLK1
L11P_1
RHCLK0
L12P_1
RHCLK2
I/O
I/O
GND
VCCAUX
L06P_1
A2
L08P_1
A6
GND
L08N_1
A7
INPUT
I/O
I/O
I/O
L16N_2
L19P_2
I/O
I/O
L16P_2
I/O
GND
L13P_2
L05P_1
L15N_2
DOUT
I/O
I/O
L07P_1
A4
L07N_1
A5
L03N_1
A1
I/O
L01N_1
LDC2
VCCO_1
I/O
I/O
GND
L02N_1
LDC0
L03P_1
A0
I/O
L19N_2
VCCO_2
I/O
L05N_1
VREF_1
I/O
I/O
L17N_2
D3
I/O
L01P_1
HDC
I/O
I/O
GND
L06N_1
A3
VREF_2
L14P_2
TCK
INPUT
I/O
GND
GND
16
L04N_1
VREF_1
L13N_2
L14N_2
MOSI
CSI_B
I/O
L02N_0
15
L04P_1
INPUT
I/O
L06P_2
D7
I/O
INPUT
I/O
INPUT
GND
VCCO_0
I/O
I/O
L06N_0
VREF_0
I/O
I/O
L05P_0
L07P_0
L06P_0
VREF_0
L14P_0
GND
L08P_0
L11P_0
GCLK8
I/O
I/O
L22P_3
GND
I/O
L16N_0
L16N_3
I/O
I/O
I/O
I/O
L12N_3
IRDY2
LHCLK3
L20N_3
L23P_3
I/O
L17N_0
I/O
I/O
I/O
GND
INPUT
L04N_3
VREF_3
L09P_3
L12P_3
LHCLK2
I/O
L15N_0
Bank 0
8
9
I/O
I/O
K
I/O
L07P_3
I/O
VCCO_3
VCCO_0
I/O
I/O
I/O
Bank 3
I/O
L05P_3
I/O
T
I/O
I/O
L11P_3
LHCLK0
R
7
L05N_3
I/O
P
6
I/O
L08N_3
VREF_3
N
5
L03N_3
G
M
4
I/O
I/O
I/O
I/O
L18N_2
D1
L20N_2
CCLK
L02P_1
LDC1
I/O
I/O
I/O
L15P_2
AWAKE
L17P_2
INIT_B
L18P_2
D2
Bank 1
B
G
GND
PR
O
A
3
SU
SP
EN
D
2
_B
1
I/O
L20P_2
D0
DIN/MISO
DONE
Bank 2
GND
DS529-4_06_101106
図 21: XC3S200A および XC3S400A FT256 パ ッ ケージの フ ッ ト プ リ ン ト ( 上面図 )
I/O : 制限のない汎用ユーザー I/O
69
ピン
21
INPUT : 制限のない汎用入力ピ ン
3
CONFIG : コ ン フ ィ ギ ュ レーシ ョ
ン専用ピ ン、 SUSPEND ピ ン
0
104
N.C. : 未接続ピ ン
52
32
4
28
DUAL : コ ン フ ィ ギ ュ レーシ ョ ン
ピ ン、 AWAKE ピ ン
コ ン フ ィ ギ ュ レーシ ョ ン後は
ユーザー I/O と し て使用可能
CLK : ユーザー I/O、 入力、 ま た
はグ ロ ーバル バ ッ フ ァ 入力
JTAG : JTAG ポー ト 専用ピ ン
GND : グ ラ ン ド
japan.xilinx.com
VREF : ユーザー I/O ま たはバン
21
ク におけ る 参照電圧入力
16
VCCO : バン ク の出力電源
6
4
VCCINT : 内部コ ア電源 (+1.2V)
VCCAUX : 補助電源電圧
DS529-4 (v1.7) 2008 年 5 月 28 日
Product 製品仕様
R
ピ ン配置の説明
FT256 のフ ッ ト プ リ ン ト (XC3S700A、 XC3S1400A)
GND
B
TDI
3
4
5
6
Bank 0
8
9
7
I/O
I/O
I/O
I/O
I/O
I/O
I/O
PROG_B L19P_0 L18P_0 L17P_0 L15P_0 L13P_0 L12P_0 L10N_0
GCLK10 GCLK7
TMS
I/O
I/O
I/O
L19N_0 L18N_0 VCCO_0 L15N_0
11
10
13
14
I/O
I/O
I/O
I/O
I/O
L08N_0 L07N_0 L05N_0 L04N_0 L04P_0
I/O
I/O
L12N_0 VCCO_0 L08P_0
GCLK11
GND
12
I/O
I/O
I/O
I/O
I/O
I/O
I/O
L20P_0 L17N_0 L16N_0 L13N_0 L11P_0 L10P_0 L09P_0
VREF_0
GCLK8 GCLK6 GCLK4
15
16
TCK
GND
I/O
I/O
I/O
L05P_0 VCCO_0 L02N_0 L02P_0
VREF_0
GND
TDO
I/O
I/O
L24N_1 L24P_1
A25
A24
C
I/O
I/O
L01N_3 L01P_3
D
I/O
I/O
I/O
I/O
I/O
I/O
I/O
I/O
I/O
I/O
I/O
I/O
I/O
I/O
L03P_3 VCCO_3 L02N_3 L02P_3 L20N_0 VCCAUX L16P_0 L11N_0 L09N_0 L06N_0 L06P_0 L03N_0 L01P_0 L23N_1 L22N_1 L22P_1
A23
A21
A20
GCLK9 GCLK5 VREF_0
PUDC_B
E
I/O
I/O
I/O
I/O
L03N_3 L05N_3 L05P_3 L04P_3
F
I/O
L08P_3
G
I/O
I/O
I/O
INPUT
L08N_3 L11P_3 L07N_3
VREF_3
VREF_3 LHCLK0
H
I/O
I/O
L11N_3 VCCO_3 L12P_3 VCCAUX
LHCLK1
LHCLK2
J
K
GND
GND
GND
I/O
I/O
L07P_3 L04N_3 VCCAUX
INPUT
I/O
I/O
L14N_0 VCCO_0 L14P_0
VREF_0
GND
VCCAUX
GND
GND
GND
GND
VCCINT
GND
GND
GND
VCCINT
GND
VCCINT
GND
VCCINT
GND
VCCINT
GND
VCCINT
GND
VCCINT
I/O
I/O
I/O
INPUT
L12N_3
INPUT VREF_3 GND VCCINT GND VCCINT GND
L14N_3 L14P_3
IRDY2
LHCLK5 LHCLK4
LHCLK3
I/O
I/O
I/O
L15P_3
L15N_3
GND
GND VCCINT GND VCCINT GND VCCINT
TRDY2 L18P_3
LHCLK7
LHCLK6
L
I/O
I/O
I/O
I/O
L16P_3 L16N_3 L18N_3 L19N_3 VCCAUX
VREF_3
M
I/O
I/O
I/O
L20P_3 VCCO_3 L19P_3 L24N_3
N
I/O
I/O
I/O
INPUT
I/O
I/O
L20N_3 L22P_3 L24P_3 L01P_2 VREF_2 L04P_2
VS1
M1
VREF_3
P
I/O
I/O
L22N_3 L23N_3
R
I/O
I/O
I/O
I/O
L23P_3 L02P_2 L03P_2 VCCO_2 L05N_2
M2
RDWR_B
T
GND
GND
I/O
I/O
I/O
L07P_0 L03P_0 L01N_0
GND
GND
GND
GND
VCCINT
GND
INPUT
VCCAUX VREF_2
GND
INPUT
INPUT
VREF_2 VCCAUX VREF_2
GND
I/O
I/O
I/O
I/O
VCCAUX L20N_1 L19N_1 L18N_1 L16N_1
A19
A17
A15
A11
I/O
I/O
L19P_1 L17N_1
A16
A13
GND
GND
I/O
I/O
L09P_2 VCCO_2 L12P_2
GCLK12
GCLK2
GND
I/O
L16P_1
A10
I/O
I/O
I/O
I/O
L06N_1 L11N_1 L11P_1 L12P_1
A3
RHCLK1 RHCLK0 RHCLK2
I/O
I/O
VCCAUX L06P_1 L08P_1
A2
A6
GND
GND
I/O
L08N_1
A7
I/O
I/O
INPUT INPUT
VREF_1 VREF_1 L07P_1 L07N_1
A4
A5
I/O
I/O
I/O
I/O
I/O
L16N_2 L19P_2 L01P_1 L01N_1 VCCO_1 L03N_1
HDC
LDC2
A1
I/O
I/O
I/O
I/O
I/O
I/O
I/O
I/O
I/O
INPUT
L01N_2 L04N_2 VREF_2 L08P_2 L10P_2 L11N_2 L14N_2 L16P_2 L17N_2 L19N_2
MOSI
GCLK14 GCLK1 CSI_B
D3
D5
VS0
M0
GND
GND
I/O
I/O
I/O
INPUT
L15P_1
VREF_1 L17P_1 VCCAUX IRDY1 L15N_1
RHCLK7
A12
RHCLK6
I/O
I/O
I/O
INPUT
VCCINT L10P_1 L10N_1 VREF_1 VCCO_1 L12N_1
TRDY1
A8
A9
RHCLK3
GND
I/O
I/O
L08N_2 L11P_2
D4
GCLK0
I/O
I/O
I/O
L23P_1 L20P_1 VCCO_1 L18P_1
A22
A18
A14
GND
VCCINT
GND
GND
GND
Bank 1
A
2
GND
I/O
I/O
L02N_1 L03P_1
A0
LDC0
I/O
I/O
I/O
I/O
L15N_2 VCCO_2 L18N_2 L20N_2 L02P_1
DOUT
D1
CCLK
LDC1
I/O
I/O
I/O
I/O
I/O
I/O
I/O
I/O
I/O
I/O
I/O
I/O
I/O
L06P_2 L06N_2 L09N_2 L10N_2 L12N_2 L14P_2 L15P_2 L17P_2 L18P_2 L20P_2
L02N_2 L03N_2
L05P_2
D0/DIN
D2
GCLK13 GCLK15 GCLK3
D6
D7
VS2
CSO_B
AWAKE INIT_B
MISO
DONE
SU
SP
EN
D
Bank 3
1
GND
Bank 2
DS529-4_041608
図 22 : XC3S700A および XC3S1400A FT256 パ ッ ケージの フ ッ ト プ リ ン ト ( 上面図 )
59
I/O : 制限のない汎用ユーザー I/O
2
INPUT : 制限のない汎用入力ピ ン
3
CONFIG : コ ン フ ィ ギ ュ レーシ ョ ン専
用ピ ン、 SUSPEND ピ ン
0
N.C. : 未接続ピ ン
ピン
DS529-4 (v1.7) 2008 年 5 月 28 日
Product 製品仕様
52
DUAL : コ ン フ ィ ギ ュ レーシ ョ ン
/AWAKE ピ ン。 その後ユーザー I/O
18
VREF : ユーザー I/O ま たはバン ク に
おけ る 参照電圧入力
30
CLK : ユーザー I/O、 入力、 ま たはグ
13
VCCO : バン ク の出力電源
JTAG : JTAG ポー ト 専用ピ ン
15
VCCINT : 内部 コ ア電源 (+1.2V)
GND : グ ラ ン ド
10
VCCAUX : 補助電源電圧
4
50
ロ ーバル バ ッ フ ァ 入力
japan.xilinx.com
105
R
ピ ン配置の説明
FG320 : 320 ボール Fine-Pitch BGA パ ッ ケージ
320 ボール Fine-pitch BGA パ ッ ケージ FG320 は、 表 77 お よ び
図 23 に 示 す よ う に、 XC3S200A、 XC3S400A の 2 つ の
Spartan-3A デバ イ ス用に提供 さ れてい ます。
FG320 パ ッ ケージは、18 x 18 のはんだボールのア レ イ (中央の 4
つのボールはな し ) です。
表 77 にすべてのパ ッ ケージ ピ ン をバン ク 番号お よ び最大デバ イ
ス の ピ ン名で分類 し て示 し ます。 差動 I/O ペア と な る ピ ンは並べ
て示 し ます。 ま た、 各ピ ンのピ ン番号お よ び前述 し た ピ ン タ イ プ
も 示 し ます。
影付き の行は、 XC3S200A およ び XC3S400A デバイ ス 間におい
てピ ン 配置が異なっ ている こ と を 示し ま す。 XC3S200A には 3 個
の接続さ れていないボールがあ り 、 表 77 に N.C. (コ ネク ト なし )、
表 77 およ び図 23 に黒いひし 形 (◆) で示し ま す。
その他のすべてのボールには、 3 つのデバ イ スすべてにほぼ同一
の 機 能 が あ り ま す。 FG320 パ ッ ケ ー ジ に お け る Spartan-3A
FPGA フ ッ ト プ リ ン ト の互換性を表 80 に示 し ます。
こ のパ ッ ケージの ピ ン配置表お よ びフ ッ ト プ リ ン ト 図は、 次のサ
イ ト か ら ダ ウ ン ロ ー ド で き ます。
japan.xilinx.com/support/documentation/data_sheets/
s3a_pin.zip
ピ ン配置表
表 77 : Spartan-3A FG320 のピ ン配置 ( 続き )
表 77 : Spartan-3A FG320 のピ ン配置
バン ク
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
106
ピ ン名
IO_L01N_0
IO_L01P_0
IO_L02N_0
IO_L02P_0/VREF_0
IO_L03N_0
IO_L03P_0
IO_L04N_0
IO_L04P_0
IO_L05N_0
IO_L05P_0
IO_L06N_0/VREF_0
IO_L06P_0
IO_L07N_0
IO_L07P_0
IO_L08N_0
IO_L08P_0
IO_L09N_0
IO_L09P_0
IO_L10N_0
IO_L10P_0
IO_L11N_0/GCLK5
IO_L11P_0/GCLK4
IO_L12N_0/GCLK7
IO_L12P_0/GCLK6
IO_L13N_0/GCLK9
IO_L13P_0/GCLK8
IO_L14N_0/GCLK11
IO_L14P_0/GCLK10
IO_L15N_0
IO_L15P_0
FG320
ボール
タ イプ
バン ク
C15
C16
A16
B16
A14
A15
C14
B15
D12
C13
A13
B13
B12
C12
F11
E11
A11
B11
D10
C11
C9
B10
B9
A10
B7
A8
C8
B8
C7
D8
I/O
I/O
I/O
VREF
I/O
I/O
I/O
I/O
I/O
I/O
VREF
I/O
I/O
I/O
I/O
I/O
I/O
I/O
I/O
I/O
GCLK
GCLK
GCLK
GCLK
GCLK
GCLK
GCLK
GCLK
I/O
I/O
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
japan.xilinx.com
ピ ン名
IO_L16N_0
IO_L16P_0
IO_L17N_0
IO_L17P_0
IO_L18N_0/VREF_0
IO_L18P_0
IO_L19N_0
IO_L19P_0
IO_L20N_0
IO_L20P_0
IO_L21N_0
IO_L21P_0
IO_L22N_0
IO_L22P_0
IO_L23N_0
IO_L23P_0
IO_L24N_0/PUDC_B
IO_L24P_0/VREF_0
IP_0
IP_0
IP_0
XC3S400A: IP_0
XC3S200A: N.C.( ◆ )
IP_0
IP_0
IP_0
IP_0
IP_0
IP_0
IP_0
IP_0
FG320
ボール
タ イプ
E9
D9
B6
A6
A4
A5
E7
F8
D6
C6
A3
B4
D5
C5
A2
B3
E5
E6
D13
D14
E12
I/O
I/O
I/O
I/O
VREF
I/O
I/O
I/O
I/O
I/O
I/O
I/O
I/O
I/O
I/O
I/O
DUAL
VREF
INPUT
INPUT
INPUT
E13
INPUT
F7
F9
F10
F12
G7
G8
G9
G11
INPUT
INPUT
INPUT
INPUT
INPUT
INPUT
INPUT
INPUT
DS529-4 (v1.7) 2008 年 5 月 28 日
Product 製品仕様
R
ピ ン配置の説明
表 77 : Spartan-3A FG320 のピ ン配置 ( 続き )
バン ク
ピ ン名
0
0
0
0
0
1
1
1
1
1
1
1
1
1
1
1
1
1
1
1
1
1
1
1
1
1
1
IP_0/VREF_0
VCCO_0
VCCO_0
VCCO_0
VCCO_0
IO_L01N_1/LDC2
IO_L01P_1/HDC
IO_L02N_1/LDC0
IO_L02P_1/LDC1
IO_L03N_1/A1
IO_L03P_1/A0
IO_L05N_1
IO_L05P_1
IO_L06N_1
IO_L06P_1
IO_L07N_1/VREF_1
IO_L07P_1
IO_L09N_1/A3
IO_L09P_1/A2
IO_L10N_1/A5
IO_L10P_1/A4
IO_L11N_1/A7
IO_L11P_1/A6
IO_L13N_1/A9
IO_L13P_1/A8
IO_L14N_1/RHCLK1
IO_L14P_1/RHCLK0
IO_L15N_1/TRDY1/RHCL
K3
IO_L15P_1/RHCLK2
IO_L17N_1/RHCLK5
IO_L17P_1/RHCLK4
IO_L18N_1/RHCLK7
IO_L18P_1/IRDY1/RHCL
K6
IO_L19N_1/A11
IO_L19P_1/A10
IO_L21N_1
IO_L21P_1
IO_L22N_1/A13
IO_L22P_1/A12
IO_L23N_1/A15
IO_L23P_1/A14
IO_L25N_1
IO_L25P_1
1
1
1
1
1
1
1
1
1
1
1
1
1
1
1
1
DS529-4 (v1.7) 2008 年 5 月 28 日
Product 製品仕様
FG320
表 77 : Spartan-3A FG320 のピ ン配置 ( 続き )
ボール
タ イプ
バン ク
E10
B5
B14
D11
E8
T17
R16
U18
U17
R17
T18
N16
P16
M14
N15
P18
R18
M17
M16
N18
N17
L12
L13
K16
L17
K17
L18
VREF
VCCO
VCCO
VCCO
VCCO
DUAL
DUAL
DUAL
DUAL
DUAL
DUAL
I/O
I/O
I/O
I/O
VREF
I/O
DUAL
DUAL
DUAL
DUAL
DUAL
DUAL
DUAL
DUAL
RHCLK
RHCLK
1
1
1
1
1
1
1
1
1
1
1
1
1
1
1
1
1
1
1
1
1
1
1
1
1
1
J17
RHCLK
K18
K15
J16
H17
RHCLK
RHCLK
RHCLK
RHCLK
H18
RHCLK
G16
H16
F17
G17
E18
F18
H15
J14
D17
D18
DUAL
DUAL
I/O
I/O
DUAL
DUAL
DUAL
DUAL
I/O
I/O
FG320
ボール
タ イプ
IO_L26N_1/A17
IO_L26P_1/A16
IO_L27N_1/A19
IO_L27P_1/A18
IO_L29N_1/A21
IO_L29P_1/A20
IO_L30N_1/A23
IO_L30P_1/A22
IO_L31N_1/A25
IO_L31P_1/A24
IP_L04N_1/VREF_1
IP_L04P_1
IP_L08N_1/VREF_1
IP_L08P_1
IP_L12N_1
IP_L12P_1/VREF_1
IP_L16N_1
IP_L16P_1
IP_L20N_1
IP_L20P_1/VREF_1
IP_L24N_1
IP_L24P_1
IP_L28N_1
IP_L28P_1/VREF_1
IP_L32N_1
IP_L32P_1/VREF_1
E16
F16
F15
G15
E15
D16
B18
C18
B17
C17
N14
P15
L14
M13
L16
M15
K14
K13
J13
K12
G14
H13
G13
H12
F13
F14
1
SUSPEND
T16
1
1
1
1
2
2
2
2
2
2
2
2
2
2
2
2
VCCO_1
VCCO_1
VCCO_1
VCCO_1
IO_L01N_2/M0
IO_L01P_2/M1
IO_L02N_2/CSO_B
IO_L02P_2/M2
IO_L03N_2/VS2
IO_L03P_2/RDWR_B
IO_L04N_2
IO_L04P_2
IO_L05N_2/VS0
IO_L05P_2/VS1
IO_L06N_2
IO_L06P_2
E17
H14
L15
P17
U3
T3
V3
V2
U4
T4
T5
R5
V5
V4
U6
T6
DUAL
DUAL
DUAL
DUAL
DUAL
DUAL
DUAL
DUAL
DUAL
DUAL
VREF
INPUT
VREF
INPUT
INPUT
VREF
INPUT
INPUT
INPUT
VREF
INPUT
INPUT
INPUT
VREF
INPUT
VREF
PWR
MGMT
VCCO
VCCO
VCCO
VCCO
DUAL
DUAL
DUAL
DUAL
DUAL
DUAL
I/O
I/O
DUAL
DUAL
I/O
I/O
japan.xilinx.com
ピ ン名
107
R
ピ ン配置の説明
表 77 : Spartan-3A FG320 のピ ン配置 ( 続き )
バン ク
表 77 : Spartan-3A FG320 のピ ン配置 ( 続き )
ボール
タ イプ
バン ク
ピ ン名
2
2
2
2
2
2
IP_2/VREF_2
IP_2/VREF_2
IP_2/VREF_2
IP_2/VREF_2
IP_2/VREF_2
IP_2/VREF_2
XC3S400A: IP_2/VREF_2
XC3S200A: N.C. ( ◆ )
VCCO_2
VCCO_2
VCCO_2
VCCO_2
IO_L01N_3
IO_L01P_3
IO_L02N_3
IO_L02P_3
IO_L03N_3
IO_L03P_3
IO_L05N_3
IO_L05P_3
IO_L06N_3
IO_L06P_3
IO_L07N_3
IO_L07P_3
IO_L09N_3
IO_L09P_3
IO_L10N_3/VREF_3
IO_L10P_3
IO_L11N_3
IO_L11P_3
IO_L13N_3
IO_L13P_3
IO_L14N_3/LHCLK1
IO_L14P_3/LHCLK0
IO_L15N_3/IRDY2/LHCL
K3
IO_L15P_3/LHCLK2
IO_L17N_3/LHCLK5
IO_L17P_3/LHCLK4
IO_L18N_3/LHCLK7
IO_L18P_3/TRDY2/LHCL
K6
IO_L19N_3
IO_L19P_3/VREF_3
IO_L21N_3
2
2
2
2
2
2
2
2
2
2
2
2
2
2
2
2
2
2
2
2
2
2
2
IO_L07N_2
IO_L07P_2
IO_L08N_2/D6
IO_L08P_2/D7
IO_L09N_2
IO_L09P_2
IO_L10N_2/D4
IO_L10P_2/D5
IO_L11N_2/GCLK13
IO_L11P_2/GCLK12
IO_L12N_2/GCLK15
IO_L12P_2/GCLK14
IO_L13N_2/GCLK1
IO_L13P_2/GCLK0
IO_L14N_2/GCLK3
IO_L14P_2/GCLK2
IO_L15N_2
IO_L15P_2
IO_L16N_2/MOSI/CSI_B
IO_L16P_2
IO_L17N_2
IO_L17P_2
IO_L18N_2/DOUT
P8
N8
T7
R7
R9
T8
V6
U7
V8
U8
V9
U9
T10
U10
U11
V11
R10
P10
T11
R11
V13
U12
U13
2
IO_L18P_2/AWAKE
T12
2
2
2
2
2
2
2
2
2
2
2
2
2
2
2
IO_L19N_2
IO_L19P_2
IO_L20N_2/D3
IO_L20P_2/INIT_B
IO_L21N_2
IO_L21P_2
IO_L22N_2/D1
IO_L22P_2/D2
IO_L23N_2
IO_L23P_2
IO_L24N_2/CCLK
IO_L24P_2/D0/DIN/MISO
IP_2
IP_2
IP_2
XC3S400A: IP_2
XC3S200A: N.C. ( ◆ )
IP_2
IP_2
IP_2
P12
N12
R13
T13
T14
V14
U15
V15
T15
R14
U16
V16
M8
M9
M12
I/O
I/O
DUAL
DUAL
I/O
I/O
DUAL
DUAL
GCLK
GCLK
GCLK
GCLK
GCLK
GCLK
GCLK
GCLK
I/O
I/O
DUAL
I/O
I/O
I/O
DUAL
PWR
MGMT
I/O
I/O
DUAL
DUAL
I/O
I/O
DUAL
DUAL
I/O
I/O
DUAL
DUAL
INPUT
INPUT
INPUT
N7
INPUT
N9
N11
R6
INPUT
INPUT
INPUT
2
2
2
2
108
ピ ン名
FG320
2
2
2
2
2
3
3
3
3
3
3
3
3
3
3
3
3
3
3
3
3
3
3
3
3
3
3
3
3
3
3
3
3
3
3
3
japan.xilinx.com
FG320
ボール
タ イプ
M11
N10
P6
P7
P9
P13
VREF
VREF
VREF
VREF
VREF
VREF
P14
VREF
P11
R8
U5
U14
C1
C2
B1
B2
D2
D3
G5
F5
E3
F4
E1
D1
G4
F3
F1
F2
J6
J7
H1
H2
J3
H3
VCCO
VCCO
VCCO
VCCO
I/O
I/O
I/O
I/O
I/O
I/O
I/O
I/O
I/O
I/O
I/O
I/O
I/O
I/O
VREF
I/O
I/O
I/O
I/O
I/O
LHCLK
LHCLK
J1
LHCLK
J2
K5
J4
K3
LHCLK
LHCLK
LHCLK
LHCLK
K2
LHCLK
L2
L1
M2
I/O
VREF
I/O
DS529-4 (v1.7) 2008 年 5 月 28 日
Product 製品仕様
R
ピ ン配置の説明
表 77 : Spartan-3A FG320 のピ ン配置 ( 続き )
バン ク
3
3
3
3
3
3
3
3
3
3
3
3
3
3
3
3
3
3
3
3
3
3
3
3
3
3
3
3
3
3
3
3
3
3
3
3
3
GND
GND
GND
GND
GND
GND
GND
ピ ン名
IO_L21P_3
IO_L22N_3
IO_L22P_3
IO_L23N_3
IO_L23P_3
IO_L25N_3
IO_L25P_3
IO_L26N_3
IO_L26P_3
IO_L27N_3
IO_L27P_3
IO_L29N_3
IO_L29P_3
IO_L30N_3
IO_L30P_3
IO_L31N_3
IO_L31P_3
IP_L04N_3/VREF_3
IP_L04P_3
IP_L08N_3/VREF_3
IP_L08P_3
IP_L12N_3
IP_L12P_3
IP_L16N_3
IP_L16P_3
IP_L20N_3
IP_L20P_3
IP_L24N_3
IP_L24P_3
IP_L28N_3
IP_L28P_3
IP_L32N_3/VREF_3
IP_L32P_3
VCCO_3
VCCO_3
VCCO_3
VCCO_3
GND
GND
GND
GND
GND
GND
GND
DS529-4 (v1.7) 2008 年 5 月 28 日
Product 製品仕様
FG320
表 77 : Spartan-3A FG320 のピ ン配置 ( 続き )
ボール
タ イプ
バン ク
N1
N2
P1
L4
L3
R2
R1
N4
N3
T2
T1
N6
N5
R3
P3
U2
U1
H7
G6
H5
H6
G2
G3
K6
J5
L6
L7
M4
M3
M5
M6
P4
P5
E2
H4
L5
P2
A1
A7
A12
A18
C10
D4
D7
I/O
I/O
I/O
I/O
I/O
I/O
I/O
I/O
I/O
I/O
I/O
I/O
I/O
I/O
I/O
I/O
I/O
VREF
INPUT
VREF
INPUT
INPUT
INPUT
INPUT
INPUT
INPUT
INPUT
INPUT
INPUT
INPUT
INPUT
VREF
INPUT
VCCO
VCCO
VCCO
VCCO
GND
GND
GND
GND
GND
GND
GND
GND
GND
GND
GND
GND
GND
GND
GND
GND
GND
GND
GND
GND
GND
GND
GND
GND
GND
GND
GND
GND
GND
GND
GND
GND
VCCAUX
VCCAUX
VCCAUX
VCCAUX
VCCAUX
VCCAUX
FG320
ボール
タ イプ
GND
GND
GND
GND
GND
GND
GND
GND
GND
GND
GND
GND
GND
GND
GND
GND
GND
GND
GND
GND
GND
GND
GND
GND
GND
DONE
PROG_B
TCK
TDI
TDO
TMS
D15
F6
G1
G12
G18
H8
H10
J11
J15
K4
K8
L9
L11
M1
M7
M18
N13
R4
R12
R15
T9
V1
V7
V12
V18
V17
C4
A17
E4
E14
C3
VCCAUX
VCCAUX
A9
VCCAUX
VCCAUX
G10
VCCAUX
VCCAUX
J12
VCCAUX
VCCAUX
J18
VCCAUX
VCCAUX
K1
VCCAUX
VCCAUX
K7
VCCAUX
VCCAUX
M10
VCCAUX
VCCAUX
V10
GND
GND
GND
GND
GND
GND
GND
GND
GND
GND
GND
GND
GND
GND
GND
GND
GND
GND
GND
GND
GND
GND
GND
GND
GND
CONFIG
CONFIG
JTAG
JTAG
JTAG
JTAG
VCCAU
X
VCCAU
X
VCCAU
X
VCCAU
X
VCCAU
X
VCCAU
X
VCCAU
X
VCCAU
X
japan.xilinx.com
ピ ン名
109
R
ピ ン配置の説明
表 77 : Spartan-3A FG320 のピ ン配置 ( 続き )
バン ク
VCCINT
VCCINT
VCCINT
VCCINT
VCCINT
VCCINT
110
ピ ン名
VCCINT
VCCINT
VCCINT
VCCINT
VCCINT
VCCINT
FG320
ボール
タ イプ
H9
H11
J8
K11
L8
L10
VCCINT
VCCINT
VCCINT
VCCINT
VCCINT
VCCINT
japan.xilinx.com
DS529-4 (v1.7) 2008 年 5 月 28 日
Product 製品仕様
R
ピ ン配置の説明
バン ク ご と のユーザー I/O 数
表 78 お よ び表 79 に、 FG320 パ ッ ケージのユーザー I/O ピ ン が
4 つの I/O バ ン ク に ど の よ う に分配 さ れ て い る か を 示 し ま す。
AWAKE ピ ンは多目的 I/O と し ます。
表 78 : FG320 パ ッ ケージにおける XC3S200A デバイ スのバン ク ご と のユーザー I/O 数
パ ッ ケージ
エッジ
使用可能な I/O ピ ン数 ( タ イ プ別 )
I/O バン ク
最大 I/O 数
上辺
0
60
I/O
35
INPUT
11
DUAL
1
VREF
5
CLK
8
右辺
1
64
9
10
30
7
8
下辺
2
60
19
6
21
6
8
左辺
3
64
38
13
0
5
8
248
101
40
52
23
32
計
表 79 : FG320 パ ッ ケージにおける XC3S400A デバイ スのバン ク ご と のユーザー I/O 数
パ ッ ケージ
エッジ
使用可能な I/O ピ ン数 ( タ イ プ別 )
I/O バン ク
最大 I/O 数
上辺
0
61
I/O
35
INPUT
12
DUAL
1
VREF
5
CLK
8
右辺
1
64
9
10
30
7
8
下辺
2
62
19
7
21
7
8
左辺
3
64
38
13
0
5
8
251
101
42
52
24
32
計
表 80 : FG320 フ ッ ト プ リ ン ト の互換性
フ ッ ト プ リ ン ト の互換性
表 80 に、 XC3S200A お よ び XC3S400A デバ イ ス間での フ ッ ト
プ リ ン ト お よ び機能の相違を示 し ます。 相違のあ る ピ ンは 3 本あ
り 、FG320 パ ッ ケージのデバ イ ス間で移行す る 際に注意が必要で
す。 表 80 に 記 載 さ れ て い な い ピ ン は、 FG320 パ ッ ケ ー ジ の
Spartan-3A デバ イ ス間でその ま ま移行で き ます。
矢印は、 移行で き る 方向を示 し ます。
ピン
バン ク
E13
0
XC3S200A
N.C.
→
XC3S400A
INPUT
N7
2
P14
2
N.C.
→
INPUT
N.C.
→
INPUT/VREF
移行
3
相違のあ る ピ ンの数
記号 :
左側のデバ イ ス か ら 右側のデバ イ ス に移行で き ます。 反
→
対方向への移行は、 右側にあ る デバ イ ス の ピ ンの コ ン
フ ィ ギ ュ レーシ ョ ンに よ っ て可能な場合があ り ます。
DS529-4 (v1.7) 2008 年 5 月 28 日
Product 製品仕様
japan.xilinx.com
111
R
ピ ン配置の説明
FG320 の フ ッ ト プ リ ン ト
Bank 0
I/O
L21P_0
I/O
I/O
L01N_3
L01P_3
I/O
I/O
I/O
L07P_3
L03N_3
L03P_3
I/O
L07N_3
I/O
F
L10N_3
VREF_3
G
GND
H
VCCAUX
L
L19P_3
VREF_3
M
GND
P
R
T
U
V
I/O
I/O
L24P_0
VREF_0
L19N_0
GND
INPUT
I/O
INPUT
INPUT
I/O
I/O
INPUT
L12N_3
L12P_3
L09N_3
L05N_3
L04P_3
INPUT
I/O
I/O
I/O
L15P_3
LHCLK2
L14N_3
LHCLK1
L17P_3
LHCLK4
L18P_3
TRDY2
LHCLK6
I/O
L18N_3
LHCLK7
L08N_3
VREF_3
I/O
I/O
L11N_3
L11P_3
I/O
I/O
L23P_3
L23N_3
I/O
INPUT
INPUT
INPUT
INPUT
L21N_3
L24P_3
L24N_3
L28N_3
L28P_3
VCCO_3
INPUT
INPUT
L20N_3
L20P_3
I/O
I/O
I/O
I/O
L26P_3
L26N_3
L29P_3
L29N_3
I/O
I/O
I/O
I/O
L25P_3
L25N_3
L30N_3
I/O
I/O
L27P_3
L27N_3
INPUT
L32N_3
VREF_3
GND
I/O
I/O
L01P_2
M1
L03P_2
RDWR_B
I/O
I/O
L01N_2
M0
L03N_2
VS2
GND
INPUT
I/O
L22N_3
L30P_3
VCCAUX
L16N_3
I/O
I/O
L11N_0
GCLK5
GND
I/O
I/O
I/O
L15P_0
L16P_0
L10N_0
I/O
L09N_0
◆
I/O
I/O
L06P_0
INPUT
INPUT
GND
L29P_1
A20
I/O
I/O
TDO
L29N_1
A21
L26N_1
A17
INPUT
INPUT
INPUT
INPUT
VCCAUX
INPUT
GND
VCCINT
GND
VCCINT
L28P_1
VREF_1
VCCINT
GND
VCCAUX
GND
VCCINT
L20P_1
VREF_1
I/O
I/O
INPUT
GND
L11N_1
A7
L11P_1
A6
L08N_1
VREF_1
I/O
L08N_0
GND
VCCINT
INPUT
INPUT
VCCAUX
I/O
L07P_2
INPUT
INPUT
VREF_2
INPUT
VREF_2
INPUT
I/O
I/O
I/O
I/O
L09N_2
L15N_2
L16P_2
GND
L13N_2
GCLK1
I/O
I/O
I/O
L31N_3
I/O
I/O
I/O
I/O
I/O
GND
L02P_2
M2
L02N_2
CSO_B
L05P_2
VS1
L05N_2
VS0
L10N_2
D4
VCCO_2
I/O
L06N_2
INPUT
INPUT
GND
INPUT
L15P_2
L31P_3
INPUT
I/O
INPUT
I/O
I/O
L08P_0
VCCINT
VCCO_2
I/O
I/O
L09P_2
I/O
L30N_1
A23
I/O
INPUT
VCCO_2
I/O
L16N_2
MOSI
CSI_B
I/O
I/O
I/O
I/O
I/O
L10P_2
D5
L11P_2
GCLK12
L12P_2
GCLK14
L13P_2
GCLK0
L14N_2
GCLK3
I/O
I/O
GND
L11N_2
GCLK13
L12N_2
GCLK15
VCCAUX
L14P_2
GCLK2
INPUT
I/O
L19P_2
◆
INPUT
I/O
I/O
L32P_1
VREF_1
L27N_1
A19
L26P_1
A16
INPUT
INPUT
L28N_1
L24N_1
INPUT
L24P_1
INPUT
INPUT
INPUT
L16P_1
L16N_1
INPUT
I/O
L08P_1
L06N_1
GND
L04N_1
VREF_1
INPUT
I/O
L20N_2
D3
I/O
I/O
L18P_2
AWAKE
L20P_2
INIT_B
I/O
GND
I/O
I/O
L25N_1
L25P_1
VCCO_1
L22N_1
A13
I/O
I/O
L21N_1
I/O
L21P_1
L22P_1
A12
GND
I/O
I/O
I/O
I/O
L19P_1
A10
L18N_1
RHCLK7
GND
L17P_1
RHCLK4
L18P_1
IRDY1
RHCLK6
I/O
L15N_1
TRDY1
RHCLK3
VCCAUX
I/O
I/O
I/O
I/O
L17N_1
RHCLK5
L13N_1
A9
L14N_1
RHCLK1
L15P_1
RHCLK2
VCCO_1
INPUT
VREF_2
◆
INPUT
L12N_1
I/O
I/O
L13P_1
A8
L14P_1
RHCLK0
INPUT
I/O
I/O
L12P_1
VREF_1
L09P_1
A2
L09N_1
A3
I/O
I/O
L06P_1
L05N_1
I/O
I/O
L10N_1
A5
VCCO_1
L07N_1
VREF_1
I/O
I/O
L04P_1
L05P_1
I/O
I/O
GND
L01P_1
HDC
L03N_1
A1
I/O
L23P_2
GND
L10P_1
A4
INPUT
I/O
L07P_1
I/O
I/O
L01N_1
LDC2
L03P_1
A0
I/O
I/O
L21N_2
L23N_2
I/O
I/O
I/O
I/O
VCCO_2
L22N_2
D1
L24N_2
CCLK
L02P_1
LDC1
L02N_1
LDC0
DONE
GND
I/O
L18N_2
DOUT
I/O
L30P_1
A22
L23N_1
A15
INPUT
VREF_2
I/O
I/O
L19N_1
A11
I/O
L23P_1
A14
I/O
L17P_2
I/O
L27P_1
A18
I/O
L20N_1
L19N_2
GND
VCCO_1
I/O
L31P_1
A24
I/O
L32N_1
INPUT
GND
I/O
L01P_0
I/O
TCK
L31N_1
A25
I/O
L05N_0
18
I/O
L01N_0
VCCO_0
17
L02P_0
VREF_0
I/O
VREF_0
I/O
L04P_0
L04N_0
I/O
L19P_0
I/O
VCCO_0
I/O
VREF_2
L08N_2
D6
I/O
L02N_0
L05P_0
I/O
I/O
I/O
L03P_0
I/O
L07N_2
L06P_2
I/O
L03N_0
L16N_0
VCCO_0
16
L07P_0
INPUT
I/O
15
I/O
VREF_2
L04N_2
14
L10P_0
INPUT
L08P_2
D7
L06N_0
VREF_0
L07N_0
VREF_2
L04P_2
GND
I/O
L32P_3
INPUT
13
I/O
L09P_0
INPUT
I/O
12
INPUT
INPUT
L19N_3
VCCO_3
L04N_3
VREF_3
L16P_3
L17N_3
LHCLK5
I/O
L14N_0
GCLK11
11
INPUT
L08P_3
I/O
I/O
INPUT
INPUT
L21P_3
L22P_3
I/O
INPUT
I/O
GND
GND
L24N_0
PUDC_B
L05P_3
VCCO_3
I/O
L11P_0
GCLK4
I/O
I/O
I/O
I/O
L12N_0
GCLK7
L15N_0
I/O
L12P_0
GCLK6
I/O
I/O
L20N_0
VCCAUX
L14P_0
GCLK10
L20P_0
I/O
L13P_0
GCLK8
I/O
I/O
L22N_0
10
I/O
L13N_0
GCLK9
L22P_0
L06P_3
I/O
I/O
I/O
I/O
L14P_3
LHCLK0
GND
L17N_0
L09P_3
I/O
K
TDI
I/O
L17P_0
I/O
L13P_3
L15N_3
IRDY2
LHCLK3
I/O
L06N_3
GND
I/O
L10P_3
I/O
I/O
Bank 3
VCCO_3
L13N_3
J
N
TMS
9
I/O
L18P_0
VCCO_0
8
I/O
I/O
I/O
L17N_2
L21P_2
L22P_2
D2
Bank 2
Bank 1
I/O
L23P_0
7
D
I/O
L02P_3
_B
I/O
L02N_3
6
EN
E
L18N_0
VREF_0
5
SP
D
I/O
L21N_0
I/O
G
C
I/O
L23N_0
4
O
B
GND
3
PR
A
2
SU
1
I/O
L24P_2
D0
DIN/MISO
DS529-4_05_051508
図 23 : FG320 パ ッ ケージの フ ッ ト プ リ ン ト ( 上面図 )
I/O : 制限のない汎用ユーザー I/O
101
ピン
40 42
INPUT : 制限のない汎用入力ピ ン
3
CONFIG : コ ン フ ィ ギ ュ レーシ ョ
ン専用ピ ン、 SUSPEND ピ ン
4
3
N.C. : 未接続ピ ン (XC3S200A の
み (◆))
32
112
52
32
DUAL : コ ン フ ィ ギ ュ レーシ ョ ン
ピ ン、 AWAKE ピ ン
コ ン フ ィ ギ ュ レーシ ョ ン後はユー
ザー I/O と し て使用可能
CLK : ユーザー I/O、 入力、 ま た
はグ ロ ーバル バ ッ フ ァ 入力
VREF : ユーザー I/O ま たはバン
23 24
16
ク におけ る 参照電圧入力
VCCO : 0バン ク の出力電源
JTAG : JTAG ポー ト 専用ピ ン
6
VCCINT : 内部 コ ア電源 (+1.2V)
GND : グ ラ ン ド
8
VCCAUX : 補助電源電圧
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DS529-4 (v1.7) 2008 年 5 月 28 日
Product 製品仕様
R
ピ ン配置の説明
FG400: 400 ボール Fine-Pitch BGA パ ッ ケージ
400 ボール Fine-Pitch BGA パ ッ ケ ー ジ FG400 は、 XC3S400A
お よ び XC3S700A の 2 つの Spartan-3A デバ イ ス 用に提供 さ れ
て い ま す。 表 81 お よ び図 24 に示す よ う に、 両デバ イ ス の こ の
表 81 : Spartan-3A FG400 のピ ン配置 ( 続き )
バン
ク
ピ ン名
FG400
ボール
タ イプ
パ ッ ケージの フ ッ ト プ リ ン ト は共通です。
0
IO_L15N_0/GCLK5
E11
GCLK
表 81 にすべての FG400 のパ ッ ケージ ピ ン を バン ク 番号お よ び
ピ ン名で分類 し て示 し ます。 差動 I/O ペア と な る ピ ンは並べて示
し ます。 ま た、 各ピ ンのピ ン番号お よ び前述 し た ピ ン タ イ プ も 示
し ます。
0
IO_L15P_0/GCLK4
D11
GCLK
0
IO_L16N_0/GCLK7
C10
GCLK
0
IO_L16P_0/GCLK6
A10
GCLK
0
IO_L17N_0/GCLK9
E10
GCLK
こ のパ ッ ケージの ピ ン配置図お よ びフ ッ ト プ リ ン ト 図は、 次のザ
イ リ ン ク ス ウ ェ ブ サ イ ト か ら ダ ウ ン ロ ー ド で き ます。
0
IO_L17P_0/GCLK8
D10
GCLK
0
IO_L18N_0/GCLK11
A8
GCLK
japan.xilinx.com/support/documentation/data_sheets/
s3a_pin.zip
0
IO_L18P_0/GCLK10
A9
GCLK
0
IO_L19N_0
C9
I/O
ピ ン配置表
0
IO_L19P_0
B9
I/O
0
IO_L20N_0
C8
I/O
表 81 : Spartan-3A FG400 のピ ン配置
バン
ク
0
ピ ン名
IO_L01N_0
0
IO_L20P_0
B8
I/O
ボール
タ イプ
0
IO_L21N_0
D8
I/O
A18
I/O
0
IO_L21P_0
C7
I/O
IO_L22N_0/VREF_0
F9
VREF
FG400
0
IO_L01P_0
B18
I/O
0
0
IO_L02N_0
C17
I/O
0
IO_L22P_0
E9
I/O
0
IO_L02P_0/VREF_0
D17
VREF
0
IO_L23N_0
F8
I/O
0
IO_L03N_0
E15
I/O
0
IO_L23P_0
E8
I/O
IO_L24N_0
A7
I/O
0
IO_L03P_0
D16
I/O
0
0
IO_L04N_0
A17
I/O
0
IO_L24P_0
B7
I/O
0
IO_L04P_0/VREF_0
B17
VREF
0
IO_L25N_0
C6
I/O
0
IO_L05N_0
A16
I/O
0
IO_L25P_0
A6
I/O
IO_L26N_0
B5
I/O
0
IO_L05P_0
C16
I/O
0
0
IO_L06N_0
C15
I/O
0
IO_L26P_0
A5
I/O
0
IO_L06P_0
D15
I/O
0
IO_L27N_0
F7
I/O
0
IO_L07N_0
A14
I/O
0
IO_L27P_0
E7
I/O
IO_L28N_0
D6
I/O
0
IO_L07P_0
C14
I/O
0
0
IO_L08N_0
A15
I/O
0
IO_L28P_0
C5
I/O
0
IO_L08P_0
B15
I/O
0
IO_L29N_0
C4
I/O
0
IO_L09N_0
F13
I/O
0
IO_L29P_0
A4
I/O
IO_L30N_0
B3
I/O
0
IO_L09P_0
E13
I/O
0
0
IO_L10N_0/VREF_0
C13
VREF
0
IO_L30P_0
A3
I/O
0
IO_L10P_0
D14
I/O
0
IO_L31N_0
F6
I/O
0
IO_L11N_0
C12
I/O
0
IO_L31P_0
E6
I/O
IO_L32N_0/PUDC_B
B2
DUAL
0
IO_L11P_0
B13
I/O
0
0
IO_L12N_0
F12
I/O
0
IO_L32P_0/VREF_0
A2
VREF
0
IO_L12P_0
D12
I/O
0
IP_0
E14
INPUT
0
IO_L13N_0
A12
I/O
0
IP_0
F11
INPUT
IP_0
F14
INPUT
0
IO_L13P_0
B12
I/O
0
0
IO_L14N_0
C11
I/O
0
IP_0
G8
INPUT
0
IO_L14P_0
B11
I/O
0
IP_0
G9
INPUT
DS529-4 (v1.7) 2008 年 5 月 28 日
Product 製品仕様
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113
R
ピ ン配置の説明
表 81 : Spartan-3A FG400 のピ ン配置 ( 続き )
バン
ク
ピ ン名
FG400
表 81 : Spartan-3A FG400 のピ ン配置 ( 続き )
ボール
タ イプ
バン
ク
ピ ン名
1
0
IP_0
G10
INPUT
0
IP_0
G12
INPUT
0
IP_0
G13
INPUT
0
IP_0
H9
INPUT
0
IP_0
H10
INPUT
0
IP_0
H11
INPUT
0
IP_0
H12
INPUT
0
IP_0/VREF_0
G11
VREF
0
VCCO_0
B4
VCCO
0
VCCO_0
B10
VCCO
0
VCCO_0
B16
VCCO
0
VCCO_0
D7
VCCO
0
VCCO_0
D13
VCCO
0
VCCO_0
F10
VCCO
1
IO_L01N_1/LDC2
V20
DUAL
1
IO_L01P_1/HDC
W20
DUAL
1
IO_L02N_1/LDC0
U18
DUAL
1
IO_L02P_1/LDC1
V19
DUAL
1
IO_L03N_1/A1
R16
DUAL
1
IO_L03P_1/A0
T17
DUAL
1
IO_L05N_1
T20
I/O
1
IO_L05P_1
T18
I/O
1
IO_L06N_1
U20
I/O
1
IO_L06P_1
U19
I/O
1
IO_L07N_1
P17
I/O
1
IO_L07P_1
P16
I/O
1
IO_L08N_1
R17
I/O
1
IO_L08P_1
R18
I/O
1
IO_L09N_1
R20
I/O
1
IO_L09P_1
R19
I/O
1
IO_L10N_1/VREF_1
P20
VREF
1
IO_L10P_1
P18
I/O
1
IO_L12N_1/A3
N17
DUAL
1
IO_L12P_1/A2
N15
DUAL
1
IO_L13N_1/A5
N19
DUAL
1
IO_L13P_1/A4
N18
DUAL
1
IO_L14N_1/A7
M18
DUAL
1
IO_L14P_1/A6
M17
DUAL
1
IO_L16N_1/A9
L16
DUAL
1
IO_L16P_1/A8
L15
DUAL
1
IO_L17N_1/RHCLK1
M20
RHCLK
1
IO_L17P_1/RHCLK0
M19
RHCLK
114
FG400
ボール
タ イプ
IO_L18N_1/TRDY1/RHCLK
3
L18
RHCLK
1
IO_L18P_1/RHCLK2
L19
RHCLK
1
IO_L20N_1/RHCLK5
L17
RHCLK
1
IO_L20P_1/RHCLK4
K18
RHCLK
1
IO_L21N_1/RHCLK7
J20
RHCLK
1
IO_L21P_1/IRDY1/RHCLK6
K20
RHCLK
1
IO_L22N_1/A11
J18
DUAL
1
IO_L22P_1/A10
J19
DUAL
1
IO_L24N_1
K16
I/O
1
IO_L24P_1
J17
I/O
1
IO_L25N_1/A13
H18
DUAL
1
IO_L25P_1/A12
H19
DUAL
1
IO_L26N_1/A15
G20
DUAL
1
IO_L26P_1/A14
H20
DUAL
1
IO_L28N_1
H17
I/O
1
IO_L28P_1
G18
I/O
1
IO_L29N_1/A17
F19
DUAL
1
IO_L29P_1/A16
F20
DUAL
1
IO_L30N_1/A19
F18
DUAL
1
IO_L30P_1/A18
G17
DUAL
1
IO_L32N_1
E19
I/O
1
IO_L32P_1
E20
I/O
1
IO_L33N_1
F17
I/O
1
IO_L33P_1
E18
I/O
1
IO_L34N_1
D18
I/O
1
IO_L34P_1
D20
I/O
1
IO_L36N_1/A21
F16
DUAL
1
IO_L36P_1/A20
G16
DUAL
1
IO_L37N_1/A23
C19
DUAL
1
IO_L37P_1/A22
C20
DUAL
1
IO_L38N_1/A25
B19
DUAL
1
IO_L38P_1/A24
B20
DUAL
1
IP_1/VREF_1
N14
VREF
1
IP_L04N_1/VREF_1
P15
VREF
1
IP_L04P_1
P14
INPUT
1
IP_L11N_1/VREF_1
M15
VREF
1
IP_L11P_1
M16
INPUT
1
IP_L15N_1
M13
INPUT
1
IP_L15P_1/VREF_1
M14
VREF
1
IP_L19N_1
L13
INPUT
1
IP_L19P_1
L14
INPUT
1
IP_L23N_1
K14
INPUT
japan.xilinx.com
DS529-4 (v1.7) 2008 年 5 月 28 日
Product 製品仕様
R
ピ ン配置の説明
表 81 : Spartan-3A FG400 のピ ン配置 ( 続き )
バン
ク
ピ ン名
FG400
表 81 : Spartan-3A FG400 のピ ン配置 ( 続き )
ボール
タ イプ
バン
ク
ピ ン名
FG400
ボール
タ イプ
1
IP_L23P_1/VREF_1
K15
VREF
2
IO_L14P_2/D5
U10
DUAL
1
IP_L27N_1
J15
INPUT
2
IO_L15N_2/GCLK13
Y9
GCLK
1
IP_L27P_1
J16
INPUT
2
IO_L15P_2/GCLK12
W9
GCLK
1
IP_L31N_1
J13
INPUT
2
IO_L16N_2/GCLK15
W10
GCLK
1
IP_L31P_1/VREF_1
J14
VREF
2
IO_L16P_2/GCLK14
V10
GCLK
1
IP_L35N_1
H14
INPUT
2
IO_L17N_2/GCLK1
V11
GCLK
1
IP_L35P_1
H15
INPUT
2
IO_L17P_2/GCLK0
Y11
GCLK
1
IP_L39N_1
G14
INPUT
2
IO_L18N_2/GCLK3
V12
GCLK
1
IP_L39P_1/VREF_1
G15
VREF
2
IO_L18P_2/GCLK2
U11
GCLK
1
SUSPEND
R15
PWR
MGMT
2
IO_L19N_2
R12
I/O
2
IO_L19P_2
T12
I/O
1
VCCO_1
D19
VCCO
2
IO_L20N_2/MOSI/CSI_B
W12
DUAL
1
VCCO_1
H16
VCCO
2
IO_L20P_2
Y12
I/O
1
VCCO_1
K19
VCCO
2
IO_L21N_2
W13
I/O
1
VCCO_1
N16
VCCO
2
IO_L21P_2
Y13
I/O
1
VCCO_1
T19
VCCO
2
IO_L22N_2/DOUT
V13
DUAL
2
IO_L01N_2/M0
V4
DUAL
U13
2
IO_L01P_2/M1
U4
DUAL
2
IO_L22P_2/AWAKE
PWR
MGMT
2
IO_L02N_2/CSO_B
Y2
DUAL
2
IO_L23N_2
R13
I/O
2
IO_L02P_2/M2
W3
DUAL
2
IO_L23P_2
T13
I/O
2
IO_L03N_2
W4
I/O
2
IO_L24N_2/D3
W14
DUAL
2
IO_L03P_2
Y3
I/O
2
IO_L24P_2/INIT_B
Y14
DUAL
2
IO_L04N_2
R7
I/O
2
IO_L25N_2
T14
I/O
2
IO_L04P_2
T6
I/O
2
IO_L25P_2
V14
I/O
2
IO_L05N_2
U5
I/O
2
IO_L26N_2/D1
V15
DUAL
2
IO_L05P_2
V5
I/O
2
IO_L26P_2/D2
Y15
DUAL
2
IO_L06N_2
U6
I/O
2
IO_L27N_2
T15
I/O
2
IO_L06P_2
T7
I/O
2
IO_L27P_2
U15
I/O
2
IO_L07N_2/VS2
U7
DUAL
2
IO_L28N_2
W16
I/O
2
IO_L07P_2/RDWR_B
T8
DUAL
2
IO_L28P_2
Y16
I/O
2
IO_L08N_2
Y5
I/O
2
IO_L29N_2
U16
I/O
2
IO_L08P_2
Y4
I/O
2
IO_L29P_2
V16
I/O
2
IO_L09N_2/VS0
W6
DUAL
2
IO_L30N_2
Y18
I/O
2
IO_L09P_2/VS1
V6
DUAL
2
IO_L30P_2
Y17
I/O
2
IO_L10N_2
Y7
I/O
2
IO_L31N_2
U17
I/O
2
IO_L10P_2
Y6
I/O
2
IO_L31P_2
V17
I/O
2
IO_L11N_2
U9
I/O
2
IO_L32N_2/CCLK
Y19
DUAL
2
IO_L11P_2
T9
I/O
2
IO_L32P_2/D0/DIN/MISO
W18
DUAL
2
IO_L12N_2/D6
W8
DUAL
2
IP_2
P9
INPUT
2
IO_L12P_2/D7
V7
DUAL
2
IP_2
P12
INPUT
2
IO_L13N_2
V9
I/O
2
IP_2
P13
INPUT
2
IO_L13P_2
V8
I/O
2
IP_2
R8
INPUT
2
IO_L14N_2/D4
T10
DUAL
2
IP_2
R10
INPUT
DS529-4 (v1.7) 2008 年 5 月 28 日
Product 製品仕様
japan.xilinx.com
115
R
ピ ン配置の説明
表 81 : Spartan-3A FG400 のピ ン配置 ( 続き )
バン
ク
ピ ン名
FG400
表 81 : Spartan-3A FG400 のピ ン配置 ( 続き )
ボール
タ イプ
バン
ク
FG400
ピ ン名
ボール
タ イプ
2
IP_2
T11
INPUT
3
IO_L18P_3/LHCLK2
K3
LHCLK
2
IP_2/VREF_2
N9
VREF
3
IO_L20N_3/LHCLK5
L5
LHCLK
2
IP_2/VREF_2
N12
VREF
3
IO_L20P_3/LHCLK4
K4
LHCLK
2
IP_2/VREF_2
P8
VREF
3
IO_L21N_3/LHCLK7
M1
LHCLK
2
IP_2/VREF_2
P10
VREF
3
IO_L21P_3/TRDY2/LHCLK6
L1
LHCLK
2
IP_2/VREF_2
P11
VREF
3
IO_L22N_3
M3
I/O
2
IP_2/VREF_2
R14
VREF
3
IO_L22P_3/VREF_3
M2
VREF
2
VCCO_2
R11
VCCO
3
IO_L24N_3
M5
I/O
2
VCCO_2
U8
VCCO
3
IO_L24P_3
M4
I/O
2
VCCO_2
U14
VCCO
3
IO_L25N_3
N2
I/O
2
VCCO_2
W5
VCCO
3
IO_L25P_3
N1
I/O
2
VCCO_2
W11
VCCO
3
IO_L26N_3
N4
I/O
2
VCCO_2
W17
VCCO
3
IO_L26P_3
N3
I/O
3
IO_L01N_3
D3
I/O
3
IO_L28N_3
R1
I/O
3
IO_L01P_3
D4
I/O
3
IO_L28P_3
P1
I/O
3
IO_L02N_3
C2
I/O
3
IO_L29N_3
P4
I/O
3
IO_L02P_3
B1
I/O
3
IO_L29P_3
P3
I/O
3
IO_L03N_3
D2
I/O
3
IO_L30N_3
R3
I/O
3
IO_L03P_3
C1
I/O
3
IO_L30P_3
R2
I/O
3
IO_L05N_3
E1
I/O
3
IO_L32N_3
T2
I/O
3
IO_L05P_3
D1
I/O
3
IO_L32P_3/VREF_3
T1
VREF
3
IO_L06N_3
G5
I/O
3
IO_L33N_3
R4
I/O
3
IO_L06P_3
F4
I/O
3
IO_L33P_3
T3
I/O
3
IO_L07N_3
J5
I/O
3
IO_L34N_3
U3
I/O
3
IO_L07P_3
J6
I/O
3
IO_L34P_3
U1
I/O
3
IO_L08N_3
H4
I/O
3
IO_L36N_3
T4
I/O
3
IO_L08P_3
H6
I/O
3
IO_L36P_3
R5
I/O
3
IO_L09N_3
G4
I/O
3
IO_L37N_3
V2
I/O
3
IO_L09P_3
F3
I/O
3
IO_L37P_3
V1
I/O
3
IO_L10N_3
F2
I/O
3
IO_L38N_3
W2
I/O
3
IO_L10P_3
E3
I/O
3
IO_L38P_3
W1
I/O
3
IO_L12N_3
H2
I/O
3
IP_3
H7
INPUT
3
IO_L12P_3
G3
I/O
3
IP_L04N_3/VREF_3
G6
VREF
3
IO_L13N_3/VREF_3
G1
VREF
3
IP_L04P_3
G7
INPUT
3
IO_L13P_3
F1
I/O
3
IP_L11N_3/VREF_3
J7
VREF
3
IO_L14N_3
H3
I/O
3
IP_L11P_3
J8
INPUT
3
IO_L14P_3
J4
I/O
3
IP_L15N_3
K7
INPUT
3
IO_L16N_3
J2
I/O
3
IP_L15P_3
K8
INPUT
3
IO_L16P_3
J3
I/O
3
IP_L19N_3
K5
INPUT
3
IO_L17N_3/LHCLK1
K2
LHCLK
3
IP_L19P_3
K6
INPUT
3
IO_L17P_3/LHCLK0
J1
LHCLK
3
IP_L23N_3
L6
INPUT
3
IO_L18N_3/IRDY2/LHCLK3
L3
LHCLK
3
IP_L23P_3
L7
INPUT
116
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Product 製品仕様
R
ピ ン配置の説明
表 81 : Spartan-3A FG400 のピ ン配置 ( 続き )
バン
ク
ピ ン名
FG400
表 81 : Spartan-3A FG400 のピ ン配置 ( 続き )
ボール
タ イプ
バン
ク
ピ ン名
FG400
ボール
タ イプ
3
IP_L27N_3
M7
INPUT
GND GND
N13
GND
3
IP_L27P_3
M8
INPUT
GND GND
P2
GND
3
IP_L31N_3
N7
INPUT
GND GND
P19
GND
3
IP_L31P_3
M6
INPUT
GND GND
R6
GND
3
IP_L35N_3
N6
INPUT
GND GND
R9
GND
3
IP_L35P_3
P5
INPUT
GND GND
T16
GND
3
IP_L39N_3/VREF_3
P7
VREF
GND GND
U12
GND
3
IP_L39P_3
P6
INPUT
GND GND
V3
GND
3
VCCO_3
E2
VCCO
GND GND
V18
GND
3
VCCO_3
H5
VCCO
GND GND
W7
GND
3
VCCO_3
L2
VCCO
GND GND
W15
GND
3
VCCO_3
N5
VCCO
GND GND
Y1
GND
3
VCCO_3
U2
VCCO
GND GND
Y10
GND
GND GND
A1
GND
GND GND
Y20
GND
GND GND
A11
GND
W19
CONFIG
GND GND
A20
GND
VCC DONE
AUX
GND GND
B6
GND
VCC PROG_B
AUX
D5
CONFIG
GND GND
B14
GND
JTAG
C3
GND
VCC TCK
AUX
A19
GND GND
GND GND
C18
GND
VCC TDI
AUX
F5
JTAG
GND GND
D9
GND
JTAG
E5
GND
VCC TDO
AUX
E17
GND GND
GND GND
E12
GND
E4
JTAG
GND GND
F15
GND
VCC TMS
AUX
GND GND
G2
GND
VCC VCCAUX
AUX
A13
VCCAUX
GND GND
G19
GND
VCCAUX
H8
GND
VCC VCCAUX
AUX
E16
GND GND
GND GND
H13
GND
VCC VCCAUX
AUX
H1
VCCAUX
GND GND
J9
GND
VCCAUX
J11
GND
VCC VCCAUX
AUX
K13
GND GND
GND GND
K1
GND
L8
VCCAUX
GND GND
K10
GND
VCC VCCAUX
AUX
GND GND
K12
GND
VCC VCCAUX
AUX
N20
VCCAUX
GND GND
K17
GND
VCCAUX
L4
GND
VCC VCCAUX
AUX
T5
GND GND
GND GND
L9
GND
VCC VCCAUX
AUX
Y8
VCCAUX
GND GND
L11
GND
VCCINT
L20
GND
VCCI VCCINT
NT
J10
GND GND
GND GND
M10
GND
J12
VCCINT
GND GND
M12
GND
VCCI VCCINT
NT
GND GND
N8
GND
VCCI VCCINT
NT
K9
VCCINT
GND GND
N11
GND
VCCI VCCINT
NT
K11
VCCINT
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117
R
ピ ン配置の説明
表 81 : Spartan-3A FG400 のピ ン配置 ( 続き )
バン
ク
FG400
ボール
タ イプ
VCC VCCINT
INT
L10
VCCINT
VCC VCCINT
INT
L12
VCCINT
VCC VCCINT
INT
M9
VCCINT
VCC VCCINT
INT
M11
VCCINT
VCC VCCINT
INT
N10
VCCINT
118
ピ ン名
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R
ピ ン配置の説明
バン ク ご と のユーザー I/O 数
表 82 に、 FG400 パ ッ ケージの 311 本のユーザー I/O ピ ンが 4 つ
の I/O バ ン ク に ど の よ う に 分配 さ れ て い る か を 示 し ま す。
AWAKE ピ ンは多目的 I/O と し ます。
表 82 : FG400 パ ッ ケージにおける XC3S400A および XC3S700A デバイ スのバン ク ご と のユーザー I/O 数
パ ッ ケージ
エッジ
使用可能な I/O ピ ン数 ( タ イ プ別 )
I/O バン ク
最大 I/O 数
上辺
0
77
I/O
50
INPUT
12
DUAL
1
VREF
6
CLK
8
右辺
1
79
21
12
30
8
8
下辺
2
76
35
6
21
6
8
左辺
3
79
49
16
0
6
8
311
155
46
52
26
32
計
フ ッ ト プ リ ン ト の互換性
XC3S400A お よ び XC3S700A デ バ イ ス に お け る FG400 パ ッ
ケージの フ ッ ト プ リ ン ト は同一であ る ため、 両デバ イ ス間でデザ
イ ン を その ま ま移行で き ます。
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119
R
ピ ン配置の説明
Bank 0
I/O
A
パ ッ ケージの左側 ( 上面図 )
B
155
46
I/O : 制限のない汎用ユーザー
I/O ピ ン
C
INPUT : 制限のない汎用入力
D
DUAL : コ ン フ ィ ギ ュ レーシ ョ
ン ピ ン、 AWAK ピ ン
F
コ ン フ ィ ギ ュ レーシ ョ ン後は
ユーザー I/O と し て使用可能
I/O
L02N_3
I/O
I/O
I/O
I/O
L26P_0
L25P_0
L24N_0
I/O
L30N_0
GND
VCCO_0
I/O
I/O
L19N_0
ピン
Bank 3
CONFIG : コ ン フ ィ ギ ュ レー
シ ョ ン専用ピ ン、 SUSPEND
I/O
I/O
L06P_3
K
GND
L
L21P_3
TRDY2
LHCLK6
I/O
I/O
M
L21N_3
LHCLK7
L22P_3
VREF_3
TDI
I/O
I/O
I/O
L09N_3
L06N_3
I/O
I/O
I/O
L14N_3
L08N_3
I/O
L28N_0
GND
L12P_3
L12N_3
I/O
L21N_0
I/O
I/O
I/O
I/O
L27P_0
L23P_0
L22P_0
I/O
L23N_0
L22N_0
VREF_0
VCCO_0
INPUT
INPUT
INPUT
GND
INPUT
INPUT
GND
VCCINT
VCCINT
GND
GND
VCCINT
VCCINT
GND
L04N_3
VREF_3
I/O
L08P_3
INPUT
L04P_3
INPUT
INPUT
I/O
I/O
I/O
L07N_3
L07P_3
L11N_3
VREF_3
INPUT
INPUT
INPUT
INPUT
L19N_3
L19P_3
L15N_3
L15P_3
INPUT
INPUT VCCAUX
I/O
L20P_3
LHCLK4
I/O
VCCO_3
L18N_3
IRDY2
LHCLK3
I/O
GND
L20N_3
LHCLK5
I/O
I/O
L14P_3
I/O
I/O
L17N_0
GCLK9
L27N_0
I/O
L18P_3
LHCLK2
L17P_0
GCLK8
I/O
L16P_3
I/O
I/O
L16N_0
GCLK7
L31N_0
I/O
L17N_3
LHCLK1
VCCO_0
I/O
GND
L31P_0
INPUT
VCCO_3
VCCO_0
L16N_3
I/O
JTAG : JTAG ポー ト 専用ピ ン
TMS
L09P_3
I/O
I/O
L19P_0
L20N_0
I/O
L17P_3
LHCLK0
I/O
L20P_0
I/O
L10N_3
J
I/O
L24P_0
L21P_0
I/O
VCCAUX
L16P_0
GCLK6
I/O
L13P_3
H
L18P_0
GCLK10
L25N_0
I/O
GND
L18N_0
GCLK11
I/O
L01P_3
L13N_3
VREF_3
10
I/O
L28P_0
I/O
I/O
GND
9
I/O
I/O
L01N_3
L10P_3
I/O
L26N_0
8
I/O
L29N_0
I/O
VCCO_3
7
L29P_0
L03N_3
I/O
6
I/O
I/O
L05N_3
5
L30P_0
L05P_3
ン ク におけ る 参照電圧入力
CLK : ユーザー I/O、 入力、 ま
4
I/O
L03P_3
I/O
32 たは ク ロ ッ ク バ ッ フ ァ 入力
3
I/O
L32N_0
PUDC_B
G
VREF : ユーザー I/O ま たはバ
26
I/O
L02P_3
L32P_0
VREF_0
4
ピン
E
52
GND
3
O
G
_B
FG400 の フ ッ ト プ リ ン ト
2
PR
1
L23N_3
INPUT
L11P_3
L23P_3
I/O
I/O
I/O
INPUT
INPUT
INPUT
L22N_3
L24P_3
L24N_3
L31P_3
L27N_3
L27P_3
INPUT
INPUT
L35N_3
L31N_3
GND : グ ラ ン ド
43
22
9
N
VCCO : バン ク の出力電源
P
VCCINT : 内部 コ ア電源
(+1.2V)
R
I/O
I/O
I/O
I/O
L25P_3
L25N_3
L26P_3
L26N_3
I/O
L28P_3
8
I/O
I/O
INPUT
INPUT
L29P_3
L29N_3
L35P_3
L39P_3
I/O
I/O
I/O
I/O
I/O
L28N_3
L30P_3
L30N_3
L33N_3
L36P_3
I/O
T
GND
L32P_3
VREF_3
I/O
I/O
I/O
L32N_3
L33P_3
L36N_3
VCCAUX : 補助電源電圧
U
V
W
I/O
L34P_3
VCCO_3
I/O
I/O
L37P_3
L37N_3
I/O
I/O
L38P_3
L38N_3
GND
L02N_2
CSO_B
I/O
Y
VCCO_3
I/O
L34N_3
I/O
L01P_2
M1
I/O
GND
I/O
L02P_2
M2
L01N_2
M0
I/O
L03N_2
GND
VCCAUX
I/O
L04N_2
I/O
I/O
L06P_2
I/O
L06N_2
L07N_2
VS2
I/O
I/O
L09P_2
VS1
L12P_2
D7
I/O
VCCO_2
INPUT
VREF_2
INPUT
I/O
L07P_2
RDWR_B
I/O
I/O
I/O
L39N_3
VREF_3
L04P_2
L05N_2
L05P_2
INPUT
GND
L09N_2
VS0
GND
I/O
I/O
I/O
I/O
I/O
L03P_2
L08P_2
L08N_2
L10P_2
L10N_2
Bank 2
VCCO_2
INPUT
VREF_2
INPUT
GND
I/O
L11P_2
I/O
L11N_2
I/O
I/O
L13P_2
L13N_2
VCCINT
INPUT
VREF_2
INPUT
I/O
L14N_2
D4
I/O
L14P_2
D5
I/O
L16P_2
GCLK14
I/O
I/O
I/O
L12N_2
D6
L15P_2
GCLK12
L16N_2
GCLK15
VCCAUX
L15N_2
GCLK13
I/O
GND
DS529-4_03_101106
図 24 : FG400 パ ッ ケージの フ ッ ト プ リ ン ト ( 上面図 )
120
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DS529-4 (v1.7) 2008 年 5 月 28 日
Product 製品仕様
R
ピ ン配置の説明
Bank 0
GND
12
I/O
L13N_0
13
VCCAUX
I/O
I/O
I/O
L14P_0
L13P_0
L11P_0
I/O
I/O
L14N_0
L11N_0
I/O
L15P_0
GCLK4
I/O
L12P_0
I/O
L15N_0
GCLK5
GND
I/O
L10N_0
VREF_0
VCCO_0
I/O
L09P_0
I/O
I/O
L12N_0
L09N_0
INPUT
INPUT
INPUT
INPUT
GND
GND
VCCINT
VCCINT
GND
GND
VCCINT
VCCINT
GND
INPUT
INPUT
VREF_0
GND
INPUT
INPUT
L31N_1
VCCAUX
15
16
17
18
I/O
I/O
I/O
I/O
I/O
L07N_0
L08N_0
L05N_0
L04N_0
L01N_0
VCCO_0
L04P_0
VREF_0
GND
I/O
I/O
I/O
I/O
L06N_0
L05P_0
L02N_0
I/O
I/O
L06P_0
L03P_0
L02P_0
VREF_0
VCCAUX
TDO
INPUT
INPUT
I/O
L03N_0
I/O
INPUT
GND
INPUT
I/O
I/O
L39P_1
VREF_1
L36P_1
A20
L30P_1
A18
INPUT
INPUT
L35N_1
L35P_1
INPUT
L31P_1
VREF_1
INPUT
L23N_1
INPUT
INPUT
I/O
L27N_1
L27P_1
L24P_1
INPUT
L23P_1
VREF_1
I/O
L19P_1
L20N_1
RHCLK5
INPUT
INPUT
L15P_1
VREF_1
L11N_1
VREF_1
INPUT
VREF_1
INPUT
L04P_1
INPUT
L04N_1
VREF_1
I/O
I/O
I/O
L23P_2
L25N_2
L27N_2
GND
L22P_2
AWAKE
I/O
L22N_2
DOUT
I/O
VCCO_2
I/O
L17P_2
GCLK0
EN
I/O
L19P_2
I/O
L20N_2
MOSI
CSI_B
I/O
L21N_2
I/O
I/O
L20P_2
L21P_2
VCCO_2
I/O
L25P_2
L11P_1
VCCO_1
I/O
L26P_2
D2
Bank 2
DS529-4 (v1.7) 2008 年 5 月 28 日
Product 製品仕様
I/O
I/O
I/O
L30N_1
A19
L29N_1
A17
L29P_1
A16
GND
L26N_1
A15
B
C
D
E
F
I/O
I/O
L28P_1
I/O
I/O
I/O
L25N_1
A13
L25P_1
A12
L26P_1
A14
I/O
I/O
I/O
L22N_1
A11
L22P_1
A10
L21N_1
RHCLK7
G
H
J
I/O
L20P_1
RHCLK4
I/O
L18N_1
TRDY1
RHCLK3
VCCO_1
L21P_1
IRDY1
RHCLK6
K
GND
L
I/O
L18P_1
RHCLK2
I/O
I/O
L17N_1
RHCLK1
M
N
I/O
I/O
I/O
L12N_1
A3
L13P_1
A4
L13N_1
A5
VCCAUX
GND
L10N_1
VREF_1
I/O
I/O
I/O
I/O
I/O
I/O
L08N_1
L08P_1
L09P_1
L09N_1
I/O
L03P_1
A0
I/O
I/O
I/O
A
L17P_1
RHCLK0
L31N_2
L24P_2
INIT_B
I/O
L34P_1
L32P_1
L10P_1
I/O
I/O
L29P_2
L31P_2
I/O
VCCO_1
I/O
I/O
L28N_2
I/O
L37P_1
A22
パ ッ ケージの右側 ( 上面図 )
I/O
I/O
GND
I/O
L37N_1
A23
L32N_1
L07N_1
GND
I/O
L38P_1
A24
I/O
I/O
I/O
I/O
L38N_1
A25
L33P_1
L07P_1
L03N_1
A1
GND
L14N_1
A7
L29N_2
I/O
I/O
L34N_1
TCK
I/O
I/O
L26N_2
D1
GND
20
L14P_1
A6
L27P_2
I/O
L24N_2
D3
INPUT
I/O
L12P_1
A2
SP
INPUT
VREF_2
I/O
L24N_1
I/O
L01P_0
19
I/O
GND
I/O
I/O
L18N_2
GCLK3
I/O
L16N_1
A9
L23N_2
I/O
I/O
L28N_1
I/O
I/O
L17N_2
GCLK1
VCCO_1
L16P_1
A8
L19N_2
I/O
L18P_2
GCLK2
I/O
L33N_1
INPUT
SU
VCCO_2
L36N_1
A21
L39N_1
INPUT
L19N_1
GND
I/O
I/O
L10P_0
INPUT
L15N_1
I/O
L07P_0
INPUT
INPUT
I/O
L08P_0
D
VREF_2
INPUT
VREF_2
INPUT
14
I/O
L05P_1
I/O
L02N_1
LDC0
GND
VCCO_1
L32P_2
D0
DIN/MISO
I/O
L05N_1
I/O
I/O
L06P_1
L06N_1
P
R
T
U
I/O
I/O
L02P_1
LDC1
L01N_1
LDC2
DONE
L01P_1
HDC
W
GND
Y
I/O
VCCO_2
Bank 1
11
V
I/O
I/O
I/O
I/O
I/O
L28P_2
L30P_2
L30N_2
L32N_2
CCLK
DS529-4_04_101106
japan.xilinx.com
121
R
ピ ン配置の説明
FG484 : 484 ボール Fine-Pitch BGA パ ッ ケージ
484 ボール Fine-Pitch BGA パ ッ ケ ー ジ FG484 は、 XC3S700A
お よ び XC3S1400A デバ イ ス用に提供 さ れてい ます。 相違のあ る
ピ ン配置は 3 つあ り 、 表 86 に示 し ます。
表 83 : Spartan-3A FG484 のピ ン配置 ( 続き )
バン ク
ピ ン名
FG484
ボール
タ イプ
表 83 にすべての FG484 のパ ッ ケージ ピ ン を バン ク 番号お よ び
ピ ン名で分類 し て示 し ます。 差動 I/O ペア と な る ピ ンは並べて示
し ます。 ま た、 各ピ ンのピ ン番号お よ び前述 し た ピ ン タ イ プ も 示
し ます。
0
IO_L13P_0
B15
I/O
0
IO_L14N_0
E13
I/O
0
IO_L14P_0
F13
I/O
0
IO_L15N_0
C13
I/O
影付き の行は、 XC3S700A と XC3S1400A デバイ ス のピ ン 配置
が異なる こ と を 示し ま す。 XC3S700A には 3 個の接続さ れてい
ないボールがあ り 、 表 83 に N.C. ( コ ネク ト なし )、 表 83 およ び
図 25 に黒いひし 形 ( ◆ ) で示し ま す。
0
IO_L15P_0
D13
I/O
0
IO_L16N_0
A13
I/O
0
IO_L16P_0
B13
I/O
0
IO_L17N_0/GCLK5
E12
GCLK
こ のパ ッ ケージの ピ ン配置表お よ びフ ッ ト プ リ ン ト 図は、 次のサ
イ ト か ら ダ ウ ン ロ ー ド で き ます。
0
IO_L17P_0/GCLK4
C12
GCLK
japan.xilinx.com/support/documentation/data_sheets/
s3a_pin.zip
0
IO_L18N_0/GCLK7
A11
GCLK
0
IO_L18P_0/GCLK6
A12
GCLK
0
IO_L19N_0/GCLK9
C11
GCLK
ピ ン配置表
0
IO_L19P_0/GCLK8
B11
GCLK
表 83 : Spartan-3A FG484 のピ ン配置
0
IO_L20N_0/GCLK11
E11
GCLK
0
IO_L20P_0/GCLK10
D11
GCLK
0
IO_L21N_0
C10
I/O
バン ク
ピ ン名
FG484
ボール
タ イプ
0
IO_L01N_0
D18
I/O
0
IO_L21P_0
A10
I/O
0
IO_L01P_0
E17
I/O
0
IO_L22N_0
A8
I/O
0
IO_L02N_0
C19
I/O
0
IO_L22P_0
A9
I/O
0
IO_L02P_0/VREF_0
D19
VREF
0
IO_L23N_0
E10
I/O
0
IO_L03N_0
A20
I/O
0
IO_L23P_0
D10
I/O
0
IO_L03P_0
B20
I/O
0
IO_L24N_0/VREF_0
C9
VREF
0
IO_L04N_0
F15
I/O
0
IO_L24P_0
B9
I/O
0
IO_L04P_0
E15
I/O
0
IO_L25N_0
C8
I/O
0
IO_L05N_0
A18
I/O
0
IO_L25P_0
B8
I/O
0
IO_L05P_0
C18
I/O
0
IO_L26N_0
A6
I/O
0
IO_L06N_0
A19
I/O
0
IO_L26P_0
A7
I/O
0
IO_L06P_0/VREF_0
B19
VREF
0
IO_L27N_0
C7
I/O
0
IO_L07N_0
C17
I/O
0
IO_L27P_0
D7
I/O
0
IO_L07P_0
D17
I/O
0
IO_L28N_0
A5
I/O
0
IO_L08N_0
C16
I/O
0
IO_L28P_0
B6
I/O
0
IO_L08P_0
D16
I/O
0
IO_L29N_0
D6
I/O
0
IO_L09N_0
E14
I/O
0
IO_L29P_0
C6
I/O
0
IO_L09P_0
C14
I/O
0
IO_L30N_0
D8
I/O
0
IO_L10N_0
A17
I/O
0
IO_L30P_0
E9
I/O
0
IO_L10P_0
B17
I/O
0
IO_L31N_0
B4
I/O
0
IO_L11N_0
C15
I/O
0
IO_L31P_0
A4
I/O
0
IO_L11P_0
D15
I/O
0
IO_L32N_0
D5
I/O
0
IO_L12N_0/VREF_0
A15
VREF
0
IO_L32P_0
C5
I/O
0
IO_L12P_0
A16
I/O
0
IO_L33N_0
B3
I/O
0
IO_L13N_0
A14
I/O
0
IO_L33P_0
A3
I/O
122
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DS529-4 (v1.7) 2008 年 5 月 28 日
Product 製品仕様
R
ピ ン配置の説明
表 83 : Spartan-3A FG484 のピ ン配置 ( 続き )
バン ク
ピ ン名
FG484
ボール
表 83 : Spartan-3A FG484 のピ ン配置 ( 続き )
タ イプ
バン ク
ピ ン名
FG484
ボール
タ イプ
0
IO_L34N_0
F8
I/O
1
IO_L07N_1
V22
I/O
0
IO_L34P_0
E7
I/O
1
IO_L07P_1
W22
I/O
0
IO_L35N_0
E6
I/O
1
IO_L09N_1
U21
I/O
0
IO_L35P_0
F7
I/O
1
IO_L09P_1
U22
I/O
0
IO_L36N_0/PUDC_B
A2
DUAL
1
IO_L10N_1
U19
I/O
0
IO_L36P_0/VREF_0
B2
VREF
1
IO_L10P_1
U20
I/O
0
IP_0
E16
INPUT
1
IO_L11N_1
T22
I/O
0
IP_0
E8
INPUT
1
IO_L11P_1
T20
I/O
0
IP_0
F10
INPUT
1
IO_L13N_1
T19
I/O
0
IP_0
F12
INPUT
1
IO_L13P_1
R20
I/O
0
IP_0
F16
INPUT
1
IO_L14N_1
R22
I/O
0
IP_0
G10
INPUT
1
IO_L14P_1
R21
I/O
0
IP_0
G11
INPUT
1
IO_L15N_1/VREF_1
P22
VREF
0
IP_0
G12
INPUT
1
IO_L15P_1
P20
I/O
0
IP_0
G13
INPUT
1
IO_L17N_1/A3
P18
DUAL
0
IP_0
G14
INPUT
1
IO_L17P_1/A2
R19
DUAL
0
IP_0
G15
INPUT
1
IO_L18N_1/A5
N21
DUAL
0
IP_0
G16
INPUT
1
IO_L18P_1/A4
N22
DUAL
0
IP_0
G7
INPUT
1
IO_L19N_1/A7
N19
DUAL
0
IP_0
G9
INPUT
1
IO_L19P_1/A6
N20
DUAL
0
IP_0
H10
INPUT
1
IO_L20N_1/A9
N17
DUAL
0
IP_0
H13
INPUT
1
IO_L20P_1/A8
N18
DUAL
0
IP_0
H14
INPUT
1
IO_L21N_1/RHCLK1
L22
RHCLK
0
IP_0/VREF_0
G8
VREF
1
IO_L21P_1/RHCLK0
M22
RHCLK
0
IP_0/VREF_0
H12
VREF
1
IO_L22N_1/TRDY1/RHCLK3
L20
RHCLK
0
IP_0/VREF_0
H9
VREF
1
IO_L22P_1/RHCLK2
L21
RHCLK
0
VCCO_0
B10
VCCO
1
IO_L24N_1/RHCLK5
M20
RHCLK
0
VCCO_0
B14
VCCO
1
IO_L24P_1/RHCLK4
M18
RHCLK
0
VCCO_0
B18
VCCO
1
IO_L25N_1/RHCLK7
K19
RHCLK
0
VCCO_0
B5
VCCO
1
IO_L25P_1/IRDY1/RHCLK6
K20
RHCLK
0
VCCO_0
F14
VCCO
1
IO_L26N_1/A11
J22
DUAL
0
VCCO_0
F9
VCCO
1
IO_L26P_1/A10
K22
DUAL
1
IO_L01N_1/LDC2
Y21
DUAL
1
IO_L28N_1
L19
I/O
1
IO_L01P_1/HDC
AA22
DUAL
1
IO_L28P_1
L18
I/O
1
IO_L02N_1/LDC0
W20
DUAL
1
IO_L29N_1/A13
J20
DUAL
1
IO_L02P_1/LDC1
W19
DUAL
1
IO_L29P_1/A12
J21
DUAL
1
IO_L03N_1/A1
T18
DUAL
1
IO_L30N_1/A15
G22
DUAL
1
IO_L03P_1/A0
T17
DUAL
1
IO_L30P_1/A14
H22
DUAL
1
IO_L05N_1
W21
I/O
1
IO_L32N_1
K18
I/O
1
IO_L05P_1
Y22
I/O
1
IO_L32P_1
K17
I/O
1
IO_L06N_1
V20
I/O
1
IO_L33N_1/A17
H20
DUAL
1
IO_L06P_1
V19
I/O
1
IO_L33P_1/A16
H21
DUAL
DS529-4 (v1.7) 2008 年 5 月 28 日
Product 製品仕様
japan.xilinx.com
123
R
ピ ン配置の説明
表 83 : Spartan-3A FG484 のピ ン配置 ( 続き )
バン ク
ピ ン名
FG484
ボール
表 83 : Spartan-3A FG484 のピ ン配置 ( 続き )
タ イプ
1
IO_L34N_1/A19
F21
DUAL
1
IO_L34P_1/A18
F22
DUAL
1
IO_L36N_1
G20
I/O
1
IO_L36P_1
G19
I/O
1
IO_L37N_1
H19
I/O
1
IO_L37P_1
J18
I/O
1
IO_L38N_1
F20
I/O
1
IO_L38P_1
E20
I/O
1
IO_L40N_1
F18
I/O
1
IO_L40P_1
F19
I/O
1
IO_L41N_1
D22
I/O
1
IO_L41P_1
E22
I/O
1
IO_L42N_1
D20
I/O
1
IO_L42P_1
D21
I/O
1
IO_L44N_1/A21
C21
DUAL
1
IO_L44P_1/A20
C22
DUAL
1
IO_L45N_1/A23
B21
DUAL
1
IO_L45P_1/A22
B22
DUAL
1
IO_L46N_1/A25
G17
DUAL
1
IO_L46P_1/A24
G18
DUAL
1
IP_L04N_1/VREF_1
R16
VREF
1
IP_L04P_1
R15
INPUT
1
IP_L08N_1
P16
INPUT
1
IP_L08P_1
P15
INPUT
1
IP_L12N_1/VREF_1
R18
VREF
1
IP_L12P_1
R17
INPUT
1
IP_L16N_1/VREF_1
N16
VREF
1
IP_L16P_1
N15
INPUT
1
IP_L23N_1
M16
INPUT
1
IP_L23P_1
M17
INPUT
1
IP_L27N_1
L16
INPUT
1
IP_L27P_1/VREF_1
M15
VREF
1
IP_L31N_1
K16
INPUT
1
IP_L31P_1
L15
INPUT
1
IP_L35N_1
K15
INPUT
1
IP_L35P_1/VREF_1
K14
VREF
1
IP_L39N_1
H18
INPUT
1
IP_L39P_1
H17
INPUT
1
IP_L43N_1/VREF_1
J15
VREF
1
IP_L43P_1
J16
INPUT
1
IP_L47N_1
H15
INPUT
1
IP_L47P_1/VREF_1
H16
VREF
124
バン ク
FG484
ピ ン名
ボール
タ イプ
1
SUSPEND
U18
PWR
MGMT
1
VCCO_1
E21
VCCO
1
VCCO_1
J17
VCCO
1
VCCO_1
K21
VCCO
1
VCCO_1
P17
VCCO
1
VCCO_1
P21
VCCO
1
VCCO_1
V21
VCCO
2
IO_L01N_2/M0
W5
DUAL
2
IO_L01P_2/M1
V6
DUAL
2
IO_L02N_2/CSO_B
Y4
DUAL
2
IO_L02P_2/M2
W4
DUAL
2
IO_L03N_2
AA3
I/O
2
IO_L03P_2
AB2
I/O
2
IO_L04N_2
AA4
I/O
2
IO_L04P_2
AB3
I/O
2
IO_L05N_2
Y5
I/O
2
IO_L05P_2
W6
I/O
2
IO_L06N_2
AB5
I/O
2
IO_L06P_2
AB4
I/O
2
IO_L07N_2
Y6
I/O
2
IO_L07P_2
W7
I/O
2
IO_L08N_2
AB6
I/O
2
IO_L08P_2
AA6
I/O
2
IO_L09N_2/VS2
W9
DUAL
2
IO_L09P_2/RDWR_B
V9
DUAL
2
IO_L10N_2
AB7
I/O
2
IO_L10P_2
Y7
I/O
2
IO_L11N_2/VS0
Y8
DUAL
2
IO_L11P_2/VS1
W8
DUAL
2
IO_L12N_2
AB8
I/O
2
IO_L12P_2
AA8
I/O
2
IO_L13N_2
Y10
I/O
2
IO_L13P_2
V10
I/O
2
IO_L14N_2/D6
AB9
DUAL
2
IO_L14P_2/D7
Y9
DUAL
2
IO_L15N_2
AB10
I/O
2
IO_L15P_2
AA10
I/O
2
IO_L16N_2/D4
AB11
DUAL
2
IO_L16P_2/D5
Y11
DUAL
2
IO_L17N_2/GCLK13
V11
GCLK
2
IO_L17P_2/GCLK12
U11
GCLK
2
IO_L18N_2/GCLK15
Y12
GCLK
japan.xilinx.com
DS529-4 (v1.7) 2008 年 5 月 28 日
Product 製品仕様
R
ピ ン配置の説明
表 83 : Spartan-3A FG484 のピ ン配置 ( 続き )
バン ク
ピ ン名
FG484
ボール
表 83 : Spartan-3A FG484 のピ ン配置 ( 続き )
タ イプ
バン ク
ピ ン名
FG484
ボール
タ イプ
2
IO_L18P_2/GCLK14
W12
GCLK
2
IP_2
T13
INPUT
2
IO_L19N_2/GCLK1
AB12
GCLK
2
IP_2
T14
INPUT
2
IO_L19P_2/GCLK0
AA12
GCLK
2
IP_2
T9
INPUT
2
IO_L20N_2/GCLK3
U12
GCLK
2
IP_2
U10
INPUT
2
IO_L20P_2/GCLK2
V12
GCLK
2
IP_2
U15
INPUT
2
IO_L21N_2
Y13
I/O
U16
INPUT
2
IO_L21P_2
AB13
I/O
2
IO_L22N_2/MOSI/CSI_B
AB14
DUAL
U7
INPUT
2
IO_L22P_2
AA14
I/O
2
IO_L23N_2
Y14
I/O
2
XC3S1400A: IP_2
XC3S700A: N.C. ( ◆ )
XC3S1400A: IP_2
XC3S700A: N.C. ( ◆ )
IP_2
U8
INPUT
2
IP_2
V7
INPUT
2
2
2
IO_L23P_2
W13
I/O
IO_L24N_2/
DOUT
2
IP_2/VREF_2
R12
VREF
2
AA15
DUAL
2
IP_2/VREF_2
R13
VREF
2
IO_L24P_2/AWAKE
AB15
PWR
MGMT
2
IP_2/VREF_2
R14
VREF
2
IP_2/VREF_2
T10
VREF
2
IP_2/VREF_2
T11
VREF
2
IP_2/VREF_2
T15
VREF
2
IP_2/VREF_2
T16
VREF
2
IP_2/VREF_2
T7
VREF
T8
VREF
V8
VREF
2
IO_L25N_2
Y15
I/O
2
IO_L25P_2
W15
I/O
2
IO_L26N_2/D3
U13
DUAL
2
IO_L26P_2/INIT_B
V13
DUAL
2
IO_L27N_2
Y16
I/O
2
IO_L27P_2
AB16
I/O
2
2
IO_L28N_2/D1
Y17
DUAL
2
XC3S1400A: IP_2/VREF_2
XC3S700A: N.C. ( ◆ )
IP_2/VREF_2
2
IO_L28P_2/D2
AA17
DUAL
2
VCCO_2
AA13
VCCO
2
IO_L29N_2
AB18
I/O
2
VCCO_2
AA18
VCCO
2
IO_L29P_2
AB17
I/O
2
VCCO_2
AA5
VCCO
2
IO_L30N_2
V15
I/O
2
VCCO_2
AA9
VCCO
2
IO_L30P_2
V14
I/O
2
VCCO_2
U14
VCCO
2
IO_L31N_2
V16
I/O
2
VCCO_2
U9
VCCO
2
IO_L31P_2
W16
I/O
3
IO_L01N_3
D2
I/O
2
IO_L32N_2
AA19
I/O
3
IO_L01P_3
C1
I/O
2
IO_L32P_2
AB19
I/O
3
IO_L02N_3
C2
I/O
2
IO_L33N_2
V17
I/O
3
IO_L02P_3
B1
I/O
2
IO_L33P_2
W18
I/O
3
IO_L03N_3
E4
I/O
2
IO_L34N_2
W17
I/O
3
IO_L03P_3
D3
I/O
2
IO_L34P_2
Y18
I/O
3
IO_L05N_3
G5
I/O
2
IO_L35N_2
AA21
I/O
3
IO_L05P_3
G6
I/O
2
IO_L35P_2
AB21
I/O
3
IO_L06N_3
E1
I/O
2
IO_L36N_2/CCLK
AA20
DUAL
3
IO_L06P_3
D1
I/O
2
IO_L36P_2/D0/DIN/MISO
AB20
DUAL
3
IO_L07N_3
E3
I/O
2
IP_2
P12
INPUT
3
IO_L07P_3
F4
I/O
2
IP_2
R10
INPUT
3
IO_L08N_3
G4
I/O
2
IP_2
R11
INPUT
3
IO_L08P_3
F3
I/O
2
IP_2
R9
INPUT
3
IO_L09N_3
H6
I/O
DS529-4 (v1.7) 2008 年 5 月 28 日
Product 製品仕様
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125
R
ピ ン配置の説明
表 83 : Spartan-3A FG484 のピ ン配置 ( 続き )
バン ク
ピ ン名
FG484
ボール
表 83 : Spartan-3A FG484 のピ ン配置 ( 続き )
タ イプ
バン ク
ピ ン名
FG484
ボール
タ イプ
3
IO_L09P_3
H5
I/O
3
IO_L37P_3
U1
I/O
3
IO_L10N_3
J5
I/O
3
IO_L38N_3
V3
I/O
3
IO_L10P_3
K6
I/O
3
IO_L38P_3
V1
I/O
3
IO_L12N_3
F1
I/O
3
IO_L40N_3
U5
I/O
3
IO_L12P_3
F2
I/O
3
IO_L40P_3
T5
I/O
3
IO_L13N_3
G1
I/O
3
IO_L41N_3
U4
I/O
3
IO_L13P_3
G3
I/O
3
IO_L41P_3
U3
I/O
3
IO_L14N_3
H3
I/O
3
IO_L42N_3
W2
I/O
3
IO_L14P_3
H4
I/O
3
IO_L42P_3
W1
I/O
3
IO_L16N_3
H1
I/O
3
IO_L43N_3
W3
I/O
3
IO_L16P_3
H2
I/O
3
IO_L43P_3
V4
I/O
3
IO_L17N_3/VREF_3
J1
VREF
3
IO_L44N_3
Y2
I/O
3
IO_L17P_3
J3
I/O
3
IO_L44P_3
Y1
I/O
3
IO_L18N_3
K4
I/O
3
IO_L45N_3
AA2
I/O
3
IO_L18P_3
K5
I/O
3
IO_L45P_3
AA1
I/O
3
IO_L20N_3
K2
I/O
3
IP_3/VREF_3
J8
VREF
3
IO_L20P_3
K3
I/O
3
IP_3/VREF_3
R6
VREF
3
IO_L21N_3/LHCLK1
L3
LHCLK
3
IP_L04N_3/VREF_3
H7
VREF
3
IO_L21P_3/LHCLK0
L5
LHCLK
3
IP_L04P_3
H8
INPUT
3
IO_L22N_3/IRDY2/LHCLK3
L1
LHCLK
3
IP_L11N_3
K8
INPUT
3
IO_L22P_3/LHCLK2
K1
LHCLK
3
IP_L11P_3
J7
INPUT
3
IO_L24N_3/LHCLK5
M2
LHCLK
3
IP_L15N_3/VREF_3
L8
VREF
3
IO_L24P_3/LHCLK4
M1
LHCLK
3
IP_L15P_3
K7
INPUT
3
IO_L25N_3/LHCLK7
M4
LHCLK
3
IP_L19N_3
M8
INPUT
3
IO_L25P_3/TRDY2/LHCLK6
M3
LHCLK
3
IP_L19P_3
L7
INPUT
3
IO_L26N_3
N3
I/O
3
IP_L23N_3
M6
INPUT
3
IO_L26P_3/VREF_3
N1
VREF
3
IP_L23P_3
M7
INPUT
3
IO_L28N_3
P2
I/O
3
IP_L27N_3
N9
INPUT
3
IO_L28P_3
P1
I/O
3
IP_L27P_3
N8
INPUT
3
IO_L29N_3
P5
I/O
3
IP_L31N_3
N5
INPUT
3
IO_L29P_3
P3
I/O
3
IP_L31P_3
N6
INPUT
3
IO_L30N_3
N4
I/O
3
IP_L35N_3
P8
INPUT
3
IO_L30P_3
M5
I/O
3
IP_L35P_3
N7
INPUT
3
IO_L32N_3
R2
I/O
3
IP_L39N_3
R8
INPUT
3
IO_L32P_3
R1
I/O
3
IP_L39P_3
P7
INPUT
3
IO_L33N_3
R4
I/O
3
IP_L46N_3/VREF_3
T6
VREF
3
IO_L33P_3
R3
I/O
3
IP_L46P_3
R7
INPUT
3
IO_L34N_3
T4
I/O
3
VCCO_3
E2
VCCO
3
IO_L34P_3
R5
I/O
3
VCCO_3
J2
VCCO
3
IO_L36N_3
T3
I/O
3
VCCO_3
J6
VCCO
3
IO_L36P_3/VREF_3
T1
VREF
3
VCCO_3
N2
VCCO
3
IO_L37N_3
U2
I/O
3
VCCO_3
P6
VCCO
126
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Product 製品仕様
R
ピ ン配置の説明
表 83 : Spartan-3A FG484 のピ ン配置 ( 続き )
バン ク
3
ピ ン名
FG484
ボール
表 83 : Spartan-3A FG484 のピ ン配置 ( 続き )
タ イプ
バン ク
ピ ン名
FG484
ボール
タ イプ
VCCO_3
V2
VCCO
GND
GND
P19
GND
GND
GND
A1
GND
GND
GND
P4
GND
GND
GND
A22
GND
GND
GND
P9
GND
GND
GND
AA11
GND
GND
GND
T12
GND
GND
GND
AA16
GND
GND
GND
T2
GND
GND
GND
AA7
GND
GND
GND
T21
GND
GND
GND
AB1
GND
GND
GND
U17
GND
GND
GND
AB22
GND
GND
GND
U6
GND
GND
GND
B12
GND
GND
GND
W10
GND
GND
GND
B16
GND
GND
GND
W14
GND
GND
GND
B7
GND
GND
GND
Y20
GND
GND
GND
C20
GND
GND
GND
GND
GND
C3
GND
GND
GND
D14
GND
GND
GND
D9
GND
GND
GND
F11
GND
GND
GND
F17
GND
GND
GND
F6
GND
GND
GND
G2
GND
GND
GND
G21
GND
GND
GND
Y3
GND
VCCA DONE
UX
Y19
CONFIG
VCCA PROG_B
UX
C4
CONFIG
VCCA TCK
UX
A21
JTAG
VCCA TDI
UX
F5
JTAG
GND
VCCA TDO
UX
E19
JTAG
J11
GND
D4
JTAG
GND
J13
GND
VCCA TMS
UX
GND
GND
J14
GND
VCCA VCCAUX
UX
D12
VCCAUX
GND
GND
J19
GND
GND
GND
J4
GND
VCCA VCCAUX
UX
E18
VCCAUX
GND
GND
J9
GND
VCCA VCCAUX
UX
E5
VCCAUX
GND
GND
K10
GND
GND
GND
K12
GND
VCCA VCCAUX
UX
H11
VCCAUX
GND
GND
L11
GND
L4
VCCAUX
GND
GND
L13
GND
VCCA VCCAUX
UX
GND
GND
L17
GND
VCCA VCCAUX
UX
M19
VCCAUX
GND
GND
L2
GND
GND
GND
L6
GND
VCCA VCCAUX
UX
P11
VCCAUX
GND
GND
L9
GND
VCCA VCCAUX
UX
V18
VCCAUX
GND
GND
M10
GND
GND
GND
M12
GND
VCCA VCCAUX
UX
V5
VCCAUX
GND
GND
M14
GND
W11
VCCAUX
GND
GND
M21
GND
VCCA VCCAUX
UX
GND
GND
N11
GND
GND
GND
N13
GND
GND
GND
P10
GND
GND
GND
P14
GND
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Product 製品仕様
VCC
INT
VCCINT
J10
VCCINT
VCC
INT
VCCINT
J12
VCCINT
VCC
INT
VCCINT
K11
VCCINT
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127
R
ピ ン配置の説明
表 83 : Spartan-3A FG484 のピ ン配置 ( 続き )
バン ク
ピ ン名
FG484
ボール
タ イプ
VCC
INT
VCCINT
K13
VCCINT
VCC
INT
VCCINT
K9
VCCINT
VCC
INT
VCCINT
L10
VCCINT
VCC
INT
VCCINT
L12
VCCINT
VCC
INT
VCCINT
L14
VCCINT
VCC
INT
VCCINT
M11
VCCINT
VCC
INT
VCCINT
M13
VCCINT
VCC
INT
VCCINT
M9
VCCINT
VCC
INT
VCCINT
N10
VCCINT
VCC
INT
VCCINT
N12
VCCINT
VCC
INT
VCCINT
N14
VCCINT
VCC
INT
VCCINT
P13
VCCINT
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Product 製品仕様
R
ピ ン配置の説明
バン ク ご と のユーザー I/O 数
表 84 お よ び表 85 に FG484 パ ッ ケージのユーザー I/O ピ ンが 4
つ の I/O バ ン ク に ど の よ う に 分配 さ れ て い る か を 示 し ま す。
AWAKE ピ ンは多目的 I/O と し ます。
表 84 : FG484 パ ッ ケージにおける XC3S700A デバイ スのバン ク ご と のユーザー I/O 数
パ ッ ケージ
エッジ
使用可能な I/O ピ ン数 ( タ イ プ別 )
I/O バン ク
最大 I/O 数
上辺
0
92
I/O
58
INPUT
17
DUAL
1
VREF
8
CLK
8
右辺
1
94
33
15
30
8
8
下辺
2
92
42
12
21
9
8
左辺
3
94
61
17
0
8
8
372
194
61
52
33
32
計
表 85 : FG484 パ ッ ケージにおける XC3S1400A デバイ スのバン ク ご と のユーザー I/O 数
パ ッ ケージ
エッジ
I/O バン ク
最大 I/O 数
上辺
0
右辺
使用可能な I/O ピ ン数 ( タ イ プ別 )
92
I/O
58
INPUT
17
DUAL
1
VREF
8
CLK
8
1
94
33
15
30
8
8
下辺
2
95
43
13
21
10
8
左辺
3
計
94
61
17
0
8
8
375
195
62
52
34
32
フ ッ ト プ リ ン ト の互換性
表 86 : FG484 フ ッ ト プ リ ン ト の互換性
表 86 に、XC3S700A お よ び XC3S1400A デバ イ ス間での フ ッ ト
プ リ ン ト お よ び機能の相違を示 し ます。 相違のあ る ピ ンは 3 本あ
り 、FG484 パ ッ ケージのデバ イ ス間で移行す る 際に注意が必要で
す。 表 86 に 記 載 さ れ て い な い ピ ン は、 FG484 パ ッ ケ ー ジ の
Spartan-3A デバ イ ス間でその ま ま移行で き ます。
矢印は、 移行で き る 方向を示 し ます。
ピン
バン ク
T8
U7
U16
2
2
2
XC3S700A
N.C.
N.C.
N.C.
移行
→
→
→
XC3S1400A
INPUT
INPUT
INPUT
3
相違のあ る ピ ンの数
記号 :
左側のデバ イ ス か ら 右側のデバ イ ス に移行で き ます。 反
→
対方向への移行は、 右側にあ る デバ イ ス の ピ ンの コ ン
フ ィ ギ ュ レーシ ョ ンに よ っ て可能な場合があ り ます。
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Product 製品仕様
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129
R
ピ ン配置の説明
FG484 の フ ッ ト プ リ ン ト
Bank 0
B
I/O : 制限のない汎用ユーザー
194-1
I/O ピ ン
95
C
61- INPUT : 制限のない汎用入力ピ ン
62
52
3334
D
DUAL : コ ン フ ィ ギ ュ レーシ ョ
ン ピ ン、 AWAKE ピ ン
E
コ ン フ ィ ギ ュ レーシ ョ ン後は
ユーザー I/O と し て使用可能
F
VREF : ユーザー I/O ま たはバ
G
GND
I/O
L02P_3
CLK : ユーザー I/O、 入力、 ま
32
たは ク ロ ッ ク バ ッ フ ァ 入力
3
CONFIG : コ ンフ ィ ギュ レ ーショ
ン専用ピ ン、 SUSPEND ピ ン
I/O
I/O
L01P_3
L02N_3
10
I/O
I/O
I/O
I/O
L33P_0
L31P_0
L28N_0
L26N_0
L26P_0
L22N_0
L22P_0
L21P_0
I/O
I/O
L33N_0
L31N_0
GND
I/O
I/O
L03P_3
I/O
L06N_3
VCCO_3
TMS
I/O
I/O
L07N_3
L03N_3
I/O
I/O
I/O
I/O
L12N_3
L12P_3
L08P_3
L07P_3
I/O
L13N_3
GND
VCCO_0
I/O
L28P_0
GND
I/O
I/O
L25P_0
L24P_0
I/O
I/O
I/O
I/O
L32P_0
L29P_0
L27N_0
L25N_0
I/O
I/O
I/O
I/O
L32N_0
L29N_0
L27P_0
L30N_0
VCCAUX
TDI
I/O
I/O
L35N_0
L34P_0
GND
I/O
I/O
I/O
I/O
L13P_3
L08N_3
L05N_3
L05P_3
I/O
I/O
I/O
I/O
I/O
I/O
L16N_3
L16P_3
L14N_3
L14P_3
L09P_3
L09N_3
L17N_3
VREF_3
K
L22P_3
LHCLK2
L
L22N_3
IRDY2
LHCLK3
I/O
I/O
M
L24P_3
LHCLK4
L24N_3
LHCLK5
N
L26P_3
VREF_3
VCCO : バン ク の出力電源
VCCINT : 内部 コ ア電源
(+1.2V)
VCCAUX : 補助電源電圧
N.C. : 未接続ピ ン (XC3S700A
のみ)
VCCO_3
INPUT
I/O
I/O
L35P_0
L34N_0
INPUT
INPUT
VREF_0
R
I/O
L24N_0
VREF_0
GND
11
I/O
L18N_0
GCLK7
I/O
VCCO_0
I/O
L21N_0
I/O
L23P_0
L19P_0
GCLK8
I/O
L19N_0
GCLK9
I/O
L20P_0
GCLK10
I/O
I/O
I/O
L30P_0
L23N_0
L20N_0
GCLK11
VCCO_0
INPUT
GND
INPUT
INPUT
INPUT
V
W
Y
A
A
A
B
I/O
L10N_3
VCCO_3
INPUT
INPUT
L04P_3
VREF_0
INPUT
INPUT
L11P_3
VREF_3
I/O
I/O
I/O
I/O
INPUT
INPUT
L20P_3
L18N_3
L18P_3
L10P_3
L15P_3
L11N_3
GND
L21N_3
LHCLK1
VCCAUX
L21P_3
LHCLK0
GND
I/O
VCCO_3
I/O
I/O
I/O
INPUT
L15N_3
VREF_3
VCCINT
VCCINT
GND
GND
GND
VCCAUX
INPUT
INPUT
INPUT
I/O
I/O
INPUT
INPUT
INPUT
INPUT
INPUT
L30N_3
L31N_3
L31P_3
L35P_3
L27P_3
L27N_3
INPUT
INPUT
L39P_3
L35N_3
GND
I/O
L29N_3
VCCO_3
I/O
I/O
I/O
INPUT
INPUT
INPUT
L33N_3
L34P_3
VREF_3
L46P_3
L39N_3
INPUT
VREF_2
VREF_2
◆
I/O
I/O
I/O
L36N_3
L34N_3
L40P_3
I/O
I/O
I/O
I/O
I/O
L37P_3
L37N_3
L41P_3
L41N_3
L40N_3
I/O
I/O
L38N_3
L43P_3
I/O
I/O
I/O
L42P_3
L42N_3
L43N_3
I/O
I/O
L01N_2
M0
I/O
GND
L02N_2
CSO_B
I/O
I/O
I/O
I/O
L45N_3
L03N_2
L04N_2
INPUT
L46N_3
VREF_3
◆
L01P_2
M1
INPUT
I/O
I/O
L05P_2
L07P_2
I/O
I/O
I/O
L05N_2
L07N_2
L10P_2
VCCO_2
INPUT
INPUT
INPUT
INPUT
VREF_2
VREF_2
INPUT
L17P_2
GCLK12
I/O
INPUT
GND
I/O
VCCAUX
L02P_2
M2
L45P_3
GND
GND
L26N_3
L33P_3
I/O
VCCINT
L19N_3
I/O
L44N_3
GND
INPUT
L32N_3
I/O
VCCINT
L23P_3
I/O
L44P_3
GND
INPUT
L19P_3
L32P_3
VCCO_3
VCCINT
INPUT
I/O
I/O
GND
L23N_3
L29P_3
L38P_3
VCCINT
INPUT
I/O
GND
GND
I/O
L28N_3
L36P_3
VREF_3
VCCINT
L30P_3
I/O
INPUT VCCAUX
GND
L25N_3
LHCLK7
L25P_3
TRDY2
LHCLK6
L28P_3
I/O
U
GND
L04N_3
VREF_3
I/O
I/O
P
I/O
L17P_3
INPUT
L20N_3
I/O
T
3
◆
9
I/O
L01N_3
J
GND : グ ラ ン ド
10
8
I/O
I/O
I/O
Bank 3
JTAG : JTAG ポー ト 専用ピ ン
53
15
7
I/O
L06P_3
I/O
24
I/O
L36P_0
VREF_0
6
I/O
ン ク におけ る 参照電圧入力
H
4
L36N_0
PUDC_B
5
_B
A
4
G
I/O
3
O
パ ッ ケージの左側 ( 上面図 )
2
PR
1
I/O
L08P_2
GND
INPUT
INPUT
VREF_2
I/O
L09P_2
RDWR_B
I/O
I/O
L11P_2
VS1
L09N_2
VS2
I/O
I/O
L11N_2
VS0
L14P_2
D7
I/O
L12P_2
I/O
I/O
I/O
I/O
I/O
I/O
I/O
L03P_2
L04P_2
L06P_2
L06N_2
L08N_2
L10N_2
L12N_2
Bank 2
VCCO_2
VCCO_2
I/O
L14N_2
D6
I/O
I/O
L13P_2
L17N_2
GCLK13
GND
VCCAUX
I/O
L13N_2
I/O
L15P_2
I/O
L15N_2
I/O
L16P_2
D5
GND
I/O
L16N_2
D4
DS529-4_01_101106
図 25 : FG484 パ ッ ケージの フ ッ ト プ リ ン ト ( 上面図 )
130
japan.xilinx.com
DS529-4 (v1.7) 2008 年 5 月 28 日
Product 製品仕様
R
ピ ン配置の説明
Bank 0
I/O
L18P_0
GCLK6
GND
I/O
L17P_0
GCLK4
VCCAUX
I/O
L17N_0
GCLK5
INPUT
INPUT
INPUT
VREF_0
13
14
I/O
I/O
L16N_0
L13N_0
I/O
L16P_0
VCCO_0
15
I/O
L12N_0
VREF_0
I/O
L13P_0
GND
17
18
19
20
I/O
I/O
I/O
I/O
I/O
L12P_0
L10N_0
L05N_0
L06N_0
L03N_0
VCCO_0
L06P_0
VREF_0
GND
I/O
L10P_0
I/O
I/O
I/O
I/O
I/O
I/O
I/O
I/O
L15N_0
L09P_0
L11N_0
L08N_0
L07N_0
L05P_0
L02N_0
I/O
L15P_0
GND
I/O
I/O
I/O
L08P_0
L07P_0
L01N_0
L02P_0
VREF_0
VCCAUX
TDO
I/O
I/O
I/O
L14N_0
L09N_0
L04P_0
I/O
L14P_0
VCCO_0
INPUT
INPUT
INPUT
INPUT
GND
GND
INPUT
VCCINT L35P_1
VREF_1
I/O
I/O
L11P_0
I/O
L04N_0
INPUT
INPUT
L47N_1
INPUT
VCCINT
16
L43N_1
VREF_1
INPUT
I/O
L01P_0
I/O
INPUT
INPUT
I/O
L39P_1
L39N_1
L37N_1
INPUT
L43P_1
VCCO_1
I/O
L37P_1
I/O
L38P_1
I/O
I/O
L36N_1
I/O
VCCINT
GND
VCCINT
GND
I/O
I/O
I/O
L29P_1
A12
L26N_1
A11
VCCO_1
L26P_1
A10
I/O
L31N_1
L32P_1
L32N_1
INPUT
INPUT
I/O
I/O
L31P_1
L27N_1
L28P_1
L28N_1
L22N_1
TRDY1
RHCLK3
L24P_1 VCCAUX
RHCLK4
L24N_1
RHCLK5
L25P_1
IRDY1
RHCLK6
VCCINT
GND
VCCINT
GND
I/O
I/O
I/O
I/O
I/O
L20P_1
A8
L19N_1
A7
L19P_1
A6
L18N_1
A5
L18P_1
A4
INPUT
INPUT
L08P_1
L08N_1
VCCO_1
L17N_1
A3
VCCO_1
L15N_1
VREF_1
INPUT
INPUT
L04P_1
GND
INPUT
INPUT
I/O
I/O
L20P_2
GCLK2
L26P_2
INIT_B
I/O
L18P_2
GCLK14
I/O
L18N_2
GCLK15
I/O
L23P_2
I/O
L19N_2
GCLK1
INPUT
INPUT
VREF_2
VREF_2
I/O
L17P_1
A2
I/O
I/O
L03N_1
A1
I/O
I/O
I/O
L30N_2
L31N_2
L33N_2
GND
I/O
I/O
I/O
I/O
L31P_2
L34N_2
L33P_2
I/O
I/O
L27N_2
I/O
I/O
L22N_2
MOSI
CSI_B
VCCAUX
L25P_2
L25N_2
L22P_2
EN
GND
I/O
I/O
I/O
INPUT
L12N_1
VREF_1
L03P_1
A0
L30P_2
L23N_2
L21P_2
L12P_1
SP
◆
I/O
VCCO_2
INPUT
INPUT
INPUT
L21N_2
I/O
L19P_2
GCLK0
INPUT
L04N_1
VREF_1
I/O
L24N_2
DOUT
I/O
L24P_2
AWAKE
I/O
L28N_2
D1
I/O
L34P_2
I/O
GND
GND
I/O
L15P_1
I/O
I/O
I/O
L14P_1
L14N_1
I/O
I/O
L11P_1
GND
I/O
L11N_1
L28P_2
D2
VCCO_2
I/O
I/O
I/O
I/O
L10N_1
L10P_1
L09N_1
L09P_1
I/O
I/O
L06P_1
L06N_1
I/O
I/O
L02P_1
LDC1
L02N_1
LDC0
DONE
GND
VCCO_1
I/O
L32N_2
I/O
L36N_2
CCLK
I/O
L07N_1
I/O
I/O
L05N_1
L07P_1
I/O
L01N_1
LDC2
I/O
L35N_2
I/O
L05P_1
I/O
L01P_1
HDC
I/O
I/O
I/O
I/O
I/O
L27P_2
L29P_2
L29N_2
L32P_2
Bank 2
DS529-4 (v1.7) 2008 年 5 月 28 日
Product 製品仕様
E
F
G
H
J
K
L
M
N
I/O
L13P_1
L13N_1
D
I/O
I/O
VREF_2
VCCO_2
L21P_1
RHCLK0
L20N_1
A9
INPUT
I/O
GND
INPUT
VREF_2
L26N_2
D3
I/O
L21N_1
RHCLK1
L16N_1
VREF_1
INPUT
I/O
I/O
L22P_1
RHCLK2
I/O
I/O
C
I/O
L16P_1
INPUT
VREF_2
L20N_2
GCLK3
I/O
SU
INPUT VCCINT
L23P_1
B
I/O
L29N_1
A13
L35N_1
INPUT
L30N_1
A15
I/O
L25N_1
RHCLK7
L23N_1
GND
L30P_1
A14
I/O
INPUT
I/O
L34P_1
A18
I/O
I/O
INPUT
I/O
L34N_1
A19
L33P_1
A16
INPUT
L27P_1
VREF_1
I/O
L41P_1
I/O
INPUT
GND
VCCO_1
パ ッ ケージの右側 ( 上面図 )
A
P
R
T
D
GND
I/O
L44P_1
A20
L33N_1
A17
I/O
VCCINT
I/O
L44N_1
A21
I/O
L36P_1
GND
I/O
L45P_1
A22
L41N_1
I/O
L46P_1
A24
I/O
L45N_1
A23
I/O
L38N_1
I/O
GND
L42P_1
I/O
L46N_1
A25
TCK
I/O
L40P_1
INPUT
22
L42N_1
I/O
GND
L47P_1
VREF_1
GND
L40N_1
INPUT
INPUT
I/O
L03P_0
21
Bank 1
12
L36P_2
D0
DIN/MISO
I/O
L35P_2
GND
U
V
W
Y
A
A
A
B
DS529-4_02_051508
japan.xilinx.com
131
R
ピ ン配置の説明
FG676 : 676 ボール Fine-Pitch BGA パ ッ ケージ
676 ボール Fine-Pitch BGA パ ッ ケージ FG676 は、 XC3S1400A
デバ イ ス用に提供 さ れてい ます。
バン ク
表 87 にすべての FG676 のパ ッ ケージ ピ ン を バン ク 番号お よ び
ピ ン名で分類 し て示 し ます。 差動 I/O ペア と な る ピ ンは並べて示
し ます。 ま た、 各ピ ンのピ ン番号お よ び前述 し た ピ ン タ イ プ も 示
し ます。
XC3S1400A には 17 個の接続さ れていないボールがあ り 、 表 87
に N.C. ( コ ネク ト なし )、 表 87 およ び図 26 に黒いひし 形 ( ◆ )
で示し ま す。
こ のパ ッ ケージの ピ ン配置表お よ びフ ッ ト プ リ ン ト 図は、 次のザ
イ リ ン ク ス サ イ ト か ら ダ ウ ン ロ ー ド で き ます。
japan.xilinx.com/support/documentation/data_sheets/
s3a_pin.zip
ピ ン配置表
表 87 : Spartan-3A FG676 のピ ン配置
バン ク
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
132
ピ ン名
IO_L01N_0
IO_L01P_0
IO_L02N_0
IO_L02P_0/VREF_0
IO_L05N_0
IO_L05P_0
IO_L06N_0
IO_L06P_0
IO_L07N_0
IO_L07P_0
IO_L08N_0
IO_L08P_0
IO_L09N_0
IO_L09P_0
IO_L10N_0
IO_L10P_0
IO_L11N_0
IO_L11P_0
IO_L12N_0
IO_L12P_0
IO_L13N_0
IO_L13P_0
IO_L14N_0
IO_L14P_0/VREF_0
IO_L15N_0
IO_L15P_0
IO_L16N_0
IO_L16P_0
表 87 : Spartan-3A FG676 のピ ン配置 ( 続き )
FG676
ボール
タ イプ
F20
G20
F19
G19
C22
D22
C23
D23
A22
B23
G17
H17
B21
C21
D21
E21
C20
D20
K16
J16
E17
F17
A20
B20
A19
B19
H15
G15
I/O
I/O
I/O
VREF
I/O
I/O
I/O
I/O
I/O
I/O
I/O
I/O
I/O
I/O
I/O
I/O
I/O
I/O
I/O
I/O
I/O
I/O
I/O
VREF
I/O
I/O
I/O
I/O
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
japan.xilinx.com
ピ ン名
IO_L17N_0
IO_L17P_0
IO_L18N_0
IO_L18P_0
IO_L19N_0
IO_L19P_0
IO_L20N_0/VREF_0
IO_L20P_0
IO_L21N_0
IO_L21P_0
IO_L22N_0
IO_L22P_0
IO_L23N_0
IO_L23P_0
IO_L24N_0
IO_L24P_0
IO_L25N_0/GCLK5
IO_L25P_0/GCLK4
IO_L26N_0/GCLK7
IO_L26P_0/GCLK6
IO_L27N_0/GCLK9
IO_L27P_0/GCLK8
IO_L28N_0/GCLK11
IO_L28P_0/GCLK10
IO_L29N_0
IO_L29P_0
IO_L30N_0
IO_L30P_0
IO_L31N_0
IO_L31P_0
IO_L32N_0/VREF_0
IO_L32P_0
IO_L33N_0
IO_L33P_0
IO_L34N_0
IO_L34P_0
IO_L35N_0
IO_L35P_0
IO_L36N_0
IO_L36P_0
IO_L37N_0
IO_L37P_0
IO_L38N_0
FG676
ボール
タ イプ
C18
D18
A18
B18
B17
C17
E15
F15
C16
D17
C15
D16
A15
B15
F14
E14
J14
K14
A14
B14
G13
F13
C13
B13
B12
A12
C12
D13
F12
E12
D11
C11
B10
A10
D10
C10
H12
G12
B9
A9
D9
E10
B8
I/O
I/O
I/O
I/O
I/O
I/O
VREF
I/O
I/O
I/O
I/O
I/O
I/O
I/O
I/O
I/O
GCLK
GCLK
GCLK
GCLK
GCLK
GCLK
GCLK
GCLK
I/O
I/O
I/O
I/O
I/O
I/O
VREF
I/O
I/O
I/O
I/O
I/O
I/O
I/O
I/O
I/O
I/O
I/O
I/O
DS529-4 (v1.7) 2008 年 5 月 28 日
Product 製品仕様
R
ピ ン配置の説明
表 87 : Spartan-3A FG676 のピ ン配置 ( 続き )
バン ク
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
ピ ン名
IO_L38P_0
IO_L39N_0
IO_L39P_0
IO_L40N_0
IO_L40P_0
IO_L41N_0
IO_L41P_0
IO_L42N_0
IO_L42P_0
IO_L43N_0
IO_L43P_0
IO_L44N_0
IO_L44P_0
IO_L45N_0
IO_L45P_0
IO_L46N_0
IO_L46P_0
IO_L47N_0
IO_L47P_0
IO_L48N_0
IO_L48P_0
IO_L51N_0
IO_L51P_0
IO_L52N_0/PUDC_B
IO_L52P_0/VREF_0
IP_0
IP_0
IP_0
IP_0
IP_0
IP_0
IP_0
IP_0
IP_0
IP_0
IP_0
IP_0
IP_0
IP_0
IP_0
IP_0
IP_0
IP_0
IP_0
DS529-4 (v1.7) 2008 年 5 月 28 日
Product 製品仕様
FG676
表 87 : Spartan-3A FG676 のピ ン配置 ( 続き )
ボール
タ イプ
バン ク
A8
K12
J12
D8
C8
C6
B6
C7
B7
K11
J11
D6
C5
B4
A4
H10
G10
H9
G9
E7
F7
B3
A3
G8
F8
A5
A7
A13
A17
A23
C4
D12
D15
D19
E11
E18
E20
F10
G14
G16
H13
H18
J10
J13
I/O
I/O
I/O
I/O
I/O
I/O
I/O
I/O
I/O
I/O
I/O
I/O
I/O
I/O
I/O
I/O
I/O
I/O
I/O
I/O
I/O
I/O
I/O
DUAL
VREF
INPUT
INPUT
INPUT
INPUT
INPUT
INPUT
INPUT
INPUT
INPUT
INPUT
INPUT
INPUT
INPUT
INPUT
INPUT
INPUT
INPUT
INPUT
INPUT
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
1
1
1
1
1
1
1
1
1
1
1
1
1
1
1
1
1
1
1
1
1
1
japan.xilinx.com
ピ ン名
IP_0
IP_0/VREF_0
IP_0/VREF_0
IP_0/VREF_0
IP_0/VREF_0
N.C. ( ◆ )
N.C. ( ◆ )
N.C. ( ◆ )
N.C. ( ◆ )
N.C. ( ◆ )
N.C. ( ◆ )
N.C. ( ◆ )
N.C. ( ◆ )
VCCO_0
VCCO_0
VCCO_0
VCCO_0
VCCO_0
VCCO_0
VCCO_0
VCCO_0
VCCO_0
IO_L01N_1/LDC2
IO_L01P_1/HDC
IO_L02N_1/LDC0
IO_L02P_1/LDC1
IO_L03N_1/A1
IO_L03P_1/A0
IO_L04N_1
IO_L04P_1
IO_L05N_1
IO_L05P_1
IO_L06N_1
IO_L06P_1
IO_L07N_1/VREF_1
IO_L07P_1
IO_L08N_1
IO_L08P_1
IO_L09N_1
IO_L09P_1
IO_L10N_1
IO_L10P_1
IO_L11N_1
IO_L11P_1
FG676
ボール
タ イプ
J15
D7
D14
G11
J17
A24
B24
D5
E9
F18
E6
F9
G18
B5
B11
B16
B22
E8
E13
E19
H11
H16
Y21
Y20
AD25
AE26
AC24
AC23
W21
W20
AC25
AD26
AB26
AC26
AB24
AB23
V19
V18
AA23
AA22
U20
V21
AA25
AA24
INPUT
VREF
VREF
VREF
VREF
N.C.
N.C.
N.C.
N.C.
N.C.
N.C.
N.C.
N.C.
VCCO
VCCO
VCCO
VCCO
VCCO
VCCO
VCCO
VCCO
VCCO
DUAL
DUAL
DUAL
DUAL
DUAL
DUAL
I/O
I/O
I/O
I/O
I/O
I/O
VREF
I/O
I/O
I/O
I/O
I/O
I/O
I/O
I/O
I/O
133
R
ピ ン配置の説明
表 87 : Spartan-3A FG676 のピ ン配置 ( 続き )
バン ク
ピ ン名
1
1
1
1
1
1
1
1
1
1
1
1
1
1
1
1
1
1
1
1
1
1
1
1
1
1
1
1
1
1
1
1
1
1
1
1
1
1
1
1
1
1
1
1
IO_L12N_1
IO_L12P_1
IO_L13N_1
IO_L13P_1
IO_L14N_1
IO_L14P_1
IO_L15N_1
IO_L15P_1
IO_L17N_1
IO_L17P_1
IO_L18N_1
IO_L18P_1
IO_L19N_1
IO_L19P_1
IO_L21N_1
IO_L21P_1
IO_L22N_1
IO_L22P_1
IO_L23N_1/VREF_1
IO_L23P_1
IO_L25N_1/A3
IO_L25P_1/A2
IO_L26N_1/A5
IO_L26P_1/A4
IO_L27N_1/A7
IO_L27P_1/A6
IO_L29N_1/A9
IO_L29P_1/A8
IO_L30N_1/RHCLK1
IO_L30P_1/RHCLK0
IO_L31N_1/TRDY1/RHCLK3
IO_L31P_1/RHCLK2
IO_L33N_1/RHCLK5
IO_L33P_1/RHCLK4
IO_L34N_1/RHCLK7
IO_L34P_1/IRDY1/RHCLK6
IO_L35N_1/A11
IO_L35P_1/A10
IO_L37N_1
IO_L37P_1
IO_L38N_1/A13
IO_L38P_1/A12
IO_L39N_1/A15
IO_L39P_1/A14
134
FG676
表 87 : Spartan-3A FG676 のピ ン配置 ( 続き )
ボール
タ イプ
バン ク
U18
U19
Y23
Y22
T20
U21
Y25
Y24
T17
T18
V22
W23
V25
V24
U22
V23
R20
R19
U24
U23
R22
R21
T24
T23
R17
R18
R26
R25
P20
P21
P25
P26
N24
P23
N19
P18
M25
M26
N21
P22
M23
L24
N17
N18
I/O
I/O
I/O
I/O
I/O
I/O
I/O
I/O
I/O
I/O
I/O
I/O
I/O
I/O
I/O
I/O
I/O
I/O
VREF
I/O
DUAL
DUAL
DUAL
DUAL
DUAL
DUAL
DUAL
DUAL
RHCLK
RHCLK
RHCLK
RHCLK
RHCLK
RHCLK
RHCLK
RHCLK
DUAL
DUAL
I/O
I/O
DUAL
DUAL
DUAL
DUAL
1
1
1
1
1
1
1
1
1
1
1
1
1
1
1
1
1
1
1
1
1
1
1
1
1
1
1
1
1
1
1
1
1
1
1
1
1
1
1
1
1
1
1
1
japan.xilinx.com
ピ ン名
IO_L41N_1
IO_L41P_1
IO_L42N_1/A17
IO_L42P_1/A16
IO_L43N_1/A19
IO_L43P_1/A18
IO_L45N_1
IO_L45P_1
IO_L46N_1
IO_L46P_1
IO_L47N_1
IO_L47P_1
IO_L49N_1
IO_L49P_1
IO_L50N_1
IO_L50P_1
IO_L51N_1
IO_L51P_1
IO_L53N_1
IO_L53P_1
IO_L54N_1
IO_L54P_1
IO_L55N_1
IO_L55P_1
IO_L56N_1
IO_L56P_1
IO_L57N_1
IO_L57P_1
IO_L58N_1
IO_L58P_1/VREF_1
IO_L59N_1
IO_L59P_1
IO_L60N_1
IO_L60P_1
IO_L61N_1
IO_L61P_1
IO_L62N_1/A21
IO_L62P_1/A20
IO_L63N_1/A23
IO_L63P_1/A22
IO_L64N_1/A25
IO_L64P_1/A24
IP_L16N_1
IP_L16P_1
FG676
ボール
タ イプ
K26
K25
M20
N20
J25
J26
M22
M21
K22
K23
M18
M19
J22
J23
K21
L22
G24
G23
K20
L20
F24
F25
L17
L18
F23
E24
K18
K19
G22
F22
J20
J19
D26
E26
D24
D25
H21
J21
C25
C26
G21
H20
Y26
W25
I/O
I/O
DUAL
DUAL
DUAL
DUAL
I/O
I/O
I/O
I/O
I/O
I/O
I/O
I/O
I/O
I/O
I/O
I/O
I/O
I/O
I/O
I/O
I/O
I/O
I/O
I/O
I/O
I/O
I/O
VREF
I/O
I/O
I/O
I/O
I/O
I/O
DUAL
DUAL
DUAL
DUAL
DUAL
DUAL
INPUT
INPUT
DS529-4 (v1.7) 2008 年 5 月 28 日
Product 製品仕様
R
ピ ン配置の説明
表 87 : Spartan-3A FG676 のピ ン配置 ( 続き )
バン ク
ピ ン名
FG676
ボール
タ イプ
バン ク
VREF
INPUT
VREF
INPUT
INPUT
VREF
INPUT
INPUT
INPUT
VREF
INPUT
INPUT
INPUT
VREF
INPUT
INPUT
VREF
INPUT
INPUT
VREF
PWR
MGMT
VCCO
VCCO
VCCO
VCCO
VCCO
VCCO
VCCO
VCCO
VCCO
DUAL
DUAL
DUAL
DUAL
I/O
I/O
I/O
I/O
I/O
I/O
I/O
I/O
I/O
2
2
2
2
2
2
2
2
2
2
2
2
2
2
2
2
2
2
2
2
2
2
2
2
2
2
2
2
2
2
2
2
2
2
2
2
2
2
2
2
2
2
2
2
1
1
1
1
1
1
1
1
1
1
1
1
1
1
1
1
1
1
1
1
IP_L20N_1/VREF_1
IP_L20P_1
IP_L24N_1/VREF_1
IP_L24P_1
IP_L28N_1
IP_L28P_1/VREF_1
IP_L32N_1
IP_L32P_1
IP_L36N_1
IP_L36P_1/VREF_1
IP_L40N_1
IP_L40P_1
IP_L44N_1
IP_L44P_1/VREF_1
IP_L48N_1
IP_L48P_1
IP_L52N_1/VREF_1
IP_L52P_1
IP_L65N_1
IP_L65P_1/VREF_1
V26
W26
U26
U25
R24
R23
N25
N26
N23
M24
L23
K24
H25
H26
H24
H23
G25
G26
B25
B26
1
SUSPEND
V20
1
1
1
1
1
1
1
1
1
2
2
2
2
2
2
2
2
2
2
2
2
2
VCCO_1
VCCO_1
VCCO_1
VCCO_1
VCCO_1
VCCO_1
VCCO_1
VCCO_1
VCCO_1
IO_L01N_2/M0
IO_L01P_2/M1
IO_L02N_2/CSO_B
IO_L02P_2/M2
IO_L05N_2
IO_L05P_2
IO_L06N_2
IO_L06P_2
IO_L07N_2
IO_L07P_2
IO_L08N_2
IO_L08P_2
IO_L09N_2
DS529-4 (v1.7) 2008 年 5 月 28 日
Product 製品仕様
表 87 : Spartan-3A FG676 のピ ン配置 ( 続き )
AB25
E25
H22
L19
L25
N22
T19
T25
W22
AD4
AC4
AA7
Y7
Y9
W9
AF3
AE3
AF4
AE4
AD6
AC6
W10
japan.xilinx.com
ピ ン名
IO_L09P_2
IO_L10N_2
IO_L10P_2
IO_L11N_2
IO_L11P_2
IO_L12N_2
IO_L12P_2
IO_L13N_2
IO_L13P_2
IO_L14N_2
IO_L14P_2
IO_L15N_2
IO_L15P_2
IO_L16N_2
IO_L16P_2
IO_L17N_2/VS2
IO_L17P_2/RDWR_B
IO_L18N_2
IO_L18P_2
IO_L19N_2/VS0
IO_L19P_2/VS1
IO_L20N_2
IO_L20P_2
IO_L21N_2
IO_L21P_2
IO_L22N_2/D6
IO_L22P_2/D7
IO_L23N_2
IO_L23P_2
IO_L24N_2/D4
IO_L24P_2/D5
IO_L25N_2/GCLK13
IO_L25P_2/GCLK12
IO_L26N_2/GCLK15
IO_L26P_2/GCLK14
IO_L27N_2/GCLK1
IO_L27P_2/GCLK0
IO_L28N_2/GCLK3
IO_L28P_2/GCLK2
IO_L29N_2
IO_L29P_2
IO_L30N_2/MOSI/CSI_B
IO_L30P_2
IO_L31N_2
FG676
ボール
タ イプ
V10
AE6
AF5
AE7
AD7
AA10
Y10
U11
V11
AB7
AC8
AC9
AB9
W12
V12
AA12
Y12
AF8
AE8
AF9
AE9
W13
V13
AC12
AB12
AF10
AE10
AC11
AD11
AE12
AF12
Y13
AA13
AE13
AF13
AA14
Y14
AE14
AF14
AC14
AD14
AB15
AC15
W15
I/O
I/O
I/O
I/O
I/O
I/O
I/O
I/O
I/O
I/O
I/O
I/O
I/O
I/O
I/O
DUAL
DUAL
I/O
I/O
DUAL
DUAL
I/O
I/O
I/O
I/O
DUAL
DUAL
I/O
I/O
DUAL
DUAL
GCLK
GCLK
GCLK
GCLK
GCLK
GCLK
GCLK
GCLK
I/O
I/O
DUAL
I/O
I/O
135
R
ピ ン配置の説明
表 87 : Spartan-3A FG676 のピ ン配置 ( 続き )
バン ク
ピ ン名
FG676
ボール
タ イプ
バン ク
I/O
DUAL
PWR
MGMT
I/O
I/O
DUAL
DUAL
I/O
I/O
DUAL
DUAL
I/O
I/O
I/O
I/O
I/O
I/O
I/O
I/O
I/O
I/O
I/O
I/O
I/O
I/O
I/O
I/O
I/O
I/O
I/O
I/O
I/O
I/O
I/O
I/O
I/O
I/O
DUAL
DUAL
INPUT
INPUT
INPUT
INPUT
2
2
2
2
2
2
2
2
2
2
2
2
2
2
2
2
2
2
2
2
2
2
2
2
2
2
2
2
2
2
2
2
2
2
2
2
2
2
3
3
3
3
3
3
2
2
IO_L31P_2
IO_L32N_2/DOUT
V14
AE15
2
IO_L32P_2/AWAKE
AD15
2
2
2
2
2
2
2
2
2
2
2
2
2
2
2
2
2
2
2
2
2
2
2
2
2
2
2
2
2
2
2
2
2
2
2
2
2
2
2
2
IO_L33N_2
IO_L33P_2
IO_L34N_2/D3
IO_L34P_2/INIT_B
IO_L35N_2
IO_L35P_2
IO_L36N_2/D1
IO_L36P_2/D2
IO_L37N_2
IO_L37P_2
IO_L38N_2
IO_L38P_2
IO_L39N_2
IO_L39P_2
IO_L40N_2
IO_L40P_2
IO_L41N_2
IO_L41P_2
IO_L42N_2
IO_L42P_2
IO_L43N_2
IO_L43P_2
IO_L44N_2
IO_L44P_2
IO_L45N_2
IO_L45P_2
IO_L46N_2
IO_L46P_2
IO_L47N_2
IO_L47P_2
IO_L48N_2
IO_L48P_2
IO_L51N_2
IO_L51P_2
IO_L52N_2/CCLK
IO_L52P_2/D0/DIN/MISO
IP_2
IP_2
IP_2
IP_2
AD17
AE17
Y15
AA15
U15
V15
AE18
AF18
AE19
AF19
AB16
AC16
AE20
AF20
AC19
AD19
AC20
AD20
U16
V16
Y17
AA17
AD21
AE21
AC21
AD22
V17
W17
AA18
AB18
AE23
AF23
AE25
AF25
AE24
AF24
AA19
AB13
AB17
AB20
136
表 87 : Spartan-3A FG676 のピ ン配置 ( 続き )
japan.xilinx.com
ピ ン名
IP_2
IP_2
IP_2
IP_2
IP_2
IP_2
IP_2
IP_2
IP_2
IP_2
IP_2/VREF_2
IP_2/VREF_2
IP_2/VREF_2
IP_2/VREF_2
IP_2/VREF_2
IP_2/VREF_2
IP_2/VREF_2
IP_2/VREF_2
IP_2/VREF_2
IP_2/VREF_2
N.C. ( ◆ )
N.C. ( ◆ )
N.C. ( ◆ )
N.C. ( ◆ )
N.C. ( ◆ )
N.C. ( ◆ )
N.C. ( ◆ )
N.C. ( ◆ )
N.C. ( ◆ )
VCCO_2
VCCO_2
VCCO_2
VCCO_2
VCCO_2
VCCO_2
VCCO_2
VCCO_2
VCCO_2
IO_L01N_3
IO_L01P_3
IO_L02N_3
IO_L02P_3
IO_L03N_3
IO_L03P_3
FG676
ボール
タ イプ
AC7
AC13
AC17
AC18
AD9
AD10
AD16
AF2
AF7
Y11
AA9
AA20
AB6
AB10
AC10
AD12
AF15
AF17
AF22
Y16
AA8
AC5
AC22
AD5
Y18
Y19
AD23
W18
Y8
AB8
AB14
AB19
AE5
AE11
AE16
AE22
W11
W16
J9
J8
B1
B2
H7
G6
INPUT
INPUT
INPUT
INPUT
INPUT
INPUT
INPUT
INPUT
INPUT
INPUT
VREF
VREF
VREF
VREF
VREF
VREF
VREF
VREF
VREF
VREF
N.C.
N.C.
N.C.
N.C.
N.C.
N.C.
N.C.
N.C.
N.C.
VCCO
VCCO
VCCO
VCCO
VCCO
VCCO
VCCO
VCCO
VCCO
I/O
I/O
I/O
I/O
I/O
I/O
DS529-4 (v1.7) 2008 年 5 月 28 日
Product 製品仕様
R
ピ ン配置の説明
表 87 : Spartan-3A FG676 のピ ン配置 ( 続き )
バン ク
3
3
3
3
3
3
3
3
3
3
3
3
3
3
3
3
3
3
3
3
3
3
3
3
3
3
3
3
3
3
3
3
3
3
3
3
3
3
3
3
3
3
3
3
ピ ン名
IO_L05N_3
IO_L05P_3
IO_L06N_3
IO_L06P_3
IO_L07N_3
IO_L07P_3
IO_L09N_3
IO_L09P_3
IO_L10N_3
IO_L10P_3
IO_L11N_3
IO_L11P_3
IO_L13N_3
IO_L13P_3
IO_L14N_3
IO_L14P_3
IO_L15N_3
IO_L15P_3
IO_L17N_3
IO_L17P_3
IO_L18N_3
IO_L18P_3
IO_L19N_3
IO_L19P_3
IO_L21N_3
IO_L21P_3
IO_L22N_3
IO_L22P_3
IO_L23N_3
IO_L23P_3
IO_L25N_3
IO_L25P_3
IO_L26N_3
IO_L26P_3
IO_L27N_3
IO_L27P_3
IO_L28N_3
IO_L28P_3
IO_L29N_3/VREF_3
IO_L29P_3
IO_L30N_3
IO_L30P_3
IO_L31N_3
IO_L31P_3
DS529-4 (v1.7) 2008 年 5 月 28 日
Product 製品仕様
FG676
表 87 : Spartan-3A FG676 のピ ン配置 ( 続き )
ボール
タ イプ
バン ク
ピ ン名
K8
K9
E4
D3
F4
E3
G4
F5
H6
J7
F2
E1
J6
K7
F3
G3
L9
L10
H1
H2
L7
K6
J4
J5
M9
M10
K4
K5
K2
K3
L3
L4
M7
M8
M3
M4
M6
M5
M1
M2
N4
N5
N2
N1
I/O
I/O
I/O
I/O
I/O
I/O
I/O
I/O
I/O
I/O
I/O
I/O
I/O
I/O
I/O
I/O
I/O
I/O
I/O
I/O
I/O
I/O
I/O
I/O
I/O
I/O
I/O
I/O
I/O
I/O
I/O
I/O
I/O
I/O
I/O
I/O
I/O
I/O
VREF
I/O
I/O
I/O
I/O
I/O
3
3
3
3
3
3
3
3
3
3
3
3
3
3
3
3
3
3
3
3
3
3
3
3
3
3
3
3
3
3
3
3
3
3
3
3
3
3
3
3
3
3
3
3
IO_L32N_3/LHCLK1
IO_L32P_3/LHCLK0
IO_L33N_3/IRDY2/LHCLK3
IO_L33P_3/LHCLK2
IO_L34N_3/LHCLK5
IO_L34P_3/LHCLK4
IO_L35N_3/LHCLK7
IO_L35P_3/TRDY2/LHCLK6
IO_L36N_3
IO_L36P_3/VREF_3
IO_L37N_3
IO_L37P_3
IO_L38N_3
IO_L38P_3
IO_L39N_3
IO_L39P_3
IO_L40N_3
IO_L40P_3
IO_L41N_3
IO_L41P_3
IO_L42N_3
IO_L42P_3
IO_L43N_3
IO_L43P_3/VREF_3
IO_L44N_3
IO_L44P_3
IO_L45N_3
IO_L45P_3
IO_L47N_3
IO_L47P_3
IO_L48N_3
IO_L48P_3
IO_L49N_3
IO_L49P_3
IO_L51N_3
IO_L51P_3
IO_L52N_3
IO_L52P_3
IO_L53N_3
IO_L53P_3
IO_L55N_3
IO_L55P_3
IO_L56N_3
IO_L56P_3
japan.xilinx.com
FG676
ボール
タ イプ
N7
N6
P2
P1
P3
P4
P10
N9
R2
R1
R4
R3
T4
T3
P6
P7
R6
R5
P9
P8
U4
T5
R9
R10
U2
U1
R7
R8
V2
V1
T9
T10
V5
U5
U6
T7
W4
W3
Y2
Y1
AA3
AA2
U8
U7
LHCLK
LHCLK
LHCLK
LHCLK
LHCLK
LHCLK
LHCLK
LHCLK
I/O
VREF
I/O
I/O
I/O
I/O
I/O
I/O
I/O
I/O
I/O
I/O
I/O
I/O
I/O
VREF
I/O
I/O
I/O
I/O
I/O
I/O
I/O
I/O
I/O
I/O
I/O
I/O
I/O
I/O
I/O
I/O
I/O
I/O
I/O
I/O
137
R
ピ ン配置の説明
表 87 : Spartan-3A FG676 のピ ン配置 ( 続き )
バン ク
3
3
3
3
3
3
3
3
3
3
3
3
3
3
3
3
3
3
3
3
3
3
3
3
3
3
3
3
3
3
3
3
3
3
3
3
3
3
3
3
3
3
3
3
138
ピ ン名
IO_L57N_3
IO_L57P_3
IO_L59N_3
IO_L59P_3
IO_L60N_3
IO_L60P_3
IO_L61N_3
IO_L61P_3
IO_L63N_3
IO_L63P_3
IO_L64N_3
IO_L64P_3
IO_L65N_3
IO_L65P_3
IP_L04N_3/VREF_3
IP_L04P_3
IP_L08N_3
IP_L08P_3
IP_L12N_3/VREF_3
IP_L12P_3
IP_L16N_3
IP_L16P_3
IP_L20N_3/VREF_3
IP_L20P_3
IP_L24N_3
IP_L24P_3
IP_L46N_3
IP_L46P_3
IP_L50N_3/VREF_3
IP_L50P_3
IP_L54N_3
IP_L54P_3
IP_L58N_3/VREF_3
IP_L58P_3
IP_L62N_3
IP_L62P_3
IP_L66N_3/VREF_3
IP_L66P_3
VCCO_3
VCCO_3
VCCO_3
VCCO_3
VCCO_3
VCCO_3
FG676
表 87 : Spartan-3A FG676 のピ ン配置 ( 続き )
ボール
タ イプ
バン ク
Y6
Y5
V6
V7
AC1
AB1
V8
U9
W6
W7
AC3
AC2
AD2
AD1
C1
C2
D1
D2
H4
G5
G1
G2
J2
J3
K1
J1
V4
U3
W2
W1
Y4
Y3
AA5
AA4
AB4
AB3
AE2
AE1
AB2
E2
H5
L2
L8
P5
I/O
I/O
I/O
I/O
I/O
I/O
I/O
I/O
I/O
I/O
I/O
I/O
I/O
I/O
VREF
INPUT
INPUT
INPUT
VREF
INPUT
INPUT
INPUT
VREF
INPUT
INPUT
INPUT
INPUT
INPUT
VREF
INPUT
INPUT
INPUT
VREF
INPUT
INPUT
INPUT
VREF
INPUT
VCCO
VCCO
VCCO
VCCO
VCCO
VCCO
3
3
3
GND
GND
GND
GND
GND
GND
GND
GND
GND
GND
GND
GND
GND
GND
GND
GND
GND
GND
GND
GND
GND
GND
GND
GND
GND
GND
GND
GND
GND
GND
GND
GND
GND
GND
GND
GND
GND
GND
GND
GND
GND
japan.xilinx.com
ピ ン名
VCCO_3
VCCO_3
VCCO_3
GND
GND
GND
GND
GND
GND
GND
GND
GND
GND
GND
GND
GND
GND
GND
GND
GND
GND
GND
GND
GND
GND
GND
GND
GND
GND
GND
GND
GND
GND
GND
GND
GND
GND
GND
GND
GND
GND
GND
GND
GND
FG676
ボール
タ イプ
T2
T8
W5
A1
A6
A11
A16
A21
A26
AA1
AA6
AA11
AA16
AA21
AA26
AD3
AD8
AD13
AD18
AD24
AF1
AF6
AF11
AF16
AF21
AF26
C3
C9
C14
C19
C24
F1
F6
F11
F16
F21
F26
H3
H8
H14
H19
J24
K10
K17
VCCO
VCCO
VCCO
GND
GND
GND
GND
GND
GND
GND
GND
GND
GND
GND
GND
GND
GND
GND
GND
GND
GND
GND
GND
GND
GND
GND
GND
GND
GND
GND
GND
GND
GND
GND
GND
GND
GND
GND
GND
GND
GND
GND
GND
GND
DS529-4 (v1.7) 2008 年 5 月 28 日
Product 製品仕様
R
ピ ン配置の説明
表 87 : Spartan-3A FG676 のピ ン配置 ( 続き )
バン ク
GND
GND
GND
GND
GND
GND
GND
GND
GND
GND
GND
GND
GND
GND
GND
GND
GND
GND
GND
GND
GND
GND
GND
GND
GND
GND
GND
GND
GND
GND
GND
GND
GND
GND
GND
GND
VCC
AUX
VCC
AUX
VCC
AUX
VCC
AUX
VCC
AUX
ピ ン名
FG676
表 87 : Spartan-3A FG676 のピ ン配置 ( 続き )
ボール
タ イプ
バン ク
GND
GND
GND
GND
GND
GND
GND
GND
GND
GND
GND
GND
GND
GND
GND
GND
GND
GND
GND
GND
GND
GND
GND
GND
GND
GND
GND
GND
GND
GND
GND
GND
GND
GND
GND
GND
L1
L6
L11
L13
L15
L21
L26
M12
M14
M16
N3
N8
N11
N15
P12
P16
P19
P24
R11
R13
R15
T1
T6
T12
T14
T16
T21
T26
U10
U13
U17
V3
W8
W14
W19
W24
GND
GND
GND
GND
GND
GND
GND
GND
GND
GND
GND
GND
GND
GND
GND
GND
GND
GND
GND
GND
GND
GND
GND
GND
GND
GND
GND
GND
GND
GND
GND
GND
GND
GND
GND
GND
DONE
AB21
CONFIG
PROG_B
A2
CONFIG
TCK
A25
JTAG
TDI
G7
JTAG
TDO
E23
JTAG
VCC
AUX
VCC
AUX
VCC
AUX
VCC
AUX
VCC
AUX
VCC
AUX
VCC
AUX
VCC
AUX
VCC
AUX
VCC
AUX
VCC
AUX
VCC
AUX
VCC
AUX
VCC
AUX
VCC
AUX
VCC
INT
VCC
INT
VCC
INT
VCC
INT
VCC
INT
VCC
INT
VCC
INT
VCC
INT
VCC
INT
VCC
INT
VCC
INT
VCC
INT
DS529-4 (v1.7) 2008 年 5 月 28 日
Product 製品仕様
japan.xilinx.com
ピ ン名
FG676
ボール
タ イプ
D4
JTAG
VCCAUX
AB5
VCCAUX
VCCAUX
AB11
VCCAUX
VCCAUX
AB22
VCCAUX
VCCAUX
E5
VCCAUX
VCCAUX
E16
VCCAUX
VCCAUX
E22
VCCAUX
VCCAUX
J18
VCCAUX
VCCAUX
K13
VCCAUX
VCCAUX
L5
VCCAUX
VCCAUX
N10
VCCAUX
VCCAUX
P17
VCCAUX
VCCAUX
T22
VCCAUX
VCCAUX
U14
VCCAUX
VCCAUX
V9
VCCAUX
VCCINT
K15
VCCINT
VCCINT
L12
VCCINT
VCCINT
L14
VCCINT
VCCINT
L16
VCCINT
VCCINT
M11
VCCINT
VCCINT
M13
VCCINT
VCCINT
M15
VCCINT
VCCINT
M17
VCCINT
VCCINT
N12
VCCINT
VCCINT
N13
VCCINT
VCCINT
N14
VCCINT
VCCINT
N16
VCCINT
TMS
139
R
ピ ン配置の説明
表 87 : Spartan-3A FG676 のピ ン配置 ( 続き )
バン ク
VCC
INT
VCC
INT
VCC
INT
VCC
INT
VCC
INT
VCC
INT
VCC
INT
VCC
INT
VCC
INT
VCC
INT
VCC
INT
FG676
ピ ン名
ボール
タ イプ
VCCINT
P11
VCCINT
VCCINT
P13
VCCINT
VCCINT
P14
VCCINT
VCCINT
P15
VCCINT
VCCINT
R12
VCCINT
VCCINT
R14
VCCINT
VCCINT
R16
VCCINT
VCCINT
T11
VCCINT
VCCINT
T13
VCCINT
VCCINT
T15
VCCINT
VCCINT
U12
VCCINT
バン ク ご と のユーザー I/O 数
表 88 に、FG676 パ ッ ケージの 502 本のユーザー I/O ピ ンが 4 つ
の I/O バ ン ク に ど の よ う に 分配 さ れ て い る か を 示 し ま す。
AWAKE ピ ンは多目的 I/O と し ます。
表 88 : FG676 パ ッ ケージにおける XC3S1400A デバイ スのバン ク ご と のユーザー I/O 数
パ ッ ケージ
エッジ
I/O バン ク
最大 I/O 数
上辺
0
右辺
使用可能な I/O ピ ン数 ( タ イ プ別 )
120
I/O
82
INPUT
20
DUAL
1
VREF
9
CLK
8
1
130
67
15
30
10
8
下辺
2
120
67
14
21
10
8
左辺
3
132
97
18
0
9
8
502
313
67
52
38
32
計
140
japan.xilinx.com
DS529-4 (v1.7) 2008 年 5 月 28 日
Product 製品仕様
R
ピ ン配置の説明
フ ッ ト プ リ ン ト の互換性
表 89 : FG676 のフ ッ ト プ リ ン ト の相違
Spartan-3A FPGA の中で FG676 パッ ケ ージ で提供さ れる デバイ
ス は XC3S1400A デバイ ス のみですが、 表 89 では、 Spartan-3A
DSP プラ ッ ト フ ォ ーム における XC3S1400A と XC3SD1800A デ
バ イ ス の フ ッ ト プ リ ン ト お よ び 機 能 の 相 違 を 示 し ま す。
XC3S1400A では 17 個の未接続ボールが、 XC3SD1800A では 16
個の入力専用ピ ン と 1 個の I/O ピ ン と なり ま す。表 89 に記載さ れ
て いな いピ ン は、 FG676 パッ ケ ージ の Spartan-3A デバイ ス およ
び Spartan-3A DSP プラ ッ ト フ ォ ーム 間でそのま ま 移行でき ま す。
矢印は、 移行でき る 方向を 示し ま す。 Spartan-3A DSP プラ ッ ト
フ ォ ーム と ピ ン 配置の 詳細、 およ び XC3SD3400A デバイ ス の
FG676 ピ ン 配置の相違の詳細は、 DS610 を 参照し てく ださ い。
ピン
バン ク
XC3S1400A
移行
A24
0
N.C.
→
INPUT
B24
0
N.C.
→
INPUT
D5
0
N.C.
→
INPUT
E6
0
N.C.
→
VREF (INPUT)
E9
0
N.C.
→
INPUT
F9
0
N.C.
→
VREF (INPUT)
F18
0
N.C.
→
INPUT
G18
0
N.C.
→
VREF (INPUT)
W18
2
N.C.
→
VREF (INPUT)
Y8
2
N.C.
→
VREF (INPUT)
Y18
2
N.C.
→
INPUT
Y19
2
N.C.
→
INPUT
AA8
2
N.C.
→
INPUT
AC5
2
N.C.
→
INPUT
AC22
2
N.C.
→
I/O
AD5
2
N.C.
→
INPUT
AD23
2
N.C.
→
VREF(INPUT)
相違のあ る ピ ン数
XC3SD1800A
17
記号 :
→
DS529-4 (v1.7) 2008 年 5 月 28 日
Product 製品仕様
japan.xilinx.com
左側のデバ イ ス か ら 右側のデバ イ ス に移行で き ます。 反対
方向への移行は、 右側にあ る デバ イ ス の ピ ンの コ ン フ ィ
ギ ュ レーシ ョ ンに よ っ て可能な場合があ り ます。
141
R
ピ ン配置の説明
FG676 の フ ッ ト プ リ ン ト
Bank 0
1
B
I/O : 制限のない汎用ユーザー
C
D
INPUT : 制限のない汎用入力ピ
52
ン
E
DUAL : コ ン フ ィ ギ ュ レーシ ョ
ン ピ ン、 AWAKE ピ ン
コ ン フ ィ ギ ュ レーシ ョ ン後は
ユーザー I/O と し て使用可能
3
I/O
I/O
L51P_0
L45P_0
I/O
I/O
I/O
I/O
L02P_3
L51N_0
L45N_0
GND
INPUT
L04N_3
VREF_3
INPUT
L04P_3
INPUT
INPUT
I/O
L08N_3
L08P_3
L06P_3
I/O
L11P_3
VCCO_3
CLK : ユーザー I/O、 入力、 ま
32
I/O
I/O
L06N_3
JTAG : JTAG ポー ト 専用ピ ン
GND : グ ラ ン ド
77
36
23
Bank 3
4
17
◆
GND
INPUT
VCCO_0
I/O
I/O
L36N_0
L33N_0
I/O
I/O
I/O
I/O
L44P_0
L41N_0
L42N_0
L40P_0
I/O
I/O
L37N_0
L34N_0
I/O
INPUT
I/O
L09N_3
L12P_3
L03P_3
GND
L12N_3
VREF_3
I/O
INPUT
INPUT
VCCO_3
GND
I/O
L48P_0
N.C.
VCCO_0
I/O
I/O
I/O
L10N_3
L03N_3
L52N_0
PUDC_B
GND
INPUT
I/O
INPUT
I/O
VREF_0
L35P_0
I/O
I/O
L47N_0
L46N_0
K
INPUT
I/O
I/O
I/O
I/O
I/O
I/O
I/O
I/O
L24N_3
L23N_3
L23P_3
L22N_3
L22P_3
L18P_3
L13P_3
L05N_3
L05P_3
L
GND
VCCO_3
VCCAUX
GND
M
L29N_3
VREF_3
N
I/O
I/O
I/O
I/O
I/O
L19P_3
L13N_3
L10P_3
L01P_3
L01N_3
I/O
I/O
L18N_3
VCCO_3
GND
I/O
I/O
L15N_3
L15P_3
I/O
I/O
I/O
I/O
I/O
I/O
I/O
I/O
I/O
L27N_3
L27P_3
L28P_3
L28N_3
L26N_3
L26P_3
L21N_3
L21P_3
GND
L35P_3
TRDY2
LHCLK6
I/O
I/O
L31N_3
I/O
L33N_3
IRDY2
LHCLK3
GND
I/O
I/O
L30N_3
L30P_3
I/O
I/O
L34N_3
LHCLK5
L34P_3
LHCLK4
I/O
I/O
L32P_3
LHCLK0
L32N_3
LHCLK1
I/O
I/O
I/O
I/O
L39N_3
L39P_3
L41P_3
L41N_3
L33P_3
LHCLK2
R
L36P_3
VREF_3
I/O
I/O
I/O
I/O
I/O
I/O
I/O
I/O
L36N_3
L37P_3
L37N_3
L40P_3
L40N_3
L45N_3
L45P_3
L43N_3
T
GND
VCCO_3
VCCO_3
I/O
I/O
I/O
L38P_3
L38N_3
L42P_3
GND
I/O
L51P_3
VCCO_0
I/O
L35N_0
I/O
I/O
L43P_0
L39P_0
13
INPUT
I/O
L28P_0
GCLK10
I/O
L28N_0
GCLK11
I/O
L30P_0
VCCO_0
I/O
L27P_0
GCLK8
I/O
L27N_0
GCLK9
INPUT
INPUT
I/O
I/O
L43N_0
L39N_0
GND
VCCINT
GND
VCCINT
GND
VCCINT
VCCAUX
I/O
P
I/O
INPUT
L29P_3
L31P_3
I/O
I/O
L19N_3
L25P_3
I/O
L31N_0
L46P_0
L20P_3
I/O
GND
I/O
L31P_0
I/O
INPUT
L25N_3
INPUT
INPUT
L47P_0
INPUT
L20N_3
VREF_3
I/O
L32N_0
VREF_0
N.C.
L52P_0
VREF_0
I/O
TDI
I/O
L37P_0
J
L24P_3
I/O
L30N_0
I/O
I/O
I/O
L29N_0
I/O
L40N_0
L48N_0
VCCO_0
I/O
L29P_0
L32P_0
INPUT
N.C.
GND
12
I/O
VREF_0
VCCAUX
11
L34P_0
I/O
I/O
L17P_3
GND
L44N_0
L14P_3
I/O
I/O
L33P_0
I/O
I/O
L17N_3
I/O
L36P_0
L38N_0
L09P_3
L16P_3
I/O
L38P_0
I/O
I/O
INPUT
10
L42P_0
L07N_3
L16N_3
9
I/O
I/O
INPUT
8
L41P_0
L14N_3
G
VCCO_3
VCCAUX
GND
VCCINT VCCINT
I/O
L35N_3 VCCINT
LHCLK7
GND
VCCINT
GND
VCCINT
GND
VCCINT
GND
VCCINT
VCCINT
GND
I/O
L43P_3
VREF_3
I/O
I/O
L48N_3
L48P_3
VCCO : バン ク の出力電源
U
VCCINT : 内部 コ ア電源
(+1.2V)
V
W
14
INPUT
I/O
たは ク ロ ッ ク バ ッ フ ァ 入力
CONFIG : コ ンフ ィ ギュ レ ーショ
ン専用ピ ン、 SUSPEND ピ ン
7
L11N_3
GND
I/O
3
6
N.C.
L07P_3
VREF : ユーザー I/O ま たはバ
ン ク におけ る 参照電圧入力
5
TMS
F
H
38
4
L02N_3
INPUT
313 I/O ピ ン
67
GND
PR
O
A
G
_B
パ ッ ケージの左側 ( 上面図 )
2
VCCAUX : 補助電源電圧
N.C.: 未接続ピ ン
Y
A
A
I/O
I/O
INPUT
I/O
I/O
I/O
I/O
I/O
I/O
L44P_3
L44N_3
L46P_3
L42N_3
L49P_3
L51N_3
L56P_3
L56N_3
L61P_3
I/O
I/O
L47P_3
L47N_3
INPUT
INPUT
GND
I/O
I/O
I/O
L49N_3
L59N_3
L59P_3
L61N_3
I/O
I/O
L52P_3
L52N_3
I/O
I/O
INPUT
INPUT
I/O
I/O
L53P_3
L53N_3
L54P_3
L54N_3
L57P_3
L57N_3
I/O
I/O
INPUT
L55P_3
L55N_3
L58P_3
INPUT
INPUT
L62P_3
L62N_3
GND
L60P_3
A
C
I/O
I/O
I/O
L60N_3
L64P_3
L64N_3
A
D
I/O
I/O
L65P_3
L65N_3
A
F
I/O
L46N_3
L50N_3
VREF_3
L50P_3
A
B
A
E
INPUT
I/O
INPUT
VCCO_3
INPUT
L66P_3
L66N_3
VREF_3
GND
INPUT
I/O
VCCAUX
N.C.
I/O
I/O
L07P_2
I/O
L63P_3
N.C.
VCCO_2
I/O
I/O
I/O
L06N_2
L07N_2
L10P_2
I/O
N.C.
N.C.
L02N_2
CSO_B
INPUT
I/O
VREF_2
L14N_2
I/O
GND
L02P_2
M2
I/O
GND
L08P_2
L01N_2
M0
L06P_2
I/O
L63N_3
INPUT
L58N_3
VREF_3
L01P_2
M1
I/O
GND
VCCO_3
INPUT
I/O
I/O
L08N_2
L11P_2
VCCO_2
VCCAUX
GND
I/O
L13N_2
I/O
I/O
I/O
I/O
L09P_2
L13P_2
L16P_2
L20P_2
I/O
I/O
L05P_2
L09N_2
I/O
I/O
L05N_2
L12P_2
INPUT
I/O
VREF_2
L12N_2
I/O
INPUT
L15P_2
VREF_2
VCCO_2
I/O
I/O
L16N_2
L20N_2
I/O
I/O
INPUT
L17P_2
RDWR_B
L25N_2
GCLK13
I/O
I/O
GND
L17N_2
VS2
L25P_2
GCLK12
VCCAUX
I/O
L21P_2
I/O
I/O
INPUT
I/O
I/O
L14P_2
L15N_2
VREF_2
L23N_2
L21N_2
GND
INPUT
INPUT
I/O
I/O
I/O
L10N_2
L11N_2
L18P_2
GND
INPUT
I/O
L18N_2
Bank 2
I/O
I/O
L19P_2
VS1
L22P_2
D7
I/O
I/O
L19N_2
VS0
L22N_2
D6
INPUT
INPUT
I/O
INPUT
L23P_2
VREF_2
I/O
I/O
VCCO_2
L24N_2
D4
L26N_2
GCLK15
I/O
I/O
GND
L24P_2
D5
L26P_2
GCLK14
GND
DS529-4_07_102506
図 26 : FG676 パ ッ ケージの フ ッ ト プ リ ン ト ( 上面図 )
142
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DS529-4 (v1.7) 2008 年 5 月 28 日
Product 製品仕様
R
ピ ン配置の説明
Bank 0
I/O
L26N_0
GCLK7
I/O
L26P_0
GCLK6
GND
INPUT
VREF_0
I/O
L24P_0
15
I/O
L23N_0
I/O
L23P_0
I/O
I/O
L14N_0
I/O
I/O
I/O
L19N_0
L18P_0
L15P_0
I/O
I/O
L17N_0
I/O
I/O
I/O
L22P_0
L21P_0
L17P_0
I/O
I/O
I/O
L16P_0
I/O
L16N_0
I/O
INPUT
I/O
VCCAUX
GND
INPUT
VCCO_0
I/O
L13N_0
I/O
I/O
L08P_0
I/O
INPUT
VREF_0
I/O
VCCINT
VCCINT
GND
VCCINT
GND
VCCINT
GND
VCCINT
GND
L12N_0
N.C.
N.C.
GND
INPUT
VCCAUX
VCCINT
GND
GND
I/O
I/O
I/O
L09P_0
L05N_0
L06N_0
I/O
VCCINT L27N_1
A7
GND
GND
I/O
I/O
L35N_2
L42N_2
TCK
GND
INPUT
L65N_1
GND
I/O
I/O
L63N_1
A23
L63P_1
A22
I/O
I/O
I/O
I/O
I/O
I/O
I/O
L11P_0
L10N_0
L05P_0
L06P_0
L61N_1
L61P_1
L60N_1
VCCAUX
TDO
INPUT
I/O
I/O
I/O
L01N_0
I/O
I/O
L10P_0
GND
I/O
I/O
L01P_0
L64N_1
A25
I/O
I/O
L64P_1
A24
L62N_1
A21
I/O
I/O
I/O
L59P_1
L59N_1
L62P_1
A20
L58P_1
VREF_1
I/O
L56P_1
VCCO_1
I/O
I/O
I/O
L56N_1
L54N_1
L54P_1
INPUT
L52N_1
VREF_1
INPUT
INPUT
INPUT
L48P_1
L48N_1
L44N_1
I/O
I/O
GND
L43N_1
A19
L43P_1
A18
I/O
I/O
I/O
INPUT
I/O
I/O
L46N_1
L46P_1
L40P_1
L41P_1
L41N_1
I/O
INPUT
L50P_1
L40N_1
VCCO_1
GND
I/O
I/O
L47N_1
L47P_1
I/O
L53P_1
I/O
L42N_1
A17
GND
I/O
I/O
L45P_1
L45N_1
I/O
I/O
I/O
L39P_1
A14
L34N_1
RHCLK7
L42P_1
A16
I/O
I/O
GND
L30N_1
RHCLK1
L30P_1
RHCLK0
L34P_1
IRDY1
RHCLK6
I/O
L27P_1
A6
I/O
I/O
L17P_1
I/O
I/O
L22P_1
L22N_1
VCCO_1
I/O
L14N_1
I/O
L37N_1
VCCO_1
I/O
L37P_1
I/O
INPUT
I/O
I/O
L36P_1
VREF_1
L35N_1
A11
L35P_1
A10
INPUT
INPUT
L32N_1
L32P_1
INPUT
L36N_1
I/O
L33N_1
RHCLK5
I/O
I/O
L33P_1
RHCLK4
GND
I/O
I/O
INPUT
L25P_1
A2
L25N_1
A3
L28P_1
VREF_1
I/O
I/O
GND
VCCAUX
L26P_1
A4
L26N_1
A5
INPUT
L28N_1
I/O
I/O
I/O
I/O
I/O
I/O
I/O
L12P_1
L10N_1
L14P_1
L21N_1
L23P_1
I/O
I/O
L08P_1
L08N_1
VCCO_2
I/O
I/O
INPUT
L27P_2
GCLK0
L34N_2
D3
2
VREF_2
I/O
I/O
L27N_2
GCLK1
L34P_2
INIT_B
I/O
VCCO_2
L30N_2
MOSI
CSI_B
GND
I/O
L38N_2
I/O
I/O
I/O
L29N_2
L30P_2
L38P_2
I/O
L29P_2
I/O
L32P_2
AWAKE
I/O
I/O
L28N_2
GCLK3
L32N_2
DOUT
I/O
L28P_2
GCLK2
INPUT
VREF_2
INPUT
VCCO_2
GND
I/O
N.C.
GND
L46P_2
I/O
N.C.
N.C.
L43N_2
I/O
I/O
L43P_2
L47N_2
INPUT
INPUT
I/O
L33N_2
I/O
L33P_2
INPUT
VREF_2
I/O
L47P_2
INPUT
GND
I/O
L36N_2
D1
I/O
L36P_2
D2
INPUT
VCCO_2
EN
I/O
L46N_2
SP
I/O
L42P_2
SU
I/O
L23N_1
VREF_1
L31N_1
TRDY1
RHCLK3
VCCO_1
GND
T
INPUT
L24P_1
I/O
L19N_1
L20N_1
VREF_1
INPUT
INPUT
L16P_1
L20P_1
I/O
I/O
L01N_1
LDC2
INPUT
INPUT
GND
DONE
I/O
I/O
I/O
L40N_2
L41N_2
L45N_2
I/O
I/O
I/O
I/O
INPUT
L13P_1
L13N_1
L15P_1
L15N_1
L16N_1
I/O
I/O
I/O
I/O
L09P_1
L09N_1
L11P_1
L11N_1
VCCAUX
N.C.
I/O
I/O
I/O
I/O
L40P_2
L41P_2
L44N_2
L45P_2
I/O
I/O
I/O
L37N_2
L39N_2
L44P_2
I/O
I/O
L37P_2
L39P_2
Bank 2
DS529-4 (v1.7) 2008 年 5 月 28 日
Product 製品仕様
GND
GND
VCCO_2
I/O
I/O
L07P_1
L07N_1
VREF_1
I/O
I/O
L03P_1
A0
L03N_1
A1
N.C.
L52N_2
CCLK
I/O
INPUT
I/O
VREF_2
L48P_2
L52P_2
D0
DIN/MISO
GND
I/O
L06N_1
I/O
I/O
L05N_1
L06P_1
I/O
GND
I/O
I/O
L48N_2
VCCO_1
L02N_1
LDC0
I/O
L51N_2
I/O
L51P_2
U
INPUT
I/O
L01P_1
HDC
VREF_2
INPUT
L24N_1
VREF_1
L19P_1
I/O
P
R
I/O
L18P_1
N
I/O
L21P_1
VCCO_1
M
L29N_1
A9
I/O
I/O
L
I/O
L18N_1
L04N_1
K
L29P_1
A8
I/O
I/O
J
I/O
L31P_1
RHCLK2
L10P_1
L04P_1
H
I/O
L38P_1
A12
L38N_1
A13
L12N_1
L35P_2
I/O
INPUT
L44P_1
VREF_1
I/O
I/O
L31N_2
L52P_1
L50N_1
VCCO_1
E
G
I/O
L51N_1
L49P_1
D
INPUT
I/O
L51P_1
I/O
C
F
I/O
L49N_1
B
GND
I/O
L31P_2
GND
I/O
L60P_1
L58N_1
VCCO_1
パ ッ ケージの右側 ( 上面図 )
A
INPUT
L65P_1
VREF_1
L53N_1
L17N_1
GND
26
D
VCCAUX
VCCINT
25
I/O
I/O
VCCAUX
N.C.
I/O
L07P_0
I/O
I/O
VCCINT VCCINT
INPUT
L11N_0
L02N_0
GND
VCCO_0
24
N.C.
L57P_1
L55P_1
A15
VCCO_0
I/O
L09N_0
I/O
L07N_0
23
I/O
I/O
I/O
VCCINT L39N_1
INPUT
I/O
L14P_0
VREF_0
GND
22
L57N_1
L55N_1
VCCINT
GND
L02P_0
VREF_0
L08N_0
L12P_0
L25P_0
GCLK4
INPUT
L13P_0
I/O
21
L15N_0
L19P_0
L20N_0
VREF_0
20
I/O
I/O
INPUT
19
L18N_0
L21N_0
L20P_0
L25N_0
GCLK5
VCCO_0
INPUT
18
I/O
I/O
GND
GND
17
L22N_0
L24N_0
INPUT
16
Bank 1
14
I/O
L05P_1
I/O
L02P_1
LDC1
GND
V
W
Y
A
A
A
B
A
C
A
D
A
E
A
F
DS529-4_08_051508
japan.xilinx.com
143
R
ピ ン配置の説明
改訂履歴
次の表に、 こ の文書の改訂履歴を 示し ま す。
日付
バージ ョ ン
2006/12/05
1.0
改訂内容
初版 リ リ ース
2007/02/02
1.1
Preliminary ス テー タ スへ移行。 表 57 のデ ュ アル タ イ プ ピ ンに DOUT ピ ン を追加。 表 59 の
DUAL ピ ン と 差動ペアの ピ ン数を修正。 表 66 のピ ン番号 P24 と P25 の ピ ン名の タ イ プ ミ ス を修
正。 FT256 パ ッ ケージの XC3S50A と XC3S200A デバ イ ス間の差動 I/O ペアの相違を表 68 でハ イ
ラ イ ト 表示。 表 74 お よ び 表 75 を追加 し て相違のサマ リ を作成。
2007/03/16
1.2
図 19 の タ イ プ ミ ス を修正。
2007/04/23
1.3
互換性のあ る Spartan-3A DSP フ ァ ミ リ の情報を追加。
2007/05/08
1.4
バン ク ルールに関す る メ モを追加。
2007/07/10
1.5
表 62 の熱特性を変更。
04/15/08
1.6
表 58、 表 59、 お よ び表 62 に XC3S50A お よ び XC3S200A の VQ100、 XC3S700A お よ び
XCS1400A の FT256 を追加。 表 62 の熱耐性情報を最新値に変更。 表 86 の T8 のバン ク を修正 し 、
U16 の内容を変更。表 87 お よ び図 26 で XC3S1400A FG676 の 6 つの未接続 (NC) ピ ンか ら VREF
名を削除。 表 89 で、 こ れ ら のピ ンは XC3SD1800A へ移行 し た場合に VREF ピ ン と し て使用可能
にな る 。
05/28/08
1.7
「パ ッ ケージの熱特性」 セ ク シ ョ ンの追加。
本資料は英語版 (v1.7) を翻訳 し た も ので、 内容に相違が生 じ る 場合には原文を優先 し ます。
資料に よ っ ては英語版の更新に対応 し ていない も のがあ り ます。
日本語版は参考用 と し て ご使用の上、 最新情報につ き ま し ては、 必ず最新英語版を ご参照 く だ さ い。
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144
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DS529-4 (v1.7) 2008 年 5 月 28 日
Product 製品仕様
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