14-bit, 50MS/s, 1.8V動作A/D変換器を実現する ビットブロック回路の研究

修士論文要旨 (2011 年度)
14-bit, 50MS/s, 1.8V 動作 A/D 変換器を実現する
ビットブロック回路の研究
A research of the bit-block circuit to realize a 14-bit, 50MS/s
and 1.8V operational A/D converter
電気電子情報通信工学専攻 寺本 紘伸
Hironobu Teramoto
1
はじめに
Digital Output
nbit
ディジタル信号はアナログ信号と比較して圧縮、伸張、伝
Digital Correction
送、加工などが容易であるため、電子機器における信号処
Latch
Latch
Latch
Latch
Latch
理の多くはディジタル信号により行われる。しかし、映像、
音などの自然界の情報はアナログ信号であるため、アナロ
グ信号をディジタル信号に変換する A/D 変換器が必要不可
欠となる。特にディジタルビデオカメラ等の映像機器で用
いられる A/D 変換器には高精度かつ高速な性能が要求され
Latch
MSB
Analog
Input
S/H
LSB
1st bitblock
2nd bitblock
nth bitblock
る。本稿では、電源電圧 1.8V、高速、高精度として 14bit、
Vout
+Vref
50MS/s で動作する A/D 変換器を実現する回路について述
べる。
Vin
01
10
Vout
-Vref
subADC
2
˜2
00
パイプライン型 A/D 変換器の構成
1.5bit(00, 01, 10)
Digital Output
図 1 にパイプライン型 A/D 変換器のブロック図を示す。
+Vref
Vin
subDAC
-Vref/4 +Vref/4
-Vref
図 1: パイプライン型 A/D 変換器
パイプライン型 A/D 変換器はビットブロック回路を直列
に複数段接続した構成となっている。各ビットブロックは
sw3
(ck2)
1.5 bit のディジタルコードの出力と、ディジタル判定結果と
入力信号の誤差を 2 倍化した信号を次段へ出力する機能を
持つ。出力ディジタルコードはクロックに同期されて、ディ
ジタルコレクションにおいて補正される。各ビットブロック
回路に要求される A/D 変換の速度は全体の出力 bit 数に関
係なく 1 bit/1 クロックサイクルでよく、高速動作が可能と
なる。また、変換中に入力を保持するために、初段のビット
ブロックの入力回路としてサンプル・ホールド (S/H) 回路
が設けられている。この回路の誤差はそのまま A/D 変換器
の誤差となるため、高い精度が要求される。S/H 回路はオ
ペアンプ、キャパシタ、スイッチによって形成されており、
すでにオペアンプとキャパシタについては解析済みである
ンとなっている。Cf がオペアンプの帰還経路に接続され、
ため、本稿では、最適な応答となるようなスイッチのサイ
ホールドモードに移る直前の入力電圧 Vin が出力される。つ
ズを決定することを目的とする。
まり、S/H 回路の出力電圧はホールドモードに決定される
3
S/H 回路の応答の最適化
3.1
モデル化
sw2
(ck1)
sw1
(ck1d)
Vin
Cf
sw5
(ck2)
Vout
sw4
(ck1)
Hold
Sample
ck1
ck1d
ck2
図 2: S/H 回路
ため、ホールドモードにおける応答を最適化する必要があ
る。
ホールドモードの状態を考えると、解析する上では sw3、
図 2 に S/H 回路の構成を示す。実際には全差動構成と
sw5 の影響を考えればよいことが分かる。先に述べた通り
している。sw1 は歪みを低減した PMOS サンプリングス
イッチを、sw2-sw5 は CMOS スイッチを用いている。サン
sw3 と sw5 は CMOS スイッチを使用しており、実際に扱
う場合にはスイッチはオン抵抗を持つ。一般的な CMOS ス
プルモードでは sw1、sw2、sw4 がオンし、sw3、sw5 がオ
イッチのオン抵抗は式 (1) で表される。スイッチのサイズ
フとなり、キャパシタ Cf に入力電圧 Vin を充電する。ホー
パラメータである W が大きくなるにつれて Ron は小さく
ルドモードでは sw1、sw2、sw4 がオフし、sw3、sw5 がオ
なるということが確認できる。
図 3 にスイッチをオン抵抗で置き換えたものを示す。R3
Ci = 0.2pF、A0 = 94074.70272(=99.5dB) としている。
が sw3 の、R5 が sw5 のオン抵抗であり、直列接続である
これらのオン抵抗を一纏めにし Ron として定義する。本稿
ではこの Ron を用いて解析を行う。
3.2
伝達関数の導出
図 4 のモデルより A0 = gm1 gmL r1 rL ≫ 1 として導出し
た伝達関数、式 (2) より、極、零点の式を導出すると
4
%R
4
%R
4QP
z1,2
8QWV
=
p
− Ci rL ± (Ci rL )2 − 4A0 Ci C1 r1 rL
2Ci C1 r1 rL
8QWV
459ߩࠝࡦᛶ᛫
q
4QP44
459ߩࠝࡦᛶ᛫
p1,2
=
− α±
図 3: スイッチのオン抵抗
α2 − 4A0 Cp2 Ci C1 r1 (Ron + rL )
(5)
2Cp Ci C1 r1 (Ron + rL )
= C1 r1 (Cp + Ci ) + Cp Ci (Ron + rL )
α
%R
8KP8Z
(4)
4QP
となる。
今、スイッチのオン抵抗 Ron によって応答を制御するこ
8KP
とを考えると、式 (4)、式 (5) より、零点を制御することは
UKPINGRQNGQRCOR
8
%K
IO
T
できない。そのため、Ron に対する極の振る舞いを検討す
8QWV
8Z
%
IO.
ることで応答の最適化を狙う。式 (2) の極成分と、２次の
T.
標準形の式と比較することで Ron とダンピングファクタζ
ࠕࡦࡊߩ․ᕈ
F$
#
との関係式が求まる。(式 (3)) これより、各パラメータ値を
R
HW/*\
H
M*\
代入して、ζの値を振った時の Ron の振る舞いは表 1 のよ
うな関係となっている。
二つの極はζ=1 を境に異なる二つの実数極になるか、共
図 4: 伝達関数モデル
役複素極になるかが決まってくる。表 1 の通り、異なる二
図 4 に S/H 回路の伝達関数モデルを示す。実際のオペア
つの実数極 (過制動) に落とし込むためにはオン抵抗を Ron
ンプは３段構成のアンプを用いており２つポールを持つが、
＜ − 680 となるように設定しなければならず、これは不可
今回は２つ目のポールが十分高域にあると仮定し、シング
能である。実現可能な範囲が Ron ＞ 0 であることからζ＜
ルポールモデルとして検討した。gm1 はオペアンプの入力
0.592 と決まる (※ 1)。
トランジスタのトランスコンダクタンス、r1 は差動段 (初
段) の出力インピーダンス、C1 はファーストポールを生成
4
シミュレーション結果とスイッチサイズの決定
する寄生容量を模し、gmL は利得段の利得と出力段のトラ
伝達関数モデル、トランジスタレベルにおける過渡応答
ンスコンダクタンスの積、rL は出力段の出力インピーダン
のシミュレーション結果をそれぞれ図 5、図 6 に示す。それ
スとしている。また、Cp はオペアンプの入出力間に接続さ
ぞれ、ζ=0.500、0.535、0.550 となるように Ron を設定し
れた帰還容量、Ci はオペアンプの入力に付く寄生容量であ
シミュレーションを行った。また、各々の場合のセトリン
る。S/H 回路ではサンプルモードで Cp に蓄えた電荷がホー
グ時間を表 2 に示す。
ルドモードにおける入力源となる。そのため伝達関数を求
図 5、図 6、また、表 2 より、伝達関数モデル、トランジ
める際は Cp の電荷を直列電圧源 Vin によって表す。
スタレベル、どちらにおいてもζが小さくなる (Ron が大き
尚、各パラメータ値は gm1 = 8.122ms、r1 = 17.46k Ω、
くなる) につれてセトリング時間は速くなっていることが分
C1 = 1.35nF、gmL = 638ms、rL = 1.04k Ω、Cp = 2pF、
かる。しかし、オーバーシュートが大きくなる点が懸念さ
Ron
Vout
Vin
=
≒
µn Cox
1
¡W ¢
L
n
(VDD − Vin − Vtn ) + µp Cox
¡W ¢
L
p
(1)
(Vin − Vtp )
s2 Cp Ci C1 r1 rL + sCp Ci rL + A0 Cp
s2 Cp Ci C1 r1 (Ron + rL ) + s[C1 r1 (Cp + Ci ) + Cp Ci (Ron + rL )] + A0 Cp
p
− α1 ± α21 − 4(Cp Ci )2 α2
2(Cp Ci )2
Ron
=
α1
=
2Cp Ci C1 r1 (Cp + Ci ) + 2(Cp Ci )2 rL − 4A0 Cp2 Ci C1 r1 ζ2
α2
=
(C1 r1 (Cp + Ci ))2 + 2Cp Ci C1 r1 rL (Cp + Ci ) + (Cp Ci rL )2 − 4A0 Cp2 Ci C1 r1 rL ζ2
(2)
(3)
表 1: ζと Ron の関係
ζ
2.000
1.500
Ron [Ω]
-950
-880
1.000
0.700
0.592
-680
-300
0
0.575
0.550
0.535
0.500
64
160
240
420
極状態
2 実根
重根
共役複素根
制動状態
不足制動
臨界制動
過制動
れる。オーバーシュートが大きくなると出力電圧が許容誤
差範囲外に出る可能性が増し、セトリング時間が劣化する
原因となるからである。そのため、現状 (Ron = 240) より
オン抵抗を大きくすることは望ましくない。よって、ζ＞
Ron = R3 + R5 であることに着目する。Ron が一定なら応
答は変わらないと考えられるので、前述した設定範囲にお
いて sw3 と sw5 のサイズを変更し、シングル出力誤差を最
小にできるような Ron を見積もる。
0.535 とする (※ 2)。
3UY
%R
౉ജ㔚࿶8KPR=8?8KPP=8?
ℂᗐ಴ജ=8?
Ꮕേ
ࠨࡦࡊ࡝ࡦࠣ๟ᵄᢙ/*\
PUએౝߦ෼᧤
%I
XQNV
8
%
図 7: sw5 がオンしたとき
3UY
᜛ᄢ
3UY
%R
⸵ኈ⺋Ꮕ
rW8
8
Ḵ
Ǯ
XNQV
8
਄᣹
Ǯ
Ǯ
%I
%
%R
%I
%
٤
٤
٤
図 8: sw3 がオンしたとき
図 5: 伝達関数モデルによる過渡応答
誤差を小さくするために sw3、sw5 のどちらを大きく、ま
たは小さくするのかを考える。図 7、図 8 にそれぞれ sw5、
౉ജ㔚࿶8KPR=8?8KPP=8?
ℂᗐ಴ജ=8?
Ꮕേ
sw3 を切り替えた際の電荷の動きを示す。Cp に蓄えられた
電荷が出力へ影響を与えることを前提とし、sw5 がオンす
XQNV
8
ࠨࡦࡊ࡝ࡦࠣ๟ᵄᢙ/*\
PUએౝߦ෼᧤
ると sw5 から生じたスイッチングノイズ Qsw5 が Cp にたま
り出力誤差に影響を与える。一方、sw3 がオンし、sw3 の
スイッチングノイズ Qsw3 が Cp に加わると、C 、Cg の電荷
᜛ᄢ
が引き抜かれるためオペアンプの入力電圧が上昇する。そ
れに応じて出力電圧は減少、さらには Cp を介し、出力の
XNQV
8
⸵ኈ⺋Ꮕ
rW8
減少分だけオペアンプの入力端子電圧が減少する (0V に近
づく)。オペアンプの入力電圧が 0V となると、C 、Cg にた
Ǯ
Ǯ
Ǯ
まっていた電荷が Cp に引き抜かれ、Cp にたまる電荷量は
sw3 の影響を受ける以前の状態に戻る。そのため、sw3 に
よるスイッチングノイズの影響は出力誤差に影響を及ぼさ
٤٤ ٤
図 6: トランジスタレベルによる過渡応答
ないと考えられる。
sw3、sw5 のサイズを 1/2 にした時の出力波形を図 9 に
示す。sw3 のサイズを 1/2 にしても出力誤差はほとんど変
表 2: セトリング時間
ζ
0.550
0.535
0.500
settling time(model)
4.80ns
4.77ns
4.74ns
settling time(tr)
7.40ns
7.23ns
7.10ns
わらず、sw5 のサイズを 1/2 にすると出力誤差は大きく低
減した。これにより、sw5 の影響は受けるが sw3 の影響は
ほとんど受けないことが分かる。よって、sw3 のサイズを
大きく (R3 を小さく) し、sw5 のサイズを小さく (R5 を大
※ 1、※ 2 より、ζ及び Ron の設定範囲は 0.535 ＜ζ＜
きく) することでシングル出力誤差を低減する。
Ron = 160 Ω で一定、または、Ron = 240 Ω で一定なる
0.592、オン抵抗値では 0 ＜ Ron ＜ 240 となる。ここで、
ようにスイッチサイズを変更した時の出力誤差を表 3、表
ᓥ᧪ߩࠨࠗ࠭
O8
59ࠍ
ck
Mn
O8
XQNV
8
in
out
Mp
ԛᓥ᧪ߩࠬࠗ࠶࠴
sw3
Mn: (5/0.18)˜2, Mp: (5/0.18)˜8
ԝឭ᩺ߔࠆࠬࠗ࠶࠴
sw3
Mn: (5/0.18)˜, Mp: (5/0.18)˜24
sw5
Mn: (5/0.18)˜2, Mp: (5/0.18)˜8
sw5
Mn: (3/0.18)˜2, Mp: (3/0.18)˜8
ck/
図 10: 提案するスイッチのサイズ
ℂᗐ
ԛ
ᓥ᧪ߩࠬࠗ࠶࠴
(a)sw3 のサイズを 1/2 にした場合
O8
ԝ
ឭ᩺ߔࠆࠬࠗ࠶࠴
XQNV
8
O8
ᓥ᧪ߩࠨࠗ࠭
O8
59ࠍ
XQNV
8
O8
ℂᗐ
図 11: 提案するスイッチの出力誤差
(b)sw5 のサイズを 1/2 にした場合
⸵ኈ⺋Ꮕ
rW8
図 9: 各スイッチの出力誤差への影響
ԛ
ᓥ᧪ߩࠬࠗ࠶࠴
XNQV
8
ԝ
ឭ᩺ߔࠆࠬࠗ࠶࠴
表 3: Ron = 160 Ω でサイズを変更した場合
変更状態
出力電圧 (誤差)
1
°
sw3=sw5
1.31589V(+15.89mV)
2
°
sw3 × 2、sw5 × 2/3
1.31032V(+10.32mV)
3
°
sw3 × 3、sw5 × 3/5
1.30948V(+9.48mV)
PU
PU
図 12: 提案するスイッチの応答 (許容誤差範囲近傍)
表 4: Ron = 240 Ω でサイズを変更した場合
変更状態
出力電圧 (誤差)
5
結論
4
°
sw3=sw5
1.31032V(+10.32mV)
5
°
sw3 × 2、sw5 × 2/3
1.30675V(+6.75mV)
スイッチサイズの決定について述べた。この回路ブロック
6
°
sw3 × 3、sw5 × 3/5
1.30607V(+6.07mV)
を完成させるためには未だ未解析であったスイッチのサイ
本稿では、ビットブロックの入力回路である S/H 回路の
ズを最適応答となるように定める必要があった。スイッチ
4 にそれぞれ示す。それぞれの Ron においてどこまで誤差
を低減できるのか考えると、Ron = 160 Ω でシングル出
力誤差は+9.5mV 程度、Ron = 240 Ω でシングル出力誤差
は+6mV 程度まで小さくすることができることが分かる。
また、Ron が一定であるため理論的に sw5 は 1/2 サイズよ
り小さくできない。このことから、Ron が大きければ出力
電圧をより理想値に近づけることができる。
ここまでの検討から、以下のことが確認できた。
1) Ron が大きいとセトリング時間は短い
2) Ron が大きいと出力電圧をより理想値に近づける
以上より、0 ＜ Ron ＜ 240 の範囲において最大である 240
Ωを Ron の設定値とし、出力電圧がより理想値に近い表 4
6 図 10) のサイズが適当と考えられる。
におけるパターン °(
従来のスイッチと提案するスイッチの出力誤差と応答を
比較したものを図 11、図 12 に示す。セトリング時間の差は
0.1ns 程度でありオーバーシュートの大きさも一定である。
これより、応答が一定のまま出力誤差が低減されているこ
とが確認できた。
の持つオン抵抗に着目し、ホールドモードの状態での S/H
回路のモデル化を行い、伝達関数を導出することで Ron と
ζの関係性を示した。また、伝達関数とシミュレーション結
果よりスイッチのオン抵抗 Ron の最適値、かつ sw3 と sw5
のサイズを決定した。検討した S/H 回路を他回路と複合し
た際に問題が生じるか確認することが今後の課題である。
謝辞
本研究を行うにあたり、多大なる御指導を賜わった杉本
泰博教授に心より感謝の意を表します。
参考文献
[1] A. M. Abo and P. R. Gray, “A 1.5-V, 10-bit, 14.3MS/s
CMOS Pipeline Analog-to-Digital Converter,” IEEE J.
Solid-State Circuits, vol. 34, no. 5, pp. 599-606, May 1999.
[2] Behzad Razavi, Design of Analog CMOS Integrated Circuits, McGraw-Hill Companies, Inc., 2001.
[3] 宮原 正也, 松澤 昭, ‘スイッチのオン抵抗がパイプライン
型 ADC 性能に及ぼす影響とセトリング時間最適設計技術の検
討,” 電子情報通信学会技術研究報告. ICD, 集積回路 107(163),
35-40, 2007-07-19