無線通信LSIの低消費電力化技術

特 集
SPECIAL REPORTS
無線通信 LSIの低消費電力化技術
Low-Power-Consumption Driving Technologies for Wireless Communication LSIs
テー チェン コン
藤田 哲也
櫛田 桂一
■ TEH Chen Kong
■ FUJITA Tetsuya
■ KUSHIDA Keiichi
近年の無線技術の発展に伴い，そこに使われる無線通信 LSIの大規模化と高性能化が進み，消費電力も増大を続けている。
これらに使われる無線通信 LSIはバッテリーを電源として動作するため，低消費電力化の技術が極めて重要になる。
この要求に応えるため東芝は，スイッチング電力とリーク電力それぞれの低減に有効な，低消費電力フリップフロップ（以下，
FFと略記）とオンチップ電源制御の回路技術を開発し，無線 LAN ベースバンド LSIやTransferJetTM（注1） LSIなどの製品
に適用した。また，更なる低消費電力化を目指して，SRAM（Static RAM）の低消費電力回路技術の研究開発も進めている。
Wireless communication technologies including Bluetooth® and wireless LAN have been widely utilized for smartphones and personal information
devices in recent years.
As wireless communication large-scale integrations (LSIs) are basically powered by the battery of the device, low-power-
consumption driving technologies for these LSIs have become essential.
Toshiba has developed two technologies, low-power flip-flops and on-chip voltage control circuits, that effectively reduce switching power and
leakage power, respectively.
These technologies have been applied to our products including a wireless LAN baseband LSI and a TransferJetTM LSI.
In order to achieve further reductions in power consumption, we are also engaged in the research and development of circuit technologies for lowpower static random access memories (SRAMs) used in LSIs.
1 まえがき
近年，Bluetooth
無線通信 LSI
レギュレータ
SRAM
®（注 2）
や無線 LANといった無線通信技術
が一般的となり，スマートフォンや携帯情報端末の通信手段と
RMIX
BPF
LNA
して広く利用されるようになってきた。これに伴い，無線通信
ADC
復調回路
LSIの大規模化と高性能化が進み，消費電力も増加を続けて
いる。無線通信 LSI は，基本的にバッテリーを電源として動
作するため，低消費電力化は，設計においてもっとも重要な課
題となっている。これを実現するため，アーキテクチャレベル
から回路，レイアウトレベルに至る様々な設計段階で，低消費
電力化のための対策が行われている。
このうちアーキテクチャレベルでの対策がもっとも効果が大
きく，無線通信 LSI では，通信を行っていないときに不要なブ
ロックの動作を停止するモードを設け，電力の削減を図ってい
る。また機能及び回路レベルでは，同等の機能を少ない回路
規模で実現するための論理の最適化や，回路の不必要な動作
SW
ホスト
インタ
フェース
VCO
PA
DAC
TMIX
LPF
RF 部
RMIX： 受信ミキサ
TMIX： 送信ミキサ
LNA ：ローノイズアンプ
PA ： パワーアンプ
SW ：スイッチ
変調回路
デジタル部
ADC： アナログデジタル変換器
DAC： デジタルアナログ変換器
BPF ： バンドパスフィルタ
LPF ：ローパスフィルタ
VCO： 電圧制御発振器
図1． 無 線 通 信 LSI の 基 本 的な 構 成 ̶ RF 部や，デジタル部，レギュ
レータ，SRAMなどのブロックで構成される。
Block diagram of wireless communication LSI
を低減するためのクロックゲーティング技術が適用されている。
更にレイアウトレベルでは，セル配置の最適化やトランジスタ
回路）部や，デジタル部，レギュレータ，SRAMなどで構成さ
サイズの最適化による，負荷容量の低減で低消費電力化を
れ，消費電力を低減するには，それぞれのブロックに応じた
行っている。
技術を適用する必要がある。
無線通信 LSIの基本的な構成を図1に示す。RF（高周波
ここでは，無線通信 LSIの低消費電力化を目指して東芝が
開発している技術として，デジタル部の低消費電力化に効果
（注1）
TransferJet は，一般社団法人 TransferJet コンソーシアムがライ
センスしている商標。TransferJet は，ソニー（株）の商標。
（注 2） Bluetooth は，Bluetooth SIG, Inc. の登録商標。
36
がある低消費電力FFとオンチップ電源制御の回路技術，及
び SRAMの低消費電力化技術，更にこれらを無線通信 LSI
東芝レビュー Vol.67 No.10（2012）
へ適用したときの効果について述べる。
TE
2 低消費電力化技術
CKDB
CK
QB1 SO
CKDB
D1
Y
CK
QB1
TE
バッテリーで動作するLSI では，動作時のスイッチング電力
Q
Y
X
CK
D1
TI
特
集
データ CK
マッパ
TE
D
X
CKDB
CK
削減と同様に，待機時のリーク電力削減が重要になる。当社
パルス駆動ラッチ
は，スイッチング電力とリーク電力それぞれの削減に有効な低
スレーブラッチ
⒜ DM-FF
消費電力FFとオンチップ電源制御の回路技術，及び低消費
電力 SRAMを開発した。
CK
D
2.1 低消費電力 FF 回路
BN
AC 回路
現在の同期設計を行うLSI では，データを一時的に保持す
CK
BN
B
るためのFF 回路が大量に必要になり，スイッチング電力の半
CK
分近くをクロック分配とFF 回路で消費している。そのため，
B
Q
動作に関係しないFF 回路へのクロック信号を停止するクロッ
クゲーティング技術が広く用いられている。しかし，制御回路
のオーバヘッドを考えると，ある程度まとまった単位で FF 回
路のクロック制御を行う必要があり，その場合，クロックゲー
ティングを十分に行えないFF 回路が増えていくと予想される。
いくつかの設計において，クロックゲーティングを適用した後
CK
⒝ AC-FF
TE：テストイネーブル入力 TI：テストデータ入力 SO：スキャン出力
CKDB，D1，QB1，X，Y，BN，B：内部ノード
図 3．低 消費電 力 FF 回路 ̶ DM-FF は高速かつ低消費電力であり，
AC-FF はクロックで消費する電力を大幅に減らすことができる。
Circuit diagrams of low-power flip-flops
のFF 回路のアクティブ率（注３）αを，図 2に示す。クロックゲー
ティングを適用してもαが低い設計があり，FF 回路自身の低
更に当社は，クロックが入力されることで消費する電力を大
幅に減らした AC-FF（AC：Adaptive Coupling）回路（図 3 ⒝）
消費電力化も必要であることがわかる。
低消費電力化を図った FF 回路として，当社は，DM-FF
を開発した⑵。AC-FF 回路は，データ書込み時に，データ保
（DM：Data Mapping）回路（図 3 ⒜）を開発した⑴。高速の
持側の能力を適性化し，書込みをアシストする当社独自のAC
パルス駆動ラッチをベースに，パルス駆動ラッチの欠点であっ
回路を用いることにより，従来はクロック信号で制御を行って
たむだなプリチャージ遷移を，制御回路（データマッパ）を追
いた回路を省略できる。この結果，クロック信号で動作するト
加 することで 抑 制し，標 準 的に用いられ るTG-FF（TG：
ランジスタ数をTG-FFの12 個から 4 個に減らせ，クロック入
Transfer Gate）に比べ，25 % 高速でかつ20 % の消費電力低
力で消費する電力を大幅に削減できる。各 FF 回路のαに対
減（α=0.1のとき）という性能を実現した。また，高速である
する消費電力（相対値）の依存性を図 4に示す。AC-FFは，
ため低電圧化やFF以外の回路を小さくでき，更なる低消費電
TG-FFに比べてα=0.1のときに 60 % の電力削減が行える。
力化を行える。
また，D-Q 遅延（注 4）は AC-FF では悪化するため，TG-FFや
DM-FFと併用し，それぞれの長所を生かした設計を行うこと
が望ましい。
Q
D
クロック信号
CK
クロック
ゲーティング
FF
120
TG-FF
100
10
5
0
チップ A
通信
チップ B
コア C
マルチメディア アプリケーション
プロセッサ
コア D
汎用
プロセッサ
消費電力（%）
α
（%）
15
80
FF 回路
DM-FF
60
AC-FF
40
20
トランジスタ数 D-Q 遅延
（個）
（相対値）
TG-FF
24
1.0
DM-FF
27
0.8
AC-FF
22
1.2
D：データ入力 Q：データ出力 CK：クロック入力
0
図 2．クロックゲーティング適用後の FF 回路のα ̶ クロックゲーティン
グ適用後のFF 回路のαが，依然として低い設計がある。
Data activity of flip-flop circuit applying clock gating
0
0.2
0.4
0.6
0.8
1
α
図 4．FF 回路の消費電力及び遅延時間 ̶ 消費電力の削減量は AC-FF
が大きく，遅延時間は DM-FF が優れている。
Power consumption and delay time of each flip-flop
（注 3）
クロック変化に対するデータ変化の比。
無線通信 LSI の低消費電力化技術
37
VDD33
BGREN
VDDC
BGR
VDDC
VREF
−
＋
表1．実用化したオンチップ電源制御回路の主な仕様
VDDC
Main specifications of newly developed on-chip voltage control circuits
−
＋
VDDV1
項 目
レギュレータ
プロセス
テクノロジー （nm）
BGR 部
＊
SVCEN1<1:0>
SVCEN2<1:0>
SVCEN3<1:0>
SVC 部
SVC 部
SVC 部
VDDV2
VDDV3
VDD33
：I/O 電源（3.3 V）
VDDC：コア電源
（1.2 V）
VDDV1 ∼ 3 ：内部電源
（1.0 V）
VREF ：基準電圧
BGREN，SVCEN1∼3<1:0>：イネーブル
90
65
65
40
1.2 ± 0.1
1.8 ± 0.2
1.2
1.1
1.2 ± 0.1
1.2 ± 0.1
1.2
1.1
0.8 ± 0.08
入力電圧
（V）
出力電圧
（V） 1.0 ± 0.05
1 ∼ 100
出力電流
（mA）
消費電流
（μA） 260 ∼ 850
リーク削減能力（μA）
使用素子
0 ∼ 150
−
0.5 ∼ 30
−
4 ∼ 20
20
10 未満＊
−
LVMOS 及び
MOM
LVMOS 及び
MOM
なし
なし
LVMOS 及び HVMOS 及び
MOM
MOM
外付け素子
なし
65
13 ∼ 600
20
＊ 2 ビットのデジタルデータ
図 5．オンチップレギュレータ回路 ̶ 基準電圧を生成するBGR 部，及
び制御と出力を行うSVC 部から構成され，ブロックの電源制御と電源遮
断を行う。
リテンション
レギュレータ
電源スイッチ
コンデンサ
（1μF）
LVMOS：低耐圧 MOSトランジスタ HVMOS：高耐圧 MOSトランジスタ
MOM：Metal-Oxide-Metal（配線間の静電容量を利用した，実効的なコンデンサ）
＊遮断ブロックの消費電流による
Block diagram of on-chip regulator circuit
圧化し，アクセス時間に影響を与えるセル電流を高めて高速化
を図りつつ，消費電力の大半を占めるビット線振幅と周辺回路
2.2 オンチップ電源制御回路
には低電圧電源を適用した。これにより，動作電力を抑える
当社はまた，デジタル部電源の制御と遮断を行うためのオン
ことを可能にした。
チップレギュレータ回路を開発した。オンチップレギュレータ
更に，この 2 電源の出力電圧を組み合わせて，PVT（注 5）の
を搭載することにより，ブロックの性能に合った電源電圧を個
変動に応じたワード線電圧を生成する，ダイナミックセルスタ
別に設定できるほか，電源電圧の変動も抑えられ，更にブロッ
。セルの読出しと書込
ビリティモニタ回路 ⑶を提案した（図 6）
クを使用していないときには電源の供給を遮断することもでき
みの特性を最適化することによりセルの動作マージンを広げ，
るため，動作時のスイッチング電力と待機時のリーク電力をと
SRAMの更なる低電圧化や小型化につながる回路技術として
もに削減する効果がある。
研究開発を続けている。
オンチップレギュレータの回路構成を図 5に示す。基準電圧
を生成するBGR（バンドギャップ リファレンス）部，及び制御と
＊1
される。SVC部は複数個を用い，電源制御を行いたいブロック
それぞれの周辺に配置した。また BGR部は複数のSVC部が
共有するようにして，I/O（Input/Output）領域に配置した。
レギュレータに加え，電源遮断専用のオンチップ電源スイッ
チセルや，内部状 態を保持したまま電源電圧を低下させて
リーク電力の削減を行うためのリテンションレギュレータも実
用化した。実用化したオンチップ電源制御回路の主な仕様を
表1に示す。いずれも，きめ細かな電源制御を行うために重
要な回路技術である。
2.3 低消費電力 SRAM
無線通信 LSI では通信データ用バッファに多くの SRAMを
＊2
VWL_CODE <3:0>
出力を行うSVC（サプライボルテージ コントローラ）部から構成
LPWD
VDD
LPWD
VSM
VSM
VWL_CODE
VSM
カウンタ
wl
＊3
<127>
増加／減少
不良ビット
カウンタ
セルアレー
Vsrc
反転
＊4
wl<0>
リード／ライト回路
ダイナミックセルスタビリティモニタ
2 電源駆動 SRAM マクロ
LPWD：プログラマブルワード線電位発生回路
wl ：ワード線
Vsrc：セル安定性モニタ用ソース電位
VDD：デジタル部電源
VSM：SRAM セルアレー電源
＊1：信号名
＊2：4 ビットのデジタルデータ
＊3：128 本目のワード線
＊4：1 本目のワード線
使用している。そのため SRAMには，高速動作と同時に低消
費電力の性能が求められる。当社はこの相反する課題を解決
するため，2 電源駆動の SRAMを開発した。
2 電源駆動 SRAMでは，SRAMセルアレーの電源を高電
（注 4）
クロック信号が入力されるより前に入力データを確定しておくのに必
要なセットアップ時間と，クロック信号が入力されてからデータが出
力されるまでの遅延時間の合計。
38
図 6．低消費電力 SRAM ̶ 高速動作と低消費電力の性能を実現する
2 電源 SRAMと，低電圧・小型化につながるワード線電圧制御回路によっ
て，SRAMの更なる低消費電力化を図る。
Block diagram of high-speed and low-power SRAM with dual power supply
and word-line voltage control circuit
（注 5） プロセス，電源電圧，
及び温度。
東芝レビュー Vol.67 No.10（2012）
ン用のレギュレータとオンチップ電源スイッチを搭載し，待機
時の消費電力削減と部品点数の削減を行った。
低電力FFのDM-FFとオンチップ電源制御回路を，90 nm
AC-FFや低消費電力 SRAMに関しては，65 nmや40 nm
CMOS（相補型金属酸化膜半導体）プロセステクノロジーで製
CMOSプロセステクノロジーでテストチップを試作し，性能や
。無線
造する無線 LANベースバンド LSIに適用した（図 7）
低消費電力化の効果を確認した。
LANベースバンド LSIの主な仕様を表 2に示す。DM-FFの
高速性とαを考慮した最適化を行うことにより，デジタル部の
動作電力を23 % 削減した。また，CPU，ベースバンド，及びホ
4 あとがき
ストの三つの電源ドメインにおいてそれぞれオンチップレギュ
動作時のスイッチング電力と待機時のリーク電力それぞれ
レータ回路を用い，1.2 Vの外部電圧を1.0 Vの内部電圧に降
の低減に有効な低消費電力化技術として，低消費電力FFと
圧して低消費電力化を図った。この結果，ノーマル動作時の
オンチップ電源制御の回路技術を開発し，90 nm CMOSテク
消費電力を80 mW，スリープ時の消費電力を10 mWに抑え
ノロジーの無線 LANベースバンド LSIや 65 nm CMOSテクノ
た。更に，自律復帰用のタイマだけが動作しているディープス
ロジーの TransferJetTM LSIなどに適用し，低消費電力化や部
リープモードでは，ゲーティッド I/O や厚膜プリミティブセルな
品点数の削減を行った。
⑷
ども適用して，0.007 mWの消費電力を実現した 。複数のオ
ンチップレギュレータ回路を搭載すると，電源ドメイン間の電
圧がアンバランスになる可能性がある。当社は，電圧係数を
用いてアンバランスが発生するタイミングを予測する手法を独
自に開発し，設計検証に活用している⑸。
また，TransferJetTM LSI（TC35420）には，1.8 Vの外部電
圧を1.2 Vの内部電圧に降圧するオンチップレギュレータと，
待機時にデジタル部の電源を 0.8 Vまで低下させるリテンショ
更なる低消費電力化に向け，2 電源駆動の SRAMやワード
線電圧を最適化するSRAMの研究開発も進めている。
文 献
⑴
Teh, C. K. et al. Conditional Data Mapping Flip-Flops for Low-Power
and High-Performance Systems. IEEE Transactions on Very Large
Scale Integration (VLSI) Systems. 14, 12, 2006, p.1379 −1383.
⑵ Teh, C. K. et al. "A 77 % Energy-Saving 22-Transistor Single-PhaseClocking D-Flip-Flop with Adaptive-Coupling Configuration in 40nm
CMOS". 2011 IEEE ISSCC Digest of Technical Papers. San Fransisco,
CA, USA, 2011-02, IEEE. 2011, p.338 − 340.
⑶ Kushida, K. et al. "A Trimless, 0.5V-1.0V Wide Voltage Operation,
High Density SRAM Macro Utilizing Dynamic Cell Stability Monitor
and Multiple Memory Cell Access". Proc. Technical Papers of 2011
IEEE A-SSCC. Jeju, Korea, 2011-11, IEEE. 2011, p.161−164.
CPU
⑷ Taki, D. et al. "A 7uW deep-sleep, ultra low-power WLAN baseband
LSI for mobile applications". Proc. 2011 IEEE Cool Chips XIV. Yokohama, 2011-04, IEEE. 2011, p.1− 3.
ベースバンド
⑸ Shiozawa, T. et al. "A New Timing Closure Methodology for an SoC
with Multiple On-chip Regulators". Design Automation Conference.
Anaheim, CA, USA, 2010-06, DAC. 2010, User Track 7U.4S.
ホスト
図 7．無線 LAN ベースバンド LSI チップ ̶ 低消費電力化回路技術を
適用した，90 nm CMOSプロセステクノロジーで製造する無線 LANベー
スバンド LSIのチップである。
Chip of wireless LAN baseband LSI fabricated with 90 nm complementary
metal-oxide semiconductor (CMOS) technology
テー チェン コン TEH Chen Kong, D.Eng.
表 2．無線 LAN ベースバンド LSI の主な仕様
Main specifications of wireless LAN baseband LSI fabricated with 90 nm
CMOS technology
セミコンダクター & ストレージ社 半 導 体 研究開発センター
先端ワイヤレス・アナログ技術開発部主務，博士（工学）。低
消費電力回路及びデジタル電源回路の研究・開発に従事。
Center for Semiconductor Research & Development
藤田 哲也 FUJITA Tetsuya
項 目
仕 様
プロセステクノロジー
90 nm CMOS 6 層メタル
電源電圧
（V）
ゲート規模
動作周波数
3.3（I/O 部）
，1.0（CPU，ベースバンド，及びホストの各電源
ドメイン）
，1.2（その他の回路）
ランダムロジック：2.0 M ゲート，メモリ：3.4 M ビット
（MHz）
20，40，80，及び160（スタンバイ時周波数：32 kHz）
CPU
消費電力
32 ビット RISC×1
（mW） ノーマル時：80，スリープ時：10，ディープスリープ時：0.007
RISC：Reduced Instruction Set Computer
無線通信 LSI の低消費電力化技術
セミコンダクター& ストレージ社 半導体研究開発センター 先端ワ
イヤレス・アナログ技術開発部主務。低消費電力回路，オンチッ
プ電源スイッチ回路，及びレギュレータ回路の研究・開発に従事。
Center for Semiconductor Research & Development
櫛田 桂一 KUSHIDA Keiichi
セミコンダクター & ストレージ社 半 導 体 研究開発センター
先端ワイヤレス・アナログ技術開発部主務。低消費電力回路
及びスタティックメモリ回路の研究・開発に従事。
Center for Semiconductor Research & Development
39
特
集
3 無線通信 LSI への適用